DE19651075A1 - Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen - Google Patents

Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen

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DE19651075A1
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ealu
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Martin Vorbach
Robert Muench
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PACT INF TECH GmbH
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Description

1. Hintergrund der Erfindung 1.1 Stand der Technik
In der Offenlegungsschrift DE 44 16 881 A1 ist ein Verfahren zur Verarbeitung von Daten beschrieben. Dabei werden in ihrer Funktion und Vernetzung weitgehend frei konfigurierbare, homogen angeordnete Zellen verwendet.
Unabhängig von der erwähnten Offenlegungsschrift werden zunehmend FPGA-Bau­ steine (frei programmierbare Logikbausteine) verwendet, um Rechenwerke und Da­ tenverarbeitungseinrichtungen aus einer Vielzahl einzelner Logikzellen aufzubauen.
Ein weiteres bekanntes Verfahren ist der Aufbau von Datenverarbeitungseinrich­ tungen aus festen, programmgesteuerten Rechenwerken mit weitgehend fester Ver­ netzung, sogenannten systolischen Prozessoren.
1.2 Probleme 1.2.1 Bausteine nach DE 44 16 881 A1
Bausteine nach dem in DE 44 16 881 A1 beschriebenen Verfahren (im folgen­ den VPUs genannt) sind aufgrund der hohen Zahl kleiner Logikzellen sehr auf­ wendig zu konfigurieren. Zur Steuerung einer Logikzelle sind mehrere Steuer-Bit in einem statischen Speicher (SRAM) anzugeben. Für jede Logikzelle existiert ei­ ne SRAM-Adresse. Die Zahl der zu konfigurierenden SRAM-Zellen ist sehr hoch, was zu einem erheblichen Platzbedarf und Zeitaufwand für die Konfiguration und Umkonfiguration eines solchen Bausteines führt. Der hohe Platzbedarf ist beson­ ders unangenehm, da die Verarbeitungsleistung einer VPU mit steigender Zahl der Zellen zunimmt. Jedoch ist die verwendbare Fläche eines Bausteines durch die Chipfertigungstechnologien begrenzt. Der Preis eines Chips steigt etwa quadratisch zur Chipfläche. Aufgrund der mehrfach abgebildeten Next-Neighbour Vernetzungs­ struktur ist ein Broadcast, also das Senden von Daten an mehrere Empfänger gleich­ zeitig, unmöglich. Sollten VPUs im Betrieb umkonfiguriert werden, ist es zwingend erforderlich kurze Umkonfigurationszeiten zu erreichen. Dagegen steht jedoch die große Anzahl an Konfigurationsdaten die benötigt werden, um den Chip umzukon­ figurieren. Es existiert keine Möglichkeit Zellen von der Versorgungsspannung zu trennen oder langsamer zu takten, um die Verlustleistung zu minimieren.
1.2.2 FPGAs
Für den beschriebenen Einsatzbereich interessante FPGAs bestehen zumeist aus Multiplexer oder Look-Up-Table (LUT) Strukturen. Zur Implementierung werden SRAM-Zellen eingesetzt. Aufgrund der Vielzahl an kleinen SRAM-Zellen sind sie sehr aufwendig zu konfigurieren. Es sind große Datenmengen erforderlich, die einen entsprechend großen Zeitaufwand zum Konfigurieren und Umkonfigurieren erfor­ dern. SRAM-Zellen benötigen sehr viel Platz. Jedoch ist die verwendbare Fläche eines Bausteines durch die Chipfertigungstechnologien begrenzt. Der Preis steigt auch hier etwa-quadratisch zur Chipfläche. SRAM basierende Technologie ist durch die Zugriffszeit auf den SRAM langsamer als direkt integrierte Logik. Obwohl vie­ le FPGAs auf Busstrukturen aufbauen, sind keinerlei Broadcast-Möglichkeiten zum schnellen und effektiven Senden von Daten an mehrere Empfänger gleichzeitig gege­ ben. Sollen FPGAs im Betrieb umkonfiguriert werden, ist es zwingend erforderlich kurze Konfigurationszeiten zu erreichen. Dagegen steht jedoch die große Anzahl an Konfigurationsdaten die benötigt werden. FPGAs bieten keinerlei Unterstützung für eine sinnvolle Umkonfigurierung im Betrieb. Der Programmierer hat dafür zu sor­ gen, daß der Vorgang ordentlich ohne störende Einflüsse auf Daten und umgebende Logik abläuft. Eine intelligente Logik zum Minimieren der Verlustleistung ist nicht vorhanden. Es bestehen keine speziellen Funktionseinheiten, die eine Rückmeldung der internen Betriebszustände an die das FPGA steuernde Logik ermöglichen.
1.2.3 Systolische Prozessoren
Bei systolischen Prozessoren entfällt die Umkonfigurierung komplett, jedoch sind diese Prozessoren unflexibel, da sie einen starren internen Aufbau besitzen. Befehle werden in jedem Zyklus neu dekodiert. Wie bereits in der beiden vorherigen Ab­ schnitten beschrieben fehlen Funktionen, die ein Broadcasting oder die effiziente Minimierung der Verlustleistung beinhalten.
1.3 Verbesserung durch die Erfindung, Aufgabe
Die Erfindung umfaßt ein kaskadierbares Rechenwerk, das flexibel in seiner Funk­ tion und Vernetzung konfigurierbar ist. Es benötigt während der Ausführung des Algorithmus keine Befehlsdekodierung. Es ist im Betrieb umkonfigurierbar, ohne Einfluß auf die umgebenden Rechenwerke, Verarbeitungsmodule und Datenströme zu haben. Die Menge der Konfigurationsdaten ist sehr klein, was sich günstig auf Platzbedarf und Konfigurationsgeschwindigkeit auswirkt. Um große Datenmengen schnell und effizient zu verteilen wird Broadcasting über die internen Bussysteme unterstützt. Das Rechenwerk ist mit einer Stromsparfunktion ausgestattet, wodurch die Stromaufnahme komplett ausgeschaltet wird, ebenso existiert ein Taktteiler, der es ermöglicht das Rechenwerk mit einem geringeren Takt zu betrieben. Für Rück­ meldungen der internen Zustände an die externen Steuerungen stehen besondere Mechanismen zur Verfügung.
2. Beschreibung der Erfindung 2.1 Übersicht über die Erfindung, Abstrakt
Die Erfindung beschreibt den Aufbau einer Zelle im Sinne von DE 44 16 881 A1 oder bekannter FPGA Zellen. In diese Zelle integriert ist eine um Sonderfunktio­ nen erweiterte Arithmetisch-Logische-Einheit (EALU), die die Datenverarbeitung durchführt. Die EALU wird über ein Funktionsregisterregister konfiguriert, dadurch sinkt die für die Konfiguration erforderliche Datenmenge erheblich. Die Zelle ist über ein Bussystem frei kaskadierbar, dabei ist die EALU vom Bussystem über Ein- und Ausgaberegister entkoppelt. Die Ausgaberegister sind auf einen Eingang der EALU zurückgeführt um serielle Operationen zu ermöglichen. Die Aufschaltung auf den Bus übernimmt eine Bussteuereinheit, die den Bus entsprechend dem Busregister vernetzt. Dabei ist die Einheit so konzipiert, daß das Verteilen von Daten an meh­ rere Empfänger (Broadcasting) möglich ist. Eine Synchronisationsschaltung steuert den Datenaustausch zwischen mehreren Zellen über das Bussystem. Die EALU, die Synchronisationsschaltung, die Bussteuereinheit und die Register sind so gestaltet, daß eine Zelle unabhängig von ihren Umgebungszellen im Betrieb umkonfiguriert werden kann. Über das Funktionsregister kann ein Stromsparmodus konfiguriert werden, der die Zelle abschaltet, ebenfalls können Taktteiler eingestellt werden, die die Arbeitsfrequenz verringern.
2.2 Detailbeschreibung der Erfindung
Die Erfindung beschreibt den Aufbau einer Zelle (PAE=Processing Array Element) im Sinne von DE 44 16 881 A1 oder bekannter FPGA Zellen, dabei sind die PAEs zu einem Array (Processing Array = PA) kaskadierbar. Eine PAE ist aus einer Vielzahl von Funktionseinheiten aufgebaut:
2.2.1 EALU
Das Rechenwerk besteht aus einer fest in Logik implementierten erweiterten Arith­ metisch-Logischen-Einheit EALU. Eine EALU ist eine gewöhnliche Arithmetisch- Logische-Einheit nach dem Stand der Technik (ALU), die durch spezielle Funktio­ nen, wie Zähler erweitert ist. Diese EALU ist in der Lage eine Vielzahl von arith­ metischen und logischen Operationen durchzuführen, ohne hier genau spezifiziert werden zu müssen, da auf ALUs die dem Stand der Technik entsprechen zurück­ gegriffen werden kann. Die EALU hat direkten Zugriff auf ihre eigenen Ergebnisse, diese werden wir nachfolgend beschrieben als Operand zurückgeführt. Dadurch sind Zähler oder serielle Operationen, wie die serielle Multiplikation, Division oder Rei­ henentwicklungen, möglich. Die EALU liefert neben ihrem Ergebnis die Signale CarryOut-AlessB und AequalB-0detect. CarryOut-AlessB gibt entweder bei arith­ metischen Operationen das Carry an, oder bei Vergleichen mittels einer Subtrakti­ on zweier Werte gibt der Übertrag, also CarryOut-AlessB, daß A < B, bzw. B < A, abhängig vom negierten Operanden an. Das Signal ist das übliche Carry generiert durch einen Volladdierer. AequalB-0detect gibt an, daß das Ergebnis im Ergebnis­ register R-REGsft gleich 0 ist. Das Signal wird über ein NOR aus dem Ergebnis generiert. Die Signale werden zur einfachen Auswertung von Zuständen verwendet und können an die PLU zurückgeliefert werden. Weitere Statussignale sind je nach Anwendung implementierbar.
Die Funktion der EALU wird in einem Funktionsregister (F-PLUREG) konfiguriert.
2.2.2 O-REG
Die Eingangsoperanden der EALU werden in zwei unabhängige Operandenregister (O-REG) gespeichert. Dadurch stehen sie unabhängig des Zustandes der Einheit, die die Daten liefert (Datensender) zur Verfügung. Dies ist notwendig um eine Entkopp­ lung vom Bus und eine freie Umkonfigurierbarkeit des PAs zu ermöglichen. Eines oder beide O-REG besitzen eine Schiebefunktion, die von der EALU für ggf. jedes O-REG einzeln angesteuert wird. Die Schiebefunktion ermöglicht das Durchführen von seriellen Operationen wie serielles Multiplizieren oder Dividieren im EALU. O-REG mit Scheibefunktion werden als O-REGsft bezeichnet.
2.2.3 R-REGsft
Das Ergebnis der EALU wird in einem Ergebnisregister gespeichert (R-REGsft). Da­ durch wird die zeitliche Unabhängigkeit von der oder den das Ergebnis empfangen­ den Einheiten (Datenempfänger) erreicht. Das R-REGsft besitzt eine Scheibefunk­ tion, die von der EALU angesteuert wird, wodurch serielle Operationen ermöglicht werden.
2.2.4 R2O-MUX
Die Ergebnisdaten, die in R-REGsft stehen, werden über einen Multiplexer (R2O-MUX) zwischen einem der O-REG und der EALU als Operand eingeschleift, um eine Rückkopplung des Ergebnisses für serielle Operationen, Zähler und ähnliche Funktionen zu gewährleisten. Der Multiplexer wird durch das F-PLUREG einge­ stellt.
2.2.5 Taktzyklen
Es ist sinnvoll, jedoch nicht zwingend erforderlich, die O-REG(sft) bei einer Takt­ flanke anzusteuern und die R-REGsft bei der darauffolgend negierten Taktflanke. Dadurch hat die EALU einen Halbtakt zur Ausführung ihrer Funktion zur Verfü­ gung, der zweite Halbtakt steht für Signallaufzeiten und Multiplexer zur Verfügung. Dadurch wird es möglich in jedem Takt eine komplette Operation auszuführen.
2.2.6 StateMachine, SM-Unit
Zur Ablaufsteuerung in der EALU existiert eine SM-UNIT. Diese steuert die O-REG und R-REGsft und deren Schiebefunktion, sowie R2O-MUX. Dadurch wird erreicht, daß serielle Operationen, Schiebe- und Zählfunktionen einfach von der EALU durchgeführt werden können. Die StateMachine ist dabei nach dem Stand der Technik einfach zu implementieren.
2.2.7 Sync-UNIT
Zur Synchronisation einer PAE innerhalb eines Arrays (PA) aus PAEs ist eine Synchronisationseinheit (Sync-UNIT) vorhanden. Diese wertet eine Reihe von Ein­ gangssignalen, die ein HandshakeProtokoll ausführen, aus.
rACK(h/l): Der Datenempfänger quittiert die empfangenen Daten. Dabei ist rACKh die Quittierung des hohen Ergebnisbytes (Bit 8 bis 15) und rACKl die des niederen Ergebnisbytes (Bit 0 bis 7). Beide werden verUNDet (rACKh UND rACKl) und ergeben das Signal rACK. rACK ist nicht wahr, während einer oder beide Datenempfänger mit der Verarbeitung ihrer Daten beschäftigt sind und wird wahr wenn die Verarbeitung der Daten beider Datenempfänger abge­ schlossen ist und das Ergebnis im R-REGsft des jeweiligen Da­ tenempfängers gespeichert ist. Die Signale rACK(h/l) werden im weiteren oftmals in ihrer verUNDeten Form als rACK (= rACKh & rACKl) betrachtet.
oRDY(1/2): Der Datensender signalisiert seine Bereitschaft neue Daten zu sen­ den. oRDY ist nicht wahr, während der Datensender mit der Ver­ arbeitung seiner Daten beschäftigt ist und wird wahr, wenn das Ergebnis des Datensenders, das der Operand der PAE ist, zur Verfügung steht. Dabei ist oRDY1 das Freigabesignal des Daten­ senders des ersten Operanden und oRDY2 das des Zweiten. Beide werden verUNDet (oRDY1 UND oRDY2) und ergeben das Signal oRDY. oRDY ist nur wahr, wenn beide Datensender bereit sind Daten zu versenden. Die Signale oRDY(1/2) werden im weiteren oftmals in ihrer verUNDeten Form als oRDY (=oRDY1 & oRDY2) betrachtet.
Aus den Eingangssignalen und dem Zustand der Sync-UNIT, der zusammen mit der Ablaufsteuerung der EALU den Gesamtzustand der PAE darstellt, werden Aus­ gangssignale generiert, die von den Sync-UNITs der Datensender und -empfänger ihrerseits als Eingangssignale betrachtet werden. Zur Ablaufsteuerung der EALU werden deren Statusinformationen und das Register F-PLUREG verwendet.
rRDY: Zeigt an, daß die PAE ihre Datenverarbeitung beendet hat und ein Er­ gebnis im R-REGsft zur Verfügung steht. rRDY wird als rRDYh und rRDYl an beide Datenempfänger übertragen. Dabei handelt es sich je­ doch um dasselbe Signal!
oACK: Zeigt an, daß die PAE ihre Operanden verarbeitet hat und neue Daten in den O-REG(sft) aufnehmen kann. oACK wird als oACK1 und oACK2 an beide Datensender übertragen. Dabei handelt es sich jedoch um dasselbe Signal!
Die RDY-Signale behalten ihren Pegel bis zum Eingang der Quittierung durch ACK bei. Dies ist erforderlich wenn der Datenempfänger während der Bereitstellung der Daten umkonfiguriert wird. Steht RDY bis zur Quittierung durch ACK an, so er­ kennt der Datenempfänger nach der Umkonfigurierung, daß Daten bereitstehen und nimmt sie an.
Die Verknüpfung der Signale über mehrere PAEs stellt sich wie folgt dar:
Das bedeutet z. B. das Ausgangssignal rRDY des Datensenders stellt das Eingangs­ signal oRDY1 oder oRDY2 der PAE dar. Das Ausgangssignal rRDY der PAE stellt das Eingangssignal oRDY des Datenempfängers dar.
Die Sync UNIT besitzt folgende Ablaufarten:
Die Sync-UNIT stellt einen besonderen Modus zur Verfügung, der das Taktsignal nur freigibt, wenn Operanden zur Verfügung stehen. Dieser Modus ist vor allem dann sinnvoll, wenn die Datensender die Daten nicht in jedem Prozessortakt lie­ fern, sondern nur jeden n. Takt. Dabei entspricht der Takt einer Periode des Nor­ maltaktes und wird über rACK oder oRDY(1/2) freigegeben. Die Freigabe wird als OneShot bezeichnet. Der Modus wird als OneShot-MODE bezeichnet. Dabei wird der Takt über ein UND-Gatter mit einem der Freigabesignale verUNDet. Der Mo­ dus und die Signalauswahl findet über das F-PLUREG statt. Das Freigabesignal, generiert über rACK oder oRDY(1/2), kann von der SM-UNIT verlängert werden. Dies ist erforderlich, damit Operationen, die mehr als einen Takt benötigen im OneShot-MODE durchgeführt werden können. Um dies zu ermöglichen, wird eine entsprechende Signalleitung der SM-UNIT mit dem Freigabesignal verODERt.
Wird der Registereintrag STOP im F-PLUREG gesetzt, so führt die Sync-UNIT die laufende Funktion zu Ende. Danach werden keine weiteren Operanden mehr angenommen und quittiert. Sobald rACK anzeigt, daß das Ergebnis vom Daten­ empfänger angenommen wurde, wird die Umkonfigurierungsbereitschaft der PLU durch das Signal ReConfig angezeigt. Das Signal wird generiert, indem rACK das Stop des F-PLUREG in ein D-FlipFlop speichert. ReConfig kann durch einen lesen­ den Zugriff der PLU auf F-PLUREG an der Bitposition von Stop abgefragt werden.
Ebenfalls kann die Sync-UNIT dazu verwendet werden Fehlerzustände oder weitere Statussignale zu generieren und auszuwerten.
2.2.8 BM-UNIT
Zum Aufschalten der Operanden und des Ergebnisses auf die externen Bussysteme existiert eine Busmultiplexeinheit (BM-UNIT). Diese besteht aus 2 Multiplexern und 2 Tore, wobei die 2 Multiplexer für die Operanden (O-MUX) und 2 Tore für das Ergebnis (R-GATE) existieren, dabei wird jeweils ein Schalter für das höherwertige und niederwertige Ergebnis verwendet. Die Multiplexer und Schalter werden über das Multiplexerregister (M-PLUREG) gesteuert. Die Sync-UNIT-Signale werden über die Schalter auf den Bus gesteuert. Dabei ist die Zusammengehörigkeit der Multiplexer/Schalter und Signale wie folgt:
O-MUX1: oRDY1, oACK
O-MUX2: oRDY2, oACK
RH-GATE: rRDY, rACKh
RL-GATE: rRDY, rACKl.
Das R-GATE kann über das M-PLUREG in einen Zustand gebracht werden, in dem es kein Bussystem treibt.
Die Tabelle gibt eine Beschreibung der Signale, sowie deren jeweiliger Interface- Struktur:
Es ist möglich mehrere Datenempfänger von einem Datensender aus anzuspre­ chen (Broadcasting). Hierzu schalten sich mehrere Datenempfänger auf denselben Bus. Um eine Quittierung der Daten zu gewährleisten ist die Treiberstufe der Quittierungsleitung oACK als Offener-Kollektor-Treiber gestaltet. Dabei arbeitet der Bus als wired-AND, d. h. erst wenn alle Datenempfänger quittieren entsteht der für die Quittierung erforderliche H-Pegel. Dies wird dadurch erreicht, daß je­ der Datenempfänger, der NICHT quittiert den Bus über einen Open-Kollektor- Transistor auf einen L-Pegel zieht. Datenempfänger die quittieren, steuern den Open-Kollektor-Transistor nicht an und belasten somit den Bus nicht. Wenn alle Datenempfänger quittieren wird der Bus nicht mehr belastet und nimmt über einen Pull-Up-Widerstand H-Pegel an.
2.2.9 StateBack-UNIT
Die PAE ist in der Lage Rückmeldungen über ihren Betriebszustand an ihre Lade­ logik, im folgenden PLU genannt, zu liefern (vgl. DE 44 16 881 A1). Die Ladelogik konfiguriert das PA und benötigt, um sinnvolle Umkonfigurationen vornehmen zu können, Informationen über den Status der einzelnen PAEs. Dies geschieht über die StateBack-UNIT. Diese überträgt je nach Eintrag im F-PLUREG entweder die un­ teren 3-Bit des Ergebnisses aus dem R-REGsft - um berechnete Werte an die PLU zu liefern - oder die Signale CarryOut-AlessB und AequalB-0detect auf einen 3-Bit Statusbus. Um das Aufschalten der Signale von mehreren PAEs aus zu ermöglichen wird ein einfaches wired-OR Verfahren über Open-Kollektor-Treibern verwendet. Damit die Umkonfigurierung der PAE erst beginnt, wenn der Empfänger die Da­ ten quittiert hat, kann zwischen den Signalen und den Open-Kollektor-Treibern eine Latch-Stufe eingeschleift werden, die die Signale erst nach Eingang des rACK freigibt. Der Statusbus wird von der PLU überwacht. Diese reagiert in ihrem Pro­ grammfluß und ihrer Umkonfiguration auf den vom Bus gelieferten Status.
2.2.10 Power-UNIT
Die PAE besitzt einen Stromsparmodus (Sleep-MODE), der ebenso wie die Funktion der EALU im F-PLUREG eingestellt wird. Hierfür existiert ein Bit, das, wenn es gesetzt ist, den Sleep-MODE einschaltet. Hierzu kann entweder die Taktleitung der PAE auf konstant logisch 0 oder 1 gesetzt werden, oder über einen Transistor die Spannung der PAE abgeschaltet werden. Das F-PLUREG steht innerhalb der PAE immer unter Spannung und ist nicht abschaltbar. Für die jeweils ausgeführte Funktion unbenutzte Bereiche (Gatter) der PAE werden durch Auswertung des F-PLUREG abgeschaltet. Dies geschieht über einen Transistor, der die Bereiche von der Spannungsversorgung trennt. Um unerwünschte Störeinflüsse zu verhindern sind die Ausgänge der Bereiche über Pull-Up/Pull-Down-Widerstände definiert.
Zusätzlich kann innerhalb des OneShot-MODE, der von der Sync-UNIT gesteuert wird, der PowerSave-MODE verwendet werden. Dabei werden sämtliche Teile der PAE, mit Ausnahme von F-, M-PLUREG und Sync-UNIT von der Versorgungs­ spannung getrennt. Erst wenn die Sync-UNIT einen OneShot feststellt, werden alle benötigten PAE-Teile über die Power-UNIT zugeschaltet. Die Sync-UNIT verzögert das Taktsignal so lange, bis alle neu zugeschalteten Teile arbeitsfähig sind.
2.2.11 Register
Die Register F-PLUREG und M-PLUREG sind mit dem PLU-Bus verbunden. Die Adresse der von der PLU gesendeten Datenpakete werden in einem Vergleicher dekodiert. Ist die Adresse der PAE erkannt, so werden die Daten in die Register gespeichert. Der PLU-Bus ist wie folgt gestaltet:
AX7 . . . 0: X-Adresse der X/Y-Matrix
AY7 . . . 0: Y-Adresse der X/Y-Matrix
RS: Register Select, logisch 0 wählt F-PLUREG, logisch 1 wählt M-PLUREG aus.
AEN: Adress Enable, der Bus enthält eine gültige Adresse. Die Adressen müssen dekodiert werden, solange AEN logisch 0 ist. AEN ist während des gesamten Buszugriffes, also auch während der Datenübertragung logisch 0.
D23 . . . 00: Daten
DEN: Data Enable, der Bus enthält gültige Daten. Die Daten müssen bei steigender Flanke des Signals DEN in das Register übertragen werden
OEN: Output Enable, die PLU liest gültige Daten aus den PLUREGs.
Der Aufbau des F-PLUREG
1. Der Registeraufbau beim Schreibzugriff
Die Funktionen der einzelnen Bit
Der Reset-Zustand ist 0 in allen Bits.
2. Der Registeraufbau beim Lesezugriff
Die Funktionen der einzelnen Bits
Der Reset-Zustand ist 0 in allen Bits.
Der Aufbau des M-PLUREG
Die Werte M(n+5) . . . n = 000000, n ∈ {0, 6, 12, 18} bedeuten, daß die Multiplexer/Schal­ ter offen sind und keinen Buskontakt besitzen. Es kann sinnvoll sein, das M-PLUREG über das Signal ReConfig zu sperren, d. h. sobald ReConfig aktiviert wird, schaltet sich die PAE von allen Bussystemen ab. Der Reset-Zustand ist 0 in allen Bits.
2.3 Zusammenfassung
Durch die Reduzierung der Konfigurationsdaten auf das Register F-PLUREG kann die Funktion des PAE einfacher und schneller konfiguriert und umkonfiguriert wer­ den, als in bekannten Technologien, ins besondere der FPGA-Technologie. Die Vernetzung des Rechenwerkes wird im M-PLUREG angegeben, während in den herkömmlichen Technologien eine Vielzahl einzelner, nicht zusammenhängender Konfigurationsbits besetzt werden müssen. Durch die klare Struktur der Register wird eine (Um)Konfiguration vereinfacht.
Der Platzbedarf des PAE ist durch die direkte Ausgestaltung als Rechenwerk kleiner als in herkömmlichen Technologien, in denen Rechenwerke durch eine Vielzahl von Logikzellen implementiert wurden. Gleichzeitig sind die Durchlaufverzögerungen geringen und die erzielbaren Taktfrequenzen entsprechend höher.
Eine Broadcasting-Funktion ist durch die Ausgestaltung der BM-UNIT gewähr­ leistet, die Quittierung erfolgt automatisch. Durch die ein- und ausgangsseitigen Register (O-REG, R-REG) ist ein zeitlich weitgehend unabhängiger Datentransfer gewährleistet.
Die Konfiguration und Umkonfiguration wird durch die Entkopplung jeder PAE vom Gesamtsystem über die Register O-REG und R-REG erheblich vereinfacht, da die einzelnen PAEs weitgehend voneinander unabhängig sind. Die Rückmeldungen an die PLU, sowie das Zusammenspiel von STOP und ReConfig ermöglichen die effiziente Steuerung der (Um)Konfigurationen.
Es sind Stromsparfunktionen implementiert, die - teilweise automatisch (OneShot- MODE) - zu einer Reduzierung des Leistungsverbrauches führen.
Die PAE-Struktur kann zur Erhöhung der Effizienz von FPGAs in deren Architektur implementiert werden. Dadurch sind arithmetische Opera­ tionen erheblich leistungsfähiger realisierbar.
3. Kurzbeschreibung der Diagramme
Fig. 1 Anordnung mehrerer PAEs zu einem PA mit PLU. Ohne Verbindung zu Ein-/Ausgabesystemen oder Speicher.
Fig. 2 Aufbau einer PAE.
Fig. 3 Aufbau von F-PLUREG und M-PLUREG.
Fig. 4 Aufbau eines O-REG.
Fig. 5 Aufbau eines O-REGsft mit rechtsschiebe-Funktion.
Fig. 6 Aufbau eines R-REGsft mit rechts/links 1-2bit Barrel-Shifter.
Fig. 7 Aufbau des R2O-MUX, sowie Implementierung eines MUX in Transfer-Gate-Technik.
Fig. 8 Taktsynchronisation, Verzögerungen und synchron Signale
Fig. 9 Funktionsweise der Sync-UNIT. Beschreibung.
Fig. 10 Aufbau der Power-UNIT
Fig. 11 Aufbau der Sync-UNIT
Fig. 12 Aufbau der BM-UNIT
Fig. 13 Aufbau eines O-MUX, begrenzt auf 4 Bussysteme
Fig. 14 Aufbau eines R-GATE, begrenzt auf 4 Bussysteme
Fig. 15 Aufbau der StateBack-UNIT
Fig. 16 Funktionsprinzip des OneShot- und OneShot/PowerSave-MODE.
4. Detailbeschreibung der Diagramme
Fig. 1 stellt einen vereinfachten Prozessor gemäß DE 44 16 881 A1 dar. Zudem ist die PLU (0101) und deren Bussystem (0102) angezeigt. Die PAEs (0103) sind als Array eingetragen, das chipinterne Bussystem (0104) ist schematisch dargestellt.
Fig. 2 zeigt den schematisierten Aufbau einer PAE. Das chipinterne Bussystem (0201) wird an die BM-UNIT (0202) geführt, welche die durch M-REG (0203) aus­ gewählten Busse an das O-REG1sft (0204) als Operand 1 und das O-REG (0205) als Operand 2 weiterschaltet. In den Datenpfad von Operand 2 wird über den R2O-MUX (0206) das im Ergebnisregister R-REGsft (0207) stehende Ergebnis wahlwei­ se eingeschleift. Die Daten aus O-REGsft (0204) und R2O-MUX (0206) werden im ELAU (0208) verarbeitet. Über die StateBack-UNIT (0209) finden Rückmeldun­ gen an die PLU statt. Der PLU-Bus (0210) hat Verbindung zu den Registern F-PLUREG (0211) und M-PLUREG (0212), sowie der StateBack-UNIT (0209). Über ihn wird die PAE konfiguriert und überwacht. Das F-PLUREG enthält alle funktio­ nellen Konfigurationsdaten, das M-PLUREG enthält die Vernetzungsinformation der PAE. Die Sync-UNIT (0212), steuert das Zusammenspiel des Datenaustausches zwischen den Datensendern, den Datenempfängern und der Verarbeitungs-PAE. Die SM-UNIT (0213) steuert den gesamten internen Ablauf der PAE. Die Power-UNIT (0214) regelt die Stromversorgung und dient der Reduzierung des Stromverbrauches.
In Fig. 3 wird die Funktionsweise der Register M-PLUREG und F-PLUREG ver­ deutlicht. Die Adressen AX und AY des PLU-Bus (0308) werden in einem Ver­ gleicher (0301) mit der Adresse der PAE verglichen, sofern AEN (Adress Enable) einen gültigen Bustransfer anzeigt. Dabei besitzt jede PAE eine eindeutige Adresse, die sich aus ihrer Spalte und Zeile innerhalb einer PA zusammensetzt. Zeigt DEN (DataEnable) die Datenübertragung an, so wird über RS (RegisterSelect) entweder M-PLUREG (0302) oder F-PLUREG (0303) ausgewählt. Bei der steigenden Flanke von DEN werden die Daten im betreffenden Register gespeichert. Die Register sind als D-FlipFlop (0304) implementiert. Zur Verdeutlichung des Ablaufes dient das Ti­ mingdiagramm 0305. Zum lesenden Zugriff auf das F-PLUREG wird lediglich über das Tor (0306) das Signal ReConfig von der Sync-UNIT an den PLU-Bus gegeben. Die Freigabe geschieht über das Ergebnis des Vergleichers (0301) UND dem Signal OEN.
Fig. 4a zeigt das Blockdiagramm des O-REG. In Fig. 4b ist der Aufbau des O- REG aus D-FlipFlops ersichtlich. Das Timingdiagramm ist in Fig. 4c dargestellt. Der Takt wird von der SYNC-SM generiert.
Fig. 5a zeigt das Blockdiagramm des O-REGsft. In Fig. 5b ist der Aufbau des O-REGsft aus D-FlipFlops (0501) ersichtlich. Die UND-Gatter (0502) und das OR- Gatter (0503) bilden über den Inverter (0504) einen durch Mode gesteuerten Mul­ tiplexer (0506), der entweder die Eingangsdaten auf die D-FlipFlop (0501) schaltet, oder die Ausgangsdaten der D-FlipFlop um ein Bit verschoben an deren Eingang leitet. Das UND-Gatter (0505) ist nicht notwendig, da ein Eingang permanent auf logisch 0 liegt. Es dient nur der Anschaulichkeit. In Fig. 5c ist das Timingdia­ gramm in Abhängigkeit von dem Signal Mode angegeben. Der Takt wird von der SYNC-SM generiert.
Fig. 6a zeigt den Blockaufbau des R-REGsft vor dem Register (0601) liegt ein Multiplexer (0602), der entweder die Eingangsdaten auf das Register (0601) schal­ tet, oder die Ausgangsdaten des Registers (0601) verschoben an dessen Eingang leitet. Der von der SYNC-SM generierte Takt wird um einen Halbtakt verscho­ ben an das Register geführt. In Fig. 6b ist das Blockdiagramm auf Gatterebene dargestellt. Über einen Dekoder (0603) schalten Mode0-2 einen aus UND-Gattern mit nachgeschaltetem ODER-Gatter bestehenden Multiplexer (0606). Dabei sind die gestrichelt eingezeichneten Gatter (0605 und weitere) nur der Verdeutlichung wegen eingezeichnet. Sie sind funktionslos, da ein Eingang ständig auf L liegt. Der Multiplexer schaltet im Zustand Mode0-2 = 010 das Eingangssignal auf die Re­ gister (0607). In den Zuständen Mode0-2 = 000 bis Mode0-2 = 001 werden die Ausgangswerte der Register (0607) nach links, in den Zuständen Mode0-2 = 011 bis Mode0-2 = 100 rechts, um ein bzw. zwei Bit verschoben, an die Eingänge der Register geführt. Die Scheibefunktion wird in Abhängigkeit vom Zustand Mode0-2 im Timingdiagramm Fig. 6c verdeutlicht.
Fig. 7a zeigt den Aufbau des Multiplexers R2O-MUX, der in Abhängigkeit von Mode die Operanden oder das Ergebnis an die EALU weiterleitet. Dabei ist Fig. 7a als herkömmlicher Multiplexer aufgebaut, während in Fig. 7b die platz- und leistungssparende Variante durch die Verwendung von CMOS Transfer-Gates (0701) aufgezeigt wird. Alle in dieser Schrift beschriebenen beschriebenen Multiple­ xer können mittels Transfer-Gates aufgebaut werden.
Ein Tor kann äquivalent zum Multiplexer aus Transfer-Gates aufgebaut werden. Dabei ist jedoch die Richtung des Datenaustausches genau umgekehrt!
Fig. 8 zeigt das Verhältnis des PAE-internen Taktes CLK zu den stattfindenden Aktivitäten. Bei der steigenden Flanke (0801) werden die Operanden in die O-REG gespeichert. Während des H-Pegels (0802) verarbeitet die PAE die Daten (Δ PAE = Verarbeitungsphase). Das umfaßt den Datenverkehr zwischen den O-REG und dem R-REG. Bei der fallenden Flanke (0803) wird das Ergebnis im R-REG gespeichert. Der L-Pegel (0804) wird für die Verteilung der im Bussystem, eingeschlossen der BM-UNIT genutzt (Δ Network = Busphase). Der zeitliche Ablauf der von der SYNC-SM generierten Signale (oRDY und oACK, rRDY und rACK) ist in das Zeitdiagramm eingetragen.
Das Ablaufdiagramm der Sync-UNIT ist in Fig. 9 dargestellt. Die Zustandsma­ schine kennt zwei feste Zustände DATEN (0901) und ERGEBNIS (0902). DATEN wird auf die steigende Flanke synchronisiert, ERGEBNIS auf die Fallende. Dabei wird jeweils der Zustand der Eingangsparameter ausgewertet und je nach Ergebnis in den Zweig ja (0903/0904) oder nein (0905/0906) gesprungen. Sind in DATEN die Operanden nicht bereit, wird nein angesprungen. In den nächsten Schritten wird keine Operation ausgeführt, bis die Maschine nach DATEN zurückspringt und erneut auswertet. Stehen nun Operanden, angezeigt durch oRDY, bereit, werden die Operanden im O-REG (0907) gespeichert. Die Operanden werden verarbeitet (0908) und gleichzeitig wird ausgewertet (0909), ob es sich bei mehrzyklischen Ope­ rationen (serielle Operationen, die mehr als einen Taktzyklus benötigen), um den letzte Zyklus handelt, oder ob eine einzyklische Operation abläuft. In diesen Fällen werden die Operanden durch oACK quittiert (0910). Mit der fallenden Flanke wird ERGEBNIS synchronisiert. Dabei wird überprüft ob das Flag "Ergebnis vorhanden" gesetzt ist (0911). Dieses Flag wird immer gesetzt, wenn ein fertiges Ergebnis durch rRDY signalisiert wird (0912).
In zwei Fällen wird in den JA-Zweig (0904) gesprungen:
  • - Es ist kein vorhergehendes Ergebnis vorhanden (Flag "Ergebnis vorhanden" unwahr).
  • - Es ist ein vorhergehendes Ergebnis vorhanden (Flag "Ergebnis vorhanden" wahr) und dieses ist mit rACK quittiert. In diesem Fall (und nur in diesem Fall(!)) setzt 0902 das Ergebnis zurück (0913).
Ansonsten wird in den NEIN-Zweig (0906) gesprungen und keine Operation aus­ geführt, bis die Zustandsmaschine nach ERGEBNIS (0902) zurückkehrt. Im JA-Zweig (0904) wird das Ergebnis in das Ausgangsregister R-REGsft gespeichert (0914). Danach wird ausgewertet ob es sich um den letzten Zyklus einer mehrzy­ klischen Operation handelt (0915) (vgl. 0909) oder ob eine einzyklische Operation abläuft, wenn ja, wird das Vorhandensein des Ergebnisses durch rRDY signalisiert (0916). Die Zustandsmaschine springt nach DATEN (0901) zurück. Die Erkennung ob es sich um den letzten Zyklus einer Operation - oder um eine einzyklische Ope­ ration - handelt kann über das Signal FINISH (0916) von der SM-UNIT abgefragt werden. Dieses ist aktiv, wenn der letzte - oder einzige - Zyklus stattfindet. Der SM-UNIT wird der Zustand der SYNC-UNIT über RUN (0917) signalisiert. RUN ist im Falle, daß eine Operation stattfindet aktiv, andernfalls inaktiv. Der Mecha­ nismus des STOP-Eintrages im F-PLUREG und des daraus generierten ReConfig ist in Fig. 9 nicht dargestellt, da der Ablauf trivial ist und aus der Beschreibung der SYNC-UNIT hervorgeht.
Fig. 10 zeigt den prinzipiellen Aufbau der Power-UNIT. Das Signal Sleep wird von F-PLUREG auf einen Transistor oder eine Transistorstufe (1001) geleitet. Diese steuert die Spannungsversorgung für alle abschaltbaren Zellfunktionen. Die Sync-UNIT liefert das OneShotPowerSave-Signal (vgl. Fig. 16), über welches die Spannungsversorgung der restlichen Zellfunktionen durch einen Transistor oder eine Transistorstufe (1002) freigegeben wird. Abhängig von den tatsächlich verwendeten Funktionen in der Zelle, schalten die Transitoren oder Transistorstufen (1003) die nicht benötigten Funktionen ab (PowerDown). Verständlich ist, daß für ordentli­ che Spannungsversorgung und EMV-Verhalten weitere entsprechende Vorkehrun­ gen, wie Kondensatoren etc., getroffen werden müssen.
Fig. 11 zeigt die Implementierung der Maschine aus Fig. 9 in das Konzept. Über die BM-UNIT (1101) werden die Signale oRDY(1/2) und rACK (vereinfacht dar­ gestellt: tatsächlich existiert rACKh und rACKl, rACK = rACKl & rACKh) zu den CCLK-gesteuerten Latches (1102) geschaltet. Dabei sind die Latch so geschal­ tet, daß sie in der L-Phase (Busphase) von CCLK transparent sind und in der H-Phase (Verarbeitungsphase) den Zustand halten. Die Ausgänge der Latch stel­ len die Signale für die Sync-StateMachine (1103) zur Verfügung. rRDY (vereinfacht dargestellt: tatsächlich existiert rRDYh und rRDYl, diese sind vollkommen gleich, werden jedoch an verschiedene Empfänger geleitet) von (1103) wird über Tor auf den Bus geschaltet. Die Signale oACK(1/2) von (1103) werden in der BM-UNIT (1101) negiert und an die wiederum invertierenden Open-Kollektor-Bustreiber (1104) ge­ liefert. Der Bus wird über Widerstände (1105) auf H gezogen. Die BNI-UNIT ist dabei geschaltet, daß folgende Fälle eintreten:
  • 1. Wird der entsprechende Bus von der BM-UNIT nicht angesteuert, liegt an der Basis der Transistoren (1104) L an. Dadurch belasten sie den Bus nicht.
  • 2. Wird der entsprechende Bus von der BM-UNIT angesteuert, und das Signal nicht quittiert, liegt an der Basis der Transistoren (1104) H an. Das bedeutet, daß der Bus auf L gezogen wird. Wird ein Ergebnis per Broadcasting an mehrere Datenempfänger verteilt, so ziehen alle PAEs, die die Ergebnisdaten noch nicht quittiert haben und Warte-Zyklen benötigen den Bus auf L.
  • 3. Wird der entsprechende Bus von der BM-UNIT angesteuert, und das Signal quittiert, liegt an der Basis der Transistoren (1104) L an. Das bedeutet, daß der Bus nicht belastet wird. Wird ein Ergebnis per Broadcasting an meh­ rere Datenempfänger verteilt, so belasten alle PAEs, die die Ergebnisdaten quittiert haben und keine Warte-Zyklen benötigen den Bus nicht.
Da der Bus in seinem Grundzustand den H-Pegel, also die Quittierung einnimmt übersteuert die Nichtquittierung gemäß Fall 2 die Quittierung, in dem sie den Bus auf L zieht. Dabei geht der Bus erst dann in den H-Pegel, also in den Quittie­ rungszustand, wenn alle PAEs quittieren. Es ist somit eine Wired-AND-Schaltung realisiert. Die Sync-StateMachine stellt das Signal RUN (1107) der SM-UNIT (1106) zur Verfügung. Diese läuft aufgrund von RUN an. Befindet sich die SM-UNIT im letzten - oder einzigen - ZYklus einer Verarbeitung, so signalisiert sie dies über FINISH (1108) an die Sync-StateMachine. FINISH wird in den Auswerteeinheiten zur Erkennung des letzten Zyklus (0907, 0915) ausgewertet. Die SM-UNIT läuft synchron zum PAE-internen Takt CLK.
Fig. 12 zeigt den Aufbau der BM-UNIT. Abhängig von den Einträgen in das M-PLUREG schalten die Multiplexer (1201,1202) die Operanden vom internen Bus (1203) zu den O-REG. Ebenfalls schalten die Tore (1204, 1205) die untere und obere Hälfte des Ergebnisses auf den Bus. Der Multiplexer 1206 schaltet die oRDY(1/2) gemäß der Stellung von 1201 und 1202 und rACK gemäß der Stellung von 1204 und 1205 vom Bus in die PAE. Dabei werden die rACK beider Datenempfänger miteinander verUNDet. Existiert nur ein Datenempfänger, so ist der Multiplexer so geschaltet, daß er statt des fehlenden rACK eine logische 1 zurückgibt. 1207 beinhaltet ein Gate zum Aufschalten der Signale oACK(1/2) und rRDY auf den Bus. Dabei werden die Signale oACK(1/2) zunächst invertiert und dann über Open- Kollektor-Treiber (1104) auf den Bus geschaltet.
Fig. 13 verdeutlicht den Aufbau eines O-MUX. Dabei existiert ein 3 : 5 Dekoder (1301) zum Auswerten der Mode2. .0 Signale aus dem M-PLUREG. Der Multiplexer ist über UND-Gatter (1302) mit nachgeschaltetem ODER-Gatter (1303) aufgebaut. Das Auswertesignal von Mode2 . . . 0 = 000 des Dekoders (1301) ist dabei direkt auf die ODER-Gatter geschaltet (1304). Das bewirkt, daß in offenem Zustand, d. h. keine Verbindung zu einem Bussystem, immer logisch 1 zurückgeliefert wird. (Vgl. mit Fig. 12 rACK). Zur Vereinfachung ist nur eine reduzierte Busgröße dargestellt.
In Fig. 14 ist der Aufbau eines R-GATE dargestellt. Dabei existiert ein 3 : 4 Dekoder (1401) zum Auswerten der Mode2 . . . 0 Signale aus dem M-PLUREG. Das Auswer­ tesignal von Mode2 . . . 0 = 000 des Dekoders wird nicht verwendet. Dadurch wird keine Busverbindung bei dieser Bit-Kombination hergestellt. Die Gates (1402) sind entweder durch UND-Gatter oder Transmisson-Gates (vgl. 0701) aufgebaut. Da­ bei ist eine Verstärkerstufe zum Treiben der Buslast vor- oder nachgeschaltet. Zur Vereinfachung ist nur eine reduzierte Busgröße dargestellt.
Die StateBack-UNIT ist in Fig. 15 dargestellt. Gemäß der Einstellung im M-PLUREG schaltet ein Multiplexer (1501) entweder die Signale CarryOut-AlessB, AequalB-0detect von der EALU oder die Ausgänge des R-REG R-REGD2 . . . 0 durch. Die Signale gelangen an eine Open-Kollektor-Transistor-Stufe (1502) und werden auf den PLU-Bus geschaltet. Dabei benötigt der PLU-Bus externe, nahe der PLU positionierte Pull-Up-Widerstände (1503). Das Latch 1504 ist optional. Wird es in die Ausgangssignale von 1501 eingeschleift, werden diese erst auf den Bus (1503) ge­ schaltet, nachdem der Datenempfänger die Daten über rACK quittiert hat. Dadurch wird bewirkt daß die Bereitschaft zur Umkonfigurierung über die Statussignale erst angezeigt wird, wenn die Daten auch angenommen wurden. Normalerweise wird dies durch das Zusammenspiel von STOP und ReConfig in der Sync-UNIT geregelt; da­ her ist das Latch optional. Das rACK wird dabei als Latch-Takt verwendet. Dabei ist das Latch bei rACK = 1 transparent und speichert bei rACK = 0.
Fig. 16 verdeutlicht die Funktionsweise des OneShot-MODE. Über einen Multi­ plexer (1601) schalten die Signale
  • - Vcc
  • - oRDY1
  • - oRDY2
  • - (oRDY1 & rACK)
abhängig von der Einstellung im F-PLUREG den Zell-Takt frei. Dabei bewirkt die Freischaltung über Vcc, daß der Takt immer läuft (siehe Timing-Diagramm "Nor­ maler Betrieb"). In den 3 übrigen Modi läuft der Takt erst an, wenn die Signale, oder Signalkombinationen den Takt freigeben. Die Freigabe wird durch ein Latch (
1602
) auf den Takt CCLK synchronisiert, damit die Phase nicht vorzeitig abbricht, wenn das Freigabesignal zu kurz ist. Dabei ist das Latch in der L-Phase von CCLK transparent und hält den Wert in der H-Phase. Das Freigabesignal gelangt auf das UND-Gatter-Paar (
1603
und
1604
), das den Takt freigibt. Über einen Inverter (
1605
) wird das invertierte Taktsignal !CLK erzeugt, CLK läuft um die Phasengleichheit zu gewährleisten durch ein Verzögerungsglied (
1606
) (siehe Timing-Diagramm "One- Shot Betrieb"). Dabei wird CCLK in der Zuleitung zu
1604
über zwei Verzögerungs­ zeitungen (
1610
) verzögert um Phasengleichheit zum an
1603
anliegenden CCLK, das durch den Multiplexer (
1608
) verzögert wurde, zu gewährleisten. Wird eine PAE in den PowerSave-Mode gebracht, wird die Versorgungsspannung der Zel­ le weitgehend ausgeschaltet. Dies geschieht über das ODER-Gatter
1611
. Ist der PowerSave-MODE eingeschaltet, d. h. PowerSave = 1, führt das negierte Signal L. Ist zudem der OneShot-MODE eingeschaltet und das Register
1602
auf L, wird über das OneShotPowerSave-Signal der Spannungsversorgungstransistor in der Power-UNIT (vgl.
Fig.
17) abgeschaltet. Steht das Register
1602
jedoch auf logisch 1 (oder Po­ werSave = 0), wird der Spannungsversorgungstransistor über
1611
eingeschaltet. Die folgende Tabelle gibt einen Überblick über die Funktion:
Beim Einschalten der Versorgungsspannung entsteht eine zeitlich bestimmte Auf­ wachzeit, bis die Zelle arbeitsfähig ist. Um dennoch ordentlich zu funktionieren, müssen die Signale entsprechend verzögert werden. Hierzu wird CCLK über ei­ ne Verzögerungsleitung (1607) geleitet. Ein Multiplexer (1608) wählt entsprechend dem Signal PowerSave aus F-PLUREG aus, ob der normale oder verzögerte Takt an die Zelle geleitet wird. Verzögert wird nur der nicht invertierte Takt um den Zeitraum ΔPowerOn, der invertierte Takt wird nicht verzögert. Dadurch steht das Ergebnis synchron zu den restlichen Bausteinfunktionen zur Verfügung. Dadurch verringert sich die nutzbare Verarbeitungszeit auf Δprocess. Die maximale Takt­ frequenz des Bausteines hängt somit von Σ = ΔPowerOn + Δprocess ab (siehe Timing-Diagramm "OneShot Betrieb mit PowerSave").
5. Begriffsdefinition
AequalB-0detect: Durch die EALU generiertes Signal, das bei arithmetischen Operationen anzeigt, daß das Ergebnis gleich null ist. Bei Ver­ gleichen wird angezeigt, daß Operand A gleich Operand B ist.
ALU: Arithmetisch logische Einheit. Grundeinheit zum Verarbeiten von Daten. Die Einheit kann arithmetische Operationen wie Addition, Subtraktion, unter Umständen auch Multiplikati­ on, Division, Reihenentwicklungen usw. durchführen. Dabei kann die Einheit als ganzzahlige (integer) Einheit oder als Fließkomma-(floating-point)-Einheit gestaltet sein. Ebenfalls kann die Einheit logische Operationen, wie UND, ODER, so­ wie Vergleiche durchführen.
BM-UNIT: Einheit zum Aufschalten der Daten auf die Bussysteme außer­ halb der PAE. Das Aufschalten geschieht über Multiplexer für die Dateneingänge und Tore für die Datenausgänge. oACK-Leitungen sind als Open-Kollektor-Treiber implementiert. Die BM-UNIT wird durch das M-PLUREG gesteuert.
Broadcast: Senden von Daten einer PAE an mehrere Datenempfänger.
CarryOut-AlessB: Durch die EALU generiertes Signal, das bei arithmetischen Operationen einen Übertrag anzeigt. Bei Vergleichen wird an­ gezeigt, daß Operand A kleiner als Operand B ist.
Datenempfänger: Die Einheit(en), die Ergebnisse der PAE weiterverarbeitet/- arbeiten.
Datensender: Die Einheit(en), die Daten für die PAE als Operanden zur Verfügung stellt/stellen.
D-FlipFlop: Speicherelement, welches ein Signal bei der steigenden Flanke eines Taktes speichert.
EALU: Erweiterte arithmetisch logische Einheit. ALU, die um Sonder­ funktionen, die zum Betrieb einer Datenverarbeitungseinrich­ tung gemäß DE 441 16 881 A1 benötigt werden oder sinnvoll sind erweitert wurde. Dies sind ins besondere Zähler.
FPGA: Programmierbarer Logikbaustein. Stand der Technik.
F-PLUREG: Register in dem die Funktion der PAE gesetzt wird. Ebenfalls wird der OneShot- und Sleep-Mode gesetzt. Das Register wird von der PLU beschrieben.
Gatter: Gruppe von Transistoren, die eine logische Grundfunktion durchführen. Grundfunktionen sind z. B. NAND, NOR, Trans­ mission-Gates.
H-Pegel: Logisch 1 Pegel, abhängig von der verwendeten Technologie.
Handshake: Signalprotokoll, bei dem ein Signal A einen Zustand anzeigt und ein anderes Signal B bestätigt, daß es Signal A akzeptiert und darauf, reagiert (hat).
Konfigurieren: Bestimmen der Funktion und Vernetzung einer logischen Ein­ heit, einer (FPGA)-Zelle oder einer PAE (vgl. umkonfigurie­ ren).
Latch: Speicherelement, das ein Signal für gewöhnlich während des H-Pegels transparent weiterleitet und während des L-Pegels speichert. In PAEs werden teilweise Latches gebraucht, bei denen die Funktion der Pegel genau umgekehrt ist. Hierbei wird vor den Takt eines üblichen Latch ein Inverter geschaltet.
L-Pegel: Logisch 0 Pegel, abhängig von der verwendeten Technologie.
M-PLUREG: Register in dem die Vernetzung der PAE gesetzt wird. Das Register wird von der PLU beschrieben.
Next-Neighbour Vernetzung: Vernetzung der Bussysteme mit den an den Kan­ ten anstoßenden Nachbarn.
O-MUX: Multiplexer innerhalb der BM-UNIT, der das Bussystem der Operanden auswählt.
OneShot: Modus in dem eine PAE mit einem geringeren als dem Pro­ zessortakt arbeitet. Der Takt ist synchron zum Prozessortakt und entspricht einer Periode. Eine Phasenverschiebung exi­ stiert nicht. Der Takt wird über eines der Signale oRDY(1/2) oder rRDY freigegeben. Dieser Modus dient der Stromeinspa­ rung, wenn die Datensender oder -empfänger langsamer als der Prozessortakt Daten senden oder empfangen.
Open-Kollektor: Schaltungstechnik, bei der der Kollektor eines Transistors an einem, über einen Pullup auf den H-Pegel gezogenen, Bussignal liegt. Der Emitter der Transistors liegt auf Masse. Schal­ tet der Transistor, so wird das Bussignal auf den L-Pegel gezogen. Vorteil des Verfahrens ist, daß eine Mehrzahl sol­ cher Transistoren den Bus ohne elektrische Kollision steuern können. Dabei sind die Signale ODER-verküpft, es entsteht das sog. wired-OR.
O-REG: Operandenregister zur Speicherung der Operanden der EALU. Ermöglicht die zeitliche und funktionelle Unabhängigkeit der PAE von den Datensendern. Dadurch wird der Transfer der Daten ,vereinfacht, da er asynchron oder paketorientiert stattfinden kann. Gleichzeitig wird die Möglichkeit geschaffen die Datensender unabhängig von der PAE oder die PAE un­ abhängig von den Datensendern umzukonfigurieren.
O-REGsft: O-REG mit durch SM-UNIT gesteuertem Schieberegister.
PA: Processing Array: Array aus PAEs.
PAE: Processing Array Element: EALU mit O-REG, R-REG, R2O-MUX, F-PLUREG, M-PLUREG, BM-, SM-, Sync-, StateBack- und Power-UNIT.
PLU: Einheit zum Konfigurieren und Umkonfigurieren der PAE. Ausgestaltet durch einen speziell an seine Aufgabe angepaßten Mikrokontroller.
PowerSave-MODE: Stromsparmodus Modus innerhalb des OneShot-MODE. Während keine Operation ausgeführt wird werden alle Teile der PAE mit Ausnahme des F-, M-PLUREG und Sync-UNIT nicht mit Spannung versorgt.
Power-UNIT: Einheit die die Stromsparfunktionen regelt.
PullDown: Widerstand, der eine Busleitung auf einen L-Pegel zieht.
PullUp: Widerstand, der eine Busleitung auf einen H-Pegel zieht.
R-GATE: Schalter innerhalb der BM-UNIT, der das Ergebnis auf das entsprechende Bussystem aufschaltet. Dabei sind einige Signal über als Open-Kollektor-Treiber aufgeschaltet. Das R-GATE arbeitet als Bustreiber und kann in einen busneutralen Modus gehen.
R2O-MUX: Multiplexer zum Einschleifen des Ergebnisses in einem R-REG-sft in den Datenpfad zwischen O-REG und EALU.
R-REGsft: Ergebnisregister zur Speicherung des Ergebnis der EALU. Er­ möglicht die zeitliche und funktionelle Unabhängigkeit der PAE von den Datenempfängern. Dadurch wird der Transfer der Daten vereinfacht, da er asynchron oder paketorientiert stattfinden kann. Gleichzeitig wird die Möglichkeit geschaf­ fen die Datenempfänger unabhängig von der PAE oder die PAE unabhängig von den Datenempfängern umzukonfigurie­ ren. Das Register ist mit einer Schiebfunktion versehen, die von der SM-UNIT gesteuert wird.
serielle Operationen: Operationen, die durch serielles Abarbeiten eines Daten­ wortes oder eines Algorithmus durchgeführt werden. Serielle Multiplikation, serielle Division, Reihenentwicklung
Sleep-MODE: Stromsparmodus in dem die PAE mit Ausnahme von F-PLUREG ohne Spannung ist.
SM-UNIT: StateMachine-UNIT. Zustandsmaschine, die die EALU steu­ ert.
StateBack-UNIT: Einheit, die die Rückmeldung der Statussignale an die PLU steuert. Bestehend aus einem Multiplexer und einer Open- Kollektor-Bustreiberstufe
Sync-UNIT: Einheit, die die Synchronisation der PAE mit den Datensen­ dern und -empfängern übernimmt, sowie das Umkonfigurie­ ren von PAEs überwacht. Gleichzeitig werden die OneShot-Funktionen übernommen.
Tor: Schalter, der ein Signal weiterleitet oder sperrt. Einfacher Ver­ gleich: Relais
Umkonfigurieren: Neues Konfigurieren von einer beliebigen Menge von PAEs während eine beliebige Restmenge von PAEs ihre eigenen Funk­ tionen fortsetzen (vgl. konfigurieren).
Zustandsmaschine: Logik, die diversen Zuständen annehmen kann. Die Über­ gänge zwischen den Zuständen sind von verschiedenen Ein­ gangsparametern abhängig. Diese Maschinen werden zur Steue­ rung komplexer Funktionen eingesetzt und entsprechen dem Stand der Technik.
6. Konventionen 6.1 Namenskonvention
Baugruppe: -UNIT
Betriebsart: -MODE
Multiplexer: -MUX
Negiertes Signal: not-
Register für PLU sichtbar: -PLUREG
Register intern: -REG
Schieberegisters: -sft
6.2 Funktionskonvention
Schieberegister: sft
UND-Funktion: &
ODER-Funktion #
NICHT-Funktion !
TOR-Funktion G

Claims (3)

1. Konfigurierbare und zur Laufzeit umkonfigurierbare Einheit zur Verarbei­ tung von numerischen und logischen Operationen (PAE), zum Einsatz in Prozessoren (CPUs), Mehrrechnersystemen, Datenflußprozessoren (DFPs), Digitalen Signal Prozessoren (DSPs), systolischen Prozessoren und program­ mierbaren Logikbausteinen (FPGAs), gesteuert von einer Ladelogik (PLU), dadurch gekennzeichnet, daß
  • 1. eine programmierbare Recheneinheit (EALU) zur Durchführung der mathematischen und logischen Grundfunktionen besteht,
  • 2. die Funktion und Vernetzung der Recheneinheit in Register program­ miert wird und eine Vielzahl von Daten, ohne Umprogrammierung der PAE, verarbeitet werden kann,
  • 3. zur Steuerung der Recheneinheit (EALU) eine Zustandsmaschine (SM- UNIT) existiert,
  • 4. Register für jeden Operanden (O-REG) und das Ergebnis (R-REG) be­ stehen, wobei die Register teilweise als Scheiberegister ausgeführt wer­ den können,
  • 5. eine Rückkopplung der Daten des Ergebnisregisters auf einen Eingang der EALU über einen Multiplexer (R2O-MUX) besteht,
  • 6. eine Buseinheit (BM-UNIT) den Abgriff der Daten von einem Bussy­ stem ermöglicht bzw. das Einspeisen des Ergebnisses auf ein Bussystem, wobei die Buseinheit Daten an mehrere Empfänger versenden kann und die Synchronisierung auch mehrerer Empfänger automatisch erfolgt,
  • 7. der Buszugriff von der Datenverarbeitung in der EALU über die Re­ gister entkoppelt ist und somit jede PAE als unabhängige Einheit be­ trachtet werden kann, ins besondere die Konfiguration und Umkonfi­ guration eine PAE keinen störenden Einfluß auf die Datensender und -empfänger, sowie die unabhängigen PAEs hat,
  • 8. der Ablauf der Bustransfers über eine Zustandsmaschine (SYNC-UNIT) automatisch gesteuert wird und dafür die Handshake-Leitungen oRDY, oACK, rRDY und rACK zur Verfügung stehen,
  • 9. Rückmeldungen an die PLU zur Erkennung des Zustandes der Verar­ beitung und der Umkonfigurierbarkeit der PAE erfolgen (StateBack-UNIT).
2. Einheit nach Anspruch 1, dadurch gekennzeichnet, daß die Datenverarbei­ tung einer PAE angehalten werden kann (Eintrag STOP in F-PLUREG) und die PAE daraufhin nach Vollendung der gerade laufenden Datenverarbeitung ihre Bereitschaft zur Umkonfiguration anzeigt (ReConfig).
3. Einheit nach Anspruch 1, dadurch gekennzeichnet, daß Stromsparmodi exi­ stieren,
  • - in welchen die PAE immer nur dann arbeitet, wenn Operanden vom Datensender am Eingang bereitstehen und das Ergebnis bereits vom Empfänger angenommen wurde, und die PAE ansonsten ohne Takt sta­ tisch bleibt,
  • - in welchen Teilbereiche der PAE, die zur Ausführung der momentanen Datenverarbeitung irrelevant sind, von der Takt- und/oder Stromver­ sorgung getrennt sind,
  • - in welchen die PAE von der Spannungsversorgung getrennt ist.
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