DE19651713C2 - Bauelement-Testgerät zum Testen elektronischer Bauelemente - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf ein Bauelement-Testgerät zum Testen elektronischer Bauelemente. Das Testgerät kann auch ein Halbleiterspeicher-Testgerät zum Testen der Fehlerfreiheit/Fehlerhaftigkeit eines Halbleiterspeichers wie etwa eines Direktzugriffsspeichers RAM, eines Festwertspeichers ROM, eines CCD-Speichers (Speicher mit ladungsgekoppelter Einrichtung) oder dergleichen sein. Insbesondere bezieht sich die Erfindung auf eine taktgesteuerte Vergleicherschaltung in solch einem Testgerät.

Zum Zwecke der Erleichterung des Verständnisses der vorliegenden Erfindung wird nachstehend ein Fall beschrieben, bei dem die vorliegende Erfindung bei einem Halbleiterspeicher-Testgerät zum Testen der Korrektheit bzw. Fehlerhaftigkeit eines Halbleiterspeichers eingesetzt wird. Die vorliegende Erfindung kann selbstverständlich aber in gleicher Weise auch bei verschiedenen anderen Testgeräten zum Testen elektronischer Bauelemente eingesetzt werden.

Ein Testgerät zum Testen von Halbleiterspeichern weist hauptsächlich einen Taktgenerator, einen Testmustergenerator, eine Signalformerschaltung, eine logische Vergleicherschaltung und einen Fehleranalysespeicher auf. Der Testmustergenerator erzeugt in Abhängigkeit von einem Referenztakt, der von dem Taktgenerator zugeführt wird, ein Adreßsignal, ein Testdatensignal und ein Steuersignal, die an einen zu testenden Halbleiterspeicher (allgemein als im Test befindliches Bauelement bezeichnet) anzulegen sind. Weiterhin erzeugt der Testmustergenerator ein Erwartungswert-Datensignal, das an die logische Vergleicherschaltung und an den Fehler­ analysespeicher anzulegen ist. Das Adreßsignal, das Testdatensignal und das Steuersignal, nicht aber das Erwartungswert-Datensignal, werden an die Signalformerschaltung angelegt, durch die ihre Wellenformen derart geformt werden, daß sie die zum Testen des im Test befindlichen Speichers erforderlichen Signalverläufe aufweisen. Diese Signale werden dann an einen zu testenden Speicher angelegt. Solche Testgeräte sind beispielsweise aus den Druckschriften US 4,862,071 und US 5,062,109 bekannt.

Ein im Test befindlicher Speicher wird bezüglich des Einschreibens von Testdaten in ihn oder des Auslesens von Testdaten aus ihm durch Anlegen eines Steuersignals an ihn gesteuert. Wenn ein Schreibsteuersignal an den im Test befindlichen Speicher angelegt wird, werden die Testdaten aufeinanderfolgend an Adressen des im Test befindlichen Speichers eingeschrieben, wobei jede Adresse durch ein entsprechendes Adreßsignal bestimmt wird. Wenn ein Lesesteuersignal an den im Test befindlichen Speicher angelegt wird, werden eingeschriebene Testdaten aufeinanderfolgend aus den Adressen des im Test befindlichen Speichers ausgelesen, wobei die Adressen jeweils durch ein Adreßsignal bestimmt sind. Die Datensignale, die aus dem im Test befindlichen Speicher ausgelesen werden, werden an die logische Vergleicherschaltung angelegt, die die jeweiligen Datensignale mit Erwartungswertdaten vergleicht, die von dem Testmustergenerator abgegeben werden. Die logische Vergleicherschaltung gibt Daten für fehlende Übereinstimmung, die als Fehlerdaten (oder fehlerhafte Daten) bezeichnet werden, ab, wenn das Vergleichsergebnis eine fehlende Übereinstimmung anzeigt. Üblicherweise wird eine logische "1" für die Fehlerdaten abgegeben. Wenn das Vergleichsergebnis im Gegensatz hierzu eine Übereinstimmung bezeichnet, gibt der logische Vergleicher Daten für die Übereinstimmung, das heißt Daten für Fehlerfreiheit bzw. "bestanden" ab. Da Fehlerdaten durch eine logische "1" dargestellt werden, wird eine logische "0" für die Fehlerfreiheitsdaten abgegeben. Fehlerdaten werden an den nicht gezeigten Fehleranalysespeicher weitergeleitet und in diesem gespeichert. Fehlerfreiheitsdaten werden nicht in dem Fehleranalysespeicher gespeichert.

Bevor ein Datensignal, das aus einem im Test befindlichen Speicher ausgelesen worden ist, mit einem Erwartungswert-Datensignal von dem Testmustergenerator in der logischen Vergleicher­ schaltung logisch verglichen wird, wird zunächst der Pegel (Amplitude) des Datensignals mit einem Erwartungswertpegel verglichen. Wenn der Pegel des Datensignals nicht innerhalb eines zulässigen Bereichs liegt, wird eine logische "1" als Ausgangssignal (das heißt ein Fehlersignal) erzeugt. Wenn der Pegel des Datensignals innerhalb des zulässigen Bereichs liegt, wird eine logische "0" als Ausgangssignal (das heißt ein Fehlerfreiheits-Signal) erzeugt. Anschließend wird die Zeitlage des Fehlersignals oder des Fehlerfreiheits-Signals in einem taktgesteuerten Vergleich mit einem Takt verglichen, der durch den Taktgenerator erzeugt wird. Hinsichtlich dieses Vergleichs existieren zwei Betriebsarten. Eine der beiden Betriebsarten ist der in der schon genannten US 4,862,071 beschriebene Flankenvergleichsmodus, bei dem ein Flankenimpuls eingesetzt wird und ein Fehlersignal oder ein Fehlerfreiheits-Signal mit dem Flankenimpuls lediglich zu einem Zeitpunkt verglichen wird. Die andere Betriebsart ist ein Fenstervergleichsmodus, bei dem ein Fensterimpuls eingesetzt wird und ein Fehlersignal oder ein Fehlerfreiheits-Signal mit dem Fensterimpuls während dessen Impulsdauer (Impulsbreite) verglichen wird.

Die vorliegende Erfindung bezieht sich auf eine Verbesserung bei einer taktgesteuerten Verglei­ cherschaltung, die in dem Fenstervergleichsmodus arbeitet, wobei hierbei eine Deformation der Wellenform (Glitch) beseitigt werden kann.

Im folgenden wird ein Beispiel eines herkömmlichen Vergleichsabschnitts, bei dem ein Flankenvergleichsmodus oder ein Fenstervergleichsmodus durch Auswahl einer dieser Betriebsarten eingesetzt werden kann, unter Bezugnahme auf das in Fig. 4 gezeigte Blockschaltbild des Vergleichsabschnitts und unter Bezugnahme auf die in Fig. 5 und 6 dargestellten Zeitdiagramme zur Erläuterung der Betriebsweise des Vergleichsabschnitts für den Fall, daß dieser in dem Fenstervergleichsmodus betrieben wird, erläutert.

Der Vergleichsabschnitt, der in Fig. 4 gezeigt ist, weist einen ersten und einen zweiten Vergleicher CMP1 und CMP2, einen Betriebsartumschalter SW zur Umschaltung des Vergleichsbetriebs auf den Flankenvergleichsmodus oder auf den Fenstervergleichsmodus, eine Vergleicherschaltung 5, die in dem Fenstervergleichsmodus arbeitet und eine Schaltung zur Erzeugung von Fensterimpulsen enthält, und einen Multiplexer (MUX) 1 für die Auswahl und Weiterleitung eines von zwei Ausgangssignalen auf, wobei eines der Ausgangssignale von dem zweiten Vergleicher CMP2 und das andere Ausgangssignal von der Vergleicherschaltung 5 stammt. Dieser Vergleichsabschnitt kann in dem Ffankenvergleichsmodus arbeiten, wenn ein beweglicher Kontakt "c" des Betriebsartumschalters SW mit einem festen Kontakt "a" verbunden ist, an den ein einer logischen "0" entsprechendes Ausgangssignal angelegt ist, während sie in dem Fenstervergleichsmodus arbeiten kann, wenn der bewegliche Kontakt "c" mit einem festen Kontakt "b" verbunden ist, an den ein einer logischen "1" entsprechendes Ausgangssignal angelegt ist. Das in Fig. 4 gezeigte Beispiel veranschaulicht einen Zustand, bei dem der Vergleichsabschnitt in dem Fenstervergleichsmodus arbeitet, da der bewegliche Kontakt "c" des Betriebsartumschalters SW mit dem festen Kontakt "b" verbunden ist.

Bei jeder einer Reihe von Perioden bzw. Zeitabschnitten, die einen Testzyklus bilden, wird zunächst ein Ausgangssignal, das von einem im Test befindlichen Bauelement, das heißt bei diesem Beispiel von einem im Test befindlichen Speicher 1 (im folgenden auch als zu testendes Bauelement bezeichnet) abgegeben wird, zu einem Pegelvergleicher 2 geleitet, bei dem der Signalpegel mit einem Erwartungswertpegel verglichen wird. Es sind zwei Erwartungswertpegel vorhanden. Einer der beiden Pegel ist eine Vergleichsspannung VOH, die verwendet wird, wenn ein Ausgangssignal von dem im Test befindlichen Bauelement 1 eine logische "1" ist, während der andere Pegel eine Vergleichsspannung VOL ist, die eingesetzt wird, wenn ein Ausgangssignal von dem im Test befindlichen Bauelement 1 eine logische "0" ist. Sowohl bei Einsatz von VOH als auch bei Einsatz von VOL wird eine logische "0" von dem Pegelvergleicher 2 abgegeben, wenn das Vergleichsergebnis "bestanden" bzw. "fehlerfrei" lautet, während eine logische "1" von dem Pegelvergleicher 2 abgegeben wird, wenn das Vergleichsergebnis "Fehler" lautet. Das von dem Pegelvergleicher 2 abgegebene Ausgangssignal wird zu dem ersten und zu dem zweiten Vergleicher CMP1 und CMP2 in dem Vergleichsabschnitt geleitet und auch an ein UND-Glied AND1 der Vergleicherschaltung 5 in dem Vergleichsabschnitt abgegeben.

Bei diesem Beispiel gibt ein Taktgenerator 6 an den ersten Vergleicher CMP1 erste Taktimpulse STRB1 (siehe Fig. 5"B") ab, die eine Impulsbreite von 1/4 einer Periode (T) aufweisen und als ein Takt für den Vergleich fungieren sowie in zeitlicher Hinsicht bzw. in ihrer zeitlichen Lage mit einem Fehlersignal (Ausgangssignal mit dem Wert einer logischen "1") oder einem Bestanden-Signal (Ausgangssignal mit dem logischen Wert "0") verglichen werden, das von dem Pegelvergleicher 2 abgegeben wird. Wie aus Fig. 5 ersichtlich ist, ist die Impulsbreite der ersten Taktimpulse STRB1 breiter als die Impulsbreite eines einer logischen "1" entsprechenden Ausgangssignals (eines in Fig. 5 bei "A" gezeigten Fehlersignals), das von dem Pegelvergleicher 2 abgegeben wird. Der Taktgenerator 6 gibt an den zweiten Vergleicher CMP2 zweite Taktimpulse STRB2 (siehe Fig. 5"C") ab, die gegenüber den ersten Taktimpulsen STRB1 je um eine halbe Periode verzögert sind und die gleiche Impulsbreite wie die ersten Taktimpulse STRB1 aufweisen sowie in gleichartiger Weise hinsichtlich der zeitlichen Lage mit einem Fehlersignal oder einem Bestanden-Signal verglichen werden, das von dem Pegelvergleicher 2 abgegeben wird. Jeder dieser Vergleicher CMP1 und CMP2 gibt eine logische "0" ab, wenn das Vergleichsergebnis "bestanden" lautet, während sie eine logische "1" abgeben, wenn das Vergleichsergebnis "Fehler" lautet. Weiterhin wird jeder erste Taktimpuls STRB1 auch an einen Taktanschluß eines ersten Flipflops FF1 über eine erste Verzögerungsschaltung 3 angelegt, während jeder zweite Taktimpuls STRB2 über eine zweite Verzögerungsschaltung 4 an einen Taktanschluß eines zweiten Flipflops FF2 angelegt wird.

Wenn der Flankenvergleichsmodus gewählt ist, wird ein Ausgangssignal mit einer logischen "0" (niedriger Pegel L) an einen Setzanschluß S eines Multiplexers MUX1 und an einen Löschanschluß CL des ersten Flipflops FF1 angelegt. Als Ergebnis wird der Multiplexer MUX1 derart eingestellt, daß sein Eingang A mit seinem Ausgang Q verbunden ist, und sich das erste Flipflop FF1 in seinem Betriebszustand befindet, da es nicht gelöscht ist. Daher wird das von dem ersten Vergleicher CMP1 abgegebene Vergleichsergebnis in dem ersten Flipflop FF1 bei Anlegen eines ersten Taktimpulses STRB1, der durch die erste Verzögerungsschaltung 3 verzögert ist, an den Taktanschluß des ersten Flipflops FF1 gespeichert. In gleichartiger Weise wird das von dem zweiten Vergleicher CMP2 abgegebene Vergleichsergebnis in dem zweiten Flipflop FF2 über den Multiplexer MUX1 dadurch gespeichert, daß ein zweiter Taktimpuls STRB2 (bei dem in Fig. 4 gezeigten Beispiel STRB2'), der durch die zweite Verzögerungsschaltung 4 verzögert worden ist, an den Taktanschluß des zweiten Flipflops FF2 angelegt wird.

Fehlerdaten Df1 bzw. Df2, die in dem ersten bzw. dem zweiten Flipflop FF1 bzw. FF2 gespeichert sind, werden an eine logische Vergleicherschaltung 7 abgegeben, in der diese Fehlerdaten jeweils mit einem Erwartungswertsignal verglichen werden, das von dem nicht gezeigten Test­ mustergenerator zugeführt wird.

Wenn auf der anderen Seite der Fenstervergleichsmodus gewählt ist, wird ein einer logischen "1" (hoher Pegel H) entsprechendes Ausgangssignal an den Setzanschluß S des Multiplexers MUX1 und an den Löschanschluß CL des ersten Flipflops FF1 angelegt. In diesem Fall wird der Multiplexer MUX1 derart eingestellt, daß sein Eingang B mit seinem Ausgang Q verbunden ist. Das erste Flipflop FF1 bleibt gelöscht und es bleibt somit sein Ausgang Q im logischen Zustand "0", selbst wenn das Vergleichsergebnis von dem ersten Vergleicher CMP1 an den D-Anschluß des ersten Flipflops FF1 angelegt wird. Daher befindet sich lediglich der Ausgang der Vergleicherschaltung 5, die in dem Fenstervergleichsmodus arbeitet, in einem solchen Zustand, daß ihr Ausgangssignal über den Multiplexer MUX1 in dem zweiten Flipflop FF2 gespeichert werden kann.

Die Vergleicherschaltung 5 ist bei dem dargestellten Beispiel durch das vorstehend genannte UND- Glied AND1, ein Setz/Rücksetz-Flipflop bzw. RS-Flipflop S/R FF1, das als eine Schaltung zur Erzeugung eines Fensterimpulses arbeitet, und ein drittes Flipflop FF3 gebildet.

Der Setzanschluß S des RS-Flipflops S/R FF1 wird von dem Taktgenerator 6 mit den ersten Taktimpulsen STRB1 gespeist, während der Rücksetzanschluß R des Flipflops S/R FF1 von dem Taktgenerator 6 mit den zweiten Taktimpulsen STRB2 gespeist wird. Der Ausgang Q des Flipflops S/R FF1 ist mit dem anderen Eingang des UND-Glieds AND1 und mit dem Taktanschluß des dritten Flipflops FF3 verbunden. Da an den Datenanschluß D des dritten Flipflops FF3 stets ein einer logischen "1" entsprechendes Ausgangssignal angelegt ist, wird das Ausgangssignal am Ausgang Q des dritten Flipflops FF3 zu einer logischen "1", wenn das Flipflop S/R FF1 durch das Anlegen eines ersten Taktimpulses STRB1 an seinen Setzanschluß S gesetzt wird und eine logische "1" an seinem Ausgang Q abgegeben wird. Demzufolge wird von dem Ausgang XQ des dritten Flipflops FF3, an dem ein gegenüber dem Ausgangssignal des Ausgangs Q invertiertes Ausgangssignal ausgegeben wird, eine logische "0" an den Eingang B des Multiplexers MUX1 angelegt.

Das UND-Glied AND1 ist aktiviert, wenn eine logische "1" von dem Ausgang Q des RS-Flipflops S/R FF1 abgegeben wird. Wenn somit von dem Pegelvergleicher 2 eine logische "1", das heißt ein Fehlersignal (Fig. 5"A") abgegeben und an das UND-Glied AND1 angelegt wird, läuft dieses Fehlersignal durch das UND-Glied AND1 hindurch und gelangt an den Löschanschluß CL des dritten Flipflops FF3. Demzufolge wird das dritte Flipflop FF3 gelöscht und sein Ausgang XQ nimmt den Wert einer logischen "1" an, so daß als Folge hiervon eine logische "1" an den Eingang B des Multiplexers MUX1 angelegt wird. Der Ausgang XQ des dritten Flipflops FF3 verbleibt im Zustand logisch "1" (Fehler) (siehe Fig. 5"K"), bis das RS-Flipflop S/R FF1 in der nächsten Periode durch eine Vorderflanke des ersten Taktimpulses STRB1 gesetzt wird.

Das UND-Glied AND1 wird auf diese Weise während des Zeitintervalls ab dem Zeitpunkt des Setzens des RS-Flipflops S/R FF1 durch einen ersten Taktimpuls STRB1 bis zu dem Zeitpunkt des Rücksetzens des RS-Flipflops S/R FF1 durch einen zweiten Taktimpuls STRB2 aktiviert. Während der Aktivierung des UND-Glieds AND1 gelangt ein Fehlersignal, das an das UND-Glied AND1 angelegt wird (ein Ausgangssignal logisch "1"), durch das UND-Glied AND1 hindurch. Anders ausgedrückt dient das Flipflop S/R FF1 als eine Schaltung zur Erzeugung eines Fensterimpulses, die einen Fensterimpuls W . STRB erzeugt, der in Fig. 5"I" gezeigt ist und bei einer ansteigenden Flanke eines ersten Taktimpulses STRB1 ansteigt und bei einer Vorderflanke eines zweiten Taktimpulses STRB2 abfällt. Während der Impulsdauer dieses Fensterimpulses (Zeitdauer der logischen "1") ist das UND-Glied AND1 geöffnet (eingeschaltet bzw. aktiviert) und es wird folglich ein Ausgangssignal logisch "1" durch dieses hindurchgelassen (siehe Fig. 5"J"), wenn dieses Ausgangssignal logisch "1" an das UND-Glied von dem Pegelvergleicher 2 angelegt wird. Falls daher ein Fehler auftritt, wird ein Ausgangssignal logisch "1" (Fig. 5"K") von dem Ausgang XQ des dritten Flipflops FF3 über den Multiplexer MUX1 an den Dateneingang D des zweiten Flipflops FF2 so lange abgegeben, bis das Flipflop S/R FF1 durch eine Vorderflanke eines ersten Taktimpulses STRB1 in der nächsten Periode gesetzt wird.

Folglich wird in dem Fenstervergleichsmodus lediglich das Fenster-Vergleichsergebnis, das von dem invertierten Ausgang XQ des dritten Flipflops FF3 an den Eingang B des Multiplexers MUX1 angelegt wird, in dem zweiten Flipflop FF2 gespeichert.

Wie vorstehend erläutert, wird in dem Fenster-Vergleichsmodus stets ein Ausgangssignal logisch "1" an den Löschanschluß CL des ersten Flipflops FF1 und an den Setzanschluß S des Multiplexers MUX1 angelegt, da ein Signal logisch "1" (hoher Pegel H) an den Betriebsartumschalter SW gemäß der Darstellung in Fig. 5"AO" angelegt ist. Als Folge hiervon weist das Ausgangssignal am Ausgang Q des ersten Flipflops FF1 den Wert logisch "0" (niedriger Pegel L) auf, wie es in Fig. 5"L" gezeigt ist.

Wie in Fig. 5 dargestellt ist, läuft, wenn zum Beispiel ein Fehlersignal "1" (Fig. 5"A") von dem Pegelvergleicher 2 zu dem Zeitpunkt, zu dem ein erster Taktimpuls STRB1 endet, erzeugt wird, dieses Fehlersignal durch das UND-Glied AND1 hindurch und wird an den Löschanschluß CL des dritten Flipflops FF3 angelegt. Demgemäß wird von dem UND-Glied AND1 ein Fehlersignal gemäß der Darstellung in Fig. 5"J" abgegeben und das dritte Flipflop FF3 durch die Vorderflanke dieses Fehlersignals gelöscht, woraufhin ein Fehlersignal, das in Fig. 5"K" gezeigt ist, an den Eingang B des Multiplexers MUX1 von dem Ausgang XQ des dritten Flipflops FF3 angelegt wird. Daher wird an dem Ausgang Q des Multiplexers MUX1 das gleiche Fehlersignal wie dasjenige an dem Eingang B abgegeben (siehe Fig. 5"F"), das an den Datenanschluß D des zweiten Flipflops FF2 angelegt wird.

Da, wie vorstehend erläutert, ein Taktimpuls STRB2' (siehe Fig. 5"H"), der gegenüber einem zweiten Taktimpuls STRB2 durch die zweite Verzögerungsschaltung 4 um ein vorbestimmtes Zeitintervall (bei diesem Beispiel um die Impulsdauer des zweiten Taktimpulses STRB2) verzögert ist, an den Taktanschluß des zweiten Flipflops FF2 angelegt wird, wird ab dem Zeitpunkt, zu dem der Taktimpuls STRB2' an den Taktanschluß des zweiten Flipflops FF2 angelegt wird, damit begonnen, ein Fehlersignal (Fig. 5"F") am Datenanschluß D des zweiten Flipflops FF2 in dem zweiten Flipflop FF2 zu speichern. Da der Ausgang Q des zweiten Flipflops FF2 so lange beim Wert logisch "1" bleibt, bis der Taktimpuls STRB2' der nächsten Periode an den Taktanschluß angelegt wird, wird an die logische Vergleicherschaltung 7 ein Fehlersignal abgegeben, wie es in Fig. 5"B" gezeigt ist.

Auf diese Weise wird in dem Fenster-Vergleichsmodus der Vergleich der zeitlichen Lage bzw. der Vergleich während der Zeitdauer zwischen dem ersten Taktimpuls STRB1 und dem zweiten Taktimpuls STRB2 durchgeführt, die die jeweiligen Takte für den Vergleich darstellen und von dem Taktgenerator 6 erzeugt werden. Anders ausgedrückt wird der Vergleich während der Impulsdauer des Fensterimpulses W . STRB (Fig. 5"I") durchgeführt, der von dem RS-Flipflop S/R FF1 erzeugt wird. Jedoch wird, wie in Fig. 5"K" gezeigt ist, das erfaßte Fehlersignal tatsächlich in dem zweiten Flipflop FF2 während der Zeitdauer ab dem Zeitpunkt, zu dem der Impuls STRB2', der durch die zweite Verzögerungsschaltung 4 verzögert ist, an den Taktanschluß des zweiten Flipflops FF2 angelegt wird, bis zu dem Zeitpunkt gespeichert, zu dem das RS-Flipflop S/R FF1 durch den ersten Taktimpuls STRB1 in der nächsten Periode des Testzyklus gesetzt wird (das heißt bis zum Anlegen der Vorderflanke des Fensterimpulses W . STRB an das dritte Flipflop FF3 in der nächsten Periode). Daher bildet ein schraffierter Abschnitt der in Fig. 5"K" gezeigten Wellenform Fehlereinstelldaten bzw. Fehlereingabedaten (oder anders ausgedrückt, eine Zeitperiode, die zum Speichern des von dem dritten Flipflop FF3 abgegebenen Fehlersignals in dem zweiten Flipflop FF2 benutzt werden kann).

Ein Zeitintervall τ, das von dem Zeitpunkt, zu dem ein Fensterimpuls W . STRB in einer Periode endet, bis zu dem Zeitpunkt reicht, zu dem ein Fensterimpuls W . STRB in der nächsten Periode ansteigt, wird als eine "Aus-Zeit" bezeichnet, während derer keinerlei Vergleich im Hinblick auf ein Fehlersignal oder ein Fehlerfreiheit-Signal durchgeführt werden kann. Daher kann ein Fehler, der während dieser Aus-Zeit auftritt, nicht erfaßt werden.

Zur Verringerung der Dauer der Aus-Zeit ist es notwendig, den Bereich (oder die Breite der Region) für den Fenstervergleich auszudehnen. Falls zum Zwecke der Verbreiterung des Bereichs für den Fenstervergleich der Zeitpunkt der Erzeugung des zweiten Taktimpulse STRB2 derart verzögert wird, daß er sich dem ersten Taktimpuls STRB1 in der nächsten Periode gemäß der Darstellung durch einen Pfeil in Fig. 6 annähert, wird die Region (ein schraffierter Bereich in Fig. 6"K") für die Fehlereingabedaten schmaler. Daher ist die minimale Aufbau/Haltezeit, die zum Speichern von Fehlerdaten von dem dritten Flipflop FF3 in dem zweiten Flipflop FF2 erforderlich ist, nicht erfüllt (die Region für die Fehlereingabedaten wird kürzer als die minimale Aufbau/Haltezeit). Als Folge hiervon ergibt sich die Situation, daß Fehlerdaten nicht gespeichert werden können. Diese minimale Aufbau/Haltezeit bildet daher dasjenige Zeitintervall, das niemals beseitigt werden kann.

Die minimale Aufbau/Haltezeit wird als minimale Aus-Zeit τ_min bezeichnet. Aus dem vorstehend erläuterten Grund können der zweite Taktimpuls STRB2 und der erste Taktimpuls STRB1 in der nachfolgenden Periode nicht in diese minimale Aus-Zeit gelegt werden. Dies bedeutet, daß ein Zeitintervall, das gleich groß wie oder größer als die minimale Aus-Zeit τ_min ist, zwischen dem zweiten Taktimpuls STRB2 und dem ersten Taktimpuls STRB1 in der nachfolgenden Periode bereitgestellt werden muß. Damit es möglich wird, einen Fehler zu erfassen, der während dieser minimalen Aus-Zeit auftritt, werden bei dem Stand der Technik zu testende Bauelemente zweimal getestet, wobei die zeitliche Lage der Erzeugung der ersten und der zweiten Taktimpulse in dem zweiten Testzyklus gegenüber derjenigen in dem ersten Testzyklus um ein Zeitintervall verschoben wird, das gleich groß wie oder größer als die minimale Aus-Zeit ist. Daher tritt der Nachteil auf, daß eine doppelt so lange Testzeitdauer erforderlich ist und daß die Effizienz des Testens sehr gering ist.

Es ist Aufgabe der vorliegenden Erfindung, ein Bauelement-Testgerät mit einer taktgesteuerten Vergleicherschaltung zu schaffen, bei der in dem Fenster-Vergleichsmodus eine Aus-Zeit, während derer kein Fehler erfaßt werden kann, beseitigt werden kann, und die einen taktgesteuerten Vergleich für alle Daten, die von einem im Test befindlichen Bauelement abgegeben werden, in einem einzigen Testvorgang durchführen kann.

Diese Aufgabe wird durch ein Bauelement-Testgerät mit den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Bei der beanspruchten Lösung ist es selbst dann, wenn der Zeitpunkt der Erzeugung eines jeweiligen zweiten Taktimpulses in die Nähe des Zeitpunkts der Erzeugung eines ersten Taktimpulses in der nachfolgenden Periode gebracht ist, oder wenn der Zeitpunkt der Erzeugung des zweiten Taktimpulses auf denselben Zeitpunkt wie derjenige des ersten Taktimpulses in der nachfolgenden Periode gebracht ist, möglich, zu erreichen, daß die Ausgangssignale der ersten und der zweiten Fehlererfassungsschaltung nicht durch die Vorderflanke des Fensterimpulses in der unmittelbar nachfolgenden Periode gelöscht werden, sondern erst durch die Vorderflanke des Fensterimpulses in der Periode, die sich an die unmittelbar nachfolgende Periode anschließt, gelöscht werden. Folglich kann die Breite der Region für Fehlereingabedaten bzw. für fehleranzeigende Daten verbreitert werden. Demgemäß kann eine Region für fehlerbehaftete Daten (Fehlereingabe-Datenregion bzw. Region für Fehlereingabedaten) erhalten werden, die länger ist als die minimale Aufbau/Haltezeit (die minimale Aus-Zeit), die zum Speichern eines der beiden Ausgangssignale der ersten und der zweiten Fehlererfassungsschaltung in einer Speichereinrichtung erforderlich ist, und es kann die minimale Aus-Zeit zwischen einer ungeradzahligen Periode und einer geradzahligen Periode, während der kein Vergleich durchgeführt werden kann, auf null gebracht werden. Demzufolge kann ein Fehler, der zu irgendeinem beliebigen Zeitpunkt auftritt, bei einem bzw. einem einzigen Testzyklus erfaßt werden und es kann somit die Testdauer beträchtlich verringert werden und es kann das Testgerät sehr effizient eingesetzt werden.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild des Schaltungsaufbaus eines hauptsächlichen Abschnitts eines Halbleiterspeicher-Testgeräts gemäß der vorliegenden Erfindung,

Fig. 2 ein Zeitdiagramm, in dem Wellenformen an unterschiedlichen Punkten in der Schaltung gemäß Fig. 1 veranschaulicht sind,

Fig. 3 ein Zeitdiagramm, in dem Wellenformen an verschiedenen anderen Punkten in der Schaltung gemäß Fig. 1 veranschaulicht sind,

Fig. 4 ein Blockschaltbild eines Abschnitts eines herkömmlichen Halbleiterspeicher-Testgeräts,

Fig. 5 ein Zeitdiagramm, in dem Wellenformen an verschiedenen Punkten in der Schaltung gemäß Fig. 4 veranschaulicht sind, und

Fig. 6 ein Zeitdiagramm, das gleichartig ist wie dasjenige gemäß in Fig. 5 für den Fall, daß die Aus-Zeit bei der Schaltung gemäß Fig. 4 verringert ist.

Unter Bezugnahme auf die Fig. 1 bis 3 werden nachfolgend Ausführungsbeispiele der vorlie­ genden Erfindung im einzelnen beschrieben. In Fig. 1 sind Abschnitte oder Komponenten, die denjenigen gemäß Fig. 4 entsprechen, mit den gleichen Bezugszeichen versehen und werden nur insoweit nochmals beschrieben, als dies erforderlich ist.

Fig. 1 zeigt ein Ausführungsbeispiel einer taktgesteuerten Vergleicherschaltung 5, die im Fenster- Vergleichsmodus arbeitet, bei einem Halbleiterspeicher-Testgerät gemäß der vorliegenden Erfindung. In gleichartiger Weise wie bei dem herkömmlichen, in Fig. 4 gezeigten Vergleichsabschnitt ist der in Fig. 1 gezeigte, Vergleichsabschnitt derart ausgelegt, daß er in dem Flankenvergleichsmodus arbeitet, wenn der bewegliche Kontakt "c" des Betriebsartumschalters SW mit dem festen Kontakt "a" verbunden ist, an den ein einer logischen "0" entsprechender Ausgangspegel angelegt ist. Wenn der bewegliche Kontakt "c" mit dem festen Kontakt "b", an den ein einer logischen "1" entsprechender Ausgangspegel angelegt ist, verbunden ist, arbeitet der Vergleichsabschnitt in dem Fenstervergleichsmodus. Da sich gemäß den vorstehenden Ausführungen die vorliegende Erfindung auf eine Vergleicherschaltung bezieht, die in dem Fenstervergleichsmodus arbeitet, wird im folgenden hauptsächlich die Arbeitsweise der Vergleicherschaltung in dem Fenstervergleichsmodus beschrieben.

In jeder aus einer Folge von Perioden, die einen Testzyklus bilden, wird ein Ausgangssignal, das von einem im Test befindlichen Bauelement 1 ausgelesen wird, zunächst an einen Pegelvergleicher 2 angelegt, der den Signalpegel mit einem Erwartungswertpegel vergleicht. Es sind zwei Erwartungswertpegel vorhanden. Einer der beiden Pegel ist eine Vergleichsspannung VOH, die verwendet wird, wenn ein von dem im Test befindlichen Bauelement 1 abgegebenes Ausgangssignal eine logische "1" ist, wohingegen der andere Pegel eine Vergleichsspannung VOL ist, die benutzt wird, wenn ein von dem im Test befindlichen Bauelement 1 abgegebenes Ausgangssignal eine logische "0" ist. Sowohl im Fall der Vergleichsspannung VOH als auch im Fall der Vergleichsspannung VOL wird eine logische "0" von dem Pegelvergleicher 2 abgegeben, wenn das Vergleichsergebnis "bestanden" bzw. "fehlerfrei" lautet, während eine logische "1" von dem Pegelvergleicher 2 abgegeben wird, wenn das Vergleichsergebnis "Fehler" lautet. Das Ausgangssignal des Pegelvergleichers 2 wird an den ersten und den zweiten Vergleicher CMP1 und CMP2 des Vergleichsabschnitts und weiterhin an ein erstes und ein zweites UND-Glied AND1 und AND2 der Vergleicherschaltung 5 in dem Vergleichsabschnitt abgegeben, der in dem Fenstervergleichsmodus arbeitet.

Ein Taktgenerator 6 gibt an den ersten Vergleicher CMP1 erste Taktimpuls STRB1 (siehe Fig. 2 "B") ab, die eine Impulsbreite von 1/4 einer Periode (T) besitzen und als Takt für den Vergleich dienen sowie hinsichtlich der Zeitgabe bzw. zeitlichen Lage mit einem Fehlersignal (Ausgangssignal logisch "1") oder einem Signal "bestanden" (Ausgangssignal logisch "0"), das von dem Pegelvergleicher 2 abgegeben wird, verglichen werden. Der Taktgenerator 6 gibt an den zweiten Vergleicher CMP2 zweite Taktimpulse STRB2 (siehe Fig. 2"C") ab, die gegenüber den ersten Taktimpulsen STRB1 um die Hälfte einer Periode verzögert sind und die gleiche Impulsbreite wie die ersten Taktimpulse STRB1 aufweisen sowie in gleichartiger Weise hinsichtlich der zeitlichen Lage mit einem Fehlersignal oder einem Signal "bestanden" verglichen werden, das von dem Pegelvergleicher 2 abgegeben wird. Jeder dieser Vergleicher CMP1 und CMP2 gibt eine logische "0" ab, wenn das Vergleichsergebnis "bestanden" bzw. "fehlerfrei" lautet, während er eine logische "1" erzeugt, wenn das Vergleichsergebnis "Fehler" lautet.

Wenn der Flankenvergleichsmodus gewählt wird, wird ein Ausgangssignal logisch "0" (niedriger Pegel L) an einen Setzanschluß S eines Multiplexers MUX1 und an einen Löschanschluß CL des ersten Flipflops FF1 angelegt. Als Ergebnis ist der Multiplexer MUX1 derart eingestellt, daß sein Eingang A mit seinem Ausgang Q verbunden ist, und es ist das erste Flipflop FF1 in den Betriebszustand gebracht, da es nicht gelöscht ist. Daher wird das Vergleichsergebnis des ersten Vergleichers CMP1 in dem ersten Flipflop FF1 aufgrund des Anlegens eines Impulses STRB1, der durch die erste Verzögerungsschaltung 3 um ein vorbestimmtes Zeitintervall verzögert ist, an den Taktanschluß des ersten Flipflops FF1 gespeichert, und es wird das Vergleichsergebnis des zweiten Vergleichers CMP2 in dem zweiten Flipflop FF2 über den Multiplexer MUX1 aufgrund des Anlegens eines Impulses STRB2', der durch die zweite Verzögerungsschaltung 4 um ein vorbestimmtes Zeitintervall gegenüber einem zweiten Taktimpuls STRB2 verzögert ist, an den Taktanschluß des zweiten Flipflops FF2 gespeichert.

Wenn andererseits der Fenstervergleichsmodus gewählt ist, wird an den Setzanschluß S des Multiplexers MUX1 und an den Löschanschluß CL des ersten Flipflops FF1 ein Ausgangssignal mit dem logischen Pegel "1" (hoher Pegel H) angelegt. In diesem Fall ist der Multiplexer MUX1 derart eingestellt, daß sein Eingang B mit seinem Ausgang Q verbunden ist. Das erste Flipflop FF1 bleibt gelöscht, so daß sein Ausgang Q den Zustand logisch "0" selbst dann beibehält, wenn das Vergleichsergebnis des ersten Vergleichers CMP1 an den D-Anschluß des ersten Flipflops FF1 angelegt wird. Daher befindet sich lediglich das Ausgangssignal der Vergleicherschaltung 5, die in dem Fenstervergleichsmodus arbeitet, in einem Zustand, bei dem ihr Ausgangssignal in dem zweiten Flipflop FF2 unter Zwischenschaltung des Multiplexers MUX1 gespeichert werden kann.

Bei diesem Ausführungsbeispiel weist die Vergleicherschaltung 5 eine erste und eine zweite Fehlererfassungsschaltung 5a und 5b, die den gleichen Schaltungsaufbau aufweisen und jeweils eine Schaltung zur Erzeugung eines Fensterimpulses enthalten, eine erste Verschachtelungs- bzw. Aufteilungsschaltung 8 zum Aufteilen der ersten Taktimpulse STRB1 in eine erste und eine zweite Taktimpulsfolge, von denen die erste die ersten Taktimpulse in den ungeradzahligen Perioden enthält und an die erste Fehlererfassungsschaltung 5a angelegt wird, während die zweite diejenigen in den geradzahligen Perioden enthält und an die zweite Fehlererfassungsschaltung 5b angelegt wird, eine zweite Verschachtelungs- bzw. Aufteilungsschaltung 9 zum Aufteilen der zweiten Taktimpulse STRB2 in eine dritte und eine vierte Taktimpulsfolge, von denen die dritte die zweiten Taktimpulse in den ungeradzahligen Perioden enthält und an die erste Fehlererfassungsschaltung 5a angelegt wird, während die vierte die zweiten Taktimpulse in den geradzahligen Perioden enthält und an die zweite Fehlererfassungsschaltung 5b angelegt wird, wobei die zweite Aufteilungsschaltung 9 den gleichen Schaltungsaufbau wie die erste Aufteilungsschaltung 8 aufweist, und eine Ausgangssignal-Um­ schalteinrichtung auf, die ein siebtes und ein achtes UND-Glied AND7 und AND8, ein ODER-Glied OR1 und ein siebtes Flipflop FF7 enthält und zum Steuern des abwechselnden Umschaltens der Ausgänge der ersten und der zweiten Fehlererfassungsschaltung 5a und 5b von dem einen auf den jeweils anderen Ausgang dient.

Da jede der ersten und zweiten Fehlererfassungsschaltungen 5a und 5b den gleichen Schal­ tungsaufbau wie die herkömmliche Vergleicherschaltung 5 aufweist, die in Fig. 4 gezeigt ist, und auch in derselben Weise arbeitet, entfällt deren Erläuterung. Jedoch ist der Ausgang der ersten Fehlererfassungsschaltung 5a, das heißt der invertierte Ausgang XQ des dritten Flipflops FF3 bei diesem Beispiel, mit einem Ausgang des siebten UND-Glieds AND7 verbunden, und es ist der Ausgang der zweiten Fehlererfassungsschaltung 5b, das heißt der invertierte Ausgang XQ des vierten Flipflops FF4 bei diesem Beispiel, mit einem Eingang des achten UND-Glieds AND8 verbunden. Die Ausgänge dieser UND-Glieder AND7 und AND8 sind mit dem Eingang B des Multiplexers MUX 1 unter Zwischenschaltung des ODER-Glieds OR1 verbunden.

Die erste Aufteilungsschaltung 8 weist ein fünftes Flipflop FF5, ein drittes UND-Glied AND3, von dem ein Eingang mit dem Ausgang Q des fünften Flipflops FF5 verschaltet ist, ein viertes UND-Glied AND4, von dem ein Eingang mit dem Ausgang XQ des fünften Flipflops FF5 verbunden ist, und einen ersten Invertierer INV1 zum Invertieren des ersten Taktimpulses STRB1 auf, wobei der invertierte erste Taktimpuls STRB1 an den Taktanschluß des fünften Flipflops FF5 und an jeden der anderen Eingänge des dritten und des vierten UND-Glieds AND3 und AND4 angelegt wird. Das Ausgangssignal des dritten UND-Glieds AND3 ist an den Setzanschluß S des Setz/Rücksetz- Flipflops S/R FF1 der ersten Fehlererfassungsschaltung 5a angeschlossen, wobei das Flipflop S/R FF1 als eine Schaltung zur Erzeugung eines Fensterimpulses arbeitet. Der Ausgang des vierten UND-Glieds AND4 ist mit dem Setzanschluß S des Setz/Rücksetz-Flipflops S/R FF2 der zweiten Fehlererfassungsschaltung 5b verbunden, wobei das Flipflop S/R FF2 als eine Schaltung zur Erzeugung eines Fensterimpulses arbeitet.

Die zweite Aufteilungsschaltung 9 weist ein sechstes Flipflop FF6, ein fünftes UND-Glied AND5, dessen einer Eingang mit dem Ausgang Q des sechsten Flipflops FF6 verbunden ist, ein sechstes UND-Glied AND6, dessen einer Eingang mit dem Ausgang XQ des sechsten Flipflops FF6 verbunden ist, und einen zweiten Invertierer INV2 zum Invertieren des zweiten Taktimpulses STRB2 auf, wobei der invertierte zweite Taktimpuls STRB2 an den Taktanschluß des sechsten Flipflops FF6 und jeden der anderen Eingänge des fünften und des sechsten UND-Glieds AND5 und AND6 angelegt wird. Der Ausgang des fünften UND-Glieds AND5 ist an den Rücksetzanschluß R des Flipflops S/R FF1 der ersten Fehlererfassungsschaltung 5a angeschlossen, während der Ausgang des sechsten UND- Glieds AND6 mit dem Rücksetzanschluß R des Flipflops SIR FF2 der zweiten Fehlererfassungsschaltung 5b verbunden ist.

Da hierbei jeder Eingangsanschluß des dritten bis sechsten UND-Glieds AND3 bis AND6 ein invertierender Anschluß ist, wird von jedem dieser UND-Glieder eine logische "1" lediglich dann abgegeben, wenn an jeden der beiden Eingänge jedes UND-Glieds eine logische "0" angelegt wird. In allen anderen Fällen wird eine logische "0" abgegeben.

Im folgenden wird die Arbeitsweise der ersten Aufteilungsschaltung 8 in Einzelheiten erläutert, wobei darauf hinzuweisen ist, daß die erste und die zweite Aufteilungsschaltung 8 und 9 jeweils denselben Schaltungsaufbau aufweisen.

Zunächst weist das Ausgangssignal Q des fünften Flipflops FF5 in dem anfänglichen Zustand den Wert logisch "0" auf, während das Ausgangssignal XQ des fünften Flipflops FF5 den Wert logisch "1" besitzt, da das fünfte Flipflop FF5 durch ein anfängliches Löschsignal, das in Fig. 3"AF" gezeigt ist, in den gelöschten Zustand gebracht ist. Da weiterhin das Ausgangssignal des ersten Invertierers INV1 eine logische "1" ist, hat jedes Ausgangssignal des dritten und des vierten UND-Glieds AND3 und AND4 den Wert logisch "0". Daher befinden sich die beiden RS-Flipflops S/R FF1 und S/R FF2 der ersten und der zweiten Fehlererfassungsschaltung 5a und 5b in dem Rücksetzzustand.

Wenn ein Testzyklus bei diesem Zustand begonnen wird und der erste Taktimpuls STRB1, der in Fig. 2"B" gezeigt ist, an den Eingang des ersten Invertierers INV1 der ersten Aufteilungsschaltung 8 in der ersten ungeradzahligen Periode angelegt wird, wird von dem Invertierer INV1 eine logische "0", die den invertierten Signalverlauf des ersten Taktimpulses STRB1 besitzt, abgegeben, wie es in Fig. 2"I" gezeigt ist. Da demzufolge eine logische "0" an den Taktanschluß des fünften Flipflops FF5 angelegt ist, verbleibt sein Ausgang Q bei einer logischen "0", während sein Ausgang XQ bei logisch "1" bleibt. Jedoch wird bei dem dritten UND-Glied AND3, das durch die logische "0" am Ausgang Q des fünften Flipflops FF5 aktiviert ist, der Durchlaß geöffnet (eingeschaltet), so daß das dritte UND-Glied AND3 eine logische "1" abgibt, da die vom Invertierer INV1 erzeugte logische "0" an seinen anderen Eingang angelegt ist. Als Folge hiervon wird das Flipflop S/R FF1 der ersten Fehlererfassungsschaltung 5a gesetzt, so daß es an seinem Ausgang Q eine logische "1" abgibt.

Wenn der erste Taktimpuls STRB1 der ersten ungeradzahligen Periode endet, wird das Eingangssignal des ersten Invertierers INV1 zu einer logischen "0". Folglich wird sein Ausgangssignal zu einer logischen "1", wobei diese logische "1" an den Taktanschluß des fünften Flipflops FF5 und an das dritte und das vierte UND-Glied AND3 und AND4 angelegt wird. Als Folge hiervon wird eine an dem Datenanschluß D des Flipflops FF5 anliegende logische "1" an den Ausgang Q weitergeleitet und es wird das Ausgangssignal XQ zu einer logischen "0". Demzufolge wird das dritte UND-Glied AND3 abgeschaltet und ist nun das vierte UND-Glied AND4 aktiviert.

Wenn der erste Taktimpuls STRB1 der nächsten Periode (der ersten geradzahligen Periode) an den Eingang der ersten Invertiererschaltung INV1 angelegt wird, wird das Ausgangssignal der ersten Invertiererschaltung INV1 zu einer logischen "0". Als Folge hiervon schaltet das vierte UND-Glied AND4, das an dem Ende des ersten Taktimpulses STRB1 der vorhergehenden Periode (der ersten ungeradzahligen Periode) aktiviert worden ist, nun durch und gibt eine logische "1" ab. Als Folge hiervon wird das Flipflop S/R FF2 der zweiten Fehlererfassungsschaltung 5b gesetzt, so daß dieses an seinem Ausgang Q eine logische "1" abgibt.

Wenn der erste Taktimpulse STRB1 der ersten geradzahligen Periode endet, wird das Eingangssignal des ersten Invertierers INV1 zu einer logischen "0". Daher wird das Ausgangssignal des ersten Invertierers INV1 zu einer logischen "1", wobei diese logische "1" an den Taktanschluß des fünften Flipflops FF5 und an das dritte und das vierte UND-Glied AND3 und AND4 angelegt wird. Demzufolge wird eine an dem Datenanschluß D des Flipflops FF5 anliegende logische "0" an den Ausgang Q weitergeleitet, wobei das Ausgangssignal XQ zu einer logischen "1" wird. Das vierte UND-Glied AND4 schaltet daher ab und es ist das dritte UND-Glied AND3 erneut aktiviert. Der Signalverlauf des Ausgangssignals des ersten Invertierers INV1 ist in Fig. 2"I" gezeigt, während der Signalverlauf des Ausgangssignals Q des fünften Flipflops FF5 in Fig. 2"K" dargestellt ist und der Signalverlauf am Ausgang XQ in Fig. 2"L" gezeigt ist.

Die erste Aufteilungsschaltung 8 wiederholt im Anschluß daran die vorstehend erläuterten Abläufe.

Wie aus der vorstehenden Erläuterung der Arbeitsvorgänge leicht ersichtlich ist, weist das Ausgangssignal des dritten UND-Glieds AND3 den in Fig. 2"O" gezeigten Verlauf auf, während das Ausgangssignal des vierten UND-Glieds AND4 den in Fig. 2"Q" gezeigten Verlauf annimmt. Es ist somit ersichtlich, daß die ersten Taktimpulse STRB1 in eine erste Taktimpulsfolge mit Impulsen STRB1-1 und eine zweite Taktimpulsfolge mit Impulsen STRB1-2 aufgeteilt werden. Diejenigen ersten Taktimpulse STRB1, der in den ungeradzahligen Perioden eines Testzyklus erzeugt werden, werden zu Impulsen STRB1-1, während diejenigen ersten Taktimpulse STRB1, der in den geradzahligen Perioden erzeugt werden, zu Impulsen STRB1-2 werden.

Die zweite Aufteilungsschaltung 9 arbeitet in gleicher Weise wie die erste Aufteilungsschaltung 8. Da offensichtlich ist, daß die zweiten Taktimpulse STRB2, die an den Eingang des zweiten Invertierers INV2 angelegt werden, in eine dritte Taktimpulsfolge mit Impulsen STRB2-1 und eine vierte Taktimpulsfolge mit Impulsen STRB2-2 unterteilt werden, wird die Erläuterung der Arbeitsweise der zweiten Aufteilungsschaltung 9 weggelassen, wobei aber der Signalverlauf des Ausgangssignals des Invertierers INV2 in Fig. 2"J" dargestellt ist, während der Signalverlauf am Ausgang Q des sechsten Flipflops FF6 in Fig. 2"M" veranschaulicht ist, der Signalverlauf am Ausgang XQ des sechsten Flipflops FF6 in Fig. 2"N" dargestellt ist, der Signalverlauf des Ausgangssignals des fünften UND- Glieds AND5 in Fig. 2"P" dargestellt ist und der Signalverlauf am Ausgang des sechsten UND-Glieds AND6 in Fig. 2"R" dargestellt ist.

Die erste und die zweite Fehlererfassungsschaltung 5a und 5b arbeiten in dieser Weise gemäß der nachstehenden detaillierten Beschreibung unter Aufteilung der ersten und der zweiten Taktimpulse STRB1 und STRB2 unter Heranziehung der ersten und der zweiten Aufteilungsschaltung 8 und 9, unter Zuführung der Taktimpulse STRB1-1 und STRB2-1 in den ungeradzahligen Perioden der beiden Taktimpulse STRB1 und STRB2 zu der ersten Fehlererfassungsschaltung 5a, und unter Zuführung der Taktimpulse STRB1-2 und STRB2-2 in den geradzahligen Perioden der beiden Taktimpulse STRB1 und STRB2 zu der zweiten Fehlererfassungsschaltung 5b.

In der ersten Fehlererfassungsschaltung 5a wird das Ausgangssignal Q des dritten Flipflops FF3 zu einer logischen 1, da stets ein einer logischen "1" entsprechendes Ausgangssignal an den Datenanschluß D des dritten Flipflops FF3 angelegt wird, wenn das Flipflop S/R FF1 durch das Anlegen des Taktimpulses STRB1-1 in einer ungeradzahligen Periode des ersten Taktimpulses STRB1 an dieses Flipflop gesetzt wird und am Ausgang Q des Flipflops S/R FF1 eine logische "1" abgegeben wird.

Wenn eine logische "1" an dem Ausgang Q des Flipflops S/R FF1 abgegeben wird, wird das erste UND-Glied AND1 aktiviert. Wenn somit von dem Pegelvergleicher 2 eine logische "1", das heißt ein Fehlersignal (Fig. 2"A") abgegeben und dieses an das erste UND-Glied AND1 angelegt wird, gelangt dieses Fehlersignal durch das UND-Glied AND1 hindurch zu dem Löschanschluß CL des dritten Flipflops FF3. Das dritte Flipflop FF3 wird somit gelöscht, so daß das Ausgangssignal XQ dieses Flipflops zu einer logischen "1" wird. Das Ausgangssignal XQ des dritten Flipflops FF3 bleibt in dem Zustand logisch "1" (Fehler) (siehe Fig. 3"W") solange, bis das Flipflop S/R FF1 durch die vordere Flanke des ersten Taktimpulses STRB1-1 in der nächsten ungeradzahligen Periode gesetzt wird, weil der abgesonderte erste Taktimpuls STRB1-2 in einer geradzahligen Periode nicht an die erste Fehlererfassungsschaltung 5a angelegt wird.

Auf dieses Weise wird das erste UND-Glied AND1 nach dem Setzen des Flipflops S/R FF1 durch den ersten Taktimpuls STRB1-1 in einer ungeradzahligen Periode aktiviert, und zwar so lange, bis das Flipflop S/R FF1 durch den zweiten Taktimpuls STRB2-1 in der gleichen ungeradzahligen Periode rückgesetzt wird. Während dieses Zeitintervalls gelangt ein Fehlersignal (ein Ausgangssignal logisch "1"), das von dem Pegelvergleicher 2 abgegeben wird, durch das UND-Glied AND1 hindurch. Das Flipflop S/R FF1 erzeugt daher einen Fensterimpuls W.STRB1, der in Fig. 3"S" gezeigt ist und an der vorderen Flanke des ersten Taktimpulses STRB1-1 in einer ungeradzahligen Periode ansteigt und bei der vorderen Flanke des zweiten Taktimpulses STRB2-1 in der gleichen ungeradzahligen Periode abfällt.

Während der Impulsdauer dieses Taktimpulses ist das erste UND-Glied AND1 geöffnet und es gelangt somit ein Ausgangssignal logisch "1" (ein Fehlersignal), das von dem Pegelvergleicher 2 abgegeben wird, durch das UND-Glied AND1 hindurch (siehe Fig. 3"T"). Wenn demzufolge ein Fehler auftritt, wird ein Ausgangssignal mit dem Pegel logisch "1" (Fig. 3"W") an einen Eingang des siebten UND-Glieds AND7 von dem Ausgang XQ des dritten Flipflops FF3 angelegt. Das an dem Ausgang XQ des dritten Flipflops FF3 abgegebene Ausgangssignal mit dem Pegel logisch "1" wird solange beibehalten, bis das Flipflop S/R FF1 durch die vordere Flanke des ersten Taktimpulses STRB1-1 in der nächsten ungeradzahligen Periode gesetzt wird, da der erste Taktimpuls STRB1-1 zum Setzen des Flipflops S/R FF1 in der nächsten geradzahligen Periode nicht vorhanden ist. Dies bedeutet, daß die Region (die in Fig. 3 schraffiert dargestellte Region), die von der vorderen Flanke des zweiten Taktimpulses STRB2-1 in einer ungeradzahligen Periode bis zu der vorderen Flanke des ersten Taktimpulses STRB1-1 in der nächsten ungeradzahligen Periode innerhalb der Zeitdauer reicht, während der eine logische "1" von dem Ausgang XQ des dritten Flipflops FF3 abgegeben wird, die Fehlererfassungsdaten bzw. Fehler-beeinflußten Daten bzw. die Fehlereingaberegion bildet.

Auch in der zweiten Fehlererfassungsschaltung 5b wird stets ein Ausgangssignal logisch "1" an den Anschluß D des vierten Flipflops FF4 angelegt. Wenn daher das Flipflop S/R FF2 durch das Anlegen eines Taktimpulses STRB1-2 in einer geradzahligen Periode des ersten Taktimpulses STRB1 gesetzt wird und an dem Ausgang Q eine logische "1" abgegeben wird, wird der Ausgang Q des vierten Flipflops FF4 zu einer logischen "1".

Wenn eine logische "1" an dem Ausgang Q des Flipflops S/R FF2 ausgegeben wird, wird das zweite UND-Glied AND2 aktiviert. Wenn eine logische "1", das heißt ein Fehlersignal, von dem Pegelvergleicher 2 abgegeben und an das zweite UND-Glied AND2 angelegt wird, gelangt dieses Fehlersignal daher durch das UND-Glied AND2 hindurch zu dem Löschanschluß CL des vierten Flipflops FF4. Das vierte Flipflop FF4 wird daher gelöscht, so daß sein Ausgang XQ zu einer logischen "1" wird. Das Ausgangssignal am Ausgang XQ des vierten Flipflops FF4 verbleibt in dem Zustand logisch "1" (Fehler) (siehe Fig. 3"Z") solange, bis das Flipflop S/R FF2 durch die vordere Flanke des ersten Taktimpulses STRB1-2 in der nächsten geradzahligen Periode gesetzt wird, da der abgetrennte erste Taktimpuls STRB1-1 in einer ungeradzahligen Periode nicht an die zweite Fehlererfassungsschaltung 5b angelegt wird. Da jedoch bei diesem Beispiel kein Fehler in einer geradzahligen Periode auftritt, verbleibt die Signalform am Ausgang XQ des vierten Flipflops FF4 beim Zustand logisch "0", wie es in Fig. 3"Z" gezeigt ist.

Auf diese Weise wird das zweite UND-Glied AND2 nach dem Rücksetzen des Flipflops S/R FF2 durch den ersten Taktimpuls STRB1-2 in einer geradzahligen Periode solange aktiviert, bis das Flipflop S/R FF2 durch den zweiten Taktimpuls STRB2-2 in der gleichen geradzahligen Periode rückgesetzt wird. Während dieses Zeitintervalls gelangt ein Fehlersignal (ein Ausgangssignal logisch "1"), das von dem Pegelvergleicher 2 abgegeben wird, durch das UND-Glied AND2 hindurch. Das Flipflop S/R FF2 erzeugt daher einen Fensterimpuls W . STRB2, wie er in Fig. 3"U" gezeigt ist, der bei der vorderen Flanke des ersten Taktimpulses STRB1-2 in einer geradzahligen Periode ansteigt und bei der ansteigenden Flanke des zweiten Impulses STRB2-2 in der gleichen geradzahligen Periode abfällt. Während der Impulsdauer dieses Taktimpulses ist das zweite UND-Glied AND2 geöffnet, und es gelangt somit ein Ausgangssignal mit dem logischen Pegel "1" (ein Fehlersignal), das von dem Pegelvergleicher 2 abgegeben wird, durch das UND-Glied AND2 hindurch (siehe Fig. 3"V"; da jedoch bei diesem Beispiel kein Fehler in einer geradzahligen Periode auftritt, verbleibt das Ausgangssignal des zweiten UND-Glieds AND2 bei dem logischen Pegel "0"). Wenn ein Fehler auftritt, wird ein Ausgangssignal mit dem logischen Wert "1" somit an einen Eingang des achten UND- Glieds AND8 von dem Ausgang XQ des vierten Flipflops FF4 solange angelegt, bis das Flipflop S/R FF2 durch die vordere Flanke des ersten Abschnitts STRB1-2 in der nächsten geradzahligen Periode gesetzt wird.

Hierbei stellt die schraffierte Region in dem in Fig. 3"Z" gezeigten Ausgangssignal am Ausgang XQ des vierten Flipflops FF4 die Fehlereingabedaten bzw. Fehlerübernahmeregion in bzw. während der Zeitdauer der logischen "1" dar, die abgegeben wird, wenn ein Fehlersignal auftritt. Diese Dauer der Fehlereingabedaten ist der Bereich von der vorderen Flanke des zweiten Taktimpulses STRB2-2 in einer geradzahligen Periode bis zu der vorderen Flanke des ersten Taktimpulses STRB1-2 in der nachfolgenden geradzahligen Periode.

Das siebte und achte UND-Glied AND7 und AND8 werden durch den Ausgang Q bzw. durch den Ausgang XQ des siebten Flipflops FF7 hinsichtlich ihrer Aktivierung/Sperrung gesteuert. Der Datenanschluß D des siebten Flipflops FF7 ist mit dem Ausgang XQ gekoppelt, während der Taktanschluß des Flipflops FF7 von dem Taktgenerator 6 mit dem zweiten Taktimpuls STRB2 gespeist wird. Da das siebte Flipflop FF7 in dem anfänglichen Zustand durch das anfängliche Löschsignal, das in Fig. 3 bei "AF" gezeigt ist, gelöscht ist, hat das Ausgangssignal am Ausgang Q den Wert logisch "0", während am Ausgang XQ eine logische "1" ansteht. In dem anfänglichen Zustand ist demzufolge das siebte UND-Glied AND7 abgeschaltet, während das achte UND-Glied AND8 aktiviert ist.

Diese UND-Glieder AND7 und AND8 behalten den anfänglichen Zustand solange bei, bis der Testzyklus gestartet wird und der zweite Taktimpuls STRB2 erzeugt wird. Wenn der zweite Taktimpuls STRB2 generiert wird, wird eine an dem Datenanschluß D des siebten Flipflops FF7 vorhandene logische "1" zu dessen Ausgang Q weitergeleitet. Als Ergebnis nimmt der Ausgang Q den Wert logisch "1" an, während das Signal am Ausgang XQ zu einer logischen "0" wird. Folglich wird das siebte UND-Glied AND7 aktiviert, während das achte UND-Glied AND8 abgeschaltet wird. Dieser Zustand dauert solange an, bis der zweite Taktimpuls STRB2 in der nächsten Periode erzeugt wird.

Da aufgrund der Erzeugung des nächsten zweiten Taktimpulses STRB2 eine an dem Datenanschluß D des siebten Flipflops FF7 anstehende logische "0" zu dessen Ausgang Q weitergeleitet wird, nimmt der Ausgang Q den Wert logisch "0" an, während das Signal am Ausgang XQ zu einer logischen "1" wird. Als Ergebnis wird das siebte UND-Glied AND7 abgeschaltet und das achte UND-Glied AND8 aktiviert. Dieser Zustand dauert so lange an, bis der zweite Taktimpuls STRB2 in der nächsten Periode erzeugt wird.

Aus der vorstehenden Beschreibung ist leicht erkennbar, daß das siebte UND-Glied AND7 an dem mittleren Punkt bzw. der Hälfte der ungeradzahligen Periode einschaltet (bei diesem Beispiel nach dem Verstreichen eines Zeitintervalls, das einer halben Periode entspricht), und an dem Mittenpunkt bzw. der Hälfte der ersten geradzahligen Periode (bei diesem Beispiel nach Verstreichen eines Zeitintervalls, das der Hälfte der Periode entspricht) abschaltet. Andererseits schaltet das achte UND- Glied AND8 in der Mitte der ersten geradzahligen Periode ein (bei diesem Beispiel nach dem Verstreichen eines Zeitintervalls, das der Hälfte der Periode entspricht), und schaltet in der Mitte der zweiten ungeradzahligen Periode ab (bei diesem Beispiel nach dem Verstreichen eines Zeitintervalls, das der Hälfte der Periode entspricht). Derselbe Ablauf wird nachfolgend wiederholt, wie es in Fig. 3 bei "X" und bei "AA" dargestellt ist. Daher werden das siebte und das achte UND-Glied AND7 und AND8 abwechselnd eingeschaltet und führen abwechselnd das Ausgangssignal am Ausgang XQ des dritten Flipflops FF3 und das Ausgangssignal am Ausgang XQ des vierten Flipflops FF4 zu dem Eingang B des Multiplexers MUX1 unter Zwischenschaltung des ODER-Glieds OR1. Als Ergebnis werden die Ergebnisse des Vergleichs an den Eingang B des Multiplexers MUX1 in folgender Reihenfolge angelegt: erste ungeradzahlige Periode → erste geradzahlige Periode → zweite ungeradzahlige Periode → zweite geradzahlige Periode → .... Demzufolge sind die Perioden der Ergebnisse des Vergleichs auf diejenigen des ursprünglichen Testzyklus zurückgebracht.

Wenn ein Fenstervergleich durch die in der vorstehend beschriebenen Weise aufgebaute Vergleicherschaltung durchgeführt wird, werden die jeweiligen Fehlereingabedaten nicht durch die vordere Flanke des Fensterimpulses in der nachfolgenden Periode gelöscht (sondern sie werden durch die vordere Flanke des Fensterimpulses in der Periode, die sich an die nächste Periode anschließt, gelöscht). Daher kann die Fehlereingabedatenregion (schraffierte Region in Fig. 3) erheblich ausgedehnt werden. Selbst wenn zur Verbreiterung des Fenstererfassungsbereichs der Zeitpunkt der Erzeugung des zweiten Taktimpulses STRB2 derart verzögert wird, daß er sich dem Zeitpunkt der Erzeugung des ersten Taktimpulses in der nächsten Perioden annähert, wie es in Fig. 2 durch einen Pfeil angezeigt ist, oder selbst wenn zur Verbreiterung des Fenstererfassungsbereichs der Zeitpunkt der Erzeugung des zweiten Taktimpulses auf den gleichen Zeitpunkt wie der erste Taktimpuls in der nächsten Periode gebracht wird, wie es in Fig. 2 gezeigt ist, das heißt selbst wenn die minimale Aus-Zeit τ_min zur Durchführung von kontinuierlichen Vergleichen zu null gemacht wird, wird die Fehlereingabedatenregion als Folge der vorstehenden Gestaltungen lediglich verringert und wird nicht kürzer als die minimale Aufbau/Haltezeit, die zum Speichern der von dem dritten Flipflop FF3 abgegebenen Fehlerdaten oder von dem vierten Flipflop FF4 abgegebenen Fehlerdaten in dem zweiten Flipflop FF2 erforderlich ist, da die Fehlereingabedatenregion gemäß den vorstehenden Ausführungen in einen Abschnitt in der Periode nach der nächsten Periode ausgedehnt worden ist. Die Fehlerdaten können somit vollständig gespeichert werden.

Gemäß der vorliegenden Erfindung kann somit ein Fehler, der zu einem beliebigen Zeitpunkt auftritt, erfaßt werden, da die minimale Aus-Zeit beseitigt werden kann. Es ist daher nicht notwendig, daß die zu testenden Bauelemente wie bei dem Stand der Technik zweimal getestet werden, wobei der Zeitpunkt der Erzeugung des ersten und des zweiten Taktimpulses in dem zweiten Testzyklus um ein Zeitintervall gegenüber dem ersten Testzyklus verschoben wird, das gleich groß wie oder länger als die minimale Aus-Zeit ist. Die Testdauer kann folglich erheblich verringert werden und es kann das Testgerät sehr effizient eingesetzt werden.

Bei dem vorstehend beschriebenen Ausführungsbeispiel wurde ein Fall beschrieben, bei dem die vorliegende Erfindung bei einem Halbleiterspeicher-Testgerät eingesetzt wird. Jedoch kann die vorliegende Erfindung selbstverständlich auch bei einem Gerät zum Testen anderer Halbleiter­ elemente als Speicher oder zum Testen eines anderen Bauelements als eines Halbleiterbauelements, wie etwa einer elektronischen Komponente, eingesetzt werden, wobei sich gleichartige Funktionen und Effekte erzielen lassen. Auch wenn bei dem vorstehend beschriebenen Ausführungsbeispiel eine Schaltung zur Erzeugung eines Fensterimpulses in jeder der ersten und zweiten Fehlererfassungsschaltungen 5a und 5b eingebaut ist, kann eine Schaltung zur Erzeugung von Fensterimpulsen auch unabhängig von der Fehlererfassungsschaltung vorgesehen sein. Weiterhin haben die erste und die zweite Fehlererfassungsschaltung 5a und 5b denselben Schaltungsaufbau, und es weisen auch die erste und die zweite Aufteilungsschaltung 8 und 9 dieselbe Schaltungsgestaltung auf. Jedoch ist es nicht notwendig, daß die erste Fehlererfassungsschaltung 5a denselben Schaltungsaufbau wie die, zweite Fehlererfas­ sungsschaltung 5b besitzt; ebenso ist es nicht notwendig, daß die erste Aufteilungsschaltung 8 den gleichen Schaltungsaufbau wie die zweite Aufteilungsschaltung 9 aufweist. Wenn die erste und die zweite Fehlererfassungsschaltung 5a und 5b denselben Schaltungsaufbau haben und/oder die erste und die zweite Aufteilungsschaltung 8 und 9 die gleiche Schaltungsausgestaltung aufweisen, wie es bei dem vorstehend erläuterten Ausführungsbeispiel der Fall ist, ergeben sich die Vorteile, daß die Herstellung einer Vergleicherschaltung einfach wird und demzufolge die Arbeits- oder Betriebseffizienz (betrieblicher Wirkungsgrad) verbessert werden können, und die Vergleicherschaltung mit geringen Kosten hergestellt werden kann. Weiterhin läßt sich hierdurch eine Vergleicherschaltung mit guten Eigenschaften und hoher Genauigkeit erzielen.

Aus der vorstehenden Beschreibung ist ersichtlich, daß die Vergleicherschaltung bei der vorliegenden Erfindung die erste und die zweite Schaltung zur Erzeugung von Fensterimpulsen, die zum abwechselnden Erzeugen von Fensterimpulsen dienen, die erste und die zweite Fehlererfassungsschaltung zur Ermittlung, ob ein Fehlersignal in den von dem Pegelvergleicher abgegebenen Ausgangssignalen während der Impulsdauer jedes an sie von der ersten und der zweiten Fensterimpuls-Erzeugungsschaltung angelegten Fensterimpulses vorhanden ist oder nicht, und die erste und die zweite Aufteilungsschaltung aufweist und derart ausgelegt ist, daß die ersten Taktimpulse in zwei Taktimpulsfolgen aufgeteilt werden, von denen eine erste Taktimpulsfolge die ersten Taktimpulse in den ungeradzahligen Perioden und die zweite diejenigen in den geradzahligen Perioden enthält, wobei diese Aufteilung der ersten Taktimpulse durch die erste Aufteilungsschaltung bewirkt wird, um hierbei die erste Schaltung zur Erzeugung von Fensterimpulsen durch die Taktimpulse der ersten Taktimpulsfolge in den ungeradzahligen Perioden zu betreiben und die zweite Schaltung zur Erzeugung von Fensterimpulsen durch die Taktimpulse der zweiten Taktimpulsfolge in den geradzahligen Perioden anzusteuern. Die zweiten Taktimpulse werden durch die zweite Aufteilungsschaltung in eine dritte und eine vierte Taktimpulsfolge aufgeteilt, von denen die dritte die zweiten Taktimpulse in den ungeradzahligen Perioden und die vierte diejenigen in den geradzahligen Perioden enthält, um hierbei den Betrieb der ersten Schaltung zur Erzeugung von Fensterimpulsen durch die Taktimpulse der dritten Taktimpulsfolge in den ungeradzahligen Perioden zu beenden, und den Betrieb der zweiten Schaltung zur Erzeugung von Fensterimpulsen durch die Taktimpulse der vierten Taktimpulsfolge in den geradzahligen Perioden anzuhalten. Hierdurch wird ein Fensterimpuls für ungeradzahlige Perioden und ein Fensterimpuls für geradzahlige Perioden durch die erste bzw. die zweite Schaltung zur Erzeugung von Fensterimpulsen generiert, und es wird während der Impulsdauer jedes Fensterimpulses für ungeradzahlige Perioden und jedes Fensterimpulses für geradzahlige Perioden ermittelt, ob ein Fehler in den von dem Pegelvergleicher abgegebenen Daten (Signalen) vorhanden ist oder nicht. Selbst wenn daher der Zeitpunkt der Erzeugung des zweiten Taktimpulses in enge Nähe zu dem Zeitpunkt der Erzeugung des ersten Taktimpulses in der nächsten Periode gebracht wird, oder selbst wenn der Zeitpunkt der Erzeugung des zweiten Taktimpulses auf den gleichen Zeitpunkt wie der erste Taktimpuls in der nächsten Periode verschoben wird, ist es demzufolge möglich, zu erreichen, daß die Ausgangssignale der ersten und der zweiten Fehlererfassungsschaltung nicht durch die vordere Flanke des Fensterimpulses in der unmittelbar nachfolgenden Periode gelöscht werden, sondern erst durch die vordere Flanke des Fensterimpulses in der Periode nach der unmittelbar nachfolgenden Periode gelöscht werden.

Folglich kann die Breite der Fehlereingabedatenregion ausgedehnt werden. Als Folge hiervon kann eine Fehlereingabedatenregion erhalten werden, die länger ist als die minimale Aufbau/Halte-Zeit bzw. Ansprech/Halte-Zeit (die minimale Aus-Zeit), die zum Speichern eines der Ausgangssignale der ersten und der zweiten Fehlererfassungsschaltung in einer Speichereinrichtung benötigt wird. Weiterhin kann die minimale Aus-Zeit zwischen einer ungeradzahligen Periode und einer geradzahligen Periode, während der kein Vergleich durchgeführt werden kann, zu null gemacht werden. Demzufolge ergeben sich die Vorteile, daß ein Fehler, der zu einem beliebigen Zeitpunkt auftritt, mit einem einzigen Testzyklus erfaßt werden kann, so daß die Testdauer erheblich verringert werden kann und das Testgerät sehr wirkungsvoll einsetzbar ist.

Claims (8)

1. Bauelement-Testgerät zum Testen elektronischer Bauelemente mit
einer Pegelvergleichseinrichtung (2) zum Vergleichen des Pegels eines Ausgangssignals eines im Test befindlichen Bauelements (1) mit einem hohen oder niedrigen Referenzpegel und zur Ausgabe eines Fehlersignals, wenn das Vergleichergebnis einen Fehler anzeigt,
einem Taktgenerator (6) zum Erzeugen von ersten und diesen gegenüber um eine vorbestimmte Verzögerungszeit verzögerten zweiten Taktimpulsen während jeder der Perioden einer einen Testzyklus bildenden Periodenfolge,
einer Vergleicherschaltung (5) zur Erfassung eines Fehlersignals im Ausgangssignal der Pegelvergleichseinrichtung (2), und
einer Speichereinrichtung (FF2) zum Speichern eines Ausgangssignals von der Vergleicherschaltung (5),
wobei die Vergleicherschaltung (5) aufweist:
eine erste Aufteilungsschaltung (8) zum Aufteilen der ersten Taktimpulse in eine erste und eine zweite Taktimpulsfolge, von denen sich die erste Taktimpulsfolge aus den in ungeradzahligen Perioden erzeugten ersten Taktimpulsen zusammensetzt und die zweite Taktimpulsfolge sich aus den in geradzahligen Perioden erzeugten ersten Taktimpulsen zusammensetzt,
eine zweite Aufteilungsschaltung (9) zum Aufteilen der zweiten Taktimpulse in eine dritte und eine vierte Taktimpulsfolge, von denen sich die dritte Taktimpulsfolge aus den in ungeradzahligen Perioden erzeugten zweiten Taktimpulsen zusammensetzt und die vierte Taktimpulsfolge sich aus den in geradzahligen Perioden erzeugten zweiten Taktimpulsen zusammensetzt,
eine erste Fensterimpuls-Erzeugungseinrichtung (S/RFF1), die durch jeden in der ersten Taktimpulsfolge enthaltenen ersten Taktimpuls aktivierbar ist, um die Erzeugung eines ersten Fensterimpulses zu beginnen, und durch jeden in der dritten Taktimpulsfolge enthaltenen zweiten Taktimpuls deaktivierbar ist, um die Erzeugung des ersten Fensterimpulses zu beenden,
eine zweite Fensterimpuls-Erzeugungseinrichtung (S/RFF2), die durch jeden in der zweiten Taktimpulsfolge enthaltenen ersten Taktimpuls aktivierbar ist, um die Erzeugung eines zweiten Fensterimpulses zu beginnen, und durch jeden in der vierten Taktimpulsfolge enthaltenen zweiten Taktimpuls deaktivierbar ist, um die Erzeugung des zweiten Fensterimpulses zu beenden,
eine erste Fehlererfassungseinrichtung (5a), die das von der Pegelvergleichseinrichtung (2) erzeugte Ausgangssignal und den ersten Fensterimpuls empfängt und dazu ausgelegt ist, das Vorhandensein oder Fehlen eines Fehlersignals in diesem Ausgangssignal während der Impulsdauer des ersten Fensterimpulses zu erfassen und bei Erfassung eines Fehlersignals das Erfassungsergebnis bis zur Vorderflanke des nächsten ersten Fensterimpulses zu halten, und
eine zweite Fehlererfassungseinrichtung (5b), die das von der Pegelvergleichseinrichtung (2) erzeugte Ausgangssignal und den zweiten Fensterimpuls empfängt und dazu ausgelegt ist, das Vorhandensein oder Fehlen eines Fehlersignals in diesem Ausgangssignal während der Impulsdauer des zweiten Fensterimpulses zu erfassen und bei Erfassung eines Fehlersignals das Erfassungsergebnis bis zur Vorderflanke des nächsten zweiten Fensterimpulses zu halten,
wobei die Speichereinrichtung (FF2) in der Lage ist, ein Fehlersignal zu speichern, das von der ersten und der zweiten Fehlererfassungseinrichtung (5a, 5b) abwechselnd abgegeben wird.

2. Bauelement-Testgerät nach Anspruch 1, gekennzeichnet durch eine Ausgangssignal- Umschalteinrichtung (FF7, AND7, AND8, OR1) zum abwechselnden Umschalten zwischen den Ausgangssignalen der ersten und der zweiten Fehlererfassungseinrichtung (5a, 5b) für die Weiterleitung des ausgewählten Ausgangssignals zu der Speichereinrichtung (FF2).

3. Bauelement-Testgerät nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangssignal-Umschalteinrichtung zwei UND-Glieder (AND7, AND8), ein ODER-Glied (OR1), das ein durch ODER Verknüpfung der Ausgangssignale der beiden UND-Glieder (AND7, AND8) gebildetes Ausgangssignal an die Speichereinrichtung abgibt, und ein Flipflop (FF7) zum abwechselnden Umschalten zwischen den Ausgangssignalen der beiden UND-Glieder zum Anlegen des jeweils ausgewählten Ausgangssignals an das ODER-Glied aufweist, wobei ein Eingang eines der UND-Glieder mit dem Ausgang der ersten Fehlererfassungseinrichtung (5a) und dessen anderer Eingang mit dem nicht invertierten Ausgang des Flipflops (FF7) verbunden ist, während ein Eingang des anderen UND-Glieds mit dem Ausgang der zweiten Fehlererfassungseinrichtung (5b) verbunden ist und dessen anderer Eingang mit dem invertierten Ausgang des Flipflops verschaltet ist.

4. Bauelement-Testgerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Fehlererfassungseinrichtung (5a) den gleichen Schaltungsaufbau wie die zweite Fehlererfassungseinrichtung (5b) aufweist, daß die erste und die zweite Fehlererfassungseinrichtung (5a, 5b) jeweils ein UND-Glied (AND1, AND2) und ein Flipflop (FF3, FF4) enthalten, daß ein Eingang des jeweiligen UND-Glieds (AND1, AND2) mit dem Ausgangssignal der Pegelvergleichseinrichtung (2) gespeist wird und dessen anderer Eingang mit einem Fensterimpuls, der von der zugehörigen Fensterimpuls-Erzeugungseinrichtung abgegeben wird, gespeist wird, daß das Ausgangssignal des UND-Glieds an den Löschanschluß des Flipflops (FF3, FF4) angelegt ist, daß der Taktanschluß des Flipflops (FF3, FF4) mit den von der zugehörigen Fensterimpuls-Erzeugungseinrichtung erzeugten Fensterimpulsen gespeist ist, und daß ein Fehlersignal an dem invertierten Ausgang des Flipflops (FF3, FF4) abgegeben wird, wenn ein Fehlersignal erfaßt wird.

5. Bauelement-Testgerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
daß die erste und die zweite Fensterimpuls-Erzeugungseinrichtung jeweils ein setz- /rücksetzbares Flipflop (S/R FF1, S/R FF2) enthalten,
daß das Flipflop der ersten Fensterimpuls-Erzeugungseinrichtung durch einen von der ersten Aufteilungsschaltung (8) zugeführten, in der ersten Taktimpulsfolge enthaltenen ersten Taktimpuls gesetzt und durch einen von der zweiten Aufteilungsschaltung (9) abgegebenen, in der dritten Taktimpulsfolge enthaltenen zweiten Taktimpuls rückgesetzt wird, wodurch der erste Fensterimpuls erzeugt wird, und
daß das Flipflop der zweiten Fensterimpuls-Erzeugungseinrichtung durch einen von der ersten Aufteilungsschaltung (8) zugeführten, in der zweiten Taktimpulsfolge enthaltenen ersten Taktimpuls gesetzt wird und durch einen von der zweiten Aufteilungsschaltung (9) zugeführten, in der vierten Taktimpulsfolge enthaltenen zweiten Taktimpuls rückgesetzt wird, wodurch der zweite Fensterimpuls erzeugt wird.

6. Bauelement-Testgerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Aufteilungsschaltung (8) den gleichen Schaltungsaufbau wie die zweite Aufteilungsschaltung (9) aufweist, daß die erste und die zweite Aufteilungsschaltung jeweils einen Invertierer (INV1, INV2), ein Flipflop (FF5, FF6), dessen Taktanschluß mit dem von dem Invertierer abgegebenen Ausgangssignal gespeist ist, und ein erstes und ein zweites UND-Glied (AND3, AND4, AND5, AND6) aufweisen, von denen jeweils ein Eingang mit dem von dem Invertierer abgegebenen, einer Invertierung unterzogenen Ausgangssignal gespeist ist, daß das nicht invertierte Ausgangssignal des Flipflops nach einer Invertierung an den anderen Eingang des ersten UND- Glieds (AND3, AND5) angelegt ist, und daß das invertierte Ausgangssignal des Flipflops an dessen Datenanschluß angelegt ist und weiterhin nach Invertierung desselben an den anderen Eingang des zweiten UND-Glieds (AND4, AND6) angelegt ist.

7. Bauelement-Testgerät nach Anspruch 6, dadurch gekennzeichnet, daß die ersten Taktimpulse an den Eingang des Invertierers (INV1) der ersten Aufteilungsschaltung (8) angelegt sind, daß das Ausgangssignal des ersten UND-Glieds (AND3) der ersten Aufteilungsschaltung (8) an den Setzanschluß des setz-/rücksetzbaren Flipflops (SR FF1) der ersten Fensterimpuls-Erzeu­ gungseinrichtung (5a) angelegt ist, daß das Ausgangssignal des zweiten UND-Glieds (AND4) der ersten Aufteilungsschaltung (8) an den Setzanschluß des setz-/rücksetzbaren Flipflops (SR FF2) der zweiten Fensterimpulserzeugungseinrichtung (5b) angelegt ist, daß die zweiten Taktimpulse an den Eingang des Invertierers (INV2) der zweiten Aufteilungsschaltung (9) angelegt sind, daß das Ausgangssignal des ersten UND-Glieds (AND5) der zweiten Aufteilungsschaltung (9) an den Rücksetzanschluß des setz-/rücksetzbaren Flipflops (SR FF1) der ersten Fensterimpuls- Erzeugungseinrichtung (5a) angelegt ist und daß das Ausgangssignal des zweiten UND-Glieds (AND6) der zweiten Aufteilungsschaltung (9) an den Rücksetzanschluß des setz-/rücksetzbaren Flipflops (SR FF2) der zweiten Fensterimpuls-Erzeugungseinrichtung angelegt ist.

8. Bauelement-Testgerät nach Anspruch 1, dadurch gekennzeichnet, daß der Startzeitpunkt jedes der zweiten Taktimpulse mit dem Startzeitpunkt des ersten Taktimpulses der nächsten Periode übereinstimmt derart, daß sich ein zweiter Fensterimpuls einem ersten Fensterimpuls ohne Zeitabstand anschließt.