DE19716095C2 - Bildsignal-Umsetzungsvorrichtung und Flüssigkristall-Anzeigeeinrichtung mit einer solchen - Google Patents

Description

Die vorliegende Erfindung betrifft eine Vorrichtung zum Umsetzen eines Bildsignals mit niedriger Auflösung, das von einem Host angelegt wird, in ein Bildsignal mit davon verschiedener Auflösung und eine Anzeigeeinrichtung mit einer solchen Vorrichtung.

Jede Art von Anzeigeeinrichtungen, wie eine LCD- (Flüssigkristallanzeige)-Einrichtung und eine Plasmaanzeigeeinrichtung, weist eine Vielzahl von Bildpunkten zum Anzeigen eines Bildes auf, deren Helligkeit entsprechend einer von einem Host gelieferten Bildinformation gesteuert wird.

Eine typische aktive Matrix-LCD-Einrichtung, die mit einer LCD-Steuereinheit 20 und einer LCD-Anzeigeeinrichtung 30 ausgestattet ist, wie dies in Fig. 1 dargestellt ist, zeigt ein Bild auf dem Bildschirm der LCD-Anzeigeeinrichtung 30 so dar, daß Bildpunkte mittels Schaltelementen ein-/ ausgeschaltet werden, die entsprechend zu den Bildpunkten gehören. Die LCD-Steuereinheit 20 setzt analoge Farbsignale von einem Host 10 (z. B. einem Personalcomputer) zu digitalen Farbsignalen um und erzeugt ein Horizontal- Ausgabesignal Vout und ein Punkt-(d. h., Bildpunkt)- Taktsignal Dclk unter Verwendung horizontaler und vertikaler Synchronisiersignale von dem Host. Die LCD- Anzeigeeinrichtung 30 weist eine darin aufgenommene LCD- Treibereinheit 40 auf. Die digitalen Farbsignale, Punkt- Taktsignale und Horizontal-Ausgabesignale, die von der LCD- Steuereinheit 20 vorgesehen werden, werden zu der LCD- Treiberschaltung 40 geführt, die in der LCD- Anzeigeeinrichtung 30 aufgenommen sind.

Unter Bezugnahme auf Fig. 2 weist eine konventionelle LCD- Steuereinheit 20, die zum Steuern der LCD- Anzeigeeinrichtung 30 vorgesehen ist, eine PLL- (Phasenregelkreis)-Schaltung 21 und einen ADC (Analog-zu- Digital-Wandler) 22 auf. Wenn die PLL-Schaltung 21 ein Horizontal-Synchronisiersignal Hsync empfängt, erzeugt sie ein Horizontal-Ausgabesignal Hout und ein Punkt-Taktsignal Dclk. Die ADC-Schaltung 22 setzt auch analoge Farbsignale von R (rot), G (grün) und B (blau) von dem Host in digitale Farbsignale von R, G bzw. B um, die zur LCD- Treiberschaltung 40 geführt werden. Das Horizontal- Ausgabesignal Hout wird von dem Horizontal- Synchronisiersignal Hsync erzeugt, wobei die Frequenz des Horizontal-Ausgabesignals Hout gleich der Horizontalsynchronisier- bzw. Horizontalsynchronisierungs- Signals Hsync ist. Unterdessen kann die Polarität des Horizontal-Synchronisiersignals Hsync, das zur PLL- Schaltung 21 geführt wird, entsprechend der Art des jeweiligen Hosts geändert werden und die PLL-Schaltung 21 gibt das Horizontal-Ausgabesignal Hout mit der vorbestimmten Polarität aus. Zum Beispiel liefert die PLL- Schaltung 21 das Horizontal-Ausgabesignal Hout mit negativer Polarität für die LCD-Treiberschaltung 40 bei der konventionellen LCD-Einrichtung mit der Treiberschaltung 40, die in Synchronisation mit dem horizontalen Ausgabesignal Hout mit negativer Polarität betrieben wird, und zwar sogar obwohl das Horizontal-Synchronisiersignal Hsync mit positiver Polarität vom Host zur PLL-Schaltung 21 in der LCD-Einrichtung geliefert wird. Die PLL-Schaltung 21 weist, wie dies in der Technik bekannt ist, einen Phasensensor, einen spannungsgesteuerten Oszillator (VCO), einen Teiler und einen Ausgabe- bzw. Ausgangsgenerator auf.

Im allgemeinen setzt die konventionelle LCD-Einrichtung eine Einzel-Anzeigebetriebsart um, z. B. einen Bildgrafik- Array-(VGA)-Modus, einen Super-VGA-(SVGA)-Modus oder einen erweiterten Grafik-Array-(XGA)-Modus. Falls die VGA- Betriebsart-Bildsignale mit einer aktiven Auflösung von 640 × 480 für eine die XGA-Betriebsart-unterstützte LCD- Einrichtung mit der aktiven Auflösung von 1024 × 768 geliefert werden, wird ein Bild auf nur einem Teilbereich bzw. einer Teilfläche "A" des LCD-Bildschirms angezeigt, wobei das Bild auf der verbleibenden Fläche "B" nicht angezeigt wird, wie dies in Fig. 3 dargestellt ist. Falls die SVGA-Betriebsart-Signale mit der aktiven Auflösung von 800 × 600 auch für die XGA-LCD-Einrichtung vorgesehen werden, sind die Ergebnisse ähnlich denen des vorherigen Falls. Daher besteht eines von mehreren Problemen bei der konventionellen LCD-Einrichtung darin, daß ein Bild auf dem LCD-Bildschirm teilweise bzw. nur einem Teil des Bildschirms angezeigt wird, falls Signale einer Anzeigebetriebsart mit niedriger Auflösung von dem Host zu einer LCD-Einrichtung geführt werden, die eine hochauflösenden Anzeigebetriebsart unterstützen kann.

Die EP 0 519 744 A2 offenbart eine Flüssigkristall- Anzeigevorrichtung, die von einem Host ein Horizontal- und ein Vertikal-Synchronisiersignal und ein analoges Bildsignal empfängt. Mittels der Synchronisiersignale wird ein erstes und zweites Betriebsartensignal und ein erstes bis drittes Datensignal in einer Anzeige- Betriebsartunterscheidungseinrichtung erzeugt. Mittels eines Taktgenerators werden ein erstes und zweites Bildpunkt-Taktsignal erzeugt, die zu den Synchronisierungssignalen synchron sind und Frequenzen entsprechend dem ersten und zweiten Bildpunkt-Taktsignal aufweisen. Wiederum synchron zum ersten Bildpunkt- Taktsignal wird mit einem AD-Wandler das analoge Bildsignal in ein digitales Bildsignal umgewandelt, wobei dann ein Speicher das digitale Bildsignal speichert.

Weiterhin beschreibt die EP 0 368 572 A2 eine Ansteuervorrichtung für eine Flüssigkristallanzeige mit einer Speichersteuerschaltung zum Auslesen eines in einem Speicherblock gespeicherten digitalen Bildes. Zum Auslesen wird an die Speichersteuerschaltung ein Zeilenspeicherstartsignal und eine Zeilenspeichertaktsignal angelegt.

Der Erfindung liegt die Aufgabe zugrunde, eine Bildsignal- Umsetzungsvorrichtung und eine Flüssigkristall- Anzeigeeinrichtung mit einer solchen Vorrichtung zu schaffen, die ein Bildsignal mit niedriger Auflösung von einem Host in ein Bildsignal mit dazu verschiedener Auflösung umsetzen.

Diese Aufgabe wird bei einer Flüssigkristall- Anzeigeeinrichtung mit den Merkmalen des Patentanspruchs 1 bzw. bei einer Bildsignal-Umsetzvorrichtung mit den Merkmalen des Patentanspruchs 5 bzw. 9 gelöst.

Vorteilhafte Ausgestaltungen sind Gegenstand von Unteransprüchen.

Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein schematisches Blockdiagramm, das den Aufbau einer typischen LCD-(Flüssigkristallanzeige)-Einrichtung mit aktiver Matrix darstellt;

Fig. 2 ein Blockdiagramm, das den Schaltungsaufbau einer konventionellen LCD-Steuereinheit zeigt;

Fig. 3 ein Diagramm, das die Bildanzeigefläche darstellt, die auf dem LCD-Bildschirm mit Hilfe der konventionellen XGA-Betriebsart-unterstützten LCD- Steuereinheit festgelegt wird, wenn VGA-Signale der LCD- Steuereinheit zugeführt werden;

Fig. 4 ein Diagramm, das die Bildanzeigefläche darstellt, die auf einem LCD-Bildschirm mittels einer neuen XGA-Betriebsart-unterstützenden LCD-Steuereinheit festgelegt wird, wenn VGA-Signale der LCD-Steuereinheit zugeführt werden;

Fig. 5 ein Blockdiagramm, das den Schaltungsaufbau einer neuen Vorrichtung zum Umsetzen eines Bildsignals darstellt;

Fig. 6 ein Blockdiagramm, das den Schaltungsaufbau darstellt, der Speicherblöcken zugeordnet ist, die in Fig. 5 dargestellt sind;

Fig. 7 ein detailliertes Schaltungsdiagramm einer in Fig. 5 dargestellten Ausgabe-Auswahlschaltung;

Fig. 8 ein Diagramm, das Schreib- und Leseoperationen der Zeilenspeicher darstellt, wenn VGA-Betriebsart-Signale der neuen LCD-Steuereinheit zugeführt werden;

Fig. 9 ein Diagramm, das die Betriebsabläufe der Zeilenspeicher darstellt, wenn SVGA-Betriebsart-Signale der LCD-Einheit zugeführt werden;

Fig. 10 ein detailliertes Schaltungsdiagramm der PLL- Schaltung des in Fig. 5 dargestellten Taktgenerators;

Fig. 11 ein Taktdiagramm zum Erläutern des Betriebs der in Fig. 10 dargestellten PLL-Schaltung;

Fig. 12 ein Schaltungsdiagramm der in Fig. 5 dargestellten Schaltung zum Erzeugen eines horizontalen Ausgabesignals;

Fig. 13 ein Taktdiagramm eines Vertikal- Synchronisiersignals und eines Horizontal-Ausgabesignals, die an die LCD-Steuereinheit der Fig. 5 angelegt werden;

Fig. 14 ein Schaltungsdiagramm der in Fig. 5 dargestellten Flag-Schaltung;

Fig. 15 ein Schaltungsdiagramm der Speicherauswahl- Steuerschaltung, die in Fig. 5 dargestellt ist;

Fig. 16 ein Taktdiagramm zum Erläutern der Auswahloperation des Zeilenspeichers für den Lesebetrieb während des Schreibbetriebs; und

Fig. 17 ein Schaltungsdiagramm der in Fig. 6 dargestellten Speicherbetriebs-Steuerschaltung.

Nachfolgend wird angenommen, daß eine neue Bildsignal- Umsetzungsvorrichtung mit einer LCD-Anzeigeeinrichtung verbunden ist, die eine XGA-Betriebsart bzw. einen XGA- Modus unterstützt, und VGA-Betriebsart-Bildsignale von einem Host zu der Vorrichtung geführt werden. Die Bildsignal-Umsetzungsvorrichtung funktioniert dann als eine LCD-Steuereinrichtung. Bei der Vorrichtung soll die Frequenz des Vertikal-Synchronisiersignals Vsync in dieser konstant gehalten werden und die Frequenzen eines Horizontal-Synchronisiersignals Hsync und eines Punkt- Taktsignals Dclk werden auch hinsichtlich jeder Eingabefrequenz 0,6-fach erhöhend geändert, wie dies nachfolgend in Tabelle 1 dargestellt ist. Demzufolge kann ein Bild im VGA-Modus auf dem gesamten Bildschirm der LCD- Einrichtung mit der Auflösung der XGA-Betriebsart angezeigt werden.

Tabelle 1

In der vorstehenden Tabelle 1 stellt die Auflösung die aktive Auflösung dar, wobei der Wert in Klammern die Gesamtauflösung darstellt.

Wie dies in Tabelle 1 dargestellt ist, ist z. B. das Verhältnis der Auflösung nach der Umwandlung bzw. Umsetzung zu der Auflösung vor der Umsetzung 1 : 1,6, da die Auflösung von 640 × 480 zu 1024 × 768 umgesetzt wird. Mit diesem Umsetzungsverfahren werden Farbsignale von R, G und B, die zu 5 Zeilen gehören, in Farbsignale geändert, die zu 8 Zeilen gehören.

Als nächstes wird, falls die SVGA-Betriebsart-Signale zur LCD-Steuereinrichtung (d. h., dem Bildsignalumsetzer) gemäß diesem Ausführungsbeispiel geführt werden, die Frequenz des Vertikal-Synchronisiersignals Vsync konstant gehalten und die Frequenz des Horizontalsignals Hsync und die des Punkt- Taktsignals Dclk werden 0,25-fach hinsichtlich jeder Eingangs- bzw. Eingabefrequenz erhöht, wie dies in der nachfolgenden Tabelle 2 dargestellt ist. Demzufolge kann das Bild auf dem LCD-Bildschirm fast in der Auflösung der XGA-Betriebsart angezeigt werden, wie dies in Fig. 4 dargestellt ist.

Tabelle 2

In Tabelle 2 stellt die Auflösung die aktive Auflösung dar und der Wert in den Klammern stellt die Gesamtauflösung dar.

Wie dies in Tabelle 2 dargestellt ist, beträgt z. B. das Verhältnis der Auflösung nach der Umsetzung zu der Auflösung vor der Umsetzung 1 : 1,28, da die Auflösung von 800 × 600 zu der Auflösung von 1000 × 750 umgesetzt wurde. Aus Annehmlichkeitsgründen für die Umsetzung wird jedoch das Verhältnis der Auflösung nach der Umsetzung zur Auflösung vor der Umsetzung auf 1 : 1,25 gesetzt. Entsprechend dieses Umsetzungsprozesses werden Farbsignale, die zu 4 Zeilen gehören, zu den Farbsignalen umgewandelt, die zu 5 Zeilen gehören.

Fig. 5 stellt den Schaltungsaufbau der Videosignal- bzw. Bildsignal-Umsetzungsvorrichtung dar, die die VGA- oder SVGA-Betriebsartsignale in XGA-Betriebsartsignale umsetzt.

Unter Bezugnahme auf Fig. 5 weist die Bildsignal- Umsetzungsvorrichtung einen Mikrocomputer 100, eine Takterzeugungseinrichtung bzw. einen Taktgenerator 102, eine Horizontalausgabe-Erzeugungseinrichtung 108, einen Speicherabschnitt 110, eine Analog-zu-Digital-(ADC)- Schaltung 116 und eine Speichersteuereinrichtung 118 auf.

Das Horizontalsignal Hsync und das Vertikalsynchronisiersignal Vsync vom Host werden dem Mikrocomputer 100 zugeführt. Der Mikrocomputer 100 unterscheidet den Anzeigemodus bzw. die Anzeigebetriebsart, die durch den Host unterstützt wird (nachfolgend als "hostunterstützte Anzeigebetriebsart" bezeichnet), unter Verwendung des Horizontalsignals Hsync und des Vertikalsynchronisiersignals Vsync und erzeugt erste und zweite Betriebsart-Anzeigesignale MD1 und MD2, die die Ergebnisse darstellen. Falls die hostunterstützende Anzeigebetriebsart die SVGA-Betriebsart ist, werden das erste und das zweite Betriebsart-Anzeigesignal MD1 und MD2 vom Mikrocomputer 100 mit hohem Pegel zugeführt und falls die hostunterstützende Anzeigebetriebsart die VGA- Betriebsart ist, werden das erste Betriebsart-Anzeigesignal MD1 im Tiefpegelzustand und das zweite Betriebsart- Anzeigesignal MD2 mit hohem Pegel vom Mikrocomputer 100 zugeführt. Wenn die hostunterstützende Anzeigebetriebsart die XGA-Betriebsart ist, wird das zweite Betriebsart- Anzeigesignal MD2 auch im Tiefpegelzustand vom Mikrocomputer 100 zugeführt. Der Mikrocomputer 100 erzeugt auch zwei Datensignale, von denen eines ein erstes Datensignal TA, das die Anzahl von Bildpunkten (d. h., Bildpunkttakte) pro Zyklus des Horizontal-Ausgabesignals Hout anzeigt, wobei es identisch zu dem Horizontal- Synchronisiersignal für die XGA-Betriebsart ist, und das andere ein zweites Datensignal PW ist, das die Anzahl von Bildpunkten anzeigt, die zu der Impulsdauer des Horizontal- Ausgangssignals Hout gehören.

Neben den vorstehend genannten Signalen erzeugt der Mikrocomputer 100 zwei Datensignale, die verwendet werden, um Schreib- und Leseoperationen bzw. -vorgänge des Speicherabschnitts 110 zu steuern, wobei eines von diesen ein Datensignal ist, das die Anzahl von Bildpunkttakten (d. h., die Bildpunkt-Taktanzahl pro Horizontalzeile entsprechend der Auflösung der erfaßten Host- Anzeigebetriebsart) anzeigt, die zum Schreiben einer Bildinformation einer Horizontalzeile in dem Speicherabschnitt während eines Schreibvorgangs erforderlich sind, und das andere ein Datensignal RPCN ist, das die Anzahl von Bildpunkttakten anzeigt (d. h., den Bildpunkttakt pro Horizontalzeile entsprechend der Auflösung der LCD-unterstützenden Anzeigebetriebsart), die zum Lesen einer Bildinformation aus einer Horizontalzeile aus dem Speicherabschnitt während eines Lesevorgangs erforderlich sind. Falls die VGA-Betriebsart durch den Host 10 unterstützt wird, wird entsprechend den Horizontal- und Vertikalfrequenzen jeder Wert der Datensignale WPCN und RPCN im Bereich von 1000 bis 2500 bestimmt. Falls die SVGA- Betriebsart durch den Host 10 unterstützt wird, wird jeder Wert der Datensignale WPCN und RPCN entsprechend den Horizontal- und Vertikalfrequenzen im Bereich von 1000 bis 2000 bestimmt.

Wie direkt zuvor beschrieben, erfaßt der Mikrocomputer 100 die Bildpunktanzahl des Video- bzw. Bildsignals (d. h., die Auflösung des Bildsignals) vom Host durch das Verwenden der Horizontal- und Vertikal-Synchronisiersignale und vergleicht die erfaßte Bildpunktanzahl (d. h., die erfaßte Auflösung) so mit der vorbestimmten Bezugs-Bildpunktanzahl (d. h., der vorbestimmten Bezugsauflösung).

Der Taktgenerator 102 weist zwei PLL-Schaltungen 104 und 106 auf, die entsprechend mittels der Signale WPCN und RPCN vom Mikrocomputer 100 initialisiert werden. Die PLL- Schaltungen 104 und 106 erzeugen die Schreib- und Lese- Punkt-Taktsignale W_Dclk und R_Dclk für die Speicherschreibvorgänge bzw. die Speicherlesevorgänge. Die Taktsignale W_Dclk und R_Dclk weisen Frequenzen auf, die zu den Signalen WPCN und RPCN unter Synchronisation mit dem Horizontalausgabesignal Hout gehören.

Die Horizontal-Ausgabeeinrichtung bzw. der Horizontal- Ausgabegenerator 108 erzeugt das Horizontal-Ausgabesignal Hout unter Verwendung des Vertikal-Synchronisiersignals Vsync vom Host und eines ersten und eines zweiten Datensignals TA, PW vom Mikrocomputer 100. Zu diesem Zeitpunkt wird das Horizontal-Ausgabesignal Hout synchron zu dem Horizontal-Synchronisiersignal Hsync (nachfolgend als "Hin" bezeichnet) erzeugt und weist dabei die Frequenz entsprechend dem zweiten Datensignal PW auf.

Wie dies in Fig. 5 dargestellt ist, weist die Bildsignal- Umsetzungsvorrichtung einen Speicherabschnitt 110 und eine ADC-Schaltung 116 auf, die zum Umwandeln eines analogen Bildsignals im seriellen Format (d. h., analoge Farbsignale) in ein digitales Bildsignal im parallelen Format (d. h., digitale Farbdatensignale) bereitgestellt ist. Der Speicherabschnitt 110, der zwischen der ADC- Schaltung 116 und dem LCD-Treiber 40 vorgesehen ist, weist drei Speicherblöcke 112a, 112b und 112c auf, die zu Signalen von R, G und B gehören, sowie einen Ausgabewähler bzw. Ausgangswähler 114. Jeder der Speicherblöcke 112a, 112b und 112c weist zumindest drei Zeilenspeicher auf.

Das analoge Bildsignal vom Host wird durch die ADC- Schaltung 116 synchron zum Taktsignal W_Dclk mit einer Frequenz abgetastet, die durch eine Differenz zwischen der Auflösung des analogen Bildsignals, das durch den Mikrocomputer 100 erfaßt wurde, und der Auflösung bestimmt wird, die durch die LCD-Anzeigeeinrichtung unterstützt wird. D. h., die ADC-Schaltung 116 wird zum Umsetzen eines seriellen Bildsignals für die CRT-Anzeigevorrichtung des Hosts zu einem parallelen Bildsignal für die LCD- Einrichtung vorgesehen.

Das Horizontal-Synchronisiersignal Hin, die Taktsignale W_Dclk und R_Dclk vom Taktgenerator 102 und das Horizontal- Ausgabesignal Hout vom Horizontal-Ausgabegenerator 108 werden einer Speichersteuereinrichtung 118 zugeführt. Die Speichersteuereinrichtung 118 weist, wie dies in Fig. 5 dargestellt ist, eine Flag- bzw. Merkerschaltung 120, eine Speicherauswahl-Steuerschaltung 128 und eine Speicherbetriebs-Steuerschaltung 130 auf. Die Speichersteuereinrichtung 118 wird zum Steuern des Schreibvorgangs bzw. -betriebs des Speicherabschnitts 110 in Erwiderung auf das Horizontal-Synchronisiersignal Hin wie auch eines Schreib-Bildpunkt-Taktsignals W_Dclk und zum Steuern des Lesevorgangs des Speicherabschnitts 110 in Erwiderung auf das Horizontal-Ausgabesignal Hout und des Lese-Bildpunkt-Taktsignals R_Dclk vorgesehen.

Die Merkerschaltung 120 erzeugt Flag- bzw. Merkersignale, die die entsprechenden Zeilenspeicher anzeigen, bei denen die Schreib- und Lesevorgänge in jedem Speicherblock in vorbestimmter Reihenfolge auszuführen sind. Die Speicherauswahl-Steuerschaltung 128 erzeugt Speicherauswahlsignale W_Sel und R_Sel, die zum Verhindern des gleichzeitigen Auftretens von Schreib- und Lesevorgängen in irgendeinem Zeilenspeicher von jedem Speicherblock und zum Auswählen von Zeilenspeichern zum getrennten Ausführen der Schreib- und Lesevorgänge verwendet werden. Die Speicherbetriebs-Steuerschaltung 130 wird zum Handhaben der Schreib- und Lesevorgänge der Zeilenspeicher in jedem Speicherblock in Erwiderung auf das Speicherauswahlsignal W_Sel vorgesehen.

Die Speicherbetriebs-Steuerschaltung 130 steuert einen Zugriffsvorgang (d. h., Schreib- und Lesevorgänge) auf die Zeilenspeicher, die durch den entsprechenden Speicherblock gebildet werden, mittels des Speicherwählers bzw. der Speicherauswahleinrichtung 128.

Bei diesem Ausführungsbeispiel können der Horizontal- Ausgabegenerator 108, der Speicherabschnitt 110 und die Speichersteuereinrichtung 118 durch einen einzelnen Chip ausgebildet werden. So weist die Bildsignal- Umsetzungsvorrichtung einen kompakten Aufbau auf.

Nimmt man wieder auf Fig. 5 Bezug, weist der Speicher 110 drei Speicherblöcke 112a, 112b und 112c sowie eine Ausgangswahlschaltung bzw. Ausgabewahlschaltung 114 auf, die entsprechend zu jedem Speicherblock durch drei 3 × 1- Multiplexer 114a, 114b und 114c ausgebildet wird.

Fig. 6 stellt die Verbindung von einem der Speicherblöcke 112a, 112b und 112c zwischen einem der Multiplexer 114a, 114b und 114c und der Speicherbetriebs-Steuerschaltung 130 dar, die in Fig. 5 dargestellt ist. Die beiden anderen Speicherblöcke, die in Fig. 6 nicht dargestellt sind, sind mit der Speicherbetriebs-Steuerschaltung 130 in entsprechender Art und Weise verbunden, wie dies bei den in Fig. 5 dargestellten Speicherblöcken dargestellt ist. Jeder der Speicherblöcke 112a, 112b und 112c weist drei Zeilenspeicher LM0, LM1 und LM2 auf. Jeder der Zeilenspeicher weist zumindest 1344 Worte × 8 Bit Speicherkapazität auf.

Fig. 7 stellt ein Beispiel der Ausgangswahlschaltung 114 dar, die drei in Fig. 5 dargestellte 3 × 1-Multiplexer aufweist. Unter Bezugnahme auf Fig. 7 sind drei Eingangsklemmen von jedem 3 × 1-Multiplexer 114a, 114b oder 114c mit jedem der Datenausgangsanschlüsse bzw. Datenausgabeanschlüsse (nicht dargestellt) der Zeilenspeicher LM0, LM1 und LM2 in jedem Speicherblock verbunden. Jeder der Multiplexer gibt wahlweise irgendwelche Daten aus den Zeilenspeichern LM0, LM1 und LM2 von jedem Speicherblock in Erwiderung auf die Lese- Speicher-Auswahlsignale R_Sel0 und R_Sel1 von der Speicherauswahl-Steuerschaltung 128 aus. Die Ausgangssignale Rout, Gout und Bout dieser Multiplexer 114a, 114b und 114c werden der LCD-Treiberschaltung 40 zugeführt.

Wendet man sich Fig. 6 zu, so weist die Speicherbetriebs- Steuerschaltung 130 einen Schreib-/Lese-Steuerabschnitt 132, einen Adressengenerator 134, einen Adressenwähler 136 und einen Bildpunkt-Taktwähler 138 auf. Der Schreib-/Lese- Steuerabschnitt 132 steuert die Schreib- und Lesevorgänge von Zeilenspeichern jedes Speicherblocks in Erwiderung auf das Schreib-Speicher-Auswahlsignal W_Sel von der Speicherauswahl-Steuerschaltung 128. Der Adressengenerator 134 erzeugt die Schreib-/Leseadressen R_Add und W_Add für Speicherlese- und Speicherschreibvorgänge in Erwiderung auf das Horizontal-Synchronisiersignal Hin und das Horizontal- Ausgabesignal Hout. Der Adressenwähler 136 liefert die Schreib- und Leseadressen W_Add und R_Add wahlweise zu den Zeilenspeichern LM0, LM1 und LM2 von jedem Speicherblock, nachdem er mittels des Schreib-/Lese-Steuerabschnitts 132 angesteuert wurde. Der Bildpunkt-Taktwähler 138 wird mittels des Schreib-/Lese-Steuerabschnitts 132 gesteuert und liefert die Schreib- und Lese-Bildpunkt-Takte W_Dclk und R_Dclk wahlweise zu den Zeilenspeichern LM0, LM1 und LM2 von jedem Speicherblock.

Falls die Betriebsartsignale mit einer geringeren Auflösung als der der zugehörigen LCD-Einrichtung der LCD- Steuereinheit des Beispiels vom Host zugeführt werden, werden die Schreib- und Lesevorgänge der Zeilenspeicher LM0, LM1 und LM2 von entsprechenden Speicherblöcken 112a, 112b und 112c ausgeführt, wie folgt.

In Bezug auf jedes der Farbsignale wird der Speicher- Schreibvorgang synchron zu dem Horizontal- Synchronisiersignal Hin ausgeführt und der Speicher- Lesevorgang wird synchron zu dem Horizontal-Ausgabesignal Hout ausgeführt. Der Speicher-Schreibvorgang beginnt in dem Zeilenspeicher LM0 von jedem Speicherblock, der Speicher- Lesevorgang beginnt in dem Zeilenspeicher LM2 von jedem Speicherblock und die Zeilenspeicher von jedem Speicherblock werden für den Schreib-/Lesevorgang von jedem Speicherblock in Art einer Rotation bzw. Zirkulation, d. h., umlaufend ausgewählt. Wenn ein Zeilenspeicher jedoch während des Schreibvorgangs für einen Lesevorgang benötigt wird, muß der Lesevorgang des Zeilenspeichers, der grade den vorherigen Lesevorgang abgeschlossen hat, einmal mehr ausgeführt werden. Fig. 8 verdeutlicht die Schreib- und Lesevorgänge der Zeilenspeicher in jedem Speicherblock, falls die VGA-Betriebsart-Signale zu der LCD-Einrichtung geführt werden, die die XGA-Betriebsart unterstützen kann.

Wie dies in Fig. 8 dargestellt ist, werden die VGA- Betriebsart-Farbsignale von 5 Zeilen in die XGA- Betriebsart-Farbsignale von 8 Zeilen umgewandelt bzw. umgesetzt. Wenn die Umsetzung der Farbsignale beginnt, wird der Schreibvorgang in einem ersten Zeilenspeicher LM0 der Zeilenspeicher ausgeführt und der Lesevorgang wird in einem zweiten Zeilenspeicher LM2 ausgeführt. Nach dem Lesevorgang hinsichtlich des Zeilenspeichers LM2 muß der Lesevorgang des Zeilenspeichers LM0 folgen, jedoch führt der Zeilenspeicher LM0, wie dies in Fig. 8 dargestellt ist, den Schreibvorgang zum Zeitpunkt t1 kontinuierlich aus; z. B. ist zu diesem Zeitpunkt der Lesevorgang des Zeilenspeichers LM2 nahezu abgeschlossen. Daher wird nach dem Abschließen des Lesevorgangs des Zeilenspeichers LM2 der Lesevorgang, der zuvor ausgeführt wurde, in dem Zeilenspeicher LM2 einmal mehr ausgeführt, um so den Lesevorgang des Zeilenspeichers LM0 auszuführen. Zum Zeitpunkt t2, z. B. wenn der Lesevorgang des zweiten Zeilenspeichers LM2 nahezu abgeschlossen ist, führt der Zeilenspeicher LM1 den Schreibvorgang kontinuierlich aus. Demzufolge wird ein dritter Lesevorgang in dem Zeilenspeicher LM0 ausgeführt, wie dies in Fig. 8 dargestellt ist, falls ein zweiter Lesevorgang des Zeilenspeichers LM2 abgeschlossen ist.

Auch muß, nachdem der dritte Lesevorgang durch den Zeilenspeicher LM0 ausgeführt wurde, ein vierter Lesevorgang in dem Zeilenspeicher LM1 ausgeführt werden, jedoch führt der Zeilenspeicher LM1 den Schreibvorgang sogar nach dem Zeitpunkt t3, z. B. zum Zeitpunkt des Beginns des vierten Lesevorgangs kontinuierlich aus. Daher muß der dritte Lesevorgang, der zuvor in dem Zeilenspeicher LM0 ausgeführt wurde, nach dem Abschluß des dritten Lesevorgangs einmal mehr wiederholt werden.

Wie vorstehend beschrieben, werden nachfolgende bzw. aufeinanderfolgende Schreib- und Lesevorgänge so ausgeführt, daß sie in einem Zeilenspeicher nicht gleichzeitig erzeugt bzw. generiert werden. Bis zum Zeitpunkt t4 wird der Schreibvorgang fünfmal ausgeführt und der Lesevorgang achtmal, wie dies in Fig. 8 dargestellt ist. Daher werden, wenn die Farbsignale R, G und B, die fünf Horizontalzeilen entsprechen, von der ADC-Schaltung 116 entsprechend zu den Speicherblöcken geführt werden, die Farbsignale, die acht Horizontalzeilen entsprechen bzw. zugehören, von dem zugehörenden Speicherblock erzeugt. Dies bedeutet, daß das Verhältnis der Ausgabezeilenanzahl zu der Eingabezeilenanzahl von jedem Speicherblock 1 : 1,6 beträgt. Letztendlich wird das VGA-Betriebsartsignal als ein Eingangssignal des Speicherblocks in das XGA-Betriebsart- Signal umgesetzt.

Fig. 9 verdeutlicht die Vorgänge der Zeilenspeicher, wenn SVGA-Betriebsartsignale der LCD-Einrichtung zugeführt werden. Falls die Farbsignale, die fünf Zeilen entsprechen, jedem der Speicherblöcke entsprechend zugeführt werden, werden in Fig. 9 die Farbsignale, die acht Zeilen zugehören, von dem zugehörigen Speicherblock entsprechend den festgelegten Speicher-Schreib-/Lese-Prozessen angelegt bzw. zugeführt. Daher werden die SVGA-Betriebsart- Farbsignale von vier Zeilen in die XGA-Betriebsart- Farbsignale von fünf Zeilen umgesetzt.

Fig. 10 stellt jede der PLL-Schaltungen 104 und 106 im Taktgenerator 102 dar. Jede PLL-Schaltung 104 oder 106 weist einen Phasendetektor bzw. eine Phasenerfassungseinrichtung 104, einen Tiefpaß-Filter 142, einen VCO (spannungsgesteuerten Oszillator) 144 und einen Teiler bzw. eine Teilereinrichtung 146 auf. In der PLL- Schaltung 104 für einen Speicher-Schreibvorgang empfängt der Teiler 106 das Datensignal WPCN vom Mikrocomputer 100 und erzeugt ein Bezugssignal bzw. Referenzsignal WHref. Der Phasendetektor 140 erzeugt ein Gleichspannungssignal, das entsprechend einer Phasendifferenz zwischen dem Horizontal- Synchronisiersignal Hsync vom Host und dem Bezugssignal WHref variiert bzw. verändert werden kann. Das Gleichspannungssignal wird dem Tiefpaßfilter 142 zugeführt, so daß in dem Spannungssignal enthaltenes Rauschen gefiltert wird. Der VCO 144 erzeugt, wie in Fig. 11 dargestellt, ein gleichphasiges Taktsignal wie das Taktsignal W_Dclk. Das gleichphasige Taktsignal weist die Frequenz auf, die dem Pegel des Gleichspannungssignals zugehört bzw. entspricht, das über den Tiefpaßfilter 142 angelegt wird.

Ähnlich wie bei der unmittelbar zuvor beschriebenen PLL- Schaltung 104 empfängt die PLL-Schaltung 106 auch entsprechend das Datensignal RPCN vom Mikrocomputer 100 und erzeugt dann das Taktsignal R_Dclk.

Unter Bezug auf Fig. 12 weist der Horizontal- Ausgabegenerator 108 einen Abwärtszähler 148, zwei Vergleicher 150 und 152 sowie ein JK-Flipflop 154 auf. Der Abwärtszähler 148 lädt das erste Datensignal TA <10:0< aus elf Bit aus dem Mikrocomputer mittels des Vertikal- Synchronisiersignals Vsync ein und zählt die geladenen Werte bei jeder Anstiegsflanke des Lese-Bildpunkt-Takts R_Dclk abwärts. Falls der eigene Ausgangswert des Abwärtszählers 148 null beträgt, lädt er das erste Datensignal TA <10:0< vom Mikrocomputer. Der Vergleicher 150 gibt ein hochpegeliges Signal aus, wenn der Ausgangswert des ersten Datensignals TA <10:0< gleich dem des Abwärtszählers 148 ist. Zu diesem Zeitpunkt wird ein tiefpegeliges Signal von der negativen Ausgangsklemme /Q des JK-Flipflops 154 zugeführt, wie dies in Fig. 13 dargestellt ist. Der Vergleicher 152 gibt ein hochpegeliges Signal aus, wenn das Ausgangssignal der drei niederwertigen Bit gleich dem des zweiten Datensignals PW <2:0< vom Mikrocomputer 100 ist. Zu diesem Zeitpunkt wird das Ausgangssignal des JK-Flipflops 154 auf den hohen Pegel invertiert, wie dies in Fig. 13 dargestellt. Obwohl ein hochpegeliges Signal jedesmal wiederholt geliefert wird, wenn das Ausgangssignal der drei niederwertigen Bit gleich dem des zweiten Datensignals PW <2:0< vom Vergleicher 152 ist, gibt der Vergleicher 150 nach diesem Zeitpunkt ein hochpegeliges Signal nur aus, falls das erste Datensignal TA <10:0< in den Abwärtszähler 148 geladen wird und der Ausgang des JK-Flipflops tiefpegelig gehalten wird, wie dies in Fig. 13 dargestellt ist.

In der in Fig. 14 dargestellten Flagschaltung 120 weist der Schreib-Flag-Generator 124 zum Erzeugen von Merkern Fa, Fb und Fc für einen Schreibvorgang einen identischen Aufbau zu dem Lese-Flag-Generator 126 zum Erzeugen von Flags Fd, Fe und Ff für einen Lesevorgang auf. D. h., jeder der Flaggeneratoren 124 und 126 weist ein UND-Gatter und ein aus drei D-Flipflops zusammengesetztes Umlaufschieberegister auf. Jedoch wird das Horizontal- Synchronisiersignal Hin zu einer Eingangsklemme des UND- Gatters 156 des Schreib-Flag-Generators 124 geführt und das Horizontal-Ausgabesignal Hout zu einer Eingangsklemme des UND-Gatters 164 des Lese-Flag-Generators 126. Das aktiv hohe Freigabesignal und das aktiv tiefe Rücksetzsignal werden vom Mikrocomputer 100 zu jedem der Flag-Generatoren 124 und 126 geliefert. Die Rücksetzsignale werden der Setz- bzw. Einstellklemme eines Flipflops 158 sowie eines Flipflops 166 und der Rücksetzklemme der anderen Flipflops 160, 162, 168 bzw. 170 entsprechend zugeführt. Daher werden die Flipflops 158 und 166 entsprechend gesetzt, wenn das Rücksetzsignal im Tiefpegelzustand ist, und die anderen Flipflops 160, 162, 168 bzw. 170 werden zurückgesetzt. Zu diesem Zeitpunkt werden die Flags Fa und Ff hochpegelig und die anderen Flags Fb, Fc, Fd und Fe werden tiefpegelig. Wenn sich das Freigabesignal auf hohem Pegel und das Rücksetzsignal auf hohem Pegel befinden, wird jeder der Ausgangswerte der Flaggeneratoren 124 und 126 bei den Anstiegsflanken des Horizontal-Synchronisiersignals Hin und des Horizontal-Ausgabesignals Hout umlaufend verschoben. Demzufolge werden der Zeilenspeicher für den Schreibvorgang und der Zeilenspeicher für den Lesevorgang mit dem Horizontal-Synchronisiersignal Hin bzw. dem Horizontal- Ausgabesignal Hout synchronisiert und hinsichtlich des Umlaufs bzw. der Rotation bestimmt.

Wie dies in Fig. 15 dargestellt ist, weist die Speicherauswahl-Steuerschaltung 128 einen Auswahlfehler-Über­ wachungsabschnitt 172, einen zyklische Fehler-Über­ wachungsabschnitt 174 für zyklische Fehler und einen Steuersignal-Ausgabeabschnitt 176 auf.

Der Auswahlfehler-Überwachungsabschnitt 172 weist einen Inverter 178, der das Horizontal-Ausgabesignal Hout invertiert, D-Flipflops 180, 182 und 184, die die Lese- Flags Ff, Fd und Fe empfangen und diese entsprechend synchron zum Ausgangssignal des Inverters 178 speichern, und einen Vergleicher zum Vergleichen des Leseflags Ff, Fd oder Fe entsprechend mit dem Schreibflag Fa, Fb oder Fc auf, um zu bestimmen, ob das Leseflag identisch zu dem Schreibflag ist. Der Vergleicher weist die Kombination von UND-Gattern 186, 188 und 190 sowie ein NOR-Gatter 192 auf.

Wie dies in Fig. 15 dargestellt ist, werden die Schreib- Flag-Signale Fc und Fb als die Schreib- Speicherauswahlsignale W_Sel0 und W_Sel1 verwendet und die Lese-Flag-Signale Ff, Fe werden entsprechend als die Lese- Speicherauswahlsignale R_Sel0 und R_Sel1 verwendet. Die Schreib-Speicherauswahlsignale W_Sel0 und W_Sel1 und die Lese-Speicherauswahlsignale R_Sel0 sowie R_Sel1 von dem Überwachungsabschnitt 172 werden zur Speicherbetriebs- Steuerschaltung 130 bzw. der Ausgangswahlschaltung 114 geführt. Tabelle 3 und Tabelle 4 stellen die Auswahl der Zeilenspeicher in jedem Speicherblock als Schreib- und Lesespeicher in Erwiderung auf die Schreib- Speicherauswahlsignale W_Sel0 und W_Sel1 und die Lese- Speicherauswahlsignale R_Sel0 und R_Sel1 dar.

Tabelle 3

Tabelle 4

Inzwischen sagt der Auswahlfehler-Überwachungsabschnitt 172 voraus, ob ein Zeilenspeicher ausgewählt wurde, um dessen Lesevorgang auszuführen, bevor der Schreibvorgang des Zeilenspeichers abgeschlossen ist, und erzeugt ein Lese- Flag-Steuersignal RFC1, um den Lese-Flag-Generator 126 zu sperren, wenn der Zeilenspeicher für den nächsten Lesevorgang ausgewählt wird. Wie dies in Fig. 16 dargestellt ist, wird die Auswahl des Zeilenspeichers für den Schreibvorgang bei der Anstiegsflanke des Horizontal- Synchronisiersignals Hin entschieden und die Auswahl des Zeilenspeichers für den Lesevorgang wird bei der Abfallflanke des Horizontal-Ausgabesignals Hout festgelegt. Zum Beispiel wird der Zeilenspeicher für den Schreibvorgang zum Zeitpunkt t1 während des Zeitbereichs t1 < t < t4 festgelegt und der Zeilenspeicher für den Lesevorgang wird zum Zeitpunkt t2 während des Zeitbereichs t3 < t < t5 festgelegt. Falls der Zeilenspeicher für den nächsten Lesevorgang gerade der Zeilenspeicher während des vorliegenden Schreibvorgangs zum Zeitpunkt t2 ist, erzeugt der Auswahlfehler-Überwachungsabschnitt 172 das Lese-Flag- Steuersignal RFC1 im Tiefpegelzustand. Daher wird der Lese- Flag-Generator 126 gesperrt und seine Ausgangswerte werden nicht umlaufend verschoben. Demzufolge wird der Zeilenspeicher, der den momentanen bzw. vorliegenden Lesevorgang ausführt, für den nächsten Lesevorgang einmal mehr verwendet. Inzwischen erzeugt der Auswahlfehler- Überwachungsabschnitt 172 das Lese-Flag-Steuersignal RFC1 mit hohem Pegel zum Zeitpunkt t2, falls der Zeilenspeicher für den nächsten Lesevorgang nicht der Zeilenspeicher während des vorliegenden Schreibvorgangs ist. Daher wird der Lese-Flag-Generator 126 freigegeben und die Ausgangswerte der Schaltung 126 werden umlaufend verschoben. Demzufolge wird der Zeilenspeicher, der nach dem Zeilenspeicher betrieben werden muß, der den letzten Lesevorgang ausgeführt hat, ausgewählt, um den nachfolgenden Lesevorgang auszuführen.

Wie dies in Fig. 15 dargestellt ist, weist der zyklische Fehler-Überwachungsabschnitt 174 eine Zählerschaltung, die aus D-Flipflops 194, 196 und 198 besteht, eine Zählbereichs-Steuerschaltung, die aus einem UND-Gatter 200 und ODER-Gattern 202 und 204 besteht, eine Rücksetzschaltung 206, die aus einem einzelnen UND-Gatter 206 besteht, und eine Lese-Flag-Steuerschaltung 208 auf, die aus einem einzelnen NOR-Gatter 208 besteht. Die Zählbereichs-Steuerschaltung 200, 202 und 204 steuert den Ausgabebereich der Zählerschaltungen 194, 196 und 198 in Erwiderung auf ein erstes Betriebsart-Anzeigesignal MD1 vom Mikrocomputer 100. Die Rücksetzschaltung 206 empfängt das Rücksetzsignal und das zweite Betriebsart-Anzeigesignal MD2, die vom Mikrocomputer 100 zugeführt werden, und ermöglicht so, daß die Zählerschaltung 194, 196 und 198 zurückgesetzt werden kann, wenn ein XGA-Betriebsartsignal zur LCD-Einrichtung geführt wird. Die Lese-Flag- Steuerschaltung 208 erzeugt das Lese-Flag-Steuersignal RFC2 zum Freigeben des in Fig. 14 dargestellten Lese-Flag- Generators 126.

Bei diesem Ausführungsbeispiel erzeugt die Lese-Flag- Steuerschaltung 208 das Lese-Flag-Steuersignal RFC2 zum Freigeben des zu aktivierenden Lese-Flag-Generators 126, wenn die Ausgangswerte bzw. -signale der Zählerschaltungen 194, 196 und 198 insgesamt einen Dezimalwert "5" anzeigen, falls die LCD-Einrichtung gemäß diesem Ausführungsbeispiel ein VGA-Betriebsartsignal empfängt, oder wenn die Ausgangswerte der Zählerschaltungen 194, 196 und 198 insgesamt einen Dezimalwert "8" anzeigen, falls die LCD- Einrichtung ein SVGA-Betriebsartsignal empfängt. In Einzelheiten wird das Lese-Flag-Steuersignal RFC2 jedesmal erzeugt, wenn die Ausgangswerte der Zählerschaltung bzw. der Zählerschaltungen 194, 196 und 198 eine Dezimalzahl "5" anzeigen, falls der zyklische Fehler-Überwachungsabschnitt 174 ein VGA-Betriebsartsignal empfängt. Und falls der zyklische Fehler-Überwachungsabschnitt 174 ein SVGA- Betriebsart-Signal empfängt, wird das Signal RFC2 immer erzeugt, wenn die Ausgangswerte der Zählerschaltungen eine Dezimalzahl "8" anzeigen. Dieses Lese-Flag-Steuersignal RFC2 wird verwendet, um zu verhindern, daß das Horizontal- Synchronisiersignal Hin und das Horizontal-Ausgabesignal Hout übereinstimmen bzw. aneinander angepaßt sind. Falls diese Signale Hin und Hout synchron angepaßt sind bzw. übereinstimmen, kann die LCD-Steuereinrichtung fehlbetätigt werden. Der Steuersignal-Ausgabeabschnitt 176 weist ein ODER-Gatter mit zwei Eingangsklemmen zum Empfangen des Ausgangssignals des Auswahlfehler-Überwachungsabschnitts 172 bzw. des Ausgangssignals des zyklischen Fehler- Überwachungsabschnitts 174 auf, sowie eine Ausgangsklemme, die mit einer Freigabeklemme des Lese-Flag-Generators 126 verbunden ist. Falls das Ausgangssignal des Steuersignal- Ausgabeabschnitts 176 tiefpegelig ist, wird der Lese-Flag- Generator 126 gesperrt. Zu diesem Zeitpunkt werden die Ausgangswerte des Lese-Flag-Generators 126 nicht umlaufend verschoben, obwohl das Horizontal-Ausgabesignal Hout eingegeben wird. Jedoch wird der Schreib-Flag-Generator 126 freigegeben, falls das Ausgangssignal des Steuersignal- Ausgabeabschnitts 176 hochpegelig ist. Zu diesem Zeitpunkt werden die Ausgangswerte des Lese-Flag-Generators 126 in Erwiderung auf das Horizontal-Ausgabesignal Hout mit hohem Pegel umlaufend verschoben.

Fig. 16 ist ein Taktdiagramm zum Erläutern des Auswahlbetriebs des Zeilenspeichers für den Lesevorgang mittels der Speicherbetrieb-Steuerschaltung 130 während des Schreibvorgangs.

Bei der in Fig. 17 dargestellten Speicherbetriebs- Steuerschaltung 130 weist ein Schreib-/Lese-Steuerabschnitt 132 Inverter 212, 214, 216 und 218 sowie UND-Gatter 222, 224 und 226 auf.

Falls wie in Tabelle 3 dargestellt das Signal W_Sel0 auf "L", d. h., den Tiefpegelzustand, und das Signal W_Sel1 auf "L" gesetzt ist, und zwar in jedem der Speicherblöcke, wird der Zeilenspeicher LM0 zuerst in einen Schreibfreigabezustand gesetzt und die anderen Zeilenspeicher LM1 und LM2 werden alle in einen Lesefreigabezustand gesetzt. Falls das Signal W_Sel0 auf "L" und das Signal W_Sel1 auf "H", d. h., den Hochpegelzustand, gesetzt ist, befindet sich als nächstes der Zeilenspeicher LM1 im Schreibfreigabezustand und die anderen Zeilenspeicher LM0 und LM2 befinden sich alle im Lesefreigabezustand. Falls letztendlich W_Sel0 auf "H" und W_Sel1 auf "L" gesetzt ist, befindet sich der Zeilenspeicher LM2 in einem Schreibfreigabezustand und die anderen Zeilenspeicher LM0 und LM1 befinden sich alle in einem Lesefreigabezustand.

Der Adressengenerator 134 weist auch einen Schreibadressengenerator 228 und einen Leseadressengenerator 230 auf. Der Schreibadressengenerator 228 wird in Erwiderung auf das Horizontal- Synchronisiersignal Hin zurückgesetzt und synchron zum Schreib-Bildpunkt-Taktsignal W_Dclk betrieben, um eine Adresse W_Add für den Schreibvorgang zu erzeugen. Und der Leseadressengenerator 230 wird in Erwiderung auf das Horizontal-Ausgabesignal Hout initialisiert und synchron zum Lese-Bildpunkt-Taktsignal R_Dclk betrieben, um eine Adresse R_Add für den Lesevorgang zu erzeugen. Der Schreibadressengenerator 228 oder der Leseadressengenerator 230 bestehen aus einem Aufwärtszähler.

Der Adressenwähler 136 weist drei 2 × 1-Multiplexer 232, 234 und 236 auf, von denen jeder zwei Eingangsklemmen zum Empfangen der Schreib- und der Leseadresse W_Add bzw. R_Add aufweist. Die Zeilenspeicher LM0, LM1 und LM3 von jedem Speicherblock werden bereitgestellt, um die Ausgangswerte bzw. Ausgangssignale der Multiplexer 232, 234 bzw. 236 zu empfangen. Die Auswahlsteuerklemmen der Multiplexer 232, 234 und 236 werden zum Empfangen der Ausgangssignale von UND-Gattern 222, 224 bzw. 226 in dem Schreib-/Lese- Steuerabschnitt 132 vorgesehen. Die Zeilenspeicher LM0, LM1 und LM2 von jedem Speicherblock werden zum wahlweisen Empfangen der Schreib-/Leseadressen W_Add und R_Add mittels des Schreib-/Lese-Steuerabschnitts 132 bereitgestellt.

Der Bildpunkt-Taktwähler 138 weist drei 2 × 1-Multiplexer 238, 240 und 242 auf, von denen jeder zwei Eingangsklemmen zum Empfangen der Schreib- bzw. Lese-Bildpunkttakte W_Dclk, R_Dclk aufweist. Die Zeilenspeicher LM0, LM1 und LM3 von jedem Speicherblock werden zum Empfangen der Ausgangssignale der Multiplexer 238, 240 bzw. 242 vorgesehen. Die Auswahlsteuerklemmen der Multiplexer 238, 240 und 242 werden zum Empfangen der Ausgangssignale von UND-Gattern 222, 224 bzw. 226 in dem Schreib-/Lese- Steuerabschnitt 132 vorgesehen. Die Zeilenspeicher LM0, LM1 und LM2 von jedem Speicherblock werden vorgesehen, um die Schreib-/Lese-Bildpunkttakte W_Dclk und R_Dclk mit Hilfe des Schreib-/Lese-Steuerabschnitts 132 wahlweise zu empfangen.

Selbst obwohl eine Anzeigeeinrichtung, die eine hohe Auflösung unterstützt, mit einer Bildsignal- bzw. Videosignal-Umsetzungsvorrichtung ein Bildsignal mit niedriger Auflösung von einem Host empfängt, kann ein Bild, das dem Bildsignal entspricht, somit mit Hilfe der Bildsignal-Umsetzungsvorrichtung auf dem gesamten Bildschirm der Anzeigeeinrichtung angezeigt werden.

Obwohl beim vorliegenden Ausführungsbeispiel ein Farbsignal mit acht Bit beschrieben wurde, wird es ersichtlich sein, daß verschiedene andere Modifikationen, z. B. ein Ausführungsbeispiel mit einem Farbsignal mit sechzehn Bit oder mehr, von den Fachleuten leicht bereitgestellt werden können.

Claims (9)

1. Flüssigkristallanzeige-(LCD)-Einrichtung, die Horizontal- und Vertikal- Synchronisiersignale (Hsync, Vsync) und zumindest ein analoges Bildsignal (analog R, analog G, analog B), das mit dem Horizontal-Bildsignal synchronisiert ist, von einem Hast empfängt und ein Bild auf einem Bildschirm von dieser anzeigt, wobei die LCD- Einrichtung aufweist:
eine Anzeigebetriebsart-Unterscheidungseinrichtung (100) zum Unterscheiden einer Anzeigebetriebsart, die durch den Host unterstützt wird, wobei unter Verwendung des Horizontal- und des Vertikal-Synchronisiersignals (Hsync, Vsync) ein erstes und ein zweites Betriebsartsignal (MD1, MD2) und ein erstes, ein zweites, ein drittes und ein viertes Datensignal (TA, PW, WPCN, RPCN) erzeugt werden, die auf die unterschiedene Anzeigebetriebsart bezogen sind;
einen Taktgenerator (102) zum Erzeugen eines ersten und eines zweiten Bildpunkt-Taktsignals (W_Dclk, R_Dclk) synchron zu dem Horizontal- Synchronisiersignal, wobei das erste und das zweite Bildpunkt-Taktsignal (W_Dclk, R_Dclk) Frequenzen aufweisen, die dem dritten bzw. dem vierten Datensignal (WPCN, RPCN) entsprechen, wobei die Impulsanzahl des ersten Bildpunkt-Taktsignals (W_Dclk), das zu einer horizontalen Zeile gehört, gleich einem Wert des dritten Datensignals (WPCN) ist und die Impulsanzahl des zweiten Bildpunkt-Taktsignals (R_Dclk), das zur einen horizontalen Zeile gehört, gleich einem Wert des vierten Datensignals (RPCN) ist;
einen Analog-zu-Digital-Umsetzer (ADC, 116) zum Umwandeln des zumindest einen analogen Bildsignals in ein digitales Bildsignal, und zwar synchron zu dem ersten Bildpunkt-Taktsignal (W_Dclk); und
einen Speicher (110) zum Speichern des digitalen Bildsignals;
gekennzeichnet durch
einen Horizontal-Ausgabe-Generator (108) zum Empfangen des ersten und des zweiten Datensignals (TA, PW) und zum Erzeugen eines Horizontal-Ausgangssignals (Hout) unter Verwendung dieser Datensignale und des Vertikal-Synchronisiersignals (Vsync), wobei das digitale Bildsignal von dem Speicher (110) synchron zu dem Horizontal-Ausgangssignal (Hout) ist, die Bildpunktanzahl pro Zyklus des Horizontal- Ausgangssignals gleich einem Wert des ersten Datensignals (TA) ist und die Bildpunktanzahl pro Impulsdauer des Horizontal-Ausgangssignals (Hout) gleich einem Wert des zweiten Datensignals (PW) ist; und
eine Speichersteuereinrichtung (118) zum Freigeben des in dem Speicher zu speichernden digitalen Bildsignals entsprechend den Betriebsartsignalen, dem Horizontal- Synchronisiersignal und dem ersten Bildpunkt-Taktsignal sowie zum Freigeben des digitalen Bildsignals, das in dem Speicher abgespeichert ist, so daß es von dem Speicher entsprechend den Betriebsartsignalen, dem Horizontal-Ausgangssignal und dem zweiten Bildpunkt-Taktsignal ausgelesen wird.

2. LCD-Einrichtung nach Anspruch 1, wobei der Speicher (110) aufweist:
erste, zweite und dritte Speicherblöcke (112a, 112b, 112c), die zu R-(rot), G- (grün) und B-(blau)-Daten des digitalen Bildsignals gehören, wobei jeder der Speicherblöcke zumindest drei Zeilenspeicher (LM0, LM1, LM2) aufweist, von denen jeder entsprechend das digitale Bildsignal von dem ADC speichert und zu einer horizontalen Zeile gehört; und
erste, zweite und dritte Multiplexer (114a, 114b, 114c) zum wahlweisen Ausgeben von Daten aus den Zeilenspeichern des zugehörigen Speicherblocks in Erwiderung auf ein Datenauswahlsignal von der Speichersteuereinrichtung (118).

3. LCD-Einrichtung nach Anspruch 2, bei der die Speichersteuereinrichtung (118) aufweist:
einen Flaggenerator (120) zum Erzeugen einer Vielzahl von Flagsignalen (Fa, Fb, Fc, Fd, Fe, Ff), die die Zeilenspeicher anzeigen, in die das digitale Bildsignal gespeichert wird oder von denen dieses gelesen wird;
einen Speicherwähler (128) zum Erzeugen eines ersten und des zweiten Speicherauswahlsignals (W_Sel, R_Sel), der die Zeilenspeicher in Erwiderung auf die Flagsignale zum Sperren gleichzeitiger Lese- und Schreibvorgänge von jeder Speicherzeile auswählt; und
eine Speicherbetriebs-Steuerschaltung (130) zum Empfangen des Horizontal- und des Vertikal-Synchronisiersignals und des ersten und des zweiten Bildpunkt-Taktsignals und zum Steuern eines Zugriffbetriebs des Speichers mittels des Speicherwählers.

4. LCD-Einrichtung nach Anspruch 1, bei der der Speicher (110), der Horizontal- Ausgabegenerator (108) und die Speichersteuereinrichtung (118) durch einen einzelnen Chip gebildet werden.

5. Bildsignal-Umsetzungsvorrichtung für eine Anzeigevorrichtung, die zum Umsetzen eines ersten Anzeigesignals mit seriellem Format in ein zweites Anzeigesignal mit parallelem Format vorgesehen ist, wobei die Vorrichtung ein Horizontal- und Vertikalsignal-Synchronsignal (Hsync, Vsync) empfangt und aufweist:
eine Einrichtung (100) zum Erfassen der Bildpunktanzahl, die zu dem Bildsignal von dem Host gehört, unter Verwendung des Horizontal- und des Vertikal-Synchronisiersignals;
eine Einrichtung (100) zum Vergleichen der Bildpunktanzahl mit einer Bezugs- Bildpunktanzahl; und eine Einrichtung (102, 116) zum Abtasten des Bildsignals unter Verwendung eines Takts (W_Dclk) mit einer ersten Frequenz, der entsprechend einem Unterschied zwischen der Bildpunktanzahl und der Bezugsbildpunktanzahl erzeugt wird;
eine Einrichtung (110, 116, 118) zum Anzeigen des abgetasteten Bildsignals auf dem Bildschirm synchron zu einem Takt (R_Dclk) mit einer zweiten Frequenz, der entsprechend dem Unterschied erzeugt wird;
einen ersten Taktgenerator (106) zum Erzeugen des Takts (R_Dclk) mit der zweiten Frequenz, der mit dem Horizontal-Synchronisiersignal (Hsync) synchronisiert wird, unter Verwendung eines viertes Datensignal (RPCN) von der Erfassungseinrichtung (100), wobei die Impulsanzahl des Takts mit zweiten Frequenz, die zu einer horizontalen Zeile gehört, gleich einem Wert des vierten Datensignals ist; und
einen Horizontal-Ausgabegenerator (108) zum Erzeugen eines Horizontal- Ausgangssignals (Hout) in Erwiderung auf erstes und zweites Datensignale (TA, PW) von der Erfassungseinrichtung, wobei das abgetastete Bildsignal mit dem Horizontal- Ausgangssignal synchronisiert wird.

6. Bildsignal-Umsetzungsvorrichtung nach Anspruch 5, bei der die Einrichtung (102, 116) zum Abtasten einen zweiten Taktgenerator (104) zum Erzeugen des Takts (W_Dclk) mit der ersten Frequenz, der zu dem Horizontal-Synchronisiersignal (Hsync) synchron ist, unter Verwendung eines dritten Datensignals (WPCN) von der Erfassungseinrichtung (100), wobei die Impulsanzahl des Takts mit der ersten Frequenz, die zu einer horizontalen Zeile gehört, gleich einem Wert des dritten Datensignals ist, und einen Umsetzer (116) zum Umwandeln des Bildsignals mit seriellem Format in ein Bilddatensignal mit parallelem Format aufweist.

7. Bildsignal-Umsetzungsvorrichtung nach einem der Ansprüche 5 bis 6, gekennzeichnet durch einen Umsetzer (110, 116), der das abgetastete Bildsignal in ein Datensignal umwandelt, das der Anzahl von horizontalen Zeilen entspricht, und zwar entsprechend einem vorbestimmten Verhältnis, das durch den Unterschied zwischen der Bildpunktanzahl und der Bezugsbildpunktanzahl bestimmt wird, wobei das Datensignal für die Anzeigeeinrichtung vorgesehen wird.

8. Anzeigevorrichtung mit einer Bildsignal-Umsetzvorrichtung nach einem der Ansprüche 5 bis 7, die die Horizontal- und Vertikal-Synchronisiersignale (Hsync, Vsync) sowie das Bildsignal mit seriellem Format, das mit dem Horizontal-Synchronisiersignal synchronisiert ist, von einem Host empfängt und ein Bild auf einem Bildschirm anzeigt, der aus einer Vielzahl horizontaler Zeilen besteht, wobei jede der horizontalen Zeilen eine Vielzahl von Bildpunkten aufweist.

9. Bildsignal-Umsetzungsvorrichtung, die zum Umwandeln eines analogen Bildsignals in ein digitales Bildsignal vorgesehen ist, wobei die Vorrichtung aufweist:
einen Speicher (110) zum Speichern des digitalen Bildsignals;
einen Horizontal-Ausgabegenerator (108) zum Empfangen eines ersten und eines zweiten Datensignals (TA, PW) und zum Erzeugen eines Horizontal-Ausgangssignals (Hout) unter Verwendung dieser Datensignale und eines Vertikal-Synchronisiersignals (Vsync), wobei das digitale Bildsignal synchron zu dem Horizontal-Ausgangssignal ist, die Bildpunktanzahl pro Zyklus des Horizontal-Ausgangssignals (Hout) gleich einem Wert des ersten Datensignals (TA) ist und die Bildpunktanzahl pro Impulsdauer des Horizontal-Ausgangssignals gleich einem Wert des zweiten Datensignals (PW) ist; und
eine Speichersteuereinrichtung (118) zum Freigeben des digitalen Bildsignals, das in dem Speicher zu speichern ist.