DE19723876B4

DE19723876B4 - Signalübertragungsvorrichtung

Info

Publication number: DE19723876B4
Application number: DE19723876A
Authority: DE
Inventors: Toshitsugu Takekuma; Akira Yamagiwa; Takashi Moriyama; Ryoichi Kurihara
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-06-07
Filing date: 1997-06-06
Publication date: 2005-02-17
Anticipated expiration: 2017-06-07
Also published as: CN1266622C; CN1153148C; US6211703B1; US6580295B2; CN1534495A; US20010005146A1; US6768346B2; DE19723876A1; CN1171576A; US20030184345A1

Abstract

Signalübertragungsvorrichtung mit
einem ersten Schaltungsblock (32) mit einer ersten Ausgangsschaltung (11, 11A) zur Erzeugung eines ersten Signals und einer zweiten Ausgangsschaltung (12) zur Erzeugung eines zweiten Signals,
mehreren zweiten Schaltungsblöcken (30, 34) mit jeweils einer ersten Empfangsschaltung (50) zum Empfang des ersten Signals und einer zweiten Empfangsschaltung (51) zum Empfang des zweiten Signals, und
einem Signalbus (15 bis 17), der den ersten mit den zweiten Schaltungsblöcken verbindet,
dadurch gekennzeichnet, daß der Signalbus eine erste Übertragungsleitung (15) zur Übertragung des ersten Signals und eine zweite Übertragungsleitung (16) zur Übertragung des zweiten Signals aufweist, die an die Länge der ersten Übertragungsleitung (15) angepaßt ist, so daß in jedem zweiten Schaltungsblock die zweite Empfangsschaltung (51) das zweite Signal jeweils synchron zum Empfang des ersten Signals durch die erste Empfangsschaltung (50) empfängt.

Description

Die Erfindung betrifft eine Signalübertragungsvorrichtung, insbesondere zur schnellen Signalübertragung zwischen Komponenten (typischerweise integrierten Schaltungen), die innerhalb einer Workstation, eines PC oder dergleichen untergebracht sind.

3 zeigt ein Beispiel von Speicherschaltungen, wie sie bei derzeitigen Workstations oder PCs verwendet werden.

In 3 repräsentiert die Bezugszahl 30 Speichermodule mit jeweils mehreren Speicher-LSIs 31, und 32 repräsentiert eine Speichersteuerung zum Steuern der Speicher-LSIs 31, wobei sie in die Speicher-LSIs 31 einzuschreibende Daten sendet und aus diesen ausgelesene Daten empfängt.

Die Speichersteuerung 32 verfügt manchmal über gesonderte integrierte Schaltungen, die zum Teil zum Steuern der Speicher-LSIs 31 und zum anderen Teil zum Senden der einzuschreibenden Daten und zum Empfangen der gelesenen Daten verwendet werden.

Es sei angenommen, dass die obengenannten Speicher-LSIs vom Typ mit synchronem Takt sind. Speicher vom Typ mit synchronem Takt sind z. B. SDRAMs (Synchronous Dynamic Random Access Memories).

Die Speichersteuerung 32 ist auf einer Hauptplatine 33 angebracht, und die Speichermodule 30 sind ebenfalls mittels Verbindern 34 auf der Hauptplatine angebracht.

Obwohl gemäß der Darstellung von 3 acht Speichermodule auf der Hauptplatine montiert sind, hängt die Anzahl der Module vom Umfang und der Spezifizierung des Systems oder von der Aufgabe ab, die der Benutzer lösen möchte.

Die Funktion der Speicherschaltungen wird nun kurz wie folgt beschrieben.

Ein Steuersignal und das zu schreibende Datensignal werden von der Speichersteuerung über eine Signalübertragungsleitung 35 auf der Hauptplatine sowie über den Verbinder 34 und einen Kontakt 36 und eine Übertragungsleitung 37 an jedem Speichermodul an den LSI-Speicher 31 auf dem Modul übertragen. Außerdem werden, wenn Daten ausgelesen werden, die aus dem LSI-Speicher 31 gelesenen Daten über die Übertragungsleitung 37 und den Kontakt 36 am Modul, den Verbinder 34 sowie die Übertragungsleitung 35 auf der Hauptplatine an die Speichersteuerung 32 übertragen.

Die Übertragungsleitung 35 wird als Speicherbus bezeichnet. 3 zeigt nur einen unter mehreren Speicherbussen.

Obwohl das Steuersignal und das Datensignal wie oben beschrieben an die SDRAMs geliefert werden, wird diesen auch ein Taktsignal zugeführt. Die Übertragungsleitung für das Taktsignal ist in 3 nicht dargestellt. Die Taktübertragungsleitung erstreckt sich von der Taktquelle unmittelbar zur Speichersteuerung und den LSI-Speichern innerhalb jedes Speichermoduls, oder über frequenzteilende Schaltungen oder Verteilungsschaltungen zu diesen.

Einige Signalübertragungsleitungen zwischen den integrierten Schaltungen innerhalb eines derartigen Speichersystems bestehen aus einem einphasigen Taktsystem unter Verwendung von Flip-Flops.

Diese Technik ist im einzelnen z. B. in "VLSI SYSTEM DESIGN, FUNDAMENTALS OF CIRCUITS AND PACKAGING" (herausgegeben von Maruzen, 1995), S. 356–360 beschrieben.

2 zeigt ein Beispiel des einfachsten einphasigen Taktsystems, bei dem eine Ausgangsschaltung und eine Eingangsschaltung in eineindeutiger Beziehung über eine Übertragungsleitung miteinander verbunden sind. In 2 sind ein Schaltungsblock 21, der ein Flip-Flop 24 und die Ausgangsschaltung 26 enthält, und ein Schaltungsblock 22 dargestellt, der die Eingangsschaltung 27 und ein Flip-Flop 25 enthält. Außerdem überträgt die Übertragungsleitung 23 das Signal vom Schaltungsblock 21 an den Schaltungsblock 22.

Den Flip-Flops 24 und 25 wird ein Takt unmittelbar von einem Taktgenerator oder von diesem über Verteilungs- oder Frequenzteilerschaltungen zugeführt. Obwohl es in 2 nicht dargestellt ist, wird im allgemeinen das Eingangssignal für das Flip-Flop 24 innerhalb des Schaltungsblocks 21 erzeugt, und das Ausgangssignal des Flip-Flops 25 wird an eine andere Schaltung innerhalb des Schaltungsblocks 22 geliefert.

Außerdem wird, während wie oben beschrieben das Eingangssignal für das Flip-Flop 24 innerhalb des Schaltungsblocks 21 erzeugt wird, dasselbe manchmal in einem anderen Schaltungsblock erzeugt und direkt an das Flip-Flop geliefert. Auf ähnliche Weise wird das Ausgangssignal des Flip-Flops 25 nicht notwendigerweise einer Eingangsschaltung innerhalb des Schaltungsblocks 22 zugeführt, sondern es wird manchmal unmittelbar an eine Eingangsschaltung innerhalb eines anderen Schaltungsblocks geliefert.

Der Grundbetrieb der in 2 dargestellten Schaltungen wird nachfolgend beschrieben.

Es sei angenommen, dass den Flip-Flops 24 und 25 ein Taktsignal zugeführt wird. Das Flip-Flop 24 erzeugt synchron mit diesem Takt die Daten, wie sie mit dem Takt im vorigen Zyklus eingespeichert wurden, und es überträgt sie an den Eingangsabschnitt der Ausgangsschaltung 26, deren Ausgangsabschnitt es ermöglicht, die Daten über die Übertragungsleitung 23 zu übertragen. Die Daten auf der Übertragungsleitung 23 werden über die Eingangsschaltung 27 an den Eingangsabschnitt des Flip-Flops 25 geliefert, wo die Daten synchron mit dem Takt eingespeichert werden.

Das Design des einphasigen Taktsystems sorgt dafür, dass Takte mit derselben Phase an jedes der Flip-Flops geliefert werden. Das Gleichstellen der Phase des Takts an ein Flip-Flop mit dem an ein anderes Flip-Flop erfolgt im allgemeinen durch Einstellen der Längen der Signalleitungen vom Taktgenerator oder vom Ende des Verteilers oder der Seite des Frequenzteilers zum Takteingangsabschnitt jedes Schaltungsblocks, oder durch Einstellen der kapazitiven Lasten beider Übertragungsleitungen für das Taktsignal, wodurch die Signalverzögerung in einem Drahtleiter derjenigen in den anderen Übertragungsleitungen gleichgemacht wird.

Dieses einphasige Taktsystem verwendet im allgemeinen ein hoch-wirkungsvolles Übertragungssystem, bei dem ein Signal pro Zyklus übertragen wird und auf der Empfangsseite im nächsten Zyklus eingespeichert wird. Bei diesen Verfahren muss die Zykluszeit t_Zyklus der folgenden Bedingung genügen: tZyklus > tVerzögerung(max) – tpd(max) + tEinschwing(max) + tZeitversatz(max),wobei t_Verzögerung(max) die Taktzugriffszeit des Schaltungsblocks 21 oder diejenige Zeit ab dem Zeitpunkt, zu dem der Takt dem Schaltungsblock 21 zugeführt wird, bis zum Zeitpunkt ist, zu dem Daten vom Schaltungsblock 21 erzeugt werden, t_pd(max) die Ausbreitungszeit ist, in der das vom Schaltungsblock 21 erzeugte Signal den Schaltungsblock 22 erreicht, t_Einschwing(max) die Einschwingzeit des Schaltungsblocks 22 oder die Zeit ist, in der der logische Wert (hoher oder niedriger Pegel) eines Signals an den Schaltungsblock 22 vor dem Takt an den Schaltungsblock 22 eindeutig werden muss, und t_Zeitversatz(max) ist der Taktzeitversatz zwischen den Takten an die Schaltungsblöcke 21 und 22. Die Angabe (max) in der obigen Bedingung zeigt den Maximalwert des zugehörigen Werts unter Berücksichtigung von Schwankungen der Temperatur und der Prozessführung an.

In den Speicherschaltungen ist die Ausbreitungszeit t_pd groß, wenn die Übertragungleitungen zwischen den Schaltungsblöcken (Speichersteuerung und Speichermodule) relativ lang sind. Wenn die Verbinder-Abstandsweite ungefähr 1 cm (400 mil) beträgt und wenn sechzehn Speichermodule verwendet werden, beträgt die Ausbreitungszeit t_pd 3 bis 4 ns.

Wenn t_pd(max) den Wert 4 ns hat und die Zyklusrate 33 MHz beträgt, beträgt das Verhältnis von t_pd zur Periode von 30 ns nur ungefähr 0,1, und demgemäß kann die Bedingung t_Zyklus > t_Verzögerung(max) – t_pd(max) + t_Einschwing(max) + t_Zeitversatz(max) durch schnellen Betrieb der Schaltungsblöcke erfüllt werden.

Wenn jedoch die Zyklusrate auf 250 MHz erhöht wird, entspricht die Periode t_pd(max) oder 4 ns. Demgemäß kann das System selbst dann nicht realisiert werden, wenn die Schaltungsblöcke mit höherer Geschwindigkeit betrieben werden. Da die Werte von t_Verzögerung(max), t_Einschwing(max) und t_Zeitversatz(max) durch Verringern der Größe von Bauteilen verringert werden können, kann die Bedingung t_Zyklus > t_Ver _zögerung(max) – t_pd(max) + t_Einschwing(max) + t_Zeitversatz(max) tatsächlich nur bei ungefähr 100 MHz, aber nicht bei 200 MHz, erfüllt werden. So können die Schaltungsblöcke vom Designgesichtspunkt her nicht mit einer höheren Zyklusrate als einer solche von 100 MHz betrieben werden.

Für schnelleren Betrieb existiert eine Überlegung dahingehend, dass für ein Fenster gesorgt wird, d. h. für ein Signalgültigkeitsintervall, abweichend von der obigen Verzögerungsberechnung. Obwohl die Verzögerungsberechnung berücksichtigt, ob Signalübertragung unter der Bedingung möglich ist oder nicht, dass die Phase des Takts an die Ausgangsschaltung derjenigen des Takts an die Eingangsschaltung gleichgemacht wird, ermöglicht die Fensterbetrachtung eine viel höhere Betriebsgeschwindigkeit durch Hinzufügen einer Versatzeinstellung zur Taktphase.

Das Hinzufügen einer Versatzeinstellung zur Taktphase bedeutet, dass, wie es beispielhaft in 3 dargestellt ist, die Phase des Takts an die Speichermodule gegenüber der Phase des Takts an die Speichersteuerung voreilt oder nacheilt.

Wenn die Schreibverzögerungszeit kürzer als die Leseverzögerunszeit ist, wird die Zyklusrate beim Verzögerungsberechnungsverfahren entsprechend der Leseverzögerungszeit be stimmt. Im Fensterbetrachtungsfall wird die Phase des Takts an den LSI-Speicher so verändert, dass sie voreilt, was dafür sorgt, dass die Lesedaten schnell erzeugt werden. Demgemäß erhöht das obige Ergebnis die Zeit zwischen der Taktflanke am LSI-Speicher und der Taktflanke im nächsten Zyklus an die Speichersteuerung, wodurch für eine längere Zeit gesorgt ist, als sie der Leseverzögerungszeit entspricht. Anders gesagt, wird, wenn daran gedacht wird, für eine Fensterzeit zu sorgen, die Fensterzeit t_Fenster oder tFenster – tZyklus + tOH – tVerzögerung(max)anstelle der obigen Bedingung dazu verwendet, das System zu konzipieren.

t_OH ist die Datenausgabe-Aufrechterhaltezeit, in der das Ausgangssignal vom Ausgangsschaltungsblock, der mit einem Takt ein Ausgangssignal erzeugt, nach dem Zuführen des nächsten Takts auf den Datenwert (oder dessen Zyklus) umgeschaltet wird. Diese Zeit entspricht t_Verzögerung(min), d. h. dem Minimalwert von t_Verzögerung, oder dem obigen.

Hinsichtlich des Schätzwerts von t_Fenster ist es erforderlich, die folgende Bedingung zu erfüllen: tFenster > tpd(max – min) + tEinschwingen(max) + tHalten(max)wobei t_pd(max – min) die Differenz zwischen dem Maximal- und dem Minimalwert von t_pd ist. In 3 ist der Maximalwert die Ausbreitungszeit zwischen der Speichersteuerung und dem entferntesten Modul, und das Minimum ist die Ausbreitungszeit zwischen der Speichersteuerung und dem nächstliegenden Modul. Anders gesagt, zeigt der Wert t_Verzögerung(max – min) die Differenz der Ausbreitungszeiten abhängig von der Position der Speichermodule an.

Wenn die Fensterzeit hinsichtlich der Zeit zum Schreiben von Daten und zum Lesen von Daten in bzw. aus den Speichermodulen betrachtet wird, und wenn die Bedingung t_Fenster > t_pd(max – min) + t_Einschwingen(max) + t_Halten(max) erfüllt ist, ist es erforderlich, die Versatzwerte der Taktphasen so einzustellen, dass die Einschwingzeit und die Haltezeit sicher im Wert t_Fenster – t_pd(max – min) liegen.

Dieses Verfahren ermöglicht es, die Betriebsgeschwindigkeit leicht zu erhöhen, jedoch kann, wenn die Systemgröße, z. B. die Anzahl der montierten Module, wie in 3 dargestellt, erhöht wird, der Wert t_pd(max – min) nicht vernachlässigt werden, und es ist immer noch schwierig, die Betriebsgeschwindigkeit zu erhöhen.

D. h., dass die Forderung hinsichtlich schnellerer Übertragung den Effekt der Differenz zwischen der Ausbreitungszeit, in der das Signal von der Speichersteuerung an das nächstliegende Speichermodul übertragen wird, und der Ausbreitungszeit, in der das Signal von der Speichersteuerung an das entfernteste Speichermodul übertragen wird, erhöht. Demgemäß ist es schwierig, ein Speichersystem für schnelleren Betrieb zu konzipieren.

Dasselbe Problem tritt nicht nur beim Speichersystem, sondern auch bei der Signalübertragung zwischen Schaltungen zum Senden und Empfangen von Signalen synchron mit einem Takt auf, z. B. beim Prozessorbus eines Mehrprozessorensystems unter Verwendung mehrerer Mikroprozessoren.

Ein Beispiel für die stern- oder baumförmige Verteilung eines Taktsignals von einer zentralen Taktausgabeschaltung zu einer großen Anzahl verschiedener Schaltungsblöcke ist in DE-T-68 926 598 angegeben, die EP-B-0 359 177 entspricht. Dieser Stand der Technik versucht das bei hohen Taktfrequenzen auftretende Problem der Laufzeitunterschiede dadurch anzugehen, daß das Taktsignal auf den einzelnen Leitungen, auf denen es stern- oder baumförmig verteilt wird, individuell so verzögert wird, daß es an allen Schaltungsblöcken gleichzeitig ankommt. So sollen wenigsten die Laufzeitunterschiede auf den unterschiedlichen Leitungen für das Taktsignal vermieden werden. Laufzeit- und Synchronisationsprobleme zwischen dem Taktsignal und den übrigen Signalen, die auf anderen Übertragungsleitungen übermittelt werden, sind in dieser Druckschrift nicht angesprochen.

DE-A-44 04 443 und DE-C-34 10 803 betreffen Synchronisationsprobleme bei der seriellen Datenübertragung wie beispielsweise bei der Übertragung mehrerer Signale unterschiedlicher Sendevorrichtungen auf einem einzigen seriellen Übertragungsmedium im Zeitmultiplexverfahren.

Der Erfindung liegt die Aufgabe zugrunde, eine Signalübertragungsvorrichtung zu schaffen, die eine sichere Signalübertragung auch bei hohen Geschwindigkeiten erlaubt.

Die Lösung dieser Aufgabe gelingt mit der Vorrichtung nach Anspruch 1. Die Unteransprüche betreffen bevorzugte Ausführungsbeispiele der Erfindung.

Gemäß einem Ausführungsbeispiel der Erfindung ist ein Signalübertragungssystem mit folgendem geschaffen: einer Taktausgabeschaltung zum Erzeugen eines Taktsignals, einem ersten Schaltungsblock zum Erzeugen eines zweiten Signals, einer Mehrzahl zweiter Schaltungsblöcke zum Empfangen des Taktsignals, einer Schaltungsplatine, auf der die mehreren zweiten Schaltungsblöcke in einer Zeile angebracht sind, einer ersten Übertragungsleitung zum Übertragen des Taktsignals und einer zweiten Übertragungsleitung zum Übertragen des zweiten Signals vom ersten Schaltungsblock zu den zweiten Schaltungsblöcken, wobei die erste Übertragungsleitung von der Taktausgabeschaltung zu den mehreren zweiten Schaltungsblöcken verlegt ist und sie mit diesen in Reihe verbunden ist, und wobei die zweite Übertragungsleitung ausgehend vom ersten Schaltungsblock zu den zweiten Schaltungsblöcken verlegt ist und mit diesen in Reihe geschaltet ist, wodurch die erste und die zweite Übertragungsleitung mit den zweiten Schaltungsblöcken verbunden sind.

Daher sind der Abstand, über den das Taktsignal von der Taktausgangsschaltung an einen beliebigen der zweiten Schaltungsblöcke übertragen wird und der Abstand, über den das zweite Signal vom ersten Schaltungsblock an die zweiten Schaltungsblöcke übertragen wird, im wesentlichen gleich. So ist es möglich, wenn die zweiten Schaltungsblöcke das zweite Signal synchron mit dem Taktsignal einspeichern, den Effekt einer Ausbreitungsverzögerung betreffend das zweite Signal zwischen den Schaltungen zu unterdrücken.

Außerdem sind die erste und die zweite Übertragungsleitung jeweils vom ersten Schaltungsblock zum entferntesten zweiten Schaltungsblock oder einer noch entfernteren Position verlegt und von dort zurückgeführt, wobei sie sich bis zum nächsten der zweiten Schaltungsblöcke und zum ersten Schaltungsblock zurückerstrecken, um Vorwärts- und Rückwärts-Übertragungsleitungsabschnitte auszubilden, und einige der zweiten Schaltungsblöcke sind mit den Vorwärtsabschnitten der ersten und zweiten Übertragungsleitung verbunden, wobei die restlichen zweiten Schaltungsblöcke mit den Rückwärtsabschnitten der ersten und zweiten Übertragungsleitungen verbunden sind, um dadurch die Dichte der Lasten zu verringern.

Darüber hinaus ist ein Signalübertragungssystem mit folgendem geschaffen: einer Taktausgabeschaltung zum Erzeugen eines Taktsignals, einem ersten Schaltungsblock zum Erzeugen eines zweiten Signals und zum Empfangen eines dritten Signals, mehreren zweiten Schaltungsblöcken zum Empfangen des zweiten Signals und zum Erzeugen des dritten Signals, einer Schaltungsplatine, auf der die mehreren dritten Schaltungsblöcke in einer Zeile montiert sind, ersten Übertragungsleitungen zum Übertragen des Taktsignals, einer zweiten Übertragungsleitung zum Übertragen des zweiten Signals vom ersten Schaltungsblock an die zweiten Schaltungsblöcke und einer dritten Übertragungsleitung zum Übertragen des dritten Signals von den zweiten Schaltungsblöcken an den ersten Schaltungsblock, wobei die erste Übertragungsleitung von der Taktausgangsschaltung zu den mehreren zweiten Schaltungsblöcken verlegt ist und mit diesen in Reihe geschaltet ist, die zweite und dritte Übertragungsleitung vom ersten Schaltungsblock zu den mehreren zweiten Schaltungsblöcken verlegt und mit diesen in Reihe geschaltet sind, die zweite Übertragungsleitung vom ersten Schaltungsblock zum entferntesten der zweiten Schaltungsblöcke oder zu einer noch entfernteren Position verlegt ist und von dieser zurückgeführt ist, wobei sie sich zurück bis zum dem ersten Schaltungsblock nächstliegenden der zweiten Schaltungsblöcke erstreckt, um Vorwärts- und Rückwärtsübertragungsleitungsabschnitte auszubilden, wobei die ersten und dritten Übertragungsleitungen vom ersten Schaltungsblock bis zum entferntesten der zweiten Schaltungsblöcke oder bis zu einer entfernteren Position verlegt sind und von dort zurückgeführt sind, wobei sie sich bis zum dem ersten Schaltungsblock nächstliegenden der zweiten Schaltungsblöcke hin erstrecken, wobei sie dann den ersten Schaltungsblock erreichen, um Vorwärts- und Rückwärts-Übertragungsleitungsabschnitte zu bilden, wobei einige der zweiten Schaltungsblöcke mit den Vorwärtsabschnitten der ersten und zweiten Übertragungsleitungen verbunden sind, wobei die restlichen zweiten Schaltungsblöcke mit den Rückwärtsabschnitten der ersten und zweiten Übertragungsleitungen verbunden sind und wobei die einigen zweiten Schaltungsblöcke, die mit dem Vorwärtsabschnitt der ersten Übertragungsleitung verbunden sind, mit dem Rückwärtsabschnitt der dritten Übertragungsleitung verbunden sind, wobei die restlichen zweiten Schaltungsblöcke mit dem Vorwärtsabschnitt der dritten Übertragungsleitung verbunden sind.

Daher sind die Beziehung des Abstands, über den das Taktsignal an einen beliebigen der zweiten Schaltungsblöcke übertragen wird, zum Abstand, über den das zweite Signal von der ersten Ausgangsschaltung an die zweiten Schaltungsblöcke übertragen wird, und die Beziehung des Abstands, über den das von den zweiten Schaltungsblöcken erzeugte dritte Signal synchron mit dem Taktsignal den ersten Schaltungsblock erreicht, zum Abstand, über den das Taktsignal, bei dem die zweiten Schaltungsblöcke das dritte Signal erzeugen, den ersten Schaltungsblock erreicht, im wesentlichen konstant, unabhängig von den Positionen der angebrachten zweiten Schaltungsblöcke. Außerdem ist es möglich, wenn die zweiten Schaltungsblöcke das zweite Signal synchron mit dem Taktsignal einspeichern, und wenn der erste Schaltungsblock das dritte Signal einspeichert, den Effekt der Ausbreitungsverzögerung der zweiten und dritten Signale zwischen den Schaltungen zu unterdrücken.

Auch ist ein Signalübertragungssystem mit folgendem geschaffen: einem ersten Schaltungsblock mit einer ersten Ausgangsschaltung zum Erzeugen eines ersten Signals, einer zweiten Ausgangsschaltung zum Erzeugen eines zweiten Signals, einer ersten Empfangsschaltung zum Empfangen eines dritten Signals und einer zweiten Empfangsschaltung zum Empfangen eines vierten Signals, mehreren zweiten Schaltungsblöcken, von denen jeder eine dritte Empfangsschaltung zum Empfangen des ersten Signals, eine vierte Empfangsschaltung zum Empfangen des zweiten Signals, eine dritte Ausgangsschaltung zum Erzeugen des dritten Signals und eine vierte Ausgangsschaltung zum Erzeugen des vierten Signals aufweist, und einer ersten, zweiten, dritten und vierten Übertragungsleitung zum Übertragen eines ersten, zweiten, dritten und vierten Signals zwischen dem ersten Schaltungsblock und den zweiten Schaltungsblöcken, wobei die erste, zweite, dritte und vierte Übertragungsleitung vom ersten Schaltungsblock zum entferntesten der zweiten Schaltungsblöcke oder zu einem entfernteren Ort verlegt sind und sie von dort zurückgeführt sind, um Vorwärts- und Rückwärtsabschnitte auszubilden, wobei einige der zweiten Schaltungsblöcke mit den Vorwärtsabschnitten für das erste und dritte Signal verbunden sind, wobei die restlichen zweiten Schaltungsblöcke mit den Rückwärtsabschnitten verbunden sind, wobei die einigen zweiten Schaltungsblöcke, die mit dem Vorwärtsabschnitt für das erste Signal verbunden sind, mit den Rückwärtsabschnitten für das zweite und vierte Signal verbunden sind, und wobei die anderen zweiten Schaltungsblöcke mit den Vorwärtsabschnitten verbunden sind, wobei die zweite Empfangsschaltung das vierte Signal synchron mit dem dritten Signal einspeichert und die vierte Empfangsschaltung das vierte Signal synchron mit dem ersten Signal einspeichert. Wenn die zweiten Schaltungsblöcke Daten erzeugen, kann der erste Schaltungsblock ein Zeitsteuersignal erzeugen, gemäß dem die Daten empfangen werden.

Die Erfindung wird im folgenden anhand von durch Figuren veranschaulichten Ausführungsbeispielen näher beschrieben.
1 ist ein Diagramm betreffend eine Modifizierung des ersten Ausführungsbeispiels der Erfindung, wobei eine Speichersteuerung und ein Muster von Übertragungsleitungen dargestellt ist, über die die Speichersteuerung mit Speichermodulen verbunden ist.
2 zeigt ein herkömmliches Signalübertragungssystem gemäß dem einphasigen Taktsystem.
3 zeigt ein herkömmliches Speichersystem mit auf einer Schaltungsplatine angebrachten Speichermodulen sowie mit Schaltungen.
4 ist ein Diagramm zum ersten Ausführungsbeispiel der Erfindung, das die Erfindungsbeziehung zwischen der Spei chersteuerung und Speichermodulen sowie ein Muster von Übertragungsleitungen zeigt.
5 ist ein Diagramm zum zweiten Ausführungsbeispiel der Erfindung, das die Verbindungsbeziehung zwischen der Speichersteuerung und Speichermodulen sowie ein Muster von Übertragungsleitungen zeigt. Diese Figur zeigt auch, dass dann, wenn die Erfindung auf eine Schaltung vom Typ mit gemeinsamer Eingabe/Ausgabe angewandt wird, die Richtung des Taktsignals zum Zeitpunkt des Lesens entgegengesetzt zu der zum Zeitpunkt des Schreibens ist.
6 ist ein Diagramm einer anderen Modifizierung des ersten Ausführungsbeispiels der Erfindung, und es zeigt die Verbindungsbeziehung zwischen der Speichersteuerung und Speichermodulen sowie ein Muster von Übertragungsleitungen.
7 und 8 sind Diagramme betreffend Modifizierungen des zweiten Ausführungsbeispiels der Erfindung, die jeweils die Verbindungsbeziehung zwischen der Speichersteuerung und Speichermodulen sowie ein Muster von Verdrahtungsleitern zeigen.
9 ist ein Diagramm zum dritten Ausführungsbeispiel der Erfindung, das die Verbindungsbeziehung zwischen der Speichersteuerung und Speichermodulen sowie ein Muster von Übertragungsleitungen zeigt. Dieses Ausführungsbeispiel stellt die Anwendung auf Signalübertragung in einer einzigen Richtung dar.
10 und 11 sind Diagramme hinsichtlich Modifizierungen des dritten Ausführungsbeispiels der Erfindung, und sie zeigen jeweils die Verbindungsbeziehung zwischen der Speichersteuerung und Speichermodulen sowie ein Muster von Übertragungsleitungen.
12 ist ein Diagramm zum vierten Ausführungsbeispiel der Erfindung, und es zeigt die Verbindungsbeziehung zwischen der Speichersteuerung und Speichermodulen sowie ein Muster von Übertragungsleitungen.
13, 14, 15 und 16 zeigen Beispiele zur Montage von Schaltungskomponenten eines Speichersystems, bei dem die Erfindung angewandt ist.
17 ist ein Blockdiagramm eines Informationsverarbeitungssystems.
18 zeigt das äußere Aussehen eines Speichermoduls.
19 zeigt eine Übertragungsleitung für Daten auf dem Speichermodul.
20 zeigt Übertragungsleitungen für Adressen-/Steuerungs-/Taktsignale.
21 zeigt eine SDRAM-Schaltung vom Typ mit getrennter Eingabe/Ausgabe auf dem Speichermodul.
22 zeigt eine Pufferschaltung, die in die Übertragungsleitungen für Adressen-/Steuerungs-/Taktsignale auf dem Speichermodul eingefügt ist.
23 zeigt einen in die Übertragungsleitung für Daten auf dem Speichermodul eingefügten Widerstand.
24 zeigt einen in die Leiter für Adressen-/Steuerungs-/Taktsignale auf dem Speichermodul eingefügten Widerstand.
25 zeigt eine Pufferschaltung und einen Widerstand, die in die Übertragungsleitungen für Adressen-/Steuerungs-/Taktsignale auf dem Speichermodul eingefügt sind.
26 zeigt eine SDRAM-Schaltung vom Typ mit gemeinsamer Eingabe/Ausgabe auf dem Speichermodul.
27 zeigt die Adressen-/Steuerungs-/Taktsignal-Eingangsschaltung des SDRAM auf dem Modul.
28 zeigt die Taktausgangsschaltung einer Speichersteuerung mit einer in dieser vorhandenen PLL-Schaltung.
29 zeigt die Taktausgangsschaltung der Speichersteuerung mit einer außerhalb derselben vorhandenen PLL-Schaltung.
30 zeigt die Taktausgangsschaltung der Speichersteuerung mit einer innerhalb derselben vorhandenen PLL-Schaltung.
31 zeigt die Takteingangsschaltung der Speichersteuerung mit einer außerhalb derselben vorhandenen PLL-Schaltung.
32 zeigt eine Speichersteuerung vom Typ mit gemeinsamer Eingabe/Ausgabe, wobei die PLL-Schaltung innerhalb der Speichersteuerung vorhanden ist.
33 zeigt eine Speichersteuerung vom Typ mit gemeinsamer Eingabe/Ausgabe, wobei die PLL-Schaltung außerhalb der Speichersteuerung vorhanden ist.
34 zeigt die Takteingabe in das Speichermodul mit der PLL-Schaltung.
35 zeigt die Speichersteuerung mit einer Zeitsteuerschaltung.
36A zeigt ein erfindungsgemäßes Speichersystem mit einer erfindungsgemäßen Schaltung für geänderte Zeitsteuerung.
36B ist eine vergrößerte Ansicht einer PLL-Schaltung mit einer Frequenzteilerschaltung, wie in 36A mit X dargestellt.
37A zeigt das fünfte Ausführungsbeispiel der Erfindung.
37B zeigt eine PLL-Schaltung mit einer Frequenzteilerschaltung, die entweder außerhalb oder innerhalb der Speichersteuerung vorhanden ist.
38 zeigt die Taktausgangsschaltung der Speichersteuerung vom Typ mit getrennter Eingabe/Ausgabe, wobei die PLL-Schaltung innerhalb der Speichersteuerung vorhanden ist.
39 zeigt die Taktausgangsschaltung der Speichersteuerung vom Typ mit getrennter Eingabe/Ausgabe, wobei die PLL-Schaltung außerhalb der Speichersteuerung vorhanden ist.
40 zeigt die Takteingabe in das Speichermodul mit SDRAM-Schaltung vom Typ mit getrennter Eingabe/Ausgabe.
41 zeigt die Takteingabe in das Speichermodul mit den Einfügewiderständen und der SDRAM-Schaltung vom Typ mit getrennter Eingabe/Ausgabe.
42 zeigt das Speichermodul mit Pufferschaltung vom Registertyp und der SDRAM-Schaltung vom Typ mit gemeinsamer Eingabe/Ausgabe.
43 zeigt das Speichermodul mit der Pufferschaltung vom Durchschaltetyp und der SDRAM-Schaltung mit gemeinsamer Eingabe/Ausgabe.
44 zeigt das Speichermodul mit dem Einfügewiderstand, der Pufferschaltung vom Durchschaltetyp und der SDRAM-Schaltung vom Typ mit gemeinsamer Eingabe/Ausgabe.
45 zeigt das Speichermodul mit dem Einfügewiderstand, der Pufferschaltung vom Registertyp und der SDRAM-Schaltung vom Typ mit gemeinsamer Eingabe/Ausgabe.
46 zeigt das sechste Ausführungsbeispiel der Erfindung.
47 zeigt eine Modifizierung des sechsten Ausführungsbeispiels der Erfindung, wobei die Busübertragungsleitungen an einem Ende abgeschlossen sind.
48 zeigt eine andere Modifizierung des sechsten Ausführungsbeispiels der Erfindung.
49 zeigt das siebte Ausführungsbeispiel der Erfindung.
50 und 51 zeigen Modifizierungen des vierten Ausführungsbeispiels.
52 zeigt die Schaltung für geänderte Zeitsteuerung.
53 zeigt ein Beispiel des Speichermoduls beim sechsten Ausführungsbeispiel.
54 zeigt ein Beispiel des Speichermoduls beim siebten Ausführungsbeispiel.
55 ist ein Diagramm zum achten Ausführungsbeispiel der Erfindung.
Während die untenangegebenen Ausführungsbeispiele Beispiele zum Speicherbus im Speichersystem sind, ist die Erfindung nicht auf Speicherbusse beschränkt, sondern sie kann auf verschiedene andere Busse angewandt werden, die dazu erforderlich sind, Signale schnell zu übertragen, wie in Workstations und PCs, oder sie kann auf Signalverdrahtungsleiter angewandt werden, wie den Systembus (Prozessorbus), den Speicherbus und den Peripheriebus, wie in 17 dargestellt.
Ein Ausführungsbeispiel (das erste Ausführungsbeispiel) der Erfindung wird nun unter Bezugnahme auf die 1, 4 und 6, die die Übertragungsleitungen zum Verbinden der Speichersteuerung und der Speichermodule zeigen, die 28–31 sowie 35, die die Speichersteuerung im einzelnen zeigen, die 21, 40 und 41, die die Speichermodule im einzelnen zeigen, und die 13–16, 18–20 sowie 22–25 beschrieben, die Modifizierungen des Systems mit diesen angebrachten Komponenten zeigen.
4 ist ein Grunddiagramm für ein Übertragungsleitungsmuster und die Verbindung zwischen den Übertragungsleitungen und Verbindern gemäß dem ersten Ausführungsbeispiel der Erfindung. Gemäß 4 verfügt die Speichersteuerung 32 über Ausgangsschaltungen 11, 12 sowie Eingangsschaltungen 13, 14. Die Ausgangsschaltung 11 und die Eingangsschaltung 13 sind Schaltungen für ein Taktsignal. Die Ausgangsschaltung 12 und die Eingangsschaltung 14 sind Schaltungen für ein Datensignal. Es sind auch eine Taktübertragungsleitung 15 zum Übertragen des Taktsignals, eine Datenschreib-Übertragungsleitung 16 und eine Datenlese-Übertragungsleitung 17 dargestellt. Außerdem sind Verbinder 34A–34F dargestellt, mit denen die Speichermodule mit den montierten Speichervorrich tungen verbunden sind. Die Speichersteuerung 32, die Übertragungsleitungen 15, 16, 17 sowie die Verbinder 34A–34F sind auf einer Schaltungsplatine (Hauptplatine) montiert, die in 3 unter 33 dargestellt ist.
Außerdem sind Übertragungsleitungen 15A, 15B, 16A und 17A dargestellt, die auf einer anderen Platine (Modul) als der Hauptplatine verlegt werden, wenn die Speichersteuerung 32 auf diesem Modul montiert wird. Selbst wenn die Speichersteuerung 32 auf der Hauptplatine montiert wird, werden diese Übertragungsleitungen manchmal auf der Hauptplatine ausgebildet, was abhängig vom Layout der Hauptplatine erfolgt, jedoch sind sie nicht notwendigerweise vorhanden.
Die Verbinder 34A–34F sind zueinander parallel in einer Richtung auf der Hauptplatine angebracht, wie es in 3 dargestellt ist. Die Übertragungsleitungen 15–17 erstrecken sich so ausgehend von der Speichersteuerung 32, dass sie die Verbinder 34A–34F der Reihenfolge nach schneiden, und nachdem sie den entferntesten Verbinder 34F geschnitten haben, sind sie zurückgeführt (U-Biegung), und sie schneiden die Verbinder 34F–34A erneut in der umgekehrten Reihenfolge. In 4 kennzeichnen die kleinen schwarzen Kreise die Verbindungsstellen zwischen den Leitern 15–17 und den Verbindern 34A–34F.
Der Taktleiter 15 und die Datenschreib-Übertragungsleitung 16 sind mit den Verbindern 34A, 34C, ... 34E verbunden, bevor sie zurückgebogen sind, und sie sind nach der U-Biegung mit den Verbindern 34F ..., 34D, 34B verbunden.
Die Datenlese-Übertragungsleitung 17 ist in einer Beziehung angeschlossen, die umgekehrt zu der der Taktübertragungsleitung 15 und der Datenschreib-Übertragungsleitung 16 ist. Anders gesagt, ist die Übertragungsleitung 17 vor der U-Bie gung mit den Übertragungsleitungen 34B, 34D, ..., 34F verbunden, und sie ist nach der U-Biegung mit den Verbindern 34E, ..., 34C, 34A verbunden.
So sind, wenn die Übertragungsleitungen mit den abwechselnden Verbindern verbunden sind, die Lasten an den Übertragungsleitungen gleichmäßig.
Obwohl die Taktübertragungsleitung 15, die Datenschreib-Übertragungsleitung 16 und die Datenlese-Übertragungsleitung 17 in 4 jeweils als Einzelleitung dargestellt sind, kann die Anzahl jeweiliger Übertragungsleitungen wahlfrei sein.
Die Speichermodule 30 sind in den Verbindern 34A–34F montiert. Die 18–27 zeigen Beispiele für die Speichermodule. Das Speichermodul 30 verfügt über mehrere montierte LSI-Speicher, wie es in 18 dargestellt ist. Ein LSI-Speicher ist wünschenswerterweise ein Speicher vom Typ mit synchronem Takt, z. B. ein SDRAM. Ein SDRAM empfängt ein Steuersignal und ein Adressensignal, und er schreibt Daten oder liest Daten synchron mit dem Takt.
Im Speichermodul 30 ist die Datenleitung zwischen einen Einzelkontakt 36 des Moduls und einen Einzelstift des SDRAM geschaltet, wie es in 19 dargestellt ist. Die Leitung für das Steuersignal und das Adressensignal ist zwischen den Einzelkontakt 36 des Moduls und die Stifte mehrerer SDRAMs geschaltet, wie es in 20 dargestellt ist. Während die Signale an alle SDRAMs verteilt werden, wie es in 20 dargestellt ist, können die Signale von einem Kontakt 36 an einige SDRAMs auf dem Modul verteilt werden, z. B. können mehrere CAS(Column Address Strobe = Spaltenadressenauswahl)-Signale einem Modul zugeführt werden.
Außerdem existieren Fälle, in denen eine Pufferschaltung 61 zwischen den Kontakt 36 und den SDRAM geschaltet ist, wie es in 22 dargestellt ist, ein Widerstand 60 in die Datensignalleitung eingefügt ist, wie es in 23 dargestellt ist, ein solcher Widerstand 60 in die Steuersignal-/Adressensignalleitung eingefügt ist, wie es in 24 dargestellt ist, oder sowohl die Pufferschaltung 61 als auch der Widerstand 60 zwischen den Kontakt und den SDRAM eingefügt sind, wie es in 25 dargestellt ist.
Der Widerstand, wie er gemäß 23 eingefügt ist, dient zur Impedanzanpassung zwischen den Übertragungsleitungen auf der Hauptplatine und dem Modul, wie es im einzelnen in den Dokumenten JP-A-5-334631 sowie JP-A-7-264957 beschrieben ist.
21 zeigt einen einzelnen SDRAM auf dem Sepichermodul 30, wobei die anderen Schaltungen weggelassen sind. Der SDRAM in 21 ist vom Typ mit getrennter Eingabe/Ausgabe. D. h., dass der SDRAM eine Eingangsschaltung 50 zum Empfangen des Takts, eine Eingangsschaltung 51 zum Empfangen von Daten und eine Ausgangsschaltung 52 zum Erzeugen von Daten aufweist.
Existierende SDRAMs sind vom Typ mit gemeinsamer Eingabe/Ausgabe, bei dem der Eingangsabschnitt der Eingangsschaltung sowie der Ausgangsabschnitt der Ausgangsschaltung innerhalb des LSI übereinstimmen, wie dies später beschrieben wird. Hier wird jedoch der Typ mit getrennter Eingabe/Ausgabe beschrieben, bei dem der Eingangsabschnitt der Eingangsschaltung vom Ausgangsabschnitt der Ausgangsschaltung getrennt ist.
Im SDRAM 31 werden Daten durch die Eingangsschaltung 51 empfangen oder geschrieben, und sie werden durch die Ausgangs schaltung 52 erzeugt oder gelesen, was synchron mit dem durch die Eingangsschaltung 50 empfangenen Taktsignal erfolgt.
Das Speichersystem dieses Ausführungsbeispiels verfügt über übliche Speichermodule 30, die mit einigen oder allen der Verbinder 34 verbunden sind.
4 zeigt ein Beispiel für den Prozess zum Einschreiben von Daten in die Speichermodule 30 des Speichersystems mit den in 21 dargestellten Speichermodulen 30, die mit den Verbindern auf der Hauptplatine verbunden sind.
Die Ausgangsschaltungen 12, 11 der Speichersteuerung 32 erzeugen Schreibdaten bzw. ein Taktsignal. Das Taktsignal kann nur zum Schreibzeitpunkt oder immer und kontinuierlich erzeugt werden.
Das erzeugte Taktsignal wird an die Taktübertragungsleitung 15, der Reihenfolge nach an die Verbinder 34A, 34C, ..., 34E, 34F, ..., 34D, 34B und erneut zurück an die Speichersteuerung übertragen. Die Schreibdaten werden auch auf ähnliche Weise an die Verbinder übertragen, da Verbindung mit den Verbindern in derselben Reihenfolge besteht.
Der SDRAM 31 der Speichermodule 30, wie mit beliebigen der Verbinder 34 verbunden, empfängt Daten von der Eingangsschaltung 51 synchron mit dem durch die Eingangsschaltung 50 empfangenen Taktsignal.
Wenn die Speichersteuerung 32 Daten liest, erzeugt sie das Taktsignal und das Steuersignal einschließlich der Adresse zum Lesen von Daten. Das von der Speichersteuerung 32 erzeugte Steuersignal wird auf dieselbe Weise wie zum Schreibzeitpunkt vom SDRAM 31 empfangen.
Der SDRAM 31 ermöglicht es der Ausgangsschaltung 52, die zugehörigen Daten synchron mit dem von der Eingangsschaltung 50 empfangenen Taktsignal an die Datenlese-Übertragungsleitung 17 zu liefern.
Die Datenlese-Übertragungsleitung 17 ist mit den Verbindern in umgekehrter Reihenfolge verbunden, als sie für die Datenschreib-Übertragungsleitung 16 gilt. Wenn das obige Speichermodul mit dem Verbinder 34 verbunden ist, werden die Daten von der Ausgangsschaltung 52 des SDRAM 31 über die Verbindungsstellen zwischen der Übertragungsleitung und den Verbindern 34A, 34C, ..., 34E, 34F, ..., 34D, 34B der Reihe nach übertragen, und sie kommen an der Speichersteuerung an. Das Taktsignal, mit dem der SDRAM 31 Daten erzeugt, wird zur Synchronisierung mit den am Verbinder 34A ausgegebenen Daten verwendet. Das Taktsignal wird über die Verbindungsstellen zwischen der Übertragungsleitung und den Verbindern 34A, 34C, ..., 34E, 34F, ..., 34D, 34B und zurück an die Speichersteuerung geliefert, auf dieselbe Weise, wie dies für die Daten auf der Leseübertragungsleitung 17 dient.
Die Speichersteuerung 32 empfängt von der Empfangsschaltung 14 die Lesedaten synchron mit dem Taktsignal, das über die Taktübertragungsleitung zurückgeführt wird und von der Empfangsschaltung 13 empfangen wird.
Da die Lesedaten und das Taktsignal im wesentlichen über denselben Weg vom Speichermodul 30 an die Speichersteuerung 32 übertragen werden, kann die Differenz zwischen den Verzögerungen dieser Signale vernachlässigt werden.
Demgemäß sind die Zeiten, in denen das Taktsignal und das Schreibdatensignal einen beliebigen Speichermodul erreichen, oder die Abstände, über die sie übertragen werden, im we sentlichen unabhängig vom Ort, an dem das Speichermodul angeschlossen ist, im wesentlichen gleich. Außerdem kann die Zeit, in der die Lesedaten die Speichersteuerung ausgehend vom Speichermodul erreichen, im wesentlichen mit derjenigen Zeit zur Übereinstimmung gebracht werden, in der das Taktsignal vom selben Speichermodul an die Speichersteuerung zurückgeliefert wird.
So ist die Summe aus der Datenschreib-Ausbreitungszeit und der Datenlese-Ausbreitungszeit im wesentlichen unabhängig von der Position eines Speichermoduls konstant. Demgemäß kann der Wert t_pd(max – min) in der Beziehung t_Fenster > t_pd(max – min) + t_Einschwing(max) + t_Halte(max) verringert werden, und demgemäß kann die Fenstertoleranz sichergestellt werden.
Andererseits ist es leicht, da die Zeit t_Fenster – t_pd(max – min) groß wird, wie oben beschrieben, leicht möglich, für eine Zeit zu sorgen, die länger als die Einschwingzeit und die Haltezeit ist.
4 zeigt auch ein Beispiel für die Art, auf die die Übertragungsleitungen mit den abwechselnden Verbindern vor und nach der U-Biegung verbunden werden.
Wenn angenommen wird, dass der "Vorwärtsabschnitt" der Taktübertragungsleitung von der Ausgangsschaltung 11 zum entferntesten (bezogen auf die Speichersteuerung) Verbinder 34F verläuft, der "Rückwärtsabschnitt" vom Verbinder 34F zur Eingangsschaltung verläuft, auf ähnliche Weise der "Vorwärtsabschnitt" der Schreibdaten-Übertragungsleitung von der Ausgangsschaltung 12 zum Verbinder 34F verläuft, wobei der restliche Abschnitt (vom Vorwärtsende des Vorwärtsabschnitts zur Seite des Speichermoduls) derselben ein "Rückkehrabschnitt" ist, der "Rückkehrabschnitt" der Lesedaten-Übertra gungsleitung vom Verbinder 34F zur Eingangsschaltung 14 verläuft und der restliche Abschnitt (d. h. der Rückwärtsabschnitt vom Verbinder 34A zum Verbinder 34F) ein "Vorwärtsabschnitt" ist, können die Verbinder gemäß der folgenden Regel angeschlossen werden:

(1) Wenn der "Vorwärtsabschnitt" der Taktübertragungsleitung mit Verbindern verbunden wird, wird der "Vorwärtsabschnitt" der Schreibdaten-Übertragungsleitung mit den Übertragungsleitungen verbunden, und der "Rückkehrabschnitt" der Lesedaten-Übertragungsleitung wird mit den Verbindern verbunden.
(2) Wenn der "Rückwärtsabschnitt" der Taktübertragungsleitung mit Verbindern verbunden wird, der "Rückkehrabschnitt" der Schreibdaten-Übertragungsleitung mit den Verbindern verbunden, und der "Vorwärtsabschnitt" der Lesedaten-Übertragungsleitung wird mit den Verbindern verbunden.

Für höhere Genauigkeit kann das Übertragungsleitungslayout gemäß den folgenden Überlegungen ausgeführt werden.

(1) Die Länge der Übertragungsleitung 15 von der Ausgangsschaltung 11 zur Eingangsschaltung 50 innerhalb des Moduls wird mit derjenigen der Übertragungsleitung 16 von der Ausgangsschaltung 12 zur Eingangsschaltung 51 innerhalb des Moduls zur Übereinstimmung gebracht, oder die Übertragungsleitungslasten werden zur Übereinstimmung gebracht.
(2) Die Länge der Übertragungsleitung 16 von der Ausgangsschaltung 12 zur Eingangsschaltung 51 innerhalb des Moduls wird derjenigen der Übertragungsleitung 17 von der Ausgangsschaltung 52 innerhalb des Moduls zur Eingangsschaltung 14 gleichgemacht, oder die Übertragungsleitungslasten werden zur Übereinstimmung gebracht.

Wenn die Genauigkeit durch Gleichmachen der Längen der Übertragungsleitungen oder der Lasten derselben erhöht wird, kann der Wert t_Fenster – t_pd(max – min) stärker erhöht werden.
Zum Versetzen der Taktphase werden folgende Maßnahmen verwendet:

(1) Es wird eine Schaltung zum Erzeugen einer Ausbreitungsverzögerung, z. B. eine Verzögerungsschaltung, in der Speichersteuerung oder einer beliebigen der mit den Speichermodulen verwendeten Taktübertragungsleitungen angebracht. Diese Schaltung kann in allen Übertragungsleitungen oder nur in einer Signalübertragungsleitung liegen.
(2) Die Funktion der Verzögerungsschaltung gemäß (1) wird seitens des Taktgenerators oder des Verteilers/Frequenzteilers bereitgestellt. Dabei sollte die Verzögerung vorzugsweise mittels eines externen Stifts einstellbar sein. Zu diesem Zweck werden einige Verzögerungsschaltungen in die Taktquellen eingebaut und durch eine externe Maßnahme ausgewählt, oder es werden mehrere Verzögerungsschaltungen bereitgestellt und durch externe Maßnahmen selektiv spezifiziert.

Darüber hinaus ist es empfehlenswert, dass dann, wenn das Taktsignal und das Datensignal über die Übertragungsleitungen zwischen der Speichersteuerung und den Verbindern geliefert werden, sowohl der "Vorwärtsabschnitt" als auch der "Rückwärtsabschnitt (oder Rückkehrabschnitt)" statt nur einer derselben verteilt mit den Verbindern verbunden werden. Der Grund ist der, dass die Verbindungslasten auf die Verbinder verteilt werden können, wodurch eine Verringerung der effektiven Impedanz der Signalübertragungsleitungen unterdrückt wird. Die Unterdrückung des Impedanzabfalls führt zu den folgenden Tatsachen:

(1) Wenn die Ausgangssignale der Ausgangsschaltungen umgeschaltet werden, ist es möglich, zunächst die Amplitudenverringerung des an das Speichermodul übertragenen Signals zu unterdrücken. Insbesondere dann, wenn die Signalamplitude klein ist, wird das Signal der ersten Welle aufgrund des Impedanzabfalls von der Ausgangsschaltung mit kleiner Amplitude erzeugt, und im Ergebnis verringert sich die Störungstoleranz für das Eingangssignal, was den Grund für gelegentlichen fehlerhaften Betrieb verhindert.
(2) Es ist möglich, die Qualität für verschiedene Verwendungszwecke zu verbessern.

Der Benutzer verbindet Speichermodule mit allen oder einigen der Verbinder. Um sicherzustellen, dass das Funktionsvermögen unter allen Bedingungen zufriedenstellend bleibt, ist es erforderlich, das Änderungsausmaß betreffend die Charakteristik des Systems oder die effektive Impedanz der Übertragungsleitungen zu verringern. So kann für eine Funktionstoleranz gesorgt werden, was zu hoher Qualität führt.
Die wirkungsvollste Übertragungsleitung/Verbinder-Verbindung ist die Verbindung zwischen den abwechselnden "Vorwärtsabschnitten" und "Rückwärtsabschnitten (oder Rückkehrabschnitten)" mit den Verbindern, wie es in 4 dargestellt ist.
Darüber hinaus kann der Impedanzabfall unter Verwendung von Signalübertragungsleitungen 15, 16 oder 17 unterdrückt werden, deren Impedanz niedriger als die der Module ist. Z. B. wird eine Impedanz von ungefähr 250 Ω (z. B. 40 bis 60 Ω) ausgewählt.
Die effektive Impedanz ist auf 20 bis 30 Ω verringert, wenn das Modul montiert ist, jedoch wird jede der Übertragungsleitungen von 50 Ω und 75 Ω auf im wesentlichen denselben Wert herabgesetzt. Anders gesagt, kann, während in diesem Fall eine Übertragungsleitung mit einer Impedanz von 50 Ω verwendet wird, die Differenz zwischen den Impedanzen vor und nach der Montage eines Moduls verringert werden.
Während bei diesem Ausführungsbeispiel die vier Schaltungen 11 bis 14 innerhalb des einzelnen Schaltungsblocks 32 enthalten sind, ist die Erfindung nicht auf diese Struktur beschränkt, sondern sie kann eine Konstruktion einnehmen, bei der diese Schaltungen gesondert auf mehrere verschiedene Schaltungsblöcke verteilt sind. Aus dem Funktions- und Kostengesichtspunkt her sollten die vier Schaltungen vorzugsweise in einem Schaltungsblock enthalten sein.
Wenn jedoch eine vorhandene Speichersteuerungsstruktur betrachtet wird, ist es wünschenswert, dass nur die Ausgangsschaltung zum Erzeugen des Taktsignals innerhalb eines anderen, verschiedenen Schaltungsblocks vorhanden ist.
Darüber hinaus ist es möglich, während dieses Ausführungsbeispiel auf beide Fälle des Schreibens von Daten in einen Speichermodul und des Auslesens von Daten aus diesem angewandt werden kann, wie oben beschrieben, dass nur das Einschreiben von Daten durch das erfindungsgemäße Taktverteilungsverfahren erfolgt, wobei das Lesen von Daten durch ein herkömmliches Verfahren erfolgt. Ein derartiger Kompromiss zwischen der Erfindung und dem Stand der Technik sowie alternative Beispiele für den Schaltungsaufbau können auch bei den folgenden Ausführungsformen verwendet werden.
6 zeigt eine Modifizierung des Ausführungsbeispiels von 4, wobei Abschlusswiderstände 40–45 zu den Übertragungsleitungen 15–17 hinzugefügt sind. die Abschlusswiderstände sind selbstverständlich mit einer abschließenden Spannungsversorgung verbunden.
Obwohl die Abschlusswiderstände mit beiden Enden jeder Übertragungsleitung verbunden sind, wie es in 6 dargestellt ist, können Abschlusswiderstände nur mit einem der Enden der Übertragungsleitungen verbunden werden, in welchem Fall der Effekt gut ist. Obwohl ein Abschluss an beiden Enden wirkungsvoller ist, ist auch der Abschluss an einem Ende zulässig, wenn Signale nur in einer Richtung laufen, z. B. wenn die Übertragungsleitungen die Steuersignalleitung und die Adressensignalleitung sind. In diesem Fall sollten die Enden entgegengesetzt zu den Ausgangsschaltungen abgeschlossen sein.
Die Werte der Abschlusswiderstände entsprechen häufig den jeweiligen Impedanzen der Übertragungsleitungen. Um wirkungsvoller zu sein, sollten die Übertragungsleitungen durch ihre effektiven Impedanzen abgeschlossen werden. In diesem Fall liegen die Werte nicht notwendigerweise streng fest, sondern es kann eine Abweichung von ungefähr ± 20 Ω vorliegen.
1 zeigt ein Beispiel für Anpassungswiderstände 46, 47, 48, 49, die zwischen Übertragungszweigleitungen 15A, 15B, 16A, 17A und die Übertragungsleitungen 15, 16, 17 eingefügt sind. Die Anpassungswiderstände sind eingefügt, um die Amplituden der Signale auf den Übertragungsleitungen 15–17 zu verringern und um die Reflexion von Signalen an den Abzweigungspunkten der Übertragungsleitungen durch Impedanzanpassung zwischen Übertragungsleitungen zu unterdrücken.
Derartige Anpassungswiderstände sind im einzelnen in den Dokumenten JP-A-7-202947 und JP-A-7-283836 zu früher von der Anmelderin eingereichten Patentanmeldungen beschrieben.
Diese Widerstände sind dahingehend von Wirkung, um die Reflexion von Signalen an den Verbindungsstellen zu unterdrücken, wenn sich Signale von den Zweigleitungen zu den Übertragungshauptleitungen ausbreiten. Die Werte dieser Wider stände sollten auf die Impedanz der Zweigleitungen 15A, 15B, 16A, 17A, verringert um die jeweilige Hälfte der Impedanz der jeweiligen Übertragungsleitungen 15, 16, 17, eingestellt werden. Wenn die effektive Impedanz der Übertragungshauptleitung dadurch verringert wird, dass das Speichermodul auf der Übertragungshauptleitung montiert wird, sollte die effektive Impedanz anstelle der Impedanz der Hauptübertragungsleitung verwendet werden.
Es ist erwünscht, die Widerstandswerte im Bereich von 0,5 bis 1,5 mal dem zuvor abgeschätzten Wert einzustellen. Ungefähr das Doppelte des Werts ist bei schnellem Betrieb aufgrund der niedrigen Amplitude wirkungsvoll.
Wenn die Anpassungswiderstände 46, 47, 48, 49 angebracht sind, wie es in 1 dargestellt ist, ist es auch erwünscht, dass Widerstände seitens des Speichermoduls montiert werden, wie es in den 23, 24 und 25 dargestellt ist. Diese Widerstände verfügen wünschenswerterweise über Werte, die zur Anpassung zwischen den Übertragungsleitungen innerhalb des Speichermoduls und den Leitern 15, 16, 17 auf der Hauptplatine geeignet sind, um dadurch niedrige Signalamplituden auf den Übertragungsleitungen 15–17 zu erzielen. Die Widerstandswerte werden auf dieselbe Weise wie für die obigen Anpassungswiderstände 46–49 bestimmt. Dabei werden die Zweigleitungen als Übertragungsleitungen innerhalb des Speichermoduls berechnet.
5 zeigt ein anderes Ausführungsbeispiel (Ausführungsbeispiel 2) der Erfindung. Elemente, die solchen beim vorigen Ausführungsbeispiel entsprechen, werden nicht beschrieben.
Bei diesem Ausführungsbeispiel wird das von der Speichersteuerung erzeugte Taktsignal in einen Lesetakt und einen Schreibtakt unterteilt, und diese Taktsignale werden auf derselben Taktübertragungsleitung 15 in jeweils entgegengesetzten Richtungen übertragen. In 5 sind die Ausgangsschaltung 11 für den Schreibtakt, die Ausgangsschaltung 11A für den Lesetakt und die Empfangsschaltung 13 zum Empfangen des Takts für den Empfang der Lesedaten durch die Speichersteuerung dargestellt. Auch sind die Schaltung 12 zum Erzeugen von Daten und die Schaltung 14 zum Empfangen von Daten dargestellt.
Obwohl es in 5 nicht dargestellt ist, ist es erwünscht, dass die Ausgangsschaltungen 11, 11A über innerhalb der Speichersteuerung 32 vorhandene Logikschaltungen zum Steuern ihrer Ausgangssignale verfügen.
Wenn wiederum, wie beim ersten Ausführungsbeispiel angenommen wird, dass der "Vorwärtsabschnitt" der Taktübertragungsleitung 15 der Abschnitt von der Ausgangsschaltung 11 zum (am weitesten von der Speichersteuerung entfernt liegenden) Verbinder 34F ist, der "Rückwärtsabschnitt" derselben der Abschnitt vom Vorderende des "Vorwärtsabschnitts" oder vom Verbinder 34F zum Verbinder 34A ist, der "Vorwärtsabschnitt" der Datenübertragungsleitung 16 der Abschnitt von der Ausgangsschaltung 12 zum Verbinder 34F ist und der "Rückkehrabschnitt" derselben der restliche Abschnitt (d. h. derjenige vom Vorderende des "Vorwärtsabschnitts" zur Seite des Speichermoduls) ist, können die Verbinder gemäß der folgenden Regel angeschlossen werden:

(1) Wenn die Verbinder mit dem "Vorwärtsabschnitt" der Taktübertragungsleitung verbunden werden, wird der "Vorwärtsabschnitt" der Datenübertragungsleitung mit den Verbindern verbunden.
(2) Wenn die Verbinder mit dem "Rückwärtsabschnitt" der Taktübertragungsleitung verbunden werden, wird der "Rückkehrabschnitt" der Datenübertragungsleitung mit den Verbin dern verbunden.

So kann derselbe Effekt wie beim ersten Ausführungsbeispiel dadurch erzielt werden, dass die Datensignal-Übertragungsleitung auf die Hälfte verkleinert wird oder zwei Schreib- und Lese-Übertragungsleitungen auf eine einzelne, gemeinsame Schreib/Lese-Übertragungsleitung reduziert werden.
Der Ausgangsabschnitt der Ausgangsschaltung für den Schreibtakt sowie der Eingangsabschnitt der Eingangsschaltung für den Lesetakt können innerhalb oder außerhalb des Schaltungsblocks (integrierte Schaltung und Komponente) angeschlossen werden. (5 zeigt ein Beispiel für eine Verbindung innerhalb des Schaltungsblocks.)
Das zweite Ausführungsbeispiel stellt die Anwendung auf denjenigen Typ dar, bei dem der im Speichermodul montierte LSI-Speicher eine gemeinsame Eingangs-/Ausgangsschaltung für E/A-Zwecke aufweist, oder er sowohl eine Eingangs- als auch eine Ausgangsschaltung aufweist. Die Schaltungen innerhalb des Moduls dieses Ausführungsbeispiels haben den Aufbau von 26, während derjenige des ersten Ausführungsbeispiels in 21 dargestellt ist. D. h., dass im Modul von 26 die Ausgangsschaltung 51 zum Erzeugen von Daten und die Empfangsschaltung 52 zum Empfangen von Daten angeschlossen sind.
7 zeigt eine Modifizierung des zweiten Ausführungsbeispiels oder den Typ, bei dem die Speichersteuerung 32 über die Zweigleitungen 15A–16A mit den Übertragungsleitungen 15, 16 verbunden ist (derselbe Typ wie beim ersten Ausführungsbeispiel von 6). 8 zeigt eine andere Modifizierung oder den Typ, bei dem die Anpassungswiderstände 46–48 zwischen die Zweigleitung 15A–16A und die Übertragungsleitung 15, 16 geschaltet sind (derselbe Typ wie beim ersten Ausführungsbeispiel in 1).
Nun wird das dritte Ausführungsbeispiel der Erfindung beschrieben. Obwohl das Datensignal beim ersten und zweiten Ausführungsbeispiel in zwei Richtungen verläuft, kann eine Übertragung des Adressensignals oder des Steuersignals in einer Richtung leicht dadurch erzielt werden, dass die Pfade weggelassen werden, für die das Taktsignal zur Speichersteuerung zurückkehrt, wie es in den 9 bis 11 dargestellt ist. Dies kann auf Leitungen angewandt werden, die ausschließlich zur Verwendung beim Schreiben von Daten dienen.
In diesem Fall können, obwohl zwei Arten von Takten, oder der Datentakt und ein anderer Signaltakt, an jedes Speichermodul geliefert werden, das Adressensignal und das Steuersignal unter Verwendung einer Datentaktschaltung empfangen werden. Dabei können, wenn zwei Takte existieren, wie beim zweiten Ausführungsbeispiel, das Adressensignal und das Steuersignal unter Verwendung des Schreibtakts in den SDRAM eingespeichert werden. Die Schaltungsanordnung innerhalb des Speichermoduls ist vom in 27 dargestellten Typ, während diejenige des zweiten Ausführungsbeispiels in 21 dargestellt ist.
12 zeigt das vierte Ausführungsbeispiel der Erfindung, das in Zusammenhang mit dem zweiten Ausführungsbeispiel steht. Wenn die Speichersteuerung mit gemeinsamer E/A-Schaltung verwendet wird, kann sich das Taktsignal wie beim ersten Ausführungsbeispiel nur in einer Richtung ausbreiten.
D. h., dass das Taktsignal von der Ausgangsschaltung 11 erzeugt wird und das Schreibdatensignal von der Ausgangsschaltung 12 erzeugt wird. Dabei arbeitet ein Umschalter 90 so, dass er die Eingangs/Ausgangs-Schaltung mit der Übertra gungsleitung 16A verbindet (in der Darstellung verfügt er über eine Ausgangsschaltung 12 und eine davon getrennte Eingangsschaltung 14). So können das Taktsignal und das Datensignal von der Speichersteuerung 32 über im wesentlichen gleiche Leitungslängen an die Verbinder 34A–34F und an das Speichermodul auf den Verbinder übertragen werden.
Beim Lesen verbindet der Umschalter 90 die Eingangs/Ausgangs-Schaltung mit der Übertragungsleitung 16B, so dass die über diese Übertragungsleitung 16B übertragenen Daten mittels des über die Übertragungsleitung 15B gelieferten Takts eingespeichert werden können. So kann das beim ersten Ausführungsbeispiel angegebene Taktsteuerungssystem für die Schaltungen mit den Datenleitungen mit gemeinsamer E/A-Funktion verwendet werden.
Bei den Ausführungsbeispielen 1–4 hat der Takt, mit dem die Daten eingespeichert werden, im wesentlichen eine andere Phase als der Takt innerhalb der Speichersteuerung. Anders gesagt, ist es, damit die Lesedaten innerhalb der Speichersteuerung verwendet werden können, erforderlich, den Takt so zu ändern (hierbei erfolgt eine Änderung von der Phase des Rückkehrtakts auf die Phase des internen Takts), dass er erneut durch den Takt innerhalb der Speichersteuerung kontrolliert werden kann. So ist wünschenswerterweise eine Schaltung für geänderte Zeitsteuerung, z. B. eine FIFO(First-in First-out)-Schaltung mit dem Ausgangsknoten der Eingangsschaltung 14 verbunden. Außerdem kann eine Einrichtung vorhanden sein, die entscheidet, zu welchem Zyklus des internen Takts die Speichersteuerung eine Einspeicherung vornimmt, was auf Grundlage der Stärke der Differenz zwischen den Phasen des sich durch den Leiter 15 ausbreitenden Takts und des internen Takts erfolgt.
Außerdem können Daten leicht empfangen werden, wenn die Pha sen des erzeugten Takts und des Rückkehrtakts durch ein Stück Übertragungsleitung oder eine Verzögerungsschaltung so eingestellt werden, dass sie einander gleich sind.
35 zeigt ein Beispiel für die innerhalb der Speichersteuerung 32 vorhandene Schaltung zum Ändern der Zeitsteuerung. Die Schaltung zum Ändern der Zeitsteuerung umfasst mindestens eine D-Latchschaltung 25A und eine Flip-Flop-Schaltung 25B. Die D-Latchschaltung 25A lässt Eingangsdaten durch, wenn der Eingangstakt Hoch (oder Niedrig) ist, und sie speichert Daten ein, wenn der Takt auf Niedrig (oder Hoch) zurückkehrt, und sie hält sie, bis der Takt erneut auf Hoch (oder Niedrig) zurückkehrt.
An die D-Latchschaltung 25A wird der Rückkehrtakt einer Positivlogik oder Negativlogik gemäß 2Φ' als Takt geliefert, und an die Flip-Flop-Schaltung 25B wird der interne Takt gemäß einer Positivlogik oder Negativlogik mit 2Φ als Takt innerhalb der Speichersteuerung 32 geliefert.
Einer dieser Takte wird definitiv abhängig von der Stärke der Phasendifferenz zwischen dem Takt 2Φ innerhalb der Speichersteuerung 32 und dem Rückkehrtakt 2Φ' ausgewählt.
Wenn die Phasendifferenz zwischen den Takten 2Φ und 2Φ' gerade die Hälfte des Intervalls ausmacht, wird der Negativlogiktakt 2Φ' an die D-Latchschaltung 25A geliefert, und der Positivlogiktakt 2Φ wird an die Flip-Flop-Schaltung 25B geliefert, so dass die Abweichung korrigiert werden kann.
Wenn die Phase des Takts 2Φ gerade derjenigen des Takts 2Φ' entspricht, wird der Negativlogiktakt 2Φ' an die D-Latchschaltung 25A geliefert, und der Positivlogiktakt 2Φ wird an die Flip-Flop-Schaltung 25B geliefert.
Bei anderen Ausführungsbeispielen ist, wenn die Phasen gleich sind, die Flip-Flop-Schaltung 25B nicht erforderlich, und demgemäß kann das Ausgangssignal der Latchschaltung 25A unmittelbar an die innerhalb vorhandene Speichersteuerung geliefert werden.
Wenn ein Takt zum Betreiben der Speichermodule, der vom Takt von der Sepichersteuerung 32 abweicht, über eine gesonderte Leitung an jedes Speichermodul geliefert wird, kann die Schaltung zum Ändern der Zeitsteuerung seitens des Speichermoduls vorhanden sein.
36A zeigt eine Modifizierung des Ausführungsbeispiels von 12, einschließlich der in 35 dargestellten Schaltung zum Ändern der Zeitsteuerung. Auch wird, wie es in 36A dargestellt ist, der Takt Φ nicht von der Speichersteuerung 32, sondern von der Taktverteilungsschaltung vor dem Verbinder 34A erzeugt. Obwohl der in 1 dargestellte Takt oder der Takt Φ von der Speichersteuerung geliefert werden kann, ist die Taktzugriffszeit der Speichersteuerung 32 im allgemeinen schneller als die des LSI-Speichers. Daher wird der Lesevorgang schwerwiegender als der Schreibvorgang. Demgemäß wird die Taktausgangsschaltung von der Vorderseite des Verbinders 34A zur Speichersteuerung 32 verlegt, damit die Phase des Takts nach vorne verschoben werden kann, wodurch eine solche Einstellung erfolgt, dass die Schreib- und Lesezeiten gleich sind.
Diese Modifizierung kann nicht nur beim in 12 dargestellten Ausführungsbeispiel, sondern auch bei anderen Ausführungsbeispielen verwendet werden. Außerdem ist außerhalb der Speichersteuerung 32, wie in 36B dargestellt, eine PLL(Phase Locked Loop)-Schaltung 70A mit einer Frequenzteilerschaltung 71A vorhanden, wie in 36A dargestellt. Anders gesagt, bildet diese PLL-Schaltung 70A mit der Fre quenzteilerschaltung 71A gemäß 36A eine vergrößerte Ansicht der mit 'X' dargestellten Komponente. Sie teilt die Frequenz des von einem Taktsignalgenerator 360 zugeführten Taktsignals mittels einer Taktverteilungsschaltung 361. Die PLL-Schaltung 70A kann innerhalb der Speichersteuerung vorhanden sein.
37A zeigt das fünfte Ausführungsbeispiel der Erfindung. Bei diesem Ausführungsbeispiel sind die Übertragungsleitungen 15, 16 so verlegt, dass sie zwei Zeilen von Verbindern 34A–34F, 34G–34M schneiden.
Obwohl bei den vorigen Ausführungsbeispielen die mit dem "Vorwärtsabschnitt" verbundene Verbinderzeile dieselbe ist wie die, die mit dem "Rückwärtsabschnitt" verbunden ist, unterscheidet sich bei diesem Ausführungsbeispiel die mit dem "Vorwärtsabschnitt" verbundene Verbinderzeile (34A–34F) von derjenigen (34G–34M), die mit dem "Rückwärtsabschnitt" verbunden ist. So kann die Anzahl der unter den Verbindern verlegten Verdrahtungsleitungen halbiert werden (vom "Vorwärtsabschnitt" und "Rückwärtsabschnitt" auf entweder den "Vorwärtsabschnitt" oder den "Rückwärtsabschnitt") verringert werden, mit dem Ergebnis, dass das Layout auf einfache Weise erfolgen kann und dass die Anzahl von Schichten für Signalübertragungsleitungen auf der Schaltungsplatine verringert werden kann.
Obwohl die Übertragungsleitungen 15, 16 mit allen Verbindern verbunden sind, wie es in 37A dargestellt ist, können sie mit einigen der Verbinder, z. B. mit abwechselnden Verbindern, verbunden sein.
Obwohl in den Figuren vor der 37A die Verbinder entweder mit dem "Vorwärtsabschnitt" oder dem "Rückwärtsabschnitt" verbunden sind, können einige Verbinder existieren, die weder mit dem "Vorwärtsabschnitt" noch mit dem "Rückwärtsabschnitt" verbunden sind. Z. B. ist es möglich, dass zwei parallele Leitungen verlegt sind, von denen die eine mit geradzahligen Verbindern, oder 34B, 34D, ..., 34F verbunden ist, während die andere mit den ungeradzahligen Verbindern oder 34A, 34D, ..., 34E verbunden ist. 37B zeigt eine PLL-Schaltung 70A mit einer Frequenzteilerschaltung 71A, wobei diese Schaltungen entweder außerhalb der Speichersteuerung 32 oder innerhalb derselben vorhanden sein können.
Die in 37A dargestellte Modifizierung kann auf die Ausführungsbeispiele von 36A, 12 auf Grundlage von 36A sowie andere Ausführungsbeispiele angewandt werden.
Nun wird das sechste Ausführungsbeispiel beschrieben. Wenn bei den Ausführungsbeispielen 1–5 die Speichersteuerung 32 die aus dem Speichermodul 30 gelesenen Daten empfängt, werden die Daten synchron mit dem von der Speichersteuerung 32 und über die Übertragungsleitung 15 empfangenen Taktsignal empfangen. Beim sechsten Ausführungsbeispiel wird vom Speichermodul, das Daten erzeugt, ein Triggersignal für den Zeitpunkt zum Empfangen der Daten vom Speichermodul erzeugt. Nachfolgend werden Einzelheiten angegeben.
46 zeigt das sechste Ausführungsbeispiel.
Eine Speichersteuerung 161 umfasst eine Taktausgangsschaltung 171, eine Ausgangsschaltung 172 vom Typ mit synchronem Takt, eine Eingangsschaltung 181 und eine Eingangsschaltung 182, die synchron mit dem von der Eingangsschaltung 181 empfangenen Signal arbeitet. Die Ausgangsschaltung 172 und die Eingangsschaltung 182 sind Schaltungen für Daten.
Es sind auch Übertragungsleitungen 114–117 dargestellt, die Leiter darstellen, wie sie erzeugt werden, wenn ein Modul der Speichersteuerung verwendet wird oder die abhängig vom Layout auf der Hauptplatine erzeugt werden. Diese Übertragungsleitungen sind nicht notwendigerweise vorhanden, und das Vorhandensein dieser Übertragungsleitungen beschränkt die Erfindung nicht.
Obwohl diese vier Schaltungen in einem Schaltungsblock vorhanden sind, können sie gesondert in mehreren Schaltungsblöcken vorhanden sein.
Die Übertragungsleitung 110 wird zum Übertragen des Taktsignals verwendet, das dazu erforderlich ist, dass sie Signale von der Speichersteuerung 161 mit dem Takt von jeder auf den Verbindern 140–145 montierten Speichermodul empfangen werden.
Die Übertragungsleitung 111 wird zum Übertragen des Triggersignals (Rückkehrtakt) verwendet, das dazu erforderlich ist, dass die aus dem Speicher des Speichermoduls gelesenen Daten von der Speichersteuerung empfangen werden. Dieses Triggersignal wird vom Datenlesespeicher erzeugt.
Dieses Triggersignal unterscheidet sich vom Takt, den die Speichersteuerung erzeugt, und für jeden gelesenen Datenwert wird ein Impuls als Triggerimpuls erzeugt.
Außerdem wird dieses Triggersignal wünschenswerterweise um die Einschwingzeit der Speichersteuerung oder mehr gegenüber den Daten verzögert, so dass die Lesedaten von der Speichersteuerung empfangen werden können. Darüber hinaus ist es wünschenswert, dass der Speicher die Daten für mehr als die Haltezeit der Speichersteuerung ab dem Start des Triggersignals hält.
Wie es in 46 dargestellt ist, sind zwei Übertragungsleitungen für das Taktsignal bzw. das Datensignal in der Speicherschaltung vorhanden, wobei die anderen Schaltungen weggelassen sind. Demgemäß begrenzt, obwohl zwei Paare einer Eingangsschaltung und einer Ausgangsschaltung vorhanden sind, die Anzahl von Schaltungen die Erfindung nicht.
Die Verbindungsstellen zwischen den Übertragungsleitungen und den Verbindern sind durch kleine schwarze Kreise gekennzeichnet.
D. h., dass in 46 das von der Speichersteuerung erzeugte Taktsignal auf der Signalübertragungsleitung 110 an die Verbinder 140, 142, ..., 141 übertragen wird. Die Datenschreibsignal-Übertragungsleitung 112 ist mit den Verbindern in derselben Reihenfolge wie die Taktübertragungsleitung verbunden.
Die Datenlese-Übertragungsleitung 113 und die Übertragungsleitung 111 für das Triggersignal vom Speicher sind mit den Verbindern in einer Reihenfolge verbunden, die umgekehrt zu der für die Datenschreib-Übertragungsleitung ist. Anders gesagt, ist die Datenschreib-Übertragungsleitung ausgehend von der Seite der Speichersteuerung der Reihe nach mit den Übertragungsleitungen 141, 143, ..., 140 verbunden.
Demgemäß ist die Summe aus der Datenschreib-Ausbreitungszeit und der Leseausbreitungszeit unabhängig von der Position der Speichersteuerung konstant.
Dabei ist es erwünscht, eine solche Konzeption vorzunehmen, dass die Ausbreitungszeit für die Taktübertragungsleitung, die Triggerübertragungsleitung, die Datenschreib-Übertragungsleitung und die Leseübertragungsleitung jeweils gleich ist.
Wenn ein Verbinder vorliegt, mit dem kein Speichermodul verbunden ist, wird manchmal eine Blindlast angebracht, die dem Speichermodul entspricht, um eine Änderung der effektiven Impedanz aufgrund einer Änderung der Anzahl montierter Module zu unterdrücken.
Obwohl in 46 ein beidendiger Abschluss dargestellt ist, kann für ein Signal, das sich in einer Richtung ausbreitet, ein einendiger Abschluss vorhanden sein, wie an den Übertragungsleitungen 110, 112 in 47. So kann die Anzahl montierter Komponenten verringert werden, und es kann der Stromverbrauch herabgesetzt werden. Außerdem können die Widerstände 150–153 weggelassen werden, wenn die Längen der Übertragungsleitungen 114–117 ausreichend kurz sind, z. B. wenn die Ausbreitungszeiten auf diesen Übertragungsleitungen kleiner als ungefähr 1/6 der Anstiegszeit oder der Abfallzeit des Signalverlaufs sind. In diesem Fall ist jedoch die Signalamplitude auf dem Bus 110 groß, und so ist es erwünscht, die Amplitude des Signals aus der Ausgangsschaltung selbst zu verringern, wie in 48 dargestellt.
Darüber hinaus kann diese Schaltungsanordnung bei der Schaltung mit kleiner Amplitude verwendet werden, wie sie im Dokument P-A-7-202947 zu einer von der Anmelderin eingereichten Patentanmeldung angegeben ist. Anders gesagt, haben die Widerstände 150–153 die Wirkung, die Reflexion von Signalen an Verzweigungspunkten zu unterdrücken, wenn sich die Signale von Übertragungszweigleitungen 114–117 zur Übertragungshauptleitung 110 ausbreiten. Die Widerstandswerte sollten so eingestellt werden, dass sie den Impedanzen der Übertragungszweigleitungen verringert um die Impedanz der Übertragungshauptleitung entsprechen. Wenn die effektive Impedanz der Übertragungshauptleitung durch ein auf dieser Übertragungshauptleitung montiertes Speichermodul herabge setzt wird, werden die Widerstandswerte vorzugsweise so gewählt, dass sie kleiner als die obigen Werte sind.
Die Standardwiderstandswerte werden wünschenswerterweise im Bereich von ungefähr dem 0,5- bis 1,5fachen der obigen Werte festgelegt.
Nun wird das siebte Ausführungsbeispiel der Erfindung beschrieben. Elemente, die solchen bei den vorigen Ausführungsbeispielen entsprechen, werden nicht beschrieben.
Obwohl beim sechsten Ausführungsbeispiel die Eingangsschaltungen und die Ausgangsschaltungen in der Speichersteuerung 161 und dem Speichermodul 162 gesondert vorhanden sind, zeigt 49 eine Modifizierung gemäß dem siebten Ausführungsbeispiel, bei dem in der Speichersteuerung 161 und dem Speichermodul 162 Eingangs/Ausgangs-Schaltungen verwendet sind. Die Eingangs/Ausgangs-Schaltung ist eine Schaltung, die z. B. den Ausgangsabschnitt der Ausgangsschaltung 172 und den Eingangsabschnitt der Eingangsschaltung 182, wie mit dem Schaltungsblock 161 verbunden (z. B. eine integrierte Schaltung) enthält, wobei ein einzelner gemeinsamer Anschluss aus dem Block herausgezogen ist.
In diesem Fall ist zwischen dem gemeinsamen Anschluss und die Übertragungsleitungen 116, 117 ein Umschalter 190 so geschaltet, dass der gemeinsame Anschluss mit der Übertragungsleitung 116 verbunden wird, wenn Daten geschrieben werden, während er mit der Übertragungsleitung 117 verbunden wird, wenn Daten gelesen werden.
So hat das System mit der Eingangs/Ausgangs-Schaltung dieselbe Wirkung wie beim ersten Ausführungsbeispiel. 50 zeigt eine andere Modifizierung, bei der ein einseitiger Abschluss verwendet ist, wie in 47, jedoch nicht wie in
49, und 51 zeigt noch eine andere Modifizierung, bei der die Einfügewiderstände weggelassen sind, wie in 48.
Die 53 und 54 zeigen einen Speicherchip innerhalb des Speichermoduls. Der Speicherchip in 53 wird beim in 46 dargestellten Ausführungsbeispiel verwendet, und er verfügt über die Eingangsschaltung 181 zur Takteingabe, die Ausgangsschaltung 171 zum Erzeugen eines Triggersignals als Rückkehrtakt, die Ausgangsschaltung 172 zum Erzeugen von Lesedaten und die Eingangsschaltung 182 zum Empfangen von Schreibdaten. Der in 54 dargestellte Chip enthält die Eingangs/Ausgangs-Schaltung zum Erzeugen und Empfangen von Daten.
Im allgemeinen ist in jedem Chip eine einzelne Eingangsschaltung 181 zum Empfangen eines Takts enthalten. Der von dieser Eingangsschaltung empfangene Takt wird so verwendet, dass die Schreibdaten, das Steuersignal und das Adressensignal mit dem Takt empfangen werden können.
52 zeigt eine andere Modifizierung, bei der der "Vorwärtsabschnitt" und der "Rückwärtsabschnitt" jeder Übertragungsleitung mit jeweils verschiedenen Verbindern verbunden sind. So können der "Vorwärtsabschnitt" und der "Rückwärtsabschnitt" in derselben Schicht auf der Schaltungsplatine verlegt werden, so dass die Anzahl von Schichten verringert werden kann.
55 ist ein Detailblockdiagramm der Ausgangsschaltung und der Eingangsschaltung der Speichersteuerung für den Takt und die Daten gemäß der Erfindung.
Flip-Flops 191D, 191S arbeiten synchron mit dem internen Takt, und ein Flip-Flop 191L arbeitet synchron mit dem Trig gersignal, wie es vom Speicher erzeugt und durch die Eingangsschaltung 181 empfangen wird.
So werden die Schreibdaten von der Speichersteuerung synchron mit dem Takt innerhalb des Chips erzeugt. Die Lesedaten vom Speicher werden empfangen, wobei die Einschwing- und Haltezeit durch das Triggersignal sicher beibehalten werden, wobei eine erneute Einstellung hinsichtlich der zeitlichen Lage (Phasensynchronisierung mit dem internen Takt) durch den internen Takt im folgenden Flip-Flop erfolgt.
Daher kann die Übertragung von Signalen von der Speichersteuerung zum Prozessbus synchron mit der Phase des internen Takts ausgeführt werden.
Obwohl das für die geänderte Zeitsteuerung verwendete Flip-Flop 191S bei diesem Ausführungsbeispiel einstufig ist, können mehrere Flip-Flop-Stufen verwendet werden. In diesem Fall kann die Phase des dem Flip-Flop zugeführten Takts zwischen den Phasen des internen Takts und des Triggersignals liegen. Außerdem ist es unter Verwendung mehrerer interner Takte möglich, mehrere Flip-Flop-Stufen zur Änderung der Zeitsteuerung zu betreiben.
Nachfolgend wird die Verbesserung bei der Taktübertragung gemäß der Erfindung beschrieben. Bei den vorigen Ausführungsbeispielen wird das Taktsignal bei derselben Last wie das Datensignal übertragen. Jedoch muss zur Datenübertragung bei z. B. 100 MHz die Taktperiode so ausgewählt werden, dass sie 10 ns (entsprechend 100 MHz) beträgt, während die Datenperiode 20 ns (entsprechend 50 MHz) oder das Doppelte der Periode des Takts entspricht. So wird ein Verfahren zum stabileren Übertragen des Takts, gemäß der Erfindung, angegeben.
Als erstes wird die Taktfrequenz (Periode) so ausgewählt, dass sie mit der der Daten übereinstimmt. Dann wird ein mit 2 multiplizierter Takt aus dem Eingangstakt innerhalb des Moduls oder des LSI-Speichers erzeugt, und der SDRAM wird so kontrolliert, dass er Signale synchron mit diesem erzeugten Takt empfängt und erzeugt.
Für dieselbe Funktion ist in der Speichersteuerung gesorgt.
Bei einem multiplizierenden Verdoppelungsverfahren kann das Tastverhältnis vorzugsweise bei ungefähr 50 % stabilisiert werden, wenn einmal eine PLL-Schaltung zum Multiplizieren mit vier und zum anschließenden Teilen durch 2 verwendet wird, um einen verdoppelten Takt zu erzeugen. Im allgemeinen wird die Taktfrequenz mit 2(N + 1) multipliziert und durch (N + 1) geteilt, wobei N eine natürliche Zahl ist.
Die 28 bis 34 zeigen die Multiplizier- und Dividierschaltungen.
In 28 wird der Takt 2Φ durch die PLL(Phase Locked Loop)-Schaltung 70 mit der Teilerschaltung 71 verarbeitet, um einen Takt mit dem 0,5fachen der Frequenz, oder den Takt Φ, zu erzeugen. Dieser Takt wird von der Speichersteuerung 32 über die Ausgangsschaltung 11 erzeugt. Außerdem wird das Datensignal von der Ausgangsschaltung 12 synchron mit dem Ursprungstakt 2Φ erzeugt.
In 29 ist die PLL-Schaltung 70 mit der Teilerschaltung 71 hinter der Ausgangsschaltung 11 vorhanden. So kann die Erfindung auf eine Speichersteuerung 32 ohne PLL-Schaltung 70 mit Teiler 71 angewandt werden.
In 30 wird der von der Empfangsschaltung 13 empfangene Takt Φ' hinsichtlich seiner Frequenz durch die PLL-Schaltung 70 mit Teilerschaltung 71 so multipliziert, dass ein Takt mit der doppelten Frequenz, oder der Takt 2Φ', erzeugt wird. Dieser Takt 2Φ' wird so verwendet, dass das von der Empfangsschaltung 14 empfangene Signal mit dem Takt durch das Flip-Flop 25 eingespeichert wird. Der für den Einspeichervorgang verwendete Takt 2Φ' unterscheidet sich vom Takt 2Φ innerhalb der Speichersteuerung. Die Frequenz des Takts 2Φ entspricht der des Takts 2Φ', jedoch entspricht die Phase des Takts 2Φ' im allgemeinen nicht derjenigen des Takts 2Φ, da der Takt 2Φ' aus dem Takt Φ' erzeugt wird, der von der Speichersteuerung erzeugt und von dieser erneut empfangen wird.
In 31 ist die PLL-Schaltung 70 mit Teilerschaltung 71 vor der Empfangsschaltung 13 vorhanden. So kann die Erfindung bei einer Speichersteuerung ohne PLL-Schaltung 70 mit Teilerschaltung 71 angewandt werden.
In 32 sind die Taktausgangsschaltung und die Eingangs/Ausgangs-Schaltung vorhanden. Die PLL-Schaltung 70 mit Teilerschaltung 71 erzeugt den Takt Φ mit der halben Frequenz des internen Takts 2Φ. Dieser Takt wird von der Speichersteuerung über die Ausgangsschaltung 11 erzeugt. Der an die Speichersteuerung zurückgeführte Takt Φ' wird von der Eingangsschaltung 13 empfangen und mit 2 multipliziert, um in der PLL-Schaltung 70 mit Teilerschaltung 71 den Takt 2Φ' zu erzeugen. Die von der Ausgangsschaltung 12 erzeugten Daten sind mit dem Takt 2Φ synchronisiert. Die von der Empfangsschaltung 14 empfangenen Daten sind mit dem Takt 2Φ' synchronisiert.
In 33 ist die PLL-Schaltung 70 mit Teilerschaltung 71 hinter der Ausgangsschaltung 11 und vor der Eingangsschaltung 13 vorhanden, ähnlich wie in 31.
In 34 ist die PLL-Schaltung 70 mit Teilerschaltung 71 im Speichermodul vorhanden. Der auf dem Speicherbus übertragene Takt Φ' wird an die PLL-Schaltung 70 mit Teilerschaltung 71 geliefert, und der Takt 2Φ' wird an den Taktstift des Speichers 31 vom Synchrontyp, z. B. einem SDRAM, geliefert. Die PLL-Schaltung 70 mit Teilerschaltung 71 erzeugt den Takt 2Φ' mit dem Doppelten der Frequenz des Takts Φ', der von der Speichersteuerung geliefert wird.
Während die Speichersteuerung die E/A-Schaltung mit sowohl der Empfangsschaltung als auch der Ausgangsschaltung enthält, wie es in den 32 und 33 dargestellt ist, kann eine Speichersteuerung vom Typ mit getrennter Eingabe/Ausgabe verwendet werden, die Anschlüsse für jeweilige Empfangs- und Ausgangsschaltungen aufweist, wie in den 38 und 39 dargestellt. Der Unterschied zwischen den Anordnungen der 38 und 39 ist ähnlich dem zwischen den Anordnungen der 32 und 33. D. h., dass die PLL-Schaltung innerhalb oder außerhalb der Speichersteuerung vorhanden ist.
40 zeigt ein Beispiel eines Speichermoduls mit E/A-Trennung, das sich vom in 34 dargestellten E/A-Speichermodul unterscheidet.
Die Erfindung kann auch auf ein Speichermodul mit einem Puffer vom Registertyp (42) und auf einen Speichermodul mit einem einfacheren Puffer (der als Zwischenpuffer ohne Einspeicherfunktion verwendet wird und als Durchschaltetyp oder Bustreiber bezeichnet wird) (43) angewandt werden.
Außerdem können in die Speichermodule der Ausführungsbeispiele der Erfindung Widerstände eingefügt sein. Diese Widerstände können eine Amplitudenverringerung und eine Impedanzanpassung ausführen und Reflexionsstörungen verhindern.
41 ist eine Modifizierung der Anordnung von 40, wobei Widerstände hinzugefügt sind. Die 44 und 45 sind auch jeweils Modifizierungen der Anordnungen der 42 und 43, wobei Widerstände hinzugefügt sind.
Die 13 und 14 zeigen die auf der Hauptplatine gemäß der Erfindung montierten Module. In 13 ist die Speichersteuerung 32 unmittelbar auf die Hauptplatine montiert, und die Speichermodule 30, von denen jedes über Speicher-ICs (SDRAMs) 31 verfügt, die auf der Tochterplatine montiert sind, sind über die Verbinder auf der Hauptplatine montiert.
In 14 ist die Speichersteuerung 32 auf der Tochterplatine jedes Moduls montiert. Die 15 und 16 zeigen Speicher-ICs 31, die unmittelbar, also nicht über die Verbinder, auf der Hauptplatine montiert sind.
Einige der obenangegebenen Ausführungsbeispiele sind für die Verbindung zwischen einem Cachespeicher und dem Prozessor von Nutzen. Workstations und PCs verfügen über verschiedene voneinander abweichende Busse wie einen Prozessorbus, einen Speicherbus und einen Peripheriebus, wie in 17 dargestellt. Während die Erfindung wie oben beschrieben auf die Verbindung zwischen Speichermodulen angewandt ist, ist sie nicht auf den Speicherbus beschränkt, sondern sie kann unabhängig vom Vorhandensein oder Fehlen von Verbindern und Modulen auf andere Busse angewandt sein. Darüber hinaus kann die Erfindung bei einem Multimodul angewandt werden, das mehrere innerhalb eines Gehäuses montierte LSIs umfasst, die nicht auf der Platine montiert sind.
Gemäß der Erfindung kann ein Design für schnelle Signalübertragung selbst bei einem Speichersystem erzielt werden, bei dem die Signalübertragungszeit groß ist und die Verzögerungszeiten für jeweilige Moduls abhängig von deren Positionen voneinander verschieden sind.

Claims

Signalübertragungsvorrichtung mit einem ersten Schaltungsblock (32) mit einer ersten Ausgangsschaltung (11, 11A) zur Erzeugung eines ersten Signals und einer zweiten Ausgangsschaltung (12) zur Erzeugung eines zweiten Signals, mehreren zweiten Schaltungsblöcken (30, 34) mit jeweils einer ersten Empfangsschaltung (50) zum Empfang des ersten Signals und einer zweiten Empfangsschaltung (51) zum Empfang des zweiten Signals, und einem Signalbus (15 bis 17), der den ersten mit den zweiten Schaltungsblöcken verbindet, dadurch gekennzeichnet, daß der Signalbus eine erste Übertragungsleitung (15) zur Übertragung des ersten Signals und eine zweite Übertragungsleitung (16) zur Übertragung des zweiten Signals aufweist, die an die Länge der ersten Übertragungsleitung (15) angepaßt ist, so daß in jedem zweiten Schaltungsblock die zweite Empfangsschaltung (51) das zweite Signal jeweils synchron zum Empfang des ersten Signals durch die erste Empfangsschaltung (50) empfängt.
Vorrichtung nach Anspruch 1, wobei der erste Schaltungsblock (32) eine dritte Empfangsschaltung (14) zum Empfang eines dritten Signals und eine vierte Empfangsschaltung (13) zum Empfang des ersten Signals aufweist, die zweiten Schaltungsblöcke (30, 34) jeweils eine dritte Ausgangsschaltung (52) zur Erzeugung des dritten Signals aufweisen, und die dritte Ausgangsschaltung (52) das dritte Signal synchron zum Empfang des ersten Signals durch die erste Empfangsschaltung (50) erzeugt und die dritte Empfangsschaltung (14) das dritte Signal synchron zum Empfang des ersten Signals durch die vierte Empfangsschaltung (13) empfängt.
Vorrichtung nach Anspruch 2, mit einer die dritte Empfangsschaltung (14) und die zweite Ausgangsschaltung (12) enthaltenden Eingangs-/Ausgangsschaltung (12, 14) und einer zwischen dieser und der genannten zweiten Übertragungsleitung (16) eingefügten Umschaltstufe (90), um das zweite Signal auf der zweiten Übertragungsleitung in gleicher Richtung wie die Übertragung des ersten Signals auf der ersten Übertragungsleitung zu übertragen und das dritte Signal auf der zweiten Übertragungsleitung in entgegengesetzter Richtung zur Übertragung des ersten Signals auf der ersten Übertragungsleitung (15) zu übertragen.
Vorrichtung nach Anspruch 1, wobei der erste Schaltungsblock (32) eine dritte Empfangsschaltung (14) zum Empfang eines dritten Signals, eine vierte Ausgangsschaltung (11A) zur Erzeugung eines vierten Signals und eine Sende/Empfangsschaltung (11, 13) aufweist, die die erste Ausgangs schaltung (11) und eine vierte Empfangsschaltung (13) zum Empfang des vierten Signals enthält, die zweiten Schaltungsblöcke (30, 34) jeweils eine drite Ausgangsschaltung (52) zur Erzeugung des dritten Signals aufweisen und ihre erste Empfangsschaltung (50) auch das vierte Signal empfängt, und die dritte Ausgangsschaltung (52) das dritte Signal synchron zum Empfang des vierten Signals durch die erste Empfangsschaltung (50) erzeugt und die dritte Empfangsschaltung (14) das dritte Signal synchron zum Empfang des vierten Signals durch die vierte Empfangsschaltung (13) empfängt.
Vorrichtung nach Anspruch 1, wobei der erste Schaltungsblock (32) eine dritte Empfangsschaltung (14) zum Empfang eines dritten Signals und eine vierte Empfangsschaltung (13) zum Empfang eines vierten Signals aufweist, die zweiten Schaltungsblöcke (30, 34) jeweils eine dritte Ausgangsschaltung (52) zur Erzeugung des dritten Signals sowie eine vierte Ausgangsschaltung zur Erzeugung des vierten Signals aufweisen, und die dritte Empfangsschaltung (14) das dritte Signal synchron zum Empfang des vierten Signals durch die vierte Empfangsschaltung (13) empfängt.
Vorrichtung nach einem der Ansprüche 1 bis 5, wobei die Übertragungsleitungen (15 bis 17) zur Übertragung der genann ten Signale auf dem Signalbus jeweils in einem Vorwärtsabschnitt vom ersten Schaltungsblock (32) zum entferntesten zweiten Schaltungsblock (34F) und in einem Rückwärtsabschnitt zurück in Richtung des ersten Schaltungsblocks (32) führen und einige zweite Schaltungsblöcke (30, 34A, C, E) mit den Vorwärtsabschnitten und die restlichen zweiten Schaltungsblöcke (30, 34B, D, F) mit den Rückwärtsabschnitten der Übertragungsleitungen verbunden sind.
Vorrichtung nach Anspruch 6, wobei die Empfangsschaltungen (50, 51) einiger zweiter Schaltungsblöcke (30, 34A, C, E) mit den Vorwärtsabschnitten und die Empfangsschaltungen (50, 51) anderer zweiter Schaltungsblöcke (30, 34B, D, F) mit den Rückwärtsabschnitten verbunden sind und ggf. vorhandene Ausgangsschaltungen (52) der genannten einigen zweiten Schaltungsblöcke mit den Rückwärtsabschnitten und ggf. vorhandene Ausgangsschaltungen (52) der anderen zweiten Schaltungsblöcke mit den Vorwärtsabschnitten verbunden sind.
Vorrichtung nach Anspruch 6 oder 7, wobei an die Übertragungsleitungen Abschlußwiderstände (40 bis 45) angeschlossen sind.
Vorrichtung nach einem der Ansprüche 6 bis 8, wobei die Übertragungsleitungen (15 bis 17) jeweils über eine Übertra gungszweigleitung (15A, B, 16A, B) und ein Widerstandselement (46 bis 49) mit dem ersten Schaltungsblock verbunden sind.
Vorrichtung nach Anspruch 9, wobei der Widerstandswert des Widerstandselements im Bereich des 0,5fachen bis zum Doppelten des Werts liegt, der sich dadurch ergibt, daß die Hälfte der Impedanz der jeweiligen Übertragungsleitung von der Impedanz der entsprechenden Übertragungszweigleitung subtrahiert wird.
Vorrichtung nach einem der Ansprüche 1 bis 10, mit einer ersten integrierten Schaltung, die den ersten Schaltungsblock (32) enthält, und mit mehreren zweiten integrierten Schaltungen (31), die jeweils einen der zweiten Schaltungsblöcke (30) enthalten.
Vorrichtung nach einem der Ansprüche 1 bis 11, wobei das erste Signal ein Taktsignal und das zweite Signal ein Datensignal darstellt.
Vorrichtung nach Anspruch 4 oder 5, wobei das erste und das vierte Signal Taktsignale und das zweite und das dritte Signal Datensignale darstellen.
Vorrichtung nach Anspruch 12 oder 13 mit einer Taktschaltung zur Erzeugung eines Taktsignals zur Verteilung als das genannte erste Signal.
Vorrichtung nach Anspruch 12 oder 13 mit einer Taktschaltung zur Erzeugung eines Grundtaktsignals und mit einer Taktverteilungsschaltung (70, 71) zur Halbierung der Frequenz des Grundtaktsignals und zur Verteilung eines Taktsignals halber Frequenz als das genannte erste Signal.
Vorrichtung nach Anspruch 15, wobei die Taktverteilungsschaltung im ersten Schaltungsblock (32) vorgesehen ist, um das Grundtaktsignal außerdem an eigene Schaltungen des ersten Schaltungsblocks zu verteilen.
Vorrichtung nach Anspruch 15 oder 16, wobei die zweiten Schaltungsblöcke (30, 34) jeweils eine Schaltung (70, 71) zum Verdoppeln der Frequenz des von der ersten Empfangsschaltung (50) empfangenen ersten Signals sowie eine Latchschaltung (25) zum Einspeichern des von der zweiten Empfangsschaltung (51) empfangenen zweiten Signals synchron mit dem frequenzverdoppelten ersten Signal aufweisen.
Vorrichtung nach einem der Ansprüche 15 bis 17, soweit von einem der Ansprüche 2 bis 5 abhängig, mit einer Schaltung (70, 71) zur Verdoppelung der Frequenz des von der vierten Empfangsschaltung (13) empfangenen Signals und mit einer Latchschaltung (25, 25A) zum Einspeichern des von der dritten Empfangsschaltung (14) empfangenen dritten Signals synchron mit dem frequenzverdoppelten Signal.
Vorrichtung nach Anspruch 18 mit einer Phaseneinstellschaltung (25B), um die Phase des von der dritten Empfangsschaltung (14) empfangenen dritten Signals so umzusetzen, daß es synchron mit dem ersten Signal gelesen werden kann.