DE19736898A1

DE19736898A1 - Multiphasen-Taktgenerator

Info

Publication number: DE19736898A1
Application number: DE19736898A
Authority: DE
Inventors: Yasuo Sugasawa
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1996-08-23
Filing date: 1997-08-25
Publication date: 1998-03-05
Anticipated expiration: 2017-08-26
Also published as: KR100269197B1; US5867046A; DE19736898C2; KR19980018929A; JP2994272B2; JPH1065521A

Description

Die vorliegende Erfindung betrifft einen Multiphasen-Takt generatorschaltkreis und insbesondere einen Mehrphasen-Takt generatorschaltkreis mit einem phasenstarren Rückkopplungskreis oder PLL-Schaltkreis für die Erzeugung einer Mehrzahl von synchronisierenden Taktsignalen

Es ist im Stand der Technik, von dem die Erfindung ausgeht, bekannt geworden, einen phasenstarren Rückkopplungskreis für die Erzeugung von internen Multiphasen-Taktsignalen aus einem externen Taktsignal zu verwenden.

Fig. 1A ist ein Schaltkreisdiagramm, das einen üblichen Taktgeneratorschaltkreis mit einer phasenstarren Rückkopplung zeigt. Der Taktgeneratorschaltkreis weist einen PLL-Schalt kreis 1A auf, der ein Eingangssignal der Taktsignale CL empfängt und ein Ausgangssignal von Taktsignalen CAA erzeugt, deren Frequenz viermal größer als die der Taktsignale CL ist. Der Takterzeugungsschaltkreis weist auch einen 1/2-Frequenz teilerschaltkreis 2A auf, der ein Eingangssignal der Taktsignale CA empfängt und ein Ausgangssignal der Taktsignale CBA erzeugt, das um den Faktor 2 niedriger liegt als die Taktsignale CAA. Der Takterzeugungsschaltkreis weist auch Logikschaltkreise für die Erzeugung von zwei internen Phasentaktsignalen C1 und C2 auf. Der Logikschaltkreis weist erste und zweite UND-Gatter 11 und 12 wie auch erste und zweite Verzögerungsschaltkreise 7 und 8 zusätzlich zu einem Inverterschaltkreis 13 auf. Der erste UND-Schaltkreis 11 weist eine Ausgangsseite auf, die mit einem ersten Ausgangsanschluß verbunden ist, auf welchem das erste interne Taktsignal C1 auftritt. Der zweite UND-Schaltkreis 12 weist eine Ausgangs seite auf, die mit einem Ausgangsanschluß verbunden ist, auf welchem das zweite interne Taktsignal C2 auftritt. Die Ausgangsseite des ersten UND-Schaltkreises 11 ist auch mit einer Eingangsseite eines zweiten Verzögerungsschaltkreises 8 verbunden. Die Ausgangsseite des zweiten UND-Schaltkreises 12 ist auch mit einer Eingangsseite des ersten Verzögerungs schaltkreises 7 verbunden. Der erste Verzögerungsschaltkreis erzeugt an der Ausgangsseite ein verzögertes Signal C7. Die Ausgangsseite des ersten Verzögerungsschaltkreises 7 ist mit einem der Eingangsanschlüsse des ersten UND-Gatters 11 verbunden. Die Ausgangsseite des 1/2-Frequenzteiler schaltkreises 2A ist auch mit einem weiteren Eingangsanschluß des ersten UND-Gatters 11 verbunden. Der zweite Verzögerungs schaltkreis 8 erzeugt an der Ausgangsseite ein zweites verzögertes Signal C8. Die Ausgangsseite des zweiten Verzögerungsschaltkreises 8 ist mit einem Eingangsanschluß des zweiten UND-Gatters 12 verbunden. Die Ausgangsseite des 1/2-Frequenzteilerschaltkreises 2A ist auch mit einer Eingangs seite des Inverters 13 verbunden. Der Inverter 13 erzeugt an einer Ausgangsseite ein invertiertes Signal. Die Ausgangsseite des Inverters 13 ist mit einem Eingangsanschluß des zweiten UND-Gatters 12 verbunden. Die Ausgangsseite des zweiten Verzögerungsschaltkreises 8 ist mit dem anderen Eingangs anschluß des zweiten UND-Gatters 12 verbunden.

Fig. 1B ist ein Schaltkreisdiagramm zur Darstellung eines ersten Verzögerungsschaltkreises, der in einem üblichen Takterzeugungsschaltkreis mit PLL gemäß Fig. 1A verwendet wird. Der erste Verzögerungsschaltkreis 7 weist einen Widerstand R1, der in Reihe zwischen der Eingangs- und der Ausgangsseite geschaltet ist, und einen Kondensator C1 auf, der zwischen einer Masseleitung und der Ausgangsseite des Verzögerungsschaltkreises 7 geschaltet ist.

Fig. 1C ist ein Schaltkreisdiagramm zur Darstellung eines zweiten Verzögerungsschaltkreises, der in einem üblichen Takterzeugungsschaltkreis mit PLL gemäß Fig. 1A verwendet wird. Der zweite Verzögerungsschaltkreis 8 weist eine Reihenschaltung von zwei Inverterschaltkreisen 17 und 18 zwischen den Eingangs- und Ausgangsseiten wie auch einen Kondensator C2 auf, der zwischen der Masseleitung und einem Zwischen-Verbindungspunkt zwischen den zwei Inverterschalt kreisen 17 und 18 verbunden ist. Der Inverterschaltkreis 17 ist mit der Eingangsseite verbunden, während der Inverter schaltkreis 18 mit der Ausgangsseite verbunden ist.

Fig. 2 ist ein Zeitdiagramm zur Darstellung von Wellenformen des Taktsignals, das in einem üblichen Takterzeugungs schaltkreis der Fig. 1A übertragen wird. Das Taktsignal C1 wird in den PLL-Schaltkreis 1A eingeleitet, wodurch das externer Taktsignal C1 vierfach multipliziert wird, um das Signal CAA zu erzeugen, das eine viermal höhere Frequenz als das Taktsignal C1 aufweist. Das Signal CAA wird dann in den 1/2-Frequenzteilerschaltkreis 2A eingegeben, wodurch das Signal CAA geteilt wird, um das Signal CBA zu erzeugen. Das erste interne Taktsignal C1 fällt synchron mit dem Abfall zeitpunkt des Signals CBA ab und steigt synchron mit dem Abfallzeitpunkt des ersten Verzögerungssignals C7 an, das um die Zeitdauer TD1A von dem Abfallzeitpunkt des zweiten internen Taktsignals C2 verzögert ist. Das zweite interne Taktsignal C2 fällt synchron mit dem Anstiegszeitpunkt des Signals CBA ab und steigt synchron mit dem Abfallzeitpunkt des Verzögerungssignals C8 an, das um den Zeitabschnitt TD1A von dem Abfallzeitpunkt des ersten internen Taktsignals C1 verzögert ist. Wenn interne Multiphasen-Taktsignale verwendet werden, ist es erforderlich, jegliche Überlappung von Zeitab schnitten mit hohem Pegel des internen Multiphasen-Taktsignals zu vermeiden, zu welchen Zwecken die ersten und zweiten Verzögerungsschaltkreise 7 und 8 vorgesehen sind, um die Anstiegszeitpunkte der ersten und zweiten internen Taktsignale C1 und C2 zu verzögern.

Der vorbezeichnete übliche Takterzeugungsschaltkreis weist die folgenden Probleme bei der Schaltkreisauslegung des ersten und zweiten Verzögerungsschaltkreises 7 und 8 auf. Änderungen bei den Bedingungen für die Herstellung von Halbleitern erzeugen Änderungen beim Widerstandswert des Widerstands Rl, der in dem ersten und dem zweiten Verzögerungsschaltkreis 7 verwendet wird, wie auch eine Änderung bei der Kapazität der Kondensatoren C1 und C2, die in den ersten und zweiten Verzögerungsschaltkreisen 7 zusätzlich eine Änderung der Eingangs-Konduktanz der in den Invertern 17 und 18 des zweiten Verzögerungsschaltkreises 8 verwendeten Transistoren bewirken. Weiter sind der Widerstandswert des Widerstands R1 und die Eingangs-Konduktanz der in den Inverter 17 und 18 verwendeten Transistoren in Abhängigkeit von der Temperatur der Transis toren im Gebrauch veränderlich. Darüber hinaus ist die Eingangs-Konduktanz der in den Invertern 17 und 18 verwendeten Transistoren in Abhängigkeit von der Speisespannung für die Speisung des Schaltkreises veränderlich. Die Gesamtmenge der Veränderung bei diesen Parametern kann eine beträchtliche Größe annehmen. Unter der Annahme, daß die gesamte Änderung dieser Parameter einen Maximalwert annimmt, kann die Verzögerungszeit des Verzögerungsschaltkreises sich um 50% oder mehr ändern. Eine derart große Änderung der Verzögerungs zeit des Verzögerungsschaltkreises erzeugt eine große Änderung beim Tastverhältnis des ersten und zweiten internen Takt signals C1 und C2. Dies macht es schwierig, einen breiten Arbeitsbereich für den Halbleiterschaltkreis einzustellen.

Vor dem Hintergrund dieser Probleme wäre es wünschenswert einen neuen Multiphasen-Takterzeugungsschaltkreis mit einer verminderten Änderung beim Verhältnis der internen Taktsignale zu erzeugen.

Daher liegt der Erfindung die Aufgabe zugrunde, einen Multiphasen-Takterzeugungsschaltkreis gemäß dem Oberbegriff von Anspruch 1 zu schaffen, der von den Problemen des Stands der Technik befreit ist.

Die Aufgabe wird erfindungsgemäß durch Anspruch 1 gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin einen neuen Multiphasen-Takterzeugungsschaltkreis mit einer reduzierten Änderung des Tastverhältnisses der internen Taktsignale zu schaffen.

Die vorliegende Erfindung erzeugt bevorzugt einen Multiphasen-Takt generator für das Empfangen eines externen Taktsignals und für das Erzeugen einer Mehrzahl interner Taktsignale, die sich hinsichtlich ihrer Phase voneinander unterscheiden, der dadurch gekennzeichnet ist, daß der Multiphasen-Taktgenerator mit einer Steuereinheit für das Steuern des Tastverhältnisses der Mehrzahl interner Taktsignale synchron mit einem Ausgangs signal aus einem Oszillator ausgestattet ist.

Besonders günstig ist es, daß die erfindungsgemäße Steuereinheit in der Lage ist, feste Tastverhältnisse für eine Mehrzahl von internen Taktsignalen einzustellen.

Es ist andererseits auch besonders günstig, daß die Steuereinheit ebenfalls in der Lage ist, Tastverhältnisse der Mehrzahl von internen Taktsignalen zu ändern.

Weitere Einzelheiten, Vorteile und Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung mehrerer Ausführungsbeispiele anhand der Zeichnung.

Es zeigen:

Fig. 1 ein Schaltkreisdiagramm zur Darstellung eines üblichen Signalerzeugungsschaltkreises mit PLL;

Fig. 1B ein Schaltkreisdiagramm zur Darstellung eines ersten Verzögerungsschaltkreises, der in einem üblichen Takterzeugungsschaltkreis PLL gemäß Fig. 1A verwendet wird;

Fig. 1C ein Schaltkreisdiagramm zur Darstellung eines zweiten Verzögerungsschaltkreises, der in einem üblichen Taksignalerzeugungsschaltkreis PLL gemäß Fig. 1A verwendet wird;

Fig. 2 ein Zeitdiagramm zur Darstellung der Wellenformen der Taktsignale, die in einem üblichen Takterzeugungs schaltkreis gemäß Fig. 1A übertragen werden;

Fig. 3 ein Schaltkreisdiagramm zur Darstellung eines neuen Taktsignalerzeugungsschaltkreises mit PLL in einem ersten erfindungsgemäßen Ausführungsbeispiel;

Fig. 4 ein Zeitdiagramm zur Darstellung der Wellenformen von Taktsignalen zur Übertragung eines neuen Taktsignal erzeugungsschaltkreises PLL in einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 5 ein Zerrdiagramm zur Darstellung eines neuen Taktsignalerzeugungsschaltkreises mit PLL in einem zweiten Ausführungsbeispiel der vorliegenden Erfindung; und

Fig. 6 ein Zeitdiagramm zur Darstellung der Wellenformen von Taktsignalen zur Übertragung eines neuen Taktsignal erzeugungsschaltkreises PLL in einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.

ERSTES AUSFÜHRUNGSBEISPIEL

Ein erstes erfindungsgemäßes Ausführungsbeispiel wird im einzelnen anhand von Fig. 3 und 4 beschrieben. Fig. 3 ist ein Schaltkreisdiagramm zur Darstellung eines neuen Taktgenerator schaltkreises mit PLL oder phasenveriegelter Rückkopplungs schleife in einem ersten erfindungsgemäßen Ausführungs beispiel. Der Taktgeneratorschaltkreis weist einen PLL-Schaltkreis 1 auf, der das Eingangssignal des Taktsignals CL empfängt und ein Ausgangssignal des Taktsignals CAA erzeugt, das 8-fach vervielfacht ist, so daß die Frequenz des Takt signals CAA achtmal größer ist als die des Taktsignals CL ist. Der Erzeugungsschaltkreis weist auch ein 1/2-Frequenzteiler schaltkreis 2 auf, der ein Eingangssignal des Taktsignals CAA empfängt und ein Ausgangssignal des Taktsignals CBA erzeugt, das um das zweifache geringer als die Taktsignale CAA ist. Der Takterzeugungsschaltkreis weist auch Logikschaltkreise für die Erzeugung von internen Zweiphasen-Taktsignalen C1 und C2 auf. Der Logikschaltkreis weist erste und zweite UND-Gatter 11 und 12, wie auch erste und zweite Zwischenspeicherschaltkreise 3 und 4 zusätzlich zu ersten, zweiten und dritten Invertern 13, 14 und 15 auf. Der erste UND-Schaltkreis 11 weist eine Ausgangsseite auf, die mit einem ersten Ausgangsanschluß verbunden ist, auf welchem das erste interne Taktsignal C1 auftritt. Der zweite UND-Schaltkreis 12 weist eine Ausgangs seite auf, die mit einem zweiten Ausgangsanschluß verbunden ist, auf welchem das zweite interne Taktschaltkreissignal C2 auftritt. Die Ausgangsseite des ersten UND-Schaltkreises 11 ist ebenfalls mit einer Eingangsseite des dritten Inverters 15 verbunden. Die Ausgangsseite des zweiten UND-Schaltkreises 12 ist ebenfalls mit einer Eingangsseite des zweiten Inverters 14 verbunden. Eine Ausgangsseite des dritten Inverters 15 ist mit einer Eingangsseite des zweiten Flip-Flop-Schaltkreises 4 verbunden. Die Ausgangsseite des PLL-Schaltkreises 1 ist mit der anderen Eingangsseite des zweiten Zwischenspeicherschalt kreises verbunden. Die Ausgangsseite des PLL-Schaltkreises 1 ist auch mit der anderen Eingangsseite des ersten Zwischen speicherschaltkreises 3 verbunden. Die Ausgangsseite des zweiten Inverters 14 ist mit der Eingangsseite des ersten Zwischenspeicherschaltkreises 3 verbunden. Die Ausgangsseite des ersten UND-Gatters 11 ist auch mit dem Anschluß R des zweiten Zwischenspeicherschaltkreises 4 verbunden. Die Ausgangsseite des zweiten UND-Gatters 12 ist auch mit dem Anschluß R des ersten Zwischenspeicherschaltkreises 3 verbunden. Die Ausgangsseite des ersten Zwischenspeicher schaltkreises 3 ist auch mit einem der Eingangsanschlüsse des ersten UND-Gatters 11 verbunden. Die Ausgangsseite des zweiten Zwischenspeicherschaltkreises 4 ist auch mit einem der Eingangsanschlüsse des zweiten UND-Gatters 12 verbunden. Die Ausgangsseite des 1/4-Frequenzteilers 2 ist auch mit dem anderen Eingangsanschluß des ersten UND-Gatters 11 verbunden. Die Ausgangsseite des 1/4-Frequenzteilers 2 ist auch durch den ersten Inverter 13 mit dem anderen Eingangsanschluß des zweiten UND-Gatters 12 verbunden.

Fig. 4 ist ein Zeitdiagramm zur Darstellung von Wellenformen von Taktsignalen, die in einem neuem Takterzeugungsschaltkreis PLL in einem ersten erfindungsgemäßen Ausführungsbeispiel übertragen werden. Das Taktsignal C1 wird in den PLL-Schalt kreis 1A eingegeben, wodurch das externe Taktsignal C1 8-fach multipliziert wird, um das Signal CAA zu erzeugen, das nach der Frequenz 8fach größer als das Taktsignal C1 ist. Das Taktsignal CAA wird dann in den 1/2-Frequenzteilerschaltkreis 2A eingegeben, wodurch das Signal CAA geteilt wird, um das Signal CB zu erzeugen. Das erste interne Taktsignal C1 fällt synchron mit dem Abfallzeitpunkt des Signals CB ab und steigt synchron mit einem Zeitpunkt an, der durch TD1 entsprechend einer Hälfte einer Frequenz gegenüber dem Anstiegszeitpunkt des Signals CB verzögert ist. Das zweite interne Taktsignal C2 fällt synchron mit dem Anstiegszeitpunkt des Signals CB ab und steigt synchron mit einem Zeitpunkt an, der um TD1 entsprechend einer Hälfte einer Frequenz gegenüber dem Abfallzeitpunkt des ersten internen Taktsignals C1 verzögert ist. Der Zeitabschnitt TD1 entspricht einer Zeitdauer mit hohem Pegel des Signals CA. Die Zeitabschnitte mit hohem Pegel der ersten und zweiten internen Taktsignale C1 und C2 überlappen einander nicht und sind voneinander durch die Zeitdauer TD1 getrennt.

Änderungen bei den Bedingungen für die Halbleiter- Herstellungsprozesse und bei der Temperatur, wie auch bei der Speisespannung können eine Änderung des Spannungspegels des Ausgangssignal CA aus dem PLL-Schaltkreis 1 erzeugen, während es möglich ist, die Änderungen in dem Spannungspegel des Ausgangssignals C innerhalb 10% zu unterdrücken. Im Ergebnis ist es auch möglich, die Änderungen im Tastverhältnis der ersten und zweiten internen Taktsignale C1 und C2 zu unterdrücken.

ZWEITES AUSFÜHRUNGSBEISPIEL

Eine zweite erfindungsgemäße Ausführungsform wird im einzelnen anhand von Fig. 5 und 6 beschrieben. Fig. 5 ist ein Schalt kreisdiagramm zur Darstellung eines neuen Takterzeugungs schaltkreis mit einer phasengesperrten Rückkopplungsschleife in einem zweiten erfindungsgemäßen Ausführungsbeispiel. Der Takterzeugungsschaltkreis weist einen PLL-Schaltkreis 1 auf, der ein Eingangssignal der Taktsignale CL empfängt und ein Ausgangssignal der Taktsignale CA erzeugt, das um das Achtfache vervielfacht ist, so daß die Frequenz der Taktsignale CA achtmal höher als das Taktsignal CL ist. Der Takterzeugungsschaltkreis weist auch einen 1/2-Frequenzteiler schaltkreis 2 auf, der ein Eingangssignal des Taktsignals CA empfängt und ein Ausgangssignal des Taktsignals CB erzeugt, das um das Zweifache geringer als das Taktsignal CA ist. Der Takterzeugungsschaltkreis weist auch Logikschaltkreise und Auswahlschaltkreise sowie Widerstände für die Erzeugung von internen Zweiphasen-Taktsignalen C1 und C2 auf. Der Logikschaltkreis weist erste und zweite UND-Gatter 11 und 12 wie auch erste, zweite, dritte, vierte, fünfte und sechste Zwischenspeicherschaltkreise 3, 4, 31, 41, 32 und 42 zusätzlich zu den ersten, zweiten und dritten Invertern 13, 14 und 15 auf. Ferner sind erste und zweite Auswahlschaltkreise 33 und 34 vorgesehen. Ferner sind erste und zweite Widerstände 5 und 6 vorgesehen. Der erste UND-Schaltkreis 11 weist eine Ausgangsseite auf, die mit einem ersten Ausgangsanschluß verbunden ist, auf welchem das erste interne Taktsignal C2 auftritt. Der zweite UND-Schaltkreis 12 weist eine Ausgangsseite auf, die mit einem zweiten Ausgangsanschluß verbunden ist, auf welchem das zweite interne Taktsignal C2 auftritt. Die Ausgangsseite des ersten UND-Schaltkreises 11 ist auch mit einer Eingangsseite des dritten Inverters 15 verbunden. Die Ausgangsseite des zweiten UND-Schaltkreises 12 ist auch mit einer Eingangsseite des zweiten Inverters 14 verbunden. Eine Ausgangsseite des dritten Inverters 15 ist mit einer Eingangsseite des zweiten Flip-Flop-Schaltkreises 4 verbunden. Eine Ausgangsseite des dritten Inverters 15 ist auch mit einer Eingangsseite des zweiten Auswahlschaltkreises 43 verbunden. Die Ausgangsseite des PLL-Schaltkreises 1 ist mit der anderen Eingangsseite des zweiten Zwischenspeicher schaltkreises 4 verbunden. Die Ausgangsseite des PLL-Schaltkreises 1 ist auch mit der anderen Eingangsseite des ersten Zwischenspeicherschaltkreises 3 verbunden. Die Ausgangsseite des PLL-Schaltkreises 1 ist ferner mit der anderen Eingangsseite jedes der vierten und sechsten Zwischenspeicherschaltkreise 41 und 42 verbunden. Die Ausgangsseite des PLL-Schaltkreises 1 ist auch mit der anderen Eingangsseite jedes der dritten und fünften Zwischenspeicher schaltkreise 31 und 32 verbunden. Die Ausgangsseite des zweiten Inverters 14 ist auch mit der Eingangsseite des ersten Zwischenspeicherschaltkreises 3 verbunden. Die Ausgangsseite des zweiten Inverters ist auch mit dem ersten Auswahlschaltkreis 33 verbunden. Die Ausgangsseite des ersten UND-Gatters 11 ist auch mit dem Anschluß R jedes der zweiten, vierten und sechsten Zwischenspeicherschaltkreise 4, 41 und 42 verbunden. Die Ausgangsseite des zweiten UND-Gatters 12 ist auch mit dem Anschluß R jedes der ersten, dritten und fünften Zwischenspeicherschaltkreise 3, 31 und 32 verbunden. Die Ausgangsseite des ersten Zwischenspeicherschaltkreises 3 ist auch mit einem der Eingangsanschlüsse des dritten Zwischen speicherschaltkreise 31 und auch mit einer Eingangsseite des ersten Auswahlschaltkreises 33 verbunden. Die Ausgangsseite des dritten Zwischenspeicherschaltkreises 31 ist auch mit einem der Eingangsanschlüsse des fünften Zwischenspeicher schaltkreises 32 und auch mit der Eingangsseite des ersten Auswahlschaltkreise 33 verbunden. Die Ausgangsseite des fünften Zwischenspeicherschaltkreises 32 ist mit der Eingangsseite des ersten Auswahlschaltkreises 33 verbunden. Die Ausgangsseite des zweiten Zwischenspeicherschaltkreises 4 ist auch mit einem der Eingangsanschlüsse des vierten Zwischenspeicherschaltkreises 41 und auch mit einer Eingangsseite des zweiten Auswahlschaltkreises 43 verbunden. Die Ausgangsseite des vierten Zwischenspeicherschaltkreises 41 ist auch mit einem der Eingangsanschlüsse des sechsten Zwischenspeicherschaltkreises 42 und auch mit der Eingangsseite des zweiten Auswahlschaltkreisen 43 verbunden. Die Ausgangsseite des sechsten Zwischenspeicherschaltkreises 42 ist auch mit der Eingangsseite des zweiten Auswahlschalt kreises 43 verbunden. Die Ausgangsseite des 1/4-Frequenz teilers 2 ist mit dem Eingangsanschluß des ersten UND-Gatters 11 verbunden. Die Ausgangsseite des 1/4-Frequenzteilers 2 ist auch durch den ersten Inverter 13 mit dem Eingangsanschluß des zweiten UND-Gatters 12 verbunden. Der Ausgangs des ersten Auswahlschaltkreises 33 ist mit dem anderen Eingangsanschluß des ersten UND-Gatters 11 verbunden. Der Ausgang des zweiten Auswahlschaltkreises 43 ist mit dem anderen Eingangsanschluß des zweiten UND-Gatters 12 verbunden. Der erste Widerstand 5 ist durch die zwei Signalleitungen R50 und R51 mit dem ersten Auswahlschaltkreis 31 verbunden. Der zweite Widerstand 6 ist durch zwei Signalleitungen R60 und R61 mit dem zweiten Auswahlschaltkreis 43 verbunden. Die ersten und zweiten Widerstände 5 und 6 stellen Tastverhältnisse der ersten und zweiten internen Taktsignale C1 bzw. C2 ein.

Fig. 6 ist ein Zeitdiagramm zur Darstellung von Signalformen von Taktsignalen, die in einem neuen Takterzeugungsschaltkreis mit PLL in einem zweiten erfindungsgemäßen Ausführungsbeispiel übertragen werden. Die folgenden Beschreibungen werden im Hinblick darauf gemacht, daß die Einstellsignale R50 und R51 fest sind, und der erste Auswahlschaltkreis den Ausgang des ersten Zwischenspeicherschaltkreises 3 auswählt. Das interne Taktsignal C1 hat die gleiche Wellenform, wie in dem ersten Ausführungsbeispiel. Wenn die Einstellung des zweiten Widerstands 6 geändert wird, ändert sich das interne Taktsignal C2 wie folgt. Die Wellenform C2-A des internen Taktsignals tritt auf, wenn der zweite Auswahlschaltkreis 43 das invertierte Signal des ersten internen Taktsignals C1 aus dem dritten Inverter 15 auswählt. Die Wellenform C2-B des internen Taktsignals tritt auf, wenn der zweite Auswahl schaltkreis 43 das Ausgangssignal des zweiten Zwischen speicherschaltkreises 4 auswählt. Die Wellenform C2-C des internen Taktsignals tritt auf, wenn der zweite Auswahl schaltkreis 43 das Ausgangssignals des vierten Zwischen speicherschaltkreises 41 ausfällt. Die Wellenform C2-D des internen Taktsignals tritt auf, wenn der zweite Auswahlschaltkreis 43 das Ausgangssignals des sechsten Zwischenspeicherschaltkreises 42 auswählt.

Das zweite interne Taktsignal C2 fällt synchron mit der dem Anstiegszeitpunkt des Signals CD ab und steigt synchron mit dem Anstiegs- oder Abfallzeitpunkt der Signale CA an. Die Zeitabschnitte des hohn Pegels der ersten und zweiten internen Taktsignale C1 und C2 sind nämlich nicht einander überlappend und sind voneinander durch den Zeitabschnitt TD1 getrennt.

Abänderungen bei der Bedingung für die Halbleiterherstellungs prozesse und bei der Temperatur, wie auch bei der Speise spannung können eine Änderung im Spannungspegel des Ausgangssignals CA aus dem PLL-Schaltkreis 1 bewirken. Nichts destoweniger ist es möglich, die Änderung im Spannungspegel des Ausgangssignals C zu unterdrücken. Im Ergebnis ist es auch möglich, die Änderung im Taktverhältnis des ersten und zweiten internen Taktsignals C1 und C2 zu unterdrücken.

Ferner ist es möglich, den Anstiegszeitpunkt der internen Taktsignale C1 und C2 durch Einstellen der Widerstände zu steuern, wodurch das Tastverhältnis der internen Taktsignale durch Ändern der Neueinstellung der Widerstände änderbar ist.

Während Abänderungen der vorliegenden Erfindung für den Fachmann des vorliegenden Fachgebiets, auf das sich die Erfindung bezieht, auf der Hand liegen, versteht es sich, das die dargestellten Ausführungsformen lediglich erläuterungs halber und beispielhaft beschrieben sind und in keiner Weise in beschreibendem Sinne zu betrachten sind. Dementsprechend ist es beabsichtigt, mit den Ansprüchen alle Abänderungen innerhalb des Umfangs der vorliegenden Erfindung abzudecken.

Claims

1. Multiphasen-Taktgenerator für das Empfangen eines externen Taktsignals und für das Erzeugen einer Mehrzahl interner Taktsignale, die sich hinsichtlich ihrer Phase voneinander unterscheiden, dadurch gekennzeichnet, daß der Multiphasen-Takt generator mit einer Steuereinheit für das Steuern des Tastverhältnisses der Mehrzahl interner Taktsignale synchron mit einem Ausgangssignal aus einem Oszillator ausgestattet ist.

2. Multiphasen-Taktgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinheit in der Lage ist, feste Tastverhältnisse der Mehrzahl der internen Taktsignale einzustellen.

3. Multiphasen-Taktgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinheit in der Lage ist, Tastverhältnisse der Mehrzahl der internen Taktsignale voneinander abweichen zu lassen.