DE19744620A1 - Signalübertragungssystem zur Übertragung von Signalen zwischen LSI-Chips, Empfängerschaltung zur Verwendung in dem Signalübertragungssystem und Halbleiter-Speichervorrichtung, die das Signalübertragungssystem verwendet - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf ein Signalübertragungssystem und eine Empfängerschaltung zur Verwendung in dem Signalübertragungssystem, und genauer gesagt auf ein Signalübertragungssystem zur Übertragung von Signalen zwischen LSI-Chips, und eine Empfängerschaltung zur Verwendung in dem System.

In letzter Zeit wurden die Leistungsfähigkeit von DRAMs (Dynamic Random Access Memory) und Prozessoren stark erhöht, und genauer gesagt wurde die Prozessor-Leistungs­ fähigkeit hinsichtlich der Geschwindigkeit stark verbessert, während die Verbesserung der DRAM-Leistungsfähigkeit vor allem hinsichtlich der Speicherkapazität erfolgte. Indessen war die Verbesserung der Betriebsgeschwindigkeit der DRAM nicht so bedeutend wie die Verbesserung der Speicherkapazität, wodurch sich der Geschwindigkeitsunterschied zwischen dem DRAM und dem Prozessor weiter vergrößert hat und dieser Geschwindigkeitsunterschied in den letzten Jahren der Flaschenhals bei der Erhöhung der Computer-Leistungsfähigkeit wurde.

Es sind Signalübertragungssysteme zur Signalübertragung zwischen Prozessoren und DRAMs (DRAM-Modulen) bekannt, die in den nächsten Jahren große Verbreitung finden werden, darunter die SSTL (Series-Stub Terminated Logic) und andere Signalstandards mit geringer Amplitude. Bei dem SSTL oder einem vergleichbaren Signalisierungssystem mit niedriger Amplitude wird eine Signalübertragungsleitung (im folgenden Übertragungs­ leitung genannt) durch einen Widerstand abgeschlossen, der etwa die typische Impedanz der Übertragungsleitung aufweist, wodurch Reflektionen an den Abschlußenden unterdrückt werden und hohe Signalübertragungsgeschwindigkeiten erreicht werden. Weiterhin wird durch Verwendung der Signalisierung mit geringer Amplitude die zum Laden und Entladen der Übertragungsleitung benötigte Leistung verringert, wodurch eine Übertragung mit hoher Geschwindigkeit und niedriger Leistung erfolgen kann.

In einem Bus-System (Signalübertragungssystem), das SSTL verwendet, wird die Hochgeschwindigkeits-Signalübertragung durch einen abgeglichenen Abschluß (End-Widerstand) und einen Blind-Widerstand ermöglicht, und der Leistungsverbrauch wird im Vergleich zu bekannten Systemen aufgrund der Verwendung der Signalisierung mit geringer Amplitude verringert. Indessen, um den Gesamt-Leistungsverbrauch der Vorrichtung auf dem gleichen Pegel zu halten oder ihn unter diesen Pegel zu drücken, während gleichzeitig die Signalübertragungs-Bandbreite zwischen dem DRAM und dem Prozessor erhöht wird, besteht ein Bedarf für ein Signalübertragungssystem mit niedrigerem Leistungsbedarf.

Weiterhin werden beispielsweise in einem RAM-Buskanal ein DRAM-Controller und mehrere DRAM-Chips durch eine gemeinsame Signalübertragungsleitung (Bus) miteinander verbunden. Zur Übertragung und zum Aufnehmen der Hochgeschwindigkeits­ signale muß eine genaue Taktung zwischen dem Signalsender und dem -empfänger geschaffen werden. In dem RAM-Buskanal kann die korrekte Taktung sowohl für den Empfang wie auch für das Senden geschaffen werden, vorausgesetzt, daß eine Taktleitung und eine Signalübertragungsleitung sowohl hinsichtlich ihrer Wegführung wie auch ihrer elektrischen Eigenschaften identisch sind. Das heißt, der RAM-Buskanal erfordert, daß die Taktleitung und die Signalübertragungsleitung längs des gleichen Wegs gebildet sind und die gleichen elektrischen Eigenschaften aufweisen.

Indessen unterscheiden sich die Lasteigenschaften zwischen der Taktleitung und der Signalübertragungsleitung unausweichlich. Der Grund dafür ist, daß die Signal­ übertragungsleitung die Verwendung einer Latch-Schaltung ermöglicht, die synchron mit der Empfangstaktung zur Schaffung eines hochsensiblen Empfangs betrieben wird, während die Taktleitung die Verwendung eines Differenzverstärkers, usw. benötigt, da keine Latch-Schaltung verwendet werden kann. Da die Lasteigenschaft einer Latch-Schaltung und die eines Differenzverstärkers und dergleichen unterschiedlich ist, sind die elektrischen Leitungseigenschaften (beispielsweise die Verzögerung pro Einheitslänge) zwischen der Taktleitung und der Signalübertragungsleitung unausweichlich verschieden.

Der Stand der Technik und die dabei entstehenden Probleme werden später bezugnehmend auf die begleitenden Zeichnungen im Detail beschrieben.

Es ist Aufgabe der vorliegenden Erfindung, ein Signalübertragungssystem zu schaffen, bei dem die Antwortzeit einer Signalübertragungsleitung ungefähr gleich oder mehr als die Länge eines übertragenen Symbols beträgt. Es ist ein weiterer Gegenstand der vorliegenden Erfindung, ein Signalübertragungssystem zu schaffen, das Taktsignale erzeugen kann, ohne daß eine Symmetrie zwischen der Taktleitung und der Signal­ übertragungsleitung (Bus) bestehen muß, und die die Lücke verringern kann, wenn ein Schalten von einer Übertragungsvorrichtung auf eine andere erfolgt.

Gemäß der vorliegenden Erfindung ist ein Signalübertragungssystem vorgesehen, bei dem die Antwortzeit einer Signalübertragungsleitung ungefähr gleich oder mehr als die Länge eines übertragenen Symbols beträgt.

Ein Abschluß-Widerstand, der an einem oder beiden Enden der Signalübertragungsleitung vorgesehen ist, kann einen höheren Wert aufweisen als eine typische Impedanz der Signal­ übertragungsleitung. Wenigstens ein Widerstand kann in Serie mit der Signalübertragungs­ leitung geschaltet sein oder die Signalübertragungsleitung kann so aufgebaut sein, daß sie selbst einen Widerstand aufweist.

Signale können zwischen mehreren Schaltungsblöcken übertragen werden. Wenigstens einer der mehreren Schaltungsblöcke kann eine Empfängerschaltung zum Empfang eines Signals aufweisen, das von der Signalübertragungsleitung übertragen wird, und die Empfängerschaltung kann eine Partialantwort-Erfassungsschaltung, um eine Partialantwort des Signals zu erfassen, und eine Signal-Logikentscheidungsschaltung aufweisen, um eine logische Entscheidung hinsichtlich des Signals zu treffen. Die Partialantwort-Erfassungs­ schaltung kann eine Intersymbol-Interferenz-Abschätzeinheit zur Abschätzung der Intersymbol-Interferenz auf Grundlage eines zuvor empfangenen Signals und eine Subtrahierungseinheit zur Subtrahierung der abgeschätzten Intersymbol-Interferenz von einem Signal aufweisen, das tatsächlich zum momentanen Zeitpunkt erhalten wird.

Die Intersymbol-Interferenz-Abschätzeinheit kann so aufgebaut sein, daß sie eine Summe linearer Gewichtungen von zuvor abgeschätzten Werten ermittelt. Die Intersymbol- Interferenz-Abschätzeinheit kann ein Schieberegister, um eine vorherige Bit-Information zu erhalten, und eine Gewichtungseinheit aufweisen, um die in dem Schieberegister enthaltenen Daten zu gewichten. Die Gewichtungseinheit kann aus mehreren Widerständen aufgebaut sein. Die Gewichtungseinheit kann aus mehreren Kondensatoren und Schaltern aufgebaut sein.

Die Intersymbol-Interferenz-Abschätzeinheit kann so aufgebaut sein, daß sie nichtlineare Gewichtungen von zuvor abgeschätzten Werten ermittelt. Die Intersymbol-Interferenz-Ab­ schätzeinheit kann ein Schieberegister zum Halten von zuvor erhaltener Bit-Information und eine Speichereinheit aufweisen, um Abschätzungen entsprechend den in dem Schieberegister gehaltenen Daten zu speichern.

Die Intersymbol-Interferenz-Abschätzeinheit kann eine Akkumulierungseinheit aufweisen, um einen Analogwert des zuvor empfangenen Signals zu akkumulieren, und eine Intersymbol-Interferenz-Erzeugungseinheit, um aus dem Analogwert eine Intersymbol-Inter­ ferenz zu erzeugen. Die Intersymbol-Interferenz-Abschätzeinheit kann so aufgebaut sein, daß sie eine linear gewichtete Summe eines Analogwertes eines vor einem Takt empfangenen Signals und einem festen analogen Referenzwert ermittelt. Die Intersymbol- Interferenz-Abschätzeinheit kann mit mehreren Schalteinheiten und Kondensatoreinheiten versehen sein.

Die mehreren Schaltungsblöcke können integrierte Halbleiterschaltungs-Chips sein, und das Signalübertragungssystem kann als ein Bus-System ausgebildet sein, das mehrere integrierte Halbleiterschaltungs-Chips verbindet. Die Signalübertragungsleitung kann als ein bidirektionaler Datenbus oder eine Daten-Signalleitung ausgeführt sein. Die Signal­ übertragungsleitung kann als ein unidirektionaler Adressenbus oder eine Adreß-Signalleitung ausgeführt sein. Die mehreren integrierten Halbleiterschaltungs-Chips können mit einem Prozessor oder einem Controller und mehreren Speichermodulen ausgebildet sein.

Weiterhin ist gemäß der vorliegenden Erfindung ein Signalübertragungssystem zur Übertragung eines Signals zwischen mehreren Schaltungsblöcken mittels der Signal­ übertragungsleitung vorgesehen, das eine Taktverteilungseinheit zur Verteilung eines Takts zu jedem der Schaltungsblöcke mittels einer Taktleitung, eine gemeinsame Taktsignal-Er­ zeugungseinheit zur Schaffung eines gemeinsamen Takts auf Grundlage des Takts für jeden der Schaltungsblöcke mit einer Genauigkeit gleich einer Zeit, die kürzer ist als die Zeitdauer, die das Signal zum Durchqueren der Verdrahtung zwischen den Signalblöcken benötigt, und eine Einheit zum Aussenden und Empfangen des Signals synchron zu dem gemeinsamen Takt aufweist.

Jede der Schaltungsblöcke kann ein integriertes Schaltungsmodul, ein integrierter Schaltungs-Chip oder ein Schaltungsbauteil innerhalb eines einzigen Chips sein. Die maximale Länge der Signalübertragungsleitung kann nicht größer als der Abstand sein, den das Signal in einer Bit-Zeitdauer längs der Signalübertragungsleitung zurücklegt. Die maximale Länge der Signalübertragungsleitung kann nicht größer sein als die Hälfte des Abstands, den das Signal in einer Bit-Zeitdauer längs der Signalübertragungsleitung zurücklegt.

In der Signalübertragungsleitung kann ein Puffer eingefügt sein, um das Signal mit einer Zeitdauer zu verzögern, die gleich oder ein ganzzahliges Vielfaches einer Bit-Zeitdauer des Signals beträgt, und um das verzögerte Signal zurück zu übertragen, wodurch der Puffer die Übertragung des Signals über einen Abstand ermöglicht, der die maximale Länge der Signalübertragungsleitung überschreitet. Der Puffer kann zu anderen Schaltungsblöcken, die mit dem Puffer verbunden sind, einen Takt ausgeben, den die anderen Schaltungsblöcke zur Erzeugung eines gemeinsamen Takts benötigen.

Die Signalübertragungsleitung kann ein Bus des Typs mit einer gemeinsamen Signal­ übertragungsleitung sein, und sie kann an einem Ende oder beiden Enden des Busses mit einem Abschluß-Widerstand versehen sein, der einen Widerstandswert von ungefähr gleich oder mehr als die typische Impedanz des Busses aufweist. Eine Treiberschaltung zum Ansteuern der Signalübertragungsleitung kann eine Ausgangsimpedanz aufweisen, die größer ist als die typische Impedanz der Signalübertragungsleitung. Die Treiberschaltung kann ein Gleichstrom-Ansteuerausgangssignal erzeugen.

Die Signal-Erzeugungseinheit für den gemeinsamen Takt kann Taktsignale aufnehmen, die längs einer Taktleitung laufen, die zwischen einem vorderen Abschnitt und einem hinteren Abschnitt gefaltet ist, und kann den gemeinsamen Takt erzeugen, indem sie einen Taktwert in der Mitte zwischen den ansteigenden Flanken des nach vorne und nach hinten laufenden Takts ermittelt, der von dem Schaltungsblock erhalten wird. Die Erzeugungseinheit für ein gemeinsames Taktsignal kann eine Linearsummen-Erzeugungseinheit aufweisen, um eine Linearsumme von sinusförmigen Takten der Vorwärts- und Rückwärtsabschnitte der gefalteten Taktleitung zu erzeugen, sowie eine Signalverlaufs-Formungseinheit zur Signalverlaufsformung der Sinus-Signale, die durch die Linearsummen-Erzeugungseinheit erhalten werden. Die Erzeugungseinheit für ein gemeinsames Taktsignal kann einen Phasen-Interpolator aufweisen, um die nach hinten und nach vorne laufenden Takte in der gefalteten Taktleitung aufzunehmen, und um einen Takt mit einer Phase in der Mitte zwischen dem sich nach vorne und dem nach hinten laufenden Takt zu erzeugen.

Die Signal-Erzeugungseinheit für ein gemeinsames Taktsignal kann längs der Taktleitung eine stehende Welle erzeugen, und jeder der Schaltungsblöcke kann einen Takt aus der stehenden Welle entnehmen, der längs der Taktleitung erzeugt wird. Eine Erzeugungs­ einheit zur Erzeugung der stehenden Welle längs der Taktleitung kann eine Einheit aufweisen, um aktiv ein reflektiertes Signal des Takts entweder in der Takt-Ansteuer­ schaltung oder in der Takt-Abschlußschaltung oder beiden zu schaffen, wodurch eine elektrische Länge der Taktleitung eingestellt werden kann.

Der Zyklus des Takts, der zur Erzeugung des gemeinsamen Takts verwendet wird, kann mehr als das Zweifache der Länge von einer Bit-Zeitdauer des Signals betragen, das längs der Signalübertragungsleitung übertragen wird. Die Taktleitung kann Übertragungs­ eigenschaften aufweisen, die sich wesentlich von denen der Signalübertragungsleitung unterscheiden, und sie kann mit einer verbesserten elektrischen Abschirmung gegen die äußere Umgebung im Vergleich zu der Signalübertragungsleitung versehen sein.

Wenigstens einer der Schaltungsblöcke kann an der Empfangsseite mit einer Empfänger­ schaltung versehen sein, um eine Intersymbol-Interferenz des Signals zu beseitigen, und er kann das mittels der Signalübertragungsleitung übertragene Signal empfangen.

Weiterhin ist gemäß der vorliegenden Erfindung eine Empfängerschaltung zur Verwendung in einem Signalübertragungssystem vorgesehen, um ein über eine Signal­ übertragungsleitung übertragenes Signal zu empfangen, wobei die Empfängerschaltung eine Partialantwort-Erfassungseinheit zur Erfassung einer Partialantwort des Signals sowie einer Signallogik-Entscheidungsschaltung aufweisen, um eine logische Entscheidung hinsichtlich des Signals zu treffen.

Die Partialantwort-Erfassungseinheit kann eine Intersymbol-Interferenz-Abschätzeinheit zur Abschätzung einer Intersymbol-Interferenz auf Grundlage eines zuvor empfangenen Signals und eine Subtrahierungsschaltung aufweisen, um die abgeschätzte Intersymbol-Interferenz von einem Signal abzuziehen, das tatsächlich zu dem momentanen Zeitpunkt empfangen wird. Die Intersymbol-Interferenz-Abschätzeinheit kann so aufgebaut sein, daß sie eine Summe linearer Gewichtungen von zuvorigen Entscheidungswerten ermittelt. Die Intersymbol-Interferenz-Abschätzeinheit kann ein Schieberegister zum Halten einer vorherigen Bit-Information und eine Gewichtungseinheit aufweisen, um die in dem Schieberegister gehaltenen Daten zu gewichten. Die Gewichtungseinheit kann aus mehreren Widerständen aufgebaut sein. Die Gewichtungseinheit kann aus mehreren Kondensatoren und Schaltungen aufgebaut sein.

Die Intersymbol-Interferenz-Abschätzeinheit kann so aufgebaut sein, daß sie nichtlineare Gewichtungen vorheriger Entscheidungswerte ermittelt. Die Intersymbol-Interferenz-Ab­ schätzeinheit kann ein Schieberegister zum Halten vorheriger Bit-Information und eine Speichereinheit zur Speicherung von Schätzwerten entsprechend der in dem Schieberegister gehaltenen Daten aufweisen.

Die Intersymbol-Interferenz-Abschätzeinheit kann eine Akkumulierungseinheit zur Akkumulierung eines Analogwerts des zuvor empfangenen Signals und eine Intersymbol- Interferenz-Erzeugungseinheit aufweisen, um eine Intersymbol-Interferenz aus dem Analogwert zu erzeugen. Die Intersymbol-Interferenz-Abschätzeinheit kann so aufgebaut sein, daß sie eine linear gewichtete Summe eines Analogwerts eines Signals, das einen Takt empfangen wurde, und eines festen analogen Referenzwerts ermittelt. Die Intersymbol-Interferenz-Abschätzeinheit kann mehrere Schalteinheiten und Kondensator­ einheiten aufweisen.

Die Signal-Erzeugungseinheit für einen gemeinsamen Takt kann einen vorwärts gerichteten Takt und einen rückwärts gerichteten Takt aufnehmen, die längs einer Vorwärts-Taktleitung bzw. einer Rückwärts-Taktleitung laufen, und kann den gemeinsamen Takt durch Ermittelung eines Taktwerts in der Mitte zwischen der ansteigenden oder der abfallenden Flanken des sich nach vorne bzw. nach hinten ausbreitenden (laufenden) Takts, der durch jeden Schaltungsblock aufgenommen wird. Wenigstens ein Paar der Takt-Erzeugungsschaltungen, die eine Erzeugungsschaltung für einen vorwärts gerichteten Takt und eine Erzeugungsschaltung für einen nach hinten gerichteten Takt aufweisen, können für jedes Paar an Taktleitungen einschließlich der Vorwärts-Taktleitung und der Rückwärts-Taktleitung vorgesehen sein, und die Erzeugungsschaltungen für den nach vorwärts gerichteten Takt und den nach hinten gerichteten Takt können die Phasen der ansteigenden oder abfallenden Flanken des nach vorne oder nach hinten gerichteten Takts einstellen, um die Phasen auf einen vorbestimmten Wert zu bringen. Die Erzeugungs­ schaltung für den nach vorne gerichteten Takt kann eine Einheit zur Synchronisierung der Taktung eines Zwischenphasensignals aufweisen, das durch Extrahieren eines Zwischenpunkts zwischen der ansteigenden oder der abfallenden Flanke des nach vorne gerichteten und nach hinten gerichteten Takts erhalten wird, auf die ansteigende oder die abfallende Flanke eines Referenztakts, eine Einheit zur Erfassung einer Phasendifferenz zwischen dem Zwischenphasensignal und dem gemeinsamen Taktsignal und eine Einheit zur Einstellung der Phase des nach vorne gerichteten Takts, so daß die erfaßte Phasendifferenz Null wird.

Mehrere Takt-Erzeugungsschaltungen können für jedes Vorwärts-/Rückwärts-Takt­ leitungspaar vorgesehen sein, wobei die Takt-Erzeugungsschaltung, die sich an jedem Ende der Vorwärts-/Rückwärts-Taktleitungspaare befindet, nur eine Vorwärtstakt-Er­ zeugungsschaltung oder eine Rückwärtstakt-Erzeugungsschaltung aufweisen kann, und jede der Takt-Erzeugungsschaltungen, die sich an Zwischenpositionen längs der Vorwärts-/Rückwärts-Taktleitungen befinden, kann eine Rückwärtstakt-Erzeugungsschaltung aufweisen, die ein gemeinsames Taktsignal und einen rückwärts gerichteten Takt auf Grundlage des vorwärts gerichteten Takts erzeugt, der von der Takt-Erzeugungsschaltung an der vorhergehenden Stufe empfangen wird, und eine Vorwärtstakt-Erzeugungs­ schaltung, die einen neuen Vorwärtstakt für die Takt-Erzeugungsschaltung der folgenden Stufe erzeugt. Jede der Takt-Erzeugungsschaltungen kann weiterhin einen Puffer zur Ansteuerung eines Signals aufweisen, das mittels einer Signalleitung zugeführt wird. Die Signalleitung, die die Schaltungsblöcke verbindet, kann eine Punkt-zu-Punkt-Verbindung sein, und die Takt-Erzeugungsschaltungen können jeweils für eine oder für mehrere der Schaltungsblöcke vorgesehen sein.

Die Rückwärtstakt-Erzeugungsschaltung kann aus einer Rückführschleife bestehen, die eine Phaseneinstellung ausführt, um eine konstante Phasendifferenz zwischen dem empfangenen Vorwärtstakt und dem Rückwärtstakt aufrechtzuerhalten. Die Rückwärtstakt-Er­ zeugungsschaltung kann mit einer variablen Verzögerungseinheit versehen sein, einer Rückführschleife zur Synchronisierung eines Verzögerungswerts in der variablen Verzögerungseinheit auf einen Taktzyklus und eine Einheit, um den Vorwärtstakt um einen Wert proportional zu dem Taktzyklus durch eine Verzögerungsstufe zu verzögern, die der Rückführschleife untergeordnet gesteuert wird. Die variable Verzögerungseinheit kann mehrere variable Verzögerungseinheiten in einer Kaskade aufweisen, die Rückführschleife kann den Verzögerungswert in jeder der variablen Verzögerungs­ schaltungen mit dem gleichen Wert steuern und der Rückwärtstakt kann aus einem bezeichneten Knoten längs der mehreren variablen Verzögerungsschaltungen entnommen werden.

Die Phase des Rückwärtstakts kann so gesteuert werden, daß die Phasendifferenz zwischen dem Vorwärtstakt und einer invertierten Version des Rückwärtstakts bei jedem der Schaltungsblöcke, die den vorwärts- und rückwärtsgerichteten Takt empfangen, innerhalb von ± 180° oder ± 90° liegt.

Der Rückwärtstakt kann eine invertierte Version des Vorwärtstakts sein. Der vorwärts­ gerichtete und der rückwärtsgerichtete Takt können jeweils eine Wellenform aufweisen, deren Anstiegs- und Abfallszeiten einen wesentlichen Abschnitt eines Taktzyklus bilden. Der Vorwärts- und Rückwärtstakt kann einen sinusförmigen, dreieckförmigen oder trapezförmigen Signalverlauf aufweisen. Die Erzeugungsschaltung für das gemeinsame Taktsignal kann ein Differenzkomparator sein, zu dessen differentiellen Eingängen der Vorwärts- und der Rückwärtstakt gegeben werden.

Die Abschlußenden der Vorwärts- und Rückwärts-Taktleitungen können jeweils mit einer Impedanz abgeschlossen werden, die größer ist als die typische Impedanz der Vorwärts- oder Rückwärts-Taktleitung. Wenigstens einer des Vorwärts- oder Rückwärtstakts kann unter Verwendung eines Differenzsignal-Übertragungsverfahrens übertragen werden. Der Vorwärtstakt kann als komplementäres Signal übertragen werden und der Rückwärtstakt kann aus einem Signal erzeugt werden, das durch differentielle Verstärkung des komplementären Vorwärtstakts geschaffen wird.

Der Vorwärts- und der Rückwärtstakt können durch Einführen eines Verzögerungswerts durch eine rückführgesteuerte variable Verzögerungsschaltung in einen Referenztakt in einem Leerlaufzustand eingeführt werden. Wenn der Vorwärts- und der Rückwärtstakt entnommen werden, kann ein einmal außerhalb eines Chips ausgegebenes Signal wiederum in den Chip als Vorwärtstakt gelatcht werden, auf dessen Grundlage das gemeinsame Taktsignal erzeugt wird.

Gemäß der vorliegenden Erfindung ist ein Signalübertragungssystem mit einer Signal­ übertragungsleitung, die so ausgebildet ist, daß sie Daten ohne Vorladung für jedes Bit überträgt, indem eine Intersymbol-Interferenz-Komponente, die durch die vorhergehenden Daten eingeführt wird, beseitigt wird, und eine Einheit zur Beseitigung einer Intersymbol- Interferenz-Komponente eines Signals vorgesehen, das mittels der Signalübertragungs­ leitung übertragen wird.

Die Signalübertragungsleitung kann mit einem Ende ausgebildet sein. Die Signal­ übertragungsleitung kann in Form komplementärer Busse ausgeführt sein und das Signal­ übertragungssystem kann einen Bustreiber des komplementären Typs und einen Busverstärker des Komplementärtyps aufweisen.

Das Signalübertragungssystem kann weiterhin eine Vorladungsschaltung aufweisen, die die Signalübertragungsleitung nicht für jedes Bit während einer Datenübertragungsperiode vorlädt, und die die Signalübertragungsleitung außerhalb der Zeitdauer der Daten­ übertragung auf einen vorbestimmten Potentialpegel vorlädt. Die Vorladungsschaltung kann die Signalübertragungsleitung nur während einer vorbestimmten Periode vor und nach der Datenübertragungsperiode vorladen. Die Vorladungsschaltung kann die Signal­ übertragungsleitung während aller Zeitdauern mit Ausnahme der Datenübertragungs­ periode vorladen. Die Vorladungsschaltung kann die Signalübertragungsleitung in beliebiger Weise extern vorladen.

Der Busverstärker des komplementären Typs kann einen Verstärker mit einer Intersymbol- Interferenz-Beseitigungsfunktion für eine Einfachende-Leitung entsprechend jedem der komplementären Busse und einen Differenzverstärker des Komplementärtyps aufweisen, der stromabwärts des Verstärkers mit der Intersymbol-Interferenz-Beseitigung vorgesehen ist. Der Differenzverstärker des Komplementärtyps kann als ein Differenzverstärker des Latch-Typs ausgebildet sein. Der Differenzverstärker des Latch-Typs kann als ein Differenzverstärker mit einer Gateaufnahme ausgebildet sein. Der Differenzverstärker des Komplementärtyps kann als ein Stromspiegel-Differenzverstärker ausgebildet sein.

Der Busverstärker des Komplementärtyps kann einen Differenzverstärker mit einem ersten und einem zweiten komplementären Gateeingang, eine Verstärker-Vorladungsschaltung, die an jedem des ersten und zweiten Eingangs des Differenzverstärkers vorgesehen ist, um in einer Weise vorzuladen, daß die Sensitivität des Differerzverstärkers erhöht wird, und zwei Gruppen an ersten und zweiten Kondensatoren aufweisen, die an dem ersten und zweiten Eingang des Differenzverstärkers vorgesehen sind, wobei der erste und der zweite Eingang des Differenzverstärkers mit den Komplementärbussen mittels der ersten und der zweiten Kondensatoren verbunden sein kann, und in jeder Gruppe an Kondensatoren der erste Kondensator immer mit einem der komplementären Busse verbunden sein kann, wohingegen der zweite Kondensator selektiv durch eine Schalteinrichtung mit dem einen oder dem anderen der Komplementärbusse verbunden werden kann.

In jeder Gruppe an Kondensatoren kann der zweite Kondensator während eines Intersymbol-Interferenz-Abschätzvorgangs mit dem Bus gegenüberliegend des Busses gekoppelt werden, der mit dem ersten Kondensator gekoppelt ist, der mit dem gleichen differentiellen Eingang verbunden ist, und kann während eines Datenentscheidungs­ vorgangs mit dem gleichen Bus verbunden werden, der mit dem ersten Kondensator verbunden ist, der mit dem gleichen differentiellen Eingang verbunden ist, wodurch eine Beseitigung der komplementären Intersymbol-Interferenz-Bestandteile erreicht werden kann. Der Busverstärker des Komplementärtyps kann einen ersten und einen zweiten Verstärkerblock aufweisen, die mehr als eine Intersymbol-Interferenz-Beseitigungsfunktion haben, und kann so aufgebaut sein, daß der zweite Verstärkerblock einen Daten­ entscheidungsvorgang ausführt, während der erste Verstärkerblock einen Intersymbol- Interferenz-Abschätzvorgang aufweist und zu dem nächsten Zeitpunkt einen Intersymbol- Interferenz-Abschätzvorgang ausführt, während der erste Verstärkerblock einen Daten­ entscheidungsvorgang ausführt, und wobei der erste und der zweite Verstärkerblock jeweils einen Differenzverstärker einen ersten und einen zweiten komplementären Gateeingang, eine Verstärker-Vorladeschaltung, die an dem ersten und dem zweiten Eingang des Differenzverstärkers vorgesehen sind, um ihn in einer Weise vorzuladen, daß die Sensitivität des Differenzverstärkers verbessert wird, und zwei Gruppen an ersten und zweiten Kondensatoren aufweisen, die an dem ersten und dem zweiten Eingang des Differenzverstärkers vorgesehen sind, wobei der erste und der zweite Eingang des Differenzverstärkers mit den komplementären Bussen mittels des ersten und des zweiten Kondensators verbunden sein können, und in jeder Gruppe an Kondensatoren der erste Kondensator immer mit einem der komplementären Busse verbunden sein kann, wohingegen der zweite Kondensator selektiv durch eine Schalteinheit mit dem einen oder dem anderen der komplementären Busse verbunden werden kann.

Der Busverstärker des Komplementärtyps kann einen Differenzverstärker mit einem ersten und einem zweiten Gateaufnahme-Komplementäreingang, eine Verstärker-Vor­ ladeschaltung, der an einem ersten Eingang des Differenzverstärkers vorgesehen ist, um ihn in einer Weise vorzuladen, daß die Sensitivität des Differenzverstärkers erhöht wird, eine Auto-Nullschaltung zur Steuerung der elektrischen Leitfähigkeit zwischen dem zweiten Eingang des Differenzverstärkers und einem Ausgang des Differenzverstärkers, und zwei Gruppen an ersten und zweiten Kondensatoren aufweisen, die an dem ersten und dem zweiten Eingang des Differenzverstärkers vorgesehen sind, wobei der erste und der zweite Eingang des Differenzverstärkers mit den Komplementärbussen mittels der ersten und der zweiten Kondensatoren verbunden werden kann und in jeder Gruppe an Kondensatoren der ersten Kondensator immer mit einem der komplementären Busse verbunden sein kann, wohingegen der zweite Kondensator selektiv durch eine Schalteinrichtung mit dem einen oder dem anderen der Komplementärbusse verbunden werden kann. In jeder Gruppe an Kondensatoren kann der zweite Kondensator während eines Intersymbol-Interferenz-Abschätzvorgangs mit dem Bus gegenüberliegend des Busses verbunden werden, der mit dem ersten Kondensator verbunden ist, der mit dem gleichen differentiellen Eingang verbunden ist, und kann während eines Datenentscheidungs­ vorgangs mit dem gleichen Bus verbunden sein, der mit dem ersten Kondensator verbunden ist, der mit dem gleichen differentiellen Eingang verbunden ist, wodurch eine Beseitigung von komplementären Intersymbol-Interferenz-Komponenten erreicht werden kann.

Der Busverstärker des Komplementärtyps kann einen ersten und einen zweiten Verstärkerblock aufweisen, die jeweils eine Intersymbol-Interferenz-Beseitigungsfunktion haben, und kann so aufgebaut werden, daß der zweite Verstärkerblock einen Daten­ entscheidungsvorgang ausführt, während der erste Verstärkerblock einen Intersymbol-Ab­ schätzvorgang ausführt und zu dem nächsten Zeitpunkt einen Intersymbol-Interferenz-Ab­ schätzvorgang ausführt, während der erste Verstärkerblock einen Datenentscheidungs­ vorgang ausführt, und wobei der erste und der zweite Verstärkerblock jeweils einen Differenzverstärker mit einem ersten und einem zweiten Gateaufnahme-Komplementär­ eingang, eine Verstärker-Vorladeschaltung, die in einem ersten Eingang des Differenz­ verstärkers vorgesehen ist, um ihn derart vorzuladen, daß die Sensitivität des Differenz­ verstärkers erhöht wird, eine Auto-Nullschaltung zur Steuerung der elektrischen Leitfähigkeit zwischen dem zweiten Eingang des Differenzverstärkers und einem Ausgang des Differenzverstärkers, und zwei Gruppen an ersten und zweiten Kondensatoren aufweisen, die an dem ersten und dem zweiten Eingang des Differenzverstärkers vorgesehen sind, wobei der erste und der zweite Eingang des Differenzverstärkers mit den komplementären Bussen mittels der ersten und der zweiten Kondensatoren verbunden sein können, und in jeder Gruppe an Kondensatoren der erste Kondensator immer mit einem der komplementären Busse gekoppelt sein kann, wohingegen der zweite Kondensator selektiv durch eine Schalteinrichtung mit dem einen oder dem anderen der komplementären Busse verbunden werden kann.

In jeder Gruppe an Kondensatoren kann der zweite Kondensator während des Intersymbol- Interferenz-Abschätzvorgangs mit dem Bus gegenüberliegend dem Bus gekoppelt sein, der mit dem ersten Kondensator verbunden ist, der mit dem gleichen differentiellen Eingang verbunden ist, und kann während des Datenentscheidungsvorgangs mit dem gleichen Bus verbunden werden, der mit dem ersten Kondensator verbunden ist, der mit dem gleichen differentiellen Eingang verbunden ist, wodurch eine Beseitigung der komplementären Intersymbol-Interferenz-Bestandteile erfolgen kann. Wenn der Wert des ersten Kondensators mit C10 bezeichnet ist, und der Wert des zweiten Kondensators durch C20 bezeichnet ist, können die Werte der ersten und der zweiten Kondensatoren so gewählt werden, daß sie im wesentlichen die Gleichung C10/(C10 + C20) = (1 + exp (-T/τ))/2 erfüllen, wobei τ die Zeitkonstante des Bus ist und T der Zyklus von einem Bit oder die Zeitdauer ist, während der 1-Bit-Daten in dem Bus anliegen.

Der Differenzverstärker kann als ein Differenzverstärker des Latch-Typs ausgeführt sein. Mit Ausnahme einer Datenauslese-Zeitdauer kann der Differenzverstärker einen Ausgangsknoten auf einen hohen Pegel setzen, wenn ein Datenaufnahmetransistor vom N-Kanaltyp ist, oder einen niedrigen Pegel, wenn der Datenaufnahmetransistor vom P-Kanaltyp ist, wodurch die Betriebsgeschwindigkeit erhöht wird. Während eines Vorlade­ vorgangs für den Differenzverstärker-Eingangsknoten und eines Intersymbol-Interferenz­ komponenten-Abschätzvorgangs innerhalb einer Datenausleseperiode und mit Ausnahme einer Datentransferperiode kann der Differenzverstärker einen Ausgangsknoten auf einen hohen Pegel, wenn ein Datenaufnahmetransistor vom N-Kanaltyp ist, oder auf einen niedrigen Pegel setzen, wenn der Datenaufnahmetransistor vom P-Kanaltyp ist, wodurch die Betriebsgeschwindigkeit erhöht wird. Der Differenzverstärker kann als ein Stromspiegel-D ifferenzverstärker ausgeführt sein. Der Differenzverstärker kann so ausgeführt sein, daß er nur während der Datentransferperiode betrieben wird.

Der Busverstärker vom Komplementärtyp kann ein Datenbusverstärker sein, der Bustreiber des komplementären Typs kann ein Leseverstärker sein und die Komplementärbusse können jeweils Datenbusse sein, wobei der Datenbusverstärker eine Intersymbol- Interferenz-Komponente in den von dem Leseverstärker mittels der Datenbusse übertragenen Daten beseitigen kann und dadurch ein ununterbrochenes Datenauslesen ohne Vorladen des Datenbusses während der Datenübertragung ausführen kann.

Die Halbleiter-Speichervorrichtung kann ein DRAM sein. Datenbusse können hierachisch strukturiert sein. Die Datenbusse können einen lokalen Datenbus, um Daten, die von dem Leseverstärker ausgegeben werden, mittels eines gewählten Spaltentransfergates zu übertragen, und einen globalen Datenbus aufweisen, um Daten, die von dem lokalen Datenbus übertragen werden, mittels eines gewählten lokalen Datenbusschalters zu übertragen.

Der Datenbusverstärker kann Daten durch den Betrieb von zwei Verstärkerblöcken in einer verschachtelten Weise synchron zu der ansteigenden und abfallenden Taktung eines Takts oder der ansteigenden Taktungen von komplementären Takten auslesen, die parallel vorgesehen sind und mit einer Intersymbol-Interferenz-Beseitigungsfunktion versehen sind. Die Halbleiter-Speichervorrichtung kann weiterhin eine Erzeugungseinheit für ein erstes Spaltenwahlsignal aufweisen, die einen Spaltendecoder und eine Spaltenwahlsignal-Er­ zeugungsschaltung aufweist, um ein Spaltenwahlsignal aus der ansteigenden Taktung des Takts zu erzeugen, und eine zweite Spaltenwahlsignal-Erzeugungseinheit mit einem Spaltendecodierer und einer Spaltenwahlsignal-Erzeugungsschaltung, um ein Spaltenwahlsignal aus der abfallenden Taktung des Taktes oder der ansteigenden Taktung eines invertierten Takts zu erzeugen, wobei die erste und die zweite Spaltenwählsignal-Er­ zeugungseinheit in verschachtelter Weise betrieben werden können, um eine Schaltung zwischen den Spaltenwahlsignalen mit einer hohen Geschwindigkeit auszuführen. Die erste und die zweite Spaltenwahlsignal-Erzeugungseinheit können die Spaltenwahlsignale in überlappender Weise erzeugen.

Der Datenbusverstärker kann die Daten unter Verwendung eines einzigen Verstärkerblocks auslesen, der mit einer Intersymbol-Interferenz-Beseitigungsfunktion versehen ist. Der Verstärkerblock, der mit der Intersymbol-Interferenz-Beseitigungsfunktion versehen ist, kann einen Intersymbol-Interferenzkomponenten-Abschätzvorgang synchron zu der ansteigenden oder abfallenden Taktung eines Takts sowie einen Datenentscheidungs­ vorgang synchron zu der ansteigenden oder abfallenden Taktung des Takts ausführen.

Die Halbleitervorrichtung kann eine Last enthalten, die für die Datenbusse vorgesehen ist. Für den Fall, daß die Datenbusse sich ohne die Last nach und nach in Richtung eines niedrigen Pegels verschieben, kann die Last aus einem P-Kanal-MOS-Transistor mit einer Größe aufgebaut sein, die genau zur Unterdrückung der Drift der Datenbusse genügt, und die komplementären Busse können jeweils auf einen hohen Pegel durch den P-Kanal-MOS-Transistor gezogen werden, wobei mit Ausnahme der Datenübertragung der P-Kanal-MOS-Transistor zum Anhalten der Wirkung der Last ausgeschaltet werden kann. In Fällen, daß die Datenbusse ohne die Last zu einer Drift in Richtung eines niedrigen Pegels neigen, 99999 00070 552 001000280000000200012000285919988800040 0002019744620 00004 99880kann die Last aus einem N-Kanal-MOS-Transistor einer Größe aufgebaut sein, die genau zur Unterdrückung der Drift der Datenbusse genügt, und die komplementären Busse können jeweils auf einen hohen Pegel durch den N-Kanal-MOS-Transistor gezogen werden, wobei mit Ausnahme der Datenübertragung der N-Kanal-MOS-Transistor zum Anhalten der Wirkung der Last ausgeschaltet werden kann.

In den Fällen, daß die Datenbusse ohne die Last zu einer Drift in Richtung einer Niederpegelseite neigen, kann die Last aus einem Widerstand gebildet werden, und der Widerstand kann mittels eines Transistors mit einem hohen Pegel verbunden werden, wobei mit Ausnahme der Datenübertragung der Transistor zum Anhalten der Wirkung der Last ausgeschaltet werden kann. In Fällen, daß die Datenbusse ohne die Last zu einer Drift in Richtung des niedrigen Pegels neigen, kann die Last aus kreuzgekoppelten P-Kanal-MOS-Transis­ toren aufgebaut sein, und die kreuzgekoppelten P-Kanal-MOS-Transistoren können mit einem hohen Pegel mittels eines Steuertransistors verbunden werden, so daß ein Bus, der Hochpegeldaten überträgt, in Richtung eines höheren Pegels als der andere Bus gezogen werden kann, der Niederpegeldaten überträgt, wobei mit Ausnahme der Datenübertragung der Steuertransistor zum Anhalten der Wirkung der Last ausgeschaltet werden kann. In Fällen, daß die Datenbusse ohne die Last zu einer Drift in Richtung der Hochpegelseite neigen, kann die Last aus einem N-Kanal-MOS-Transistor mit einer Größe aufgebaut sein, die genau zur Unterdrückung der Drift der Datenbusse genügt, und die komplementären Busse können jeweils in Richtung eines niedrigen Pegels durch den N-Kanal-MOS-Transistor gezogen werden, wobei mit Ausnahme während der Datenübertragung der N-Kanal-MOS-Transistor zum Anhalten der Wirkung der Last ausgeschaltet werden kann.

In den Fällen, daß die Datenbusse zu einer Drift in Richtung einer Hochpegelseite ohne die Last neigen, kann die Last mit einem P-Kanal-MOS-Transistor mit einer Größe aufgebaut sein, die genau zur Unterdrückung der Drift der Datenbusse genügt, und die komplementären Busse können jeweils auf einen niedrigen Pegel durch den P-Kanal-MOS-Transistor gezogen werden, wobei mit Ausnahme der Datenübertragung der P-Kanal-MOS-Transistor zum Anhalten der Wirkung der Last ausgeschaltet werden kann. In Fällen, daß die Datenbusse zu einer Drift in Richtung einer Hochpegelseite ohne die Last neigen, kann die Last aus einem Widerstand bestehen, und der Widerstand kann mittels eines Transistors mit einem niedrigen Spannungspegel verbunden sein, wobei mit Ausnahme der Datenübertragung der Transistor zum Anhalten der Wirkung der Last ausgeschaltet werden kann. In Fällen, daß die Datenbusse ohne die Last zu einer Drift in Richtung einer Hochpegelseite neigen, kann die Last aus kreuzgekoppelten N-Kanal-MOS-Transistoren aufgebaut sein, und die kreuzgekoppelten N-Kanal-MOS-Transistoren können mittels eines Steuertransistors mit einem niedrigen Pegel verbunden sein, so daß ein Bus, der Niederpegeldaten überträgt, auf einen niedrigeren Pegel als der andere Bus gezogen wird, der Hochpegeldaten überträgt, wobei mit Ausnahme der Datenübertragung der Steuertransistor zum Anhalten der Wirkung der Last ausgeschaltet werden kann.

Die Last kann nur an einer Stelle an dem globalen Datenbus vorgesehen sein. Mehrere Lasten können voneinander beabstandet an mehreren Stellen längs des globalen Datenbus angeordnet sein. Die Last kann nur an dem lokalen Datenbus vorgesehen sein. Mehrere Lasten können voneinander beabstandet an mehreren Stellen längs des globalen Datenbus und des lokalen Datenbus vorgesehen sein. Der Leseverstärker kann als ein kreuzgekoppeltes CMOS-Transistorpaar ausgeführt sein. Der Leseverstärker kann ein Differenzpotential auf einer Bitleitung durch ein Gate aufnehmen, und kann Daten auf die Datenbusse übertragen, bevor die Bitleitung vollständig geöffnet ist, wodurch verhindert wird, daß Daten in dem Leseverstärker durch das Differenzpotential der Datenbusse invertiert werden.

Der Leseverstärker kann als ein Gateaufnahmeverstärker mit einem P-Kanal- oder N-Kanal-MOS-Transistor ausgeführt sein. Der Leseverstärker kann als ein Gateaufnahme­ verstärker mit einem CMOS-Transistor ausgeführt sein. Die Halbleiter-Speicher­ vorrichtung kann einen Zeitversatz, der aus einem Zeitpunkt der Erzeugung eines Spaltenwahlsignals zur Wahl eines Leseverstärkers bis zu einem Zeitpunkt der Ankunft von Daten bestimmt wird, die von dem gewählten Leseverstärker an dem Busverstärker ausgegeben werden, auf Grundlage einer Position des gewählten Leseverstärkers kompensieren, und kann Steuersignale bestimmen, die von dem Datenbusverstärker zu einem geeigneten Zeitpunkt verwendet werden, zu dem die angekommenen Daten wirksam werden, wobei der Zeitversatz durch eine Differenz zwischen einer ersten Länge von einer Spaltenwählsignal-Erzeugungsschaltung bis zu dem gewählten Leseverstärker und einer zweiten Länge von dem gewählten Leseverstärker zu dem Datenbusverstärker mittels des Datenbusses verursacht wird.

Die Halbleiter-Speichervorrichtung kann das Spaltenwahlsignal zu einem späteren Zeitpunkt für die Leseverstärker erzeugen, die sich näher an der Spaltenwahlsignal-Er­ zeugungsschaltung und dem Datenbusverstärker befinden, und zu einem früheren Zeitpunkt für die Leseverstärker erzeugen, die sich weiter weg von der Spaltenwahlsignal-Er­ zeugungsschaltung und dem Datenbusverstärker befinden, wodurch die Taktung, zu der die Daten an den Busverstärker ankommen, im wesentlichen unabhängig von der Position von jedem der Leseverstärker konstant gehalten werden kann. Die Halbleiter-Speicher­ vorrichtung kann in mehrere Speicherblöcke unterteilt sein, die eine Längsrichtung des Datenbus kreuzen, der direkt mit dem Datenbusverstärker verbunden ist, eine Blockwahl­ adresse zur Wahl des Speicherblocks kann in die Spaltenwahlsignal-Erzeugungsschaltung eingegeben werden, ein Verzögerungswert in der Spaltenwahlsignal-Erzeugungsschaltung kann durch die Blockwahladresse gesteuert werden, wodurch die Taktung, zu der die Daten an dem Busverstärker ankommen, im wesentlichen unabhängig von der Position von jedem der Leseverstärker konstant gehalten werden kann.

Die Halbleiter-Speichervorrichtung kann eine Zeilenblock-Wahladresse zu einer Spaltenwahlsignal-Erzeugungsschaltung geben, und ein Verzögerungswert in der Spaltenwahlsignal-Erzeugungsschaltung kann durch die Blockwahladresse so gesteuert werden, daß die Erzeugungstaktung für das Spaltenwahlsignal für Blöcke nach vorne gezogen wird, die sich weiter weg von dem Busverstärker befinden, und für Blöcke verzögert wird, die sich näher an dem Busverstärker befinden. Der Verzögerungswert in der Spaltenwahlsignal-Erzeugungsschaltung kann durch ein Transfergate und einen zusätzlichen Kondensator gebildet werden, wobei die Kapazität des zusätzlichen Kondensators größer für die Blöcke ist, die sich näher an dem Busverstärker befinden. Der Verzögerungswert in der Spaltenwahlsignal-Erzeugungsschaltung kann durch eine Verzögerungsleitung bestehend aus mehreren kaskadenförmig angeordneten Verzögerungs­ stufen gebildet werden, wobei die Verzögerungsleitung eine größere Anzahl an Verzögerungsstufen bereitstellt, die durchlaufen werden müssen, für einen Block, der sich näher an dem Busverstärker befindet. Jede der Verzögerungsstufen kann ein erstes und ein zweites NAND-Gatter und einen Invertierer aufweisen.

Die Halbleiterspeichervorrichtung kann Steuersignale, die in dem Datenbusverstärker verwendet werden, zu einem früheren Zeitpunkt für Leseverstärker erzeugen, die sich näher an der Spaltenwahlsignal-Erzeugungsschaltung und dem Datenbusverstärker befinden, und zu einem späteren Zeitpunkt für Leseverstärker erzeugen, die sich weiter weg von der Spaltenwahlsignal-Erzeugungsschaltung und dem Datenbusverstärker befinden, und kann die Steuersignale, die in dem Datenbusverstärker verwendet werden, zu einem geeigneten Zeitpunkt erzeugen, zu dem die angekommenen Daten wirksam werden.

Weiterhin ist gemäß der vorliegenden Erfindung eine Empfängerschaltung zur Verwendung in einem Signalübertragungssystem vorgesehen, das Daten mittels komplementärer Busse überträgt, und das die Daten durch Beseitigung einer Intersymbol- Interferenz-Komponente erfaßt, die durch die vorhergehenden Daten eingeführt wird, aufweisend einen Differenzverstärker mit einem ersten und einem zweiten Gateaufnahme-Komplementär­ eingang, eine Verstärker-Vorladeschaltung, die an jedem des ersten und des zweiten Eingangs des Differenzverstärkers vorgesehen ist, um ihn derart vorzuladen, daß die Sensitivität des Differenzverstärkers erhöht wird, und zwei Gruppen an ersten und zweiten Kondensatoren, die an dem ersten und an dem zweiten Eingang des Differenz­ verstärkers vorgesehen sind, wobei der erste und der zweite Eingang des Differenz­ verstärkers mit den komplementären Bussen mittels der ersten und der zweiten Kondensatoren gekoppelt ist, und in jeder Gruppe an Kondensatoren der erste Kondensator immer mit einem der komplementären Busse gekoppelt ist, wohingegen der zweite Kondensator selektiv durch eine Schalteinheit mit dem einen oder dem anderen der komplementären Busse gekoppelt wird.

Die vorliegende Erfindung wird aus der folgenden Beschreibung bevorzugter Ausführungs­ beispiele bezugnehmend auf die begleitenden Zeichnungen näher ersichtlich. Es zeigen:

Fig. 1 ein Blockschaltbild der grundlegenden funktionellen Anordnung eines erfindungs­ gemäßen Signalübertragungssystems,

Fig. 2 ein schematisches Blockschaltbild eines Beispiels eines Signalübertragungssystems gemäß dem Stand der Technik,

Fig. 3 die Beziehung zwischen der Symbollänge und der Antwortzeit in einem Signal­ übertragungssystem gemäß dem Stand der Technik,

Fig. 4A und 4B graphisch die Beziehung zwischen der Symbollänge und der Antwortzeit bei einem erfindungsgemäßen Signalübertragungssystem,

Fig. 5A ein Blockschaltbild einer beispielsweisen Anordnung einer Empfängerschaltung in dem erfindungsgemäßen Signalübertragungssystem,

Fig. 5B schematisch den Aufbau eines Selbsteichungs-Komparators in der Empfänger­ schaltung von Fig. 5A,

Fig. 6A und 6B schematisch den Betrieb der Empfängerschaltung von Fig. 5A,

Fig. 7 ein Blockschaltbild eines Ausführungsbeispiels eines erfindungsgemäßen Signal­ übertragungssystems,

Fig. 8 eine Graphik eines Signalverlaufs in jedem Speicherblock in dem Signal­ übertragungssystem von Fig. 7,

Fig. 9 ein Blockschaltbild eines ersten Modus eines erfindungsgemäßen Signal­ übertragungssystems,

Fig. 10 ein Blockschaltbild eines zweiten Modus eines erfindungsgemäßen Signal­ übertragungssystems,

Fig. 11 ein Blockschaltbild eines dritten Modus des erfindungsgemäßen Signal­ übertragungssystems,

Fig. 12 ein Blockschaltbild eines ersten Ausführungsbeispiels der Empfängerschaltung in dem erfindungsgemäßen Signalübertragungssystem gemäß dem zweiten Modus,

Fig. 13 ein Blockschaltbild eines zweiten Ausführungsbeispiels der Empfängerschaltung in dem Signalübertragungssystem gemäß dem zweiten Modus der vorliegenden Erfindung,

Fig. 14 ein Blockschaltbild eines dritten Ausführungsbeispiels der Empfängerschaltung in dem erfindungsgemäßen Signalübertragungssystem gemäß dem zweiten Modus,

Fig. 15 ein Blockschaltbild eines vierten Ausführungsbeispiels der Empfängerschaltung in dem erfindungsgemäßen Signalübertragungssystem gemäß dem zweiten Modus,

Fig. 16 ein Blockschaltbild eines Beispiels des Selbsteichungs-Komparators in der Empfängerschaltung von Fig. 5A,

Fig. 17 ein Schaltbild eines weiteren Beispiels des Selbsteichungs-Komparators in der Empfängerschaltung von Fig. 5A,

Fig. 18 ein Schaltbild eines weiteren Beispiels eines Selbsteichungs-Komparators in der Empfängerschaltung von Fig. 5A,

Fig. 19 ein Blockschaltbild eines ersten Beispiels eines erfindungsgemäßen Signal­ übertragungssystems,

Fig. 20 ein Blockschaltbild eines zweiten Beispiels eines erfindungsgemäßen Signal­ übertragungssystems,

Fig. 21 ein Blockschaltbild eines dritten Beispiels eines erfindungsgemäßen Signal­ übertragungssystems,

Fig. 22 ein Blockschaltbild eines vierten Beispiels eines erfindungsgemäßen Signal­ übertragungssystems,

Fig. 23 ein Blockschaltbild eines fünften Beispiels eines erfindungsgemäßen Signal­ übertragungssystems,

Fig. 24 ein Blockschaltbild eines sechsten Beispiels eines erfindungsgemäßen Signal­ übertragungssystems,

Fig. 25 ein Blockschaltbild, das schematisch ein bekanntes Signalübertragungssystem darstellt,

Fig. 26 ein Blockschaltbild des grundlegenden funktionellen Aufbaus eines Signal­ übertragungssystems gemäß einem dritten Modus der vorliegenden Erfindung,

Fig. 27 eine Graphik (erster Teil) zur Erläuterung des Betriebs des Signalübertragungs­ systems von Fig. 26,

Fig. 28A und 28B Graphiken (zweiter Teil) zur Erläuterung des Betriebs des Signal­ übertragungssystems von Fig. 26,

Fig. 29 ein Blockschaltbild eines ersten Ausführungsbeispiels des Signalübertragungs­ systems gemäß einem dritten Modus der vorliegenden Erfindung,

Fig. 30 ein Blockschaltbild eines modifizierten Beispiels des Signalübertragungssystems von Fig. 29,

Fig. 31 ein Blockschaltbild eines Aufbaubeispiels eines wesentlichen Abschnitts von jeder Vorrichtung in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 32 ein Blockschaltbild eines weiteren Aufbaubeispiels eines wesentlichen Abschnitts von jeder Vorrichtung in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 33 ein Blockschaltbild eines zweiten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 34 ein Blockschaltbild eines dritten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 35 ein Blockschaltbild, das ein modifiziertes Beispiel des Signalübertragungssystems von Fig. 34 zeigt,

Fig. 36 ein Blockschaltbild eines vierten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 37 ein Schaltbild eines Beispiels einer Treiberschaltung in dem Signalübertragungs­ system gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 38 ein Blockschaltbild eines fünften Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 39A und 39B Blockschaltbilder eines sechsten Ausführungsbeispiels des Signal­ übertragungssystems gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 40A und 40B Blockschaltbilder eines siebten Ausführungsbeispiels des Signal­ übertragungssystems gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 41 ein Schaltbild eines Beispiels einer Erzeugungsschaltung für ein gemeinsames Taktsignal in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 42 ein Schaltbild eines weiteren Beispiels der Erzeugungsschaltung für ein gemeinsames Taktsignal in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 43 ein Schaltbild eines weiteren Beispiels eines Komparators in der Erzeugungs­ schaltung für ein gemeinsames Taktsignal von Fig. 42,

Fig. 44 ein Schaltbild eines weiteren Beispiels der Signal-Erzeugungsschaltung für ein gemeinsames Taktsignal in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 45 ein Blockschaltbild eines achten Ausführungsbeispiels des Signalübertragungs­ system gemäß dem dritten Modus der vorliegenden Erfindung,

Fig. 46 eine Graphik, die ein Beispiel einer Taktverteilungs-Übertragungsleitung in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung zeigt,

Fig. 47 ein Blockschaltbild, das den grundlegenden funktionellen Aufbau eines Signal­ übertragungssystems gemäß einem vierten Modus der vorliegenden Erfindung zeigt,

Fig. 48 ist ein Taktdiagramm zur Erläuterung des Betriebs des Signalübertragungssystems von Fig. 47,

Fig. 49 ist ein Blockschaltbild eines ersten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 50 ist ein Blockschaltbild eines Beispiels einer Erzeugungsschaltung für ein gemeinsames Taktsignal zur Verwendung in dem Signalübertragungssystem von Fig. 49,

Fig. 51 ein Blockschaltbild eines Beispiels einer Erzeugungsschaltung für einen vorwärts laufenden Takt zur Verwendung in dem Signalübertragungssystem von Fig. 49,

Fig. 52 ein Blockschaltbild (erster Teil) eines weiteren Beispiels der Erzeugungsschaltung für ein gemeinsames Taktsignal zur Verwendung in dem Signalübertragungssystem von Fig. 49,

Fig. 53 ein Blockschaltbild (zweiter Teil) eines weiteren Beispiels der Erzeugungs­ schaltung für ein gemeinsames Taktsignal zur Verwendung in dem Signalübertragungs­ system von Fig. 49,

Fig. 54 ein Blockschaltbild eines Beispiels einer Erzeugungsschaltung für einen rückwärts laufenden Takt zur Verwendung in dem Signalübertragungssystem von Fig. 49,

Fig. 55 ein Schaltbild eines Beispiels eines Phasenkomparators zur Verwendung in der Erzeugungsschaltung für ein gemeinsames Taktsignal in dem Signalübertragungssystem von Fig. 49,

Fig. 56 ein Blockschaltbild eines Beispiels einer Steuerschaltung zur Verwendung in der Erzeugungsschaltung für ein gemeinsames Taktsignal in dem Signalübertragungssystem von Fig. 49,

Fig. 57 ein Schaltbild eines Beispiels einer variablen Verzögerungsschaltung zur Verwendung in der Erzeugungsschaltung für ein gemeinsames Taktsignal in dem Signal­ übertragungssystem von Fig. 49,

Fig. 58 ein Blockschaltbild eines zweiten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 59 ein Blockschaltbild eines dritten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 60 ein Blockschaltbild eines Beispiels einer Erzeugungsschaltung für einen vorwärts laufenden (gerichteten) Takt zur Verwendung in dem Signalübertragungssystem gemäß einem vierten Ausführungsbeispiel eines vierten Modus der vorliegenden Erfindung,

Fig. 61 ein Blockschaltbild eines Beispiels einer Erzeugungsschaltung für einen rückwärts gerichteten Takt zur Verwendung in dem Signalübertragungssystem gemäß dem fünften Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 62 ein Blockschaltbild eines weiteren Beispiels der Erzeugungsschaltung für einen rückwärts gerichteten Takt zur Verwendung in dem Signalübertragungssystem gemäß einem sechsten Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 63 eine Graphik zur Erläuterung des Betriebs der Erzeugungsschaltung für den rückwärts gerichteten Takt zur Verwendung in dem Signalübertragungssystem gemäß einem siebten Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 64 ein Blockschaltbild eines weiteren Beispiels der Erzeugungsschaltung für den rückwärts gerichteten Takt zur Verwendung in dem Signalübertragungssystem gemäß einem achten Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 65 ein Blockschaltbild eines Beispiels einer Sinuswellen-Erzeugungsschaltung zur Verwendung in dem Signalübertragungssystem gemäß einem neunten Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 66 ein Schaltbild eines Beispiels eines nichtlinearen Verstärkers in der Sinuswellen-Er­ zeugungsschaltung von Fig. 65,

Fig. 67 ein Blockschaltbild eines Beispiels einer Erzeugungsschaltung für einen gemeinsamen Takt zur Verwendung in dem Signalübertragungssystem gemäß dem zehnten Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 68 ein Schaltbild eines Beispiels eines differentiellen Komparators in der Erzeugungs­ schaltung für ein gemeinsames Taktsignal von Fig. 67,

Fig. 69 ein Blockschaltbild eines Beispiels eines Abschluß-Widerstands in dem Signal­ übertragungssystem gemäß dem elften Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 70 ein Blockschaltbild zur Erläuterung eines Verfahrens zur Bereitstellung eines vorwärts gerichteten Takts in dem Signalübertragungssystem gemäß einem zwölften Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung,

Fig. 71 ein Blockschaltbild eines wesentlichen Abschnitts eines Signalübertragungs­ systems, das gemäß einem 13ten Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung auf eine gedruckten Schaltungsplatine implementiert ist,

Fig. 72 ein Blockschaltbild eines wesentlichen Abschnitts eines Signalübertragungs­ systems, das in einer integrierten Halbleiterschaltung gemäß einem 14ten Ausführungs­ beispiel gemäß dem vierten Modus der vorliegenden Erfindung implementiert ist,

Fig. 73 ein Blockschaltbild, das in schematischer Form ein Beispiel einer bekannten Halbleiter-Speichervorrichtung zeigt, die für den fünften Modus der vorliegenden Erfindung relevant ist,

Fig. 74 ein Schaltplan eines Beispiels eines Leseverstärkers in der Halbleiter-Speichervorrichtung von Fig. 73,

Fig. 75 ein Schaltplan eines Beispiels eines Datenbusverstärkers in der Halbleiter-Speichervorrichtung von Fig. 73,

Fig. 76 ein Schaltplan eines Beispiels einer Datenbus-Kurzschluß/Vorladungsschaltung in der Halbleiter-Speichervorrichtung von Fig. 73,

Fig. 77 ein Signalverlaufsdiagramm zur Erläuterung eines Beispiels einer Datenauslese­ sequenz in der Halbleiter-Speichervorrichtung von Fig. 73,

Fig. 78 ein Blockschaltbild der Anordnung gemäß einem ersten Prinzip des Signal­ übertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 79 ein Signalverlaufsdiagramm zur Erläuterung des Betriebs des Signalübertragungs­ systems von Fig. 78,

Fig. 80 ein Blockschaltbild der Anordnung eines zweiten Prinzips des Signalübertragungs­ systems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 81 ein Signalverlaufsdiagramm zur Erläuterung des Betriebs des Signalübertragungs­ systems von Fig. 80,

Fig. 82 ein Blockschaltbild der Anordnung gemäß einem dritten Prinzip des Signal­ übertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 83 ein Signalverlaufsdiagramm (erster Teil) zur Erläuterung des Betriebs des Signal­ übertragungssystems von Fig. 82,

Fig. 84 ein Signalverlaufsdiagramm (zweiter Teil) zur Erläuterung des Betriebs des Signal­ übertragungssystems von Fig. 82,

Fig. 85 ein Blockschaltbild, das schematisch ein Beispiel einer Halbleiter-Speicher­ vorrichtung zeigt, wobei das Signalübertragungssystem gemäß dem fünften Ausführungsmodus der vorliegenden Erfindung verwendet wird,

Fig. 86 ein Blockschaltbild, das in schematischer Form einen wesentlichen Abschnitt eines ersten Ausführungsbeispiels des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt,

Fig. 87A und 87B Schaltpläne von Beispielen für eine Anordnung eines Treibers in dem Signalübertragungssystem von Fig. 86,

Fig. 87C eine schematische Darstellung eines Beispiels eines Busverstärkers in dem Signalübertragungssystem von Fig. 86,

Fig. 88 eine schematische Darstellung eines Beispiels eines Signalverlaufs zum Betrieb des Busverstärkers von Fig. 87C,

Fig. 89 eine schematische Darstellung eines Beispiels des Betriebs-Signalverlaufs eines Bus in dem Signalübertragungssystem von Fig. 86,

Fig. 90 ein Blockschaltbild, das in schematischer Form einen wesentlichen Abschnitt eines zweiten Ausführungsbeispiels des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt,

Fig. 91 ein Schaltbild eines Beispiels einer Vorladungsschaltung in dem Signal­ übertragungssystem von Fig. 90,

Fig. 92 eine schematische Darstellung eines Beispiels eines Signalverlaufs zur Ansteuerung eines Bus und eines Busverstärkers in dem Signalübertragungssystem von Fig. 90,

Fig. 93 eine schematische Darstellung eines Beispiels des Betriebs-Signalverlaufs des Bus in dem Signalübertragungssystem von Fig. 90,

Fig. 94 ein Blockschaltbild, das schematisch einen wesentlichen Abschnitt eines dritten Ausführungsbeispiels des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt,

Fig. 95A und 95B Schaltbilder, die Anordnungsbeispiele eines Treibers in dem Signal­ übertragungssystem von Fig. 94 zeigen,

Fig. 95C eine schematische Darstellung eines Beispiels eines Busverstärkers in dem Signalübertragungssystem von Fig. 94,

Fig. 96A ein Schaltbild eines Beispiels eines PRD-Verstärkers in dem Busverstärker von Fig. 95C,

Fig. 96B ein Schaltbild eines Beispiels eines Verstärkers des Latch-Typs in dem Busverstärker von Fig. 95C,

Fig. 97 eine schematische Darstellung eines Beispiels eines Signalverlaufs zum Betrieb des Busverstärkers von Fig. 95C,

Fig. 98 ein Schaltbild eines Beispiels des Betriebs-Signalverlaufs des Bus und des Busverstärkers in dem Signalübertragungssystem von Fig. 94,

Fig. 99 ein Blockschaltbild, das in schematischer Weise einen wesentlichen Abschnitt gemäß einem vierten Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt,

Fig. 100A ein Schaltbild eines Beispiels einer Vorladungsschaltung in dem Signal­ übertragungssystem von Fig. 99,

Fig. 100B ein Schaltbild eines Beispiels eines Busverstärkers in dem Signalübertragungs­ system von Fig. 99,

Fig. 101A ein Schaltbild eines Beispiels eines PRD-Verstärkers in dem Busverstärker von Fig. 100B,

Fig. 101B ein Schaltbild eines Beispiels eines Stromspiegel-Verstärkers in dem Busverstärker von Fig. 100B,

Fig. 102 eine schematische Darstellung eines Beispiels eines Signalverlaufs zum Betrieb des Busverstärkers von Fig. 100B,

Fig. 103 ein Schaltbild eines Beispiels des Betriebs-Signalverlaufs des Bus und des Busverstärkers in dem Signalübertragungssystem von Fig. 99,

Fig. 104 ein Blockschaltbild, das in schematischer Form wesentliche Abschnitte eines fünften Ausführungsbeispiels des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt,

Fig. 105 ein Blockschaltbild eines Beispiels eines Busverstärkers in dem Signal­ übertragungssystem von Fig. 104,

Fig. 106A, 106B und 106C Signalverläufe, die die Beziehung zwischen der Zeitkonstanten des Bus und einem 1-Bit-Zyklus zeigen,

Fig. 107A und 107B Schaltbilder zur Erläuterung des Betriebs des Busverstärkers von Fig. 105,

Fig. 108 ein Schaltbild eines weiteren Beispiels des Busverstärkers in dem Signal­ übertragungssystem von Fig. 104,

Fig. 109 ein Schaltbild eines Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 108,

Fig. 110 ein Schaltbild eines Beispiels eines Multiplexers in dem Busverstärker von Fig. 108,

Fig. 111 eine schematische Darstellung eines Beispiels eines Signalverlaufs zum Betrieb des Busverstärkers von Fig. 108,

Fig. 112 eine schematische Darstellung eines Beispiels des Signalverlaufs des Bus und des Busverstärkers in dem Signalübertragungssystem von Fig. 104,

Fig. 113 eine schematische Darstellung eines Beispiels eines Busverstärkers in dem Signal­ übertragungssystem gemäß einem sechsten Ausführungsbeispiel des Signalübertragungs­ systems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 114 ein Schaltbild eines Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 113,

Fig. 115 ein Schaltbild eines weiteren Beispiels der PRD-Verstärkeranordnung in dem Busverstärker von Fig. 113,

Fig. 116 ein Schaltbild eines Beispiels eines Multiplexers in dem Busverstärker von Fig. 113,

Fig. 117 eine schematische Darstellung eines Beispiels des Betriebs-Signalverlaufs des Bus und des Busverstärkers in dem sechsten Ausführungsbeispiel des Signalübertragungs­ systems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 118 eine schematische Darstellung eines Beispiels eines Busverstärkers in dem Signal­ übertragungssystem gemäß dem siebten Ausführungsbeispiel des Signalübertragungs­ systems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 119 ein Schaltbild eines Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 118,

Fig. 120 ein Schaltbild eines Beispiels eines Multiplexers in dem Busverstärker von Fig. 118,

Fig. 121 eine schematische Darstellung eines Signalverlaufs zum Betrieb des Busverstärkers von Fig. 118,

Fig. 122 eine schematische Darstellung eines Beispiels des Betriebs-Signalverlaufs des Bus und des Busverstärkers in dem siebten Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 123 eine schematische Darstellung eines Busverstärkers in dem Signalübertragungs­ system als ein achtes Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 124 ein Schaltbild eines Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 123,

Fig. 125A und 125B schematische Darstellungen zur Erläuterung des Betriebs des Busverstärkers von Fig. 124,

Fig. 126 ein Schaltbild eines Beispiels eines Multiplexers in dem Busverstärker von Fig. 123,

Fig. 127 ein Schaltbild eines Beispiels eines Signalverlaufs zum Betrieb des Busverstärkers von Fig. 123,

Fig. 128 eine schematische Darstellung eines Beispiels des Betriebs-Signalverlaufs des Bus und des Busverstärkers in dem achten Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 129 ein Schaltbild eines Beispiels eines Busverstärkers in dem Signalübertragungs­ system als ein neuntes Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 130 ein Schaltbild eines Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 129,

Fig. 131 ein Schaltbild eines Beispiels einer Latch-Schaltung in dem Busverstärker von Fig. 129,

Fig. 132 eine schematische Darstellung eines Beispiels eines Signalverlaufs zum Betrieb des Busverstärkers von Fig. 129,

Fig. 133 eine schematische Darstellung eines Beispiels des Betriebs-Signalverlaufs des Bus und des Busverstärkers in dem neunten Ausführungsbeispiel des Signalübertragungs­ systems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 134 eine schematische Darstellung eines Beispiels eines Busverstärkers in dem Signal­ übertragungssystem als ein zehntes Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 135A ein Schaltbild eines Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 134,

Fig. 135B ein Schaltbild eines weiteren Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 134,

Fig. 136 ein Schaltbild eines noch weiteren Beispiels der PRD-Verstärkeranordnung in dem Busverstärker von Fig. 134,

Fig. 137 ein Schaltbild eines Beispiels eines Multiplexers in dem Busverstärker von Fig. 134,

Fig. 138 eine schematische Darstellung eines Beispiels eines Signalverlaufs zum Betrieb des Busverstärkers von Fig. 134,

Fig. 139 eine schematische Darstellung eines Beispiels des Betriebs-Signalverlaufs des Bus und des Busverstärkers in dem zehnten Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung,

Fig. 140 ein Blockschaltbild, das schematisch ein Beispiel einer Halbleiter- Speicher­ vorrichtung als ein elftes Ausführungsbeispiel zeigt, wobei das Signal­ übertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet wird,

Fig. 141 eine schematische Darstellung eines Beispiels eines Busverstärkers in der Halbleiter-Speichervorrichtung von Fig. 140,

Fig. 142 ein Schaltbild eines Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 141,

Fig. 143 ein Schaltbild eines Beispiels eines Multiplexers in dem Busverstärker von Fig. 141,

Fig. 144 ein Schaltbild eines Beispiels eines Leseverstärkers in der Halbleiter-Speichervorrichtung von Fig. 140,

Fig. 145 eine schematische Darstellung des Beispiels des Betriebs-Signalverlaufs des Bus und des Busverstärkers in der Halbleiter-Speichervorrichtung von Fig. 140,

Fig. 146 ein Blockschaltbild, das in schematischer Form ein Beispiel einer Halbleiter-Speichervorrichtung als ein zwölftes Ausführungsbeispiel zeigt, wobei das Signal­ übertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet wird,

Fig. 147 ein Blockschaltbild, das die Anordnung eines Spaltendecodierersystems in der Halbleiter-Speichervorrichtung von Fig. 146 zeigt,

Fig. 148 eine schematische Darstellung eines Beispiels des Betriebs-Signalverlaufs eines Bus und eines Busverstärkers in der Halbleiter-Speichervorrichtung von Fig. 146,

Fig. 149 ein Blockschaltbild, das in schematischer Weise ein Beispiel einer Halbleiter-Speichervorrichtung als 13tes Ausführungsbeispiel zeigt, wobei das Signalübertragungs­ system gemäß dem fünften Modus der vorliegenden Erfindung verwendet wird,

Fig. 150 eine schematische Darstellung zur Erläuterung, wie der Datenbus-Signalverlauf sich abhängig von dem Vorhandensein oder Nichtvorhandensein einer Last in der Halbleiter-Speichervorrichtung von Fig. 149 verändert,

Fig. 151A bis 151I schematische Darstellungen, die Beispiele der Last in der Halbleiter-Speichervorrichtung von Fig. 149 zeigen,

Fig. 152 eine schematische Darstellung, die ein Beispiel der Anbringungspositionen der Last in der Halbleiter-Speichervorrichtung des 13ten Ausführungsbeispiels zeigt, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet wird,

Fig. 153 eine schematische Darstellung eines noch weiteren Beispiels der Anbringungs­ positionen der Last in der Halbleiter-Speichervorrichtung des 13ten Ausführungsbeispiels, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet wird,

Fig. 154 eine schematische Darstellung die ein noch weiteres Beispiel der Anbringungs­ positionen der Last in der Halbleiter-Speichervorrichtung des 13ten Ausführungsbeispiels zeigt, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet wird,

Fig. 155 ein Blockschaltbild, das in schematischer Form ein Beispiel einer Halbleiter-Speichervorrichtung als ein 14tes Ausführungsbeispiel zeigt, wobei das Signal­ übertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung Verwendung findet,

Fig. 156 eine schematische Darstellung, die einen Vergleich der Datenbus-Signalverläufe zeigt, wenn die Last gemäß dem 13ten oder dem 14ten Ausführungsbeispiel vorgesehen ist, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung Verwendung findet,

Fig. 157 eine schematische Darstellung, die ein modifiziertes Beispiel der Last zeigt, die zur Verwendung in der Halbleiter-Speichervorrichtung von Fig. 155 Verwendung findet,

Fig. 158 ein Blockschaltbild, das in schematischer Weise ein Beispiel einer Halbleiter-Speichervorrichtung als ein 15tes Ausführungsbeispiel zeigt, wobei das Signal­ übertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet wird,

Fig. 159 ein Schaltbild, das ein Beispiel eines Leseverstärkers zeigt, der in der Halbleiter-Speichervorrichtung von Fig. 158 verwendbar ist.

Fig. 160 ein Signalverlaufsdiagramm zur Erläuterung eines Beispiels des Betriebs der Halbleiter-Speichervorrichtung von Fig. 158,

Fig. 161 ein Signalverlaufsdiagramm zur Erläuterung eines weiteren Beispiels des Betriebs der Halbleiter-Speichervorrichtung von Fig. 158,

Fig. 162 ein Schaltbild, das die Anordnung eines wesentlichen Abschnitts einer Halbleiter-Speichervorrichtung als ein 16tes Ausführungsbeispiel zeigt, wobei das Signal­ übertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung Verwendung findet,

Fig. 163 ein Blockschaltbild, das in schematischer Weise ein Beispiel einer Halbleiter-Speichervorrichtung als ein 17tes Ausführungsbeispiel zeigt, wobei das Signal­ übertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung Verwendung findet,

Fig. 164 eine schematische Darstellung, die ein Beispiel des Betriebs-Signalverlaufs eines Bus und eines Busverstärkers in der Halbleiter-Speichervorrichtung von Fig. 163 zeigt,

Fig. 165 eine schematische Darstellung, die ein weiteres Beispiel eines Betriebs-Signalverlaufs des Bus und des Busverstärkers in der Halbleiter-Speichervorrichtung von Fig. 163 zeigt,

Fig. 166 ein Blockschaltbild, das schematisch die Anordnung eines wesentlichen Abschnitts einer Halbleiter-Speichervorrichtung als ein 18tes Ausführungsbeispiel zeigt, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung Verwendung findet,

Fig. 167 eine schematische Darstellung, die ein Beispiel eines Busverstärkers in der Halbleiter-Speichervorrichtung von Fig. 166 zeigt,

Fig. 168 ein Schaltbild eines Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 167,

Fig. 169 ein Schaltbild eines Beispiels eines Multiplexers in dem Busverstärker von Fig. 167,

Fig. 170 ein Blockschaltbild eines Beispiels für eine Anordnung eines Spaltendecodierer­ systems in der Halbleiter-Speichervorrichtung des 18ten Ausführungsbeispiels, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung Verwendung findet,

Fig. 171 eine schematische Darstellung eines Beispiels einer CL-Impulserzeugungs­ schaltung in Fig. 170,

Fig. 172 ein Signalverlaufsdiagramm zur Erläuterung des Betriebs der CL-Impuls­ erzeugungsschaltung von Fig. 171,

Fig. 173 eine schematische Darstellung eines weiteren Beispiels des Busverstärkers in der Halbleiter-Speichervorrichtung von Fig. 166,

Fig. 174 ein Schaltbild eines Beispiels einer PRD-Verstärkeranordnung in dem Busverstärker von Fig. 173,

Fig. 175 ein Schaltbild eines Beispiels einer Latch-Schaltung in dem Busverstärker von Fig. 173,

Fig. 176 ein Blockschaltbild eines weiteren Beispiels für eine Anordnung des Spalten­ decodierersystems in der Halbleiter-Speichervorrichtung des 18ten Ausführungsbeispiels, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung Verwendung findet,

Fig. 177 ein Blockschaltbild, das in schematischer Weise die Anordnung eines wesentlichen Abschnitts in der Halbleiter-Speichervorrichtung als ein 19tes Ausführungs­ beispiel zeigt, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung Verwendung findet, und

Fig. 178 eine schematische Darstellung eines Beispiels einer CL-Impulserzeugungs­ schaltung, die in der Halbleiter-Speichervorrichtung von Fig. 177 Verwendung findet.

Vor der Beschreibung bevorzugter Ausführungsbeispiele des Signalübertragungssystems und der Empfängerschaltung in dem Signalübertragungssystem gemäß der vorliegenden Erfindung wird zuerst das der Erfindung zugrunde liegende Problem bezugnehmend auf die relevanten Zeichnungen erläutert.

Fig. 2 ist ein Blockschaltbild, das in schematischer Weise ein Beispiel eines bekannten Signalübertragungssystems zeigt. Ein Beispiel eines Bussystems, bei dem ein SSTL verwendet wird, ist gezeigt. In Fig. 2 ist das Bezugszeichen 101 ein Treiber, 102 ist eine Signalübertragungsleitung, 103 und 104 sind Abschluß-Widerstände (R_T), 151 bis 153 sind Blind-Widerstände (R_S), 161 ist ein Prozessor (ein Controller) und 162 und 163 sind DRAM-Module. Weiterhin bezeichnet das Bezugszeichen V_TT ein Zwischenpotential (Spannungsversorgungsleitung) zwischen der Versorgungsspannung V_CC und der Erdungsspannung V_SS.

Wie in Fig. 2 gezeigt sind in dem Bussystem gemäß dem Stand der Technik die Abschluß-Widerstände 103 und 104 jeweils an den Enden (Abschlußenden) der Übertragungsleitung vorgesehen und mit der Spannungsversorgungsleitung V_TT eines Zwischenpotentials verbunden. Andererseits sind der Prozessor 161 und die DRAM-Module 162, 163 mit der Übertragungsleitung 102 mittels der Blind-Widerstände 151 bzw. 152, 153 verbunden, die an Zwischenpunkten längs der Übertragungsleitung 102 vorgesehen sind.

Dabei beträgt die typische Impedanz der Übertragungsleitung und die Widerstandswerte der Abschluß-Widerstände 103 und 104 sind jeweils auf ungefähr 50 Ω und somit gleich der typischen Impedanz Z₀ der Leitung eingestellt. Das heißt, wenn die Abschluß-Widerstände 103 und 104 derart eingestellt sind, schafft diese Anordnung einen parallelen Widerstand von insgesamt 25 Ω an beiden Enden, und der Treiber steuert diesen Widerstand zur Erzeugung einer Signalspannung an. Dabei ist die Ausgangsimpedanz des Treibers 101 sehr klein gewählt, um eine große Ansteuerfähigkeit zu schaffen, d. h. der Transistor, der den Treiber 101 bildet, ist ein sehr großer Transistor.

Genauer gesagt, wenn ein Bussystem unter Verwendung des SSTL betrachtet wird, muß, da eine minimale Signalamplitude von 400 mV benötigt wird, der Treiber einen Strom von ungefähr 15 mA bereitstellen, und wenn das System eine Sicherheitsspanne aufweisen soll, wird der benötigte Strom auf ungefähr 32 mA verdoppelt.

Wie oben beschrieben wird in dem Bussystem (Signalübertragungssystem) unter Verwendung von SSTL eine Hochgeschwindigkeitsübertragung aufgrund des abgeglichenen Abschlusses (Abschluß-Widerstände R_T) und Blind-Widerstände (R_S) ermöglicht, und der Leistungsverbrauch wird im Vergleich zu bekannten Systemen auch verringert, da eine Signalisierung mit kleiner Amplitude verwendet wird. Indessen ist es erforderlich, daß die Signalübertragungs-Bandbreite zwischen dem DRAM und dem Prozessor in der Zukunft weiter erhöht wird, und daher der Gesamtleistungsverbrauch der Vorrichtung auf dem gleichen Pegel oder bezüglich des momentanen Pegels verringert wird, und daher besteht das Bedürfnis für ein Signalübertragungssystem mit geringerem Energieverbrauch. Das heißt, beispielsweise ein Stromverbrauch von 32 mA pro Bit wird unakzeptierbar, wenn die Bus-Bandbreite in der Zukunft auf 24 Bit oder 128 Bit erhöht werden wird.

Die bevorzugten Ausführungsbeispiele des Signalübertragungssystems und der Empfängerschaltung zur Verwendung in dem Signalübertragungssystem werden im folgenden bezugnehmend auf die begleitenden Zeichnungen beschrieben.

Fig. 1 ist ein Blockschaltbild, das die grundlegende Anordnung eines Signalübertragungs­ systems (Bussystems) zeigt, bei dem ein erster Modus der vorliegenden Erfindung Anwendung findet. In Fig. 1 bezeichnet das Bezugszeichen 1 einen Treiber, 2 ist eine Signalübertragungsleitung, 3 und 4 sind Abschluß-Widerstände (R_T), 51 bis 53 sind Blind-Widerstände (R_S), 61 ist ein Prozessor (ein Controller), 62 und 63 sind DRAM-Module und 7 ist ein Abdämpf-Widerstand (R_D). Weiterhin bezeichnet das Bezugszeichen V_TT ein Zwischenpotential (Spannungsversorgungsleitung) zwischen der Versorgungsspannung V_CC und der Erdungsspannung V_SS.

Wie in Fig. 1 gezeigt sind bei dem Bussystem gemäß dem ersten Modus der vorliegenden Erfindung die Abschluß-Widerstände 3 und 4 jeweils an einem Ende (Abschlußende) der Übertragungsleitung vorgesehen und mit der Spannungsversorgungsleitung V_TT eines Zwischenpotentials verbunden. Dabei sind die Widerstandswerte R_T der Abschluß-Widerstände 3 und 4 jeweils auf einen größeren Wert als die typische Impedanz Z₀ der Übertragungsleitung 2 eingestellt (R_T < Z₀). Weiterhin ist die Ausgangsimpedanz des Treibers 1 sehr groß gewählt, d. h., der Transistor, der den Treiber I bildet, ist ein kleiner Transistor.

Andererseits sind der Prozessor 61 und die DRAM-Module 62, 63 mit der Übertragungs­ leitung 2 mittels der Blind-Widerstände 51 bzw. 52, 53 verbunden, die an Zwischen­ punkten längs der Übertragungsleitung 2 vorgesehen sind. Weiterhin sind mehrere Abdämpf-Widerstände 7 in der Übertragungsleitung 2 vorgesehen.

Genauer gesagt ist das Bussystem (Signalübertragungssystem) gemäß dem ersten Modus der vorliegenden Erfindung so aufgebaut, daß der Energieverbrauch verringert wird (Niedrigverbrauch-Anordnung), indem (1) die Abschluß-Widerstände R_T auf einen Wert größer als die typische Impedanz Z₀ der Übertragungsleitung gesetzt sind, (2) die Ausgangsimpedanz des Treibers erhöht ist, und/oder (3) je nach Bedarf einer oder mehrere Abdämpf-Widerstände R_D in Serie mit der Übertragungsleitung eingesetzt sind. Wenn der Abschluß-Widerstand R_T groß gemacht wird, nimmt die an dem Abschlußende für die gleiche Signalamplitude verbrauchte Energie ab, und wenn die Ausgangsimpedanz des Treibers erhöht wird, nimmt der Signalstrom ab, während eine Verringerung der zur Ansteuerung des Treibers benötigten Energie erzielt wird. Anstelle des Einsetzens der Abdämpf-Widerstände R_D in Serie mit der Übertragungsleitung kann die Übertragungs­ leitung selbst aus einem Material mit einem entsprechenden Widerstandswert gebildet sein.

In der oben beschriebenen Niederenergie-Anordnung verschlechtert sich indessen die Frequenzeigenschaft der Übertragungsleitung, und die inhärente Antwortzeit, mit der ein Spannungssignal auf der Übertragungsleitung antwortet, wird groß. Als Ergebnis kann nicht nur der Fall eintreten, daß die Signalspannung nicht ihren erwarteten vollen Amplitudenwert während der Periode der Symbollänge T einnimmt, sondern es kann auch eine Intersymbol-Interferenz auftreten, was die Erfassung des Signals durch ein bekanntes Verfähren unmöglich macht.

Gemäß einem zweiten Modus der vorliegenden Erfindung wird hinsichtlich dieses Problems eine Einrichtung zur Vorhersage der Intersymbol-Interferenz aus vorherigen Signalen in dem Empfänger (der Empfängerschaltung in dem Signalübertragungssystem) verwendet, und das Signal ist so aufgebaut, daß eine Partialantwort durch Subtrahieren des vorhergesagten Intersymbol-Interferenzwerts aus der momentan empfangenen Signal­ spannung erfaßt wird.

Fig. 3 ist eine schematische Darstellung, die die Beziehung zwischen der Symbollänge und der Antwortzeit in einem typischen bekannten Signalübertragungssystem zeigt.

Wie in Fig. 3 gezeigt ist, wird bei dem typischen bekannten Bussystem (Signal­ übertragungssystem) beispielsweise aufgrund von Vielfachreflektionen des Signals in der Übertragungsleitung (Bus) eine vorbestimmte Zeitdauer benötigt, bis das Signal seine erwartete volle Amplitude einnimmt. Dabei ist die Antwortzeit τ als die Zeit definiert, die die Signalspannung benötigt, um auf 90% ihres vollen Amplitudenwerts anzusteigen. In dem typischen bekannten Bussystem ist zur Gewährleistung einer verläßlichen Signal­ übertragung längs der Übertragungsleitung die Antwortzeit τ ausreichend kleiner als die Länge (ein Datenzyklus) T des übertragenen Symbols gewählt, d. h., die Symbollänge T ist ausreichend größer als die Antwortzeit τ gewählt (T < τ). Genauer gesagt ist bei dem typischen bekannten Bussystem die Symbollänge T beispielsweise als das Zwei- oder Dreifache der Länge der Antwortzeit τ gewählt (T = 2 bis 3 τ), und wenn die Antwortzeit τ lang ist, ist keine Hochgeschwindigkeits-Signalübertragung möglich.

Dagegen ist die gemäß dem zweiten Modus der vorliegenden Erfindung die Antwortzeit τ ungefähr gleich oder länger als die Länge (ein Datenzyklus) T des übertragenen Symbols gewählt, d. h. die Symbollänge T ist ungefähr gleich oder kleiner als die Antwortzeit T der Signalübertragungsleitung gewählt (T ≦ τ: beispielsweise T = 0,3 τ), und eine Partialantwort, die das übertragene Signal während der Zeitdauer der Symbollänge T zeigt, wird erfaßt. In dem zweiten Modus der vorliegenden Erfindung kann daher eine Signal­ übertragung mit hoher Geschwindigkeit ausgeführt werden.

Fig. 4A und 4B sind schematische Darstellungen, die die Beziehung zwischen der Symbollänge und der Antwortzeit in dem erfindungsgemäßen Signalübertragungssystem zeigen.

Wenn beispielsweise das übertragene Symbol "0" in den Zeitdauern P_n-2, P_n-1 und P_n+1 ist und die Daten sich während der Perioden P_n und P_n+2 auf "1" ändern, wie in Fig. 4A und 4B gezeigt ist, ist gemäß der vorliegenden Erfindung die Übertragungs-Symbollänge T beispielsweise kürzer als die Antwortzeit τ gewählt. Dementsprechend wird das Signal der Daten "1" in der Periode P_n nicht nach der Antwortzeit τ erfaßt, wenn die Signalspannung wesentlich zugenommen hat, sondern wird während der Zeit T erfaßt, während der sich die Signalspannung immer noch ändert (ansteigt). Wie aus Fig. 4A und 4B ersichtlich ist, ist die Änderung der Signalspannung (in der Zeitdauer P_n), wenn die Daten nach einer Abfolge von 0 auf "1" wechseln, anders als die Änderung der Signalspannung (in der Zeitdauer P_n+2), wenn sich die Daten auf "1" nach einem Wechsel von einer 1 auf eine 0 sich ändern, aber gemäß der vorliegenden Erfindung wird die tatsächliche Änderung der Signalspannung (Datensignal) in der Übertragungsleitung (Bus) durch Beseitigung der Auswirkungen von vorherigen Datenänderungen unabhängig von kontinuierlichen Änderungen der Daten erfaßt.

Damit kann gemäß dem zweiten Modus der vorliegenden Erfindung die Signal­ übertragungsgeschwindigkeit erhöht werden, indem die Übertragungs-Symbollänge T ungefähr gleich oder kleiner als die Antwortzeit τ (T ≦ τ) gewählt wird und der Teilantwort erfaßt wird, die das übertragene Symbol in der Zeitdauer einer Symbollänge T zeigt.

Wenn die Schaltungsantwort linear ist, wie später beschrieben wird, kann die Intersymbol- Interferenz-Vorhersage (Beseitigung der Auswirkung von vorherigen Datenänderungen, unter Verwendung eines Partialantwortdetektors (PRD)) durch gewichtete Addition von "1" oder "0" Bitentscheidungsergebnissen von zuvor empfangenen Signalen erreicht werden (lineare Entscheidungsrückführung unter Verwendung eines Entscheidungs­ rückführ-Equalizers (DFE)) (siehe Fig. 12 und 13). Andererseits, wenn eine nichtlineare Symbol-Interferenz besteht, kann die Vorhersage der Interferenzterme durch Voraufzeichnung des Betrags der Interferenz in einem Speicher durch Auslesen des Speichers unter Verwendung der zuvor empfangenen Signalsequenz als Adresse (siehe Fig. 14 und 15) erreicht werden.

Die oben genannte Intersymbol-Interferenz-Vorhersage kann auch unter Verwendung eines Analogwerts der Signalspannung ausgeführt werden, die einen Takt vorher empfangen wurde. Diese Technik erzielt die beste Vorhersage, wenn die Signalspannungsantwort durch ein System mit einer Verzögerung erster Ordnung ausgedrückt werden kann.

Das heißt in dem System mit einem Nacheilung erster Ordnung, wenn n = 0, ± 1, ±2, . . ., ist, wird die Signalspannung V (nT) ausgedrückt als:

V(nT) = xV_TT + (1-x) V (n(n-1)T) + x(V_inf-V_TT) (1)

Dabei wird die Beziehung x = 1-exp(-T/τ) verwendet.

Bei der obigen Gleichung ist τ die Zeitkonstante (Antwortzeit) der Schaltung, V_inf ist die Signalspannung (volle Amplitude), wenn Daten "1" oder "0" während einer genügend langen Zeitdauer übertragen werden, und V_TT ist die Referenzspannung. Wenn ein symmetrischer CMOS-Treiber verwendet wird, ist die Referenzspannung V_TT gleich V_CC/2.

In der obigen Gleichung (1) zeigen die ersten und zweiten Terme Intersymbol-Inter­ ferenzen an und der dritte Term gibt das eigentliche Signal wieder. Das heißt, Gleichung (1) zeigt, daß die Intersymbol-Interferenz durch Speicherung der Signal­ spannung vor einem Takt und durch Ermittelung einer linearen Summe der Signal­ spannung vor einem Takt und der festen Referenzspannung erhalten wird. Die Linearsumme der gespeicherten Analogspannung und der festen Spannung kann leicht durch eine Schaltung unter Verwendung von Kondensatoren erzeugt werden, wie im folgenden beschrieben wird.

Fig. 5A ist ein Blockschaltbild, das einen beispielsweisen Aufbau der Empfängerschaltung (Teilantwort-Erfassungsschaltung) in dem Signalübertragungssystem gemäß der vorliegenden Erfindung zeigt, und Fig. 5B ist eine schematische Darstellung des Aufbaus eines Selbsteichungs-Komparators in der Empfängerschaltung von Fig. 5A. Weiterhin sind Fig. 6A und 6B schematische Darstellungen zur Erläuterung des Betriebs der Empfänger­ schaltung (Partialantwort-Erfassungsschaltung) von Fig. 5A: Fig. 6A ist eine schematische Darstellung der Taktung von jedem Signal, das in der Partialantwort-Erfassungsschaltung verwendet wird, und Fig. 6B ist eine schematische Darstellung, die beispielsweise zeigt, wie eine Spannung (Signalspannung) sich auf der Übertragungsleitung mit sich ändernden Daten ändert.

Wie in Fig. 5A gezeigt weist die Partialantwort-Erfassungsschaltung 8 Selbsteichungs-Kompara­ toren 81 und 82, eine DLL (Delay Locked Loop)-Schaltung 83 und eine Wahlschaltung (MUX) 84 auf. Die Selbsteichungs-Komparatoren 81 und 82 werden jeweils mit der Referenzspannung V_TT (V_CC/2), der Eingangsspannung (Signalspannung) V_in und den Steuersignalen Φ1 und Φ2 versorgt, die von der DLL-Schaltung 83 ausgegeben werden. Die Wahlschaltung 84 wählt ein Ausgangssignal des Selbsteichungs-Komparators 81 oder 82 mit einer vorbestimmten Taktung und gibt das gewählte Signal aus (Datenausgabe). Wie in Fig. 5B gezeigt weist der Selbsteichungs-Komparator 81 (82) zwei Kondensatoren 815 und 816, einen CMOS-Invertierer 818 und Schalter 811 bis 814 und 817 auf. Unter Verwendung der Steuersignale Φ1 und Φ2 werden die Schalter 811 bis 814 zur Steuerung der angelegten Spannung (Referenzspannung V_TT oder Signalspannung V_in) für die Kondensatoren 815 und 816 und zur Verbindung der Kondensatoren 815 und 816 gesteuert. Der Schalter 817 ist parallel zu dem Invertierer 818 geschaltet und wird durch das Steuersignal Φ1 ein- oder ausgeschaltet. Wie aus Fig. 6A ersichtlich sind die Steuersignale Φ1 und Φ2 Signale, die unmittelbar synchron mit dem Abfallen und Ansteigen des Taktes CLK ansteigen. Die Schalter 811 bis 814 und 817 können beispielsweise jeweils aus einem Transfer-Gate bestehend aus zwei Transistoren oder einem einzelnen Schalttransistor aufgebaut sein.

Im Betrieb führt der Selbsteichungs-Komparator 81 (82) einen Selbsteichungs-Vorgang durch Speicherung der Signalspannung V((n-1)T) und V_TT in den Kondensatoren 815 und 816 durch das Steuersignal Φ1 (mit der Taktung, mit der das Signal Φ1 auf den hohen Pegel geht) aus, während gleichzeitig der Eingang und der Ausgang des Invertierers 818 verbunden werden. Durch diesen Selbsteichungs-Vorgang wird der Eingangsknoten des Invertierers 818 auf V_on gestellt, die die Spannung darstellt, die erhalten wird, wenn der Eingang und der Ausgang des Invertierers kurzgeschlossen sind und die die Schwellenspannung darstellt, bei der sich das Ausgangssignal des Invertierers von "0" auf "1" ändert). Daher sind die Ladungen Q1 und Q2, die in den Kondensatoren 815 und 816 gespeichert sind, gegeben durch:

Q1 = (V((n-1)T)-V_ein) C1

Q2 = (V_TT-V_ein) C2

wobei C1 und C2 die Kapazitäten der Kondensatoren 815 bzw. 816 sind.

Als nächstes, nachdem das Steuersignal Φ1 auf den niedrigen Pegel geht, werden die Kondensatoren 815 und 816 durch das Steuersignal Φ2 parallel geschaltet (mit der Taktung, mit der das Signal Φ2 auf den hohen Wert gebracht wird) um den Eingang V(nT) mit dem Eingangsknoten des Invertierers 818 zu verbinden. Die Spannung V an dem Eingangsknoten des Invertierers 818 zu diesem Zeitpunkt ist gemäß dem Ladungs­ erhaltungsgesetz gegeben durch:

V = V(nT)-(Q1 + Q2)/(C1 + C2)
= V(nT)-(1-x) V ((n-1)T)-xV_TT + V_ein)
= x(V_inf-V_TT) + V_ein (2)

Die rechte Seite von Gleichung (2) ist gleich der zuvor dargestellten Gleichung (1), wobei die Intersymbol-Interferenz-Terme von diesem Term abgezogen werden (wodurch nur das eigentliche Signal bleibt) und wobei die Spannung V_ein hinzugefügt ist. Dies bedeutet, daß das Ausgangssignal des Invertierers 818 abhängig davon invertiert wird, ob das eigentliche Signal positiv oder negativ ist, und daher, daß nur das eigentliche Signal untersucht werden muß, um eine korrekte Entscheidung zu treffen. Genauer gesagt, selbst wenn die Daten sich wie in Fig. 6B gezeigt ändern, kann das Datensignal unter Verwendung des Analogwerts der Signalspannung korrekt, die einen Takt zuvor erhalten wurde, und durch Beseitigung (Abschätzung) der Auswirkung der vorherigen Datenänderungen erhalten werden.

In der Partialantwort-Erfassungsschaltung 8 von Fig. 5A sind die Ausgangssignale (OUTc) der beiden Selbsteichungs-Komparatoren 81 und 82 alternativ durch die Wahlschaltung 84 angewählt, der Grund dafür ist, daß die obige Entscheidungsverarbeitung des Eingangssignals (V_in) in Intervallen von 2T ausgeführt werden wird, und daher die beiden Selbsteichungs-Komparatoren in einer verschachtelten Weise betrieben werden, so daß die Entscheidungsverarbeitung in Perioden von 1T ausgeführt werden kann. Der Betrieb (Verarbeitung), der auf Grundlage des Steuersignals Φ1 und auf Grundlage des Steuersignals Φ2 ausgeführt wird, wird zwischen dem einen Selbsteichungs-Komparator 81 und dem anderen Selbsteichungs-Komparator 82 gewechselt.

Fig. 7 ist ein Blockschaltbild, das einen beispielsweise Aufbau des Signalübertragungs­ systems gemäß der Erfindung zeigt, und Fig. 8 ist eine schematische Darstellung, die das Ergebnis einer Simulation eines Signalverlaufs in jedem der Speicherblöcke in dem Signal­ übertragungssystem von Fig. 7 darstellt.

In Fig. 7 ist das Bezugszeichen 201 ein Treiber, 202 (221 bis 226) ist eine Signal­ übertragungsleitung, 250 bis 254 sind Blind-Widerstände (R_S), 261 bis 264 sind Speicher (DRAM-Module) und 207 ist ein Abdämpf-Widerstand (R_D). Die Übertragungsleitungen 221 und 226 weisen jeweils eine typische Impedanz von 70 Ω und eine Länge von 10 mm auf, und die Übertragungsleitungen 222 bis 225 weisen jeweils eine typische Impedanz von 70 Ω und eine Länge von 12,5 mm auf. Die Blind-Widerstände 250 bis 254 weisen jeweils einen Widerstandswert von 225 Ω auf, während der Abdämpf-Widerstand 207 einen Widerstandswert von 7 Ω aufweist. Dabei ist die typische Impedanz von jeder der Übertragungsleitungen 222 bis 225 (215) auf 70 Ω eingestellt, da verschiedene Schaltungen (Speicher 216 bis 264, usw.) mit den Übertragungsleitungen verbunden sind und die wirksame typische Impedanz aufgrund der Auswirkungen parasitärer Kapazitäten auf die Übertragungsleitung und andere Auswirkungen ungefähr 50 Ω ist.

Der Treiber 201 besteht aus einem P-Kanal-MOS-Transistor 211, einem N-Kanal-MOS-Transistor 212, einem Kondensator 213, einer Induktivität 214 und einer Übertragungs­ leitung 215. Dabei ist die Kapazität des Kondensators 213 4 pF, die Induktivität der Induktivität 214 beträgt 2,5 nH, und die Übertragungsleitung 215 weist eine typische Impedanz von 70 Ω und eine Länge von 15 mm auf. Dadurch, daß die Gatebreite von jedem der Transistoren 211 und 212 nur mehrere 10 µm (beispielsweise 60 µm für den Transistor 211 und 30 µm für den Transistor 212) beträgt, kann die Schaltungsantwort durch ein System mit einer Verzögerung erster Ordnung angenähert werden, so daß die Intersymbol-Interferenz unter Verwendung der zuvor genannten Gleichung (1) beseitigt werden kann. Weiterhin wird durch Einfügen eines Widerstands (Abdämpf-Widerstand 207) parallel zu der Übertragungsleitung das Schwingungsverhalten der Signalspannung unterdrückt und die Intersymbol-Interferenz kann genauer beseitigt (abgeschätzt) werden.

Fig. 8 zeigt das Ergebnis der Simulation, die mit den obigen Verhältnissen ausgeführt wurde. Wie aus dem Ergebnis ersichtlich ist, kann die Änderung der Signalspannung (Daten "1") im Speicher "2" (262) und im Speicher "4" (264) durch die Gleichung V = p0exp (0-td) angenähert werden.

Weiterhin können Abschluß-Widerstände 203 und 204 (R_T) an jedem Ende der Signal­ übertragungsleitung 202 wie in Klammern in Fig. 7 gezeigt vorgesehen sein. Dabei ist vorzugsweise die Impedanz der Übertragungsleitung auf 70 Ω eingestellt, der Abschluß-Widerstand R_T liegt innerhalb eines Bereichs von ∞ ≧ R_T ≧ 200 Ω, der Abdämpf-Widerstand R_D ist innerhalb eines Bereichs von 7 Ω ≧ R_D < 0 Ω und der Blind-Widerstand R_S ist auf ungefähr 25 Ω gesetzt.

Wie oben beschrieben kann in dem Signalübertragungssystem gemäß dem ersten Modus der vorliegenden Erfindung durch Einstellen des Abschluß-Widerstands auf einen Wert größer als die typische Impedanz der Signalübertragungsleitung, Erhöhen des Ausgangs-Widerstands des Treibers oder Einfügen von einem Abdämpf-Widerstand parallel zu der Signalübertragungsleitung die Signalleistung wesentlich verringert werden. Genauer gesagt kann gemäß der Schaltungssimulation beispielsweise der Energieverbrauch um einen Faktor von ungefähr 4 im Vergleich zu der SSTL verringert werden. In der Empfänger­ schaltung in dem Signalübertragungssystem gemäß dem zweiten Modus der vorliegenden Erfindung wird die Intersymbol-Interferenz, die in dem oben beschriebenen Signal­ übertragungssystem auftritt, aus dem vorherigen Signal vorhergesagt und beseitigt, wodurch ein genauer Datenempfang (Übertragung) mit hoher Geschwindigkeit ermöglicht wird.

Fig. 9 ist ein Blockschaltbild eines ersten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem ersten Modus der vorliegenden Erfindung. In Fig. 9 bezeichnet das Bezugszeichen 301 einen Treiber, 302 (321 bis 325) ist eine Signalübertragungsleitung, 303 und 304 sind Abschluß-Widerstände (R_T), 351 bis 354 sind Blind-Widerstände (R_S), 361 bis 364 sind Speichermodule (DRAM-Module) und 310 ist ein Prozessor oder Controller (DRAM-Controller).

Die Abschluß-Widerstände 303 und 304 zur Verbindung (Abschließen) der Enden der Übertragungsleitung 302 mit der Spannungsversorgungsleitung V_TT sind jeweils beispielsweise auf einen Widerstandswert von 200 Ω eingestellt, was wesentlich mehr als die typische Impedanz (ungefähr 50 Ω) der Übertragungsleitung 302 ist. Weiterhin sind die Speichermodule 361 bis 364 mit der Übertragungsleitung 302 mittels der Blind-Widerstände 351 bis 354 verbunden. Dabei ist das Potential der Spannungsversorgungs­ leitung V_TT beispielsweise auf einen Mittenwert (V_CC/2) zwischen der Spannungs­ versorgungsspannung V_CC und der Erdungsspannung V_SS gesetzt.

Der Treiber 301 ist aus einem CMOS-Invertierer bestehend aus einem P-Kanal-MOS-Transistor 311 und einem N-Kanal-MOS-Transistor 312 aufgebaut. Dabei ist die Gatebreite des Transistors 311 beispielsweise auf 60 µm eingestellt, und die Gatebreite des Transistors 312 ist beispielsweise auf 30 µm eingestellt. Das heißt, die Gatebreite von jedem Treibertransistor in diesem Ausführungsbeispiel ist auf einen Faktor von ungefähr 7 bis 8 im Vergleich zu dem Transistor verringert, der gemäß dem Stand der Technik in dem Treiber mit der Niederausgangsimpedanz verwendet wird. In dieser Weise wird die Ausgangsimpedanz der Treiberschaltung erhöht.

Gemäß dem Ergebnis einer speziellen Simulation, die für das erste Ausführungsbeispiel ausgeführt wurde, ist der Energieverbrauch pro Bit selbst bei einer Transferrate von 533 MHz ungefähr 12 mW, wodurch eine Verringerung des Energieverbrauchs pro Bit um einen Faktor von 4 oder mehr im Vergleich zu den 50 mW oder mehr bei dem SSTL erzielt wird.

Fig. 10 ist ein Blockschaltbild eines zweiten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem ersten Modus der vorliegenden Erfindung.

Das zweite Ausführungsbeispiel des in Fig. 10 gezeigten Signalübertragungssystems unterscheidet sich von dem ersten Ausführungsbeispiel von Fig. 9 dadurch, daß die Abschluß-Widerstände 303 und 304 weggelassen sind und daß ein Abdämpf-Widerstand 307 (R_D) in Serie zwischen jeder der Übertragungsleitungen 321 bis 325 (302) eingefügt ist. Dabei sind die Abdämpf-Widerstände 307 in Serie mit der Übertragungsleitung 302 eingefügt und so gewählt, daß sie einen Gesamt-Widerstand von ungefähr 70 Ω schaffen. Durch das Vorsehen der Abdämpf-Widerstände 307 kann die Antwort eines Signal­ übertragungssystems mit einer hohen Genauigkeit durch ein System mit einer Verzögerung erster Ordnung angenähert werden, und ein genauer Signalempfang wird durch Beseitigung einer Intersymbol-Interferenz durch eine Empfängerschaltung unter Verwendung einer kapazitiven Kopplung möglich.

Dieser neuartige Effekt des zweiten Ausführungsbeispiels liegt in der Tatsache begründet, daß, da kein Abschluß-Widerstand vorgesehen ist (offen), der DC-Energieverbrauch Null ist, so daß der Energieverbrauch für ein Signal, das nur Datenwerte von "1" oder "0" die meiste Zeit aufweist, praktisch auf Null verringert werden kann.

Fig. 11 ist ein Blockschaltbild eines dritten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem ersten Modus der vorliegenden Erfindung.

Das dritte Ausführungsbeispiel des in Fig. 11 gezeigten Signalübertragungssystems unterscheidet sich von dem ersten Ausführungsbeispiel, das in Fig. 9 gezeigt ist, dadurch, daß ein Abdämpf-Widerstand 307 (R_D) in Serie zwischen jeder der Übertragungsleitungen 321 bis 325 (302) geschaltet ist. Dabei sind die Abdämpf-Widerstände 307, die in Serie mit der Übertragungsleitung 302 eingesetzt sind, so gewählt, daß sie einen Gesamt-Widerstand von ungefähr 30 Ω schaffen, und die Abschluß-Widerstände 303 und 304 sind jeweils auf einen Widerstandswert von ungefähr 300 Ω eingestellt.

Das heißt, gemäß dem dritten Ausführungsbeispiel sind sowohl die Abschluß-Widerstände von ungefähr 300 Ω wie auch die Abdämpf-Widerstände von insgesamt 30 Ω vorgesehen. Durch diese Anordnung kann das Schwingungsverhalten von Signalverläufen nahezu perfekt unterdrückt werden, wenn gleichzeitig die Abschwächung von Signalen, die sich durch die Übertragungsleitung ausbreiten, vermieden wird, und somit die Stabilität der Signalübertragung verbessert werden kann.

Fig. 12 ist ein Blockschaltbild eines ersten Ausführungsbeispiels der Empfängerschaltung in dem Signalübertragungssystem gemäß dem zweiten Modus der vorliegenden Erfindung.

In Fig. 12 ist das Bezugszeichen 41 ein Differenzverstärker, 42 ist eine Entscheidungsschaltung, 43 ist ein Schieberegister, 44 ist ein Widerstand und 45 ist eine Widerstandsleiter-Schaltung.

Das erste Ausführungsbeispiel der in Fig. 12 gezeigten Empfängerschaltung ist mit einer Vorhersageeinheit zur Vorhersage von Intersymbol-Interferenz versehen, und das Vorhersage-Ausgangssignal (Referenzspannung V_ref) wird zu der Referenzspannungsseite (-) des Differenzverstärkers 41 gegeben, dessen Signaleingangsseite mit der Signal­ spannung V_in gekoppelt ist. Als Vorhersageeinheit wird eine sogenannte Rückführungs­ entscheidung (Entscheidungsrückführungsequalizer (DFE)) verwendet, bei der die vorherigen 4 Bit eines Digitalsignals (d4 bis d1) in dem Schieberegister 43 gehalten werden und die Intersymbol-Interferenz-Terme durch die Widerstandsleiter-Schaltung 45 erzeugt werden (nichtlinear gewichtete A/D-Konverter).

Genauer gesagt hält das Schieberegister 43 Daten d4, die 4 Bit zurücklegen, Daten d3, die 3 Bit zurücklegen, Daten d2, die 2 Bit zurücklegen sowie die unmittelbar vorhergehenden Daten d1 (1 Bit zurück) und gibt die Daten zu der Referenzspannungsseite des Differenz­ verstärkers 41 mittels der Widerstände 454 bis 451, die Widerstandswerte entsprechend den Auswirkungen der vorherigen Bits (die Daten 4 Bits zurück bis zu den unmittelbar vorhergehenden Daten) entsprechen. Dabei weist der Widerstand 454 einen großen Widerstandswert auf, da die Auswirkung der Daten 4 Bit vorher sehr gering ist, wohingegen der Widerstand 451 einen kleinen Widerstandswert aufweist, da die Auswirkung der unmittelbar vorhergehenden Daten groß ist.

Der Differenzverstärker 41 verstärkt differentiell die Signalspannung V_in mit der Referenzspannung V_ref, und das Ausgangssignal des Differenzverstärkers 41 wird in der Entscheidungsschaltung 42 beurteilt, um eine Entscheidung hinsichtlich der zu übertragenden Daten (Signalspannung V_in zu treffen).

Gemäß dem ersten Ausführungsbeispiel der in Fig. 12 gezeigten Empfängerschaltung kann durch Speichern einer ausreichend langen Sequenz an zuvor empfangenen Signalen eine korrekte Intersymbol-Interferenz-Vorhersage ausgeführt werden (wodurch die Auswirkungen der vorherigen Datenänderungen beseitigt werden), und dies nicht nur für ein Verzögerungssystem erster Ordnung, sondern für verschiedenartige Antworten, und somit können korrekte Daten ausgegeben werden.

Fig. 13 ist ein Blockschaltbild eines zweiten Ausführungsbeispiels der Empfängerschaltung in dem Signalübertragungssystem gemäß dem zweiten Modus der vorliegenden Erfindung.

Die Empfängerschaltung des zweiten in Fig. 13 gezeigten Ausführungsbeispiels unterscheidet sich von dem vorhergehenden ersten Ausführungsbeispiel dadurch, daß der Widerstand 44 und die Widerstandsleiter-Schaltung 45 durch eine kapazitive Kopplung mittels der Kondensatoren 44' und 45' ersetzt sind. Das heißt, gemäß dem zweiten Ausführungsbeispiel ist der nichtlinear gewichtete A/D-Konverter durch eine kapazitive Kopplung implementiert, die den Vorteil einer Verringerung des Energieverbrauchs im Vergleich zu dem ersten Ausführungsbeispiel hat, das die Widerstandsleiter verwendet. Die Kondensatoren 451' bis 454' sind mit Schaltern 461 bis 464 zur Auswahl zwischen dem Erdungspotential (V_SS) und den 4 Bit zurücklegenden Daten bis zu den unmittelbar vorhergehenden Daten verbunden, die in dem Schieberegister 43 gehalten sind. Ein Schalter 47 ist mit der Referenzspannungsseite (-) des Differenzverstärkers 41 verbunden.

In der Empfängerschaltung von Fig. 13 werden bei der Initialisierung die Schalter 461 bis 464 mit dem Erdungspotential verbunden, während der Schalter 47 in dem EIN-Zustand bleibt. Danach, nachdem der Schalter 47 ausgeschaltet wurde, werden die Schalter 461 bis 464 zu der Ausgangsseite des Schieberegisters 43 geschaltet, so daß die unmittelbar vorhergehenden Daten bis zu den Daten, die 4 Bits zurücklegen (d1 bis d4) und in dem Schieberegister 43 gehalten sind, zu den jeweiligen Platten der entsprechenden Kondensatoren 451' bis 454' gegeben werden. Die anderen Platten der Kondensatoren 451' bis 454' sind gemeinsam mit der Referenzspannungsseite des Differenzverstärkers 41 verbunden. Der Kondensator 454' entsprechend den Daten 4 Bit vorher ist so gewählt, daß er einen kleinen Kapazitätswert aufweist, da die Auswirkung der Daten 4 Bit vorher sehr gering ist, wohingegen der Kondensator 451' einen großen Kapazitätswert aufweist, da die Auswirkung der unmittelbar vorhergehenden Daten groß ist.

Fig. 14 ist ein Blockschaltbild eines dritten Ausführungsbeispiels der Empfängerschaltung in dem Signalübertragungssystem gemäß dem zweiten Modus der vorliegenden Erfindung. In Fig. 14 ist das Bezugszeichen 48 ein Speicher und 49 ist ein D/A-Konverter (Umsetzer).

In dem dritten Ausführungsbeispiel der in Fig. 14 gezeigten Empfängerschaltung werden wie bei dem ersten Ausführungsbeispiel 4 vorhergehende Bits eines Digitalsignals (d4 bis d1) in dem Schieberegister 43 gehalten und der Inhalt des Speichers 48 wird unter Verwendung der zuvor empfangenen Digitalsignal-Sequenz als Adresse ausgelesen. Das heißt, ein Ausgangssignal entsprechend dem Signal, das in dem Schieberegister 43 gehalten wird, wird von dem Speicher 48 ausgelesen. Das Ausgangssignal von dem Speicher 48 wird als Referenzspannung V_ref zu der Referenzspannungsseite des Differenz­ verstärkers 41 mittels des D/A-Umsetzers 49 gegeben, und differentiell verstärkt mit der Signalspannung V_in, die an der Signaleingangsseite (+) des Differenzverstärkers 41 angelegt ist, und dann wird das Ausgangssignal des Differenzverstärkers 41 in der Entscheidungsschaltung 42 bewertet, um eine Entscheidung hinsichtlich der übertragenen Daten (Signalspannung V_in) zu treffen.

In dieser Weise kann gemäß dem dritten in Fig. 14 gezeigten Ausführungsbeispiel, selbst wenn die Intersymbol-Interferenz aufgrund der Auswirkungen eines Transistors, Diode, usw. nichtlinear wird, durch Speicherung eines Werts, der eine nichtlineare Komponente in dem Speicher 48 enthält, ein korrekter Vorhersagewert erhalten werden (eine korrekte Entscheidung hinsichtlich der übertragenen Daten kann ausgeführt werden), was ein Vorteil des dritten Ausführungsbeispiels ist.

Fig. 15 ist ein Blockschaltbild eines vierten Ausführungsbeispiels der Empfängerschaltung in dem Signalübertragungssystem gemäß dem zweiten Modus der vorliegenden Erfindung.

Das vierte Ausführungsbeispiel der in Fig. 15 gezeigten Empfängerschaltung besteht im wesentlichen aus der Anordnung von Fig. 5A, die Kondensator/Schalter-Kombinationen verwendet und die Auswirkungen von vorhergehenden Datenänderungen unter Verwendung des Analogwerts der Signalspannung beseitigt, die einen Takt vorher empfangen wurde, und die Anordnung der Entscheidungs-Rückführungsvorhersage von Fig. 13, die Kondensatoren verwendet. In der Schaltung mit Kondensator/Schalter- Kombinationen wird die Intersymbol-Interferenz, die in der oben gegebenen Gleichung (1) gezeigt ist, von dem Eingangssignal abgezogen, und in der Entscheidungsrückfuhr- Vorhersageeinheit wird der Restfehler unter Verwendung des Eingangssignals beseitigt, das zu der Referenzseite des Differenzverstärkers gegeben wird. Das vierte Ausführungs­ beispiel weist den Vorteil auf, daß Intersymbol-Interferenzen mit hoher Genauigkeit unter Verwendung von weniger Speicherstufen als bei bekannten Entscheidungsrückführ- Vorhersageeinheiten beseitigt werden können.

Genauer gesagt werden in der Empfängerschaltung von Fig. 15 zuerst der Schalter 511 in den AUS-Zustand geschaltet und die Schalter 512 und 513 in den EIN-Zustand geschaltet, um eine Differenzspannung zwischen der Spannung V_b und einer Signalspannung (V_in) über einen Kondensator 514 und eine Differenzspannung zwischen der Spannung V_b und der Spannung V_TT an einem Kondensator 515 anzulegen (zu speichern). Zu diesem Zeitpunkt werden die Schalter 561 bis 564 mit dem Erdungspotential V_SS verbunden. Dabei ist die Spannung V_b eine Vorspannung, die angelegt wird, um einen verläßlichen Betrieb des Differenzverstärkers 541 zu gewährleisten. Weiterhin wird, wenn der Schalter 545 eingeschaltet ist, ein Selbsteichungs-Vorgang für den Differenzverstärker 541 ausgeführt.

Als nächstes werden die Schalter 512 bis 514 ausgeschaltet, und der Schalter 511 wird eingeschaltet, wodurch die Kondensatoren 514 und 515 parallel zur Verbindung eines Knotens an der Signaleingangsseite (+) des Differenzverstärkers 541 verbunden werden. Zu diesem Zeitpunkt werden die Schalter 561 bis 564 so angesteuert, daß sie die vorhergehende Bit-Information (die Daten 4 Bit vorher bis zu den unmittelbar vorhergehenden Daten) wählen, die in dem Schieberegister 543 gehalten sind. In diesem Zustand ändert sich das Potential (V_ref) an dem Knoten an der Referenzspannungsseite (-) des Differenzverstärkers 541 gemäß der vorherigen Bit-Information. Ein Kondensator 544 ist zwischen der Referenzspannungsseite des Differenzverstärkers 541 und der Spannung (Spannungsversorgungsleitung) V_TT vorgesehen. Bei dieser Anordnung wird wie bei der zuvor beschriebenen Anordnung von Fig. 13 der Vorhersagewert der Intersymbol-Interferenz auf Grundlage der vorherigen 4 Bit als Beispiel als Referenzspannung V_ref zu dem Differenzverstärker 541 gegeben, wobei das Signal, das an der Signaleingangsseite angelegt wird, unter Verwendung der Referenzspannung V_ref differentiell verstärkt wird. Dann wird das Ausgangssignal des Differenzverstärkers 541 in der Entscheidungsschaltung 542 bewertet, um eine Entscheidung hinsichtlich der übertragenen Daten (Signalspannung V_in) zu treffen.

Dabei ist der Kondensator 544 entsprechend den Daten 4 Bits vorher so gewählt, daß er eine kleine Kapazität aufweist, und der Kondensator 551 entsprechend den unmittelbar vorhergehenden Bit-Daten ist so gewählt, daß er eine große Kapazität aufweist, wobei die Gründe dafür oben beschrieben sind. Die Vorhersageeinheit zur Vorhersage der Intersymbol-Interferenz ist nicht auf die oben gezeigte Anordnung mit Kondensatoren und Schalter beschränkt, sondern für den Fachmann ist ersichtlich, daß die Vorhersageeinheit unter Verwendung der Widerstandsleiter von Fig. 12 oder beispielsweise den Speicher von Fig. 14 aufgebaut werden kann.

Fig. 16 ist ein Schaltbild eines Beispiels des Selbsteichungs-Komparators in der Empfängerschaltung von Fig. 5A, und Fig. 17 ist ein Schaltbild eines weiteren Beispiels des Selbsteichungs-Komparators in der Empfängerschaltung von Fig. 5A.

Genauer gesagt sind in dem Selbsteichungs-Komparator von Fig. 16 die Schalter 811 bis 814 und 817 in der Schaltung von Fig. 5B aus N-Kanal-MOS-Transistoren aufgebaut. Andererseits sind in dem Selbsteichungs-Komparator von Fig. 17 die Schalter 811 bis 814 und 817 in der Schaltung von Fig. 5B aus Transfer-Gates aufgebaut, die jeweils aus einem N-Kanal- und einem P-Kanal-MOS-Transistor bestehen. In Fig. 17 sind Invertierer 810 und 820 vorgesehen, um die Steuersignale Φ2 bzw. Φ1 zu erzeugen, und jedes Transfer-Gate kann somit durch komplementäre Signale angesteuert werden.

Fig. 18 ist ein Schaltbild eines weiteren Beispiels des Selbsteichungs-Komparators in der Empfängerschaltung von Fig. 5A.

In dem Selbsteichungs-Komparator von Fig. 18 ist der Invertierer 818 in der Schaltung von Fig. 17 durch eine Schaltung (818') bestehend aus einem Differenzverstärker 8181 und einem Invertierer 8182 ersetzt. Wie in Fig. 18 gezeigt ist der Schalter (Transfer-Gate) 817 zwischen der Signaleingangsseite des Differenzverstärkers 8181 und dem Ausgang des Invertierers 8182 eingefügt, und ein Selbsteichungs-Vorgang wird unter Verwendung dieses Schalters ausgeführt. Die Referenzspannungsseite des Differenzverstärkers 8181 wird der Referenzspannung V_r zugeführt. Weiterhin wird der Betriebszustand des Differenzverstärkers 8181 durch ein Freigabesignal CMe gesteuert, wobei der Differenz­ verstärker 8181 für den Betrieb aktiviert wird, wenn das Freigabesignal CMe auf dem hohen Pegel ist.

Fig. 19 bis 24 sind Blockschaltbilder, die jeweils ein Beispiel zeigen, bei dem ein Signal­ übertragungssystem gemäß der vorliegenden Erfindung angewendet wird.

In Fig. 19 ist das Bezugszeichen 601 ein Controller (Speicher-Controller oder Prozessor) und 602 ist ein Speicher (DRAM). Der Controller 601 weist eine Vielfachphasen­ verzögerungsverriegelte Leitung (MP-DLL) 611 auf, die mehrere Steuersignale (Taktsignale) mit verschiedenen Phasen ausgeben kann, einen Teilantwortdetektor (PRD) 613 und Treiber 612 und 614. Der Speicher 602 weist eine MP-DLL 621, PRD 622 und 623 und einen Treiber 624 auf.

Der Controller 601 und der Speicher 602 werden durch eine ni-Bit unidirektionale Adreßsignalleitung (Signalübertragungsleitung, Adreßbus), die von dem Controller zu dem Speicher geht, und eine nj-Bit bidirektionale Datensignalleitung (Signalübertragungs­ leitung, Datenbus) 616 miteinander verbunden. Die Treiber 612, 614 und 624 weisen wie oben beschrieben eine hohe Ausgangsimpedanz auf, und die Ausgänge dieser Treiber 612, 614 und 624 sind mit den entsprechenden PRD 622, 623 bzw. 613 zur Partialantwort- Erfassung verbunden. Dabei ist die Anordnung und der Betrieb der PRD 622, 623 und 613 der gleiche wie oben bezugnehmend auf Fig. 5A, 5B, 6A, 6B, 12 bis 15, etc. beschrieben, und die Anordnung der Signalübertragungsleitungen 615 und 616 ist die gleiche wie bezugnehmend auf Fig. 2, 7 bis 11, etc. beschrieben. In Fig. 20 bis 24, die im folgenden beschrieben werden, können die bezugnehmend auf die oben genannten Figuren beschriebenen Anordnungen auf die Signalübertragungsleitungen (Adreßbus und Datenbus), Treiber, Empfängerschaltung (PRDs) usw. angewendet werden.

Wie aus Fig. 19 ersichtlich werden in dem Controller 601 die Steuersignale (Taktsignale) von der synchron gesteuerten MP-DLL 611 zu dem PRD 613 und den Treibern 612 und 614 gegeben, während in dem Speicher 602 die Steuersignale von der synchron gesteuerten MP-DLL 621 zu den PRDs 622 und 623 und dem Treiber 624 gegeben werden. In dem dargestellten Anwendungsbeispiel wird das Taktsignal CLK zu jedem Schaltblock (Controller und Speicher) unter Verwendung einer bekannten Übertragungs­ leitung (beispielsweise SSTL: "Series-Stub Terminal Logic", serielle Blindabschluß-Logik) gegeben.

In Fig. 20 ist das Bezugszeichen 603 ein Controller (oder ein Prozessor oder eine Chip-Gruppe), 604a bis 604d sind Speicher und 651 und 652 sind Logik-Chips. Die Controller 603 weisen eine MP-DLL 631, PRDs 632 und 633 und Treiber 634, 635 und 636 auf. Die Speicher 604a bis 604d weisen einen identischen Aufbau auf, beispielsweise weist der Speicher 604a eine MP-DLL 641, PRDs 642 und 643 und einen Treiber 644 auf. Weiterhin weist der Logik-Chip 651 eine DLL 6511 und einen Treiber 6512 auf, während der Logik-Chip 652 eine DLL 6521 und einen PRD 6522 aufweist.

Der Controller 603 und die Speicher 604a bis 604d werden durch einen ni-Bit unidirektionalen Adressenbus 637, der von dem Controller zu den Speichern führt, und eine nj-Bit bidirektionalen Datenbus 638 miteinander verbunden. Diese Busse 637 und 638 sind jeweils als ein 1 : 4-Bus aufgebaut, aber es ist ersichtlich, daß die Anzahl an Speichern nicht auf 4 begrenzt ist, sondern in beliebiger Weise verändert werden kann.

Der Controller 603 und der Logik-Chip 651 werden durch eine np-Bit unidirektionale Datensignalleitung (Datenbus A) 653 von dem Logik-Chip 651 zu dem Controller 603 und eine nq-Bit unidirektionale Datensignalleitung (Datenbus B) 654 von dem Controller 603 bis zu dem Logik-Chip 652 miteinander verbunden. Das heißt, die Anordnung der Signal­ übertragungsleitung in dem erfindungsgemäßen Signalübertragungssystem (die Signal­ übertragungsleitung gemäß der vorliegenden Erfindung) wird auf die unidirektionalen Signalübertragungsleitungen 637, 653 und 654 und die bidirektionalen Signalübertragungs­ leitung 638 angewandt.

Die Treiber 634, 635, 636, 644 und 6512 weisen eine hohe Ausgangsimpedanz auf, und die Ausgangssignale dieser Treiber 634, 635, 636, 644 und 6512 sind mit den entsprechenden PRDs 6522, 642, 643, 633 bzw. 632 zur Partialantwort-Erfassung verbunden. Das heißt, die Anordnung der Empfängerschaltung in dem Signalübertragungs­ system gemäß der vorliegenden Erfindung (die erfindungsgemäße Empfängerschaltung) wird auf die PRDs 6522, 642, 643, 633 und 632 angewandt. Andererseits wird die Anordnung der Treiber in dem Signalübertragungssystem gemäß der vorliegenden Erfindung (die Treiber gemäß der Erfindung) auf die Treiber 634, 635, 636, 644 und 6512 angewendet.

Wie aus Fig. 20 ersichtlich, werden in dem Controller 603 die Steuersignale von der synchron gesteuerten MP-DLL 631 zu den PRDs 632 und 633 und den Treibern 634 bis 636 gegeben, während in dem Speicher 604a (604a bis 604d) die Steuersignale von der MP-DLL 641 zu den PRDs 642 und 643 und dem Treiber 644 gegeben werden. Weiterhin wird in dem Logik-Chip 651 das Steuersignal von der DLL 6511 zu dem Treiber 6512 gegeben, und in dem Logik-Chip 652 wird das Steuersignal von der DLL 6521 zu der PRD 6522 gegeben.

Das in Fig. 21 gezeigte Signalübertragungssystem ist ein modifiziertes Beispiel des Signal­ übertragungssystems von Fig. 20, bei dem die Logik-Chips 651 und 652 durch einen Prozessor (oder eine Graphic Engine) 605 ersetzt sind. Das Bezugszeichen 603' bezeichnet einen Controller (oder einen der Logik-Chips).

Der Prozessor 605 weist eine MP-DLL 6051, einen PRD 6052 und Treiber 6053 und 6054 auf. Wie aus dem Vergleich zwischen Fig. 20 und 21 ersichtlich ist, ist in diesem Anwendungsbeispiel die unidirektionale Datensignalleitung 654 in Fig. 20 als eine bidirektionale Datensignalleitung 654' ausgebildet, und dementsprechend ist ein PRD 632' in dem Controller 603' vorgesehen sind. Das heißt, die Anordnung der Signal­ übertragungsleitung der vorliegenden Erfindung wird auf die unidirektionale Signal­ übertragungsleitungen 637 und 653 und die bidirektionale Signalübertragungsleitungen 638 und 654' angewendet, die Anordnung der Empfängerschaltung der vorliegenden Erfindung wird auf die PRDs 6052, 642, 643, 633, 632 und 632' angewendet und die Anordnung der Treiber gemäß der vorliegenden Erfindung wird auf die Treiber 634, 635, 636, 644, 6053 und 6054 angewendet.

Das Signalübertragungssystem von Fig. 22 wiederum ist ein modifiziertes Beispiel des Signalübertragungssystems von Fig. 21, indem der Prozessor 605 durch einen Logik-Chip 605' ersetzt ist und die Signalübertragungsleitung 654', wenn die vorliegende Erfindung auf das Signalübertragungssystem von Fig. 21 angewendet wird, durch eine bekannte SSTL-Signalleitung ersetzt ist.

Genauer gesagt ist die nq-Bit bidirektionale Signalleitung, die den Logik-Chip 605' und den Controller 603'' verbindet, aus einer SSTL-Signalleitung und Treibern 6054' und 634'' aufgebaut, und Empfänger 6052' und 632'' sind zur Verwendung mit SSTL ausgebildet. In dieser Weise wird die Anordnung der Signalübertragungsleitung gemäß der vorliegenden Erfindung auf die unidirektionalen Signalübertragungsleitungen 637 und 653 sowie die bidirektionale Signalübertragungssystem 638 angewendet, die Anordnung der erfindungsgemäßen Empfängerschaltung wird auf die PRDs 642, 643, 633 und 632 angewendet und die Anordnung der Treiber gemäß der vorliegenden Erfindung wird auf die Treiber 635, 636, 644 und 6053 angewendet.

In Fig. 23 ist das Bezugszeichen 606 ein Controller (oder ein Prozessor), 607 ist ein Speicher, und 664 und 674 sind Differenzverstärker. Das in Fig. 23 gezeigte Signal­ übertragungssystem ist so aufgebaut, daß der Takt CLK in Form von Komplementär­ signalen CLK/CLK durch die Differenzverstärker 664 und 674 zu den DLLs 661 und 671 gegeben wird.

Genauer gesagt werden die komplementären Taktsignale CLK/CLK zu dem Controller 606 und dem Speicher 607 gegeben, wo sie vor ihrer Weitergabe durch die jeweiligen Differenzverstärker 664 und 674 zu den jeweiligen DLLs 661 und 671 differentiell verstärkt werden. Das Ausgangssignal (Steuersignal) des DLL 661 wird zu einem Treiber 662 und einem PRD 663 gegeben, während das Ausgangssignal des DLL 671 zu einem Treiber 672 und einem PRD 673 gegeben wird. Bei dieser Anordnung erreicht das dargestellte Anwendungsbeispiel eine Taktsignalübertragung mit hoher Geschwindigkeit und mit niedrigem Energieeinsatz. Dabei ist die Anordnung der erfindungsgemäßen Signalübertragungsleitung auf eine bidirektionale Signalübertragungsleitung 665 angewandt, die Anordnung der erfindungsgemäßen Empfängerschaltung ist auf die PRDs 663 und 673 angewandt und die Anordnung der Treiber der vorliegenden Erfindung ist auf die Treiber 662 und 672 angewandt.

In Fig. 24 ist das Bezugszeichen 608 ein Controller (oder ein Prozessor), 609 ist ein Speicher, 684 und 694 sind Differenzverstärker und 685, 686, 695 und 696 sind Treiber. In dem in Fig. 24 gezeigten Signalübertragungssystem wird der Takt CLK unter Verwendung einer bekannten Signalleitung bereitgestellt, und dafür sind die DLL 681 und und 691 so ausgebildet, daß sie komplementäre Strobe-Signale ST-B/ST-B und ST-A/ST-A synchron zu der Datenausgabetaktung ausgeben. Diese Strobe-Signale ST-B/ST-B und ST-A/ST-A werden zu den Differenzverstärkern 694 und 684 an den jeweiligen Signal­ empfangsseiten gegeben und die PRDs 692 und 682 werden durch die jeweiligen DLLs 691 und 681 gesteuert.

Bei dieser Anordnung in dem obigen Anwendungsbeispiel wird die gleiche Verzögerung wie die Verzögerung durch die Signalübertragungsleitung durch die Verzögerung der Strobe-Signale ST-B/S 99999 00070 552 001000280000000200012000285919988800040 0002019744620 00004 99880T-B und ST-A/ST-A erzeugt, wodurch eine genaue Synchronisierung der Signale erreicht werden kann. Dabei wird die Anordnung der Signal­ übertragungsleitung gemäß der vorliegenden Erfindung auf eine bidirektionale Signal­ übertragungsleitung 687 angewendet, die Anordnung der erfindungsgemäßen Empfänger­ schaltung wird auf die PRDs 683 und 693 angewendet und die Anordnung der erfindungsgemäßen Treiber wird auf die Treiber 682 und 692 angewendet.

Wie oben beschrieben ist die Signalübertragungsleitung gemäß der vorliegenden Erfindung nicht auf die Anwendung auf ein Bussystem beschränkt das mehrere Halbleiter-Chips (LSI-Chips) miteinander verbindet, sondern kann auch auf eine Signalleitung angewendet werden, die verschiedenartige Schaltungsblöcke miteinander verbindet.

Wie oben im Detail beschrieben kann gemäß dem Signalübertragungssystem des zweiten Modus der vorliegenden Erfindung dadurch, daß der Abschluß-Widerstand auf einen Wert höher als die typische Impedanz der Signalübertragungsleitung eingestellt wird, der Treiber-Ausgangswiderstand erhöht wird oder ein Abdämpf-Widerstand parallel zu der Signalübertragungsleitung eingefügt wird, die Signalleistung wesentlich verringert werden. Weiterhin wird gemäß der Empfängerschaltung in dem erfindungsgemäßen Signal­ übertragungssystem eine Intersymbol-Interferenz, die in dem Signalübertragungssystem auftritt, aus dem vorherigen Signal vorhergesagt und beseitigt, wodurch eine genaue Datenaufnahme (Übertragung) mit hoher Geschwindigkeit möglich wird.

Bevor ein Signalübertragungssystem gemäß einem dritten Modus der vorliegenden Erfindung beschrieben wird, wird ein bekanntes Signalübertragungssystem und die im Zusammenhang damit auftretenden Probleme bezugnehmend auf Fig. 25 erläutert.

Fig. 25 ist ein Blockschaltbild, das schematisch ein weiteres Beispiel eines Signal­ übertragungssystem (Rambus-Kanal) gemäß dem Stand der Technik zeigt. In Fig. 25 sind die Bezugszeichen 901 und 902 Abschluß-Widerstände, 903 ist eine Signalübertragungs­ leitung (Bus), 904 ist ein Taktleitungs-Abschlußwiderstand, 905 ist ein Taktgenerator und 906 ist eine Taktleitung. Weiterhin ist das Bezugszeichen 9-0 ein Controller (DRAM-Controller) und 9-1 bis 9-n sind Bauteile (DRAM-Chips). Bei manchen Anordnungen können die DRAM-Chips 9-1 bis 9-n als Bestandteile innerhalb eines einzelnen Chips gebildet oder als DRAM-Module wie beispielsweise DIMMs (dual inline memory modules) aufgebaut sein, auf der mehrere DRAM-Chips angebracht sind.

Wie in Fig. 25 gezeigt sind in dem Rambus-Kanal die DRAM-Controller 9-0 und die mehreren DRAM-Chips 9-1, 9-2, . . ., 9-n durch eine gemeinsame Signalübertragungs­ leitung (Bus) miteinander verbunden.

Zur Übertragung und zur Aufnahme von Hochgeschwindigkeitssignalen muß eine genaue Taktung zwischen dem Signalsender und dem -empfänger geschaffen werden. Dazu wird in dem Rambus-Kanal ein Takt CLK (CLKs, CLKr) auf der gefalteten Taktleitung 906 ausgesendet, und der DRAM-Controller 9-0 nimmt den Takt an einem Punkt (P902) in der Nähe des Rückfaltungspunkts ab. Auf Grundlage dieses Takts bestimmt der DRAM-Controller 9-0 die Taktung zum Empfang und zum Senden von Signalen.

Andererseits entnimmt jeder der DRAM-Chips (DRAM-Module) 9-1 bis 9-n, wenn er ein Signal zu dem DRAM-Controller 9-0 aussendet, den Takt (CLKs) an dem Abschnitt der gefalteten Taktleitung 906 ab, der in die Richtung des DRAM-Controllers läuft und erzeugt eine Signalübertragungstaktung synchron zu dem Takt. Wenn ein Signal von dem DRAM-Controller 9-0 empfangen wird, erzeugt jedes der DRAM-Module (DRAMs) 9-1 bis 9-n eine Empfangstaktung durch Abnahme des Takts (CLKr), der von der Richtung des DRAM-Controllers herkommt.

Bei einem speziellen Beispiel soll ein Fall betrachtet werden, bei dem Daten für eine Übertragung zu dem DRAM-Controller 9-0 aus einem DRAM-Chip ausgelesen werden. In dem Fall des DRAM-Chip 9-1 wird der Takt CLKs, der von dem Taktgenerator 905 auf der Taktleitung 906 ausgegeben wird, an einem Punkt P912 an der Taktleitung 906 aufgenommen, und die Auslesedaten werden zu dem DRAM-Controller 9-0 mittels Punkten P911 und P901 auf der Signalübertragungsleitung 903 übertragen. In dem Fall des DRAM-Chip 9-2 wird der Takt CLKs an dem Punkt P922 an der Taktleitung 906 abgenommen, und die Auslesedaten werden zu dem DRAM-Controller 9-0 mittels Punkten P921 und P901 an der Signalübertragungsleitung 903 übertragen. Weiterhin wird in dem Fall des DRAM-Chip 9-n der Takt CLKs an dem Punkt P9n2 an der Taktleitung 906 abgenommen, und die Auslesedaten werden mittels Punkten P9n1 und P901 an der Signal­ übertragungsleitung 903 zu dem DRAM-Controller 9-0 übertragen.

Dabei unterliegen zwischen dem DRAM-Chip 9-1 und dem DRAM-Controller 9-0 die CLKs einem Zeitversatz (Verzögerung) entsprechend dem Abstand zwischen dem Punkt P912 und dem Punkt P902 an der Taktleitung 906, aber da diese Verschiebung durch die Zeitverschiebung (Verzögerung) entsprechend dem Abstand zwischen dem Punkt P911 und dem Punkt P901 auf der Signalübertragungsleitung 903 versetzt wird, die auftritt, wenn das Signal (Auslesedaten) von dem DRAM-Chip 9-1 zu dem DRAM-Controller 9-0 ausgesendet wird, kann der DRAM-Controller 9-0 das Signal mit einer genauen (synchronisierten) Taktung aufnehmen.

In gleicher Weise in dem Fall des DRAM-Chip 9-2 ist der Zeitversatz entsprechend dem Abstand zwischen dem Punkt P922 und dem Punkt P902 an der Taktleitung 906 um die Zeitverschiebung entsprechend dem Abstand zwischen dem Punkt P921 und dem Punkt P901 auf der Signalübertragungsleitung 903 verschoben, und in dem Fall des DRAM-Chip 9-n ist die Zeitverschiebung entsprechend dem Abstand zwischen dem Punkt P9n2 und dem Punkt P902 an der Taktleitung 906, um den Zeitversatz entsprechend dem Abstand zwischen dem Punkt P9n1 und dem Punkt P901 an der Signalübertragungsleitung 903 verschoben, wodurch der DRAM-Controller 9-0 das Signal mit einer genau synchronisierten Taktung aufnehmen kann.

Wenn andererseits ein Signal von dem DRAM-Controller 9-0 zu einem DRAM-Chip übertragen wird, nimmt der DRAM-Controller 9-0 den Takt CLKr (CLKs) an dem Punkt P902 an der Taktleitung 906 auf, und sendet das Signal mittels des Punkts P901 auf die Signalübertragungsleitung 903. In einem speziellen Beispiel, wenn ein Signal (Schreibedaten) zu dem DRAM-Chip 9-1 gegeben wird, werden die Schreibdaten um eine Zeit entsprechend dem Abstand zwischen dem Punkt P901 und dem Punkt P911 auf der Signalübertragungsleitung 903 verschoben (verzögert). Da indessen der Takt CLKr, der zu dem DRAM-Chip 9-1 übertragen wird, ebenfalls um eine Zeit entsprechend dem Abstand zwischen dem Punkt P902 und dem Punkt P913 an der Taktleitung 906 verschoben ist, wird die Verschiebung des Signals (Schreibedaten) versetzt, so daß der DRAM-Chip 9-1 einen Schreibvorgang durch Aufnehmen der Schreibedaten mit einer genauen (synchronisierten) Taktung durchführen kann.

In gleicher Weise ist in dem Fall des DRAM-Chip 9-2 die Zeitverschiebung der Schreibdaten entsprechend dem Abstand zwischen dem Punkt P901 und dem Punkt P921 an der Signalübertragungsleitung 903 um die Zeitverschiebung des Taktsignals CLKr entsprechend dem Abstand zwischen dem Punkt P902 und dem Punkt P923 an der Taktleitung 906 verschoben, und in dem Fall des DRAM-Chip 9-n ist die Zeitverschiebung der Schreibdaten entsprechend dem Abstand zwischen dem Punkt P901 und dem Punkt P9n1 an der Signalübertragungsleitung 903 durch die Zeitverschiebung des Taktsignals CLKr entsprechend dem Abstand zwischen dem Punkt P902 und dem Punkt P9n3 an der Taktleitung 906 versetzt, wodurch jeder DRAM-Chip einen Schreibvorgang mit einer genauen Taktung ausführen kann.

In dieser Weise kann in dem Signalübertragungssystem (Rambus-Kanal) wie in Fig. 25 gezeigt eine genaue Taktung sowohl für den Empfang wie auch für das Aussenden geschaffen werden, solange die Taktleitung 906 und die Signalübertragungsleitung 903 hinsichtlich der Wegführung wie auch der elektrischen Eigenschaften identisch sind. Das heißt, das in Fig. 25 gezeigte Signalübertragungssystem benötigt die gleiche Wegführung und die gleichen elektrischen Eigenschaften der Taktleitung 906 und der Signal­ übertragungsleitung 903.

Indessen unterscheiden sich zwangsläufig die Lasteigenschaften der Taktleitung 906 und der Signalübertragungsleitung (Bus) 903. Der Grund dafür ist, daß, während die Signal­ übertragungsleitung 903 die Verwendung einer Latch-Schaltung ermöglicht, die synchron mit der Empfangstaktung betrieben wird, um einen hochsensitiven Empfang zu schaffen, die Taktleitung 906 die Verwendung eines Differenzverstärkers, usw. benötigt, da keine Latch-Schaltung verwendet werden kann. Da die Lasteigenschaften einer Latch-Schaltung und eines Differenzverstärkers oder dergleichen unterschiedlich sind, sind zwangsweise die elektrischen Leitungseigenschaften (beispielsweise die Verzögerung pro Einheitslänge) der Taktleitung und der Signalübertragungsleitung unterschiedlich. Selbst wenn die Lasteigenschaften der beiden exakt gleich wären, wäre es nicht möglich, die Taktleitung genau längs des gleichen Wegs wie die Signalübertragungsleitung zu führen, wenn die tatsächliche Verdrahtungsführung auf der Platine berücksichtigt wird. Als Ergebnis wird es bei höheren Frequenzen zunehmend schwierig, eine korrekte Taktung in dem in Fig. 25 gezeigten Signalübertragungssystem zu schaffen.

Weiterhin war es bei zur Zeit vertriebenen Signalübertragungssystemen, darunter das in Fig. 25 gezeigte, bei Anwendungen, bei denen die Signalübertragungsquelle ständig von einer Vorrichtung auf eine andere an dem Bus (Signalübertragungsleitung) geschaltet wird, notwendig, eine Lücke (zeitlichen Spielraum) zwischen den Signalen zu schaffen. Diese Lücke ist vorgesehen, um einen Überlapp der Signale zu verhindern, der einen fehlerhaften Empfang zur Folge haben könnte. Um diese Lücke zu beseitigen oder zu verringern, ist eine äußerst genaue Steuerung der Sende/Empfangs-Taktung notwendig, aber auch dies wird mit höherer Frequenz zunehmend schwierig.

Daher besteht ein Bedürfnis für ein Signalübertragungssystem, das Taktsignale erzeugen kann, ohne daß die Notwendigkeit einer Symmetrie zwischen der Taktleitung und der Signalleitung (Signalübertragungsleitung, Bus) besteht, und die die Lücke verringern kann, wenn ein Schalten von einer Sendevorrichtung auf eine andere ausgeführt wird.

Im folgenden erfolgt eine kurze Beschreibung der Eigenschaften und Merkmale des dritten Modus der vorliegenden Erfindung, auf die eine detaillierte Beschreibung des Signal­ übertragungssystems gemäß dem dritten Modus der Erfindung folgt.

Gemäß dem dritten Modus der vorliegenden Erfindung wird eine gemeinsame Taktung mit einer zeitlichen Genauigkeit geschaffen, die ausreichend kürzer (beispielsweise ungefähr 10%) als die maximale Zeit ist, die ein Signal zum Durchqueren der Signalübertragungs­ leitung benötigt, und sämtliche Bauteile (LSI-Chips, etc.) sind so ausgebildet, daß sie mit dieser gemeinsamen Taktung betrieben werden. Die gemeinsame Taktung wird dabei aus Takten synthetisiert, die in unterschiedlichen Richtungen in der Taktleitung laufen. Weiterhin ist die Empfängerseite mit einer Funktion zur Beseitigung der Intersymbol-Interferenz (unter Verwendung eines PRD, usw., siehe Fig. 4A, 4B, 12, 13, 14 und 15) versehen, und sämtliche Elemente sind so aufgebaut, daß sie mit einer gemeinsamen Taktung betrieben werden.

Die Zeitdauer für ein Signal von einem Bauteil, um ein Empfangselement (beispielsweise den Controller) zu erreichen, variiert entsprechend der Signallaufzeit. Wenn ein Schalten von einem Sendeelement zu einem anderen Sendeelement ausgeführt wird, steigt die Intersymbol-Interferenz an, da der Empfang unter Verwendung des gemeinsamen Takts, aber mit dem oben genannten Zeitunterschied ausgeführt wird. Indessen können unter Verwendung einer Intersymbol-Interferenz-Beseitigungsvorrichtung an der Empfangsseite Signale von jedem Sendeelement (LSI-Chip, etc.) unter Verwendung der gemeinsamen Taktung empfangen werden und weiterhin kann zur Einstellung der Sende/Empfangs- Taktung für jedes Element eine kostengünstige Schaltung verwendet werden, da eine strenge Taktungseinstellung nicht notwendig ist, wenn die Intersymbol-Interferenz- Beseitigung(Abschätz)-Einrichtung (PRD) verwendet wird.

Genauer gesagt sind die Merkmale des dritten Modus der vorliegenden Erfindung, daß alle Bauteile (Chip-Bestandteile, DRAM-Chips oder DRAM-Module, etc.) eine gemeinsame Referenzzeit (im folgenden manchmal als GMT bezeichnet: globale mittlere Zeit) als gemeinsame Zeitreferenz verwenden, daß das zuvor genannte Empfangssystem (die Empfängerschaltung in dem Signalübertragungssystem gemäß dem zweiten Modus der vorliegenden Erfindung) mit ihrer Funktion zur Beseitigung der Intersymbol-Interferenz zum Empfang verwendet wird, und daß ein Push-Pull-Treiber (ein Konstantstrom- oder Hochausgangsimpedanz-Push-Pull-Treiber) als Treiberschaltung verwendet wird. Als Ergebnis wird eine lückenlose Übertragung möglich, wenn Lese-/Schreibvorrichtungen in verschiedenen Bauteilen ausgeführt werden, darüber hinaus muß die Übertragungs­ eigenschaft der Datentaktleitung (Taktleitung), die sich längs der zuvor beschriebenen Datenleitung (Übertragungssignalleitung) erstreckt, nicht identisch zu der der Datenleitung gemacht werden und die Notwendigkeit für die Steuerung (Rambus-Kanal, Vernier, etc.) des Übertragungstakts (CLKs) und des Empfangstakts (CLKr) entfällt.

Fig. 26 ist ein Blockschaltbild, das die grundlegende funktionale Anordnung des Signal­ übertragungssystems gemäß dem dritten Modus der vorliegenden Erfindung darstellt. In Fig. 26 bezeichnen die Bezugszeichen 701 und 702 Abschluß-Widerstände, 703 ist eine Signalübertragungsleitung (Bus), 704 ist ein Taktleitungs-Abschlußwiderstand, 705 ist ein Taktgenerator und 706 ist eine Taktleitung. Weiterhin ist das Bezugszeichen 7-0 ein Controller (DRAM-Controller) und 7-1 und 7-n sind Bauteile (DRAM-Chips). Alternativ können die DRAM-Chips 7-1 bis 7-n als Schaltungen innerhalb eines einzelnen Chips oder als DRAM-Module wie beispielsweise DIMMs ausgebildet sein, auf denen mehrere DRAM-Chips angebracht sind, und die DRAMs können durch EPROMs (erasable programmable read-only memories) oder Flash-EEPROMs (electrically erasable programmable read-only memories) ersetzt werden. Weiterhin kann der Controller 7-0 aus einer ASIC (anwendungsspezifizierte integrierte Schaltung), einem Graphic-Controller oder einem Mikroprozessor oder dergleichen gebildet sein.

Fig. 27 ist eine schematische Darstellung (erster Teil) zur Erläuterung des Betriebs des Signalübertragungssystems von Fig. 26.

Wie in Fig. 26 und 27 gezeigt wird die gemeinsame Referenzzeit (gemeinsame Taktung) GMT für alle DRAM-Controller 7-0 und DRAM-Chips 7-1 bis 7-n, die mit der Signal­ übertragungsleitung 703 verbunden sind, unter Verwendung der gefalteten Taktleitung 706 geschaffen. Genauer gesagt wird in dem dritten Modus der vorliegenden Erfindung anstelle der Verwendung des Sendetakts CLKs und des Empfangstaktes CLKr die gemeinsame Taktung GMT durch Ermittelung einer Zwischentaktung zwischen dem nach vorne und dem nach hinten laufenden Takt der gefalteten Taktleitung 706 geschaffen.

Genauer gesagt nimmt der DRAM-Chip 7-1 den nach vorne laufenden Takt CLK und an dem Punkt P712 an der Taktleitung 706 und den nach hinten laufenden Takt CLK an dem Punkt P713 an der Taktleitung 706 ab, und erzeugt die gemeinsame Referenzzeit GMT als gemeinsame Taktung, indem er eine Zwischentaktung (Zwischenphase) zwischen diesen beiden Takten ermittelt. In gleicher Weise nimmt der DRAM-Chip 7-2 die sich nach vorne und nach hinten ausbreitenden (laufenden) Takte CLK an dem Punkt P722 bzw. dem Punkt P723 an der Taktleitung 706 auf, und erzeugt die gemeinsame Referenzzeit GMT als gemeinsame Taktung, indem er ihre Zwischentaktung ermittelt, und der DRAM-Chip 7-n nimmt den nach vorne und den nach hinten laufenden Takt CLK an dem Punkt P7h2 bzw. dem Punkt P7n3 an der Taktleitung 706 ab und erzeugt die gemeinsame Referenzzeit GMT als die gemeinsame Taktung, die ihre Zwischentaktung ermittelt. In dieser Weise kann die gemeinsame Taktung (gemeinsame Referenzzeit GMT) für jeden Zyklus TT unabhängig von der Position von jedem DRAM-Chip an der Taktleitung 706 erhalten werden.

In diesem Fall müssen die nach vorne gerichteten und die nach hinten gerichteten Abschnitte der Taktleitung 706 genau längs dem gleichen Pfad (Weg) ausgerichtet werden, aber es besteht kein Problem, selbst wenn die Übertragungseigenschaften der Taktleitung 706 selbst sich wesentlich von der der Signalübertragungsleitung (Datenleitung) 703 unterscheiden. Weiterhin kann die gefaltete Taktleitung 706 längs eines anderen Weges als die Datenleitung 703 geführt sein. Das heißt, die gemeinsame Taktung GMT kann dadurch geschaffen werden, daß nur die Zwischenphase zwischen dem nach vorne laufenden und dem nach hinten laufenden Takt gewählt wird. Es besteht eine obere Grenze der Längen der Taktleitung 706 für die gemeinsame Referenzzeit GMT, die eindeutig bestimmt werden kann, aber in der Praxis, da die Grenze für die Länge der Taktleitung 706 um das n-fache (beispielsweise das Vierfache) erhöht werden kann, indem der Takt CLK um n (beispielsweise 4) geteilt und der sich ergebende Takt den vierfache Zyklus (1/4 der Frequenz) aufweist, kann die gemeinsame Taktung GMT über eine Distanz verteilt werden, die in der Praxis keine Probleme bereitet. In diesem Fall sind der DRAM-Controller 7-0 und die DRAM-Chips 7-1 bis 7-n jeweils mit einer PLL-Schaltung oder einer DLL-Schaltung versehen, die einen Multipliziervorgang mit n (beispielsweise einen Vierfach-Multipliziervorgang zur Multiplikation der Frequenz mit 4) ausführen, um den Originaltakt, dessen Zyklus um einen Faktor n (beispielsweise 4) erhöht wurde, wiederzugewinnen.

In dieser Weise kann die gemeinsame Taktung unter Verwendung der gefalteten Taktleitung 706 und der Schaffung eines Signals mit einer Phase in der Mitte zwischen dem nach vorne und dem nach hinten laufenden Takt geschaffen werden, aber es ist anzumerken, daß es nur nötig ist, daß die Signale in unterschiedlichen Richtungen längs der Taktroute laufen und daß die Taktleitung nicht notwendigerweise zurückgefaltet sein muß. Beispielsweise, wie später beschrieben werden wird, können die nach vorne laufenden und der nach hinten laufende Takt simultan auf einer einzigen Taktleitung angeordnet werden (dieser Zustand ist der Erzeugung einer stehenden Welle längs der Taktleitung gleichwertig). Ein Takt mit der gleichen Phase kann immer an jedem beliebigen Punkt an einer stehenden Welle erhalten werden, wenn die Länge der Taktleitung gleich der halben Wellenlänge beträgt. Dies zeigt, daß die gemeinsame Taktung auch unter Verwendung einer stehenden Welle verteilt werden kann.

Als nächstes wird eine Empfängerschaltung, die beispielhaft den zuvor beschriebenen Partialantwortdetektor (PRD) (siehe Fig. 4A, 4B, 12, 13, 14 und 15) darstellt, als Schaltung zum Empfang der Signale verwendet. Dabei besteht eine Grenze hinsichtlich der Länge L der Datenleitung (Bus) 703 bezüglich der Verwendung des PRD. In dem dargestellten Beispiel ist die auferlegte Bedingung, daß die Zeit, die eine Welle zum Zurücklegen eines Rundlaufs (die Rundlaufzeit) benötigt, nicht die Signalbitzeit T überschreiten soll. In der Praxis kann diese Bedingung etwas gelockert werden.

Fig. 28A und 28B sind schematische Darstellungen (zweiter Teil) zur Erläuterung des Betriebs des Signalübertragungssystems von Fig. 26: Fig. 28A zeigt ein Einheits-Impulssignal, das die DRAM-Chips 7-1 bis 7-n übertragen, und Fig. 28B zeigt Signalverläufe, wenn die übertragenen Signale von den DRAM-Chips 7-1 bis 7-n durch den DRAM-Controller 7-0 empfangen werden.

Wie in Fig. 28B gezeigt, wenn die Signale mit der gemeinsamen Taktung (t = TT) an dem Empfangsende (dem DRAM-Controller 7-0) durch Beseitigung der Intersymbol-Interferenz empfangen werden, und wenn eine obere Grenze der Verzögerung von jedem Bauteil (DRAM-Chip) bestimmt wird, so daß jedes Bauteil eine ausreichende Signalstärke erzeugen kann, können alle Bauteile ein Senden und ein Empfangen unter Verwendung der gemeinsamen Taktung ausführen. Hierbei sendet jede Vorrichtung ein neues Signal synchron zu dem Beginn der Bit-Zeit und empfängt ein Signal synchron zu dem Ende der Bit-Zeit. Die Sende- und Empfangstaktung kann jeweils etwas nach vorne oder nach hinten versetzt sein, um die Signalstärke zu optimieren, aber die Zeitreferenz ist immer die gemeinsame Taktung TT.

Jede Treiberschaltung ist als Push-Pull-Treiber aufgebaut (ein Konstantstrom- oder ein Hochimpedanzausgang-Push-Pull-Treiber). Eine Hochimpedanzausgang-Treibereinrichtung ist ein Treiber, der eine Ausgangsimpedanz aufweist, die größer ist als die typische Impedanz der Signalleitung, auch wenn sie nicht so hoch ist wie die eines Konstantstrom-Treibers. Genauer gesagt ist ein solcher Treiber beispielsweise durch geeignete größenmäßige Verringerung eines Ausgangstransistors in einem CMOS-Treiber aufgebaut.

Bei dieser Anordnung, wenn irgendeine der Treiberschaltungen (der DRAM-Controller 7-0 und die DRAM-Chips 7-1 bis 7-n) den Bus 703 ansteuert (oder wenn keiner der Treiberschaltungen den Bus ansteuert), ist die Zeitkonstante (genauer gesagt die Antwort­ funktion) des Bus unabhängig von der Zeitkonstanten. Das heißt, das System ist ein "linear-zeitinvariantes System" und daher wird das empfangene Signal als eine Überlagerung von Einheits-Impulsantworten h(t) erhalten.

Wenn h(t) in dem schlechtesten Zustand erhalten wird, d. h., wenn die Rundlaufzeit genau gleich der Signalbitzeit T ist, ist h(nt) normiert durch den Endwert der Stufenantwort gleich 0, 1-s², (1-s²)S², (1-s²)S⁴ . . . für n = 0, 1, 2, . . .

Dabei ist S ein Koeffizient der Spannungsreflektion an einem Leitungsende, unter der Annahme, daß beide Enden der Leitungen mit dem gleichen Widerstand abgeschlossen werden. Wenn exp(-T/τ) = s² ist, ist es nicht anderes als eine exponentielle Antwort.

Es ist ersichtlich, daß, wenn S² auf ungefähr 0,5 gesetzt ist, das Signal ohne Problem unter Verwendung des PRD erhalten werden kann. Dieser Reflektionskoeffizient, wenn er in den Wert des Abschluß-Widerstands R_T (701, 702) umgesetzt wird, beträgt das 5,8-fache der typischen Impedanz. Dieser Wert ist einem Abschluß-Widerstand von 290 Ω in einem 50-Ω-System äquivalent, was bedeutet, daß der Empfang erleichtert werden kann, wenn der Abschluß-Widerstand leicht verringert wird, da die Intersymbol-Interferenz dann abnimmt.

Als nächstes, wenn der Wert des Treiberstroms als io = 3,5 mA als Beispiel angenommen wird, ist der Endwert der Stufenantwort io × R_T/², was ungefähr gleich 500 mV beträgt. Durch Multiplizieren dieses Werts mit 1-s² wird eine Netto-Signalamplitude von 250 mV erhalten. Dies zeigt, daß der Empfang durch den PRD möglich ist, selbst wenn der schlechteste Zustand vorliegt. Dementsprechend, selbst wenn die Signalquelle von einem Chip zu einem anderen (7-1 bis 7-n) umschaltet und die Amplitude der Übergangs­ spannungswelle an dem Bus durch einen Faktor von s² pro T abnimmt, kann die Intersymbol-Interferenz durch den PRD beseitigt werden und der Empfang ist ohne Problem möglich. Somit kann eine lückenlose Übertragung erhalten werden.

Es ist anzumerken, daß der Empfang in dem schlechtesten Zustand möglich ist, alle Bauteile (Chips) müssen dazu nur die Signale mit der Taktung der gemeinsamen Referenzzeit GMT senden oder empfangen. Dies bedeutet, daß keine Notwendigkeit zur Benutzung eines Vernier oder einer PLL oder DLL besteht, die wie in dem Rambus-Kanal mit den Sende- und Empfangstakten synchronisiert sind.

In dieser Weise können in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung, da die Intersymbol-Interferenz in der Empfängerschaltung beseitigt ist, alle Bauteile das gemeinsame Taktungssignal mit einer gegebenen Genauigkeit benutzen. Diese gegebene Genauigkeit basiert auf der Prämisse, daß ein gewisser Grad an Taktfehler zugelassen ist, solange der Fehler nicht so groß ist, daß der die Beseitigung der Intersymbol-Interferenz unmöglich macht, dies bedeutet eine Zeitgenauigkeit, die ausreichend kleiner (beispielsweise ungefähr 10%) als die Zeit ist, die das Signal zur Ausbreitung (Laufen) durch die Signalleitung benötigt. Weiterhin benötigt die Erzeugung des gemeinsamen Taktsignals nur das Vorsehen von Takten, die sich in entgegengesetzten Richtungen (nach vorne und nach hinten) längs des Taktwegs ausbreiten, und es besteht keine Notwendigkeit, die elektrischen Eigenschaften oder den Verlauf der Taktleitung mit dem der Signalleitung zusammenzubringen. Dies bietet Vorteile dahingehend, daß keine Beschränkungen hinsichtlich der Anordnung oder des Aufbaus der Taktleitung bestehen.

Verschiedene Ausführungsbeispiele des Signalübertragungssystems gemäß dem dritten Modus der vorliegenden Erfindung werden nun bezugnehmend auf die begleitenden Zeichnungen beschrieben.

Fig. 29 ist ein Blockschaltbild eines ersten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung. In Fig. 29 sind die Bezugszeichen 701 und 702 Abschluß-Widerstände, 703 ist eine Signalübertragungsleitung (Bus), 704 ist ein Taktleitungs-Abschlußwiderstand, 705 ist ein Taktgenerator, 706 ist eine Taktleitung, und 770 bis 774 sind Blind-Widerstände. Weiterhin ist das Bezugszeichen 7-0 ein Controller (DRAM-Controller) und 7-1 bis 7-4 sind Bauteile (DRAM-Chips).

Wie bezugnehmend auf Fig. 26 und 27 erläutert ist, sind der DRAM-Controller 7-0 und die DRAM-Chips 7-1 bis 7-4 jeweils so aufgebaut, daß sie die in der gefalteten Taktleitung 706 nach vorne bzw. nach hinten laufenden Takte entnehmen und ein Zwischenphasensignal als gemeinsames Taktungssignal (gemeinsame Referenzzeit GMT) erzeugen. Der DRAM-Controller 7-0 und die DRAM-Chips 7-1 bis 7-4 führen eine Signalaussendung und einen -empfang synchron zu dem gemeinsamen Taktungssignal (GMT) aus. Dabei bestehen die Abschluß-Widerstände 701 und 702 beispielsweise jeweils aus einem 250-Ω-Widerstand und die Blind-Widerstände 770 bis 774 sind jeweils beispielsweise aus einem 25-Ω-Widerstand gebildet.

In dieser Weise kann gemäß dem ersten Ausführungsbeispiel des Signalübertragungs­ systems in dem dritten Modus der vorliegenden Erfindung das gemeinsame Taktungssignal (GMT) als eine Zwischentaktung zwischen dem nach vorne und dem nach hinten laufenden Takt in der gefalteten Taktleitung 706 erhalten werden. Das heißt, ein gemeinsames Taktungssignal, das eine genaue gemeinsame Taktung schafft, kann unabhängig von der Position jedes DRAM-Chips an der Taktleitung 706 geschaffen werden.

Fig. 30 ist ein Blockschaltbild eines modifizierten Beispiels des Signalübertragungssystems von Fig. 29. Dieses Beispiel zeigt ein Vielfachprozessorsystem. In Fig. 30 bezeichnen die Bezugszeichen 7-1 bis 7-4 Prozessor-Bauteile.

Wie in Fig. 30 gezeigt ist der dritte Modus der vorliegenden Erfindung nicht auf die Anwendung auf ein Signalübertragungssystem unter Verwendung eines Bus (Signal­ übertragungssystem) 703 begrenzt, wie in Fig. 29 gezeigt ist, sondern er kann auch auf ein Vielfachprozessorsystem angewendet werden, bei dem Prozessoren jeweils miteinander verbunden sind.

Fig. 31 ist ein Blockschaltbild eines Aufbaubeispiels eines wesentlichen Abschnitts von jedem Bauteil in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung. In Fig. 31 ist das Bezugszeichen 781 eine Treiberschaltung, 782 ist ein PRD (Partialantwortdetektor).

Wie in Fig. 31 gezeigt ist der DRAM-Chip 7-1 (jeder der DRAM-Chips 7-2 bis 7-4 oder der DRAM-Controller 7-0) mit dem PRD 782 versehen, um die Auswirkungen der Intersymbol-Interferenz zu beseitigen, und ist so ausgebildet, daß er den Datenempfang mit der gemeinsamen Taktung TT durch Verringerung der Auswirkungen der Intersymbol-Interferenz in den empfangenen Signalverläufen wie beispielsweise in Fig. 28B gezeigt ausführt. Somit, wenn der PRD 782 mit einem Selbsteichungs-Komparator (siehe Fig. 5A und 16 bis 18) als Empfängerschaltung verwendet wird, können große Intersymbol-Interferenzen mit einer einfachen Schaltung beseitigt werden.

Fig. 32 ist ein Blockschaltbild eines weiteren Aufbaubeispiels eines wesentlichen Abschnitts von jedem Bauteil in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung. In Fig. 32 ist das Bezugszeichen 781 eine Treiberschaltung und 783 ist ein Equalizer.

Wie in Fig. 32 gezeigt ist der DRAM-Chip 7-1 (jeder der DRAM-Chips 7-2 bis 7-4 oder der DRAM-Controller 7-0) mit dem Equalizer 783 versehen, um die Auswirkungen der Intersymbol-Interferenz zu verringern. Das heißt, in der dargestellten Anordnung ist als Empfängerschaltung der Equalizer 783 anstelle des PRD 782 von Fig. 31 verwendet, und der Datenempfang wird mit dem gemeinsamen Takt TT unter Verringerung der Auswirkungen der Intersymbol-Interferenz in den empfangenen Signalverläufen, wie beispielsweise in Fig. 28B gezeigt ist, ausgeführt.

Fig. 33 ist ein Blockschaltbild eines zweiten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung.

Wie in Fig. 33 gezeigt ist in dem zweiten Ausführungsbeispiel des dritten Modus die Länge der Signalübertragungsleitung (Signalleitung) 703 auf eine solche Länge begrenzt, daß ein Signal einen oder mehrere Rundläufe in der Signalleitung innerhalb der Bit-Zeit T ausführen kann. Genauer gesagt, wenn die Wellenausbreitungsgeschwindigkeit der Signalleitung 703 mit v₀ bezeichnet wird, die Länge der Signalleitung 703 durch L und eine Bit-Zeit (eine Bit-Länge) durch T bezeichnet ist, ist ein Grenzwert auferlegt, der durch 2L/v₀ ≦ T ausgedrückt werden kann. Dies erleichtert es, die Intersymbol-Interferenz auf einem Minimalwert zu halten, und weiterhin können alle Bauteile (der DRAM-Controller und die DRAM-Chips) das gemeinsame Taktungssignal (GMT) durch Schaffung eines Signals mit einer Phase in der Mitte zwischen den Phasen des nach vorne und des nach hinten laufenden Takts erzeugen.

Fig. 34 ist ein Blockschaltbild eines dritten Ausführungsbeispiel des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung. In Fig. 34 sind die Bezugszeichen 701, 701' und 702 Abschluß-Widerstände, 703 und 703' sind Signal­ übertragungsleitungen (Busse), 706 ist eine Taktleitung, 7-0 ist ein Controller (DRAM-Controller), 7-1 bis 7-n und 7-1', . . . sind Bauteile (DRAM-Chips) und 708 ist ein Puffer.

Wie in Fig. 34 gezeigt ist in dem dritten Ausführungsbeispiel des dritten Modus der Puffer 708 zwischen den Signalübertragungsleitung (Signalleitungen), 703 und 703' eingefügt. Das heißt, wenn die Länge der Signalleitung die oben genannte Grenze 2L/v₀ ≦ T als Beispiel überschreitet, wird der Puffer 708 je nach Bedarf eingefügt.

Der Puffer 708 weist dabei die Funktion der Verzögerung eines Signals, nämlich des durch die Signalleitung 703 übertragenen Signals, um eine Zeit gleich einem ganzzahligen Vielfachen der Bit-Zeit T und der Rückübertragung des Signals auf. Da die Puffer-Verzögerungszeit ein ganzzahliges Vielfaches von T ist, können der Puffer und die Bauteile (DRAM-Chips usw.), die mit ihm verbunden sind, mit dem vorliegenden gemeinsamen Taktungssignal betrieben werden. Der Signalempfang und das Aussenden in den Puffer 708 wird natürlich auf Grundlage der gemeinsamen Taktung ausgeführt.

Fig. 35 ist ein Blockschaltbild, das ein modifiziertes Beispiel des Signalübertragungs­ systems von Fig. 34 zeigt.

Wie in Fig. 35 gezeigt unterscheidet sich dieses modifizierte Beispiel von einem dritten in Fig. 34 gezeigten Beispiel dadurch, daß der Puffer 708 nicht nur für die längs der Signalleitung 703 übertragenen Signale vorgesehen ist, sondern auch für den Takt, der längs der Taktleitung 706 (706') übertragen wird. Genauer gesagt weist der Puffer 708 eine Einrichtung zur Weitergabe des Takts zu den anderen Bauteilen (DRAM-Chips 7-1', . . .) auf, die mit dem Puffer 708 verbunden sind.

Das Vorsehen des Puffers ermöglicht es, die Signalübertragungslänge zu verlängern, aber wenn die Taktverteilungsleitung zu lang wird, kann der gemeinsame Takt nicht mehr eindeutig durch einfache Erzeugung eines Signals erzeugt werden, das eine Zwischenphase zwischen dem nach vorne und dem nach hinten laufenden Takt aufweist. Das modifizierte Beispiel zielt auf dieses Problem. Das heißt, der Puffer 708 schafft einen Signalverlauf, der in der Phase um einen gewissen Winkel bezüglich dem gemeinsamen Takt voreilt, und einen Signalverlauf, dessen Phase durch den gleichen Winkel unter Verwendung einer DLL oder PLL nacheilt, sowie Ausgangssignale der sich ergebenden Takte, dann können die Bauteile (DRAM-Chips 7-1', . . .), die die Takte aufnehmen, die gleiche gemeinsame Taktung wie der Puffer 708 haben.

Fig. 36 ist ein Blockschaltbild eines vierten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung. In Fig. 36 sind die Bezugszeichen 780 bis 78m Puffer, 703 ist ein Bus (Signalleitung) und 7-1 bis 7-n sind Bauteile (DRAM-Chips).

Wie in Fig. 36 gezeigt ist in dem vierten Ausführungsbeispiel des dritten Modus jeder der Puffer 780 bis 78m mit mehreren Busleitungsgruppen 703 verbunden. Diese Anordnung der Puffer 780 bis 78m ermöglicht die Übertragung von Signalen zu und von einer großen Anzahl an Bauteilen (DRAM-Chips 7-1 bis 7-n) in einer baumähnlichen Struktur. Es ist zu erkennen, daß die Topologie der Signalleitungen 703 unter Verwendung der Puffer 780 bis 78m nicht auf die baumähnliche Struktur begrenzt ist, sondern daß andere Topologien, wie beispielsweise eine sternförmige oder eine ringförmige Topologie ebenfalls möglich sind.

Fig. 37 ist ein Schaltbild eines Beispiels der Treiberschaltung in dem Signalübertragungs­ system gemäß dem dritten Modus der vorliegenden Erfindung. Diese Figur betrifft beispielsweise die Treiberschaltung 781 wie in Fig. 31 und 32 gezeigt ist.

Wie in Fig. 37 gezeigt weist die Treiberschaltung, die die Signalleitung (Signal­ übertragungsleitung 703) treibt, P-Kanal-MOS-Transistoren 7811 und 7812, N-Kanal-MOS-Transistoren 7815 und 7816, Stromquellen 7813 und 7817 sowie CMOS-Invertierer 7814 und 7818 auf. Dabei ist der Transistor 7812 mit dem Transistor 7811 in einer Stromspiegelanordnung verbunden, und weiterhin ist der Transistor 7816 mit dem Transistor 7815 in einer Stromspiegelanordnung verbunden. Die Treiberschaltung verwendet eine Anordnung, so daß die Sources der Transistoren 7812 und 7816 in der symmetrischen Stromspiegel-Konstantstrom-Treiberschaltung durch die CMOS-Invertierer 7814 bzw. 7818 angesteuert werden, wodurch der Konstantstrom geschaltet wird. Das heißt, die Treiberschaltung 781, die in Fig. 37 gezeigt ist, ist als eine symmetrische Konstantstromtreiber-Push-Pull-Schaltung aufgebaut.

Bei diesem Aufbau weist die Treiberschaltung eine hohe Ausgangsimpedanz auf, so daß die Antwortfunktion des Signalleitungssystems unabhängig von dem Schalten von jeglichen Treibern in einem Schaltungsblock (DRAM-Chip, etc.) konstant ist, was die Effizienz der Intersymbol-Interferenz-Beseitigung erhöht und somit eine Signalübertragungssystem mit verbesserter Genauigkeit schafft. Ein weiterer Vorteil ist, daß, selbst wenn ein Fehler zwischen den gemeinsamen Taktungssignalen, die durch die jeweiligen Blockschaltungen erzeugt werden, auftritt, was eine Situation ergibt, wo mehr als eine Treiberschaltung gleichzeitig die Signalleitung ansteuert, das Konstantstrom-Ansteuerverfahren das Problem des Überschlagstroms vermeidet.

Fig. 38 ist ein Blockdiagramm eines fünften Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung. In Fig. 38 ist das Bezugszeichen 711 eine Erzeugungsschaltung für ein gemeinsames Taktungssignal, 712 ist eine variable Verzögerungsschaltung, 713 ist ein Phasenkomparator, 714 ist ein NAND-Gatter, 715 ist eine Treiberschaltung (eigentlicher Treiber), 716 ist eine Dummy-Treiberschaltung (Dummy-Treiber). Dabei bilden die variable Verzögerungsschaltung 712 und der Phasenkomparator 713 zusammen eine DLL(verzögerungsverriegelte)-Schaltung. Der Dummy-Treiber 716 ist hinsichtlich seines Aufbaus mit dem eigentlichen Treiber 715 identisch (beide Treiber weisen die gleiche Verzögerungszeit auf), wobei die Anordnung so ist, daß das Ausgangssignal des Dummy-Treibers 716 zu dem Phasenkomparator 713 zurückgeführt wird, um die Verzögerung in dem eigentlichen Treiber 715 zu beseitigen. Ein Eingang des NAND-Gatters 714 ist mit den Ausgangsdaten verbunden, so daß die Ausgangsdaten zu dem eigentlichen Treiber 715 gemäß dem Ausgangssignal (Taktungs­ signal) der variablen Verzögerungsschaltung 712 gegeben werden.

Das heißt, in dem fünften Ausführungsbeispiel des dritten Modus sind der Phasen­ komparator 713, die variable Verzögerungsschaltung 712 und der Dummy-Treiber 716, die zusammenwirken, um die Verzögerung in der Treiberschaltung (eigentlicher Treiber) 715 zu beseitigen, zusätzlich zu der Erzeugungsschaltung 711 für die gemeinsame Taktung vorgesehen, die die Takte aufnimmt, die sich durch die zwischen den vorderen und den hinteren rückwärts gerichteten Abschnitten gefaltete Taktleitung ausbreiten, wie bezugnehmend auf Fig. 27 beschrieben ist, und erzeugt eine gemeinsame Taktung, indem sie einen Zeitpunkt in der Mitte zwischen den ansteigenden Flanken des nach vorne und des nach hinten laufenden Takts ermittelt. Der Verzögerungswert in der variablen Verzögerungsschaltung 712 ist so gesteuert, daß er die Verzögerung und die Veränderungen in der Verzögerung in dem echten Treiber 715 kompensiert und dadurch eine Signalübertragung mit erhöhter Genauigkeit erreicht. Eine ähnliche Steuerung kann unter Verwendung beispielsweise einer DLL ausgeführt werden, und sie kann auch auf die Steuerung der Eingangstaktung angewendet werden.

Fig. 39A und 39B sind Blockschaltbilder eines sechsten Ausführungsbeispiels des Signal­ übertragungssystems gemäß dem dritten Modus der vorliegenden Erfindung.

Wie in Fig. 39A gezeigt ist in dem sechsten Ausführungsbeispiel des dritten Modus die Taktleitung 706 als eine Einzel-Taktleitung und nicht als eine Rundlauf-Taktleitung aufgebaut. Durch direkte Erdung von einem Ende der Einzel-Taktleitung 706, d. h. durch Weglassen des Taktleitungs-Abschlußwiderstands 704 wie in Fig. 26 gezeigt und durch Kurzschließen dieses Endes wird eine stehende Welle (siehe Fig. 29B) längs der Taktleitung 706 erzeugt und diese stehende Welle wird als gemeinsame Taktung (GMT) verwendet.

Das sechste Ausführungsbeispiel des dritten Modus benutzt somit das Phänomen, daß, wenn eine stehende Welle längs der Taktleitung 706 erzeugt wird, eine Spannungs­ amplitude der gleichen Phase längs eines Bereichs einer Länge gleich der halben Wellenlänge erhalten wird. Vorteile dieses Verfahrens sind, daß die Taktleitung nur die halbe Länge der Taktleitung des Umlauftyps benötigt, und daß, da der Takt längs einer einzigen Leitung nach vorne und nach hinten läuft, die Eigenschaft des vorwärtslaufenden Pfads vollständig mit dem des zurücklaufenden Pfads zusammenfällt und dadurch die Genauigkeit der gemeinsamen Taktung zunimmt.

Fig. 40A und 40B sind Blockschaltbilder eines siebten Ausführungsbeispiels des Signal­ übertragungssystems gemäß dem dritten Modus der vorliegenden Erfindung. In Fig. 40A sind Bezugszeichen 761 und 762 aktive Abschlüsse und in Fig. 40B ist das Bezugszeichen 7611 eine Verzögerungseinheit und 7612 eine Steuerleistungs-Zuführeinheit.

In dem sechsten in Fig. 39A und 39B gezeigten Ausführungsbeispiel ist ein Ende der Taktleitung 706 kurzgeschlossen und andererseits sind in dem siebten Ausführungsbeispiel des dritten Modus beide Enden der Taktleitung 706 mit den aktiven Abschlüssen 761 und 762 abgeschlossen. Die aktiven Abschlüsse 761 und 762 werden so gesteuert, daß eine Situation erhalten wird, die dem Kurzschließen der Leitung an einem Punkt äquivalent ist, an dem eine reflektierte Welle, die an jedem Anschlußende erzeugt wird, einen Abstand gleich beispielsweise 1/16 der Wellenlänge von dem Abschlußende aus gemessen zurückgelegt hat. Der aktive Abschluß 761(762) weist beispielsweise die Verzögerungs­ einheit 7611 und die Steuerleistungs-Zuführeinheit 7612 auf, wie in Fig. 40B gezeigt ist, und wird durch Überwachen der Spannung an dem Abschlußende durch Erzeugung eines elektrischen Stromsignals mit einer konstanten Phasenbeziehung bezüglich dem der Spannung und Zurückführen von diesem zu dem Abschlußende (von der Steuerspannung-Zu­ führeinheit 7612) erreicht. Dieser aktive Abschluß kann leicht unter Verwendung einer bekannten PLL-Schaltung oder DLL-Schaltung und einer Konstantstrom-Ansteuerschaltung etc. erreicht werden. Das siebte Ausführungsbeispiel des dritten Modus weist den Vorteil auf, daß eine stehende Welle längs der Taktleitung 706 erzeugt werden kann und die Amplitude des Takts längs der Taktleitung 706 konstant ist, ohne daß die Taktleitungslänge mit der Taktfrequenz genau abgeglichen werden muß.

Fig. 41 ist ein Schaltbild eines Beispiels der Signalerzeugungsschaltung 711 für ein gemeinsames Taktungssignal, die in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung verwendet wird. In Fig. 41 sind die Bezugszeichen 7111 und 7112 Kondensatoren, 7113 und 7114 sind P-Kanal-MOS-Transistoren, 7115 und 7116 sind N-Kanal-MOS-Transistoren, 7117 ist ein Widerstand, 7118 und 7119 sind Spannungsquellen und 7120 ist eine Stromquelle. Ein sinusförmiger Takt wird als Takt CLK verwendet, der sich durch die Taktleitung 706 ausbreitet.

Die Erzeugungsschaltung 711 für ein gemeinsames Taktsignal, die in Fig. 41 gezeigt ist, verwendet die Eigenschaft, daß, wenn ein sinusförmiger Takt als Takt CLK verwendet wird, die Summe einer ersten Sinuswelle (vorwärtslaufender Takt) s1 und einer zweiten Sinuswelle (rückwärtslaufender Takt) s2 eine Sinuswelle (gemeinsames Taktungssignal) s3 erzeugt, dessen Phase genau zwischen den beiden liegt. Durch die kapazitive Kopplung der beiden Kondensatoren 7111 und 7112 werden die beiden Takte (s1 und s2) zu einem Komparator des Differenzverstärkertyps zur Erzeugung des gemeinsamen Taktungssignals (s3) gegeben. Dieses Verfahren weist den Vorteil der Verringerung der Schaltung zur Erzeugung des gemeinsamen Taktungssignals auf.

Fig. 42 ist ein Schaltbild eines weiteren Beispiels der Erzeugungsschaltung für ein gemeinsames Taktungssignal, die in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung verwendet wird. In dieser Schaltung wird ebenfalls ein sinusförmiger Takt als Takt CLK verwendet, der durch die Taktleitung 706 läuft.

Die Erzeugungsschaltung 711 für ein gemeinsames Taktsignal weist wie in Fig. 42 gezeigt zwei Komparatoren 720 und 730 und zwei Invertierer 740 und 750 auf. Dabei werden der nach vorne laufende Takt s1 und ein Takt s2, der beispielsweise durch Invertieren des rückwärts laufenden Takts s2 erhalten wird, als Takte verwendet, die zu jedem Komparator 720 (730) eingegeben werden, um das gemeinsame Taktungssignal s3 mit einer Phase zwischen dem nach vorne und dem nach hinten laufenden Takt zu erzeugen.

Fig. 43 ist ein Schaltbild eines Beispiels des Komparators, der in der Erzeugungsschaltung für ein gemeinsames Taktsignal von Fig. 42 Verwendung findet. Wie in Fig. 43 gezeigt weist der Komparator 720 (730) mehrere P-Kanal-MOS-Transistoren 721, 722 und 726 und mehrere N-Kanal-MOS-Transistoren 723, 724, 725 und 727 auf.

Fig. 44 ist ein Schaltbild eines weiteren Beispiels der Erzeugungsschaltung für ein gemeinsames Taktungssignal, die in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung verwendet wird.

Die in Fig. 44 gezeigte Erzeugungsschaltung für ein gemeinsames Taktungssignal ist aus einem bekannten Phaseninterpolator aufgebaut. Unter Verwendung des Phaseninterpolators kann die Erzeugungsschaltung 711 für ein gemeinsames Taktungssignal aufgebaut sein, die den nach vorne laufenden und den nach hinten laufenden Takt an der gefalteten Taktleitung aufnimmt und einen Takt erzeugt, der eine Phase in der Mitte zwischen dem nach vorne und dem nach hinten laufenden Takt aufweist.

Wie in Fig. 44 gezeigt weist der Phaseninterpolator (Erzeugungsschaltung für ein gemeinsames Taktungssignal) 711 mehrere P-Kanal-MOS-Transistoren 771 bis 784, mehrere N-Kanal-MOS-Transistoren 785 bis 791, Kondensatoren 792 und 793 sowie einen Komparator 794 auf.

Der Aufbau der Erzeugungsschaltung 711 für ein gemeinsames Taktungssignal aus einem Phaseninterpolator wie in Fig. 44 gezeigt weist den Vorteil auf, daß rechteckförmige Signale, die durch einen bekannten CMOS-Treiber angesteuert werden, als Takt verwendet werden können und die Generatorschaltung für ein gemeinsames Taktungssignal mit einem geringeren Schaltungsaufwand aufgebaut werden kann, als wie wenn eine gewöhnliche DLL oder ein PLL verwendet wird. Selbstverständlich können verschiedene Anordnung abweichend von der in Fig. 44 gezeigten für den Aufbau des Phaseninterpolators verwendet werden.

Fig. 45 ist ein Blockschaltbild eines achten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem dritten Modus der vorliegenden Erfindung. In Fig. 45 sind die Bezugszeichen 790 bis 793 DLL-Schaltungen.

Wie in Fig. 45 gezeigt wird in dem achten Ausführungsbeispiel des dritten Modus ein Takt CLK' mit dem n-fachen (beispielsweise vierfachen) Zyklus des gewöhnlichen Takts CLK auf die Taktleitung 706 gegeben.

Genauer gesagt wird in dem achten Ausführungsbeispiel des dritten Modus der Taktzyklus erhöht (beispielsweise um den Faktor 4), um die obere Grenze der Länge der Taktleitung 706 zu erhöhen, die das gemeinsame Taktungssignal durch Schaffung eines Signals mit einer Phase in der Mitte zwischen dem nach vorne und dem nach hinten laufenden Takt erzeugt. In dem Verfahren unter Verwendung der Taktleitung des Umlauftyps (und ebenfalls in dem Verfahren unter Verwendung des Takts mit der stehenden Welle), wenn die Umlaufverzögerung größer als der Taktzyklus wird, weist eine Phasenmehrdeutigkeit von 180° in der gemeinsamen Taktung auf, aber durch Erhöhung des Taktzyklus wie in dem achten Ausführungsbeispiel des dritten Modus kann die Länge, über die die Mehrdeutigkeit auftritt, erhöht werden.

Wie in Fig. 45 gezeigt sind in dem DRAM-Controller 7-0 und den DRAM-Chips 7-1 bis 7-3 die DLL-Schaltung 790 bis 793 vorgesehen, die einen Multipliziervorgang mit n ausführen (um den Zyklus zu verringern oder die Frequenz um einen Faktor n beispielsweise durch eine Multiplikation mit 4 zu erhöhen), um den ursprünglichen Takt, dessen Zyklus um einen Faktor mit n (beispielsweise 4) erhöht wurde, wiederzugewinnen. Dabei können PLL-Schaltungen anstatt der DLL-Schaltung 790 bis 793 verwendet werden.

Fig. 46 ist ein Schaltbild eines Beispiels der Taktverteilungs-Übertragungsleitung, die in dem Signalübertragungssystem gemäß dem dritten Modus der vorliegenden Erfindung Verwendung findet. In Fig. 46 ist das Bezugszeichen 7061 eine Abschirmung und 7062 ist ein Taktpaar (verdrilltes Paar).

Wie in Fig. 46 gezeigt wird die Übertragungsleitung (Taktleitung) 706 zur Verteilung des Takts CLK unter Verwendung eines differentiellen Paars (verdrillten Paars) 7062 gebildet, das sich in vorbestimmten Intervallen kreuzt und von beiden Seiten durch geerdete Schutzelemente abgeschirmt (7061) ist. Obwohl die Taktleitung 706 gemäß diesem Aufbau natürlich eine unterschiedliche Übertragungseigenschaft als die Signalleitung aufweist, erzeugt dies keinerlei Problem, da das System unterschiedliche Übertragungseigenschaften der Signalleitung 703 und der Taktleitung 706 toleriert. Dies weist den Vorteil der Verringerung des taktinduzierten Rauschens durch Anbringen einer ausreichenden Abschirmung an der Taktleitung, die Konstantstrom-Schwankungen unterliegt. Da kein Problem auftritt, wenn eine große Differenz in den Übertragungseigenschaften zwischen dem Taktsystem und dem Signalsystem vorliegt, ist es natürlich möglich, das Taktsystem beispielsweise nur durch ein Koaxialkabel oder eine optische Faser aufzubauen.

In dieser Weise kann gemäß dem Signalübertragungssystem des dritten Modus der vorliegenden Erfindung ein Signalübertragungssystem gebaut werden, das größere Konstruktionsfreiheiten hinsichtlich des Taktsystems und des Signalsystems bietet und leicht die zeitliche Lücke bei Ausführung einer Geräteumschaltung verringert und noch dazu einen geringeren Energieverbrauch aufweist.

Wie beschrieben ist das Signalübertragungssystem gemäß der vorliegenden Erfindung nicht auf die Anwendung auf ein Bussystem beschränkt, das mehrere Halbleiter-Chips (LSI-Chips) verbindet, sondern kann auch auf eine Signalleitung angewendet werden, die verschiedenartige Schaltungsblöcke miteinander verbindet.

Gemäß dem Signalübertragungssystem des dritten Modus der vorliegenden Erfindung kann das Taktungssignal erzeugt werden, ohne daß eine Symmetrie zwischen der Taktleitung und der Signalleitung (Signalübertragungsleitung) benötigt wird, und die zeitliche Lücke bei Ausführung einer Schaltung zwischen Übertragungsgeräten kann verringert werden.

Als nächstes wird ein Signalübertragungssystem gemäß einem vierten Modus der vorliegenden Erfindung im Detail beschrieben. Zuerst wird der grundlegende funktionale Aufbau des vierten Modus der Erfindung bezugnehmend auf Fig. 47 und 48 beschrieben. In dem vorhergehenden dritten Modus werden die nach vorne und nach hinten laufenden Takte zu den DRAM-Chips usw. unter Verwendung der gefalteten Taktleitung (706) gegeben und in dem vierten Modus werden die Takte unter Verwendung von Taktleitungen, die für den nach vorne und nach hinten laufenden Takt (vorwärts gerichtete und rückwärts gerichtete Taktleitung 1001 und 1002) getrennt vorliegen und Takt-Erzeugungsschaltungen bereitgestellt, die separat für den nach vorne und den nach hinten laufenden Takt vorgesehen sind (Erzeugungsschaltung 1100 und 1200 für den nach vorne bzw. den nach hinten laufenden Takt).

Fig. 47 ist ein Blockschaltbild der grundlegenden funktionalen Anordnung des Signal­ übertragungssystems gemäß dem vierten Modus der vorliegenden Erfindung, und Fig. 48 ist ein Taktverlaufsbild zur Erläuterung des Betriebs des Signalübertragungssystems von Fig. 47. In Fig. 47 sind die Bezugszeichen 10-1 bis 10-n Vorrichtungen wie beispielsweise DRAM-Chips (DRAM-Module) oder DRAM-Controller, 1100 ist die Erzeugungs­ schaltung für den nach vorne laufenden Takt und 1200 ist die Erzeugungsschaltung für den nach hinten laufenden Takt. Fig. 48 entspricht Fig. 47, die zuvor in Verbindung mit dem dritten Modus der vorliegenden Erfindung erläutert wurde.

In dem Signalübertragungssystem der vorliegenden Erfindung sind wie in Fig. 47 gezeigt die Erzeugungsschaltung 1100 für den nach vorne laufenden Takt und die Erzeugungs­ schaltung 1200 für den nach hinten laufenden Takt (ein oder mehrere Paare solcher Schaltungen) zur Erzeugung des nach vorne und des nach hinten laufenden Taktes für ein Paar an Signalleitungen (Taktleitungen) 1001 und 1002 vorgesehen. Die Vorrichtungen 10-1 und 10-n, die Signale übertragen und aussenden, erhalten einen Vorwärtstakt Φ1 von der Vorwärtstakt-Erzeugungsschaltung 1100 und einen Rückwärtstakt Φ2 von der Rückwärtstakt-Erzeugungsschaltung 1200, und durch Ermittelung einer Zwischentaktung zwischen diesen beiden Takten Φ1 und Φ2 an ihren ansteigenden und abfallenden Flanken erzeugen sie ein Zwischenphasensignal (gemeinsames Taktungssignal GMT, globale Mittelzeit).

Genauer gesagt, wie in Fig. 48 gezeigt, erzeugt die Vorrichtung 10-1 das gemeinsame Taktungssignal GMT als ein Signal mit einer Zwischenphase zwischen dem Vorwärtstakt Φ1-1, der mittels der Taktleitung 1001 bereitgestellt wird, und dem Rückwärtstakt Φ2-1, der mittels der Taktleitung 1002 bereitgestellt wird, wird in gleicher Weise erzeugt die Vorrichtung 10-n das gemeinsame Taktungssignal GMT als ein Signal mit einer Zwischenphase zwischen dem Vorwärtstakt Φ1-n, der mittels der Taktleitung 1001 bereitgestellt wird und dem Rückwärtstakt Φ2-n, der mittels der Taktleitung 1002 bereitgestellt wird.

Dabei muß die Rückwärtstakt-Erzeugungsschaltung 1200 einen Takt (Φ2) erzeugen, so daß die Zwischen(Zwischenphasen)-Taktung zwischen dem Vorwärtstakt Φ1 und dem Rückwärtstakt Φ2 eindeutig gewonnen werden kann. Genauer gesagt ist die Phasen­ differenz zwischen dem Vorwärts- und dem Rückwärtstakt an den Signalleitungen (Taktleitungen) 1001 und 1002 (genauer gesagt die Phasendifferenz zwischen den Flanken des Vorwärts- und des Rückwärtstakts Φ1 bwz. Φ2, die die Takt-Information tragen) so gewählt, daß sie innerhalb bestimmter Grenzwerte (innerhalb ± 180° maximal) liegt. Weiterhin ist es wünschenswert, daß die Rückwärtstakt-Erzeugungsschaltung 1200 so ausgeführt ist, daß sie den Rückwärtstakt Φ2 so erzeugt daß die Zwischentakt-Gewinnung unter Verwendung einer möglichst einfachen Schaltung wie später erläutert ausgeführt werden kann.

Gemäß dem erfindungsgemäßen Signalübertragungssystem (Signalübertragungsverfahren) wird es durch Beseitigung der Intersymbol-Interferenz an jeder Empfängerschaltung (jeder der Vorrichtungen 10-1 bis 10-n) sämtlichen Elementen ermöglicht, das gemeinsame Taktungssignal (GMT) mit einem vorbestimmten Genauigkeitsgrad zu teilen. Der vorbestimmte Genauigkeitsgrad wird dabei von der Übereinkunft abgeleitet, das ein Taktfehler nicht so groß wird, daß er die Beseitigung der Intersymbol-Interferenz unmöglich macht, und in der Praxis genügt eine Zeitgenauigkeit, die ausreichend kleiner (beispielsweise ungefähr 10%) als die Zeit ist, die ein Signal benötigt um die Signalleitung zu durchlaufen. Weiterhin, um das gemeinsame Taktungssignal GMT zu erzeugen, werden nur Taktungssignale (1001 und 1002) benötigt, die sich in unterschiedlichen Richtungen längs des Taktleitungswegs ausbreiten, und da der Wegverlauf und die elektrischen Eigenschaften im Gegensatz zum vorher beschriebenen Stand der Technik (Signalübertragungssystem von Fig. 25) der Taktleitung und der Datenleitung (Signalübertragungsleitung) nicht identisch sein müssen, bestehen keine speziellen Einschränkungen hinsichtlich der Auslegung und der Anordnung der Taktleitungen.

Ausführungsbeispiele des Signalübertragungssystems gemäß dem vierten Modus der vorliegenden Erfindung werden nun bezugnehmend auf die begleitenden Zeichnungen erläutert.

Fig. 49 ist ein Blockschaltbild eines ersten Ausführungsbeispiels des Signalübertragungs­ systems gemäß der vorliegenden Erfindung. In Fig. 49 ist das Bezugszeichen 10-0 ein Chip wie beispielsweise ein DRAM-Controller, 10-1 bis 10-4 sind Chips wie beispielsweise DRAMs, 1100 ist eine Vorwärtstakt-Erzeugungsschaltung und 1200 ist eine Rückwärtstakt-Erzeugungsschaltung. Weiterhin ist das Bezugszeichen 1001 eine Taktleitung für den Vorwärtstakt Φ1, 1002 ist eine Taktleitung für den Rückwärtstakt Φ2, 1003 ist ein Signalübertragungsweg (bestehend aus mehreren parallelen Signalleitungen, wie beispielsweise 16 Datenleitungen), und 1004 ist eine Taktleitung für den Referenztakt CLK.

Wie in Fig. 49 gezeigt sind der DRAM-Controller 10-0, die Vorwärtstakt-Erzeugungs­ schaltung 1100, die Rückwärtstakt-Erzeugungsschaltung 1200 so aufgebaut, daß sie den Referenztakt (Leerlauftakt) CLK mittels Anschlüssen P1010, P1100 und P1200 an der Referenztaktleitung 1004 aufnehmen, während die DRAM-Chips 10-1 bis 10-4 jeweils so aufgebaut sind, daß sie Vorwärts- und den Rückwärtstakt Φ1 und Φ2 mittels der Vorwärts- und der Rückwärtstaktleitungen 1001 und 1002 aufnehmen und Zwischenphasensignale als gemeinsames Taktungssignal GMT (globale Mittelzeit) erzeugen. In Fig. 49 ist gezeigt, daß der DRAM-Controller 10-0 mit dem Referenztakt CLK mittels dem Anschluß P1010 an der Referenztaktleitung 1004 bereitgestellt wird, alternativ kann der DRAM-Controller 10-0 wie die DRAM-Chips 10-1 bis 10-4 so aufgebaut sein, daß er das gemeinsame Taktungssignal GMT durch Aufnahme des Vorwärtstakts Φ1 und des Rückwärtstakts Φ2 und zur Erzeugung des Zwischenphasensignals erzeugt.

Fig. 50 ist ein Blockschaltbild eines Beispiels einer Erzeugungsschaltung 1300 für ein gemeinsames Taktungssignal, die zur Verwendung in dem Signalübertragungssystem von Fig. 49 verwendbar ist. Die Erzeugungsschaltung 1300 für das gemeinsame Taktungs­ signal ist beispielsweise in jedem der DRAM-Chips 10-1 bis 10-4 vorgesehen. Weiterhin bezeichnet das Bezugszeichen T einen Taktzyklus und τ bezeichnet eine Verzögerungszeit (Verzögerungswert).

Wie in Fig. 50 gezeigt weist die Erzeugungsschaltung 1300 für ein gemeinsames Taktungssignal eine erste variable Verzögerungsschaltung 1301 auf, die den Vorwärtstakt Φ1 aufnimmt und eine Verzögerung +τ erzeugt, eine zweite variable Verzögerungs­ schaltung 1302, die den Rückwärtstakt Φ2 aufnimmt und eine Verzögerung von -τ erzeugt, einen Phasenkomparator 1303, der die Phasen der Ausgangssignale der ersten und der zweiten variablen Verzögerungsschaltung 1301 und 1302 vergleicht und eine Steuerschaltung 1304, die die Verzögerungswerte (+τ und -τ) in der ersten und der zweiten variablen Verzögerungsschaltung 1301 und 1302 gemäß dem Ergebnis des Vergleichs von dem Phasenkomparator 1303 steuert (so daß die Phasendifferenz zwischen den Ausgangssignalen der ersten und der zweiten variablen Verzögerungsschaltung 1301 und 1302 Null wird). Dabei sind die erste und die zweite variable Verzögerungsschaltung 1301 und 1302 jeweils aus mehreren Verzögerungsstufen (Verzögerungseinheiten) kaskadenförmig aufgebaut und so aufgebaut, daß sie einen Verzögerungswert bis zu der Verzögerungsstufe schaffen, die durch die Steuereinheit 1304 bezeichnet wird, wie später erläutert werden wird. Der Verzögerungswert τ, der durch die Steuerschaltung 1304 gesteuert wird, wird zu dem Taktzyklus T in der ersten variablen Verzögerungsschaltung 1301 (T + τ) addiert und wird von dem Taktzyklus T in der zweiten variablen Verzögerungsschaltung 1302 (T-τ) subtrahiert. Das Ausgangssignal (T + τ) von der ersten variablen Verzögerungsschaltung 1302 wird als gemeinsames Taktungssignal GMT verwendet.

Wie beschrieben steuert die Steuerschaltung 1304 den Steuerwert τ (|τ| < T/2), so daß die Phasendifferenz zwischen den Ausgangssignalen der ersten und der zweiten variablen Verzögerungsschaltung 1301 und 1302 Null wird. Hierbei, wenn das Ausgangssignal (GMT) der ersten variablen Verzögerungsschaltung 1301 als t1 bezeichnet wird und das Ausgangssignal der zweiten variablen Verzögerungsschaltung 1302 als t2 bezeichnet wird, wird

t1 + (T + τ) = t2 + (T-τ)

aus dem

τ = (t2-t1)/2

erhalten wird.

Dabei ist

t1 + (T + τ) = (t2 + t1)/2 + T

Die Zwischentaktung kann somit erhalten werden.

Fig. 51 ist ein Blockschaltbild eines Beispiels der Vorwärtstakt-Erzeugungsschaltung 1100, die in dem Signalübertragungssystem von Fig. 49 verwendet werden kann.

Wie in Fig. 51 gezeigt kann die Vorwärtstakt-Erzeugungsschaltung 1100 zur Erzeugung des Vorwärtstakts Φ1 aus einem Treiber 1101 aufgebaut sein kann, der an seinem Eingang den Referenztakt (Leerlauftakt) CLK aufnimmt, der mittels des Anschlusses P1100 bereitgestellt wird.

Fig. 52 und 53 sind Blockschaltbilder eines weiteren Beispiels der Erzeugungsschaltung für ein gemeinsames Taktungssignal, die in dem Signalübertragungssystem von Fig. 49 verwendet werden kann: Fig. 52 zeigt den Haupt-DLL (digital verriegelte Schleife)- Abschnitt 1300a der Erzeugungsschaltung 1300 für ein gemeinsames Taktungssignal und Fig. 53 zeigt den Sub-DLL-Abschnitt 1300b der Erzeugungsschaltung 1300 für ein gemeinsames Taktungssignal.

Als erstes nimmt wie in Fig. 52 gezeigt der Haupt-DLL-Abschnitt 1300a den Vorwärtstakt Φ1 (oder den Rückwärtstakt Φ2) auf, und die Phasen des Vorwärtstakts Φ1 selbst und seiner verzögerten Version, die von einer variablen Verzögerungsschaltung 1305 ausgegeben werden, werden in einem Phasenkomparator 1306 verglichen, und dann wird eine Steuerung durch eine Steuerschaltung 1307 ausgeführt, so daß die Phasendifferenz zwischen den beiden Signalen Null wird (d. h. eine Verzögerung von einem Zyklus T wird eingeführt). In dieser Weise wird eine Verzögerung T gleich einem Zyklus eines Taktes (Φ1, Φ2) erhalten.

Weiterhin wird unter Verwendung der Verzögerung T eines Zyklus (der Anzahl von Verzögerungsstufen gleich dem Äquivalent eines Zyklus T), der an dem Haupt-DLL-Abschnitt 1300a von Fig. 52 erhalten wird, in dem Unter-DLL-Abschnitt 1300b die Zeit τ addiert oder subtrahiert, um den Vorwärtstakt Φ1 bzw. den Rückwärtstakt Φ2 miteinander in Phase zu bringen.

Genauer gesagt, wie in Fig. 53 gezeigt, addiert für den Vorwärtstakt Φ1 die erste variable Verzögerungsschaltung 1301 die Verzögerung τ der Verzögerung T eines Zyklus (T + τ), und für den Rückwärtstakt Φ2 die zweite variable Verzögerungsschaltung 1302 subtrahiert die Verzögerung τ von der Verzögerung T des einen Zyklus (T-τ). Dann, wie bei der zuvor beschriebenen Erzeugungsschaltung 1300 für ein gemeinsames Taktungssignal von Fig. 50 vergleicht der Phasenkomparator 1303 die Phasen des Ausgangssignals (T + τ) der ersten variablen Verzögerungsschaltung 1301 und das Ausgangssignal (T-τ) der zweiten variablen Verzögerungsschaltung 1302, und die Verzögerungsschaltung 1304 wählt die geeignete Verzögerungsstufe, so daß die Phasendifferenz zwischen diesen Signalen (T + τ und T-τ) Null wird.

Fig. 54 ist ein Blockschaltbild eines Beispiels der Erzeugungsschaltung 1200 für einen Rückwärtstakt, die in dem Signalübertragungssystem von Fig. 49 verwendbar ist.

Wie in Fig. 54 gezeigt kann die Rückwärtstakt-Erzeugungsschaltung 1200 zur Erzeugung des Rückwärtstakts Φ2 aus einer Verzögerungsschaltung 1201 aufgebaut sein, die an ihrem Eingang den Referenztakt (Leerlauftakt) CLK aufnimmt, der mittels dem Anschluß P1100 bereitgestellt wird, und für einen vorbestimmten Verzögerungswert sorgt. Dabei kann durch Einstellen des Verzögerungswerts (Verzögerungszeit), der durch die Verzögerungs­ schaltung 1201 auf einen geeigneten Wert gezogen wird, die Phasendifferenz zwischen den Vorwärts- und den Rückwärtstakten (Φ1 und Φ2) an den Taktleitungen (1001 und 1002) innerhalb von ± 90° (vorzugsweise ± 45°) gebracht werden.

Fig. 55 ist ein Schaltbild eines Beispiels des Phasenkomparators (des Phasenkomparators 1303 von Fig. 50 und 53 und des Phasenkomparators 1306 von Fig. 52), der in der Erzeugungsschaltung für ein gemeinsames Taktungssignal in dem Signalübertragungs­ system von Fig. 49 verwendet werden kann.

Wie in Fig. 55 gezeigt weist der Phasenkomparator 1303 beispielsweise zwei Frequenz­ teiler auf, um die Frequenzen des ersten und des zweiten Eingangssignals (T + τ und T-τ) jeweils durch 2 zu teilen, mehrere P-Kanal-MOS-Transistoren, mehrere N-Kanal-MOS-Transistoren, mehrere Invertierer, mehrere NAND-Gatter und mehrere NOR-Gatter. Die Anordnung ist so, daß ein Ausgangssignal (/DOWN oder /UP) gemäß der Phasendifferenz zwischen dem ersten Eingangssignal Φ1 (T + τ) und dem zweiten Eingangssignal Φ2 (T-τ) zur Steuerung der Verzögerungszeit in der ersten und der zweiten variablen Verzögerungsschaltung 1301 und 1302 mittels der Steuerschaltung 1304 erzeugt wird, um die Phasendifferenz zwischen dem ersten und dem zweiten Ausgangssignal zu eliminieren.

Fig. 56 ist ein Blockschaltbild eines Beispiels einer Steuerschaltung (der Steuerschaltung 1304 in Fig. 50 und 53 und der Steuerschaltung 1307 von Fig. 52), die in der Erzeugungs­ schaltung für ein gemeinsames Taktungssignal in dem Signalübertragungssystem von Fig. 49 Verwendung findet.

Wie in Fig. 56 gezeigt weist die Steuerschaltung 1304 beispielsweise einen UP/DOWN-Zähler (U/D-Zähler) 1341 auf, der die Steuersignale (/DOWN und /UP) von dem Phasen­ komparator 1303 aufnimmt, und einen Decodierer 1342, der ein Ausgangssignal von dem U/D-Zähler 1341 aufnimmt, wobei der Decodierer 1342 die bezeichnete Verzögerungs­ stufe in der variablen Verzögerungsschaltung von Fig. 57 wie im folgenden beschrieben gemäß den Steuersignalen (/DOWN und /UP) von dem Phasenkomparator 1303 wählt.

Fig. 57 ist ein Schaltbild eines Beispiels der variablen Verzögerungsschaltung (der ersten 10 und der zweiten variablen Verzögerungsschaltung 1301 und 1302 von Fig. 50 und 53 und der variablen Verzögerungsschaltung 1305 von Fig. 52), die in der Erzeugungsschaltung für ein gemeinsames Taktungssignal in dem Signalübertragungssystem von Fig. 49 Verwendung findet.

Wie in Fig. 57 gezeigt weist die erste variable Verzögerungsschaltung 1301 (die zweite variable Verzögerungsschaltung 1302) mehrere Verzögerungsstufen (Verzögerungs­ einheiten) DU auf. Jede Verzögerungseinheit DU besteht aus einem Invertierer und zwei NAND-Gattern, und ist gemeinsam mit einer Verzögerungsleitung 1310 verbunden. Die Anordnung ist so, daß der Verzögerungswert, der durch irgendeine Verzögerungseinheit DU angewählt durch den Decoder 1342 gleich dem Verzögerungswert ist, der durch die variable Verzögerungsschaltung geschaffen wird. Dabei ist ersichtlich, daß verschiedene bekannte DLL-Schaltungstechniken für die oben beschriebenen Anordnungen Verwendung finden können.

Fig. 58 ist ein Blockschaltbild eines zweiten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem vierten Modus der vorliegenden Erfindung.

In dem vierten Modus der vorliegenden Erfindung wird das gemeinsame Taktungssignal GMT erzeugt, indem die Zwischentaktung zwischen den Vorwärts- und Rückwärtstakt­ signalen (Φ1 und Φ2) erzeugt werden, dabei muß die Phasendifferenz zwischen den Vorwärts- und den Rückwärtstaktsignalen innerhalb gewisser Grenzwerte gebracht werden, um das gemeinsame Taktungssignal GMT eindeutig zu erzeugen. Wenn indessen die Taktleitungen (1001 und 1002) sehr lang werden, wird es schwierig, die Phasendifferenz zwischen den Vorwärts- und den Rückwärtstaktsignalen innerhalb gewisser Grenzen längs der gesamten Länge der Taktleitungen zu bringen. Dazu werden gemäß dem zweiten Ausführungsbeispiel, das im folgenden beschrieben wird, die Vorwärts- und Rückwärts­ taktleitungen jeweils in kürzere Segmente (1011, 1021; 1012, 1022) mit einer solchen Länge unterteilt, daß eine eindeutige Bereitstellung des gemeinsamen Taktungssignals GMT gewährleistet werden kann, so daß das gemeinsame Taktungssignal GMT erzeugt werden kann, auch wenn die Gesamtlänge der Signalleitung groß ist.

Genauer gesagt sind in dem zweiten Ausführungsbeispiel wie in Fig. 58 im Gegensatz zu dem ersten in Fig. 49 gezeigten Ausführungsbeispiel Takt-Erzeugungsschaltung/Daten­ pufferpaare 1120, 1121 und 1122 in gleichen Abständen zur Aussendung von Vorwärtstakten Φ11, Φ21 und Rückwärtstakten Φ12, Φ22 längs der Vorwärtstakt­ signalleitungen 1011, 1021 bzw. der Rückwärtstaktsignalleitungen 1012, 1022 und zur Übertragung von Daten mit ausreichender Amplitude in den Datenleitungen 1031 und 1032 vorgesehen.

Dabei sind die Takt-Erzeugungsschaltung/Datenpufferpaare 1120, 1121, 1122 jeweils so aufgebaut, daß sie das gemeinsame Taktungssignal GMT auf Grundlage des Takts erzeugen, der von einem vorhergehenden Block eher empfangen wird, und den Vorwärtstakt zum nächsten Block (und den Rückwärtsblock zu dem vorhergehenden Block) auf Grundlage des gemeinsamen Taktungssignals GMT erzeugen.

Fig. 59 ist ein Blockschaltbild eines dritten Ausführungsbeispiels des Signalübertragungs­ systems gemäß dem vierten Modus der vorliegenden Erfindung.

In dem dritten in Fig. 59 gezeigten Ausführungsbeispiel sind die in Fig. 58 gezeigten Datenleitungen alle Punkt zu Punkt verbunden. In diesem Fall sind die Takt-Erzeugungs­ schaltungen 1211, 1212 und 1213 zur Erzeugung der Vorwärts- und Rückwärtstakte für jede Gruppe an Anordnungen (für DRAM-Chips 10-11, 10-21 und 10-31) vorgesehen und die anderen Geräte (10-1m, 10-2m, etc.) sind so aufgebaut, daß die Signale durch Erzeugung des gemeinsamen Taktungssignals GMT von dem Vorwärtstakt Φ11 oder Φ21 und dem Rückwärtstakt Φ12 oder Φ22 senden oder empfangen, die von den entsprechenden Taktungssignalschaltungen bereitgestellt werden. Da der Signalübertragungspfad kein Bus ist, ist das dritte Ausführungsbeispiel aufgrund der Signalverzweigung reflektionsfrei und kann daher Signale mit hoher Geschwindigkeit übertragen.

Fig. 60 ist ein Blockschaltbild eines Beispiels der Vorwärtstakt-Erzeugungsschaltung zur Verwendung in dem Signalübertragungssystem gemäß einem vierten Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung. In Fig. 60 ist das Bezugszeichen 1102 ein Treiber, 1103 ist eine Erzeugungsschaltung für ein gemeinsames Taktungssignal, 1104 ist ein Phasenkomparator, 1105 ist ein Controller und 1106 ist eine variable Verzögerungsschaltung.

Wie in Fig. 60 gezeigt ist in dem vierten Ausführungsbeispiel die Erzeugungsschaltung 1100 für den Vorwärtstakt nicht aus einem einzigen Treiber 1101 wie in Fig. 51 aufgebaut, sondern so, daß ein Ausgangssignal von der variablen Verzögerungsschaltung 1106, die eine vorbestimmte Verzögerung durch Aufnahme des Referenztakts CLK schafft, als Vorwärtstakt Φ1 mittels des Treibers 1102 ausgesendet wird und das gemeinsame Taktungssignal (Zwischenphasensignal) GMT wird durch die Signal-Erzeugungsschaltung 1103 für ein gemeinsames Taktungssignal von dem Ausgangssignal (Φ1) des Treibers 1102 und dem Rückwärtstakt Φ2 erzeugt, wobei die Phasen des gemeinsamen Taktungssignals und des Referenztakts CLK dann in dem Phasenkomparator 1104 zur Steuerung des Verzögerungswerts (der Anzahl der Verzögerungsstufen) in der variablen Verzögerungsschaltung 1106 mittels der Steuerschaltung 1105 verglichen werden.

Somit wird gemäß dem vierten Ausführungsbeispiel eine Rückführung ausgeführt, so daß das gemeinsame Taktungssignal GMT mit dem Ansteigen des Referenztakts CLK synchronisiert wird, wodurch gewährleistet wird, daß ein Rückwärtstakt Φ2 mit stabiler Phase erhalten werden kann, wenn die Eigenschaften des Takt-Treibers 1102 oder der variablen Verzögerungsschaltung 1106 aufgrund von Herstellungsschwankungen, Umgebungstemperaturänderungen usw. schwanken, und weiterhin wird gewährleistet, daß das gemeinsame Taktungssignal GMT, das durch eine Vorrichtung (beispielsweise einen DRAM-Chip an der Signalleitung erzeugt wird, die gleiche Taktung wie der Referenztakt CLK aufweist. Der Referenztakt CLK bezieht sich auf das Taktungssignal, das zu einem speziellen Chip (beispielsweise dem DRAM-Controller 10-0) gegeben wird.

Fig. 61 ist ein Blockschaltbild eines Beispiels der Rückwärtstakt-Erzeugungsschaltung zur Verwendung in dem Signalübertragungssystem gemäß einem fünften Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung. In Fig. 61 ist das Bezugszeichen 1231 eine variable Verzögerungsschaltung, 1232 ist ein Operationsverstärker, 1233 und 1234 sind ein Widerstand bzw. ein Kondensator, 1235 ist ein Invertierungstreiber zur Invertierung eines Eingangssignals zur Ausgabe, 1236 ist ein Phasenkomparator und 1237 ist eine Steuerschaltung.

Wie in Fig. 61 gezeigt ist in dem fünften Ausführungsbeispiel die Rückwärtstakt-Er­ zeugungsschaltung 1200 nicht aus einer einzigen Verzögerungsschaltung 1201 aufgebaut, wie in Fig. 54 gezeigt, sondern so aufgebaut, daß der Rückwärtstakt Φ2 als ein Ausgangssignal der variablen Verzögerungsschaltung 1203 ermittelt wird, die den Referenztakt CLK aufnimmt und eine vorbestimmte Verzögerung schafft, und die Phase des Ausgangssignals (Φ2) der variablen Verzögerungsschaltung 1231, das durch den Operationsverstärker 1232 und den Invertierungstreiber 1235 geht, wird in dem Phasen­ komparator 1236 mit der Phase des Vorwärtstakts Φ1 verglichen. Dann wird auf Grundlage des Ergebnisses des Phasenvergleichs der Verzögerungswert (die Anzahl der Verzögerungsstufen) in der variablen Verzögerungsschaltung 1231 mittels der Steuerschaltung 1237 gesteuert. In dieser Weise wird der Rückwärtstakt Φ2 als ein Signal ausgegeben, dessen Phase um 90° bezüglich der Phase des Vorwärtstakts Φ1 verschoben (voreilend) ist.

Somit wird gemäß der Rückwärtstakt-Erzeugungsschaltung 1200 des fünften Ausführungs­ beispiels eine Rückführsteuerung so ausgeführt, daß die Phasendifferenz zwischen dem empfangenen Vorwärtstakt Φ1 und dem Rückwärtstakt Φ2 auf einem konstanten Wert gehalten wird (d. h., der Rückwärtstakt Φ2 eilt 90° hinsichtlich seiner Phase bezüglich des Vorwärtstakts Φ1 vor), woraus sich ergibt, daß ein Rückwärtstakt Φ2 mit stabiler Phase erhalten werden kann, selbst wenn die Eigenschaften des Takttreibers (des Invertierungs­ treibers 1235) der variablen Verzögerungsschaltung 1231 usw. aufgrund von Herstellungs­ schwankungen, Umgebungstemperaturänderungen usw. sich ändern. Die Rückwärtstakt-Er­ zeugungsschaltung 1200, die aus Analogschaltungen, wie beispielsweise in Fig. 16 aufgebaut ist, wird bevorzugt, wenn der Variabilitätsbereich des Takts (Φ2) klein ist, da die Schaltungsgröße verringert werden kann.

Fig. 62 ist ein Blockschaltbild eines weiteren Beispiels der Rückwärtstakt-Erzeugungs­ schaltung, die zur Verwendung in dem Signalübertragungssystem gemäß einem sechsten Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung verwendbar ist. In Fig. 62 sind die Bezugszeichen 1241 bis 1244 variable Verzögerungsschaltungen, 1245 ist ein Phasenkomparator und 1246 ist eine Steuerschaltung. In Fig. 62 sind die Bezugszeichen 1241 bis 1244 variable Verzögerungsschaltungen, 1245 ist ein Phasen­ komparator, und 1246 ist eine Steuerschaltung. Dabei werden die vier variablen Verzögerungsschaltungen 1241 bis 1244 durch die Steuerschaltung 1246 gesteuert, um den gleichen Verzögerungswert zu schaffen.

Wie in Fig. 62 gezeigt führt in dem sechsten Ausführungsbeispiel der Phasenkomparator 45 einen Phasenvergleich zwischen dem Vorwärtstakt Φ1 und dem Signal aus, das durch Verzögerung des Vorwärtstakts Φ1 durch die vier variablen Verzögerungsschaltungen 1241 bis 1244 erhalten wird, da die vier variablen Verzögerungsschaltungen 1241 bis 1244 durch die Steuerschaltung 1246 zur Schaffung des gleichen Verzögerungswerts gesteuert werden, wird ein Rückwärtstakt Φ2 mit einer 270°(-90°)-Phasenverschiebung bezüglich des Vorwärtstakts Φ1, d. h. der mit seiner Phase um 90° bezüglich des Vorwärtstakts Φ1 voreilt, dadurch erzeugt, daß das Ausgangssignal der dritten Stufe der variablen Verzögerungsschaltung 1243 als Rückwärtstakt Φ2 erzeugt wird. In dieser Weise wird der Rückwärtstakt Φ2 erhalten, dessen Phase von Herstellungsschwankungen, Temperatur­ änderungen usw. unbeeinträchtigt ist. Die Erzeugungsschaltung 1200 für den Rückwärtstakt, die aus der DLL-Schaltung wie in Fig. 62 gezeigt aufgebaut ist, kann auch verwendet werden, wenn die Schwankungsbreite des Takts (Φ2) groß ist.

Fig. 63 zeigt ein Diagramm zur Erklärung der Betriebsweise (der Funktion) der Erzeugungsschaltung 1200 für das sich vorwärts bewegende Taktsignal, die als siebtes Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung zur Verwendung in dem Signalübertragungssystem geeignet ist. Hier stellt die vertikale Achse θ die Phasendifferenz und die horizontale Achse x die Position der Taktsignalleitung (1001, 1002) dar. Das Bezugszeichen L kennzeichnet die Gesamtlänge der Taktsignalleitung.

Wie in Fig. 63 gezeigt ist, wird in dem siebten Ausführungsbeispiel die Phasendifferenz zwischen dem sich vorwärts bewegenden Taktsignal θ1 und dem sich rückwärts bewegenden Taktsignal/θ2 (invertiertes Signal des Taktsignales θ2) in jeder der Vorrichtungen (DRAM-Chips 10-1 bis 10-n), die die Taktsignale empfangen, innerhalb von ± 90 Grad gehalten. Genauer gesagt wird in dem vorliegenden Ausführungsbeispiel das sich rückwärts bewegende Taktsignal θ2 durch Invertierung des empfangenen sich vorwärts bewegenden Taktsignales θ1 erzeugt, nachdem diesem ein Phasenvorschub gegeben wurde, der gerade ausreichend ist, die Phasenverzögerung entlang der Taktleitung 1002 zu kompensieren. Diese Funktion kann beispielsweise durch Invertieren des Rückführungsschleifen-Ausgangs in der Erzeugungsschaltung für das sich rückwärts bewegende Taktsignal, die in Fig. 61 gezeigt ist, eingebaut werden.

Auf diese Weise kann gemäß dem siebten Ausführungsbeispiel, da garantiert ist, daß die Phasendifferenz zwischen dem sich vorwärts und dem sich rückwärts bewegenden Taktsignal θ1 und θ2 in vorbestimmte Grenzen fällt, das gemeinsame Timingsignal GMT mit einer hohen Genauigkeit erzeugt werden; weiterhin kann durch Empfangen des sich vorwärts und des sich rückwärts bewegenden Taktsignales θ1 und θ2 durch eine differenzielle Empfangsschaltung der Einfluß von Phasenrauschen verhindert werden.

Fig. 64 ist ein Blockdiagramm, das ein weiteres Beispiel der Erzeugungsschaltung für das sich rückwärts bewegende Taktsignal zeigt, das als achtes Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung zur Verwendung in dem Signalübertragungssystem geeignet ist.

Wie in Fig. 64 gezeigt ist, ist in dem achten Ausführungsbeispiel die Erzeugungsschaltung 1200 für das sich rückwärts bewegende Taktsignal aus einem invertierenden Treiber 1205 zum Invertieren eines Eingangssignales (des sich vorwärts bewegenden Taktsignales 01) aufgebaut, um es auszugeben.

Das heißt, in dem Fall einer kurzen Signalleitung, in dem die Phasenverzögerung des Taktsignales (θ1, θ2) durch die Taktsignal-Empfangsschaltung, den Treiber, die Taktsignalleitung, etc. kein Problem darstellt, kann die Erzeugungsschaltung 1200 für das sich rückwärts bewegende Taktsignal aus dem invertierenden Treiber 1205 aufgebaut sein. Das vereinfacht den Schaltungsaufbau der Erzeugungsschaltung für das sich rückwärts bewegende Taktsignal.

Fig. 65 ist ein Blockschaltungsdiagramm, das ein Beispiel einer Sinuswellen-Erzeugungsschaltung zeigt, die als ein neuntes Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung zur Verwendung in dem Signalübertragungssystem geeignet ist. Das neunte Ausführungsbeispiel verwendet eine Sinuswelle (Pseudo-Sinuswelle) als das Taktsignal; d. h. die Sinuswellen-Erzeugungsschaltung 1400 erzeugt ein sinusförmiges Taktsignal aus einem pulsartigen, (Rechteckwellen-) Taktsignal (Referenztaktsignal) clk.

Wie in Fig. 65 gezeigt ist, wird in der Sinuswellen-Erzeugungsschaltung 1400 ein Dreieckwellen-Taktsignal aus dem Rechteckwellen-Taktsignal clk durch eine Vollamplituden-CMOS-Schaltung erzeugt, die aus P-Kanal-MOS-Transistoren 1401 und 1402 und N-Kanal-MOS-Transistoren 1403, 1404 besteht und dann wird das sinusförmige Taktsignal (pseudo-sinusförmige Taktsignal) durch einen nichtlinearen Verstärker 1405 erzeugt.

Anstelle einer Sinuswelle kann ein Taktsignal mit einer anderen Wellenform, wie z. B. einer Dreieckwelle oder einer trapezförmigen Welle verwendet werden, dessen Anstiegs- und Abfallsseiten einen signifikanten Teil des Taktsignalzyklus darstellen. Eine derartige Taktsignal-Wellenform (sinusförmige Taktsignal-Wellenform) hat den Vorteil, daß es möglich ist, gegenseitige Interferenzen mit anderen Signalleitungen zu verringern, da sie weniger harmonische Komponenten als die Wellenform eines Rechteckwellen-Taktsignals enthält. Ein weiterer Vorteil ist, daß die gemeinsame Timingsignal-Erzeugungsschaltung 1300 in jeder Vorrichtung (DRAM-Chip oder dergleichen) aus einem differenziellen Komperator aufgebaut sein kann, wie in Fig. 67 gezeigt ist.

Fig. 66 ist ein Schaltungsdiagramm, das ein Beispiel des nichtlinearen Verstärkers 1405 in der Sinuswellen-Erzeugungsschaltung von Fig. 65 zeigt.

Wie in Fig. 66 gezeigt ist, kann der nichtlineare Verstärker 1405 aus P-Kanal-MOS-Transis­ toren 1451 bis 1453 und N-Kanal-MOS-Transistoren 1454 bis 1456 aufgebaut sein. Hier ist jeder Transistor in einer geeigneten Größe ausgebildet; z. B. ist es vorteilhaft, daß die Gate-Länge der Transistoren 1451 und 1452 auf ungefähr das Doppelte der Gate-Länge der Transistoren 1454 bzw. 1455 eingestellt wird, und die Gate-Länge der Transistoren 1452 und 1455 größer als die Gate-Länge der Transistoren 1451 bzw. 1454 gemacht wird. Weiterhin werden die Transistoren 1453 und 1456 gemäß der anzutreibenden Last ausgewählt und sind normalerweise aus großen Transistoren aufgebaut.

Fig. 67 ist ein Blockdiagramm, das ein Beispiel der Erzeugungsschaltung 1300 für das gemeinsame Timingsignal zeigt, die als ein zehntes Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung zur Verwendung in dem Signalübertragungssystem geeignet ist.

Wie oben beschrieben wurde, kann, wenn ein sinusförmiges oder dergleichen Wellenform-Taktsignal verwendet wird, beispielsweise die Erzeugungsschaltung 1300 für das gemeinsame Taktsignal, die in jeder Vorrichtung (DRAM-Chip oder dergleichen) 10 vorgesehen ist, aus einem differenziellen Komperator 1308 aufgebaut sein, dem das sich vorwärts bewegende und das sich rückwärts bewegende Taktsignal θ1 und θ2 (/θ2) als Eingangssignale zugeführt werden.

Der Grund, warum das gemeinsame Timingsignal (Zwischentimingsignal) GMT von dem differenziellen Komperator 1308 erzeugt werden kann, ist der folgende Punkt. Wenn das sich vorwärts bewegende Taktsignal θ1 und das sich rückwärts bewegende Taktsignal /θ2 als θ1 = A.sinθ1 und /θ2 = A.sinθ2 ausgedrückt werden, dann ist θ1-/θ2 = 2A. cos((θ1-θ2)/2).sin ((θ1 + θ2)/2). Daraus kann ersehen werden, daß wenn der Wert von (θ1-θ2)/2 innerhalb von ± 90 Grad liegt, das gemeinsame Timingsignal GMT (das der Zwischenphase (θ1 + θ2)/2 entsprechende Signal) durch Verarbeitung der obigen Signale durch den Komperator abgeleitet werden kann.

Fig. 68 ist ein Schaltungsdiagramm, das ein Beispiel des differenziellen Komperators 1308 in der Erzeugungsschaltung für das gemeinsame Timingsignal von Fig. 67 zeigt.

Wie in Fig. 68 gezeigt ist, umfaßt der differenzielle Komperator 1308: eine erste differenzielle Verstärkerstufe, die aus P-Kanal-MOS-Transistoren 1380 und 1381 und N-Kanal-MOS-Transistoren 1385 bis 1387 besteht, wobei die N-Kanal-Transistoren 1385 und 1386 als ihre Eingänge arbeiten; eine zweite differenzielle Verstärkerstufe, die aus P-Kanal-MOS-Tansistoren 1382 bis 1384 und N-Kanal-MOS-Transistoren 1388 und 1389 besteht, wobei die P-Kanal-Transistoren 1383 und 1384 als ihre Eingänge arbeiten; und eine Speicherstufe 1390. Hier besteht die Speicherstufe aus Invertern 1391 bis 1393, die in Kaskade miteinander verbunden sind.

Auf diese Weise kann die Erzeugungsschaltung 1300 für das gemeinsame Timingsignal unter Verwendung des differenziellen Komperators 1308 aus einer einfachen Schaltung aufgebaut sein, ohne ein DLL-Schaltung oder dergleichen zu verwenden, die eine große Menge an Schaltungselementen erfordert.

Fig. 69 ist ein Blockdiagramm, das als ein elftes Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung ein Beispiel eines Abschlußwiderstandes in dem Signalübertragungssystem zeigt.

In dem elften Ausführungsbeispiel, in dem das sich vorwärts bewegende und das sich rückwärts bewegende Taktsignal θ1 und θ2 mit sinusförmiger Wellenform verwendet ist, wird das Abschlußende der Taktsignalleitung 1001, die das sich vorwärts bewegende Taktsignal θ1 überträgt, von einem Abschlußwiderstand 1501 abgeschlossen, der einen Widerstandswert (z. B. 200 Ohm) aufweist, der größer ist als die charakteristische Impedanz (z. B. 50 oder 70 Ohm) dieser Taktsignalleitung, und in ähnlicher Weise wird das Abschlußende der Taktsignalleitung 1002, die das sich rückwärts bewegende Taktsignal θ2 überträgt, von einem Abschlußwiderstand 1502 abgeschlossen, der einen Widerstandswert (z. B. 200 Ohm) aufweist, der größer als die charakteristische Impedanz (z. B. 50 oder 70 Ohm) dieser Taktsignalleitung ist.

In dem elften Ausführungsbeispiel wird der Widerstandswert der Abschlußwiderstände 1501 und 1502 größer gemacht als die charakteristische Impedanz der jeweiligen Taktsignalleitungen 1001 und 1002, aber da das sich vorwärts und das sich rückwärts bewegende Taktsignal θ1 und θ2 sinusförmige Taktsignale sind, bleibt die Taktsignal-Wellen­ form sinusförmig, wenn die Abschlußwiderstände 1501 und 1502 wesentlich von der charakteristischen Impedanz verschoben sind. Weiterhin wird die Ausbreitungscharakteristik der Welle (des sich vorwärts und des sich rückwärts bewegenden Taktsignales θ1 und θ2) als Ergebnis von Reflexionen in der Leitung, verschieden von der der Signalleitung (Taktsignalleitungen 1001 und 1002) aber das stellt kein Problem dar, wenn das Zwischentimingsignal (für das gemeinsame Timingsignal GMT) zwischen dem sich vorwärts bewegenden und dem sich rückwärts bewegenden Teilsignal entnommen wird. Weiterhin kann durch Einstellen des Widerstandswertes der Abschlußwiderstände 1501 und 1502 größer als die charakteristische Impedanz der Taktsignalleitungen 1001 und 1002 die von den Abschlußwiderständen 1501 und 1502 verbrauchte Energie (Energieverbrauch in dem Taktsignalsystem) verringert werden.

Fig. 70 ist eine Blockdiagramm zum Erklären eines Verfahrens zum Zuführen des vorderen Taktsignales in dem -Signalübertragungssystem als ein zwölftes Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung.

In dem zwölften Ausführungsbeispiel werden Leitungen für das vordere Taktsignal, die als differenzielle Übertragungsleitungen (1001a und 1001b) aufgebaut sind, zur Übertragung von komplementären sich vorwärts bewegenden Taktsignalen θ1 und /θ1 verwendet, so daß die Erzeugungsschaltung 1200 für das sich rückwärts bewegende Signal das sich rückwärts bewegende Taktsignal θ2 durch Verringerung des Einflusses des Phasenrauschens erzeugen kann, das in das sich vorwärts bewegende Taktsignal eingeführt wird. Genauer gesagt besteht die Erzeugungsschaltung 1200 für das sich rückwärts bewegende Signal aus einem differenziellen Komperator 1261, dem die komplementären sich vorwärts bewegenden Taktsignale θ1 und /θ1 eingegeben werden, und einer Erzeugungsvorrichtung 1262 für das sich rückwärts bewegende Taktsignal (plus einem Speicher 1263).

Hier kann die in jeder Vorrichtung (DRAM-Chip oder dergleichen) vorgesehene Erzeugungsschaltung 1300 für das gemeinsame Timingsignal aus dem differenziellen Komperator 1308 zum Erzeugen des gemeinsamen Timingsignals GMT aufgebaut sein, der vorher in Fig. 67 gezeigt wurde. In diesem Fall wird dem differenziellen Komperator 1308 an seinen Eingängen eines der komplementären sich vorwärts bewegenden Taktsignale θ1 und /θ1 (das wahre Signal θ1) und das hintere Taktsignal θ2 zugeführt; wobei auch in diesem Fall der Einfluß des Phasenrauschens verringert werden kann.

Fig. 71 ist ein Blockdiagramm, das als ein 13. Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung einen wesentlichen Teil des Signalübertragungssystemes auf eine gedruckte Schaltungsplatte implementiert, zeigt.

Wie in Fig. 71 gezeigt ist, sind in dem 13. Ausführungsbeispiel mehrere Signalerzeugungsschaltungen (Erzeugungsschaltung 1100 für das sich vorwärts bewegende Taktsignal und Erzeugungsschaltung 1200 für das sich rückwärts bewegende Taktsignal) 1270 an der gedruckten Schaltungsplatte befestigt und diese Signalerzeugungsschaltungen 1270 erzeugen das sich vorwärts bewegende Taktsignal θ1 und das sich rückwärts bewegende Taktsignal θ2 durch Verwendung des Referenztaktsignales (freilaufenden Taktsignales) clk, das sich auf der gedruckten Schaltungsplatte ausbreitet. Genauer gesagt umfaßt jede Signalerzeugungsschaltung 1270 eine Schaltung 1273 für eine variable Verzögerung des sich vorwärts bewegenden Taktsignales, eine Schaltung 1272 für eine variable Verzögerung des sich rückwärts bewegenden Taktsignales und eine Steuerschaltung 1270, wobei das sich vorwärts bewegende Taktsignal θ1 und das sich rückwärts bewegende Taktsignal θ2 durch Verzögerung des Referenztaktsignales clk durch die jeweiligen Schaltungen 1273 und 1272 für die variable Verzögerung unter Steuerung der Steuerschaltung 1270 erzeugt werden.

Wenn das Taktsignal (θ1, θ2) in der vorhergehenden Stufe verwendet wird, um sequentiell das Taktsignal für die nächste Stufe zu erzeugen, wie in dem vorher in Fig. 58 gezeigten zweiten Ausführungsbeispiel, erhöht sich der Jitter durch die Verzögerungsstufen, wenn sich die Anzahl der Stufen erhöht; andererseits kann für die vielen auf der gedruckten Schaltungsplatte angebrachten Signalerzeugungsschaltungen 1270 eine Jitterakkumulation durch die Verwendung des Auf 99999 00070 552 001000280000000200012000285919988800040 0002019744620 00004 99880baus des in Fig. 71 gezeigten 13. Ausführungsbeispieles verhindert werden.

Fig. 72 ist ein Blockdiagramm, das als ein 14. Ausführungsbeispiel gemäß dem vierten Modus der vorliegenden Erfindung einen wesentlichen Teil des in eine integrierte Halbleiterschaltung implementierten Signalübertragungssystemes zeigt.

Wie in Fig. 72 gezeigt ist, werden in der integrierten Halbleiterschaltung (Halbleiterchip)-Im­ plementierung des 14. Ausführungsbeispiels, die Signale (sich vorwärts bewegendes Taktsignal θ1 und sich rückwärts bewegendes Taktsignal θ2), die der Signalerzeugungsschaltung 1300 für das gemeinsame Timingsignal zugeführt werden, um das gemeinsame Timingsignal GMT zu erzeugen, nicht direkt von dem Ausgang der Erzeugungsschaltung (Taktsignal-Treiber) 1100 für das sich vorwärts bewegende Taktsignal abgegriffen, sondern das über den Pad 1281 ausgegebene sich vorwärts bewegende Taktsignal θ1 wird über einen Pad 1282 in die Erzeugungsschaltung 1300 für das gemeinsame Timingsignal abgegriffen, die es dann mit dem über ein PAD 1283 zugeführten sich rückwärts bewegenden Taktsignal θ2 vergleicht, hinsichtlich der Phasenverschiebung kompensiert, die dem Taktsignal θ1 durch den Taktsignal-Treiber, PAD, etc. zugefügt wurde, und das gemeinsame Timingsignal GMT erzeugt. Hier können, wie für den Knoten IPO, an dem das über das Pad 1281 ausgegebene sich vorwärts bewegende Taktsignal θ1 über das Pad 1282 abgenommen wird, das Taktsignal θ1, das an der Taktsignalleitung 1001 über das Pad 1281 und über einen externen Stift (Gehäusestift) ausgegeben wird, in den Chip (die Schaltung) über einen anderen externen Stift und über das Pad 1282 übergenommen werden, aber das erfordert einen gesonderten externen Stift speziell für diesen Zweck; um das zu vermeiden, kann der Knoten durch Anwenden lediglich einer Drahtlötung oder dergleichen ausgebildet werden, so daß das Taktsignal ohne Erhöhung der Anzahl externer Stifte übergenommen werden kann.

Wie oben beschrieben wurde, kann gemäß dem Signalübertragungssystem des vierten Modus der vorliegenden Erfindung ein Signalübertragungssystem gebaut werden, daß eine größere Freiheit im Aufbau des Taktsignalsystems und Signalsystems liefert, das auf einfache Weise die Lücke minimieren kann, wenn ein Umschalten der Vorrichtung durchgeführt wird, und das einen geringen Energieverbrauch aufweist.

Als nächstes wird ein fünfter Modus der vorliegenden Erfindung im Detail beschrieben, aber davor werden der sich auf den fünften Modus der vorliegenden Erfindung beziehende Stand der Technik und die Probleme, die mit dem Stand der Technik verknüpft sind, unter Bezug auf Zeichnungen erläutert.

Fig. 73 ist ein Blockdiagramm, das auf schematische Weise ein Beispiel einer Halbleiter-Speicher­ vorrichtung gemäß dem Stand der Technik zeigt, das sich auf den fünften Modus der vorliegenden Erfindung bezieht. In Fig. 73 ist das Bezugszeichen 2001 eine Speicherzellenanordnung, 2002 ist ein Wortdekodierer (Wortdekodiereranordnung), 2003 ist ein Leseverstärker (Leseverstärkeranordnung), 2004 ist ein lokaler Datenbus, 2005 ist ein globaler Datenbus, 2006 ist ein Datenbusverstärker, 2007 ist eine Vorladeschaltung für den lokalen Datenbus, 2008 ist ein Vorladeschaltung für den globalen Datenbus, 2009 ist ein Schalter für den lokalen Bus, und 2010 ist ein Schreibverstärker.

Wie in Fig. 73 gezeigt ist, umfaßt die Halbleiter-Speichervorrichtung gemäß dem Stand der Technik (Speicherzellenanordnungsabschnitt eines DRAM) mehrere Speicheranordnungen 2001, Wortdekodierer (Wortdekodiereranordnungen) 2002, Leseverstärker (Leseverstärkeranordnungen) 2003, lokale Datenbusse 2004 und globale Datenbusse 2005. Der Halbleiterspeicher gemäß dem Stand der Technik umfaßt weiterhin Datenbusverstärker 2006 zum Verstärken von Data in den globalen Datenbussen 2005 beim Auslesen von Daten, Vorladeschaltungen 2007 für den lokalen Datenbus zum Vorladen der lokalen Datenbusse 2004, Vorladeschaltungen 2008 für den globalen Datenbus zum Vorladen der globalen Datenbusse 2005, Schalter für die lokalen Busse 2009 zum Steuern der Verbindungen zwischen den globalen Datenbussen 2005 und den lokalen Datenbussen 2004 und Schreibverstärker 2010 zum Einschreiben von Daten in die Speicherzellen.

Fig. 74 ist ein Schaltungsdiagramm, das ein Beispiel des Abtastverstärkers 2003 in der Halbleiterspeicherschaltung von Fig. 73 zeigt.

Wie in Fig. 74 gezeigt ist, umfaßt der Leseverstärker 2003 einen Leseverstärker des Verriegelungstyps (Leseverstärkerstufe des Klink- bzw. Verriegelungstyps) 2031, ein Spaltenübertragungsgate 2032, eine Bitleitungs-Kurz/Vorlade-Schaltung 2033 und ein Bitleitungs-Übertragungsgate 2034. Hier kennzeichnen die Bezugszeichen BL und /BL die Bitleitungen und CL kennzeichnet die Spaltenauswahlleitung.

Fig. 75 ist ein Schaltungsdiagramm, das ein Beispiel des Datenbusverstärkers 2006 in der Halbleiterspeicherschaltung von Fig. 73 zeigt, und Fig. 76 ist ein Schaltungsdiagramm, das ein Beispiel der Datenbus-Kurz/Vorlade-Schaltung (Vorladeschaltung 2008 für die globalen Datenbusse und Vorladeschaltung 2007 für die lokalen Datenbusse) in der Halbleiterspeicherschaltung von Fig. 73 zeigt.

Wie in den Fig. 75 und 76 gezeigt ist, sind die Datenbusverstärker 2006 und die Vorladeschaltung 2008 für die globalen Datenbusse (Vorladeschaltung 2007 für die lokalen Datenbusse) jeweils aus mehreren P-Kanal-MOS-Transistoren und M-Kanal-MOS-Transis­ toren aufgebaut. Hier kennzeichnen die Bezugszeichen DB und /DB die Datenbusse, PRE und /PRE die Vorlade-Steuersignale, Vbr die Vorlade-Bezugsspannung und ES das Aktivierungssignal.

Fig. 77 ist ein Wellenformdiagramm zur Erklärung eines Beispieles einer Datenlese (Burstlese)-Reihe in der Halbleiterspeichervorrichtung von Fig. 73. Fig. 77 zeigt den Fall, in dem der Ausgang auf einen hohen Pegel "H" gesetzt wird, wenn der Datenbusverstärker 2006 deaktiviert wird. Die Burstlesereihe hier ist ein Schema, das z. B. für synchrone DRAM (SDRAM) verwendet wird, bei denen Daten in den Speicherzellen, die mit der gleichen Wortleitung verbunden sind, gleichzeitig ohne Pause ausgelesen werden.

Wie in Fig. 77 gezeigt ist, werden, wenn ein Burstlese-Betriebsschritt in der Halbleiterspeichervorrichtung gemäß dem Stand der Technik durchgeführt wird, in dem Fall der komplementären Datenbusse DB, /DB und der komplementären Bitleitungen BL, /BL (BL0, /BL0 bis BL3, /BL3), beispielsweise die Bitleitungen BL, /BL und die Datenbusse DB, /DB zuerst bis auf einen vorbestimmten Pegel (Vorlade-Bezugsspannung Vpr) vorgeladen; genauer gesagt wird jede komplementäre Bitleitung oder jeder komplimentäre Datenbus auf das gleiche Potential vorgeladen wie das andere komplementäre Paar.

Weiterhin, tritt, wie in den Fig. 74 und 77 gezeigt ist, bei einem Datenlese-Betriebs­ schritt, wenn Daten auf dem Bitleitungspaar BL, /BL (BL0, /BL0 bis BL3, /BL3) erscheinen, ein differentielles Potential auf dem Bitleitungspaar BL, /BL auf, das anfangs auf das gleiche Potential vorgeladen wurde, und nach dem Verstärken dieses differentiellen Potentials auf einen bestimmten Pegel durch den Leseverstärker (Leseverstärkerstufe 2031 des Verriegelungstyps) wird das Spaltenübertragungsgate 2032, das der ausgewählten Spaltenadresse entspricht, geöffnet. Das heißt, durch sequentielles Zuführen von Spaltenauswahlsignalen CL0 bis CL3 wird das Potential jeder der Bitleitungspaare BL0, /BL0 bis BL3, /BL3 auf das lokale Datenbuspaar DB, /DB übertragen, das anfangs auf das gleiche Potential vorgeladen worden war. Dieses differentielle Potential wird dann über den Schalter 2009 für die lokalen Datenbusse auf das globale Datenbuspaar DB, /DB 2005 übertragen, das anfangs auf das gleiche Potential aufgeladen worden war, wird durch den globalen Datenbusverstärker (Datenbusverstärker 2006) verstärkt und als Auslesedaten (Lesedaten) über einen Speicher, einen weiteren Verstärker, etc. ausgegeben.

Beim Lesen der nächsten Daten werden, wobei der Leseverstärker 2003 aktiv bleibt, der lokale Datenbus (Paar) 2004 und der globale Datenbus (Paar) 2005 vorgeladen, um das System zu initialisieren; dann wird das Spaltenübertragungsgate 2032 geöffnet und das resultierende differentielle Potential wird dem lokalen Datenbus 2004 und dem globalen Datenbus 2005 übertragen, wird durch den globalen Datenbusverstärker 2006 verstärkt und als Auslesedaten auf die gleiche Weise wie oben beschrieben ausgegeben.

Hier muß, in dem Speicher (Halbleiterspeichervorrichtungs)-Betriebsschritt, der Bus- Vorlade-Betriebsschritt, das heißt der Initialisierungsbetriebsschritt, für jeden Datenlese-Be­ triebsschritt durchgeführt werden, wie in Fig. 77 gezeigt ist. Jedoch haben, wenn Daten synchron mit dem Taktsignal ausgegeben werden, die Busse üblicherweise eine große Kapazität und es ist Zeit notwendig, sie vorzuladen; z. B. beträgt die Vorladeperiode ungefähr die Hälfte des Taktsignalzyklus.

Der fünfte Modus der vorliegenden Erfindung eliminiert die Vorladezeit und erhöht die Datenübertragungsrate um mehr als das Doppelte. Wenn die Datenübertragungsgeschwindigkeit dadurch erhöht werden soll, daß man sich nur auf die Entwicklung der Vorrichtungsverarbeitungstechnologie verläßt dauert es mehrere Jahre, nur um die Taktsignalgeschwindigkeit zu erhöhen; der fünfte Modus der vorliegenden Erfindung zielt im Gegensatz dazu auf ein Erhöhen der Datenübertragungsrate durch Eliminieren der Vorladezeit, die in dem herkömmlichen System unabkömmlich war.

Somit verbessert der fünfte Modus der vorliegenden Erfindung das Signalübertragungssystem (einschließlich der Datenbus-Antriebsverfahren, Verstärkersystem für den globalen Datenbus, etc.) in einer Halbleiterspeichervorrichtung, und verändert hierdurch fundamental die Auslesereihenfolge der Halbleiterspeichervorrichtung und erhöht die Datenübertragungsrate durch Eliminieren der Busvorladezeit aus dem Auslesezyklus. Weiterhin erlaubt, während der Stand der Technik streng erforderte, daß Auswahlzeiten der Spaltenübertragungsgates vollständig voneinander getrennt waren, der fünfte Modus der vorliegenden Erfindung das Überlappen der Auswahlzeiten der Spaltenübertragungsgates. Mit diesen Verbesserungen wird die Vorladezeit auf Null reduziert, was, verknüpft mit dem überlappenden Teil der Spaltenübertragungsgates eine drastische Erhöhung der Speicherdaten-Lesegeschwindigkeit ermöglicht.

Für diesen Zweck wird das vorherbeschriebene PRD (Teilantwortdetektions bzw. Partial response detection)-Verfahren für die Datenübertragung in dem Datenbus verwendet. Für das PRD wird bezuggenommen auf H. Tamura, M. Saito, K. Gotoh, S. Wakayama, J. Ogawa, Y. Kato, M. Taguchi, "Partial Response Detection Technique for Driver Power Reduction in High-Speed Memory-to-Processor Communications", ISSCC 97, Digest of Technical Papers, Seiten 342-343, das ein Schnittstellensystem für eine Hochgeschwindigkeits-Datenübertragung zwischen chips beschreibt.

Hier wird, wenn versucht wird, ein Signal mit einer Bandbreite, das größer als die der Übertragungsleitung ist, auf einer Bandbreitenbeschränkten Übertragungsleitung zu übertragen, das Signal wegen der Zwischensymbol-Interferenzkomponente des Signales unterbrochen werden. Das PRD-Verfahren ist eine Technik zum Wiederherstellen des ursprünglichen Signales aus dem unterbrochenen Signal durch Eliminieren der Zwischensymbol-Interferenzkomponente. Da das PRD-Verfahren nicht nur die Zwischensymbol-Interferenzkomponente eliminiert, sondern auch selber einen Referenzpegel während dem Prozeß der Zwischensymbol-Interferenzeliminierung erzeugt, wird es möglich, Daten ohne Vorladen der Übertragungsleitung zu übertragen, was das versteckte Merkmal des PRD-Verfahrens ist. Somit wird die Eigenschaft, die eine Datenübertragung ohne Vorladen ermöglicht, verwendet, um die Datenbus-Vorladezeit aus dem Datenlesezyklus zu eliminieren.

Weiterhin ist, falls das PRD-Verfahren verwendet wird, wenn Daten in dem vorherigen Zyklus auf der Übertragungsleitung verbleiben, ein bestimmtes Ausmaß eines Datenüberlapps zugelassen, solange die nächsten Daten an dem Empfangsende ankommen, nachdem die vorherigen Daten ankommen. Das heißt, wenn diese Eigenschaft für einen Speicherbus verwendet wird, ist ein bestimmtes Ausmaß eines Überlapps der Spaltenübertragungs-Gateauswahl ebenso zugelassen. Darüberhinaus verringert das PRD-Verfahren die Busamplitude und kann theoretisch das Bedürfnis zum Vorladen eliminieren (obwohl das Vorladebedürfnis nicht notwendigerweise eliminiert werden muß), als dessen Ergebnis der Energieverbrauch in Folge des Ladens und Entladens des Busses ebenso verringert werden kann. Zusätzlich wird es mit dem PRD-Verfahren möglich, die Datenrate durch geeignetes Aufbauen der Schaltung zu erhöhen, und keine großen Modifikationen müssen an den Kernelementen (Abtastverstärker, Speicherzellenanordnungen, Wortdekodierern, etc.) des herkömmlichen Speichers vorgenommen werden.

Fig. 78 ist ein Blockdiagramm, das den Aufbau eines ersten Prinzips des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt, und Fig. 79 ist ein Wellenformdiagramm zur Erklärung der Betriebsweise des Signalübertragungssystems von Fig. 78. Fig. 78 zeigt hier ein Signalübertragungssystem, das PRD verwendet und ein Vorladen erfordert.

In Fig. 78 kennzeichnet das Bezugszeichen 2100 einen Treiber, 2200 ist ein schwebender Bus (Signalübertragungsleitung) und 2300 ist ein Busverstärker des PRD-Typs (Datenbusverstärker des PRD-Typs). Bei dem PRD-Verfahren kann, da der Bus 2200 nicht mit seiner vollen Amplitude betrieben werden muß, die Antriebskapazität der Antriebsvorrichtung 2100 ausreichend klein gemacht werden, und in dem Fall des ersten Prinzips (des ersten Prinzips des fünften Modus) sind die Signalwellenformen wie in Fig. 79 gezeigt. In Fig. 79 kennzeichnet das Bezugszeichen A die Wellenform eines Ausgangssignales von dem Treiber 2100, B ist die Wellenform eines Eingangssignales des Busverstärkers 2300 des PRD-Typs und C ist die Wellenform eines Ausgangssignales von dem Busverstärker 2300 des PRD-Typs.

Wie in Fig. 79 gezeigt, ist die Eingangswellenform (B) des PRD-Typs unterbrochen, da die Antriebskapazität des Treibers 2100 gering gemacht wurde, aber da in dem Busverstärker 2300 des PRD-Typs das PRD-Verfahren verwendet ist, repräsentiert die wiederhergestellte Ausgangswellenform (C) die Ausgangswellenform (A) der Antriebsvorrichtung 2100 in korrekter Weise.

Somit ist gemäß dem ersten Prinzip gezeigt, daß ohne daß der Datenausgang von dem Treiber 2100 auf seine volle Amplitude ausgeschwungen werden muß, die Daten in korrekter Weise von dem Busverstärker 2300 PRD-Typs wiedergegeben werden können, sogar wenn das an dem Empfangsende (des Busverstärkers 2300 des PRD-Typs) empfangene Signal keine Übergänge auf einen hohen oder einen geringen Pegel in Bezug auf einen bestimmten Schwellenwert aufweist. In dem ersten Prinzip wird, da keine Vorladeschaltung vorgesehen ist, der Zustand an dem Ende der letzten Datenübertragung aufrecht erhalten, bis die nächste Datenübertragung (Signalübertragung) anfängt, und nach der Datenübertragung wird der Pegel des Buses 2200 in dem Zustand am Ende der Datenübertragung gehalten.

Fig. 80 ist ein Blockdiagramm, das den Aufbau eines zweiten Prinzips des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt, und Fig. 81 ist ein Wellenformdiagramm zur Erklärung der Betriebsweise des Signalübertragungssystems von Fig. 80. Das in Fig. 80 gezeigte zweite Prinzip unterscheidet sich von dem Signalübertragungssystem des in Fig. 78 gezeigten ersten Prinzips durch eine zusätzliche Vorladeschaltung 2400.

Wie vorher erwähnt wurde, muß in dem PRD-Verfahren kein Vorladen durchgeführt werden, aber es gibt Fälle, in denen es vorteilhaft ist, den Bus 2200 an einem bestimmten Pegel festzuhalten, anstelle ihn an einem unbestimmten Pegel zu lassen, z. B. wenn sich der Bus 2200 nicht in Betrieb befindet. Demgemäß wird in dem zweiten Prinzip die Vorladeschaltung 2400 vorgesehen, um den Bus 2200 auf einen bestimmten Pegel (Vorladepegel) zu setzen, wenn der Bus 2200 nicht in Betrieb ist, bevor er seinen Betrieb beginnt, oder nachdem sein Betrieb beendet ist, wie in Fig. 81 dargestellt ist.

Fig. 82 ist ein Blockdiagramm, das den Aufbau eines dritten Prinzips des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt, und die Fig. 83 und 84 sind Wellenformdiagramme zur Erklärung der Betriebsweise des Signalübertragungssystems von Fig. 82. Das in Fig. 82 gezeigte dritte Prinzip unterscheidet sich von dem Signalübertragungssystem des in Fig. 80 gezeigten zweiten Prinzips durch eine zusätzliche Last 2500.

In dem dritten Prinzip ist die Last 2500 vorgesehen, um zu verhindern, daß sich der Pegel des Busses 2200 während dem Betrieb stetig zur Seite des geringen Pegels "L" oder zur Seite des hohen Pegels "H" verschiebt, z. B. wenn die Ausgangsantriebskapazität des Treibers nicht symmetrisch zwischen dem hohen Pegel "H" und dem niedrigen Pegel "L" liegt, oder aus irgendeinem anderen Grund.

Fig. 83 zeigt die Wellenform, wenn die Last 2500 nicht vorgesehen ist, und wenn der Pegel des Busses 2200 (der Pegel des Eingangssignales B des Busverstärkers 2300 des PRD-Typs) sich zur Seite des niedrigen Pegels "L" verschoben hat, und Fig. 84 zeigt die Wellenform, wenn die Verschiebung durch das Vorsehen der Last 2500 gemäß dem dritten Prinzip unterdrückt ist.

Wenn das PRD-Verfähren verwendet wird, tritt kein praktisches Problem beim Datenlesen auf, sogar wenn das Signal sich in Richtung eines bestimmten Pegels verschoben hat und fest auf diesem Pegel verbleibt, aber durch Hinzufügen der Last 2500, wie in dem dritten Prinzip, wird ermöglicht, den Betriebsspielraum des Busverstärkers 2300 des PRD-Typs zu erhöhen, wenn der Bus 2200 auf einen bestimmten Pegel festgelegt wurde.

Fig. 85 ist ein Blockdiagramm, das in schematischer Form ein Beispiel einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung angewendet ist. In Fig. 85 bezeichnet das Bezugszeichen 2001 eine Speicherzellenanordnung, 2002 ist ein Wortdekodierer (Wortdekodiereranordnung), 2100 ist ein Leseverstärker (Leseverstärkeranordnung), 2201 ist ein lokaler Datenbus, 2202 ist ein globaler Datenbus, 2300 ist ein Datenbusverstärker des PRD-Typs, 2401 ist eine Vorladeschaltung für den lokalen Datenbus, 2402 ist eine Vorladeschaltung für den globalen Datenbus, 2009 ist ein Schalter für den lokalen Bus, 2010 ist ein Schreibverstärker und 2500 ist eine Last.

Wie in Fig. 85 gezeigt ist, umfaßt die Halbleiterspeichervorrichtung (Speicherzellenanordnungsabschnitt eines DRAM), bei der der fünfte Modus der vorliegenden Erfindung angewendet ist, mehrere Speicherzellenanordnungen 2001, Wortdekodierer (Wortdekodiereranordnungen) 2002, Leseverstärker (Leseverstärkeranordnungen) 2100, lokale Datenbusse 2201 und globale Datenbusse 2202. Die Halbleiterspeichervorrichtung umfaßt weiterhin Datenbusverstärker 2300 des PRD-Typs zur Verstärkung von Daten in den globalen Datenbussen 2202 beim Auslesen von Daten, eine Vorladeschaltung 2401 für die lokalen Datenbusse zum Vorladen der lokalen Datenbusse 2201, eine Vorladeschaltung 2402 für die globalen Datenbusse zum Vorladen der globalen Datenbusse 2202, Schalter 2009 für die lokalen Datenbusse zum Steuern der Verbindungen zwischen den globalen Datenbussen 2202 und den lokalen Datenbussen 2201, Schreibverstärker 2010 zum Schreiben von Daten in die Speicherzellen und Lasten 2500. Der lokale Datenbus 2201 und der globale Datenbus 2202, die in Fig. 85 gezeigt sind, entsprechen dem lokalen Datenbus 2004 und dem globalen Datenbus 2005, die vorher in Fig. 73 gezeigt wurden, und die Vorladeschaltung 2401 für die lokalen Datenbusse und die Vorladeschaltung 2402 für die globalen Datenbusse, die in Fig. 85 gezeigt sind, entsprechen der Vorladeschaltung 2007 für die lokalen Datenbusse und der Vorladeschaltung 2008 für die globalen Datenbusse, die vorher in Fig. 73 gezeigt wurden. Weiterhin ist in der Halbleiterspeichervorrichtung von Fig. 85 der Datenbusverstärker 2006 in Fig. 73 als Datenbusverstärker 2300 des PRD-Typs aufgebaut, und die Last 2500 ist dem globalen Datenbus 2202 hinzugefügt.

In Fig. 85 arbeitet im Vergleich zu den vorherbeschriebenen Prinzipien des fünften Modus (Fig. 78, 80 und 82) der Leseverstärker 2100 als der Treiber, der lokale Datenbus 2201 und der globale Datenbus 2202 entsprechen jeweils dem Bus und der globale Datenbusverstärker (Datenbusverstärker des PRD-Typs) 2300 entspricht dem Busverstärker des PRD-Typs. In dieser Beschreibung (Fig. 85 etc.) ist der Bus in den lokalen Datenbus und den globalen Datenbus eingeteilt, aber es ist anzumerken, daß das Kennzeichnen des Busses mit unterschiedlichen Bezeichnungen kein wesentliches Merkmal der vorliegenden Erfindung darstellt. In Fig. 85 sind die Vorladeschaltungen (die Vorladeschaltung 2401 für den lokalen Datenbus und die Vorladeschaltung 2402 für den globalen Datenbus) und die Last 2500 gemäß dem in Fig. 82 gezeigten dritten Prinzip bereitgestellt.

Bei diesem Aufbau der Halbleiterspeichervorrichtung kann ein Datenauslesen ausgeführt werden, bei dem während dem Auslesezyklus kein Vorladen erforderlich ist, wie vorher beschrieben wurde.

Fig. 86 ist ein Blockdiagramm, das in schematischer Form einen wesentlichen Teil eines ersten Ausführungsbeispieles des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt. Dieses Ausführungsbeispiel entspricht dem Aufbau des ersten Prinzipes, das vorher in Fig. 78 gezeigt wurde (bei dem weder die Vorladeschaltung noch die Last vorgesehen ist).

In Fig. 86 kennzeichnet das Bezugszeichen 2100 einen Treiber (der dem Leseverstärker in Fig. 85 entspricht), 2200 ist ein Einzelbus (Signalübertragungsleitung), und 2300 ist ein Busverstärker des PRD-Typs (der dem Datenbusverstärker des PRD-Typs in Fig. 85 entspricht). Weiterhin kennzeichnet in Fig. 86 das Bezugszeichen A die Wellenform eines Ausgangssignales von der Antriebsvorrichtung 2100, B die Wellenform eines Eingangssignales des Busverstärkers 2300 des PRD-Typs und C die Wellenform eines Ausgangssignales von dem Busverstärker 2300 des PRD-Typs.

Die Fig. 87A und 87B sind Schaltungsdiagramme, die Beispiele für den Aufbau des Treibers 2100 in dem Signalübertragungssystem von Fig. 86 zeigen und Fig. 87C zeigt ein Beispiel für die Schaltung des Busverstärkers (Busverstärker 2300 des PRD-Typs) in dem Signalübertragungssystem von Fig. 86.

Der Treiber 2100 kann aus einem einfachen Invertierer zum Invertieren und Verstärken von Eingangsdaten (Din) aufgebaut sein, wie in Fig. 87A gezeigt ist, aber es ist ebenfalls möglich, ihn als eine Schaltung aufzubauen, die einen Zustand hoher Impedanz (Hoch-Z-Zustand) unter Verwendung eines Aktivierungssignales (/EN) darstellt, wie in Fig. 87B gezeigt ist.

Wie in Fig. 87C gezeigt ist, umfaßt der Busverstärker des PRD-Typs (Busverstärker des Pseudo-PRD-Typs) 2300 mehrere Übertragungsgates, deren Schaltschritte durch Steuersignale (Φ1, /Φ1; Φ2, /Φ2; Φ1', Φ1'; Φ1'', /Φ1''; Φ2', /Φ2'; Φ2'', /Φ2'') gesteuert werden, mehrere Invertierer und mehrere Kapazitäten (C1a, C2a; C1b, C2b). Genauer gesagt ist der Busverstärker 2300 des PRD-Typs von Fig. 87C von dem Typ, der unter Verwendung eines Paars von Blöcken auf eine Verschachtelungsart arbeitet, und er umfaßt zwei PRD-Blöcke 2300a und 2300b.

Fig. 88 ist ein Diagramm, das ein Beispiel der Signalwellenform zum Betreiben des Busverstärkers von Fig. 87C zeigt, und Fig. 89 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses in dem Signalübertragungssystem von Fig. 86 zeigt.

Der Busverstärker 2300 des PRD-Typs von Fig. 87C wird durch Signale wie die in Fig. 88 gezeigten angetrieben. Hier haben die Steuersignale Φ1', Φ1'' und Φ2', Φ2'' im wesentlichen die gleiche Wellenform wie die Steuersignale Φ1 bzw. Φ2, und werden synchronisiert auf den Takt zu abwechselnden Zeitpunkten ausgegeben (den Anstiegs- und Abfallzeitpunkten des Taktsignales CLK), um die PRD-Blöcke 2300a und 2300b auf eine verschachtelte Art anzutreiben. Das heißt, der Aufbau ist dergestalt, daß während ein PRD-Block (z. B. 2300a) Berechnungen ausführt, um eine Zwischensymbol-Inter­ ferenzkomponente für die Daten in dem nächsten Taktzyklus zu eliminieren (zu berechnen), der andere PRD-Block (z. B. 2300b) Daten empfängt und ein Ausgangssignal liefert. Dieser Betriebsschritt wird abwechselnd durchgeführt, um Daten mit einer hohen Geschwindigkeit wiederzugeben.

In dem Betriebswellenformdiagramm des ersten Ausführungsbeispieles (des ersten Ausführungsbeispieles des fünften Modus), das in Fig. 89 gezeigt ist, sind das Ausgangssignal (A) von der Antriebsvorrichtung 2100, das von dem Busverstärker 2300 des PRD-Typs empfangene Signal (B) und das von dem Busverstärker 2300 des PRD-Typs ausgegebene Signal (C) gezeigt. Insbesondere zeigt das Diagramm ein Beispiel einer Datenübertragung mit 500 Mbps. Wie ersichtlich ist, können gemäß dem ersten Ausführungsbeispiel Daten unter Verwendung des Busverstärkers 2300 korrekt wiedergegeben werden, ohne daß der Datenausgang von dem Treiber 2100 auf seine volle Amplitude ausgeschwenkt werden muß. In dem ersten Ausführungsbeispiel ist, da der Datenbus (2200) nicht vorgeladen ist, der Datenbus auf einem Zufallspegel, wenn er keine Daten überträgt; trotzdem ist eine Datenübertragung mit einer hohen Geschwindigkeit möglich. Weiterhin verhält sich, da Daten durch Verringerung des Ausmaßes der Buspegelvariationen pro Datenbit übertragen werden können, der Bus tatsächlich als ein Bus mit einer geringen Amplitude, so daß der Energieverbrauch des Busses verringert werden kann.

Fig. 90 ist ein Blockdiagramm, das in schematischer Form einen wesentlichen Teil eines zweiten Ausführungsbeispieles des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt. Dieses Ausführungsbeispiel unterscheidet sich von dem in Fig. 86 gezeigten ersten Ausführungsbeispiel durch die Aufnahme einer Vorladeschaltung 2400 und entspricht dem Aufbau des vorher in Fig. 80 gezeigten zweiten Prinzips (in dem die Vorladeschaltung vorgesehen ist).

In dem in Fig. 90 gezeigten zweiten Ausführungsbeispiel wird, wenn keine Datenübertragung durchgeführt wird, ein Vorladen von der Vorladeschaltung 2400 durchgeführt. In dem hiergezeigten zweiten Ausführungsbeispiel wird während einer Datenübertragung kein Vorladen durchgeführt, aber es kann so aufgebaut sein, daß ein Vorladen durch die Vorladeschaltung 2400 durch zeitweiliges Anhalten der Datenübertragung durchgeführt wird, wenn genug Zeit zur Verfügung steht, um das Vorladen durchzuführen. Ein Vorladen für jedes Bit, wie in dem Stand der Technik, ist jedoch vom Gesichtspunkt der Datenübertragungseffizienz her nicht vorteilhaft.

In dem zweiten Ausführungsbeispiel ist, da eine Datenübertragung bei dem Vorladepegel startet und an dem Vorladepegel endet, der Anfangspegel des Busses 2200 bekannt, so daß wenn es ein Aufbauproblem in irgendeinem anderen Abschnitt des Systems gibt, das Problem leicht analysiert werden kann. Weiterhin wird in Fällen, in denen der gesamte Pegel des Busses 2200 sich stetig zu einem bestimmten Pegel hin bewegt, da der Pegel am Ende der Datenübertragung auf den Vorladepegel zurückgestellt wird, die Wahrscheinlichkeit, daß der Buspegel auf den bestimmten Pegel fixiert ist, verringert. Die verringerte Wahrscheinlichkeit hier bedeutet, daß es eine Wahrscheinlichkeit gibt, daß der Buspegel sich auf einen bestimmten Pegel fixiert, sogar wenn ein Datenlesebetriebsschritt für eine sehr lange Zeit andauert, und bei einem üblichen Lesebetriebsschritt stellt das selten ein Problem dar. Weiterhin kann, wenn der Bus 2200 auf einen bestimmten Pegel fixiert ist, eine Datenübertragung durchgeführt werden, wie in dem vorigen ersten Ausführungsbeispiel.

Fig. 91 ist ein Schaltungsdiagramm, das ein Beispiel der Vorladeschaltung in dem Signalübertragungssystem von Fig. 90 zeigt. Der gleiche Treiber 2100 und ein Busverstärker 2300 des PRD-Typs wie die in dem ersten Ausführungsbeispiel verwendeten können auch hier verwendet werden.

Wie in Fig. 91 gezeigt ist, ist die Vorladeschaltung 2500 aus einem Übertragungsgate aufgebaut, das den Bus 2200 durch Anlegen eines Vorladepegels (Vpr) gemäß den Vorladesteuersignalen pre und /pre auflädt.

Fig. 92 ist ein Diagramm, das ein Beispiel der Signalwellenform zum Antreiben des Busses und des Busverstärkers in dem Signalübertragungssystem von Fig. 90 zeigt. Hier zeigt in dem Signalwellenformdiagramm von Fig. 92 das Bezugszeichen (I) ein Verfahren, bei dem der Bus 2200 aufgeladen wird, wenn er keine Daten überträgt, und (II) zeigt ein Verfahren, bei dem der Bus 2200 nur am Anfang und am Ende einer Datenübertragung aufgeladen wird. Das heißt, Fig. 92 (I) zeigt die Abfolge, bei der ein Aufladen aufrechterhalten wird, wenn keine Datenübertragung durchgeführt wird, und Fig. 92 (II) zeigt die Abfolge, bei der ein Aufladen nur am Anfang und am Ende einer Datenübertragung durchgeführt wird, und während anderer Zeiträume als der Datenübertragungs- und der Aufladeperiode wird der Bus 2200 in einen veränderlichen Zustand gebracht.

Fig. 93 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses in dem Signalübertragungssystem von Fig. 90 zeigt. Wie in Fig. 93 gezeigt ist, wird gemäß dem zweiten Ausführungsbeispiel der Pegel des Busses 2200 beispielsweise am Anfang und am Ende einer Datenübertragung auf den Aufladepegel (Vpr) zurückgestellt.

Fig. 94 ist ein Blockdiagramm, das in schematischer Form einen wesentlichen Teil eines dritten Ausführungsbeispieles des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt.

Wie aus dem Vergleich zwischen den Fig. 94 und 86 ersichtlich ist, ist in dem dritten Ausführungsbeispiel der Einzelbus 2200 in dem in Fig. 86 gezeigten ersten Ausführungsbeispiel aus komplementären Bussen 2200' (bus, /bus) aufgebaut, und das Signalübertragungssystem ist unter Verwendung eines Treibers bzw. einer Antriebsvorrichtung 2100' und eines Busverstärkers des PRD-Typs (komplementärer differentieller Busverstärker des PRD-Typs) 2300' aufgebaut, die mit den komplementären Bussen 2200' kompatibel sind.

Die Fig. 95A und 95B zeigen Schaltungsbeispiele der Antriebsvorrichtung (2100') in dem Signalübertragungssystem von Fig. 94, und Fig. 95C zeigt ein Schaltungsbeispiel des Busverstärkers des PRD-Typs (des komplementären differentiellen Busverstärkers 2300' des PRD-Typs) in dem Signalübertragungssystem von Fig. 94.

Die Antriebsvorrichtung 2100' kann aus einem einfachen Paar von Invertern zum Invertieren und Verstärken komplementärer Eingangsdaten (Din, /Din) aufgebaut sein, wie in Fig. 95A gezeigt ist, aber es ist ebenso möglich, sie als eine Schaltung aufzubauen, die komplementäre Ausgangssignale A und /A aus dem Eingangssignal (positives logisches Eingangssignal) erzeugt, wie in Fig. 95B gezeigt ist.

Wie in Fig. 95C gezeigt ist, umfaßt der komplementäre differentielle Busverstärker des PRD-Typs (komplementärer differentieller Busverstärker des Pseudo-PRD-Typs) 2300' erste und zweite PRD-Verstärker 2310 und 2320 und einen Verstärker 2330 des Verriegelungstyps. Der erste PRD-Verstärker 2310 empfängt ein positives logisches Eingangssignal B und führt ein Ausgangssignal D dem Verstärker 2330 des Verriegelungstyps zu, und der zweite PRD-Verstärker 2320 empfängt ein negatives logisches Eingangssignal /B und führt ein Ausgangssignal E dem Verstärker 2330 des Verriegelungstyps zu.

Fig. 96A ist ein Schaltungsdiagramm, das ein Beispiel des PRD-Verstärkers (des ersten und des zweiten PRD-Verstärkers 2310 und 2320) in dem Busverstärker (komplementärer differentieller Busverstärker des PRD-Typs) von Fig. 95C zeigt, und Fig. 96B zeigt ein Schaltungsdiagramm des Verstärkers (2330) des Verriegelungstyps in dem Busverstärker von Fig. 95C.

Wie aus dem Vergleich zwischen den Fig. 96A und 87C ersichtlich ist, hat der erste PRD-Verstärker 2310 (der zweite PRD-Verstärker 2320) den gleichen Aufbau wie der Busverstärker 2300 des PRD-Typs von Fig. 87C für den Einzelbus. Weiterhin ist, wie in Fig. 96B gezeigt ist, der Verstärker 2330 des Verriegelungstyps so aufgebaut, daß er die Ausgangssignale D und E von dem ersten und dem zweiten PRD-Verstärker 2310 und 2320 empfängt und komplementäre Signale C und /C ausgibt. Durch den Aufbau des Datenübertragungssystems auf komplementäre Weise wird es möglich, sogar geringere Signalvariationen durch Verringerung des Einflusses des Phasenrauschens zu detektieren. Dieser Aufbau erhöht jedoch den Schaltungsumfang des komplementären Busverstärkers 2300' des PRD-Typs etc.

Die obenbeschriebenen Schaltungen der Antriebsvorrichtung 2100' und des komplementären differentiellen Busverstärkers 2300' des PRD-Typs sind nur Beispiele und es ist anzumerken, daß andere unterschiedliche Schaltungen ebenso verwendet werden können, solange sie komplementäre Signale erzeugen können.

Fig. 97 ist ein Diagramm, das ein Beispiel der Signalwellenform zum Betreiben des Busverstärkers von Fig. 95C zeigt, und Fig. 98 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in dem Signalübertragungssystem von Fig. 94 zeigt.

Wie in Fig. 97 gezeigt ist, werden die Steuersignale Φ1 und Φ2 (Φ1' und Φ2'; Φ1'' und Φ2'') zu abwechselnden Zeitpunkten in Synchronisation mit dem Taktsignal CLK ausgegeben, um die PRD-Blöcke 2300a und 2300b auf verschachtelte Art anzutreiben, wie in der vorhergezeigten Fig. 88.

Dann werden, wie in Fig. 98 gezeigt ist, in dem dritten Ausführungsbeispiel die Ausgangssignale (A, /A) der Antriebsvorrichtung 2100', die Signale (B, /B), die von dem komplementären differentiellen Busverstärker 2300' des PRD-Typs empfangen wurden, und die von dem komplementären differentiellen Busverstärker 2300' des PRD-Typs ausgegebenen Signale (C, /C) erhalten, die komplementäre Äquivalente der Signalwellenformen des in Fig. 89 gezeigten ersten Ausführungsbeispieles sind. Wie ersichtlich ist, können gemäß dem dritten Ausführungsbeispiel die Daten unter Verwendung des komplementären differentiellen Busverstärkers 2300' des PRD-Typs korrekt wiedergegeben werden, ohne daß der Datenausgang von der Antriebsvorrichtung 2100' auf seine volle Amplitude ausgeschwungen werden muß.

Fig. 99 ist ein Blockdiagramm, das in schematischer Form einen wesentlichen Teil eines vierten Ausführungsbeispieles des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt.

Das in Fig. 99 gezeigte vierte Ausführungsbeispiel unterscheidet sich von dem in Fig. 94 gezeigten dritten Ausführungsbeispiel darin, daß eine Vorladeschaltung 2400' hinzugefügt ist, und daß der komplementäre differentielle Busverstärker 2300" des PRD-Typs so aufgebaut ist, daß er nur das positive logische Signal (C) ausgibt.

Fig. 100A zeigt ein Schaltungsbeispiel der Vorladeschaltung (2400') in dem Signalübertragungssystem von Fig. 99, und Fig. 100B zeigt ein Schaltungsbeispiel des Busverstärkers (des komplementären differentiellen Busverstärkers 2200'' des PRD-Typs) in dem Signalübertragungssystem von Fig. 99.

Wie in Fig. 100A gezeigt ist, ist die Vorladeschaltung 2500' aus mehreren Transistoren, und so aufgebaut, daß sie die komplementären Busse bus und /bus (2200') unter Verwendung von Vorladesteuersignalen PRE, /PRE kurzschließt und einen Vorladepegel (Vpr) anlegt.

Wie in Fig. 100B gezeigt ist, umfaßt der komplementäre differentielle Busverstärker des PRD-Typs (der komplementäre differentielle Busverstärker des Pseudo-PRD-Typs) einen ersten und einen zweiten PRD-Verstärker 2310 und 2320 und einen Stromspiegelverstärker 2340. Der erste PRD-Verstärker 2310 empfängt ein positives logisches Eingangssignal B und führt ein Ausgangssignal D dem Stromspiegelverstärker 2340 zu, und der zweite PRD-Verstärker 2320 empfängt ein negatives logisches Eingangssignal /B und führt ein Ausgangssignal E dem Stromspiegelverstärker 2340 zu.

Fig. 101A zeigt ein Schaltungsbeispiel des PRD-Verstärkers (des ersten und des zweiten PRD-Verstärkers 2310 und 2320) in dem Busverstärker (dem komplementären differentiellen Busverstärker des PRD-Typs) von Fig. 100B, und Fig. 101B zeigt ein Schaltungsbeispiel des Stromspiegelverstärkers (2340) in dem Busverstärker von Fig. 100B.

Wie aus dem Vergleich zwischen den Fig. 101A und 87C ersichtlich ist, weist der erste PRD-Verstärker 2310 (der zweite PRD-Verstärker 2320) einen identischen Aufbau wie der Busverstärker 2300 des PRD-Typs von Fig. 87C für den Einzelbus auf. Weiterhin ist, wie in Fig. 101B gezeigt ist, der Stromspiegelverstärker 2340 so aufgebaut, daß er die Ausgangssignale D und E von dem ersten und dem zweiten PRD-Verstärker 2310 und 2320 empfängt und das Signal (positives logisches Signal) C ausgibt.

Hier werden Aktivierungssignale (en, /en) an die Steuertransistoren in dem Stromspiegelverstärker 2340 angelegt.

Durch Verwendung den komplementären Stromspiegelverstärkers 2340 wird es möglich, sogar kleinere Signalvariationen durch Verringerung des Einflusses von Phasenrauschen zu detektieren. In diesem Fall erhöht sich jedoch die Schaltungsgröße des Stromspiegelverstärkers 2340.

Fig. 102 zeigt ein Beispiel der Signalwellenform zum Betreiben des Plusverstärkers von Fig. 100B.

Wie in Fig. 102 gezeigt ist, werden die Steuersignale Φ1 und Φ2 (Φ1' und Φ2'; Φ2' und Φ22') zu abwechselnden Zeitpunkten in Synchronisation mit dem Taktsignal CLK ausgegeben, um die Blöcke 2300a und 2300b in verschachtelter Weise anzutreiben, wie in der vorher gezeigten Fig. 88. Während anderen Perioden, als derjenigen, während der der Bus 2200' in Betrieb ist (Daten werden übertragen), wird das Vorlade-Steuersignal PRE auf einen hohen Pegel "H" gehalten (/PRE wird auf einem niedrigen Pegel "L" gehalten) um den Bus 2200' aufzuladen. Weiterhin wird während der Datenübertragungsperiode das dem Stromspiegelverstärker 2340 zugeführte Aktivierungssignal auf einem hohen Pegel "H" gehalten (/en wird auf einen niedrigen Pegel "L" gehalten), um den Stromspiegelverstärker 2340 zu aktivieren, der somit Daten (C) ausgibt.

Fig. 103 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und den Busverstärker in dem Signalübertragungssystem von Fig. 99 zeigt.

Wie in Fig. 103 gezeigt ist, werden gemäß dem vierten Ausführungsbeispiel die komplementären Signale (A/A), die von der Antriebsvorrichtung bzw. dem Treiber 2100' ausgegeben werden, entlang den komplementären Bussen 2200' übertragen und der komplementäre differentielle Busverstärker 2300' des PRD-Typs empfängt die komplementären Signale (B, /B) und gibt das Signal (positives logisches Signal) C aus. In dem vierten Ausführungsbeispiel werden, da die Vorladeschaltung 2400' vorgesehen ist, die Eingangssignale (B, /B) des komplementären Busverstärkers 2300' des PRD-Typs vor und nach der Datenübertragung auf einem vorbestimmten Pegel (Vorladepegel Vpr) gehalten.

Das vierte Ausführungsbeispiel (das vierte Ausführungsbeispiel des fünften Modus) verbraucht mehr Energie als das vorhergehende dritte Ausführungsbeispiel, aber ermöglicht einen Betrieb mit einer höheren Geschwindigkeit. Weiterhin wird in dem dritten und dem vierten Ausführungsbeispiel, da die Zwischensymbol-Inter­ ferenzkomponente durch Speicherung in den Einzelverstärkern des PRD-Typs eliminiert wird, und weiterhin ein bestimmtes Maß an Verstärkung durchgeführt wird, ein Eingangsoffset, der ein Nachteil eines komplementären Verstärkers ist, nicht zu einem Problem. Der differentielle Stromspiegelverstärker mit den komplementären Eingängen ist nicht auf den in Fig. 101B gezeigten Aufbau beschränkt, sondern verschiedene andere Aufbauten können verwendet werden, so lange sie in der Lage sind, differentielle Eingänge zu verstärken.

Fig. 104 ist ein Blockdiagramm, das in schematischer Form einen wesentlichen Teil eines fünften Ausführungsbeispieles des Signalübertragungssystemes gemäß dem fünften Modus der vorliegenden Erfindung zeigt. Der Grundaufbau ist der gleiche wie der des vorhergehenden vierten Ausführungsbeispieles, wobei der einzige Unterschied in dem Aufbau des komplementären differentiellen Busverstärkers 2302' des PRD-Typs liegt, der das fünfte Ausführungsbeispiel kennzeichnet.

Fig. 105 ist ein Blockschaltungsdiagramm, das einen wesentlichen Teil eines Beispieles des Busverstärkers in dem Signalübertragungssystem von Fig. 104 zeigt. Ein Schaltungsbeispiel des komplementären differentiellen Busverstärkers 2302' des PRD-Typs ist hier gezeigt.

In dem komplementären differentiellen Busverstärker 2300' in dem vorhergehenden dritten und vierten Ausführungsbeispiel werden die Eingänge zuerst den Einzelbusverstärkern des PRD-Typs zugeführt, deren Ausgänge dann als Eingänge dem komplementären Verstärker zugeführt werden; andererseits umfaßt der komplementäre differentielle Busverstärker 2302' des PRD-Typs einen differentiellen Verstärker 2303 und eine Verstärker-Vorladeschaltung 2302 zum Vorladen der Eingangsknoten des differentiellen Verstärkers 2303' vor denen ein PRD-Funktionalblock 2301 angeordnet ist, der Kapazitäten (Kapazitäten C10a, C20a; C10b, C20b) umfaßt. Dieser komplementäre differentielle Busverstärker 2302' des PRD-Typs führt weiterhin eine Datenwiedergabe und eine Verstärkung mit einer hohen Geschwindigkeit durch Umschalten zwischen zwei Verstärkerabschnitten durch (das bedeutet hier zwei Hauptverstärkerabschnitte).

Hier kann, wenn der Wert der Kapazitäten C10a und C10b mit C10 gekennzeichnet ist, und der Wert der Kapazitäten C20a und C20b durch C20 gekennzeichnet ist, theoretisch die Zwischensymbolinterferenz vollständig eliminiert werden, wenn diese Kapazitätswerte C10 und C20 so festgelegt werden, daß sie der Gleichung C10/ (C10 + C20) = (1 + exp(-T/τ))/2 genügen. Daß dies in einem Idealzustand war, aber in der Praxis sind wegen der Anwesenheit von parasitären Kapazitäten etc. die Kapazitätswerte so ausgewählt, daß sie ein Kapazitätsverhältnis liefern, das in der Nähe der Werte liegt, die die obige Gleichung erfüllen. In der Gleichung ist τ die Zeitkonstante des Busses 2200' und T ist der Zyklus eines Bits oder die Zeit, während der Ein-Bit-Daten auf dem Bus erscheinen.

Die Fig. 106A bis 106C sind Wellenformdiagramme, die das Verhältnis zwischen der Zeitkonstante des Busses und dem Ein-Bit-Zyklus zeigen: Fig. 106A ist ein Diagramm, das die ursprüngliche Wellenform zeigt (Daten 1-1-0), Fig. 106B ist ein Diagramm zur Erklärung der Zeit T, während der Ein-Bit-Daten auf dem Bus 2200' erscheinen und Fig. 106C ist ein Diagramm, das den Ein-Bit-Zyklus (T) zeigt.

Beim Übertragen der ursprünglichen Wellenform (Daten 1-1-0), wie die in Fig. 106A gezeigte, kann die Periode eines Hochimpedanzzustandes (Hoch-Z-Zustand) vorgesehen sein, nach dem Ein-Bit-Daten auf dem Bus 2200' erscheinen, wie in Fig. 106B gezeigt, oder die Daten können während dem gesamten Ein-Bit-Zyklus T übertragen werden, wie in Fig. 106C gezeigt ist. Das heißt, mit der Wellenform einer der Fig. 106B oder 106C können die in Fig. 106A gezeigten ursprünglichen Daten durch den Busverstärker des PRD-Typs (den komplementären differentiellen Busverstärker 2300'' des PRD-Typs) korrekt detektiert werden.

Die Fig. 107A und 107B sind Diagramme zur Erklärung der Betriebsweise des Busverstärkers von Fig. 105.

Durch Steuerung der Steuersignale Φ1 und Φ2 führt der komplementäre differentielle Busverstärker 2302' des PRD-Typs die in den Fig. 107A und 107B gezeigten Betriebsschritte abwechselnd durch.

Das heißt, wenn das Steuersignal Φ1 sich auf einem hohen Pegel "H" (/Φ1 befindet sich auf einem niedrigen Pegel "L") befindet und sich das Steuersignal Φ2 auf einem niedrigen Pegel "L" befindet (/Φ2 befindet sich auf einem hohen Pegel "H"), wird ein Betriebsschritt zur Bestimmung einer Zwischensymbol-Interferenzkomponente durchgeführt, wie in Fig. 107A gezeigt ist, und wenn sich das Steuersignal Φ1 auf einem niedrigen Pegel "L" und das Steuersignal Φ2 sich auf einem hohen Pegel "H" befindet, wird ein Signalbestimmungsbetriebsschritt durchgeführt, wie in Fig. 107B gezeigt ist. Hier lädt die Verstärker-Vorladeschaltung 2302 die Eingangsknoten des differentiellen Verstärkers 2303 während der Periode der Bestimmung der Zwischensymbol-Inter­ ferenzkomponente auf.

In dem vorangegangenen dritten und vierten Ausführungsbeispiel nimmt der Busverstärker (der komplementäre differentielle Busverstärker 2300' des PRD-Typs) zuerst die Signale von dem komplementären Bussen 2200' durch das PRD-Verfahren auf und verstärkt dann ihre Differenzspannung, anstelle die schwachen komplementären Signale in komplementärer Form zu empfangen; das bedeutet nur, daß die Zwischensymbol- Interferenzkomponenten in den komplementären Signalen grob eliminiert werden, obwohl die Empfindlichkeit im Vergleich zu einem einfachen Fall einer Leitung erhöht ist. In diesem Fall kann ein fehlerhafter Betrieb abhängig von der Größe des Signales auftreten.

Im Gegensatz dazu ist der komplementäre differentielle Busverstärker 2302' des PRD-Typs des fünften Ausführungsbeispieles ein Busverstärker des PRD-Typs für komplementäre Signale in dem wahren Sinn des Wortes, und kann idealerweise Zwischensymbol-Interferenzkomponenten aus komplementären Signalen vollständig eliminieren. Somit kann im Vergleich zu dem dritten und dem vierten Ausführungsbeispiel (Busverstärker des Pseudo-PRD-Typs) die Empfindlichkeit stark erhöht werden, in anderen Worten kann der Betriebsspielraum dramatisch erhöht werden.

Fig. 108 ist ein Diagramm, das ein weiteres Beispiel des Busverstärkers in dem Signalübertragungssystem von Fig. 104 zeigt, Fig. 109 ist ein Schaltungsdiagramm, das ein Beispiel des PRD-Verstärkeraufbaues in dem Busverstärker von Fig. 108 zeigt, und Fig. 110 ist ein Schaltungsdiagramm, das ein Beispiel eines Multiplexers in dem Busverstärker von Fig. 108 zeigt.

Der Busverstärker (der komplementäre differentielle Busverstärker 2300a des PRD-Typs) umfaßt einen ersten und einen zweiten PRD-Verstärker 2310a und 2320a, die einen ähnlichen Aufbau aufweisen, wie der Busverstärker (der komplementäre differentille Busverstärker 2302' des PRD-Typs) von Fig. 105 und einen Multiplexer (MUX) 2330a. Der in Fig. 108 gezeigte Busverstärker erreicht eine Hochgeschwindigkeits-Daten­ übertragung durch Durchführen von Verschachteltungsbetriebsschritten dergestalt, daß ein PRD-Verstärker (der erste PRD-Verstärker 2310a) die Zwischensymbolinterferenz bestimmt (eliminiert), während der andere PRD-Verstärker (der zweite PRD-Verstärker 2320a) eine Bestimmung von Daten durchführt, und beim nächsten Zeitpunkt führt der eine PRD-Verstärker (der erste PRD-Verstärker 2310a) eine Bestimmung von Daten durch, während der andere PRD-Verstärker (der zweite PRD-Verstärker 2320a) die Zwischensymbolinterferenz bestimmt.

Hier wird in dem PRD-Verstärker, der den Zwischensymbol-Interferenz-Bestimmungs-Be­ triebsschritt durchführt, auch gleichzeitig ein Vorladen des gleichen PRD-Verstärkers durchgeführt. Da dieses Vorladen während der Verschachtelungsdaten-Leseperiode im Hintergrund durchgeführt wird, beeinflußt die Vorladezeit den Datenübertragungszyklus nicht. Weiterhin sind Kapazitäten für PRD zwischen den Bussen 2200' und den Eingangsknoten des Hauptabschnittes des Busverstärkers (des komplementären differentiellen Busverstärkers 2300a des PRD-Typs: Verstärker) eingefügt, so daß die Busse von den Eingangsknoten des Verstärkerhauptabschnittes isoliert sind, und weiterhin können, da die Potentialdifferenz zwischen den Bussen und den Eingangsknoten des Verstärkers in dem PRD-Verfahren nicht speziell beschränkt ist, die Pegel der Eingangsknoten am Anfang des Verstärkerbetriebs durch Vorladen an solchen Punkten eingestellt werden, die die Empfindlichkeit des komplementären Verstärkers am meisten erhöhen. Hierdurch kann die Empfindlichkeit stark erhöht werden, sogar wenn der gleiche komplementäre Verstärker in dem Hauptabschnitt verwendet wird.

In der obenbeschriebenen Schaltung werden komplementäre Übertragungsgates als die Schalter verwendet, aber andere Vorrichtungen mit Schaltfunktionen können ebenso verwendet werden; zum Beispiel können die Schalter nur unter Verwendung von NMOS-Transistoren (NMOS-Übertragungsgates) oder von PMOS-Übertragungsgates aufgebaut sein. In dem fünften Ausführungsbeispiel ist der differentielle Verstärker 2303 als NMOS-Gate-Empfangsverstärker aufgebaut, aber ob er als ein NMOS- oder PMOS-Gate-Empfangsverstärker aufgebaut ist, hängt von der Technologie etc. ab und davon, welcher günstigerweise ausgewählt wird. Weiterhin wird in dem fünften Ausführungsbeispiel eine Gate-empfangende Klinke bzw. Verriegelung für den differentiellen Verstärker 2303 verwendet, aber der differentielle Verstärker ist nicht auf diesen bestimmten Typ beschränkt. Der differentielle Verstärker 2303, der in dem fünften Ausführungsbeispiel verwendet ist, ist so aufgebaut, daß durch Verwendung der Aktivierungssignale en und /en sein Betrieb gestoppt werden kann, wenn keine Datenübertragung durchgeführt wird.

Wie in Fig. 109 gezeigt ist, hat der erste PRD-Verstärker 2310a (der zweite PRD-Verstärker 2320a) einen ähnlichen Aufbau wie der in Fig. 105 gezeigte komplementäre differentielle Busverstärker 2302' des PRD-Typs und umfaßt den PRD-Funktionalblock 2301, die Verstärker-Vorladeschaltung 2302 und den differentiellen Verstärker 2303. Hier ist der differentielle Verstärker 2303 als ein differentieller Verstärker des Gate-empfangenden Verriegelungstyps aufgebaut. Weiterhin wird der Vorladebetriebsschritt der Verstärker-Vorladeschaltung 2302 von dem Steuersignal Φ1 (/Φ1) gesteuert, während der Betrieb des differentiellen Verstärkers 2303 von dem Aktivierungssignal en (/en) gesteuert wird.

Wie in Fig. 110 gezeigt ist, wählt der MUX (Multiplexer) 2330a das Ausgangssignal (D) des ersten PRD-Verstärkers 2310a oder das Ausgangssignal (E) des zweiten PRD-Verstärkers 2320a gemäß den Steuersignalen Φ1' (/Φ1') und Φ2' (Φ2') aus und gibt das ausgewählte Signal als das Ausgangssignal (C) des Busverstärkers (des komplementären differentiellen Busverstärkers 2300a des PRD-Typs) aus.

Fig. 111 ist ein Diagramm, das ein Beispiel der Signalwellenform zum Betreiben des Busverstärkers von Fig. 108 zeigt, und Fig. 112 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in dem Signalübertragungssystem von Fig. 104 zeigt.

Durch Verwendung der Steuersignale Φ1 und Φ2 werden, wie in Fig. 111 gezeigt ist, Verschachtelungsbetriebsschritte dergestalt durchgeführt, daß ein PRD-Verstärker (der erste PRD-Verstärker 2310a) die Zwischensymbolinterferenz bestimmt, während der andere PRD-Verstärker (der zweite PRD-Verstärker 2320a) eine Datenbestimmung durchführt, und beim nächsten Zeitpunkt führt der eine PRD-Verstärker eine Datenbestimmung durch, während der andere PRD-Verstärker die Zwischensymbolinterferenz bestimmt. Hier wird in dem PRD-Verstärker der den Zwischensymbol-Interferenz-Bestimmungs-Betriebsschritt durchführt, ebenfalls gleichzeitig ein Vorladen durchgeführt.

Wie in Fig. 112 gezeigt ist, werden gemäß dem fünften Ausführungsbeispiel die komplementären Signale (A, /A), die von der Antriebsvorrichtung 2100' ausgegeben werden, entlang den komplementären Bussen 2200' übertragen und der komplementäre differentielle Busverstärker 2302' empfängt die komplementären Signale (B, /B) und gibt das Signal (positives logisches Signal) C aus.

Fig. 113 ist ein Diagramm, das als ein sechstes Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung ein Beispiel eines Busverstärkers in dem Signalübertragungssystem zeigt. Das sechste Ausführungsbeispiel betrifft ebenfalls das Beispiel des komplementären Busses und das Blockdiagramm selbst ist das gleiche wie das der vorher beschriebenen Fig. 108.

Genauer gesagt umfaßt der Busverstärker (der komplementäre differentielle Busverstärker 2300b des PRD-Typs) einen ersten und einen zweiten PRD-Verstärker 2310b und 2320b und einen Multiplexer (MUX) 2330b, wie in Fig. 113 gezeigt ist.

Fig. 114 ist ein Schaltungsdiagramm, das ein Beispiel des PRD-Verstärkeraufbaus (den ersten und den zweiten PRD-Verstärker 2310b und 2320b) in dem Busverstärker der Fig. 113 zeigt.

Wie aus dem Vergleich zwischen den Fig. 114 und 109 ersichtlich ist, unterscheidet sich der PRD-Verstärker (2310b, 2320b) in dem sechsten Ausführungsbeispiel von dem PRD-Verstärker (2310a, 2320a) in dem in Fig. 109 gezeigten fünften Ausführungsbeispiel in dem Aufbau des differentiellen Verstärkers 2303a.

Wie in Fig. 114 gezeigt ist, unterscheidet sich der differentielle Verstärker 2303a des sechsten Ausführungsbeispieles von dem differentiellen Verstärker 2303 von Fig. 109 durch die Aufnahme eines NAND-Gates 2331 und eines AND-Gates 2332. Genauer gesagt werden, während in dem differentiellen Verstärker 2303 von Fig. 109 die Aktivierungssignale (en, /en) direkt den Gates der Steuertransistoren zugeführt werden, in dem differentiellen Verstärker 2300a des sechsten Ausführungsbeispieles, der in Fig. 114 gezeigt ist, das Aktivierungssignal en und das Steuersignal Φ1 dem NAND-Gate 2331 und dem AND-Gate 2332 für logische Operationen eingegeben, und die Ausgangssignale dieser Gates 2331 und 2332 werden verwendet, um das Umschalten der Steuertransistoren zu steuern. Auf diese Weise wird der differentielle Verstärker 2300a während einer minimalen erforderlichen Zeit eingeschaltet (aktiviert), um den Energieverbrauch zu verringern.

In dem sechsten Ausführungsbeispiel ist, wie in dem vorhergehenden fünften Ausführungsbeispiel, der differentielle Verstärker 2300a als Verstärker des Gate-empfangenden Verriegelungstyps aufgebaut. Der differentielle Verstärker 2300a in dem sechsten Ausführungsbeispiel ist als Verstärker des NMOS-Gate-empfangenden Typs aufgebaut, aber ob er als Verstärker des NMOS- oder des PMOS-Gate-empfangenden Typs aufgebaut sein soll, hängt von der Technologie etc. ab und davon, welcher günstigerweise ausgewählt wird. Die Betriebsreihenfolge ist die gleiche wie die für das in Fig. 111 gezeigte fünfte Ausführungsbeispiel.

In Fig. 114 werden beim Vorladen des Busverstärkers die Knoten N1a und N1b des differentiellen Verstärkers 2330a auf den hohen Pegel "H" aufgeladen; somit kann durch Übernehmen des NMOS-Gate-empfangenden Aufbaus, wie in dem sechsten Ausführungsbeispiel, die Betriebsgeschwindigkeit des Verstärkers erhöht werden. In dem sechsten Ausführungsbeispiel wird, wie in dem in Fig. 108 gezeigten Aufbau, eine Hochgeschwindigkeits-Datenübertragung durch Durchführen von Verschachtelungsbetriebsschritten unter Verwendung der Steuersignale Φ1 und Φ2 dergestalt erreicht, daß ein PRD-Verstärker (der erste PRD-Verstärker 2310b) die Zwischensymbolinterferenz bestimmt, während der andere PRD-Verstärker (der zweite PRD-Verstärker 2320b) eine Entscheidung über Daten trifft, und beim nächsten Zeitpunkt der eine PRD-Verstärker eine Entscheidung über Daten trifft, während der andere PRD-Verstärker die Zwischensymbolinterferenz eliminiert.

Fig. 115 ist ein Schaltungsdiagramm, das ein weiteres Beispiel des PRD-Verstärkeraufbaus in dem Busverstärker von Fig. 113 zeigt.

Der in Fig. 115 gezeigte differentielle Verstärker 2303b ist unter Aufnahme des NAND-Gates 2331 und AND-Gates 2332 in den differentiellen Verstärker (2303c) aufgebaut, der in der nachfolgend beschriebenen Fig. 119 gezeigt ist. In dem differentiellen Verstärker 2303b von Fig. 115 werden, wie in dem differentiellen Verstärker 2303a von Fig. 114, das Aktivierungssignal en und das Steuersignal Φ1 dem NAND-Gate 2331 dem AND-Gate 2332 für logische Operationen eingegeben, und die Ausgangssignale dieser Gates 2331 und 2332 werden zur Steuerung des Schaltens der Steuertransistoren verwendet. Auf diese Weise wird der differentielle Verstärker 2303b für eine minimale erforderliche Zeit aktiviert, um den Energieverbrauch zu verringern.

Fig. 116 ist ein Schaltungsdiagramm, das ein Beispiel des Multiplexers in dem Busverstärker von Fig. 113 zeigt.

Wie in Fig. 116 gezeigt ist, wählt der MUX (Multiplexer) 2330b entweder das Ausgangssignal (D) des ersten PRD-Verstärkers 2310b oder das Ausgangssignal (E) des zweiten PRD-Verstärkers 2320b in Übereinstimmung mit den Steuersignalen Φ1' (/Φ1') und Φ2' (/Φ2') aus und gibt das ausgewählte Signal als das Ausgangssignal (C) des Busverstärkers (des komplementären differentiellen Busverstärkers 2330b des PRD-Typs) aus, nachdem es durch einen Invertierer invertiert wurde, um die logische Integrität aufrechtzuerhalten. Der in Fig. 116 gezeigte MUX 2330b ist mit dem in Fig. 114 gezeigten PRD-Verstärker (differentiellen Verstärker 2303a) zu verwenden. Wenn der in Fig. 115 gezeigte PRD-Verstärker (differentieller Verstärker 2303b) verwendet wird, sollte der in Fig. 110 gezeigte MUX 2330a verwendet werden. Es ist nicht notwendig zu sagen, daß die Signallogik entsprechend den Bedürfnissen verändert werden kann.

Fig. 117 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in dem sechsten Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt.

Wie in Fig. 117 gezeigt ist, werden gemäß dem sechsten Ausführungsbeispiel die komplementären Signale (A, /A), die von der Antriebsvorrichtung 2100' ausgegeben werden, entlang den komplementären Bussen 2200' übertragen und der komplementäre differentielle Busverstärker 2300b des PRD-Typs empfängt die komplementären Signale (B, /B) und gibt das Signal (positives logisches Signal) C aus. In Fig. 117 sind das Ausgangssignal D des ersten PRD-Verstärkers 2310b und das Ausgangssignal E des zweiten PRD-Verstärkers 2320b ebenfalls gezeigt.

Fig. 118 ist ein Diagramm, das als ein siebtes Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung ein Beispiel des Busverstärkers in dem Signalübertragungssystem zeigt. Das siebte Ausführungsbeispiel betrifft ebenfalls das Beispiel des komplementären Busses und das Blockdiagramm selbst ist das gleiche wie das der oben beschriebenen Fig. 108 und 113.

Genauer gesagt umfaßt, wie in Fig. 118 gezeigt ist, der Busverstärker (der komplementäre differentielle Busverstärker 2300c des PRD-Typs) einen ersten und einen zweiten PRD-Verstärker 2310c und 2320c und einen Multiplexer (MUX) 2330c.

Fig. 119 ist ein Schaltungsdiagramm, das ein Beispiel des PRD-Verstärkeraufbaus in dem Busverstärker von Fig. 118 zeigt.

Wie weiter oben beschrieben wurde, unterscheidet sich der differentielle Verstärker 2303c in dem PRD-Verstärker 2310c (2320c) von Fig. 119 von dem differentiellen Verstärker 2303b, der in Fig. 115 gezeigt ist, durch das Weglassen des NAND-Gates 2331 und des AND-Gates 2332.

Wie in Fig. 119 gezeigt ist, ist der differentielle Verstärker 2303c des siebten Ausführungsbeispieles als Stromspiegelverstärker aufgebaut. Dieser Verstärkertyp hat eine höhere Empfindlichkeit und ermöglicht einen Betrieb mit einer höheren Geschwindigkeit als zum Beispiel ein differentieller Verstärker des Verriegelungstyps. Jedoch ist es, da der dynamische Bereich eines Stromspiegelverstärkers im allgemeinen gering ist, von Vorteil, den Eingangspegel zu optimieren, so daß eine maximale Verwendung von den Eigenschaften des differentiellen Stromspiegelverstärkers 2303c gemacht werden kann. Obwohl dieser Verstärker ein komplementärer Verstärker ist, kann die Empfindlichkeit somit im Vergleich zum Beispiel mit dem fünften Ausführungsbeispiel dramatisch erhöht werden. Wie in den vorangegangenen Ausführungsbeispielen ermöglicht das siebte Ausführungsbeispiel ebenfalls eine Hochgeschwindigkeits-Datenübertragung durch Verschachtelungsbetriebsschritte.

Fig. 120 ist ein Schaltungsdiagramm, das ein Beispiel des Multiplexers in dem Busverstärker von Fig. 118 zeigt.

Wie in Fig. 120 gezeigt ist, weist der MUX (Multiplexer) 2330c einen identischen Aufbau wie der in Fig. 116 gezeigte MUX 2330b auf. Das heißt, der MUX 2330c wählt entweder das Ausgangssignal (D) des ersten PRD-Verstärkers 2310c oder das Ausgangssignal (E) des zweiten PRD-Verstärkers 2320c gemäß den Steuersignalen Φ1' (/Φ1') und Φ2' (/Φ2') aus und gibt das ausgewählte Signal als das Ausgangssignal (C) des Busverstärkers (des komplementären differentiellen Busverstärkers 2330c des PRD-Typs) aus, nachdem es von einem Invertierer invertiert wurde, um die logische Integrität aufrechtzuerhalten.

Fig. 121 ist ein Diagramm, das ein Beispiel der Signalwellenform zum Betreiben des Busverstärkers von Fig. 118 zeigt, und Fig. 122 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in dem siebten Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt.

Wie aus dem Vergleich zwischen den Fig. 121 und 122 und den Fig. 111 und 112 ersichtlich ist, ist die Betriebsweise des Busverstärkers (des komplementären differentiellen Busverstärkers 2330c) und des Signalübertragungssystems in dem siebten Ausführungsbeispiel die gleiche wie die in dem fünften Ausführungsbeispiel beschriebene. Fig. 123 ist ein Diagramm, das als achtes Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung ein Beispiel des Busverstärkers in dem Signalübertragungssystem zeigt. Das achte Ausführungsbeispiel betrifft ebenfalls das Beispiel des komplementären Busses und das Blockdiagramm selber ist das gleiche wie das der obenbeschriebenen Fig. 108 etc.

Das achte Ausführungsbeispiel betrifft einen Aufbau zum Kompensation des Eingangsoffsets der differentiellen Verstärkerstufe, der beispielsweise in dem fünften bis siebten Ausführungsbeispiel ein Problem werden kann. Das heißt, das achte Ausführungsbeispiel ist darauf gerichtet, den Eingangsoffset des differentiellen Verstärkers zu kompensieren. Genauer gesagt hat der differentielle Verstärker 2303d des achten Ausführungsbeispiels die Funktion, den Eingangsoffset zu kompensieren.

Fig. 124 ist ein Schaltungsdiagramm, das ein Beispiel des PRD-Verstärkeraufbaus in dem Busverstärker von Fig. 123 zeigt.

Wie aus dem Vergleich zwischen den Fig. 124 und 119 ersichtlich ist, ist in dem achten Ausführungsbeispiel die Vorladeschaltung 2302d nur für einen Eingang des differentiellen Stromspiegelverstärkers 2303d vorgesehen und der andere Eingang ist mit dem Ausgang mittels eines Übertragungsgates verbunden, dessen Umschalten durch das Steuersignal Φ1 (/Φ1) gesteuert wird.

Die Fig. 125A und 125B sind Diagramme zur Erklärung der Betriebsweise des Busverstärkers von Fig. 124: Fig. 125A zeigt eine Vorbereitung zur Zwischensymbolinterferenzeliminierung und einen Selbsteichungsbetriebsschritt, und Fig. 125B zeigt einen Signalentscheidungs-Betriebsschritt.

Zuerst wird, wie in Fig. 125A gezeigt ist, beim Zeitpunkt 1 ein Betriebsschritt zur Bestimmung der Zwischensymbolinterferenz durchgeführt, während gleichzeitig der Betriebsschritt zum Eliminieren des Eingangsoffsets des differentiellen Verstärkers selber durch elektrisches Kurzschließen eines Einganges und des Ausganges des differentiellen Verstärkers 2303d durchgeführt wird. Gleichzeitig wird der andere Eingang des differentiellen Verstärkers 2303d durch die Vorladeschaltung 2302d auf einen Pegel (Vpr) aufgeladen, der die Empfindlichkeit des differentiellen Verstärkers erhöht.

Als nächstes wird, wie in Fig. 125B gezeigt ist, zu einem Zeitpunkt 2 der Betriebsschritt zur Datenentscheidung durchgeführt. Zu diesem Zeitpunkt ist der Kurzschluß zwischen dem Eingang und dem Ausgang des differentiellen Verstärkers 2303d offen und das Vorladen durch die Vorladeschaltung 2302d ist ebenfalls gestoppt.

Wie beschrieben wurde, wird in dem achten Ausführungsbeispiel eine Funktion (Selbsteichungs-Funktion) zum Eliminieren des Eingangsoffsets hinzugefügt, der ein Nachteil des komplementären differentiellen Verstärkers ist. Weiterhin weist der PRD-Funktionalblock einen identischen Aufbau wie der des siebten Ausführungsbeispieles auf und ungleich dem dritten und vierten Ausführungsbeispiel kann die Zwischensymbol-Interferenzkomponente idealerweise vollständig eliminiert werden. Das heißt, das dritte Ausführungsbeispiel kann den Eingangsoffset durch die Selbsteichungs-Funktion des komplementären Verstärkers eliminieren und durch Eliminieren des Eingangsoffsets wird es möglich, sogar schwächere Signale zu detektieren, wiederzugeben und zu verstärken.

Üblicherweise erfordert ein komplementärer Verstärker mit einer Selbsteichungs-Funktion eine Kapazität zur Eingangsoffset-Kompensation, aber in dem achten Ausführungsbeispiel besteht, da der Offset in der Kapazität gespeichert ist, - die zur Bestimmung der Zwischensymbol-Interferenzkomponente verwendet wird, kein Bedürfnis, eine separate Kapazität zur Offsetkompensation vorzusehen. Als Ergebnis kann die Selbsteichungs-Funktion ohne Erhöhung der Fläche hinzugefügt werden.

In dem achten Ausführungsbeispiel werden die zwei PRD-Verstärker (Busverstärker) 2310d und 2320d auf verschachtelte Art betrieben und führen abwechselnd Signalwiedergabe und -verstärkung durch, wodurch eine Hochgeschwindigkeits- Signalübertragung erreicht wird.

Fig. 126 ist ein Schaltungsdiagramm, das ein Beispiel des Multiplexers (MUX) 2330d in dem Busverstärker von Fig. 123 zeigt. Der Aufbau ist der gleiche wie der des MUX 2330c in dem siebten Ausführungsbeispiel, das in Fig. 120 gezeigt ist.

Fig. 127 ist ein Diagramm, das ein Beispiel der Signalwellenform zum Betreiben des Busverstärkers von Fig. 123 zeigt, und Fig. 128 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in dem achten Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt.

Wie in Fig. 127 gezeigt ist, wird auch in dem achten Ausführungsbeispiel eine Hochgeschwindigkeitsdatenübertragung durch Durchführen von Verschachtelungsbetriebsschritten unter Verwendung der Steuersignale Φ1 und Φ2 dergestalt erreicht, daß ein PRD-Verstärker (der erste PRD-Verstärker 2310d) die Zwischensymbolinterferenz eliminiert während der andere PRD-Verstärker (der zweite PRD-Verstärker 2320d) eine Entscheidung über Daten trifft, und bei dem nächsten Zeitpunkt der eine PRD-Verstärker eine Entscheidung über Daten trifft, während der andere PRD-Verstärker die Zwischensymbolinterferenz eliminiert. In dem Verstärker, der den Betriebsschritt zur Bestimmung der Zwischensymbolinterferenz durchführt, werden die Eliminierung des Eingangsoffsets (Selbsteichungs-Betriebsschritt) und das Verstärkervorladen gleichzeitig durchgeführt, wie oben beschrieben wurde (vergleiche die Position, die in Fig. 128 durch Pfeile gekennzeichnet sind). Auf diese Weise kann in dem achten Ausführungsbeispiel, da der Busverstärker (der komplementäre differentielle Busverstärker 2300d des PRD-Typs) mit einer Selbsteichungs-Funktion versehen ist, sogar eine schwache Variation des Potentials detektiert werden.

Hier beeinflussen, da die Selbsteichungs- und Vorlade-Betriebsschritte während der Verschachtelungsdaten-Leseperiode im Hintergrund durchgeführt werden, diese Betriebsschritte den Datenübertragungszyklus nicht (der somit keine zusätzliche Zeit benötigt). Somit wird, wie in Fig. 127 gezeigt ist, das Aktivierungssignal en2 (/en2) das dem zweiten PRD-Verstärker 2320d zugeführt wird, zu einem Zeitpunkt ausgegeben, der um ein Bit von dem Aktivierungssignal en1 (/en1) verzögert ist, das dem ersten PRD-Verstärker 2310d zugeführt wird, um zu vermeiden, daß ein unerwünschtes Signal von dem MUX 2330d ausgegeben wird.

In anderen Gesichtspunkten ist der Aufbau des achten Ausführungsbeispieles der gleiche wie der der bis hierhin beschriebenen anderen Ausführungsbeispiele. Das heißt, Kapazitäten für PRD sind zwischen die Busse und die Eingangsknoten des Hauptabschnittes des Busverstärkers (des komplementären differentiellen Busverstärkers 2300d des PRD-Typs) eingefügt, so daß die Busse von den Eingangsknoten des Verstärkerhauptabschnittes isoliert sind, und weiterhin können, da die Potentialdifferenz zwischen den Bussen und den Eingangsknoten des Verstärkers in dem PRD-Verfahren nicht speziell beschränkt ist, die Pegel der Eingangsknoten am Anfang des Verstärkerbetriebes durch Vorladen an solchen Punkten eingestellt werden, die die Empfindlichkeit des komplementären Verstärkers am meisten erhöhen. Hierdurch kann die Empfindlichkeit stark erhöht werden, sogar wenn der gleiche komplementäre Verstärker in dem Hauptabschnitt verwendet wird.

Weiterhin werden in der obenbeschriebenen Schaltung komplementäre Übertragungsgates als die Schalter verwendet, aber andere Vorrichtungen mit Schaltfunktionen können ebenso verwendet werden; zum Beispiel können die Schalter nur unter der Verwendung von NMOS-Transistoren (NMOS-Übertragungsgates) oder nur von PMOS-Übertragungsgates aufgebaut sein. In dem achten Ausführungsbeispiel ist der differentielle Verstärker 2303d als Verstärker des NMOS-Gate-empfangenden Typs aufgebaut, aber ob er als Verstärker des NMOS- oder PMOS-Gate-empfangenden Typs aufgebaut sein soll, hängt von der Technologie etc. ab, und davon, welcher günstigerweise ausgewählt wird. Der in dem achten Ausführungsbeispiel verwendete differentielle Verstärker 2303d ist so aufgebaut, daß sein Betrieb durch die Aktivierungssignale en1 und /en1 (en2 und /en2) gestoppt werden kann, wenn keine Datenübertragung durchgeführt wird.

Fig. 129 ist ein Diagramm, das als ein neuntes Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung ein Beispiel eines Busverstärkers 2300e in dem Signalübertragungssystem zeigt, und Fig. 130 ist ein Schaltungsdiagramm, das ein Beispiel des Aufbaus eines PRD-Verstärkers 2310e in dem Busverstärker von Fig. 129 zeigt. Das neunte Ausführungsbeispiel betrifft ebenso das Beispiel des komplementären Busses, aber ungleich dem in Fig. 123 gezeigten achten Ausführungsbeispiel ist zum Beispiel der komplementäre differentielle Busverstärker 2300e des PRD-Typs unter Verwendung eines einzelnen PRD-Verstärkers 2310e und einer Klinke bzw. einer Verriegelung 2340e aufgebaut. Hier weist der in Fig. 130 gezeigte PRD-Verstärker 2310e den gleichen Aufbau wie der vorher in Fig. 124 gezeigte PRD-Verstärker 2310d (2320d) auf.

Das heißt, in dem neunten Ausführungsbeispiel wird anstatt zwei PRD-Verstärker in verschachtelter Weise zu verwenden, ein PRD-Verstärker 2310e verwendet, um die Fläche (um beinahe die Hälfte) zu verringern, die der Busverstärker belegt, wobei einige Opfer in Bezug auf die Datenübertragungsrate (Übertragungsgeschwindigkeit) gebracht werden. In diesem Fall können, da es kein Bedürfnis zum Vorladen des Busses gibt, Daten mit einer höheren Geschwindigkeit übertragen werden, als wenn ein Busvorladen für jedes Bit durchgeführt wird. Der Grund ist der, daß, da die CR (Taktrate) des Abschnittes, der geladen werden muß, um die Zwischensymbolinterferenz in dem Verstärker zu eliminieren, viel geringer als die CR des Busses ist, die Vorbereitungszeit für die Eliminierung der Zwischensymbolinterferenz kleiner als die Busvorladezeit ist.

Fig. 131 ist ein Schaltungsdiagramm, das ein Beispiel der Klinke bzw. Verriegelung 2340e in dem Busverstärker 2300e von Fig. 129 zeigt.

Wie in Fig. 131 gezeigt ist, umfaßt die Klinke bzw. Verriegelung 2340e einen ersten Verriegelungsabschnitt, dessen Datenverriegelungs-Betriebsschritt von den Steuersignalen Φ1 und /Φ1 gesteuert wird, und einen zweiten Verriegelungsabschnitt, dessen Datenverriegelungs-Betriebsschritt von den Steuersignalen Φ2 und /Φ2 gesteuert wird. Alternativ kann die Klinke bzw. Verriegelung 2340e nur aus der einen oder anderen der Verriegelungsabschnitte aufgebaut sein.

Fig. 132 ist ein Diagramm, das ein Beispiel der Signalwellenform zum Betrieb des Busverstarkers von Fig. 129 zeigt, und Fig. 133 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in dem neunten Ausführungsbeispiel des Signalsübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt.

Das neunte Ausführungsbeispiel ist für Anwendungen geeignet, bei denen die hohe Übertragungsrate, die durch Verwendung von zwei PRD-Verstärkern auf verschachtelte Weise erreicht wird, nicht erforderlich ist, aber es gewünscht wird, die Busverstärkerfläche zu verringern. Auch in dem neunten Ausführungsbeispiel ist ein Betrieb mit einer höheren Geschwindigkeit möglich, als im Verfahren des Standes der Technik, das ein Vorladen für jedes Bild erfordert, und weiterhin wird wegen des Vorsehens der komplementären Selbsteichungs-Funktion eine viel höhere Empfindlichkeit erreicht, als üblicher Weise für komplementäre Busverstarker verwendet wird. Weiterhin sind Kapazitäten für PRD zwischen die Busse und die Eingangsknoten des Hauptabschnittes des komplementären Verstärkers eingefügt, so daß die Busse von den Eingangsknoten des Verstärkerhauptabschnittes isoliert sind, und da die Potentialdifferenz zwischen den Bussen und den Eingangsknoten des Verstärkers in dem PRD-Verfahren nicht speziell beschränkt ist, können die Pegel der Eingangsknoten am Anfang des Verstärkerbetriebes an solchen Punkten eingestellt werden, die die Empfindlichkeit des komplementären Verstärkers am meisten erhöhen. Demgemäß kann die Empfindlichkeit sogar dann stark erhöht werden, wenn der gleiche komplementäre Verstärker in dem Hauptabschnitt verwendet wird.

Das heißt im neunten Ausführungsbeispiel ist die Fläche des Busverstärkers dadurch verringert, daß der Verschachtelungs-Busverstärker-Aufbau des achten Ausführungsbeispieles (durch Verwendung nur eines PRD-Verstärkers) nicht verwendet wird; dieser Effekt der Verringerung der Busverstärkerfläche durch Verwendung nur eines PRD-Verstärkers kann auf breite Weise auf verschiedene andere Busverstärker angewendet werden. Weiterhin werden auch in dem neunten Ausführungsbeispiel komplementäre Übertragungsgates als die Schalter verwendet, aber andere Vorrichtungen mit Schaltfunktionen können ebenso verwendet werden. Z.B. können die Schalter nur unter Verwendung von NMOS-Transistoren (NMOS-Überträgungsgates) oder von PMOS-Übertragungsgates aufgebaut sein. In dem neunten Ausführungsbeispiel ist der differenzielle Verstärker 2303e als ein Verstärker des NMOS-Gate-empfangenen Typs aufgebaut, aber ob er als Verstärker des NMOS- oder PMOS-Gate-empfangenen Typs aufgebaut ist, hängt von der Technologie etc. ab, und davon, welcher günstigerweise ausgewählt wird. Der in dem neunten Ausführungsbeispiel verwendete differenzielle Verstärker 2303e ist so aufgebaut, daß sein Betrieb durch die Aktivierungssignale en und /en gestoppt werden kann, wenn keine Datenübertragung durchgeführt wird.

Fig. 134 ist ein Diagramm, das ein Beispiel eines Busverstärkers in dem Signalübertragungssystem als ein zehntes Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt. Dieses Ausführungsbeispiel betrifft einen Busverstärker des Pseudo-PRD-Typs. Hiernach ist das Blockdiagramm von Fig. 134 das gleiche wie das für das in Fig. 123 gezeigte achte Ausführungsbeispiel.

Wie in Fig. 134 gezeigt ist, umfaßt der Busverstärker (der komplementäre differenzielle Busverstärker 2300f des PRD-Typs) einen ersten und einen zweiten PRD-Verstärker 2310f und 2320f und einen Multiplexer (MUX) 2330f.

Fig. 135A ist ein Schaltungsdiagramm, das ein Beispiel des PRD-Verstärkeraufbaus in dem Busverstärker von Fig. 134 zeigt, Fig. 135B ist ein Schaltungsdiagramm, das ein weiteres Beispiel des PRD-Verstärkeraufbaus in dem Busverstärker in Fig. 134 zeigt, und Fig. 136 ist ein Schaltungsdiagramm, das noch ein weiteres Beispiel des PRD-Verstärkeraufbaus in dem Busverstärker von Fig. 134 zeigt.

In dem PRD-Verstärker 2310f (2320f) des zehnten Ausführungsbeispieles sind, wie aus dem Aufbau des in Fig. 135A gezeigten PRD-Funktionalblockes 2301f ersichtlich ist, die Kapazitäten, die zum Wechseln der Verbindung mit dem anderen Bus, wenn der Verstärker vorgeladen wird, verwendet werden, aus dem PRD-Funktionalblock 2301 in dem PRD-Verstärker 2310d des in Fig. 124 gezeigten achten Ausführungsbeispieles weggelassen. Die Vorladeschaltung 2302f und der differenzielle Verstärker 2303f sind die gleichen wie die in dem in Fig. 124 gezeigten achten Ausführungsbeispiel.

In dem PRD-Verstärker 2310f' (2320f'), der in Fig. 135B gezeigt ist, ist der in Fig. 135A gezeigte PRD-Funktionalblock 2301f in einen PRD-Funktionalblock 2301f' modifiziert, bei dem das Umschalten der Kapazitäten C30a und C30b von einer Logikschaltung (OR- und AND-Gates) gesteuert wird, die die Steuersignale Φ1, Φ2 (Φ1, /Φ2) empfängt.

In dem in Fig. 136 gezeigten PRD-Verstärker 2310f' (2320f') sind, wie aus dem Aufbau des in Fig. 136 gezeigten PRD-Funktionalblockes 2301f'' ersichtlich ist, die Übertragungsgates zum Steuern der Verbindungen zwischen den Bussen (B, /B) und den Kapazitäten (C30a, C30b) aus dem in Fig. 135A gezeigten PRD-Verstärker weggelassen. Wenn die Zeitkonstante des Busses klein ist oder wenn die Zeit, während der Daten auf den Bus ausgegeben werden, kleiner ist als die Zykluszeit pro Bild, kann der Buspegel sich verändern, wie vorher in Fig. 106B gezeigt wurde; wenn der Datenbus einen derartigen stabilen Pegel hat, können die Übertragungsgates zum Steuern der Verbindungen zwischen den Bussen (B, /B) und den Kapazitäten (C30a, C30b) weggelassen werden, wie in Fig. 136 gezeigt ist.

Der obige PRD-Verstärker ist so aufgebaut, daß sein Betrieb durch das Aktivierungssignal en (/en) angehalten werden kann, wenn keine Daten übertragen werden.

In dem PRD-Verfahren (Pseudo-PRD-Verfahren), das in dem zehnten Ausführungsbeispiel verwendet wird, wird im Unterschied zum echten PRD-Verfahren eine Bitentscheidung "0" oder "1" über das gegenwärtige Bit in Bezug auf den Wert von einem Bild vorher getroffen. Somit ist der Betriebsspielraum im Vergleich zu dem achten Ausführungsbeispiel klein. Statt dessen kann die von dem Busverstärker (dem komplementären differenziellen Busverstärker 2300f des PRD-Typs) belegte Fläche verringert werden. Auch in dem zehnten Ausführungsbeispiel werden, wie beispielweise in dem fünften Ausführungsbeispiel, komplementäre Busse verwendet, und die Datenübertragungsgeschwindigkeit wird durch Betreiben der zwei PRD-Verstärker 2310f und 2320f auf verschachtelte Weise erhöht.

Fig. 137 ist ein Schaltungsdiagramm, das ein Beispiel des Multiplexers 2330f in dem in Fig. 134 gezeigten Verstärker zeigt.

Wie in Fig. 137 gezeigt ist, hat der Multiplexer (MUX) 2330f den gleichen Aufbau wie beispielsweise wie der in Fig. 116 gezeigte MUX 2330b des sechsten Ausführungsbeispieles, und ist so aufgebaut, daß er abwechselnd die Ausgänge der PRD-Verstärker 2310f und 2320f in Übereinstimmung mit den Steuersignalen Φ1' und Φ2' (Φ1' und 1Φ2') als Ausgang auswählt.

Hier muß in dem PRD-Verfahren, um die Zwischensymbolinterferenz zu eliminieren, der Zyklus zum Abtasten einer Zwischensymbol-Interferenzkomponente abwechselnd mit dem Zyklus zum korrekten Abtasten der Daten ausgeführt werden; somit kann durch Betreiben eines Paars von PRD-Verstärkern auf verschachtelte Weise eine Datenübertragung ohne Unterbrechung durchgeführt werden. Weiterhin wird in den Fällen des ersten bis vierten Ausführungsbeispieles und des achten und neunten Ausführungsbeispieles gemäß dem fünften Modus der vorliegenden Erfindung die Verstärkerempfindlichkeit durch das zusätzliche Durchführen des Verstärker-Selbsteichungs-Betriebsschrittes während des Zyklus zum Abtasten (Bestimmen) einer Zwischensymbol-Interferenzkomponente erhöht. Auch in dem zehnten Ausführungsbeispiel wird durch Verwendung der zwei PRD-Verstärker als ein Paar eine Pseudo-Zwischensymbol-Interferenzkomponente (entsprechend den Daten von einem Bit vorher) abgetastet und der Verstärker-Selbsteichungs-Zyklus wird abwechselnd mit dem Zyklus zum korrekten Abtasten der Daten durchgeführt.

Fig. 138 ist ein Diagramm, das ein Beispiel der Signalwellenform zum Betreiben des Busverstärkers von Fig. 134 zeigt, und Fig. 139 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in dem zehnten Ausführungsbeispiel des Signalübertragungssystems gemäß dem fünften Modus der vorliegenden Erfindung zeigt.

Auch in dem zehnten Ausführungsbeispiel wird durch Verwendung der zwei PRD-Verstärker 2310f und 2320f der Zyklus zum Abtasten einer Pseudo-Zwischensymbol- Interferenzkomponente (entsprechend den Daten von einem Bild vorher) und zum Vorladen des Verstärkers abwechselnd mit dem Zyklus zum korrekten Abtasten der Daten durchgeführt. Da das Vorladen während der Verschachtelungs-Datenleseperiode im Hintergrund durchgeführt wird, beeinflußt die Vorladezeit nicht den Datenübertragungszyklus. In dem zehnten Ausführungsbeispiel werden die zwei PRD-Verstärker paarweise verbunden und auf verschachtelte Weise betrieben, um eine Hochgeschwindigkeits-Datenübertragung zu erreichen, aber der Aufbau kann dergestalt sein, daß nur ein PRD-Verstärker verwendet wird und keine Verschachtelung durchgeführt wird, wie in dem Aufbau des neuen Ausführungsbeispieles. In diesem Fall verringert sich die Übertragungsrate, aber die Fläche, die der Busverstärker belegt, kann weiter verkleinert werden.

Weiterhin wird, wie in Fig. 138 gezeigt ist, das dem zweiten PRD-Verstärker 2320f zugeführte Aktivierungssignal en2 (/en2) zu einem Zeitpunkt ausgegeben, der um ein Bit von dem durch den ersten PRD-Verstärker 2310f zugeführten Aktivierungssignal en1 (/en1) verzögert ist, um zu vermeiden, daß ein unerwünschtes Signal von dem MUX 2330f ausgegeben wird.

Fig. 140 ist ein Blockdiagramm, das als ein elftes Ausführungsbeispiel in schematischer Form ein Beispiel einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung angewendet wird. In Fig. 140 bezeichnet das Bezugszeichen 2001 eine Speicherzellenanordnung, 2002 ist ein Wortdecodierer (Wortdecodiereranordnung), 2100 ist ein Leseverstärker (Leseverstärkeranordnung), 2201 ist ein lokaler Datenbus, 2202 ist ein globaler Datenbus, 2300g ist ein Datenbusverstärker des PRD-Typs (komplementärer globaler Datenbusverstärker des PRD-Typs), 2401 ist eine Vorladeschaltung für die lokalen Datenbusse, 2402 ist eine Vorladeschaltung für die globalen Datenbusse, 2009 ist ein Schalter für die lokalen Datenbusse, 2010 ist ein Schreibverstärker, 2011 ist eine Leseverstärker-Antriebsvorrichtung, und 2012 ist ein Spaltendecodierer (Spaltendecodiereranordnung).

Wie in Fig. 140 gezeigt ist, umfaßt die Halbleiterspeichervorrichtung (Speicherzellenanordnungsabschnitt eines DRAM) des ersten Ausführungsbeispiels mehrere Speicherzellenanordnungen 2001, Wortdecodierer 2002, Leseverstärker 2100, lokale Datenbusse 2201 und globale Datenbusse 2202. Die Halbleiterspeichervorrichtung des elften Ausführungsbeispieles umfaßt weiterhin Datenbusverstärker 2300g des PRD-Typs zum Verstärken von Daten auf den globalen Datenbussen 2202 beim Auslesen von Daten, Vorladeschaltungen 2401 für die lokalen Datenbusse zum Vorladen der lokalen Datenbusse 2201, Vorladeschaltungen 2402 für die globalen Datenbusse zum Vorladen der globalen Datenbusse 2202, Schalter 2009 für die lokalen Datenbusse zum Steuern der Verbindungen zwischen den globalen Datenbussen 2202 und den lokalen Datenbussen 2201 und Schreibverstärker 2010 zum Einschreiben von Daten in die Speicherzellen. Weiterhin umfaßt die Halbleiterspeichervorrichtung des elften Ausführungsbeispiels Spaltendecodierer 2012 zum Auswählen von Spaltenübertragungsgates, wie weiter unten erläutert wird, und Leseverstärker-Antriebsvorrichtungen 2011 zum Antreiben der Leseverstärker 2100. Hier sind die Schalter 2009 für die lokalen Datenbusse jeweils beispielsweise aus einem komplementären NMOS- oder PMOS-Übertragungsgate aufgebaut.

Fig. 141 ist ein Diagramm, das ein Beispiel des Busverstärkers in der Halbleiterspeichervorrichtung der Fig. 140 zeigt. Hier entsprechen der lokale Datenbus 2201 und der globale Datenbus 2202 in Fig. 140 den komplementären Busen 2200' (B, /B) in Fig. 141.

Wie in Fig. 141 gezeigt ist, ist der Busverstärker (der Datenbusverstärker 2300g des PRD-Typs) des elften Ausführungsbeispiels als komplementärer differenzieller Busverstärker aufgebaut und umfaßt einen ersten und einen zweiten PRD-Verstärker 2310g und 2320g und einen Multiplexer (MUX) 2330g.

Fig. 142 ist ein Schaltungsdiagramm, das ein Beispiel der PRD-Verstärkeraufbaus in dem Busverstärker von Fig. 141 zeigt und Fig. 143 ist ein Schaltungsdiagramm, das ein Beispiel des Multiplexers in dem Busverstärker von Fig. 141 zeigt.

Wie aus dem Vergleich zwischen der Fig. 142 und der das vorher beschriebene achte Ausführungsbeispiel betreffenden Fig. 124 ersichtlich ist, weisen die PRD-Verstärker (der erste und der zweite PRD-Verstärker 2310g und 2320g) in dem elften Ausführungsbeispiel im wesentlichen den gleichen Aufbau wie die PRD-Verstärker in dem achten Ausführungsbeispiel auf, außer daß die Sources der PMOS-Transistoren (P-Kanal- MOS-Transistoren), die von dem Aktivierungssignal /en gesteuert werden, auf einem vorbestimmten Potential Vpr' gehalten werden, nicht auf einem Speisestrom Vcc (Vii) mit einem hohen Pegel.

Weiterhin weist, wie aus dem Vergleich zwischen der Fig. 143 und der das vorher beschriebene achte Ausführungsbeispiel betreffenden Fig. 126 ersichtlich ist, der MUX 2330g in dem elften Ausführungsbeispiel den gleichen Aufbau wie der MUX 2330g in dem achten Ausführungsbeispiel auf und ist so aufgebaut, daß er entweder das Ausgangssignal D des ersten PRD-Verstärkers 2310g oder das Ausgangssignal E des zweiten PRD-Verstärkers 2320g gemäß den Steuersignalen Φ1' (/Φ1') und Φ2' (/Φ2) auswählt und das ausgewählte Signal als das Ausgangssignal C des Busverstärkers (des komplementären differenziellen Busverstärkers 2300g des PRD-Typs ausgibt. Hier sind die Steuersignale Φ1' (/Φ1') und Φ2' (/Φ2') im wesentlichen die gleichen wie die Steuersignale Φ1 (/Φ1) und Φ2 (/Φ2), obwohl das Timing etwas unterschiedlich ist.

Fig. 144 ist ein Schaltungsdiagramm, das ein Beispiel des Leseverstärkers in der Halbleiterspeichervorrichtung von Fig. 140 zeigt.

Der Leseverstärker 2100, der in der Halbleiterspeichervorrichtung des elften Ausführungsbeispiels verwendet ist, ist beispielsweise der gleiche wie der Leseverstärker 2003, der in der in Fig. 74 gezeigten Halbleiterspeichervorrichtung des Standes der Technik verwendet ist, und umfaßt einen Leseverstärker des Klinken- bzw. Verriegelungstyps (komplementäre PMOS/NMOS-Leseverstärkerstufe des Verriegelungstyps) 2101, ein Spaltenübertragungsgate 2101, das aus einem NMOS-Transistor aufgebaut ist, um die von dem Leseverstärker verstärkten Daten auf den lokalen Datenbus auszugeben, eine Bitleitungs-Verkürzungs/Vorladeschaltung 2103 zum Verkürzen und Vorladen der Bitleitungen, und ein Bitleitungs-Übertragungsgate 2104, das aus NMOS-Transistoren aufgebaut ist, um ein Verfahren bezüglich eines geteilten Leseverstärkers zu unterstützen. Hier kennzeichnen die Bezugszeichen BL und /BL die Bitleitungen und CL kennzeichnet die Spaltenauswählleitung.

Das Spaltenübertragungsgate 2102 wird von dem Spaltendecodierer 2012 in Fig. 140 ausgewählt und Daten von dem ausgewählten Leseverstärker 2100 werden auf die Datenbusse (2001, 2202; 2200') ausgegeben. D.h. der Grundaufbau außer dem Datenbusverstärker 2300g des PRD-Typs ist der gleiche, wie der eines gewöhnlichen DRAM und ist hier nicht speziell gezeigt, es ist offensichtlich, daß dieses Verfahren auf ähnliche DRAMs angewendet werden kann. Beispiele umfassen ein DRAM, bei dem die Datenbusse (2200') nicht speziell zwischen dem lokalen Datenbus 2201 und dem globalen Datenbus 2202 aufgeteilt sind.

Fig. 145 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in der Halbleiterspeichervorrichtung von Fig. 140 zeigt. Ein Beispiel eines Lesebetriebsschrittes mit einer Burstlänge 8 (in Blöcken von acht Bits: CL0 bis CL7) ist hier gezeigt.

Wie in Fig. 145 gezeigt ist, werden durch sequentielles Ausgeben der Spaltenauswahlsignale CL0 bis CL7 Lesedaten als ein Ausgang des MUX 2330g (dem Ausgang C des Datenbusverstärkers) erhalten, wobei die PRD-Verstärker 2310g und 2320g auf verschachtelte Weise von den Steuersignalen Φ1 und Φ2 (Φ1' und Φ2') betrieben werden.

In dem elften Ausführungsbeispiel werden, wenn sich keine Daten auf den Datenbussen bus und /bus befinden, die Datenbusse vorgeladen, aber es ist anzumerken, daß ein Aufbau, bei dem ein Busaufladen unter keinen Umständen durchgeführt wird, ebenso möglich ist, wie in dem ersten Ausführungsbeispiel; in diesem Fall können der Verkürzungs/Vorladeschalter (2009</ 47613 00070 552 001000280000000200012000285914750200040 0002019744620 00004 47494BOL<) der lokalen Datenbusse, der Verkürzungs/Vorladeschalter der globalen Datenbusse, etc. weggelassen werden. Es ist ebenso möglich, das Vorladen selektiv auszuführen; z. B. wird, wenn erwartet wird, daß das nächste Auslesen sofort beginnt, wird kein Vorladen durchgeführt, oder ein Vorladen wird durch Zuführen eines Busvorladebefehls von außen durchgeführt, oder ein Vorladen wird nur vor einem Schreibbetriebsschritt durchgeführt, um einen korrekten Betrieb des Schreibverstärkers 2100 zu gewährleisten. Weiterhin können, da der Busverstärker 2300g (die PRD-Verstärker 2310g und 2320g) des elften Ausführungsbeispieles eine Selbsteichungs-Funktion hat, Daten detektiert und verstärkt werden, sogar wenn die Spannungsveränderung, die auf der Datenleitung erscheint, extrem klein ist. Darüberhinaus können, da Kapazitäten zwischen die Busse und die Eingänge der Stromspiegelverstärker (2303g) in dem Busverstärker eingefügt sind, die Eingänge des Verstärkers auf derartige Pegel eingestellt werden, die die Empfindlichkeit des Stromspiegelverstärkers am meisten erhöhen. Das ermöglicht es, sogar geringere Spannungsveränderungen zu verstärken. Hier würden, wenn die Busse direkt mit den Eingängen verbunden wären, die Eingänge immer auf dem Buspotential gehalten und der Verstärker könnte nicht immer in einem Bereich betrieben werden, in dem der Stromspiegelverstärker eine hohe Empfindlichkeit hat. In dem elften Ausführungsbeispiel ist im wesentlichen der gleiche Busverstärker, der in dem achten Ausführungsbeispiel verwendet wird, als der Datenbusverstärker (2300g) verwendet, aber statt dessen können der Bus- und der Busverstärkeraufbau, die in jedem der vorher beschriebenen Ausführungsbeispiele (einschließlich des Falles des Einzelbusses) beschrieben sind, in dem elften Ausführungsbeispiel verwendet werden. Fig. 146 ist ein Blockdiagramm, das als ein zwölftes Ausführungsbeispiel in schematischer Form ein Beispiel einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet wird. Die Halbleiterspeichervorrichtung des zwölften Ausführungsbeispieles, das in Fig. 146 gezeigt ist, ist im wesentlichen die gleiche wie die Halbleiterspeichervorrichtung des in Fig. 140 gezeigten elften Ausführungsbeispieles, wobei der einzige Unterschied im Aufbau des Spaltendekodierers (Spaltendekodiereranordnung) 2120 liegt. Der Spaltendekodierer 2012 in der vorher beschriebenen Halbleiterspeichervorrichtung ist genau wie in normalen DRAMs so aufgebaut, daß er die Spaltenübertragungsgates nicht auf überlappende Weise auswählt. Genauer gesagt wird auf einem Bus ein Spaltenübertragungsgate ausgewählt und angeschaltet und Daten aus dem Leseverstärker 2100 werden auf den lokalen Datenbus 2201 und den globalen Datenbus 2202 ausgegeben und von dem Datenbusverstärker 2300g verstärkt. Danach wird ein Busvorladen durchgeführt, aber vor diesem Zeitpunkt müssen alle Spaltenübertragungsgates geschlossen sein. Der Grund ist der, daß da das Vorladen des Busses (2202) eine endliche Zeit erfordert, die Daten in dem Leseverstärker 2100 zerstört werden, wenn die Spaltenübertragungsgates während der Vorladeperiode nicht geschlossen sind. Jedoch besteht, wenn das PRD-Verfahren verwendet wird, kein Bedürfnis, eine Zeitdauer vorzusehen, während der alle Spaltenübertragungsgates geschlossen werden, da die Vorladeperiode selber eliminiert ist. Weiterhin erlaubt das PRD-Verfahren durch seine Natur das Überlappen der vorhergehenden Daten in die nächsten Daten; somit kann, bevor das Übertragungsgate in dem vorherigen Zyklus geschlossen wird, das nächste Übertragungsgate geöffnet werden, um die nächsten Daten auf den Datenbus auszugeben, wobei nicht erforderlich ist, daß das Spaltenübertragungsgate für ein Bit vorher geschlossen wird. In dem zwölften Ausführungsbeispiel wird der obige Vorteil vollständig im Aufbau des Spaltendekodierers 2120 verwendet. Fig. 147 ist ein Blockdiagramm, das ein Aufbaubeispiel des Spaltendekodierersystems in der Halbleiterspeichervorrichtung von Fig. 146 zeigt, und Fig. 148 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in der Halbleiterspeichervorrichtung von Fig. 146 zeigt. In Fig. 147 bezeichnen die Bezugszeichen 2120a und 2120b Spaltendekodierer (A und B) für zwei Gruppen von Spalten (geradzahlige und ungeradzahlige Spalten), 2121a und 2121b sind Spaltenvorkodierer (A und B) für die zwei Gruppen von Spalten und 2122a und 2122b sind Spaltenauswahlleitungs-Steuerpulserzeuger (CL-Pulserzeuger A und B) für die zwei Gruppen von Spalten. Das Bezugszeichen 2123 kennzeichnet einen Taktsignalerzeuger (-Former). Wie in Fig. 147 gezeigt ist, wird das Spaltendekodierersystem (die Spaltendekodiereranordnung 2120) des zwölften Ausführungsbeispieles von zwei Taktsignalen (CLK und /CLK) angetrieben und die erste Anzahl von Spaltendekodierern A (2120a), die von dem positiven logischen Taktsignal CLK angetrieben werden, und die zweite Anzahl von Spaltendekodierern B (2120b), die beispielsweise von dem invertierten logischen Taktsignal /CLK angetrieben werden, werden auf verschachtelte Weise von den Spaltenvorkodierern 2121a und 2121b angetrieben, um die Spaltenübertragungsgates mit einer hohen Geschwindigkeit anzutreiben, während ein bestimmtes Ausmaß an Überlappung von einem Übertragungsgate zum nächsten erlaubt ist. Hier wird dem Spaltenvorkodierer 2121a ein Spaltenadreßsignal und ein Taktsignal CLK für die geradzahligen Spalten zugeführt, während dem Spaltenvorkodierer 2121b ein Spaltenadreßsignal und ein Taktsignal /CLK für die ungeradzahligen Spalten zugeführt wird. In dem in Fig. 147 gezeigten Beispiel werden die komplementären Taktsignale CLK und /CLK direkt von außen zugeführt; jedoch wenn beispielsweise der Taktsignalerzeuger 2123 unter Verwendung einer PLL oder dergleichen vorgesehen ist, wie durch die gepunkteten Linien gezeigt ist, kann durch internes Erzeugen wesentlich präziserer Taktsignale CLK und /CLK aus dem Taktsignal CLK' ein Betrieb mit einer höheren Geschwindigkeit erreicht werden. Durch Zulassen der Auswahl der Spaltenübertragungsgates auf überlappende Weise, wie oben beschrieben wurde, wird es möglich, von einem Spaltenübertragungsgate auf das nächste innerhalb eines kürzeren Zeitintervalles umzuschalten, was zur Folge hat, daß eine Datenübertragung mit einer wesentlich höheren Geschwindigkeit realisiert werden kann, als wenn einfach die Vorladezeit eliminiert wird. Weiterhin kann, wenn das System nicht speziell so aufgebaut ist, daß es das Überlappen von Abschnitten der Spaltenübertragungsgates erlaubt, da das PRD-Verfahren von Natur aus ein Überlappen ohne Probleme zuläßt, das System mit einem größeren Zeitspielraum für das Spaltenübertragungs-Auswahlsignal (CL) ausgestattet werden. Wie in Fig. 148 gezeigt ist, werden durch sequentielles Ausgeben der Spaltenauswahlsignale CL0 bis CL7 Lesedaten als ein Ausgang des MUX 2330g (der Ausgang C des Datenbusverstärkers) erhalten, während die PRD-Verstärker 2310g und 2320g auf verschachtelte Weise von den Steuersignalen Φ1 und Φ2 (Φ1' und Φ2') angetrieben werden. Hier kann in dem zwölften Ausführungsbeispiel, wenn die Zeit, während der jedes Spaltenübertragungsgate geöffnet ist, länger gemacht wird, das auf den Datenbussen (2201 und 2202) erscheinende Potential erhöht werden, um den Betriebsspielraum zu erhöhen. Wenn die Zeit, während der das Spaltenübertragungsgate geöffnet ist, ungefähr gleich der in dem vorhergehenden elften Ausführungsbeispiel eingestellt wird, kann die Hochgeschwindigkeits-Datenübertragung weiter erhöht werden. Fig. 149 ist ein Blockdiagramm, das als ein dreizehntes Ausführungsbeispiel in schematischer Form ein Beispiel einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet ist. Die Halbleiterspeichervorrichtung des dreizehnten Ausführungsbeispieles, das in Fig. 149 gezeigt ist, weist im wesentlichen den gleichen Aufbau wie die Halbleiterspeichervorrichtung des in Fig. 146 gezeigten zwölften Ausführungsbeispieles auf, außer daß in dem dreizehnten Ausführungsbeispiel eine PMOS (P-Kanal-MOS-Transistor) Last 2413 für den globalen Datenbus (2202) vorgesehen ist. Genauergesagt ist ein PMOS-Transistor, der auf die Seite der hohen Speisespannung (Vcc) gezogen ist, für jeden der komplementären Busse bus und /bus (dem globalen Datenbus 2202) vorgesehen. Hier wird ein vorbestimmtes Laststeuersignal V1L an das Gate jedes PMOS-Transistors angelegt, so daß die Last nur dann angeschaltet wird, wenn der Datenbus verwendet wird. Das dreizehnte Ausführungsbeispiel behandelt den Fall, in dem, wenn nichts getan wird, das gesamte Buspotential (für beide der komplementären Busse) zur Seite des geringen Pegels fällt, beispielsweise wegen der Eigenschaften des NMOS-Transistors des Spaltenübertragungsgates oder weil die Anschubfähigkeit des Leseverstärkers 2100 auf die Seite des hohen Pegels gering ist. Das heißt in dem Fall eines herkömmlichen Bussystems wird, da ein Vorladen für jedes Bit durchgeführt wird, wenn das gesamte Buspotential zur Seite des geringen Pegels fällt, das Potential sofort auf den Vorladepegel (Zwischenpegel) zurückgebracht; in dem PRD-Verfahren andererseits fällt, da ein Busvorladen nicht für jedes Bit durchgeführt wird, das gesamte Buspotential beispielsweise auf die Seite des geringen Pegels. Bei dem PRD-Verfahren ist zwar wahr, daß Daten rekonstruiert werden können, wenn der Bus beispielsweise auf dem geringen Pegel festgehalten wird, aber der Betriebsspielraum wird dennoch etwas verringert. Fig. 150 ist ein Diagramm zur Erklärung, wie sich die Datenbus-Wellenform abhängig von der Anwesenheit oder Abwesenheit der Last in der Halbleiterspeichervorrichtung von Fig. 149 ändert. Der oberste Teil der Figur zeigt die Wellenform des Datenbusses (2202), wenn keine Last vorgesehen ist und der andere Teil zeigt die Wellenform des Datenbusses, wenn die Last 2413 vorgesehen ist. Wie aus Fig. 150 ersichtlich ist, fällt, wenn die Last nicht vorgesehen ist, das gesamte Potential des Busses (des globalen Datenbusses 2202) zur Seite des geringen Pegels, aber wenn die Last 2413 vorgesehen ist, wird der gesamte Pegel des Busses (des globalen Datenbusses 2202) auf dem Zwischenpegel gehalten. Hier weist die Last 2413 beispielsweise ungefähr die gleiche Größe wie der PMOS-Transistor (P-Kanal-MOS-Transistor) auf, der in der Klinke bzw. Verriegelung (2101) in dem Leseverstärker 2100 (vergleiche Fig. 144) verwendet ist, und führt zu einem vernachlässigbaren Anwachsen der Fläche. Auf diese Weise dient das Vorsehen der Last 2413 dazu, den Betriebsspielraum des Busverstärkers 2300g (2300) zu erhöhen. Die Fig. 151A bis 151I sind Diagramme, die verschiedene Beispiele der Last in der Halbleiterspeichervorrichtung von Fig. 149 zeigen. Wie zu sehen ist, können nicht nur Lasten des PMOS-Typs, sondern verschiedene andere Aufbauten, wie die in den Fig. 151A bis 151I, für die Last 2413 verwendet werden. Die Fig. 151A betrifft einen Aufbau, in dem als Last 2413 NMOS-Transistoren, die auf die Seite (Vcc) der Speisespannung mit einem hohen Pegel gezogen sind, für die komplementären Busse bus und /bus (den globalen Datenbus 2202) vorgesehen sind, und eine vorbestimmte Lastspannung (Spannung mit einem hohen Pegel) V2L an das Gate jedes NMOS-Transistors angelegt wird. Fig. 151B zeigt einen Aufbau, bei dem als die Last 2413 Widerstände, die mit der Speisespannung mit dem hohen Pegel verbunden sind, für die Busse bus und /bus vorgesehen sind, während Fig. 151C einen Aufbau darstellt, bei dem ein PMOS-Transistor, dessen Gate das Aktivierungssignal /en zugeführt wird, zwischen die in Fig. 151B gezeigten Widerstände und die Speisespannung mit dem hohen Pegel eingefügt ist. Genauer gesagt sind in dem Aufbau von Fig. 151A die auf die Seite (Vcc) der Speisespannung mit dem hohen Pegel gezogenen NMOS-Transistoren als die Last 2413 für die komplementären Busse bus und /bus (den globalen Datenbus 2202) vorgesehen und das vorbestimmte Laststeuersignal (Aktivierungssignal) V2L wird an das Gate jedes NMOS-Transistors angelegt, so daß die Last nur dann angeschaltet wird (verbunden wird), wenn der Datenbus verwendet wird. In dem in Fig. 151B gezeigten Aufbau sind die mit der Speisespannung mit dem hohen Pegel verbundenen Widerstände als die Last 2413 für die Busse bus und /bus vorgesehen, während in dem Aufbau von Fig. 151C der PMOS-Transistor, dessen Gate das Aktivierungssignal /en zugeführt wird, zwischen die in Fig. 151B gezeigten Widerstände und die Speisespannung mit dem hohen Pegel eingefügt ist. Das heißt, wenn PMOS- oder NMOS-Transistoren als die Last 2413 verwendet werden, kann die Last so aufgebaut sein, daß sie nur dann angeschaltet wird, wenn der Datenbus verwendet wird; andererseits sollte, wenn Widerstände verwendet werden, ein Transistor (PMOS in dem dargestellten Beispiel), dessen Schalten durch ein Steuersignal gesteuert wird, vorgesehen sein, wie in Fig. 151C gezeigt ist. Die Fig. 151D bis 151F betreffen jeweils den Fall, in dem das gesamte Buspotential (für beide komplementäre Busse) in Richtung der Seite des hohen Pegels ansteigt, wenn nichts gemacht wird. In Fig. 151D sind NMOS-Transistoren, die auf die Seite (Vss) der Speisespannung mit einem geringen Pegel gezogen sind, als die Last 2413 für die komplementären Busse bus und /bus vorgesehen, und ein vorbestimmtes Laststeuersignal (Aktivierungssignal) V3L wird an das Gate jedes NMOS-Transistors angelegt, so daß die Last nur dann angeschaltet wird (verbunden wird), wenn der Datenbus verwendet wird. In Fig. 151E sind mit der Speisespannung mit dem geringen Pegel verbundene Widerstände als Last 2413 für die Busse bus und /bus vorgesehen, während in Fig. 151F die NMOS-Transistoren in Fig. 151D durch PMOS-Transistoren ersetzt sind. Hier wird ein vorbestimmtes Laststeuersignal (Aktivierungssignal) V4L an das Gate jedes PMOS-Transistors angelegt. Die Fig. 151G bis 151I zeigen Beispiele, in denen die Last auf ein Potential (Vtt) gezogen ist, das verschieden von der Speisespannung mit dem hohen Pegel und der Speisespannung mit dem niedrigen Pegel ist. In Fig. 151G sind auf das obenerwähnte Potential (Vtt) gezogene PMOS-Transistoren als die Last 2413 für die komplementären Busse bus und /bus vorgesehen; in Fig. 151H sind NMOS-Transistoren vorgesehen; und in Fig. 151I sind aus PMOS- und NMOS-Transistoren aufgebaute Übertragungsgates vorgesehen. Hier kennzeichnen V5L bis V7L (/V7L) Steuersignale (Aktivierungssignale), durch die die Last nur dann angeschaltet wird (verbunden wird), wenn der Datenbus verwendet wird. Die Fig. 152 bis 154 zeigen Beispiele der Befestigungspositionen der Last in der Halbleiterspeichervorrichtung des dreizehnten Ausführungsbeispieles, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet ist. Neben dem in Fig. 149 gezeigten Aufbau, bei dem nur eine Last (2413) für jeden globalen Datenbus 2202 vorgesehen ist, sind verschiedene andere Aufbauten möglich; das heißt mehrere derartiger Lasten können voneinander beabstandet entlang dem globalen Datenbus 2202 (vergleiche Fig. 152) vorgesehen sein, oder können auf der Seite des lokalen Datenbusses 2201 (vergleiche Fig. 153) vorgesehen sein, oder die Lasten können für den globalen Datenbus 2202 und den lokalen Datenbus 2201 (vergleiche Fig. 154) vorgesehen sein. Fig. 155 ist ein Blockdiagramm, das als ein vierzehntes Ausführungsbeispiel in schematischer Form ein Beispiel einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet ist. Das vierzehnte Ausführungsbeispiel ist im wesentlichen das gleiche wie das vorhergehende dreizehnte Ausführungsbeispiel, außer daß die Last 2413 aus einem Paar von PMOS-Transistoren gebildet ist, die in Bezug auf die Busse kreuzweise verbunden sind. Wenn die Last 2413 aus einem PMOS-Transistorpaar gebildet ist, das in Bezug auf die komplementären Busse bus und /bus kreuzweise verbunden ist, wie in Fig. 155 dargestellt ist, wird in den komplementären Bussen das Ausmaß der Bewegung in Richtung des hohen Pegels größer als wenn eine einfache Last verwendet ist, wie in dem dreizehnten Ausführungsbeispiel. Weiterhin erhöht sich in dem Fall des dreizehnten Ausführungsbeispieles (Fig. 149) das Buspotential, sei es auf einem hohen Pegel oder auf einem niedrigen Pegel, in Richtung des hohen Potentials (hohen Pegels) mit gleichmäßiger Geschwindigkeit, aber in dem Fall des vierzehnten Ausführungsbeispieles ist das Ausmaß der Bewegung in Richtung des hohen Pegels verringert, wenn sich der Datenbus in Richtung des geringen Potentials (geringen Pegels) bewegt. Genauergesagt verhindert das vierzehnte Ausführungsbeispiel nicht nur, daß der Datenbus (2202) auf einem bestimmten Potential festgehalten wird, sondern liefert weiterhin einen Verstärkungseffekt, um die Busantriebsfähigkeit des Leseverstärkers (2100) zu unterstützen. Demgemäß kann der Betriebsspielraum weiter erhöht werden. Fig. 156 ist ein Diagramm, das einen Vergleich der Datenbuswellenformen zeigt, wenn die Last gemäß dem dreizehnten und vierzehnten Ausführungsbeispiel vorgesehen ist, wobei das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet ist. Wie aus dem Vergleich der Wellenform des dreizehnten Ausführungsbeispieles, die in dem obersten Teil von Fig. 156 gezeigt ist, und der Wellenform des fünfzehnten Ausführungsbeispieles, die in dem anderen Teil gezeigt ist, ersichtlich ist, kann das vierzehnte Ausführungsbeispiel eine weitere Vergrößerung des Betriebsspielraumes des Busverstärkers (des Datenbusverstärkers 2300 des PRD-Typs) ermöglichen. In dem in Fig. 155 gezeigten Beispiel ist anzumerken, daß ein zusätzlicher PMOS-Transistor, dessen Gate ein Aktivierungssignal /en zugeführt wird, vorgesehen ist, um die Last 2413 auszuschalten, wenn der Datenbus nicht verwendet wird. Fig. 157 ist ein Diagramm, das ein modifiziertes Beispiel der Last zeigt, die zur Verwendung in der Halbleiterspeichervorrichtung von Fig. 155 geeignet ist. Wenn in dem vierzehnten Ausführungsbeispiel der Datenbus dazu neigt, sich auf die Seite des hohen Potentials (hohen Pegels) zu verschieben, sollte das kreuzweise verbundene PMOS-Paar, das die Last in Fig. 155 bildet, durch ein kreuzweise verbundenes NMOS-Paar ersetzt werden und das kreuzweise verbundene NMOS-Paar sollte auf die Seite des geringen Potentials (geringen Pegels) gezogen werden, wie in Fig. 157 gezeigt ist. In dem modifizierten Beispiel von Fig. 157 ist weiterhin anzumerken, daß ein zusätzlicher NMOS-Transistor, dessen Gate das Aktivierungssignal en zugeführt wird, vorgesehen ist, so daß die Last 2413 ausgeschaltet wird (ausgeschlossen wird), wenn der Datenbus nicht verwendet wird. In Bezug auf die Anbringungsposition der Last 2413 kann auch in dem vierzehnten Ausführungsbeispiel nur eine einzige derartige Last für den globalen Datenbus 2202 vorgesehen sein, oder mehrere derartiger Lasten können beabstandet entlang dem globalen Datenbus 2202 vorgesehen sein; alternativ können die Last oder die Lasten nur auf der Seite des lokalen Datenbusses 2201 für den globalen Datenbus 2202 und den lokalen Datenbus 2201 vorgesehen sein, wie vorher unter Bezug auf die Fig. 152 bis 154 beschrieben wurde. Fig. 158 ist ein Blockdiagramm, das als ein fünfzehntes Ausführungsbeispiel in schematischer Form ein Beispiel einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet ist. Die Halbleiterspeichervorrichtung des fünfzehnten Ausführungsbeispieles ist im wesentlichen die gleiche wie die des dreizehnten Ausführungsbeispieles, das in Fig. 149 gezeigt ist, oder des in Fig. 153 gezeigten vierzehnten Ausführungsbeispieles, wobei der einzige Unterschied im Aufbau des Leseverstärkers 2100 besteht. Genauergesagt ist in dem fünfzehnten Ausführungsbeispiel der Leseverstärker 2100 als Direktleseverstärker (gateempfangender Leseverstärker) aufgebaut, der die Pegel der Bitleitungen direkt verstärkt und sie auf zwei Datenbussen (RDB, /RDB) ausgibt. Fig. 159 ist ein Schaltungsdiagramm, das ein Beispiel des Leseverstärkers zeigt, der zur Verwendung in der Halbleiterspeichervorrichtung von Fig. 158 geeignet ist. In Fig. 159 kennzeichnet das Bezugszeichen 2103 eine Bitleitungs-Vorladeschaltung, 2104 ist ein Bitleitungs-Übertragungsgate, 2105 ist eine Lesesteuerungsschaltung (Leseverstärkerstufe), 2106 ist eine Schreibsteuerungsschaltung, und 2107 ist eine Verriegelungsschaltung. Weiterhin kennzeichnet das Bezugszeichen BTE ein Bitleitungs-Übertragungs- Aktivierungssignal, RDB und /RDB sind Lesedatenbusse, WDB und /WDB sind Schreibdatenbusse, WE ist ein Schreibaktivierungssignal, PLE und NLE sind PMOS- bzw. NMOS-Verriegelungs-Aktivierungssignale, Vpr ist ein Bitleitungs-Vorladepegel und PRE ist ein Bitleitungs-Vorladesignal. In dem in Fig. 159 gezeigten Leseverstärker empfängt im Unterschied zum herkömmlichen Verriegelungstyp (zum Beispiel dem in Fig. 144 gezeigten), die Lesesteuerungsschaltung 2105 Lesedaten von den Gates und gibt die Daten direkt auf den Lesedatenbussen RDB und /RDB aus. Mit dieser Anordnung kann die Datenzugriffszeit weiter verringert werden. Hinsichtlich dessen, daß die Datenzugriffszeit verringert wird, besteht kein Unterschied zum herkömmlichen Gate-empfangenden Leseverstärker, aber es ist hier anzumerken, daß eine weitere Verringerung der Zugriffszeit durch Verwendung der Leseverstärkerstufe des Gate-empfangenden Lesetyps (der Lesesteuerungsschaltung 2105), nicht des herkömmlichen Leseverstärkers des Verriegelungstyps (zum Beispiel des in Fig. 144 gezeigten), in Kombination mit dem Bus des PRD-Typs erreicht werden kann. In dem Bussystem, in dem das PRD-Verfahren verwendet ist, besteht, wenn die Potentiale der komplementären Busse sich vollständig auf einem hohen Pegel "H" und einem niedrigen Pegel "L" befinden, falls die Daten in dem Leseverstärker und die Daten auf den Bussen einander entgegengesetzt sind, im schlimmsten Fall die Gefahr, daß die Daten in dem Leseverstärker invertiert (zerstört) werden, wenn die Zeit, während der das Spaltenübertragungsgerät geöffnet ist, länger als eine bestimmt Zeit ist. Das ergibt eine Grenze für die Zeit, während der das Spaltenübertragungssystem geöffnet werden kann, wenn der herkömmliche Verstärker des Verriegelungstyps verwendet wird. Es ist natürlich möglich, dieses Problem in dem Verriegelungstyp durch Optimierung des Aufbaus zu vermeiden, aber wenn der Leseverstärker des Gate-empfangenden Lesetyps (Direktleseverstärker) verwendet wird, wie in dem fünfzehnten Ausführungsbeispiel, kann, da die Daten in dem Leseverstärker durch die Potentiale der Datenbusse (RDB, /RDB) relativ unbeeinflußt bleiben, nicht nur eine höhere Geschwindigkeit erreicht werden, sondern auch die Betriebs- und Aufbauspielräume können dramatisch verbessert werden. Für ein Beispiel eines Direktleseverstärkers wird beispielsweise Bezug genommen auf G. Kitsukawa et. al., "A 23-ns 1-Mb BiCMOS DRAM", IEEE Journal of Solid-State Circuits, Vol. 25, No. 5, October 1990. Fig. 160 ist ein Wellenformdiagramm zur Erklärung eines Beispieles der Betriebsweise der Halbleiterspeichervorrichtung von Fig. 158. Das Wellenformdiagramm von Fig. 160 betrifft einen Lesebetriebsschritt mit einer Burstlänge 8 (in Blöcken von acht Bits: CL0 bis CL7), das den Fall zeigt, bei dem der Vorladepegel (Vpr) des Busses (RDB, /RDB), auf einen hohen Pegel "H" (Vcc) gesetzt ist. Durch Erhöhen des Busvorladepegels, wie gezeigt ist, kann die Busantriebsfähigkeit des Gate-empfangenden NMOS-Leseverstärkers erhöht werden. In diesem Falle ist es von Vorteil, eine geringere Last zu verwenden. Fig. 161 ist ein Wellenformdiagramm zur Erklärung eines weiteren Beispieles der Betriebsweise der Halbleiterspeichervorrichtung von Fig. 158. Das Wellenformdiagramm von Fig. 161 betrifft einen Lesebetriebsschritt mit einer Burstlänge 16 (in Blöcken von sechzehn Bits: CL0 bis CL7), das den Fall zeigt, bei dem der Busvorladepegel auf einen Zwischenpegel zwischen den hohen Pegel "H" und einen niedrigen Pegel "H", aber näher zum hohen Pegel eingestellt wird. In diesem Fall ist die Lastfähigkeit im Vergleich zu dem Fall von Fig. 160 erhöht. In dem fünfzehnten Ausführungsbeispiel wird ein Gate-empfangender NMOS-Leseverstärker verwendet, aber statt dessen kann ein Gate-empfangender PMOS-Leseverstärker verwendet werden. Fig. 162 ist ein Schaltungsdiagramm, das als ein sechzehntes Ausführungsbeispiel den Aufbau eines wesentlichen Teils einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung angewendet ist. Wie in Fig. 162 gezeigt ist, ist in dem sechzehnten Ausführungsbeispiel die Gate-empfangende NMOS-Leseverstärkerstufe (die Lesesteuerungsschaltung 2105) des fünfzehnten Ausführungsbeispieles, das in Fig. 159 gezeigt ist, durch eine Gate-empfangende Leseverstärkerstufe (Lesesteuerungsschaltung 2105') ersetzt. Ansonsten ist der Aufbau der gleiche wie der des fünfzehnten Ausführungsbeispieles. Wenn der Direktleseverstärker in Kombination mit dem PRD-Verfahren verwendet wird, ist der CMOS-Aufbau für die Lesesteuerungsschaltung 2105' vom Gesichtspunkt des Betriebes her vorzuziehen, obwohl die erforderliche Schaltungsfläche erhöht ist. Fig. 163 ist ein Blockdiagramm, das als ein siebzehntes Ausführungsbeispiel in schematischer Form ein Beispiel einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet ist. Das siebzehnte Ausführungsbeispiel hat im wesentlichen den gleichen Aufbau als das vorher beschriebene vierzehnte Ausführungsbeispiel von Fig. 155, außer daß im Unterschied zum vierzehnten Ausführungsbeispiel die Busse nicht zwischen dem lokalen Datenbus 2201 und dem globalen Datenbus 2202 aufgeteilt sind und der Schreibverstärker 2010 und der Busverstärker (Datenbusverstärker des PRD-Typs) 2300 für jeden Datenbus 2200 vorgesehen sind. Weiterhin sind die Last 2413 und die Datenbus-Vorladeschaltung 2402 ebenso für jeden Datenbus 2200 vorgesehen. Genauer gesagt empfängt und verstärkt jeder Datenbusverstärker 2300 des PRD-Typs in direkter Weise Daten, die von den Spaltenübertragungsgates übertragen wurden. Der hier verwendete Datenbusverstärker 2300 des PRD-Typs ist der gleiche, wie der in dem vierzehnten Ausführungsbeispiel verwendete. Fig. 164 ist ein Diagramm, das ein Beispiel der Betriebswellenform des Busses und des Busverstärkers in der Halbleiterspeichervorrichtung von Fig. 163 zeigt, und Fig. 165 ist ein Diagramm, das ein weiteres Beispiel der Betriebswellenform des Busses und des Busverstärkers in der Halbleiterspeichervorrichtung von Fig. 163 zeigt. Wie in Fig. 164 gezeigt ist, kann in dem siebzehnten Ausführungsbeispiel, da der Datenbus 2200 nicht als ein langer Bus, wie zum Beispiel als lokale und globale Datenbusse (2201 und 2202) ausgebildet ist, das heißt, da die Länge des Datenbusses 2200 geringer ist, die Busamplitude höher gemacht werden und der Betriebsspielraum somit erhöht werden. Das bedeutet, daß wenn die Spaltenauswahl-Zykluszeit verringert ist und der Busamplitudenpegel ungefähr gleich dem in dem vierzehnten Ausführungsbeispiel eingestellt wird, das in Fig. 165 gezeigt ist, sogar eine höhere Übertragungsrate erreicht werden kann. Dieser Effekt des siebzehnten Ausführungsbeispieles wird nicht erhalten, da die Busse, die zwischen dem lokalen Datenbus (2201) und dem globalen Datenbus (2202) aufgeteilt waren, zu einem Datenbus 2200 kombiniert sind. Es ist jedoch anzumerken, daß sogar in dem Fall, in dem Datenbusse beispielsweise auf eine hierarchische Weise organisiert sind, ein ähnlicher Effekt erhalten werden kann, wenn die gesamte Buslänge verringert wird, um die Zeitkonstante des Busses zu verringern. Im allgemeinen werden in einer Halbleiterspeichervorrichtung, ob sie des PRD-Typs oder eines anderen Typs ist, Daten von Leseverstärkern auf den lokalen Datenbus und den lokalen Datenbus (in einigen Aufbauten gibt es keine lokalen Datenbusse) ausgegeben und in den Datenbusverstärker eingespeist, der am Ende der Speicheranordnung (Speicherzellenanordnung) angeordnet ist, um verstärkt zu werden. Wenn die Einheitsgröße der Speicheranordnung groß ist, wird der Unterschied des Abstandes des Leseverstärkers zum Busverstärker abhängig von der Position des Leseverstärkers beträchtlich. Als Folge tritt ein Unterschied in der Zeit auf, die zwischen dem Moment, wenn das Spaltenübertragungsgate geöffnet wird, bis die Daten bei dem Busverstärker ankommen, verstreicht. Genauer gesagt besteht bei einem Betrieb, bei dem der Unterschied in der Zeit, die notwendig ist, damit die Daten bei dem Datenbusverstärker ankommen, groß in Bezug auf die Datenübertragungsrate ist, in dem Fall des PRD-Verfahrens die Gefahr, daß ein fehlerhafter Betrieb stattfindet, da der Busverstärker von dem Taktsignal betrieben wird. Somit kann, wenn die Datenzeitverschiebung in Folge der Leseverstärkerposition eliminiert werden kann, die durch das PRD-Verfahren erreichte hohe Betriebsfrequenz weiter erhöht werden. In dieser Hinsicht betrifft das im folgenden beschriebene achtzehnte Ausführungsbeispiel den Aufbau und die Betriebsweise einer Speicheranordnung (Halbleiterspeicheranordnung), die die Datenschrittverschiebung kompensiert. Fig. 166 ist ein Blockdiagramm, das als das achtzehnte Ausführungsbeispiel in schematischer Form den Aufbau eines wesentlichen Teiles einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung angewendet ist. In Fig. 166 bezeichnet das Bezugszeichen 2002a einen Hauptwortdekodierer, 2002b ist ein Unterwortdekodierer, 2100 ist eine Leseverstärkeranordnung, 2201 ist ein lokales Datenbuspaar, 2202 ist ein globales Datenbuspaar, und 2300 ist ein Datenbusverstärker (Datenbusverstärker des PRD-Typs). Die in Fig. 166 gezeigte Halbleiterspeichervorrichtung ist ein Teil einer 32-Mbit-Speicherzellenanordnung (ein 16-Mbit (16M)-Block, der die Hälfte der Speicherzellenanordnung bildet, ist gezeigt). Der 16M-Block ist in acht kleinere Blöcke (2M pro Block) in der Zeilenrichtung (X-Richtung: vertikale Richtung) aufgeteilt. Hier umfaßt jeder 2M-Block Speicherzellenanordnungen 2001, Unterwort­ dekodiereranordnungen 2002b, Lesespeicheranordnungen 2100, lokale Datenbusse 2201, globale Datenbusse 2202 etc. und ein Busverstärker 2300 ist für jeden globalen Datenbus 2202 vorgesehen. Jeder Datenbus (2201, 2202) ist ein Bus des PRD-Typs und der Datenbusverstärker 2300 ist auch ein Busverstärker des PRD-Typs. Fig. 167 ist ein Diagramm, das ein Beispiel des Busverstärkers in der Halbleiterspeichervorrichtung von Fig. 166 zeigt, Fig. 168 ist ein Schaltungsdiagramm, das ein Beispiel des PRD-Verstärkeraufbaus in dem Busverstärker von Fig. 167 zeigt, und Fig. 169 ist ein Schaltungsdiagramm, das ein Beispiel eines Multiplexers in dem Busverstärker von Fig. 167 zeigt. Hier entsprechen die Fig. 167 bis 169 den vorher in Verbindung mit dem elften Ausführungsbeispiel gezeigten Fig. 141 bis 143. Fig. 170 ist ein Blockdiagramm, das ein Aufbaubeispiel eines Spaltendekodierersystemes in der Halbleiterspeichervorrichtung des achtzehnten Ausführungsbeispieles zeigt, bei dem das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung verwendet ist. In Fig. 170 bezeichnen die Bezugszeichen 2120a und 2120b Spaltendekodierer (A und B) für zwei Gruppen von Spalten (geradzahlige und ungeradzahlige Spalten), 2121a und 2121b sind Spalten-Vorkodierer (A und B) für die zwei Gruppen von Spalten, und 2122a' und 2122b' sind Spaltenauswahlleitungs-Steuerpulserzeugungsschaltungen mit einer Verzögerungseinstellfunktion (CL-Pulserzeugungsschaltungen A und B mit einer Verzögerungseinstellfunktion) für die zwei Gruppen von Spalten. Das Bezugszeichen 2123 kennzeichnet einen Taktsignalerzeuger (-former). Wie in Fig. 170 gezeigt ist, wird das Spaltendekodierersystem (die Spaltendekodiereranordnung 2120) des achtzehnten Ausführungsbeispieles von zwei Taktsignalen (CLK, und /CLK) angetrieben, und die erste Anzahl der Spaltendekodierer A (2120a), die von dem positiven logischen Taktsignal CLK angetrieben ist und die zweite Anzahl von Spaltendekodierern B (2120b), die beispielsweise von dem invertierten logischen Taktsignal /CLK angetrieben sind, werden auf verschachtelte Weise von den Spalten-Vorkodierern 2121a und 2121b angetrieben, um die Spaltenübertragungsgates mit einer hohen Geschwindigkeit anzutreiben, während sie ein bestimmtes Ausmaß an Überlappung von einem Spaltenübertragungsgate zum nächsten erlauben. Hier wird dem Spalten-Vorkodierer 2121a ein Spaltenadreßsignal und ein Taktsignal CLK für die geradzahligen Spalten zugeführt, während dem Spalten-Vorkodierer 2121b ein Spaltenadreßsignal und ein Taktsignal /CLK für die ungeradzahligen Spalten zugeführt wird. Genauer gesagt werden ein Signal mit dekodierten Spaltenadressen und ein Spaltenpulssignal den Spaltendekodierern 2120a und 2120b zugeführt, und nachdem eine Adresse aufgebaut wurde, wird ein Spaltenpuls (Spaltenauswahlleitungs-Steuerpuls CL) zugeführt, mit dem das Spaltenübertragungsgate synchron arbeitet. Andererseits werden das Taktsignal (CLK) und eine Zeilenadresse des RAS-Typs (vorkodiertes Adreßsignal) den CL-Puls-Erzeugungsschaltungen mit einer Verzögerungseinstellfunktion, 2122a' und 2122b', zugeführt. Das vorkodierte Adreßsignal ist ein Zeilenadreßsignal (3 Bits) zum Spezifizieren von einem der acht Blöcke. In dem dargestellten Beispiel wird ein vorkodiertes 3-Bit-Signal als das Zeilenadreßsignal eingegeben, aber das Zeilenadreßsignal ist nicht auf diesen bestimmten Typ beschränkt; das einzige Erfordernis ist, ein Adreßsignal des RAS-Typs einzugeben, das einen Block auswählen kann. In dem in Fig. 170 gezeigten Beispiel werden die komplementären Taktsignale CLK und /CLK direkt von außen zugeführt; wenn jedoch beispielsweise der Taktsignalerzeuger 2123 unter Verwendung eines PLL oder dergleichen vorgesehen ist, wie durch die gepunkteten Linien dargestellt ist, kann durch internes Erzeugen von viel schärferen Taktsignalen CLK und /CLK aus dem Taktsignal CLK' ein Betrieb mit einer höheren Geschwindigkeit erreicht werden. Fig. 171 ist ein Diagramm, das ein Beispiel der CL-Puls-Erzeugungsschaltung (CL-Puls- Erzeugungsschaltungen mit einer Verzögerungseinstellfunktion, 2122a' und 2122b') in Fig. 170 zeigt. Wie in Fig. 171 gezeigt ist, ist die CL-Puls-Erzeugungsschaltung mit einer Verzögerungseinstellschaltung, 2122a' (2122b') des achten Ausführungsbeispieles so aufgebaut, daß die Kapazität des auf der Seite jeder Source jedes NMOS vorgesehene Kapazität gemäß der vorkodierten RAS-Adresse (C0 < C1 . . . < C7) variiert wird, um einen Spaltenpuls (Spaltenauswahlleitungs-Steuerpuls CL) zu erzeugen, so daß der Puls früher ansteigt, als der Abstand von dem Datenbusverstärker (2300) ansteigt. Das heißt, die CL-Puls-Erzeugungsschaltung 2122a' erzeugt den Spaltenpuls CL so, daß ein Spaltenübertragungsgate, das weiter von dem Datenbusverstärker entfernt ist, früher aktiviert wird, in anderen Worten, daß der Zeitpunkt zum Übertragen von Daten von dem Leseverstärker 2100 auf den Datenbus (2201, 2202) nach vorne geschoben wird, wenn sich der Abstand von der Anordnung 2001 zum Datenbusverstärker 2300 erhöht. Hier können, wenn die CL-Puls-Erzeugungsschaltung so aufgebaut ist, daß sie den CL-Puls zum gleichen Zeitpunkt unabhängig vom Abstand von der CL-Puls-Erzeugungsschaltung und dem Datenbusverstärker erzeugt, die in dem Datenbusverstärker verwendeten Steuersignale (Φ1, Φ2) für Leseverstärker, die näher zu der Spaltenauswahlsignal-Erzeugungsschaltung und dem Datenbusverstärker angeordnet sind, zu einem früheren Zeitpunkt erzeugt werden, und für Leseverstärker, die weiter weg von der Spaltenauswahlsignal-Erzeugungsschaltung und dem Datenbusverstärker angeordnet sind, zu einem späteren Zeitpunkt erzeugt werden, und die Steuersignale können zu einem geeigneten Zeitpunkt bestimmt werden, wenn die ankommenden Daten wirksam werden (zum Beispiel an einem hinteren Abschnitt der Bitzeit). Fig. 172 ist ein Diagramm zur Erklärung der Betriebsweise der CL-Puls-Erzeugungsschaltung (CL-Puls-Erzeugungsschaltung mit einer Verzögerungseinstellfunktion), die in Fig. 171 gezeigt ist. Daten (Lesedaten) bewegen sich entlang dem lokalen Datenbus 2201 und dem globalen Datenbus 2202 und kommen an dem Datenbusverstärker 2300 (2300g) an. Die erforderliche Zeit für die aus einer Anordnung (Speicherzellenanordnung 2001) ausgelesenen Daten, um bei dem Datenbusverstärker 2300 anzukommen, erhöht sich, wenn der Abstand von der Anordnung zu dem Datenbusverstärker sich erhöht. Somit erzeugt die CL-Puls-Erzeugungsschaltung 2122a' (2122b') einen derartigen Spaltenpuls CL, der für Speicheranordnungen, die weiter weg von dem Datenbusverstärker 2300 angeordnet sind, wie in Fig. 172 gezeigt ist, früher ansteigt, wodurch gewährleistet ist, daß aus irgendeiner Anordnung ausgelesene Daten zur gleichen Zeit bei dem Datenbusverstärker 2300 ankommen. Genauergesagt wird in den CL-Puls-Erzeugungsschaltungen mit einer Verzögerungseinstellfunktion, 2122a' und 2122b', die Pulsanstiegszeit dergestalt gesteuert, daß die Summe der Verzögerung durch den Datenbus und der Verzögerung durch die Signalleitung, die das Spaltenübertragungsgate antreibt, verschoben wird. Hierdurch wird ermöglicht, daß Daten immer zum gleichen Zeitpunkt bei dem Datenbusverstärker 2300 ankommen und somit kann eine konstante Datenentscheidungsperiode immer aufrechterhalten werden. Da der Busverstärker des PRD-Typs durch das Taktsignal betrieben wird, kann ein fehlerhafter Betrieb des Verstärkers bei einem Hochgeschwindigkeitsbetrieb durch Sicherstellung, daß Daten immer zum gleichen Zeitpunkt ankommen, verhindert werden. Mit diesem Verfahren kann der Speicherbus des PRD-Typs mit einer höheren Geschwindigkeit auf einem höheren Pegel betrieben werden. In dem obigen Beispiel ist der 32M-Block in acht Blöcke in der Zeilenrichtung unterteilt, aber die Anzahl der Blöcke muß natürlich nicht notwendigerweise auf diese spezielle Zahl beschränkt sein, noch ist die Speicherkapazität auf irgendeine bestimmte Kapazität beschränkt. Weiterhin kann als alternatives Verfahren die Anstiegszeit des Spaltenpulssignales (CL) entsprechend dem Abstand des Zeilenblockes von dem Datenbusverstärker verfrüht oder verzögert werden, wenn sich der Abstand des Blockes von dem Datenbusverstärker verringert. In dem obigen Beispiel ist jeder lokale Datenbus auf eine solche Länge eingestellt, daß er keine Zeitverschiebung auf dem lokalen Datenbus bewirkt. Fig. 173 ist ein Diagramm, das ein weiteres Beispiel des Busverstärkers in der Halbleiterspeichervorrichtung von Fig. 166 zeigt, Fig. 174 ist ein Schaltungsdiagramm, das ein Beispiel des PRD-Verstärkeraufbaus in dem Busverstärker von Fig. 173 zeigt und Fig. 175 ist ein Schaltungsdiagramm, das ein Beispiel der Verriegelung in dem Busverstärker von Fig. 173 zeigt. Hier entsprechen die Fig. 173 bis 175 den vorher in Verbindung mit dem neunten Ausführungsbeispiel gezeigten Fig. 129 bis 131. Wenn der Aufbau des vorher beschriebenen neunten Ausführungsbeispieles angewendet wird, kann auch eine Datenübertragung mit einer höheren Geschwindigkeit als bei der Halbleiterspeichervorrichtung des Standes der Technik erreicht werden, obwohl die Übertragungsrate geringer als im Falle des in den obigen Fig. 167 bis 169 gezeigten Busverstärkers ist. Andererseits besteht, wenn der Aufbau des Busverstärkers (des Datenbusverstärkers 2300e des PRD-Typs), der in den Fig. 173 bis 175 gezeigt ist, angewendet wird, der Vorteil, daß die Schaltungsfläche im Vergleich zu dem in Fig. 167 bis 169 gezeigten Busverstärker (2300g) verringert werden kann. Fig. 176 ist ein Blockdiagramm, das ein weiteres Aufbaubeispiel des Spaltendekodierersystems in der Halbleiterspeichervorrichtung des achtzehnten Ausführungsbeispieles zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung angewendet ist. Wie aus dem Vergleich zwischen den Fig. 176 und 170 ersichtlich ist, weist das in Fig. 176 gezeigte Spaltendekodierersystem keine Verschachtelung auf, aber der Spaltendekodierer 2120 wird von dem Taktsignal (dem positiven logischen Taktsignal CLK) betrieben. Wie bereits bei der Erklärung der Fig. 170 erwähnt wurde, kann der Taktsignalerzeuger unter Verwendung eines PLL oder dergleichen, wie durch die gepunkteten Linien in Fig. 176 gezeigt ist, vorgesehen sein, wobei in diesem Fall ein sogar noch schärferes Taktsignal CLK intern aus dem Taktsignal CLK' erzeugt werden kann. Fig. 177 ist ein Blockdiagramm, das als ein neunzehntes Ausführungsbeispiel in schematischer Form den Aufbau eines wesentlichen Abschnittes einer Halbleiterspeichervorrichtung zeigt, bei der das Signalübertragungssystem gemäß dem fünften Modus der vorliegenden Erfindung angewendet ist, und Fig. 178 ist ein Diagramm, das ein Beispiel der CL-Puls-Erzeugungsschaltung zeigt, die zur Verwendung in der Halbleiterspeichervorrichtung von Fig. 177 geeignet ist. Hier entsprechen die Fig. 177 und 178 den Fig. 166 und 171, die das obenbeschriebene achtzehnte Ausführungsbeispiel darstellen. Wie in Fig. 177 gezeigt ist, ist in dem neunzehnten Ausführungsbeispiel der 16M-Speicherzellenanordnungs (Speicheranordnungs)-Block in vier kleinere Blöcke in der Zeilenrichtung (X-Richtung: Vertikalrichtung) unterteilt. Ansonsten ist der Aufbau der gleiche wie der des achtzehnten Ausführungsbeispieles. Jedoch werden, wie in Fig. 178 gezeigt ist, die Verzögerungswerte in der CL-Puls-Erzeugungsschaltung (CL-Puls-Erzeugungsschaltungen mit einer Verzögerungseinstellfunktion, 2122a' und 2122b'), nicht durch Variation der Kapazität des auf der Seite der Source jedes NMOS-Transistors vorgesehenen Kapazität, sondern durch die Anzahl der kaskadenförmig angeordneten Verzögerungsstufen (NAND-Gate/Invertierer-Verzögerungseinheiten) gesteuert, die so angeordnet sind, daß sie einen Spaltenpuls (Spaltenauswahlleitungs-Steuerpuls CL) dergestalt erzeugen, daß der Puls für Speicheranordnungen, die weiter weg von dem Datenbusverstärker (2300) angeordnet sind, früher ansteigt. Es ist nicht notwendig zu sagen, daß der Verzögerungsstufenaufbau auf verschiedene Arten modifiziert werden kann. Obwohl jedes Ausführungsbeispiel in dem fünften Modus der vorliegenden Erfindung unter Anwendung auf eine Halbleiterspeichervorrichtung (DRAM) beschrieben worden ist, ist anzumerken, daß die Anwendung des Signalübertragungssystems auf die vorliegende Erfindung nicht auf ein DRAM beschränkt ist. Viele verschiedene Ausführungsbeispiele der vorliegenden Erfindung können gebaut werden, ohne vom Umfang und Schutzbereich der vorliegenden Erfindung abzuweichen, und es ist anzumerken, daß die vorliegende Erfindung nicht auf die in dieser Beschreibung beschriebenen speziellen Ausführungsbeispiele beschränkt ist, außer wie in den beigefügten Ansprüchen definiert ist.

Claims (163)

1. Signalübertragungssystem, dadurch gekennzeichnet, daß eine Antwortzeit einer Signalübertragungsleitung ungefähr gleich der oder größer als die Länge eines übertragenen Symboles gesetzt ist.

2. Signalübertragungssystem gemäß Anspruch 1, dadurch gekennzeichnet, daß ein Abschlußwiderstand, der an einem oder beiden Enden der Signalübertragungsleitung vorgesehen ist, größer als eine charakteristische Impedanz der Signalübertragungsleitung gesetzt ist.

3. Signalübertragungssystem gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß zumindest ein Widerstand in Reihe mit der Signalübertragungsleitung vorgesehen ist oder die Signalübertragung so aufgebaut ist, daß sie in sich selber einen Widerstand aufweist.

4. Signalübertragungssystem gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Signale zwischen mehreren Schaltungsblöcken übertragen werden.

5. Signalübertragungssystem gemäß Anspruch 4, dadurch gekennzeichnet, daß zumindest einer der mehreren Schaltungsblöcke eine Empfängerschaltung zum Empfangen eines in der Signalübertragungsleitung empfangenen Signales aufweist und die Empfängerschaltung eine Teilantwort-Detektionseinheit zum Detektieren einer Teilantwort, die das Signal zeigt, und eine Signallogik-Entscheidungseinheit zum Fällen einer logischen Entscheidung über das Signal umfaßt.

6. Signalübertragungssystem gemäß Anspruch 5, dadurch gekennzeichnet, daß die Teilantwort-Detektionseinheit eine Zwischensymbolinterferenz-Bestimmungseinheit zum Bestimmen von Zwischensymbolinterferenz auf der Basis eines vorher empfangenen Signales und einer Subtrahiereinheit zum Subtrahieren der bestimmten Zwischensymbolinterferenz von einem tatsächlich gegenwärtig empfangenen Signal aufweist.

7. Signalübertragungssystem gemäß Anspruch 6, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit so aufgebaut ist, daß sie eine Summe linearer Gewichtungen von vorhergehenden Entscheidungswerten erhält.

8. Signalübertragungssystem gemäß Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit ein Schieberegister zum Halten vorhergehender Informationen und eine Gewichtungseinheit zum Gewichten von in dem Schieberegister gehaltenen Daten aufweist.

9. Signalübertragungssystem gemäß Anspruch 8, dadurch gekennzeichnet, daß die Gewichtungseinheit aus mehreren Widerständen aufgebaut ist.

10. Signalübertragungssystem gemäß Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Gewichtungseinheit aus mehreren Kapazitäten und Schaltern aufgebaut ist.

11. Signalübertragungssystem gemäß Anspruch 6, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit so aufgebaut ist, daß sie nichtlineare Gewichtungen von vorhergehenden Entscheidungswerten erhält.

12. Signalübertragungssystem gemäß Anspruch 11, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit ein Schieberegister zum Halten vorhergehender Bitinformationen und eine Speichereinheit zum Speichern vor Bestimmungsdaten, die den in dem Schieberegister gehaltenen Daten entsprechen, aufweist.

13. Signalübertragungssystem gemäß einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit eine Akkumulationseinheit zum Akkumulieren eines analogen Wertes des vorher empfangenen Signales und eine Zwischensymbolinterferenz-Erzeugungseinheit zum Erzeugen von Zwischensymbolinterferenz aus dem analogen Wert aufweist.

14. Signalübertragungssystem gemäß Anspruch 13, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheiten so aufgebaut sind, daß sie eine linear gewichtete Summe eines analogen Wertes eines ein Taktsignal vorher empfangenen Signales und eines festen analogen Referenzwertes berechnet.

15. Signalübertragungssystem gemäß Anspruch 14, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit mit mehreren Schalteinheiten und Kapazitätseinheiten versehen ist.

16. Signalübertragungssystem gemäß einem der Ansprüche 4 bis 15, dadurch gekennzeichnet, daß die mehreren Schaltungsblöcke integrierte Halbleiterschaltungschips sind und das Signalübertragungssystem als ein Bussystem aufgebaut ist, das die mehreren integrierten Halbleiterschaltungschips verbindet.

17. Signalübertragungssystem gemäß Anspruch 16, dadurch gekennzeichnet, daß die Signalübertragungslinie als ein bidirektionaler Datenbus oder eine bidirektionale Datensignalleitung ausgebildet ist.

18. Signalübertragungssystem gemäß Anspruch 16, dadurch gekennzeichnet, daß die Signalübertragungsleitung als eindirektionaler Adressenbus oder eindirektionale Adreßsignalleitung ausgebildet ist.

19. Signalübertragungssystem gemäß einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, daß die integrierten Halbleiterschaltungschips aus einem Prozessor oder einer Steuervorrichtung und mehreren Speichermodulen aufgebaut sind.

20. Empfängerschaltung zur Verwendung in einem Signalübertragungssystem zum Empfangen eines in einer Signalübertragungsleitung übertragenen Signales, dadurch gekennzeichnet, daß die Empfängerschaltung eine Teilantwort-Detektionseinheit zum Detektieren einer Teilantwort, die das Signal zeigt, und eine Signallogik-Ent­ scheidungseinheit zum Fällen einer logischen Entscheidung über das Signal aufweist.

21. Empfängerschaltung gemäß Anspruch 20, dadurch gekennzeichnet, daß die Teilantwort-Detektionseinheit eine Zwischensymbolinterferenz-Bestimmungseinheit zum Bestimmen von Zwischensymbolinterferenz auf der Basis eines vorher empfangenen Signales und eine Subtrahiereinheit zum Subtrahieren der bestimmten Zwischensymbolinterferenz von einem tatsächlich gegenwärtig empfangenen Signal aufweist.

22. Empfängerschaltung gemäß Anspruch 21, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit so ausgebildet ist, daß sie eine Summe von linearen Gewichtungen von vorhergehenden Entscheidungswerten erhält.

23. Empfängerschaltung gemäß Anspruch 21, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit ein Schieberegister zum Halten vorhergehender Bitinformationen und eine Gewichtungseinheit zum Gewichten von in dem Schieberegister gehaltenen Daten aufweist.

24. Empfängerschaltung gemäß Anspruch 23, dadurch gekennzeichnet, daß die Gewichtungseinheit aus mehreren Widerständen aufgebaut ist.

25. Empfängerschaltung gemäß Anspruch 23, dadurch gekennzeichnet, daß die Gewichtungseinheit aus mehreren Kapazitäten und Schaltern aufgebaut ist.

26. Empfängerschaltung gemäß einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungsschaltung so aufgebaut ist, daß sie nichtlinearen Gewichtungen vorhergehender Entscheidungswerte erhält.

27. Empfängerschaltung gemäß Anspruch 26, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit ein Schieberegister zum Halten vorhergehender Bitinformationen und eine Speichereinheit zum Speichern von den in dem Schieberegister gehaltenen Daten entsprechenden Bestimmungswerten aufweist.

28. Empfängerschaltung gemäß Anspruch 25, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit eine Akkumulationseinheit zum Akkumulieren eines analogen Wertes des vorher empfangenen Signals und eine Zwischensymbolinterferenz-Erzeugungsschaltung zum Erzeugen von Zwischensymbolinterferenz aus dem analogen Wert aufweist.

29. Empfängerschaltung gemäß Anspruch 28, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit so ausgebildet ist, daß sie eine linear gewichtete Summe eines analogen Wertes eines ein Taktsignal vorher empfangenen Signales und eines festen analogen Referenzwertes berechnet.

30. Empfängerschaltung gemäß Anspruch 29, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheiten mit mehreren Schaltereinheiten und Kapazitätseinheiten versehen ist.

31. Signalübertragungssystem zum Übertragen eines Signales zwischen mehreren Schaltungsblöcken über eine Signalübertragungsleitung, gekennzeichnet durch eine Taktsignal-Verteilungseinheit zum Verteilen eines Taktsignales zu jedem Schaltungsblock über eine Taktsignalleitung, eine Erzeugungseinheit für ein gemeinsames Timingsignal zum Bereitstellen eines gemeinsamen Timingsignals auf der Basis des Taktsignales für jeden Schaltungsblock mit einer Zeitgenauigkeit, die kleiner ist, als die Zeit, die notwendig ist, damit das Signal sich durch die Leitungen zwischen den Schaltungsblöcken bewegt, und eine Einheit zum Übertragen und Empfangen des Signales in Synchronisation mit dem gemeinsamen Timingsignal.

32. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß jeder der Schaltungsblöcke ein integriertes Schaltungsmodul, ein integrierter Schaltungschip oder eine Teilschaltung innerhalb eines einzelnen Chips ist.

33. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß die maximale Länge der Signalübertragungsleitung nicht größer als die Entfernung ist, die das Signal sich während der Zeit eines Bits entlang der Signalübertragungsleitung bewegt.

34. Signalübertragungssystem gemäß Anspruch 33, dadurch gekennzeichnet, daß die maximale Länge der Signalübertragungsleitung nicht größer ist als die Hälfte der Entfernung, die sich das Signal während der Zeit eines Bits entlang der Signalübertragungsleitung bewegt.

35. Signalübertragungssystem gemäß Anspruch 33, dadurch gekennzeichnet, daß in die Signalübertragungsleitung ein Speicher eingefügt ist, der dem Signal eine Verzögerung überträgt, die gleich einem ganzzahligen Vielfachen der Zeit eines Bits des Signales ist und der das verzögerte Signal weiter überträgt, wobei der Speicher somit ermöglicht, daß das Signal über eine Entfernung übertragen werden kann, die die maximale Länge der Signalübertragungsleitung überschreitet.

36. Signalübertragungssystem gemäß Anspruch 35, dadurch gekennzeichnet, daß der Speicher anderen Schaltungsblocks, die über den Speicher verbunden sind, ein Taktsignal ausgibt, das für die anderen Schaltungsblöcke notwendig ist, um ein gemeinsames Timingsignal zu erzeugen.

37. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß die Signalübertragungsleitung ein Bus des herkömmlichen Signalleitungstyps ist und an einem Ende oder beiden Enden des Busses mit einem Abschlußwiderstand versehen ist, der einen Widerstand aufweist, der ungefähr gleich oder größer als die charakteristische Impedanz des Busses ist.

38. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß eine Treiberschaltung zum Treiben der Signalsübertragungsleitung eine Ausgangsimpedanz aufweist, die größer als die charakteristische Impedanz der Signalübertragungsleitung ist.

39. Signalübertragungssystem gemäß Anspruch 38, dadurch gekennzeichnet, daß die Treiberschaltung einen Konstantstrom-Treiberausgang erzeugt.

40. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß die Erzeugungseinheit für das gemeinsame Timingsignal Taktsignale aufnimmt, die in einer Taktsignalleitung übertragen werden, die in einen vorderen Abschnitt und einen hinteren Abschnitt gefaltet ist, und ein gemeinsames Timingsignal erzeugt, indem sie einen Zeitpunkt zwischen den Anstiegszeitpunkten der sich vorwärts und sich rückwärts bewegenden Taktsignale aufnimmt, die von jedem Schaltungsblock empfangen werden.

41. Signalübertragungssystem gemäß Anspruch 40, dadurch gekennzeichnet, daß die Erzeugungseinheit für das gemeinsame Timingsignal eine Linearsummen-Er­ zeugungseinheit zum Erzeugen einer linearen Summe von sinusförmigen Taktsignalen in den vorderen und hinteren Abschnitten der gefalteten Taktsignalleitung und eine Wellenform-Formeinheit zum Formen der Wellenformen der Sinuswellen aufweist, die von der Linearsummen-Erzeugungseinheit erhalten werden.

42. Signalübertragungssystem gemäß Anspruch 40, dadurch gekennzeichnet, daß die Erzeugungseinheit für das gemeinsame Timingsignal einen Phaseninterpolator zum Aufnehmen der sich vorwärts und sich rückwärts bewegenden Taktsignale auf der gefalteten Taktsignalleitung und zum Erzeugen eines Taktsignals aufweist, das eine Phase zwischen den sich vorwärts und den sich rückwärts bewegenden Taktsignalen hat.

43. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß die Erzeugungseinheit für das gemeinsame Timingsignal eine stehende Welle entlang der Taktsignalleitung erzeugt und jeder der Schaltungsblöcke das Taktsignal von der stehenden Welle abnimmt, die entlang der Taktsignalleitung erzeugt wird.

44. Signalübertragungssystem gemäß Anspruch 43, dadurch gekennzeichnet, daß eine Erzeugungseinheit zum Erzeugen der stehenden Welle entlang der Taktsignalleitung eine Bildungseinheit zum aktiven Bilden eines reflektierten Signales des Taktsignales in entweder einer Taktsignal-Treiberschaltung oder einer Taktsignal-Abschlußschaltung oder in beiden aufweist, wodurch eine elektrische Länge der Taktsignalleitung eingestellt wird.

45. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß der zum Erzeugen des gemeinsamen Taktsignales verwendete Zyklus des Taktsignales größer als das Doppelte der Länge der Zeitdauer eines Bits in dem entlang der Signalübertragungsleitung übertragenen Signal ist.

46. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß die Taktsignalleitung eine Übertragungscharakteristik aufweist, die im wesentlichen verschieden von der der Signalübertragungsleitung ist, und mit einer erhöhten elektrischen Abschirmung gegen die äußere Umgebung im Vergleich zu der Signalübertragungsleitung versehen ist.

47. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß zumindest einer der Schaltungsblöcke an einer Empfangsseite mit einer Empfängerschaltung zum Eliminieren von Zwischensymbolinterferenz aus dem Signal versehen ist und das über die Signalübertragungsleitung übertragene Signal empfängt.

48. Signalübertragungssystem gemäß Anspruch 47, dadurch gekennzeichnet, daß die Empfängerschaltung eine Teilantwort-Detektionseinheit zum Detektieren einer Teilantwort, die das Signal zeigt, und eine Signallogik-Entscheidungseinheit zum Fällen einer logischen Entscheidung über das Signal aufweist.

49. Signalübertragungssystem gemäß Anspruch 48, dadurch gekennzeichnet, daß die Teilantwort-Detektionseinheit eine Zwischensymbolinterferenz-Bestimmungseinheit zum Bestimmen von Zwischensymbolinterferenz auf der Basis eines vorher empfangenen Signales und eine Subtrahiereinheit zum Subtrahieren der bestimmten Zwischensymbolinterferenz von einem tatsächlich gegenwärtig empfangenen Signal aufweist.

50. Signalübertragungssystem gemäß Anspruch 49, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit so ausgestaltet ist, daß sie eine Summe von linearen Gewichtungen von vorhergehenden Entscheidungswerten erhält.

51. Signalübertragungssystem gemäß Anspruch 50, wobei die Zwischensymbolinterferenz-Be­ stimmungseinheit ein Schieberegister zum Halten vorheriger Bitinformationen und eine Gewichtungseinheit zum Gewichten von in dem Schieberegister gehaltenen Daten umfaßt.

52. Signalübertragungssystem gemäß Anspruch 51, wobei die Gewichtungseinheit aus mehreren Widerständen aufgebaut ist.

53. Signalübertragungssystem gemäß Anspruch 51, wobei die Gewichtungseinheit aus mehreren Kapazitäten und Schaltern aufgebaut ist.

54. Signalübertragungssystem gemäß Anspruch 49, wobei die Zwischensysmbolinterferenz-Bestimmungseinheit so ausgestaltet ist, daß sie nichtlineare Gewichtungen von vorhergehenden Entscheidungswerten erhält.

55. Signalübertragungssystem gemäß Anspruch 54, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit ein Schieberegister zum Halten vorheriger Bitinformationen und eine Speichereinheit zum Speichern von den in dem Schieberegister gehaltenen Daten entsprechenden Bestimmungswerten aufweist.

56. Signalübertragungssystem gemäß Anspruch 53, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit eine Akkumulationseinheit zum Akkumulieren eines analogen Wertes des vorher empfangenen Signales und eine Zwischensymbolinterferenz-Erzeugungseinheit zum Erzeugen von Zwischensymbolinterferenz aus dem analogen Wert aufweist.

57. Signalübertragungssystem gemäß Anspruch 56, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheit so ausgestaltet ist, daß sie eine linear gewichtete Summe eines analogen Wertes eines ein Taktsignal vorher empfangenen Signales und eines festen analogen Referenzwertes berechnet.

58. Signalübertragungssystem gemäß Anspruch 57, dadurch gekennzeichnet, daß die Zwischensymbolinterferenz-Bestimmungseinheiten mit mehreren Schaltereinheiten und Kapazitätseinheiten versehen ist.

59. Signalübertragungssystem gemäß Anspruch 31, dadurch gekennzeichnet, daß die Erzeugungseinheiten für das gemeinsame Timingsignal ein sich vorwärts bewegendes Taktsignal und sich rückwärts bewegendes Taktsignal aufnimmt, die entlang einer vorderen Taktsignalleitung und einer hinteren Taktsignalleitung bewegen und das gemeinsame Timingsignal durch Aufnehmen eines Zeitpunktes zwischen den Anstiegs- oder Abfall-Zeitpunkten der sich vorwärts bewegenden und sich rückwärts bewegenden Taktsignale erzeugt, die von jedem Schaltungsblock aufgenommen werden.

60. Signalübertragungssystem gemäß Anspruch 59, dadurch gekennzeichnet, daß zumindest ein Paar von Taktsignal-Erzeugungsschaltungen einschließlich einer Erzeugungsschaltung für ein sich vorwärts bewegendes Taktsignal und einer Erzeugungsschaltung für ein sich rückwärts bewegendes Taktsignal für jedes Taktsignal-Leitungs­ paar einschließlich der Leitung für das sich vorwärts bewegende Taktsignal und der Leitung für das sich rückwärts bewegende Taktsignal vorgesehen sind, und daß die Erzeugungsschaltungen für das sich vorwärts bewegende Taktsignal und das sich rückwärts bewegende Taktsignal die Phasen der Anstiegs- oder Abfallflanken der sich vorwärts bewegenden und sich rückwärts bewegenden Taktsignale einstellt, um die Phasen auf vorbestimmte Werte einzustellen.

61. Signalübertragungssystem gemäß Anspruch 60, dadurch gekennzeichnet, daß die Erzeugungsschaltung für das sich vorwärts bewegende Taktsignal eine Einheit zum Synchronisieren des Timings eines Zwischenphasensignales, das durch Abnehmen eines Zwischenpunktes zwischen den Anstiegs- oder Abfallzeitpunkten der sich vorwärts und sich rückwärts bewegenden Taktsignale erhalten wird, mit dem Anstiegs- oder Abfallzeitpunkt eines Referenztaktsignales, eine Einheit zum Detektieren einer Phasendifferenz zwischen dem Zwischenphasensignal und dem gemeinsamen Timingsignal und eine Einheit zum Einstellen der Phase des sich vorwärts bewegenden Taktsignales dergestalt, daß die detektierte Phasendifferenz Null wird, aufweist.

62. Signalübertragungssystem gemäß Anspruch 60, dadurch gekennzeichnet, daß mehrere Taktsignal-Erzeugungsschaltungen für jedes Leitungspaar für das sich vorwärts/rückwärts bewegende Taktsignal vorgesehen sind und die Taktsignal-Er­ zeugungsschaltung, die an jedem Ende des Leitungspaares für das sich vorwärts/rückwärts bewegende Taktsignal nur eine Erzeugungsschaltung für ein sich vorwärts bewegendes Taktsignal oder eine Erzeugungsschaltung für ein sich rückwärts bewegendes Taktsignal umfaßt, und jede der Taktsignal-Erzeugungsschaltungen, die an Zwischenpositionen an dem Leitungspaar für die sich vorwärts/rückwärts bewegenden Taktsignale eine Erzeugungsschaltung für ein sich rückwärts bewegendes Taktsignal, die ein gemeinsames Timingsignal und ein sich rückwärts bewegendes Taktsignal auf der Basis des sich vorwärts bewegenden Taktsignales, das von der Taktsignal-Er­ zeugungsschaltung auf der vorhergehenden Stufe empfangen wurde, und eine Erzeugungsschaltung für ein sich vorwärts bewegendes Taktsignal umfaßt, die ein neues sich vorwärts bewegendes Taktsignal für die Taktsignal-Erzeugungsschaltung der nächsten Stufe erzeugt.

63. Signalübertragungssystem gemäß Anspruch 62, dadurch gekennzeichnet, daß jede der Taktsignal-Erzeugungsschaltungen weiterhin einen Speicher zum Treiben eines über eine Signalleitung zugeführten Signales aufweist.

64. Signalübertragungssystem gemäß Anspruch 62, dadurch gekennzeichnet, daß die die Schaltungsblöcke verbindende Signalleitung Punkt-zu-Punkt verbunden ist, und die Taktsignal-Erzeugungsschaltungen jeweils für einen oder mehrere der Schaltungsblöcke vorgesehen sind.

65. Signalübertragungssystem gemäß Anspruch 60, dadurch gekennzeichnet, daß die Erzeugungsschaltung für das sich rückwärts bewegende Taktsignal aus einer Rückführungsschleife aufgebaut ist, die eine Phaseneinstellung durchführt, um eine konstante Phasendifferenz zwischen dem empfangenen sich vorwärts bewegenden Taktsignal und dem sich rückwärts bewegenden Taktsignal aufrechtzuerhalten.

66. Signalübertragungssystem gemäß Anspruch 60, dadurch gekennzeichnet, daß die Erzeugungsschaltung für das sich rückwärts bewegende Taktsignal mit einer variablen Verzögerungseinheit, einer Rückführungsschleife zum Synchronisieren einer Verzögerungsgröße in der variablen Verzögerungseinheit mit einem Taktsignalzyklus und eine Einheit zum Übertragen einer Verzögerungsgröße auf das sich vorwärts bewegende Taktsignal, die proportional zu dem Taktsignalzyklus ist, durch eine Verzögerungsstufe, die in Unterordnung zu der Rückführschleife gesteuert wird, aufweist.

67. Signalübertragungssystem gemäß Anspruch 66, dadurch gekennzeichnet, daß die variable Verzögerungseinheit mehrere variable Verzögerungsschaltungen in Kaskade umfaßt, wobei die Rückführungsschleife die Verzögerungsgröße in jeder der variablen Verzögerungsschaltungen mit dem gleichen Wert steuert und das sich rückwärts bewegende Taktsignal von einem bestimmten Knoten entlang den mehreren variablen Verzögerungsschaltungen abgenommen wird.

68. Signalübertragungssystem gemäß Anspruch 59, dadurch gekennzeichnet, daß die Phase des sich rückwärts bewegenden Taktsignales derart gesteuert ist, daß die Phasendifferenz zwischen dem sich vorwärts bewegenden Taktsignal und einer invertierten Version des sich rückwärts bewegenden Taktsignales bei jedem der Schaltungsblöcke, die das sich vorwärts bewegende und das sich rückwärts bewegende Taktsignal empfangen, innerhalb von ± 90° liegt.

69. Signalübertragungssystem gemäß Anspruch 68, dadurch gekennzeichnet, daß die Phase des sich rückwärts bewegenden Taktsignales derart gesteuert ist, daß die Phasendifferenz zwischen dem sich vorwärts bewegenden Taktsignal und einer invertierten Version des sich rückwärts bewegenden Taktsignales bei jedem der Schaltungsblöcke, die das sich vorwärts bewegende und das sich rückwärts bewegende Taktsignal empfangen, innerhalb von ± 90° liegt.

70. Signalübertragungssystem gemäß Anspruch 59, dadurch gekennzeichnet, daß das sich rückwärts bewegende Taktsignal eine invertierte Version des sich vorwärts bewegenden Taktsignales ist.

71. Signalübertragungssystem gemäß Anspruch 59, dadurch gekennzeichnet, daß das sich vorwärts bewegende und das sich rückwärts bewegende Taktsignal jeweils eine Wellenform aufweist, dessen Anstiegs- und Abfallzeiten einen signifikanten Teil eines Taktsignalzyklus darstellen.

72. Signalübertragungssystem gemäß Anspruch 71, dadurch gekennzeichnet, daß das sich vorwärts und das sich rückwärts bewegende Taktsignal jeweils eine sinusförmige, dreieckförmige oder trapezförmige Wellenform aufweisen.

73. Signalübertragungssystem gemäß Anspruch 71, dadurch gekennzeichnet, daß die Signalerzeugungsschaltung für das gemeinsame Timingsignal ein differenzieller Komparator ist, dem das sich vorwärts und das sich rückwärts bewegende Taktsignal als differenzielle Eingänge zugeführt sind.

74. Signalübertragungssystem gemäß Anspruch 59, dadurch gekennzeichnet, daß die Abschlußenden der Leitungen für das sich vorwärts bewegende und das sich rückwärts bewegende Taktsignal jeweils mit einer Impedanz abgeschlossen sind, die größer als die charakteristische Impedanz der Leitungen für das sich vorwärts bewegende und das sich rückwärts bewegende Taktsignal ist.

75. Signalübertragungssystem gemäß Anspruch 59, dadurch gekennzeichnet, daß zumindest das sich vorwärts bewegende oder das sich rückwärts bewegende Taktsignal unter Verwendung eines differenziellen Signalübertragungsverfahren übertragen werden.

76. Signalübertragungssystem gemäß Anspruch 75, dadurch gekennzeichnet, daß das sich vorwärts bewegende Taktsignal als komplementäre Signale übertragen wird und das sich rückwärts bewegende Taktsignal aus einem Signal erzeugt wird, das durch differenzielles Verstärken der komplementären sich vorwärts bewegenden Taktsignale erzeugt wird.

77. Signalübertragungssystem gemäß Anspruch 59, dadurch gekennzeichnet, daß das sich vorwärts und das sich rückwärts bewegende Taktsignal durch Einführen einer Verzögerungsgröße, die von einer durch eine Rückführschleife gesteuerten variablen Verzögerungsschaltung ausgegeben wird, in ein Referenztaktsignal in einem freilaufenden Zustand erzeugt werden.

78. Signalübertragungssystem gemäß Anspruch 59, dadurch gekennzeichnet, daß beim Aufnehmen des sich vorwärts und des sich rückwärts bewegenden Taktsignales ein Signal-Einmalausgang außerhalb eines Chips wieder in den Chip als sich vorwärts bewegendes Taktsignal eingeklinkt wird, auf dessen Basis ein gemeinsames Timingsignal erzeugt wird.

79. Signalübertragungssystem, mit: einer Signalübertragungsleitung, die derart aufgebaut ist, daß sie durch Eliminieren einer von vorhergehenden Daten eingeführten Zwischensymbolinterferenzkomponente, und einer Einheit zum Eliminieren einer Zwischensymbolinterferenzkomponente eines über die Signalübertragungsleitung übertragenen Signales Daten übertragen kann, ohne daß ein Vorladen für jedes Bit notwendig ist.

80. Signalübertragungssystem gemäß Anspruch 79, dadurch gekennzeichnet, daß die Signalübertragungsleitung als Einzelleitung aufgebaut ist.

81. Signalübertragungssystem gemäß Anspruch 79, dadurch gekennzeichnet, daß die Signalübertragungsleitung als komplementäre Busse aufgebaut ist, und das Signalübertragungssystem eine komplementäre Busantriebsvorrichtung und einen komplementären Busverstärker aufweist.

82. Signalübertragungssystem gemäß Anspruch 81, gekennzeichnet durch eine Vorladeschaltung, die die Signalübertragungsleitung während einer Datenübertragungsperiode nicht für jedes Bit auflädt und die die Signalübertragungsleitung außer während der Datenübertragungsperiode auf einen bestimmten Potentialpegel auflädt.

83. Signalübertragungssystem gemäß Anspruch 82, dadurch gekennzeichnet, daß die Vorladeschaltung die Signalübertragungsleitung nur während einer vorbestimmten Periode vor und nach der Datenübertragungsperiode auflädt.

84. Signalübertragungssystem gemäß Anspruch 82, dadurch gekennzeichnet, daß die Vorladeschaltung die Signalübertragungsleitung während aller Perioden außer der Datenübertragungsperiode auflädt.

85. Signalübertragungssystem gemäß Anspruch 82, dadurch gekennzeichnet, daß die Vorladeschaltung die Signalübertragungsleitung willkürlich von außen auflädt.

86. Signalübertragungssystem gemäß Anspruch 81, dadurch gekennzeichnet, daß der komplementäre Busverstärker ein Verstärker mit einer Zwischensymbolinterferenz- Eliminierungsfunktion für eine Einzelleitung, die jeder der komplementären Busse entspricht, und einen komplementären differenziellen Verstärker umfaßt, der stromabwärts des Verstärkers mit der Zwischensymbolinterferenz- Eliminierungsfunktion vorgesehen ist.

87. Signalübertragungssystem gemäß Anspruch 86, dadurch gekennzeichnet, daß der komplementäre differenzielle Verstärker als differenzieller Verstärker des Verriegelungschips aufgebaut ist.

88. Signalübertragungssystem gemäß Anspruch 87, dadurch gekennzeichnet, daß der differenzielle Verstärker des Verriegelungstyps als Gate-empfangender differenzieller Verstärker aufgebaut ist.

89. Signalübertragungssystem gemäß Anspruch 86, dadurch gekennzeichnet, daß der komplementäre differenzielle Verstärker als differenzieller Stromspiegelverstärker aufgebaut ist.

90. Signalübertragungssystem gemäß Anspruch 81, dadurch gekennzeichnet, daß der komplementäre Busverstärker umfaßt: einen differenziellen Verstärker mit einem ersten und einem zweiten Gate-empfangenden komplementären Eingang, eine Verstärker-Vor­ ladeschaltung, die an dem ersten und dem zweiten Eingang des differenziellen Verstärkers vorgesehen ist, um auf eine Art vorzuladen, die die Empfindlichkeit des differenziellen Verstärkers erhöht, und zwei Sätze von ersten und zweiten Kapazitäten, die an dem ersten und dem zweiten Eingang des differenziellen Verstärkers vorgesehen sind, wobei der erste und der zweite Eingang des differenziellen Verstärkers mit den komplementären Bussen über die ersten und zweiten Kapazitäten gekoppelt sind, und in jedem Satz von Kapazitäten die erste Kapazität jederzeit mit einem der komplementären Busse gekoppelt ist, wohingegen die zweite Kapazität durch eine Schaltereinheit selektiv mit dem einen oder dem anderen der komplementären Busse gekoppelt ist.

91. Signalübertragungssystem gemäß Anspruch 90, dadurch gekennzeichnet, daß in jedem Satz von Kapazitäten die zweite Kapazität während einem Zwischensymbolinterferenz- Bestimmungsbetriebsschritt mit dem Bus gekoppelt ist, der dem Bus gegenüberliegt, der mit der ersten mit dem gleichen differenziellen Eingang verbundenen Kapazität gekoppelt ist, und während einem Datenentscheidungsbetriebsschritt, mit dem gleichen Bus gekoppelt ist, der mit der ersten Kapazität gekoppelt ist, die mit dem gleichen differenziellen Eingang verbunden ist, wodurch die Eliminierung von komplementären Zwischensymbolinterferenzkomponenten erreicht wird.

92. Signalübertragungssystem gemäß Anspruch 90, dadurch gekennzeichnet, daß der Wert der ersten Kapazität mit C10 und der Wert der zweiten Kapazität mit C20 gekennzeichnet ist, wobei die Werte der ersten und der zweiten Kapazität so ausgewählt sind, daß sie im wesentlichen der Gleichung C10 (C10 + C20) = (1 + exps(-T/τ))/2 genügen, wobei τ die Zeitkonstante des Busses und T der Zyklus eines Bits oder die Zeit, während der Ein-Bit-Daten auf dem Bus erscheinen, sind.

93. Signalübertragungssystem gemäß Anspruch 90, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Verstärker des Klinkentyps aufgebaut ist.

94. Signalübertragungssystem gemäß Anspruch 93, dadurch gekennzeichnet, daß außer während einer Datenleseperiode der differenzielle Verstärker seinen Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist, oder auf einen geringen Pegel setzt, wenn der Daten empfangende Transistor ein Transistor des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

95. Signalübertragungssystem gemäß Anspruch 93, dadurch gekennzeichnet, daß während einem Eingangsknoten-Vorladebetriebsschritt des differenziellen Verstärkers und einem Zwischensymbolinterferenzkomponenten-Bestimmungsbetriebsschritt innerhalb einer Datenleseperiode und außer während einer Datenübertragungsperiode der differenzielle Verstärker seinen Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist oder auf einen niedrigen Pegel setzt, wenn der Daten empfangende Transistor ein Transistor des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

96. Signalübertragungssystem gemäß Anspruch 90, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Stromspiegelverstärker aufgebaut ist.

97. Signalübertragungssystem gemäß Anspruch 90, dadurch gekennzeichnet, daß der differenzielle Verstärker so aufgebaut ist, daß er außer während einer Datenübertragungsperiode nicht arbeitet.

98. Signalübertragungssystem gemäß Anspruch 81, dadurch gekennzeichnet, daß der komplementäre Busverstärker einen ersten und einen zweiten Verstärkerblock umfaßt, die jeweils eine Zwischensymbolinterferenz-Eliminierungsfunktion haben, und so aufgebaut ist, daß der zweite Verstärkerblock einen Datenentscheidungsbetriebsschritt durchführt, während der erste Verstärkerblock einen Zwischensymbolinterferenz- Bestimmungsbetriebsschritt durchführt, und beim nächsten Zeitpunkt einen Zwischensymbolinterferenz-Bestimmungsbetriebsschritt durchführt, während der erste Verstärkerblock einen Datenentscheidungsbetriebsschritt durchführt und wobei der erste und der zweite Verstärkerblock jeweils umfassen: einen differenziellen Verstärker mit einem ersten und einem zweiten Gate-empfangenden komplementären Eingang, eine Verstärker-Vorladeschaltung, die an dem ersten und an dem zweiten Eingang des differenziellen Verstärkers vorgesehen ist, um auf eine Weise vorzuladen, die die Empfindlichkeit des differenziellen Verstärkers erhöht, und zwei Sätze von ersten und zweiten Kapazitäten, die an dem ersten und dem zweiten Eingang des differenziellen Verstärkers vorgesehen sind, wobei der erste und der zweite Eingang des differenziellen Verstärkers über die ersten und zweiten Kapazitäten mit den komplementären Bussen gekoppelt sind, und in jedem Satz von Kapazitäten die erste Kapazität jederzeit mit einem der komplementären Busse gekoppelt ist, wohingegen die zweite Kapazität durch eine Schaltungseinheit selektiv mit einem oder dem anderen der komplementären Busse gekoppelt ist.

99. Signalübertragungssystem gemäß Anspruch 98, dadurch gekennzeichnet, daß in jedem Satz von Kapazitäten die zweite Kapazität während dem Zwischensymbolinterferenz- Bestimmungsbetriebsschritt mit dem Bus gekoppelt ist, der dem Bus gegenüberliegt, der mit der ersten mit dem gleichen differenziellen Eingang verbundenen Kapazität gekoppelt ist, und während dem Datenentscheidungsbetriebsschritt mit dem gleichen Bus gekoppelt ist, der mit der ersten mit dem gleichen differenziellen Eingang verbundenen Kapazität gekoppelt ist, wodurch die Eliminierung von komplementären Zwischensymbolinterferenzkomponenten erreicht wird.

100. Signalübertragungssystem gemäß Anspruch 98, dadurch gekennzeichnet, daß der Wert der ersten Kapazität mit C10 gekennzeichnet ist, und der Wert der zweiten Kapazität mit C20 gekennzeichnet ist, wobei die Werte der ersten und der zweiten Kapazität so ausgewählt sind, daß sie im wesentlichen der Gleichung C10/(C10 + C20) = (1 + exp(-T/τ))/2 genügen, wobei T die Zeitkonstante des Busses ist, und T der Zyklus eines Bits oder die Zeit ist, während der Ein-Bit-Daten auf dem Bus erscheinen.

101. Signalübertragungssystem gemäß Anspruch 98, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Verstärker des Klinkentyps aufgebaut ist.

102. Signalübertragungssystem gemäß Anspruch 101, dadurch gekennzeichnet, daß außer während einer Datenleseperiode der differenzielle Verstärker seinen Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist, oder auf einen geringen Pegel setzt, wenn der Daten empfangende Transistor ein Transistor des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

103. Signalübertragungssystem gemäß Anspruch 101, dadurch gekennzeichnet, daß während einem Eingangsknoten-Vorladebetriebsschritt des differenziellen Verstärkers und einem Zwischensymbolinterferenzkomponenten-Bestimmungsbetriebsschritt innerhalb einer Datenleseperiode und außer während einer Datenübertragungsperiode der differenzielle Verstärker seinen Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist, oder auf einen niedrigen Pegel setzt, wenn der Daten empfangende Transistor ein Transistor des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

104. Signalübertragungssystem gemäß Anspruch 98, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Stromspiegelverstärker aufgebaut ist.

105. Signalübertragungssystem gemäß Anspruch 98, dadurch gekennzeichnet, daß der differenzielle Verstärker so aufgebaut ist, daß er außer während einer Datenübertragungsperiode nicht arbeitet.

106. Signalübertragungssystem gemäß Anspruch 81, dadurch gekennzeichnet, daß der komplementäre Busverstärker umfaßt: einen differenziellen Verstärker mit einem ersten und einem zweiten Gate-empfangenden komplementären Eingang, einer Verstärkervorladeschaltung, die an dem ersten Eingang des differenziellen Verstärkers vorgesehen ist, um auf eine Weise aufzuladen, die die Empfindlichkeit des differenziellen Verstärkers erhöht, eine Selbsteichungs-Schaltung zum Steuern der elektrischen Leitfähigkeit zwischen dem zweiten Eingang des differenziellen Verstärkers und einem Ausgang des differenziellen Verstärkers, und zwei Sätze von ersten und zweiten Kapazitäten, die an dem ersten und dem zweiten Eingang des differenziellen Verstärkers vorgesehen sind, wobei der erste und der zweite Eingang des differenziellen Verstärkers mit den komplementären Bussen über die ersten und zweiten Kapazitäten gekoppelt sind und in jedem Satz von Kapazitäten die erste Kapazität jederzeit mit einem der komplementären Busse gekoppelt ist, wohingegen die zweite Kapazität durch eine Schaltereinheit selektiv mit dem einen oder dem anderen der komplementären Busse gekoppelt ist.

107. Signalübertragungssystem gemäß Anspruch 106, dadurch gekennzeichnet, daß in jedem Satz von Kapazitäten die zweite Kapazität während einem Zwischensymbolinterferenz-Bestimmungsbetriebsschritt mit dem Bus gekoppelt ist, der dem Bus gegenüberliegt, der mit der ersten mit dem gleichen differenziellen Eingang verbundenen Kapazität gekoppelt ist, und während einem Datententscheidungbetriebsschritt mit dem gleichen Bus gekoppelt ist, der mit der ersten mit dem gleichen differenziellen Eingang verbundenen Kapazität gekoppelt ist, wodurch die Eliminierung von komplementären Zwischensymbolinterferenzkomponenten erreicht wird.

108. Signalübertragungssystem gemäß Anspruch 106, dadurch gekennzeichnet, daß, wenn der Wert der ersten Kapazität mit C10 gekennzeichnet ist und der Wert der zweiten Kapazität mit C20 gekennzeichnet ist, die Werte der ersten und zweiten Kapazität so ausgewählt sind, daß sie im wesentlichen der Gleichung C10/(C10 + C20) = 1 + exp(-T/τ))/2 genügen, wobei T die Zeitkonstante des Busses ist und T der Zyklus eines Bits oder die Zeit ist, während der Ein-Bit-Daten auf dem Bus erscheinen.

109. Signalübertragungssystem gemäß Anspruch 106, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Verstärker des Klinkentyps ausgebaut ist.

110. Signalübertragungssystem gemäß Anspruch 109, dadurch gekennzeichnet, daß außer während einer Datenleseperiode der differenzielle Verstärker einen Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist, oder auf einen niedrigen Pegel setzt, wenn der Daten empfangende Transistor eine Transistor des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

111. Signalübertragungssystem gemäß Anspruch 109, dadurch gekennzeichnet, daß während einem Eingangsnoten-Vorladebetriebsschritt des differenziellen Verstärkers und einem Zwischensymbolinterferenzkomponenten-Bestimmungsbetriebsschritt innerhalb einer Datenleseperiode und außerhalb einer Datenübertragungsperiode der differenzielle Verstärker seinen Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist, oder auf einen niedrigen Pegel setzt, wenn der Daten empfangende Transistor ein Transistor des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

112. Signalübertragungssystem gemäß Anspruch 106, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Stromspiegelverstärker aufgebaut ist.

113. Signalübertragungssystem gemäß Anspruch 106, dadurch gekennzeichnet, daß der differenzielle Verstärker so aufgebaut ist, daß er außer während einer Datenübertragungsperiode nicht arbeitet.

114. Signalübertragungssystem gemäß Anspruch 81, dadurch gekennzeichnet, daß der komplementäre Busverstärker einen ersten und einen zweiten Verstärkerblock aufweist, die jeweils eine Zwischensymbolinterferenz-Eliminierungsfunktion aufweisen und so aufgebaut ist, daß der zweite Verstärkerblock einen Datenentscheidungs-Betriebsschritt durchführt, während der erste Verstärkerblock einen Zwischensymbolinterferenz- Betriebsschritt durchführt, und beim nächsten Zeitpunkt einen Zwischensymbolinterferenz-Bestimmungsbetriebsschritt durchführt, während der erste Verstärkerblock einen Datenentscheidungsbetriebsschritt durchführt, und wobei der erste und der zweite Verstärkerblock jeweils umfassen: einen differenziellen Verstärker mit einem ersten und einem zweiten Gate-empfangenden komplementären Eingang, einer Verstärker-Vorladeschaltung, die an dem ersten Eingang des differenziellen Verstärkers vorgesehen ist, zum Vorladen auf eine Weise, die die Empfindlichkeit des differenziellen Verstärkers erhöht, eine Selbsteichungsschaltung zum Steuern der elektrischen Leitfähigkeit zwischen dem zweiten Eingang des differenzieilen Verstärkers und einem Ausgang des differenziellen Verstärkers, und zwei Sätzen von ersten und zweiten Kapazitäten, die an dem ersten und dem zweiten Eingang des differenziellen Verstärkers vorgesehen sind, wobei der erste und der zweite Eingang des differenziellen Verstärkers mit dem komplementären Bussen über die erste und die zweite Kapazität gekoppelt sind, und in jedem Satz von Kapazitäten die erste Kapazität jederzeit mit einem der komplementären Busse verbunden ist, wohingegen die zweite Kapazität durch eine Schaltereinheit selektiv mit dem einen oder dem anderen der komplementären Busse gekoppelt ist.

115. Signalübertragungssystem gemäß Anspruch 114, dadurch gekennzeichnet, daß in jedem Satz von Kapazitäten die zweite Kapazität während dem Zwischensymbolinterferenz-Bestimmungsbetriebsschritt mit dem Bus gekoppelt ist, der dem Bus gegenüberliegt, der mit der mit dem gleichen differenziellen Eingang verbundenen ersten Kapazität gekoppelt ist, und während dem Datenentscheidungsbetriebsschritt mit dem gleichen Bus gekoppelt ist, der mit der mit dem gleichen differenziellen Eingang verbundenen ersten Kapazität gekoppelt ist, wodurch eine Eliminierung von komplementären Zwischensymbolinterferenzkomponenten erreicht wird.

116. Signalübertragungssystem gemäß Anspruch 114, dadurch gekennzeichnet, daß, wenn der Wert der ersten Kapazität mit C10 gekennzeichnet ist und der Wert der zweiten Kapazität mit C20 gekennzeichnet ist, die Werte der ersten und zweiten Kapazität so ausgewählt sind, daß im wesentlichen der Gleichung C10/(C10 + C20) = (1 + exp(-T/τ))/2 genügen, wobei τ die Zeitkonstante des Busses ist und T der Zyklus eines Bits oder die Zeit ist, während der Ein-Bit-Daten auf dem Bus erscheinen.

117. Signalübertragungssystem gemäß Anspruch 114, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Verstärker des Klinkentyps aufgebaut ist.

118. Signalübertragungssystem gemäß Anspruch 117, dadurch gekennzeichnet, daß außer während einer Datenleseperiode der differenzielle Verstärker einen seiner Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist oder, auf einen niedrigen Pegel setzt, wenn der Daten empfangende Transistor ein Transistor des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

119. Signalübertragungssystem gemäß Anspruch 117, dadurch gekennzeichnet, daß während einem Eingangsknoten-Vorladebetriebsschritt des differenziellen Verstärkers und einem Zwischensymbolinterferenzkomponenten-Bestimmungsbetriebsschritt innerhalb einer Datenleseperiode und außer während einer Datenübertragungsperiode der differenzielle Verstärker einen seiner Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist oder auf einen niedrigen Pegel setzt, wenn der Daten empfangendes Transistor ein Transistor des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

120. Signalübertragungssystem gemäß Anspruch 114, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Stromspiegelverstärker aufgebaut ist.

121. Signalübertragungssystem gemäß Anspruch 114, dadurch gekennzeichnet, daß der differenzielle Verstärker so aufgebaut ist, daß er außer während einer Datenübertragungsperiode nicht arbeitet.

122. Halbleiterspeichervorrichtung, die den komplementären Busverstärker, die komplementäre Busantriebsvorrichtung und die komplementären Busse, die in Anspruch 81 beschrieben sind, als ein Datenbusverstärker, einen Leseverstärker bzw. Datenbusse aufweist, dadurch gekennzeichnet, daß der Datenbusverstärker eine Zwischensymbolinterferenzkomponente entfernt, die in den von dem Leseverstärker über die Datenbusse übertragenen Daten enthalten ist, und dabei ein ununterbrochenes Datenlesen durchführt, ohne die Datenbusse während der Datenübertragung aufzuladen.

123. Halbleiterspeichervorrichtung gemäß Anspruch 122, wobei die Halbleiterspeichervorrichtung ein dynamischer wahlfreier Zugriffsspeicher ist.

124. Halbleiterspeichervorrichtung gemäß Anspruch 122, dadurch gekennzeichnet, daß die Datenbusse in einen hierarchischen Aufbau gegliedert sind.

125. Halbleiterspeichervorrichtung gemäß Anspruch 124, dadurch gekennzeichnet, daß die Datenbusse einen lokalen Datenbus zum Übertragen von Daten, die von dem Leseverstärker über ein ausgewähltes Spaltenübertragungsgate ausgegeben werden, und einen globalen Datenbus zum Übertragen von Daten aufweist, die von dem lokalen Datenbus über einen ausgewählten lokalen Datenbusschalter übertragen werden.

126. Halbleiterspeichervorrichtung gemäß Anspruch 123, dadurch gekennzeichnet, daß der Datenbusverstärker Daten durch Betreiben von zwei Verstärkerblöcken ausliest, die parallel vorgesehen und mit einer Zwischensymbolinterferenz-Eliminierungsfunktion ausgestattet sind, auf eine verschachtelte Art in Synchronisation mit den Anstiegs- und Abfallzeitpunkten eines Taktsignals oder den Anstiegszeitpunkten von komplementären Taktsignalen.

127. Halbleiterspeichervorrichtung gemäß Anspruch 126, gekennzeichnet durch eine erste Spaltenauswahl-Signalerzeugungseinheit mit einem Spaltendecodierer und einer ersten Spaltenauswahl-Signalerzeugungsschaltung zum Erzeugen eines Spaltenauswahlsignales aus dem Anstiegszeitpunkt des Taktsignales und einer zweiten Spaltenauswahl-Signal­ erzeugungseinheit mit einem Spaltendecodierer und einer Spaltenauswahl-Signal­ erzeugungsschaltung zum Erzeugen eines Spaltenauswahlsignales aus dem Abfallzeitpunkt des Taktsignales oder dem Anstiegszeitpunkt eines invertierten Taktsignales, und wobei die erste und die zweite Spaltenauswahl-Signal­ erzeugungseinheit auf eine verschachtelte Weise betrieben werden, um ein Umschalten zwischen den Spaltenauswahlsignalen mit einer hohen Geschwindigkeit durchzuführen.

128. Halbleiterspeichervorrichtung gemäß Anspruch 127, dadurch gekennzeichnet, daß die erste und die zweite Spaltenauswahl-Signalerzeugungseinheit die Spaltenauswahlsignale auf überlappende Weise erzeugen.

129. Halbleiterspeichervorrichtung gemäß Anspruch 123, dadurch gekennzeichnet, daß der Datenbusverstärker Daten unter Verwendung eines einzigen Verstärkerblocks ausliest, der mit einer Zwischensymbolinterferenz-Eliminierungsfunktion ausgestattet ist.

130. Halbleiterspeichervorrichtung gemäß Anspruch 129, dadurch gekennzeichnet, daß der mit der Zwischensymbolinterferenz-Eliminierungsfunktion ausgestattete Verstärkerblock einen Zwischensymbolinterferenzkomponenten-Bestimmungsbetriebsschritt in Synchronisation mit dem anstiegs- oder Abfallzeitpunkt eines Taktsignales und einen Datenentscheidungsschritt in Synchronisation mit dem Anstiegs- oder Abfallzeitpunkt des Taktsignales durchführt.

131. Halbleiterspeichervorrichtung gemäß Anspruch 122, dadurch gekennzeichnet, daß die Halbleitervorrichtung eine Last umfaßt, die für die Datenbusse vorgesehen ist.

132. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß in Fällen, in denen die Datenbusse bei Abwesenheit der Last sich stetig zur Seite eines niedrigen Pegels verschieben, die Last mit einem P-Kanal-MOS-Transistor einer Größe aufgebaut ist, die gerade zur Unterdrückung der Verschiebung des Datenbusses ausreicht, und die komplementären Datenbusse durch den P-Kanal-MOS-Transistor jeweils zu einem hohen Pegel gezogen werden, und wobei außer während der Datenübertragung der P-Kanal-MOS-Transistor ausgeschaltet ist, um die Arbeit der Last zu unterbrechen.

133. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß in Fällen, in denen die Datenbusse bei Abwesenheit der Last sich stetig zur Seite eines niedrigen Pegels verschieben, die Last aus einem N-Kanal-MOS-Transistor einer Größe aufgebaut ist, die gerade zum Unterdrücken der Verschiebung des Datenbusses ausreicht, und die komplementären Busse jeweils durch den N-Kanal-MOS-Transistor zu einem hohen Pegel gezogen werden, und wobei außer während der Datenübertragung der N-Kanal-MOS-Transistor ausgeschaltet ist, um die Arbeit der Last zu unterbrechen.

134. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß in Fällen, in denen Datenbusse sich in Abwesenheit der Last stetig zur Seite eines niedrigen Pegels verschieben, die Last aus einem Widerstand aufgebaut ist, und der Widerstand über ein Transistor mit einem hohen Pegel verbunden ist, und wobei außer während der Datenübertragung der Transistor ausgeschaltet ist, um die Arbeit der Last zu unterbrechen.

135. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß in Fällen, in denen sich die Datenbusse in Abwesenheit der Last stetig zur Seite eines niedrigen Pegels verschieben, die Last mit kreuzweise verbundenen P-Kanal-MOS-Transistoren aufgebaut ist, und die kreuzweise verbundenen P-Kanal-MOS-Transistoren über einen Steuertransistor derart mit einem hohen Pegel verbunden sind, daß ein Hochpegeldaten übertragender Bus auf einen höheren Pegel als der andere Niedrigpegeldaten übertragende Bus gezogen wird, und wobei außer während der Datenübertragung der Steuertransistor ausgeschaltet wird, um die Arbeit der Last zu unterbrechen.

136. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß in Fällen, in denen sich die Datenbusse in Abwesenheit der Last stetig zur Seite eines hohen Pegels verschieben, die Last aus einem N-Kanal-MOS-Transistor aus einer Größe aufgebaut ist, die gerade zur Unterdrückung der Verschiebung des Datenbusses ausreicht, und die komplementären Busse jeweils durch den N-Kanal-MOS-Transistor zu einem niedrigen Pegel gezogen werden, und wobei außer während der Datenübertragung der N-Kanal-MOS-Transistor ausgeschaltet ist, um die Arbeit der Last zu unterbrechen.

137. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß in Fällen, in denen sich die Busse in Abwesenheit der Last stetig zur Seite eines hohen Pegels verschieben, die Last aus einem P-Kanal-MOS-Transistor aus einer Größe aufgebaut ist, die gerade zum Unterdrücken der Verschiebung des Datenbusses ausreicht, und die komplementären Busse jeweils durch den P-Kanal-MOS-Transistor auf einen niedrigen Pegel gezogen werden, und wobei außer während der Datenübertragung der P-Kanal-MOS-Transistor ausgeschaltet ist, um die Arbeit der Last zu unterbrechen.

138. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß in Fällen, in denen die Datenbusse sich in Abwesenheit der Last stetig zur Seite eines hohen Pegels verschieben, die Last aus einem Widerstand aufgebaut ist, und der Widerstand über einen Transistor mit einem niedrigen Pegel verbunden ist, und wobei außer während der Datenübertragung der Transistor ausgeschaltet ist, um die Arbeit der Last zu unterbrechen.

139. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß in Fällen, in denen sich die Busse in Abwesenheit der Last stetig zur Seite eines hohen Pegels verschieben, die Last aus kreuzweise verbundenen N-Kanal-MOS-Transistoren aufgebaut ist, und die kreuzweise verbundenen N-Kanal-MOS-Transistoren über einen Steuertransistor mit einem niedrigen Pegel derart verbunden sind, daß ein Niedrigpegeldaten übertragender Bus auf einen niedrigeren Pegel als der andere Hochpegeldaten übertragende Bus gezogen wird, und wobei außer während der Datenübertragung der Steuertransistor ausgeschaltet ist, um die Arbeit der Last zu unterbrechen.

140. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß die Last nur an einer Stelle an dem globalen Datenbus vorgesehen ist.

141. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß mehrere Lasten voneinander beabstandet an mehreren Stellen entlang dem globalen Datenbus angeordnet sind.

142. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß die Last nur an dem lokalen Datenbussen vorgesehen ist.

143. Halbleiterspeichervorrichtung gemäß Anspruch 131, dadurch gekennzeichnet, daß mehrere Lasten voneinander beabstandet an mehreren Stellen entlang dem globalen Datenbus und dem lokalen Datenbus angeordnet sind.

144. Halbleiterspeichervorrichtung gemäß Anspruch 122, dadurch gekennzeichnet, daß der Leseverstärker als ein kreuzweise verbundenes Paar von CMOS-Transistoren aufgebaut ist.

145. Halbleiterspeichervorrichtung gemäß Anspruch 122, dadurch gekennzeichnet, daß der Leseverstärker ein differenzielles Potential auf einer Bitleitung über ein Gate empfängt und Daten auf die Datenbusse überträgt, bevor die Bitleitung vollständig geöffnet ist, wodurch vermieden wird, daß die Daten in dem Leseverstärker durch das differenzielle Potential des Datenbusses invertiert werden.

146. Halbleiterspeichervorrichtung gemäß Anspruch 145, dadurch gekennzeichnet, daß der Leseverstärker als Gate empfangender P-Kanal- oder N-Kanal-MOS-Transis­ torverstärker aufgebaut ist.

147. Halbleiterspeichervorrichtung gemäß Anspruch 145, dadurch gekennzeichnet, daß der Leseverstärker als Gate empfangender CMOS-Transistorverstärker aufgebaut ist.

148. Halbleiterspeichervorrichtung gemäß Anspruch 122, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung eine Verschiebung kompensiert, die aus einem Zeitpunkt zur Erzeugung eines Spaltenauswahlsignales zum Auswählen eines Leseverstärkers bis zu einem Zeitpunkt des Eintreffens von Daten, die von dem ausgewählten Leseverstärker zu dem Busverstärker ausgegeben werden, aufgrund einer Position des bestimmten Leseverstärkers bestimmt werden, und Steuersignale bestimmt, die in dem Datenbusverstärker an einem geeigneten Zeitpunkt verwendet werden, wenn die empfangenen Daten wirksam sind, wobei die Verschiebung durch eine Differenz zwischen einer ersten Länge von einer Spaltenauswahlsignal-Erzeugungsschaltung zu dem ausgewählten Leseverstärker und einer zweiten Länge von dem ausgewählten Leseverstärker zu dem Datenbusverstärker über den Datenbus verursacht wird.

149. Halbleiterspeichervorrichtung gemäß Anspruch 148, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung das Spaltenauswahlsignal für Leseverstärker, die näher an der Spaltenauswahlsignal-Erzeugungsschaltung und dem Datenbusverstärker angeordnet sind, zu einem späteren Zeitpunkt erzeugt, und für Leseverstärker, die entfernter von der Spaltenauswahlsignal-Erzeugungsschaltung und dem Datenbusverstärker angeordnet sind, zu einem früheren Zeitpunkt erzeugt, wodurch der Zeitpunkt, an dem Daten bei dem Busverstärker ankommen, unabhängig von der Position von jedem der Leseverstärker im wesentlichen konstant gehalten wird.

150. Halbleiterspeichervorrichtung gemäß Anspruch 149, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung in mehrere Speicherblöcke unterteilt ist, die sich in einer longitudinalen Richtung des direkt mit dem Datenbusverstärker verbundenen Datenbusses überkreuzen, wobei eine Blockauswahladresse zum Auswählen des Speicherblockes der Spaltenauswahlsignal-Erzeugungsschaltung eingegeben wird, eine Verzögerungsgröße der Spaltenauswahlsignal-Erzeugungsschaltung von der Blockauswahladresse gesteuert wird, und wodurch der Zeitpunkt, an dem Daten an dem Busverstärker ankommen, unabhängig von der Position von jedem der Leseverstärker im wesentlichen konstant ist.

151. Halbleiterspeichervorrichtung gemäß Anspruch 148, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung eine Reihen-Blockauswahladresse einer Spaltenauswahlsignal-Erzeugungsschaltung zuführt, und eine Verzögerungsgröße in der Spaltenauswahlsignal-Erzeugungsschaltung von der Blockauswahladresse dergestalt gesteuert wird, daß der Erzeugungszeitpunkt für das Spaltenauswahlsignal für Blöcke, die weiter entfernt von dem Busverstärker liegen, verfrüht wird, und für Blöcke, die näher zu dem Busverstärker angeordnet sind, verzögert wird.

152. Halbleiterspeichervorrichtung gemäß Anspruch 151, dadurch gekennzeichnet, daß die Verzögerungsgröße in der Spaltenauswahlsignal-Erzeugungsschaltung aus einem Übertragungsgate und einer hinzugefügten Kapazität ausgebildet ist, wobei der Wert der hinzugefügten Kapazität für Blöcke, die näher zu dem Busverstärker angeordnet sind, größer ist.

153. Halbleiterspeichervorrichtung gemäß Anspruch 151, dadurch gekennzeichnet, daß die Verzögerungsgröße in der Spaltenauswahlsignal-Erzeugungsschaltung aus einer Verzögerungsleitung gebildet ist, die mehrere in Kaskade angeordnete Verzögerungsstufen aufweist, wobei die Verzögerungsleitung für Blöcke, die näher bei dem Busverstärker angeordnet sind, eine größere Anzahl von zu durchquerenden Verzögerungsstufen vorsieht.

154. Halbleiterspeichervorrichtung gemäß Anspruch 153, dadurch gekennzeichnet, daß jede der Verzögerungsstufen ein erstes und ein zweites NAND-Gate und einen Invertierer aufweist.

155. Halbleiterspeichervorrichtung gemäß Anspruch 148, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung Steuersignale erzeugt, die in dem Datenbusverstärker für Leseverstärker, die näher an der Spaltenauswahlsignal-Erzeugungsschaltung und dem Datenbusverstärker angeordnet sind, zu einem früheren Zeitpunkt erzeugt, und für Leseverstärker, die weiter entfernt von der Spaltenauswahlsignal-Erzeugungsschaltung und dem Datenbusverstärker angeordnet sind, zu einem späteren Zeitpunkt erzeugt, und die Steuersignale bestimmt, die in dem Datenbusverstärker zu einem geeigneten Zeitpunkt verwendet werden, wenn die ankommenden Daten wirksam sind.

156. Empfängerschaltung zur Verwendung in einem Signalübertragungssystem, das Daten über komplementäre Busse überträgt, und das Daten durch Eliminieren einer Zwischensymbolinterferenzkomponente die von vorhergehenden Daten eingeführt wird, mit: einem differenziellen Verstärker mit ersten und zweiten Gate-empfangenden komplementären Eingängen, einer Verstärker-Vorladeschaltung, die an jedem der ersten und zweiten Eingänge des differenziellen Verstärkers vorgesehen ist, um auf eine Weise vorzuladen, die die Empfindlichkeit des differenziellen Verstärkers erhöht, und zwei Sätzen von ersten und zweiten Kapazitäten, die an den ersten und zweiten Eingängen des differenziellen Verstärkers vorgesehen sind, wobei die ersten und zweiten Eingänge des differenziellen Verstärkers mit den komplementären Bussen über die ersten und zweiten Kapazitäten gekoppelt sind, und in jedem Satz von Kapazitäten die erste Kapazität jederzeit mit einem der komplementären Busse gekoppelt ist, wohingegen die zweite Kapazität durch eine Schaltereinheit selektiv mit einem oder dem anderen der komplementären Busse gekoppelt ist.

157. Empfängerschaltung gemäß Anspruch 156, dadurch gekennzeichnet, daß in jedem Satz von Kapazitäten die zweite Kapazität während einem Zwischensymbolinterferenz- Bestimmungsbetriebsschritt mit dem Bus gekoppelt ist, der dem Bus gegenüberliegt, der mit der ersten mit dem gleichen differenziellen Eingang gekoppelten Kapazität gekoppelt ist, und während einem Datenentscheidungsbetriebsschritt mit gleichen Bus gekoppelt ist, der mit der ersten mit dem gleichen differenziellen Eingang gekoppelten Kapazität gekoppelt ist, wodurch die Eliminierung von komplementären Zwischensymbolinterferenzkomponenten erreicht wird.

158. Empfängerschaltung gemäß Anspruch 156, dadurch gekennzeichnet, daß, wenn der Wert der ersten Kapazität mit C10 gekennzeichnet ist, und der Wert der zweiten Kapazität mit C20 gekennzeichnet ist, die Werte der ersten und der zweiten Kapazität so ausgewählt sind, daß sie im wesentlichen der Gleichung C10/(C10 + C20), =(1 + exp(-T/τ))/2 genügen, wobei T die Zeitkonstante des Busses ist, und T der Zyklus eines Bits oder der Zeit ist, während der Ein-Bit-Daten auf dem Bus erscheinen.

159. Empfängerschaltung gemäß Anspruch 156, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Verstärker des Verriegelungstyps aufgebaut ist.

160. Empfängerschaltung gemäß Anspruch 159, dadurch gekennzeichnet, daß außer während einer Datenleseperiode der differenzielle Verstärker einen seiner Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist oder auf einen niedrigen Pegel setzt, wenn der Daten empfangende Transistor ein Transistor des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

161. Empfängerschaltung gemäß Anspruch 159, dadurch gekennzeichnet, daß während einem Eingangsknoten-Vorladebetriebsschritt des differenziellen Verstärkers und einem Zwischensymbolinterferenzkomponenten-Betriebsschritt innerhalb einer Datenleseperiode und außer einer Datenübertragungsperiode der differenzielle Verstärker einen seiner Ausgangsknoten auf einen hohen Pegel setzt, wenn ein Daten empfangender Transistor ein Transistor des N-Kanal-Typs ist, oder auf einen niedrigen Pegel setzt, wenn der Daten empfangende Transistor ein Kanal des P-Kanal-Typs ist, wodurch die Betriebsgeschwindigkeit erhöht wird.

162. Empfängerschaltung gemäß Anspruch 156, dadurch gekennzeichnet, daß der differenzielle Verstärker als differenzieller Stromspiegelverstärker aufgebaut ist.

163. Empfängerschaltung gemäß Anspruch 156, dadurch gekennzeichnet, daß der differenzielle Verstärker so aufgebaut ist, daß er außer während einer Datenübertragungsperiode nicht arbeitet.