DE19752161C2

DE19752161C2 - Halbleiterspeichersystem, unter Verwendung einer taktsynchronen Halbleitervorrichtung, und Halbleiterspeichervorrichtung zur Verwendung in demselben

Info

Publication number: DE19752161C2
Application number: DE19752161A
Authority: DE
Inventors: Hiroyoshi Tomita; Yoshihiro Takemae
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 1996-12-27
Filing date: 1997-11-25
Publication date: 2003-04-10
Anticipated expiration: 2017-11-26
Also published as: GB2320779B; TW358264B; KR19980063509A; GB9719273D0; JPH10199239A; KR100256004B1; GB2320779A; DE19752161A1; JP3979690B2; US5896347A

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine synchrone Halb leiterspeichervorrichtung (einen Synchronspeicher), die synchron mit einem extern eingegebenen Signal arbeitet, und im besonderen einen Synchronspeicher, der ein Daten-Strobe- Signal ausgibt und Ausgabedaten synchron mit dem Daten- Strobe-Signal liefert, um die Konstruktion eines Hoch geschwindigkeitshalbleiterspeichersystems zu erleichtern.

2. Beschreibung der verwandten Technik

Eine integrierte Halbleiterschaltung (LSI-Schaltung) empfängt gewöhnlich ein externes Signal als Eingabe und erzeugt ein Ausgabesignal durch Ausführen von Operationen, die für das Eingabesignal geeignet sind. Die Zeitlage, zu der das Ausgabesignal als Reaktion auf das externe Eingabe signal erhalten wird, ist wichtig; bei Universal-LSIs ist solch eine Zeitlage gewöhnlich in deren Spezifikationen definiert. Zum Beispiel sind bei dynamischen Speichern mit wahlfreiem Zugriff (DRAMs) die Zeitlage für die Datenausgabe bezüglich einer sich verändernden Flanke eines Adressen signals und die Datenaufbauzeit, die erforderlich ist, um Daten zu schreiben, zusammen mit der Maximalfrequenz des Adressensignals, etc., spezifiziert.

In den letzten Jahren ist es bei zunehmenden CPU-Takt geschwindigkeiten in Computersystemen, oder bei zunehmenden Verarbeitungsgeschwindigkeiten von verschiedenen elektroni schen Schaltungen, unbedingt erforderlich geworden, Schnitt stellen mit höherer Geschwindigkeit zu entwickeln. Zum Beispiel stehen CPUs mit Taktgeschwindigkeiten von 100 MHz oder mehr zur Verfügung, aber verglichen mit den CPU-Ge schwindigkeiten sind die Zugriffsgeschwindigkeit und die Datenübertragungsgeschwindigkeit eines DRAMs, der breite Verwendung als Hauptspeicher findet, eine Größenordnung langsamer. Um sich dieser Situation zuzuwenden, sind eine Reihe von DRAM-Systemen wie z. B. ein Synchron-DRAM (SDRAM) vorgeschlagen worden, die Datenübertragungsgeschwindigkeiten von 100 MHz oder mehr erreichen.

Der SDRAM führt Dateneingabe-/-ausgabeoperationen syn chron mit einem extern eingegebenen Hochgeschwindigkeitstakt aus und enthält eine Vielzahl von Einheiten, um Mehrbitdaten parallel eingeben und ausgeben zu können. Eine Hochgeschwin digkeitsverbindung mit einer externen Vorrichtung wird durch ein Verfahren erreicht, bei dem die Mehrbitdaten in serielle Daten konvertiert werden, oder durch ein Verfahren, bei dem interne Operationen im Pipelinesystem erfolgen und die Operationen in den Pipes parallel ausgeführt werden, oder durch eine Kombination dieser zwei Verfahren.

Herkömmliche SDRAMs arbeiten synchron mit einem Takt CLK, der von einem Controller zugeführt wird, und wenn Daten in den SDRAM geschrieben werden, werden die Schreibdaten in dem SDRAM verriegelt, indem seine Verriegelungsschaltung zum Verriegeln der Schreibdaten oder der Adresse, die von dem Controller gesendet wurde, synchron mit dem empfangenen Takt betrieben wird. Gleichfalls werden, wenn Daten aus dem SDRAM gelesen werden, die Lesedaten von dem SDRAM ausgegeben, indem seine Datenausgabeschaltung zum Ausgeben von Daten, die aus einer internen Speicherzelle gelesen wurden, syn chron mit dem empfangenen CLK betrieben wird. Die Signale, die von dem Controller zu dem SDRAM gesendet werden, werfen keine Probleme auf, da sie im wesentlichen längs desselben Signalweges wie der CLK gesendet werden, und deshalb kann eine Phasenverschiebung (ein Versatz) bezüglich des CLK minimiert werden, aber ein Problem kann auftreten, wenn ausgelesene Daten von dem SDRAM zu dem Controller gesendet werden; das heißt, selbst wenn der SDRAM die Daten synchron mit dem empfangen CLK ausgibt, tritt ein Versatz zwischen dem CLK und den ausgelesenen Daten bis zu dem Zeitpunkt auf, wenn die Daten an dem Controller empfangen werden, da die Daten in der zu dem CLK entgegengesetzten Richtung gesendet werden. Solch ein Versatz ist bei früheren SDRAMs, die relativ langsame Operationsgeschwindigkeiten haben, kein großes Problem gewesen, aber dieser Versatz kann nicht ignoriert werden, wenn ein Speichersystem unter Verwendung eines SDRAMs konstruiert wird, das mit einer Geschwindigkeit arbeitet, die höher als 100 MHz ist. Angesichts dieses Problems ist vorgeschlagen worden, daß der SDRAM ein Daten- Strobe-Signal DS ausgibt und ausgelesene Daten synchron mit diesem DS liefert. Das obige Versatzproblem kann gemildert werden, indem der Controller konfiguriert wird, um seine Auslesedatenverriegelungsschaltung synchron mit dem empfan genen DS zu betreiben und dadurch die Daten in dem Control ler zu verriegeln.

Jedoch kann der Versatz nicht vollständig eliminiert werden, da tatsächlich kleine Unterschiede bei der Verdrah tung und auch Unterschiede zwischen Verdrahtungsmustern bei Mehrbitdaten DQ vorhanden sind. Ferner muß der Impuls, der verwendet wird, um Daten in der Datenverriegelungsschaltung zu verriegeln, mit einer erforderlichen Mindestbreite vorge sehen werden, und es bestehen auch Unterschiede beim Layout von der Vielzahl von Mehrbitdatenleitungen innerhalb des Controllers, bei der Verdrahtungslänge und selbst bei der Anschlußkammlänge. All diese Faktoren tragen zur Vergröße rung des Versatzes bei. Wenn darüber hinaus eine Verzöge rungsschaltung in dem Controller verwendet wird, bewirken nicht nur Herstellungsabweichungen zwischen Chips sondern auch Unterschiede der Temperatur und der Zuführspannung Abweichungen. Insgesamt muß eine große Toleranz eingeräumt werden, und diese bestimmt die Grenze der Operationsge schwindigkeit des SDRAMs. Um einen Hochgeschwindigkeits- SDRAM zu erreichen, muß deshalb diese Operationstoleranz reduziert werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, ein Halbleiterspeichersystem vorzusehen, bei dem ein Synchron speicher verwendet wird und das mit einer höheren Geschwin digkeit arbeitet, indem die Toleranz, die erforderlich ist, wenn Daten aus dem SDRAM gelesen werden, reduziert wird, und eine Halbleiterspeichervorrichtung zum Erreichen desselben.

Gemäß dem Halbleiterspeichersystem nach Patentanspruch 1 und der Halbleiter speichervorrichtung nach Patentanspruch 12 der vorliegenden Erfindung enthält die Halbleiterspeichervorrichtung eine Ausgangsphasenverschiebe schaltung, die einen vorgeschriebenen Phasenwinkel zwischen Ausgabedaten und Daten-Strobe-Signal einführt, und es werden Vorkehrungen getroffen, so daß auf der Seite der Halbleiter speichervorrichtung die Ausgabedaten und das Daten-Strobe- Signal mit dem vorgeschriebenen Phasenwinkel in bezug auf einander präzise gesteuert werden und daß ein Verriege lungsimpuls unmittelbar bei Empfang des Daten-Strobe-Signals auf der Seite des Controllers erzeugt werden kann. Diese Konfiguration dient dazu, die Notwendigkeit einer Verzöge rungsschaltung, wie sie beim Stand der Technik erforderlich ist, zu beseitigen und somit jenen Anteil der Toleranz zu eliminieren, der für die Abweichungen auf Grund von Herstel lungsunterschieden der Verzögerungsschaltung und von Unter schieden der Temperatur und der Zuführspannung eingeräumt werden mußte.

Es ist wünschenswert, wie schon beschrieben, daß das Daten-Strobe-Signal einen Einschaltzyklus von 50% hat und die Datenausgabe während eines Zyklus des Daten-Strobe- Signals zweimal erfolgt. Falls hierbei angenommen wird, daß die Phase der ansteigenden Flanke des Daten-Strobe-Signals bei 0 Grad liegt, verändern sich die Ausgabedaten bei 90 und 270 Grad des Daten-Strobe-Signals.

Es ist auch wünschenswert, die Ausgangsphasenverschie beschaltung so zu konfigurieren, um die Phasendifferenz zwischen den Ausgabedaten und dem Daten-Strobe-Signal auf eine Vielzahl von festgelegten Werten einstellen zu können, so daß die Schaltung mit verschiedenen Controllertypen verwendet werden kann und die Werte von dem Controller festgelegt werden können. In dem Fall muß ein Modusregister vorgesehen sein, um eine Vielzahl von Steuerwerten zu spei chern, die der Vielzahl von Phasendifferenzwerten entspre chen, die die Phasendifferenz zwischen den Ausgabedaten und dem Daten-Strobe-Signal definieren, und um einen der Steuer werte als Reaktion auf ein Befehlssignal von dem Controller zu selektieren und auszugeben, und die Ausgangsphasenver schiebeschaltung muß die Phasendifferenz auf der Basis des Steuerwertes einstellen können, der von dem Modusregister ausgegeben wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird aus der folgenden Be schreibung unter Bezugnahme auf die beiliegenden Zeichnungen besser verstanden, in denen:

Fig. 1 ein Diagramm ist, das ein Beispiel einer Systemkonfiguration zeigt, bei der ein Synchron-DRAM (SDRAM) verwendet wird;

Fig. 2 ein Diagramm ist, das eine Datenleseoperation von dem SDRAM zeigt, der ein Daten-Strobe-Signal ausgibt;

Fig. 3 ein Diagramm ist, das die Konfiguration einer Datenausgabesektion des SDRAMs nach Stand der Technik zeigt;

Fig. 4 ein Diagramm ist, das ein Beispiel einer Daten verriegelungsschaltung nach Stand der Technik in einem Controller zeigt;

Fig. 5 ein Diagramm ist, das eine Datenverriegelungs operation in dem Controller gemäß dem Beispiel nach Stand der Technik zeigt;

Fig. 6 ein Diagramm ist, das die Grundkonfiguration eines SDRAMs gemäß der vorliegenden Erfindung zeigt;

Fig. 7 ein Diagramm ist, das die Konfiguration einer Datenverriegelungsschaltung auf der Controllerseite zeigt, wenn die vorliegende Erfindung angewendet wird;

Fig. 8 ein Diagramm zum Erläutern des Prinzips der vorliegenden Erfindung ist;

Fig. 9 ein Diagramm zum Erläutern einer Toleranz für eine Datenverriegelungsoperation gemäß der vorliegenden Erfindung ist;

Fig. 10 ein Diagramm ist, das die allgemeine Konfigu ration eines SDRAMs gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 11 ein Diagramm ist, das die Konfiguration einer Phasenverschiebe-/Basis-DS-Erzeugungsschaltung gemäß der ersten Ausführungsform zeigt;

Fig. 12 ein Diagramm ist, das die Konfiguration einer Verzögerungsschaltung und einer Verzögerungssteuerschaltung zeigt;

Fig. 13 ein Diagramm ist, das die Konfiguration einer Phasenkomparatorschaltung zeigt;

Fig. 14A und 14B Diagramme zum Erläutern der Opera tion der Phasenkomparatorschaltung der ersten Ausführungs form sind;

Fig. 15 ein Diagramm ist, das eine Ausgabeoperation des SDRAMs der ersten Ausführungsform zeigt;

Fig. 16 ein Diagramm ist, das die Konfiguration eines abgewandelten Beispiels der Phasenverschiebe-/Basis-DS- Erzeugungsschaltung der ersten Ausführungsform zeigt;

Fig. 17 ein Diagramm ist, das eine Ausgabeoperation des SDRAMs bei dem abgewandelten Beispiel der ersten Ausfüh rungsform zeigt; und

Fig. 18 ein Diagramm ist, das die Konfiguration einer Phasenverschiebe-/Basis-DS-Erzeugungsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Bevor eine eingehende Beschreibung der bevorzugten Aus führungsformen der vorliegenden Erfindung erfolgt, wird zum besseren Verstehen der Unterschiede zwischen der vorliegen den Erfindung und dem Stand der Technik ein Halbleiterspei chersystem nach Stand der Technik beschrieben, das eine Vielzahl von Synchron-DRAMs enthält. Die Ausführungsformen, in denen die vorliegende Erfindung an einen Synchron-DRAM angepaßt wird, werden später beschrieben. Die vorliegende Erfindung ist, wie zuvor erwähnt, nicht auf den Synchron- DRAM begrenzt, sondern sie kann auf irgendeine integrierte Halbleiterschaltung zum Empfangen eines Signals synchron mit einem extern eingegebenen Signal angewendet werden.

Fig. 1 ist ein Diagramm, das ein Beispiel einer Spei chersystemkonfiguration zeigt, bei der eine Vielzahl von SDRAMs verwendet wird. Die Vielzahl von SDRAMs 102-1, 102-2, 102-3, . . . ist, wie in Fig. 1 gezeigt, mit einem SDRAM- Controller 101 über eine Takt-(CLK)-Signalleitung, einen Befehlsbus, einen Adressenbus, einen Daten-(DQ)-Bus und eine Daten-Strobe-(DS)-Signalleitung verbunden. Der SDRAM-Con troller 101 ist zum Beispiel eine CPU oder ein SDRAM-Steuer chipsatz. Die SDRAMs können als Modul konstruiert sein, in den eine Vielzahl von SDRAM-Chips montiert sind. Da die SDRAM-Datenbitbreite gewöhnlich in der Größenordnung von 8 Bits liegt, wird, falls der Daten-(DQ)-Bus 64 Bits breit ist, ein Modul mit vier SDRAMs verwendet, die jeweils eine Datenbreite von 16 Bits haben.

Fig. 2 ist ein Diagramm, das eine Datenleseoperation aus dem SDRAM in dem Speichersystem unter Verwendung der in Fig. 1 gezeigten SDRAMs zeigt; jeder SDRAM gibt ein Daten- Strobe-Signal DS aus. Auf der SDRAM-Seite verändert sich DS, wie in Fig. 2 gezeigt, nach einer vorgeschriebenen Anzahl von Taktzyklen ab Eingabe eines Lesebefehls von einem hohen Impedanzzustand auf einen niedrigen Impedanzzustand (L). Bei diesem Beispiel verändert sich DS nach 1,5 Taktzyklen auf L.

Dann werden Daten DQ synchron sowohl mit dem anschließenden Übergang von DS von L auf hoch (H) als auch mit dem Übergang von H auf L ausgegeben. Auf der Seite des Controllers wird die Verriegelung von DS initiiert, wenn eine vorgeschriebene Zeit nach Ausgabe des Lesebefehls abgelaufen ist (bei diesem Beispiel wird die Verriegelung zwischen 1,5 und 2 Takten initiiert), und die Daten DQ werden synchron mit den anstei genden und abfallenden Flanken von DS verriegelt. Falls DS und DQ hinsichtlich der Verdrahtungslänge, des Layouts, etc., vollkommen identisch sind, kann der Versatz zwischen DS und DQ fast auf Null reduziert werden. Auf diese Weise können in dem Speichersystem von Fig. 1 durch Verriegeln der Daten DQ auf der Seite des Controllers unter Bezugnahme auf DS immer optimale Strobe-Punkte für Auslesedaten fest gelegt werden, ungeachtet dessen, aus welchem SDRAM die Daten zu lesen sind.

Fig. 3 ist ein Diagramm, das ein Beispiel der Konfigu ration einer Datenausgabesektion des SDRAMs nach Stand der Technik zeigt, die das Daten-Strobe-Signal DS ausgibt. Die Datenausgabesektion enthält, wie in Fig. 3 gezeigt, einen Taktpuffer 11 zum Verriegeln eines extern eingegebenen Taktes CLK und Erzeugen eines internen Taktes, einen Aus gabedatenmultiplexer 24 zum Konvertieren der Bitbreite der Daten, die aus einer Speicherzelle gelesen werden, einen Ausgabedatenpuffer 26 zum Ausgeben eines Signals, das von dem Ausgabedatenmultiplexer empfangen wurde, eine Basis-DS- Erzeugungsschaltung 27 zum Erzeugen eines Basis-DS-Signals, auf dessen Grundlage das Daten-Strobe-Signal DS aus dem internen Takt erzeugt wird, und einen DS-Ausgabepuffer 29 zum Ausgeben des Daten-Strobe-Signals DS, das auf dem Basis- DS-Signal beruht. Der Ausgabepuffer 26 gibt auch Daten auf der Grundlage des Basis-DS-Signals aus.

Fig. 4 ist ein Diagramm, das ein Beispiel der Konfigu ration nach Stand der Technik einer Auslesedatenverriege lungsschaltung in dem Controller 101 von Fig. 1 zeigt. Die Daten DQ, das Daten-Strobe-Signal DS und der Takt CLK wer den, wie in Fig. 4 gezeigt, Eingabepuffern 61, 62 bzw. 63 eingegeben. Der hier gezeigte Takt ist der Takt, der von einem Element auf einer Ebene, die höher als der Controller 101 ist, eingegeben wird, und er unterscheidet sich von dem in Fig. 1 gezeigten CLK. Ein interner Takt wird aus dem in Fig. 4 gezeigten Takt erzeugt, und aus dem internen Takt wird der in Fig. 1 gezeigte Takt zur Ausgabe erzeugt. Bei dem in Fig. 4 gezeigten Beispiel wird ein Datensatz aus zwei Datenelementen gebildet, die aus dem SDRAM sukzessive ausgelesen werden, und die zwei Datenelemente werden als Paar ausgegeben. Datenverriegelungsschaltungen 64 und 65, eine Datenverschiebeschaltung 66 und Datenübertragungsschal tungen 67 und 68 sind für jenen Zweck vorgesehen. Das DS, das auf den Eingabepuffer 62 angewendet wird, wird durch eine Verzögerungsschaltung 69 verzögert, und das resultie rende verzögerte Signal DDS wird einer "H"-Flanken-Trigger schaltung 70 und einer "L"-Flanken-Triggerschaltung 71 eingegeben, die Verriegelungsimpulse DSPZ und DSPX jeweilig synchron mit einer "H"-Flanke und einer "L"-Flanke von DS erzeugen. Der Verriegelungsimpuls DSPZ von der "H"-Flanken- Triggerschaltung 70 wird der Datenverriegelungsschaltung 64 eingegeben, und die Datenverriegelungsschaltung 64 verrie gelt die Daten DQ mit einer vorgeschriebenen Zeitverzögerung ab der "H"-Flanke von DS. Ähnlich wird der Verriegelungs impuls DSPX von der "L"-Flanken-Triggerschaltung 71 der Datenverriegelungsschaltung 65 eingegeben, und die Datenver riegelungsschaltung 65 verriegelt die Daten DQ mit der vorgeschriebenen Zeitverzögerung ab der "L"-Flanke von DS. Der Verriegelungsimpuls DSPX von der "L"-Flanken-Trigger schaltung 71 wird auch der Datenverschiebeschaltung 66 eingegeben, die die Ausgabe der Datenverriegelungsschaltung 64 mit der vorgeschriebenen Zeitverzögerung ab der "L"- Flanke von DS verriegelt. Auf diese Weise sind die zwei Datenelemente miteinander synchron. Datenübertragungsschaltungen 67 und 68 übertragen die jeweiligen Datenelemente synchron mit einem Übertragungstakt DQTZ.

DQ verändert sich, wie in Fig. 2 gezeigt, bei den Übergangsflanken von DS; falls das verriegelte DS der "H"- Flanken-Triggerschaltung 70 und der "L"-Flanken-Trigger schaltung 71 direkt eingegeben wird, um Verriegelungsimpulse zu erzeugen, ist DQ noch nicht stabil, und es kann kein akkurates Verriegeln erfolgen. Um dies zu vermeiden, wird die Verzögerungsschaltung 69 verwendet, um DS zu verzögern, so daß die Daten durch die Datenverriegelungsschaltungen 64 und 65 zu optimalen Zeitlagen verriegelt werden können.

Fig. 5 ist ein Diagramm zum Erläutern der Toleranz, die für die Datenverriegelungsoperation bei dem Beispiel der in Fig. 4 gezeigten Auslesedatenverriegelungsschaltung nach Stand der Technik eingeräumt wird. Obwohl die Schaltungs anordnung so ist, um den Versatz zwischen DS und DQ fast auf Null zu reduzieren, kann, wie zuvor beschrieben, der Versatz nicht vollständig eliminiert werden, da tatsächlich kleine Unterschiede in der Verdrahtung und auch Unterschiede zwi schen Verdrahtungsmustern für die Mehrbitdaten DQ vorhanden sind. Zum Beispiel wird hier angenommen, daß ein Versatz von ±0,5 ns, oder insgesamt von 1,0 ns auftritt. Ferner müssen die Impulse, die verwendet werden, um die Daten durch die Datenverriegelungsschaltungen 64 und 65 zu verriegeln, mit einer erforderlichen Mindestbreite vorgesehen werden, die hierbei mit 1,5 ns angenommen wird. Außerdem wird angenom men, daß eine Differenz von 0,5 ns auf Grund der Unter schiede im Layout von der Vielzahl von Mehrbitdatenleitungen DQ innerhalb des Controllers, in der Verdrahtungslänge und selbst in der Anschlußkammlänge auftritt. Des weiteren wird bei der Schaltung von Fig. 4 die Verzögerungsschaltung 69 verwendet, aber Herstellungsabweichungen zwischen Chips und Unterschiede bei der Temperatur und der Zuführspannung bewirken auch einen gewissen Grad der Abweichung. Diese Abweichung wird mit etwa 1,0 ns angenommen. Insgesamt muß eine Toleranz von etwa 4,0 ns eingeräumt werden. Diese bestimmt die Grenze der Operationsgeschwindigkeit des SDRAMs; das heißt, das Einräumen einer Toleranz von 4,0 ns bedeutet eine maximale Operationsgeschwindigkeit von 250 MHz. Um einen SDRAM mit höherer Geschwindigkeit zu errei chen, muß diese Operationstoleranz deshalb reduziert werden.

Fig. 6 ist ein Diagramm, das die Grundkonfiguration einer Halbleiterspeichervorrichtung zeigt, auf die die vorliegende Erfindung angewendet wird, Fig. 7 ist ein Diagramm, das die Grundkonfiguration einer Datenverriege lungsschaltung auf der Seite des Controllers zeigt, wenn die vorliegende Erfindung angewendet wird, Fig. 8 ist ein Diagramm zum Erläutern des Prinzips der vorliegenden Erfin dung, und Fig. 9 ist ein Diagramm zum Erläutern einer Toleranz für eine Datenverriegelungsoperation gemäß der vorliegenden Erfindung.

In dem Halbleiterspeichersystem und der Halbleiterspei chervorrichtung der vorliegenden Erfindung ist, wie in Fig. 6 gezeigt, eine Ausgangsphasenverschiebeschaltung 28 vorge sehen, die einen vorgeschriebenen Phasenwinkel zwischen Aus gabedaten DQ und Daten-Strobe-Signal DS einführt, und diese Phasendifferenz wird während der gesamten Operation kon stantgehalten. Genauer gesagt, die Phasenbeziehung wird so gesteuert, daß sich das Strobe-Signal DS mit einer Phasen winkelverzögerung α ab einer Übergangsflanke der Ausgabe daten DQ verändert, wie in Fig. 8 gezeigt. Dieser Winkel α wird so bestimmt, daß optimale Verriegelungszeitlagen er reicht werden können, wenn Verriegelungsimpulse erzeugt werden, indem das DS, das am Controller empfangen wird, direkt den "H"- und "L"-Flanken-Triggerschaltungen 70 und 71 eingegeben wird, die in Fig. 7 gezeigt sind. Wenn die vorliegende Erfindung angewendet wird, braucht daher die Verzögerungsschaltung, die bei dem Beispiel nach Stand der Technik verwendet wird, in der Datenverriegelungsschaltung auf der Seite des Controllers nicht vorgesehen zu werden, wie in Fig. 7 gezeigt.

Das interne DS, das aus dem verriegelten DS erzeugt wird, wird nicht verzögert, sondern unmittelbar verwendet, um den Verriegelungsimpuls DSPZ zu erzeugen, wie in Fig. 9 gezeigt. Dies bedeutet die Eliminierung der Toleranz von etwa 1,0 ns, die bei dem Beispiel nach Stand der Technik durch Berücksichtigung von Herstellungsabweichungen zwischen Verzögerungsschaltungschips und von Unterschieden bei der Temperatur und der Zuführspannung vorgesehen wird. Da andere Toleranzen dieselben sind, kann die Operationstoleranz durch Anwenden der vorliegenden Erfindung von den 4,0 ns bei dem Beispiel nach Stand der Technik auf 3,0 ns reduziert werden, mit der Bedeutung, daß die Operationsgeschwindigkeit auf 330 MHz erhöht werden kann.

Wie schon beschrieben, ist es wünschenswert, daß das Daten-Strobe-Signal DS einen Einschaltzyklus von 50% hat und die Datenausgabe während eines Zyklus des Daten-Strobe- Signals DS zweimal erfolgt. In diesem Fall ist es wünschens wert, den Phasenwinkel des Daten-Strobe-Signals DS bezüglich der Ausgabedaten auf 90 bzw. 270 Grad einzustellen.

Es ist ferner wünschenswert, die Ausgangsphasenver schiebeschaltung so zu konfigurieren, um die Phasendifferenz zwischen den Ausgabedaten und dem Daten-Strobe-Signal auf eine Vielzahl von festgelegten Werten einstellen zu können, so daß die Schaltung mit verschiedenen Controllertypen verwendet werden kann und daß die Werte von dem Controller festgelegt werden können. In dem Fall muß ein Modusregister vorgesehen werden, um eine Vielzahl von Steuerwerten zu speichern, die der Vielzahl von Phasendifferenzwerten ent sprechen, die die Phasendifferenz zwischen den Ausgabedaten und dem Daten-Strobe-Signal definieren, und einen der Steu erwerte als Reaktion auf ein Befehlssignal von dem Control ler zu selektieren und auszugeben, und die Ausgangsphasen verschiebeschaltung muß die Phasendifferenz auf der Basis des Steuerwertes einstellen können, der von dem Modusregi ster ausgegeben wird.

Fig. 10 ist ein Diagramm, das die allgemeine Konfigu ration eines Synchron-DRAMs (SDRAMs) gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 10 gezeigt, umfaßt der SDRAM: einen Taktpuffer 11 zum Empfangen eines extern eingegebenen Taktes CLK; eine Takt erzeugungsschaltung 12 zum Erzeugen eines internen Taktes aus der Ausgabe des Taktpuffers 11; eine Phaseneinstell schaltung 13 zum Erzeugen aus dem internen Takt eines syn chronen internen Taktes CLKOZ, der mit CLK synchron ist; eine Phasenkomparatorschaltung 14 zum Vergleichen der Phasen von CLKOZ und CLK und zum Erzeugen eines Steuersignals für die Phaseneinstellschaltung 13; ein Befehlsregister 15 zum Empfangen eines Befehlssignals; einen Adressenpuffer 16 zum Empfangen eines Adressensignals; eine Reihenadressenverrie gelung 17 zum Verriegeln einer Reihenadresse, die in dem Adressensignal enthalten ist; eine Spaltenadressenverriege lung 18 zum Verriegeln einer Spaltenadresse, die in dem Adressensignal enthalten ist; einen Reihendecodierer 19 zum Decodieren der Reihenadresse, die von der Reihenadressenver riegelung 17 ausgegeben wird; ein Zellenarray 20; Lesever stärker 21 zum Verstärken von Eingabe-/Ausgabesignalen des Zellenarrays 20; einen Spaltendecodierer 22 zum Decodieren der Spaltenadresse, die von der Spaltenadressenverriegelung 18 ausgegeben wird; einen Schreibverstärker 23; einen Ausga bedatenmultiplexer 24; einen Dateneingabepuffer 25; einen Datenausgabepuffer 26; einen Ausgabepuffer 29 für ein Daten- Strobe-Signal DS; und eine Phasenverschiebe-/Basis-DS-Erzeu gungsschaltung 30 zum Erzeugen eines Basis-DS-Signals, das verwendet wird, um das Daten-Strobe-Signal DS zu erzeugen. Diese Ausführungsform unterscheidet sich von der Konfigura tion des Beispiels nach Stand der Technik nur durch den Einbau der Phasenverschiebe-/Basis-DS-Erzeugungsschaltung 30, der Phaseneinstellschaltung 13 und der Phasenkomparatorschaltung 14; die anderen Abschnitte sind dieselben wie nach Stand der Technik, und Beschreibungen von solchen Teilen werden hier weggelassen, so daß die folgende Beschreibung nur die unterschiedlichen Abschnitte behandelt. Hier kann der interne Datenbus, der die Leseverstärker 21 mit dem Schreibverstärker 23 und dem Ausgabedatenmultiplexer 24 verbindet, dieselbe Datenbreite wie ein externer Datenbus haben, oder eine Datenbreite, die zum Beispiel das Zwei- oder Vierfache jener des externen Datenbusses beträgt.

Fig. 11 ist ein Diagramm, das die Konfiguration der Phasenverschiebe-/Basis-DS-Erzeugungsschaltung 30 zeigt. Die Phasenverschiebe-/Basis-DS-Erzeugungsschaltung 30 enthält, wie in Fig. 11 gezeigt, vier Verzögerungsschaltungs- /Pufferschaltungspaare, 31/32, 33/34, 35/36 und 37/38, die seriell verbunden sind. Jede Verzögerungsschaltung sowie jede Pufferschaltung hat eine äquivalente Konfiguration, und der Verzögerungsbetrag in jeder der Verzögerungsschaltungen 31, 33, 35 und 37 wird gemeinsam durch eine Verzögerungs steuerschaltung 40 gesteuert. Deshalb hat jede Verzögerungs schaltung denselben Verzögerungsbetrag. Der synchrone in terne Takt CLKOZ wird der ersten Verzögerungsschaltung 31 eingegeben. Eine Phasenkomparatorschaltung 39 vergleicht die Phase von CLKOZ mit der Phase der Ausgabe der Pufferschal tung der Endstufe 38 und führt das Resultat des Vergleichs der Verzögerungssteuerschaltung 40 zu. Auf der Basis des Vergleichsresultats steuert die Verzögerungssteuerschaltung 40 den Verzögerungsbetrag gemeinsam in jeder der Verzöge rungsschaltungen 31, 33, 35 und 37, so daß die Ausgabe der Pufferschaltung der Endstufe 38 mit CLKOZ phasengleich wird. Wenn die Ausgabe der Pufferschaltung der Endstufe 38 mit CLKOZ phasengleich ist, folgt deshalb daraus, daß die Si gnale, die den Verzögerungsschaltungen 31, 33, 35 und 37 eingegeben werden, in der Phase jeweilig um einen Viertel zyklus oder 90° verschoben sind. Drei Inverter in Serie und ein UND-Gatter bilden eine Schaltung, die einen Impuls, der schmaler als der Takt ist, bei der ansteigenden Flanke (H- Flanke) des Signals erzeugt, das ihrer zugeordneten Verzöge rungsschaltung 31, 33, 35 oder 37 eingegeben wird. Die schmalen Impulse, die aus den Eingabesignalen für die Verzö gerungsschaltungen 31 und 35 erzeugt werden, werden durch ein ODER-Gatter summiert, um das ϕ0-Basis-DS zu erzeugen, während die schmalen Impulse, die aus den Eingabesignalen für die Verzögerungsschaltungen 33 und 37 erzeugt werden, durch ein ODER-Gatter summiert werden, um das ϕ1/4-Basis-DS zu erzeugen. Wie aus der obigen Erläuterung hervorgeht, ist das ϕ1/4-Basis-DS bezüglich des ϕ0-Basis-DS in der Phase um 90° verzögert. Das ϕ1/4-Basis-DS wird als Verriegelungs impuls für den DS-Ausgabepuffer 29 ausgegeben, und das ϕ0- Basis-DS wird als Verriegelungsimpuls für den Datenausgabe puffer 26 ausgegeben.

Fig. 12 ist ein Diagramm, das die Konfiguration der Verzögerungsschaltung 31 und der Verzögerungssteuerschaltung 40 zeigt. Die Verzögerungsschaltungen 33, 35 und 37 haben dieselbe Konfiguration wie die Verzögerungsschaltung 31 und werden gemeinsam durch ein Signal von der Verzögerungssteu erschaltung 40 gesteuert, sind hier aber nicht gezeigt. Ferner ist Fig. 13 ein Diagramm, das die Konfiguration der Phasenkomparatorschaltung 39 zeigt, und Fig. 14 ist ein Diagramm zum Erläutern der Operation der Phasenkomparator schaltung 39.

Wie in Fig. 12 gezeigt, umfaßt die Verzögerungsschal tung 31: ein Inverterarray 521, das aus einer Vielzahl von Invertern besteht, die seriell verbunden sind; ein UND- Gatter-Array, das aus einer Vielzahl von UND-Gattern 522-1, 522-2, . . ., 522-n besteht, die so angeordnet sind, daß ein Eingang von jedem UND-Gatter mit dem Ausgang von jedem zweiten Inverter in dem Inverterarray 521 gekoppelt ist; ein Transistorenarray, das aus N-Kanal-Transistoren 523-1, 523- 2, . . ., 523-n besteht, deren Gates die Ausgaben der entsprechenden UND-Gatter zugeführt werden, deren Bases geerdet sind und deren Drains gemeinsam verbunden sind; einen Wider stand 524, der zwischen einer Signalleitung, mit der die Drains der N-Kanal-Transistoren gemeinsam verbunden sind, und einer Spannungszuführleitung mit hohem Pegel verbunden ist; und einen Puffer 525, dessen Eingang mit jener Signal leitung verbunden ist und der einen internen Takt CLK2 ausgibt. Die Verzögerungssteuerschaltung 40 umfaßt einen Aufwärts-/Abwärtszähler 526 und einen Decodierer 527. Der Aufwärts-/Abwärtszähler 526 zählt nicht, wenn das Halte signal HOLD "L" ist; wenn das Haltesignal HOLD "H" ist, führt der Aufwärts-/Abwärtszähler 526 ein Zählen synchron mit dem Anstieg eines verzögerten CLKOZ-Signals, das von einer Verzögerungsschaltung 41 ausgegeben wird, in der Aufwärtsrichtung aus, wenn das Aufwärts-/Abwärtssignal "H" ist, und in der Abwärtsrichtung, wenn es "L" ist. Der Deco dierer 527 decodiert die Ausgabe des Aufwärts-/Abwärts zählers 526 und setzt eine seiner Ausgaben auf "H" und die anderen Ausgaben auf "L". Wenn der Aufwärts-/Abwärtszähler 526 aufwärts zählt, wird die Position der Ausgabe, die auf "H" zu setzen ist, nach rechts verschoben, und wenn abwärts gezählt wird, wird jene Ausgabeposition nach links verscho ben. Die Ausgänge des Decodierers 527 sind mit den anderen Eingängen der UND-Gatter 522-1, 522-2, . . ., 522-n gekoppelt, und nur das UND-Gatter, das die "H"-Ausgabe von dem Decodie rer 527 empfängt, wird aktiviert. Von den Ausgaben des Inverterarrays wird das Signal, das auf das aktivierte UND- Gatter angewendet wird, als interner Takt CLK2 ausgegeben. Da die Anzahl von Stufen für die Ausbreitung des Signals durch das Inverterarray in Abhängigkeit davon schwankt, welches UND-Gatter aktiviert wird, kann auf diese Weise der Verzögerungsbetrag für den internen Takt zweckmäßig selek tiert werden. Hierbei kann der Verzögerungsbetrag mit einer Genauigkeit gesteuert werden, die dem Verzögerungsbetrag von zwei Invertern äquivalent ist.

Wie in Fig. 13 gezeigt, umfaßt die Phasenkomparator schaltung 39: eine Verriegelungsschaltung 531, die den synchronen internen Takt CLKOZ synchron mit CLKOZ-4' verrie gelt, der von dem Puffer 38 ausgegeben wird; eine Verriege lungsschaltung 532, die den synchronen internen Takt CLKOZ synchron mit einem Signal verriegelt, das durch Verzögern von CLKOZ-4' durch eine Verzögerungsschaltung 533 um einen Betrag erhalten wird, der einer Verzögerungsstufe in der Verzögerungsschaltung 31 äquivalent ist; und ein UND-Gatter, ein NAND-Gatter und einen Inverter zum Ausführen von Opera tionen an den Ausgaben P und Q der jeweiligen Verzögerungs schaltungen. Die Zeitlage zum Verriegeln von CLKOZ ist, wie in Fig. 14A gezeigt, zwischen den Verzögerungsschaltungen 531 und 532 versetzt, die somit CLKOZ zu verschiedenen Zeitpunkten verriegeln. In dem Zustand a, bei dem CLKOZ-4' voreilt, sind die Ausgaben P und Q der Verzögerungsschaltun gen 531 und 532 beide "L", und in dem Zustand c, bei dem CLKOZ-4' nacheilt, sind P und Q beide "H", während dann, wenn CLKOZ und CLKOZ-4' nahezu phasengleich sind, P "L" und Q "H" ist. Die Wahrheitstabelle dafür ist in Fig. 14B gezeigt. In der Schaltung von Fig. 13 ist, wenn P und Q beide "L" sind, HOLD "H" und das Aufwärts-/Abwärtssignal "H", so daß der Verzögerungsbetrag in jeder der Verzöge rungsschaltungen 31, 33, 35 und 37 vergrößert wird, und wenn P und Q beide "H" sind, ist HOLD "H" und das Aufwärts- /Abwärtssignal "L", so daß der Verzögerungsbetrag in jeder der Verzögerungsschaltungen 31, 33, 35 und 37 verringert wird. Wenn andererseits P "L" und Q "H" ist, ist HOLD "L", so daß bei dem Verzögerungsbetrag in jeder der Verzögerungs schaltungen 31, 33, 35 und 37 keine Veränderung auftritt.

Fig. 15 ist ein Diagramm, das eine Ausgabeoperation des SDRAMs gemäß der ersten Ausführungsform zeigt. Mit den in den Fig. 11 bis 13 gezeigten Schaltungen werden das ϕ0-Basis-DS und das ϕ1/4-Basis-DS erzeugt, wie in Fig. 15 gezeigt. Hierbei wird angenommen, daß die Phasenverschiebe- /Basis-DS-Erzeugungsschaltung das ϕ0-Basis-DS und das ϕ1/4- Basis-DS konstant erzeugt, ungeachtet dessen, ob das DS ausgegeben wird oder nicht, und daß die Steuerung bezüglich dessen, ob Ausgaben als Reaktion auf eine Leseoperation, etc., erzeugt werden sollten, ausgeführt wird, indem der Datenausgabepuffer 26 und der DS-Ausgabepuffer 29 unter Verwendung einer nicht gezeigten Steuerschaltung gesteuert werden. Der Datenausgabepuffer 26 verriegelt, wie in Fig. 15 gezeigt, die internen DQ unter Verwendung des ϕ0-Basis-DS und gibt die DQ wie gezeigt aus. Ähnlich verriegelt der DS- Ausgabepuffer 29 den CLKOZ unter Verwendung des ϕ1/4-Basis- DS und gibt DS wie gezeigt aus.

Auf diese Weise werden von dem SDRAM der ersten Ausfüh rungsform Daten während eines Takt-CLK-Zyklus zweimal ausge geben, und das Daten-Strobe-Signal DS wird ausgegeben und verändert sich zu einer Zeitlage, die von der Datenausgabe zeitlage um genau 90° des Taktzyklus verzögert ist. Als Resultat kann der Controller ein Verriegelungssignal für die Eingabedaten direkt aus dem empfangenen DS erzeugen.

In der ersten Ausführungsform werden das ϕ0-Basis-DS und das ϕ1/4-Basis-DS mit einer Frequenz, die das Zweifache derer des Taktes CLK beträgt, wie in Fig. 15 gezeigt, durch die Phasenverschiebe-/Basis-DS-Erzeugungsschaltung erzeugt, aber es wird leichter sein, die Toleranz zu vergrößern, wenn dieselbe Frequenz wie jene des Taktes CLK verwendet wird. Angesichts dessen ist bei einem abgewandelten Beispiel der ersten Ausführungsform die Phasenverschiebe-/Basis-DS- Erzeugungsschaltung so konfiguriert, daß die vier Impulse, die durch die Schaltungen erzeugt werden, die jeweils aus den drei Invertern und dem UND-Gatter bestehen, als ϕ0- Basis-DS', ϕ1/4-Basis-DS', ϕ1/2-Basis-DS' bzw. ϕ3/4-Basis- DS' ausgegeben werden, wie in Fig. 16 gezeigt. In diesem Fall werden das ϕ0-Basis-DS' und das ϕ1/2-Basis-DS' dem Datenausgabepuffer 26 zugeführt, und das ϕ1/4-Basis-DS' und das ϕ3/4-Basis-DS' werden dem DS-Ausgabepuffer 29 zugeführt. Fig. 17 ist ein Diagramm, das eine Ausgabeoperation bei diesem abgewandelten Beispiel zeigt.

Fig. 18 ist ein Diagramm, das die Konfiguration einer Phasenverschiebe-/Basis-DS-Erzeugungsschaltung in einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Wie gezeigt, ist eine Anzahl 2n von Verzögerungsschaltungs-/Pufferschaltungspaaren vorgesehen; wenn die Ausgabe der Endstufe mit dem synchronen internen Takt CLKOZ phasengleich ist, folgt deshalb daraus, daß die Signale von den jeweiligen Stufen in der Phase jeweilig um 360°/2n verschoben sind. Ähnlich wie bei der ersten Ausführungsform werden Impulssignale aus dem CLKOZ und dem Eingabesignal für die n-te Stufe erzeugt, und diese Impulssignale werden summiert, um das ϕ0-Basis-DS zu erzeu gen. Wenn die Ausgaben der Stufen, die in der Phase um 180° in bezug aufeinander verschoben sind, kombiniert werden und die resultierenden Impulssignale summiert werden, werden Verriegelungssignale erzeugt, die in der Phase um 180°/n verschoben sind. Selektionsschaltungen 48-1 bis 48-n-1 enthalten jeweils zwei Schaltungssätze, die jeweils aus drei Invertern, einem UND-Gatter und einem ODER-Gatter bestehen, und sind so konfiguriert, daß gemäß dem Selektionssignal, das von einer Selektionsschaltung 45 zugeführt wird, selek tiert werden kann, ob das Signal von dem ODER-Gatter ausge geben werden sollte oder nicht.

Der SDRAM ist so konstruiert, daß sein Operationsmodus gemäß einem Befehl von dem Controller eingestellt werden kann, und für den Zweck ist ein Modusregister 43 vorgesehen, welches den Modus aus der Ausgabe eines Befehlsdecodierers 15 identifiziert. In der zweiten Ausführungsform ist ein Modus zum Festlegen der Phase des Daten-Strobe-Signals DS bezüglich der Eingabedaten DQ in den Modi enthalten, die in dem Modusregister 43 gespeichert sind. Als Reaktion auf eine Eingabe, die den Phaseneinstellmodus spezifiziert, führt das Modusregister 43 Daten, die spezifizieren, welche der Pha sen, die jeweilig um 180°/n verschoben sind, zu selektieren ist, einem Phasenregister 44 zu, welches diesen Wert dann speichert und ihn der Selektionsschaltung 45 zuführt. Die Selektionsschaltung 45 selektiert eine der Selektionsschal tungen 48-1 bis 48-n-1 gemäß dem zugeführten Wert, und das Signal von der selektierten Selektionsschaltung wird als Verschiebe-DS ausgegeben. Dieses Verschiebe-DS wird auf den DS-Ausgabepuffer angewendet. Mit dieser Konfiguration kann die Phase des Daten-Strobe-Signals DS in bezug auf das Ausgabedatensignal DQ von der Seite des Controllers wie gewünscht eingestellt werden.

Gemäß der vorliegenden Erfindung braucht, wie oben beschrieben, da das Daten-Strobe-Signal, das von der Halb leiterspeicherschaltung ausgegeben wird, mit einem vorge schriebenen Phasenwinkel in bezug auf die Ausgabedaten eingestellt werden kann, auf der Seite des Controllers keine Verzögerungsschaltung vorgesehen zu werden; als Resultat kann die Toleranz, die ihr zugeordnet ist, eliminiert wer den, wodurch eine entsprechende Erhöhung der Geschwindigkeit erreicht wird.

Claims

1. Halbleiterspeichersystem mit:
wenigstens einer Halbleiterspeichervorrichtung; und
einer Steuervorrichtung zum Eingeben und Ausgeben von Daten von der und an die Halbleiterspeichervorrichtung, bei dem
die Steuervorrichtung die Daten an die Halbleiter speichervorrichtung synchron mit einem ersten Synchronisati onssignal (CLK) ausgibt, welches die Steuervorrichtung ausgibt, und
die Halbleiterspeichervorrichtung die Daten an die Steuervorrichtung synchron mit einem zweiten Synchronisati onssignal (DS) ausgibt, welches die Halbleiterspeichervorrichtung ausgibt,
welches Halbleiterspeichersystem dadurch gekenn zeichnet ist, daß die Halbleiterspeichervorrichtung eine Ausgangsphasenverschiebeschaltung enthält, zum Einführen eines vorgeschriebenen Phasenwinkels zwischen den Ausgabe daten und dem zweiten Synchronisationssignal (DS).

2. Halbleiterspeichersystem nach Anspruch 1, bei dem das zweite Synchronisationssignal ein Signal mit einem Einschaltzyklus von 50% ist.

3. Halbleiterspeichersystem nach Anspruch 2, bei dem die Halbleiterspeichervorrichtung Ausgabedaten zweimal während eines Zyklus des zweiten Synchronisationssignals liefert.

4. Halbleiterspeichersystem nach Anspruch 3, bei dem das zweite Synchronisationssignal in der Phase bezüglich der Ausgabedaten um 90 Grad bzw. 270 Grad verschoben ist.

5. Halbleiterspeichersystem nach irgendeinem der Ansprüche 1 bis 3, bei dem die Ausgangsphasenverschiebe schaltung die Phasendifferenz zwischen den Ausgabedaten und dem zweiten Synchronisationssignal auf einen Wert einer Vielzahl von festgelegten Werten einstellen kann.

6. Halbleiterspeichersystem nach Anspruch 5, bei dem die Phasendifferenz zwischen den Ausgabedaten und dem zwei ten Synchronisationssignal von der Steuervorrichtung festge legt werden kann.

7. Halbleiterspeichersystem nach Anspruch 6, bei dem die Steuervorrichtung, gemäß dem in ihr verriegelten zweiten Synchronisationssignal, sofort eine Anforderung ausgibt, um den vorgeschriebenen Phasenwinkel auf solch eine Weise festzulegen, um zum Verriegeln der Ausgabedaten von der Halbleiterspeichervorrichtung geeignet zu sein.

8. Halbleiterspeichersystem nach Anspruch 6 oder 7, bei dem
die Halbleiterspeichervorrichtung ein Modusregi ster enthält, zum Speichern einer Vielzahl von Steuerwerten, die der Vielzahl von Phasendifferenzwerten entsprechen, die die Phasendifferenz zwischen den Ausgabedaten und dem zwei ten Synchronisationssignal definieren, und zum Selektieren und Ausgeben von einem der Steuerwerte gemäß einem Befehls signal von der Steuervorrichtung, und
die Ausgangsphasenverschiebeschaltung die Phasen differenz zwischen den Ausgabedaten und dem zweiten Synchro nisationssignal auf der Basis des Steuerwertes einstellt, der von dem Modusregister ausgegeben wird.

9. Halbleiterspeichersystem nach irgendeinem der Ansprüche 1 bis 7, bei dem die Halbleiterspeichervorrichtung enthält:
eine Basissignalerzeugungsschaltung für das zweite Synchronisationssignal zum Erzeugen eines Basissignals für das zweite Synchronisationssignal, das verwendet wird, um das zweite Synchronisationssignal aus dem in ihr verriegel ten ersten Synchronisationssignal zu erzeugen, und
eine Datenausgabeschaltung zum Liefern der Aus gabedaten synchron mit dem Basissignal des zweiten Synchro nisationssignals, und bei dem
die Ausgangsphasenverschiebeschaltung das Basissignal des zweiten Synchronisationssignals um den vorgeschriebenen Winkel verzögert.

10. Halbleiterspeichersystem nach Anspruch 9, bei dem die Halbleiterspeichervorrichtung eine externe Synchronisa tionsphaseneinstellschaltung enthält, zum Einstellen der Phase des verriegelten ersten Synchronisationssignals, so daß das verriegelte erste Synchronisationssignal mit dem ersten Synchronisationssignal phasengleich ist.

11. Halbleiterspeichersystem nach Anspruch 9, bei dem die Halbleiterspeichervorrichtung eine Phasenverschiebe- /Basissignalerzeugungsschaltung für das zweite Synchronisa tionssignal enthält, die die Basissignalerzeugungsschaltung für das zweite Synchronisationssignal mit der Ausgangspha senverschiebeschaltung integriert.

12. Halbleiterspeichervorrichtung mit:
einer Ausgangssynchronisationssignalausgabeschal tung zum Ausgeben eines Ausgangssynchronisationssignals; und
einer Datenausgabeschaltung zum Liefern von Ausga bedaten synchron mit dem Ausgangssynchronisationssignal,
welche Halbleiterspeichervorrichtung dadurch gekennzeichnet ist, daß die Halbleiterspeichervorrichtung eine Ausgangsphasenverschiebeschaltung umfaßt, zum Einführen eines vorgeschriebenen Phasenwinkels zwischen den Ausgabe daten und dem Ausgangssynchronisationssignal.

13. Halbleiterspeichervorrichtung nach Anspruch 12, bei der das Ausgangssynchronisationssignal ein Signal mit einem Einschaltzyklus von 50% ist.

14. Halbleiterspeichervorrichtung nach Anspruch 13, bei der die Halbleiterspeichervorrichtung Ausgabedaten zweimal während eines Zyklus des Ausgangssynchronisations signals liefert.

15. Halbleiterspeichervorrichtung nach Anspruch 14, bei der das Ausgangssynchronisationssignal in der Phase bezüglich der Ausgabedaten um 90 Grad bzw. 270° verschoben ist.

16. Halbleiterspeichervorrichtung nach irgendeinem der Ansprüche 12 bis 14, bei der die Ausgangsphasenverschiebe schaltung die Phasendifferenz zwischen den Ausgabedaten und dem Ausgangssynchronisationssignal auf einen Wert einer Vielzahl von festgelegten Werten einstellen kann.

17. Halbleiterspeichervorrichtung nach Anspruch 16, bei der die Phasendifferenz zwischen den Ausgabedaten und dem Ausgangssynchronisationssignal extern festgelegt werden kann.

18. Halbleiterspeichervorrichtung nach Anspruch 17, mit:
einem Modusregister zum Speichern von einer Viel zahl von Steuerwerten, die der Vielzahl von Phasendifferenz werten entsprechen, die die Phasendifferenz zwischen den Ausgabedaten und dem Ausgangssynchronisationssignal definie ren, und zum Selektieren und Ausgeben von einem der Steuerwerte gemäß einem Befehlssignal von der Steuervorrichtung, bei der
die Ausgangsphasenverschiebeschaltung die Phasen differenz zwischen den Ausgabedaten und dem Ausgangssynchro nisationssignal auf der Basis des Steuerwertes einstellt, der von dem Modusregister ausgegeben wird.

19. Halbleiterspeichervorrichtung nach irgendeinem der Ansprüche 12 bis 18, mit:
einer Basissignalerzeugungsschaltung für das Aus gangssynchronisationssignal zum Erzeugen eines Basissignals für das Ausgangssynchronisationssignal, das verwendet wird, um das Ausgangssynchronisationssignal aus einem extern eingegebenen Synchronisationssignal zu erzeugen, das in ihr verriegelt ist, bei der
die Datenausgabeschaltung die Ausgabedaten syn chron mit dem Basissignal des Ausgangssynchronisations signals liefert,
die Ausgangsphasenverschiebeschaltung das Basissignal des Ausgangssynchronisationssignals um den vorgeschriebenen Winkel verzögert, und
die Ausgangssynchronisationssignalausgabeschaltung das Ausgangssynchronisationssignal synchron mit dem Basis signal des Ausgangssynchronisationssignals ausgibt, das durch die Ausgangsphasenverschiebeschaltung verzögert wurde.

20. Halbleiterspeichervorrichtung nach Anspruch 19, die eine externe Synchronisationsphaseneinstellschaltung enthält, zum Einstellen der Phase des verriegelten, extern eingegebenen Synchronisationssignals, so daß das verrie gelte, extern eingegebene Synchronisationssignal mit dem Ausgangssynchronisationssignal phasengleich ist.

21. Halbleiterspeichervorrichtung nach Anspruch 19, die eine Phasenverschiebe-/Basissignalerzeugungsschaltung für das Ausgangssynchronisationssignal enthält, die die Basissignalerzeugungsschaltung für das Ausgangssynchronisa tionssignal mit der Ausgangsphasenverschiebeschaltung inte griert.