DE19811080A1 - Memory cell arrangement - Google Patents

Memory cell arrangement

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Abstract

The arrangement has a semiconductor substrate (2). MOS transistors with a floating gate electrode and a control gate electrode are provided as memory cells in the substrate. Each floating gate electrode (9) is arranged in a groove (7) in a main surface (1) of the substrate. The grooves are bounded by one source/drain region of the MOS transistor. The control gate electrode extends over the gate electrode on the side furthest from the source/drain region. At least part of a channel region of the MOS transistor, between the grooves and a second source/drain region of the MOS transistor, is bounded by the main surface. The control gate electrode is arranged above the part of the channel region bounded by the main surface.

Description

Die Erfindung betrifft eine Speicherzellenanordnung, die elektrisch programmierbar und löschbar ist sowie ein Verfah­ ren zu deren Herstellung.The invention relates to a memory cell arrangement, the is electrically programmable and erasable as well as a procedure for their manufacture.

Zur nichtflüchtigen Speicherung von Daten werden vielfach so­ genannte EEPROM-Anordnungen verwendet, die elektrisch schreib- und löschbar sind. Als Speicherzellen werden dabei MOS-Transistoren verwendet, die eine floatende Gateelektrode und eine Steuergateelektrode aufweisen. Die floatende Ga­ teelektrode ist vollständig von dielektrischem Material umge­ ben. Die Steuergateelektrode ist oberhalb der floatenden Ga­ teelektrode angeordnet. Abhängig von der gespeicherten Infor­ mation wird auf die floatende Gateelektrode eine Ladungsmenge aufgebracht, die die Einsatzspannung des MOS-Transistors be­ einflußt. Die Ladung wird auf die floatende Gateelektrode durch Fowler Nordheim Tunneln oder durch Injektion heißer Elektronen aufgebracht. Beim Programmieren durch Injektion heißer Elektronen gelangen die Elektronen vom Kanalgebiet in die Floating Gate Elektrode. Dazu sind Ströme von ca. 1 mA erforderlich.This is often the case for non-volatile storage of data called EEPROM arrangements used, the electrical are writable and erasable. As storage cells MOS transistors used that have a floating gate electrode and have a control gate electrode. The floating Ga Teelectrode is completely reversed from dielectric material ben. The control gate electrode is above the floating Ga arranged electrode. Depending on the stored information mation becomes an amount of charge on the floating gate electrode applied that be the threshold voltage of the MOS transistor influences. The charge is applied to the floating gate electrode by Fowler Nordheim tunnels or by injection hotter Electrons applied. When programming by injection hot electrons, the electrons enter from the channel area the floating gate electrode. There are currents of approx. 1 mA required.

In US-PS 5 242 848 ist eine EEPROM-Anordnung vorgeschlagen worden, in der zum Schreiben und Löschen geringere Ströme er­ forderlich sind. Als Speicherzelle wird ein MOS-Transistor mit floatender Gateelektrode und Steuergateelektrode verwen­ det, wobei die floatende Gateelektrode teilweise oberhalb des einen Source-/Drain-Gebietes angeordnet ist. Die Steuerga­ teelektrode überragt die floatende Gateelektrode seitlich, so daß ein Teil der Steuergateelektrode oberhalb der floatenden Gateelektrode angeordnet ist und ein anderer Teil seitlich davon oberhalb des Kanalgebietes des MOS-Transistors. Die Steuergateelektrode hat somit eine stufenförmige Form. An der Kante der floatenden Gateelektrode, die unterhalb der Steuer­ gateelektrode angeordnet ist, weist die floatende Gateelek­ trode eine Spitze auf. Zum Einschreiben von Information wird diese Speicherzelle so beschaltet, daß in der Nähe des Sour­ ce-/Drain-Gebietes, das von der floatenden Gateelektrode überragt wird, heiße Elektronen aus dem Kanalgebiet in die floatende Gateelektrode injiziert werden. Dabei ist nur ein geringer Stromfluß erforderlich, die Größe des Stroms kann durch eine Spannung am Kontrolgate eingestellt werden. Das Löschen erfolgt durch Tunneln zwischen der Spitze der floa­ tenden Gateelektrode und der Steuergateelektrode. Da in die­ ser Speicherzelle erforderlich ist, daß auf der Oberfläche des Halbleitersubstrats zwischen den beiden Source-/Drain- Gebieten ein Teil der Steuerelektrode und ein Teil der floa­ teriden Gateelektrode angeordnet sind und darüber hinaus daß die floatende Gateelektrode eines der Source-/Drain-Gebiete überragt, ist der Platzbedarf dieser Speicherzelle recht hoch.An EEPROM arrangement is proposed in US Pat. No. 5,242,848 been lower in currents for writing and erasing it are required. A MOS transistor is used as the memory cell use with floating gate electrode and control gate electrode det, the floating gate electrode partially above the a source / drain region is arranged. The control gas Teelectrode protrudes laterally over the floating gate electrode, see above that part of the control gate electrode above the floating Gate electrode is arranged and another part laterally of which above the channel area of the MOS transistor. The Control gate electrode thus has a stepped shape. At the Edge of the floating gate electrode that is below the control  gate electrode is arranged, has the floating gate electrode step on a tip. For registering information this memory cell wired so that near the Sour ce / drain area from the floating gate is dominated, hot electrons from the channel area into the floating gate electrode are injected. There is only one low current flow required, the size of the current can can be set by a voltage at the control gate. The Deletion is done by tunneling between the top of the floa tenden gate electrode and the control gate electrode. There in the This memory cell is required on the surface of the semiconductor substrate between the two source / drain Areas part of the control electrode and part of the floa teriden gate electrode are arranged and moreover that the floating gate electrode of one of the source / drain regions towering over, the space requirement of this memory cell is right high.

Der Erfindung liegt die Aufgabe zugrunde, eine Speicherzel­ lenanordnung anzugeben, die elektrisch programmierbar und löschbar ist, wobei relativ geringe Ströme auftreten, und die darüber hinaus mit erhöhter Packungsdichte herstellbar ist. Ferner soll ein Herstellungsverfahren für eine derartige Speicherzellenanordnung angegeben werden.The invention has for its object a memory cell Specify the arrangement that is electrically programmable and is erasable, with relatively low currents occurring, and the can also be produced with increased packing density. Furthermore, a manufacturing method for such Memory cell arrangement can be specified.

Diese Aufgabe wird gelöst durch eine Speicherzellenanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung ge­ mäß Anspruch 5. Weitere Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.This object is achieved by a memory cell arrangement according to claim 1 and a process for their preparation ge according to claim 5. Further developments of the invention are can be found in the subclaims.

Die Speicherzellenanordnung umfaßt in einem Halbleiter­ substrat angeordnete Speicherzellen, die jeweils einen MOS- Transistor mit einer floatenden Gateelektrode und einer Steu­ ergateelektrode aufweisen. In einer Hauptfläche des Halblei­ tersubstrats ist dabei ein Graben vorgesehen, in dem die floatende Gateelektrode angeordnet ist. Der Graben grenzt an ein erstes Source-/Drain-Gebiet des MOS-Transistors an. Die Steuergateelektrode ist jeweils mindestens teilweise oberhalb der Hauptfläche des Halbleitersubstrats angeordnet. Die Steu­ ergateelektrode überragt die floatende Gateelektrode auf der dem ersten Source-/Drain-Gebiet abgewandten Seite seitlich. Da in dieser Speicherzellenanordnung die floatende Gateelek­ trode in dem Graben angeordnet ist, an den das erste Source- /Drain-Gebiet des MOS-Transistors angrenzt, ist die Speicher­ zellenanordnung im Vergleich zu der aus US-PS 5 242 848 be­ kannten mit erhöhter Packungsdichte herstellbar. Der Bereich, in dem die floatende Gateelektrode das erste Source-/Drain- Gebiet überragt, der in US-PS 5 242 848 eine zusätzliche Flä­ che in der Hauptfläche des Substrats benötigt, ist in der er­ findungsgemäßen Speicherzellenanordnung an die Seitenwand des Grabens verlegt, so daß er hier keine zusätzliche Fläche be­ ansprucht. Gleichzeitig ist die erfindungsgemäße Speicherzel­ lenanordnung wie die aus US-PS 5 242 848 bekannte Speicher­ zellenanordnung mit verringertem Strom schreib- und löschbar.The memory cell arrangement comprises in a semiconductor memory cells arranged on the substrate, each of which has a MOS Transistor with a floating gate electrode and a control Have ergate electrode. In a main area of the half lead A substrate is provided in the trench, in which the floating gate electrode is arranged. The ditch borders a first source / drain region of the MOS transistor. The  Control gate electrode is at least partially above the main surface of the semiconductor substrate. The tax Ergate electrode overhangs the floating gate electrode on the the side facing away from the first source / drain region. Since in this memory cell arrangement the floating gate electrode trode is arranged in the trench to which the first source / Adjacent to the drain region of the MOS transistor is the memory cell arrangement compared to that of US Pat. No. 5,242,848 can be produced with increased packing density. The area, in which the floating gate electrode the first source / drain Exceeds the area, an additional area in US Pat. No. 5,242,848 surface in the main surface of the substrate, it is in the inventive memory cell arrangement on the side wall of the Trench relocated so that he has no additional space here claimed. At the same time, the memory cell according to the invention lenanordnung like the memory known from US-PS 5 242 848 cell arrangement with reduced current can be written and erased.

Die Speicherzellenanordnung wird vorzugsweise in einem Halb­ leitersubstrat realisiert, das mindestens im Bereich der Hauptfläche monokristallines Silizium enthält. Es kann sich dabei sowohl um eine monokristalline Siliziumscheibe als auch um eine monokristalline Siliziumschicht eines SOI-Substrates oder ein SIC-Substrat handeln.The memory cell arrangement is preferably in one half conductor substrate realized, at least in the area of Main surface contains monocrystalline silicon. It can both a monocrystalline silicon wafer and a monocrystalline silicon layer of an SOI substrate or trade a SIC substrate.

Vorzugsweise weist der MOS-Transistor ein Kanalgebiet auf, das zumindest teilweise zwischen dem Graben und einem zweiten Source-/Drain-Gebiet des MOS-Transistors an die Hauptfläche angrenzt. Die Steuergateelektrode ist dabei oberhalb dieses Teiles des Kanalgebietes angeordnet.The MOS transistor preferably has a channel region, at least partially between the trench and a second one Source / drain region of the MOS transistor to the main surface adjacent. The control gate electrode is above this Part of the canal area arranged.

Vorzugsweise ist das zweite Source-/Drain-Gebiet in einem weiteren Graben, der mit Halbleitermaterial versehen ist, an­ geordnet. Diese Ausgestaltung der Erfindung hat den Vorteil, daß sie mit einer von der Justiertoleranz der verwendeten Technologie unabhängigen Kanallänge herstellbar ist. Dazu werden der erstgenannte Graben und der weitere Graben vor­ zugsweise unter Verwendung ein und derselben Maske herge­ stellt. Der Abstand der beiden Gräben ist somit durch das Mu­ ster der Maske festgelegt. Die Querschnittsfläche des erstge­ nannten Grabens ist ebenfalls durch das Maskenmuster vorgege­ ben. Die Tiefe des erstgenannten Grabens ist durch die Ätz­ zeit bestimmt. In dem MOS-Transistor bildet sich bei entspre­ chender Ansteuerung ein leitender Kanal entlang der Bodenflä­ che und einer Seitenwand des erstgenannten Grabens sowie ent­ lang der Hauptfläche zwischen dem erstgenannten Graben und dem weiteren Graben aus. Somit ist die Speicherzellenanord­ nung auch bei Verwendung einer Technologie mit einer minima­ len Strukturgröße von 0,25 µm und weniger mit kontrollierba­ rer, von der Justiergenauigkeit unabhängigen Kanallänge her­ stellbar.The second source / drain region is preferably in one another trench, which is provided with semiconductor material orderly. This embodiment of the invention has the advantage that they are used with an adjustment tolerance of the Technology independent channel length can be produced. To the first mentioned trench and the further trench  preferably using one and the same mask poses. The distance between the two trenches is thus due to the Mu the mask. The cross-sectional area of the first called trench is also given by the mask pattern ben. The depth of the former trench is due to the etch time determined. In the MOS transistor forms at corre appropriate control a conductive channel along the Bodenfläche che and a side wall of the first mentioned trench and ent long the main area between the first mentioned trench and from further digging. The memory cell is thus arranged even when using a technology with a minimum len structure size of 0.25 µm and less with controllable The channel length is independent of the adjustment accuracy adjustable.

Vorzugsweise wird der weitere Graben bei der Herstellung der Speicherzellenanordnung durch epitaktisches Aufwachsen mit Halbleitermaterial aufgefüllt. Durch das epitaktische Auf­ wachsen wird sichergestellt, daß das zweite Source-/Drain- Gebiet im monokristallinen Halbleitermaterial angeordnet ist.The further trench is preferably used in the production of the Memory cell arrangement by epitaxial growth with Filled semiconductor material. Through the epitaxial up ensures that the second source / drain Area is arranged in the monocrystalline semiconductor material.

Vorzugsweise weist die floatende Gateelektrode eine Spitze auf, die in dem Bereich angeordnet ist, in dem sich die floa­ tende Gateelektrode und die Steuergateelektrode überlappen. Die Spitze ist auf der der Steuergateelektrode zugewandten Seite der floatenden Gateelektrode angeordnet. Diese Spitze bewirkt, daß beim Löschen der Information bedingt durch das an der Spitze auftretende erhöhte elektrische Feld der Strom von der floatenden Gateelektrode zur Steuergateelektrode hauptsächlich über die Spitze fließt. Die Spitze wird vor­ zugsweise durch eine lokale Oxidation gebildet.The floating gate electrode preferably has a tip located in the area where the floa ting gate electrode and the control gate electrode overlap. The tip is on the one facing the control gate electrode Side of the floating gate electrode arranged. This tip causes that when deleting the information due to the at the top occurring increased electric field the current from the floating gate electrode to the control gate electrode mainly flows over the top. The tip is in front preferably formed by a local oxidation.

Im folgenden wird ein Ausführungsbeispiel der Erfindung an­ hand der Figuren näher erläutert. The following is an embodiment of the invention hand of the figures explained in more detail.  

Fig. 1 zeigt einen Schnitt durch ein Halbleitersubstrat nach Bildung einer Isolationsstruktur und einer dotierten Wanne. Fig. 1 shows a section through a semiconductor substrate after forming an insulating structure and a doped well.

Fig. 2 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung eines ersten Grabens und eines zweiten Gra­ bens. Fig. 2 shows the section through the semiconductor substrate after formation of a first trench and a second trench.

Fig. 3 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung eines ersten Gateoxids und einer floatenden Gateelektrode im ersten Graben. Fig. 3 shows the section through the semiconductor substrate after forming a first gate oxide and a floating gate electrode in the first trench.

Fig. 4 zeigt den Schnitt durch das Halbleitersubstrat nach Öffnung des zweiten Grabens. Fig. 4 shows the section through the semiconductor substrate after the opening of the second trench.

Fig. 5 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung einer monokristallinen Siliziumfüllung in dem zweiten Graben und Abscheidung und Strukturierung ei­ ner zweiten Siliziumnitridschicht. Fig. 5 shows the section through the semiconductor substrate after the formation of a monocrystalline silicon fill in the second trench and the deposition and structuring ei ner second silicon nitride layer.

Fig. 6 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung von Spitzen an der Oberfläche der floatenden Gateelektrode durch lokale Oxidation. Fig. 6 shows the section through the semiconductor substrate after the formation of the tips of the surface of the floating gate electrode by local oxidation.

Fig. 7 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung eines zweiten Gateoxids und einer Steuerga­ teelektrode. Fig. 7 shows the section through the semiconductor substrate after formation of a second gate oxide and a control gate electrode.

Fig. 8 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung von Source-/Drain-Gebieten. Fig. 8 shows the section through the semiconductor substrate after the formation of source / drain regions.

In einer Hauptfläche 1 eines Halbleitersubstrats 2 aus p­ dotiertem, monokristallinem Silizium mit einer Grunddotierung von 1015 cm-3 werden Isolationsstrukturen 3 erzeugt (siehe Fig. 1). Die Isolationsstrukturen 3 werden im Sinne einer Shallow Trench Isolation (STI) durch Ätzen eines Grabens und Auffüllen des Grabens mit isolierendem Material gebildet. Die Isolationsstrukturen 3 weisen eine Tiefe von 0.4 µm auf. Sie umgeben ein aktives Gebiet ringförmig.Isolation structures 3 are produced in a main area 1 of a semiconductor substrate 2 made of p-doped, monocrystalline silicon with a basic doping of 10 15 cm -3 (see FIG. 1). The isolation structures 3 are formed in the sense of shallow trench isolation (STI) by etching a trench and filling the trench with insulating material. The insulation structures 3 have a depth of 0.4 μm. They surround an active area in a ring.

Auf die Hauptfläche 1 wird eine erste SiO2-Schicht 4 in einer Schichtdicke von 10 nm aufgebracht. Die erste SiO2-Schicht 4 wird durch thermische Oxidation oder durch CVD-Abscheidung gebildet.A first SiO 2 layer 4 is applied to the main surface 1 in a layer thickness of 10 nm. The first SiO 2 layer 4 is formed by thermal oxidation or by CVD deposition.

Durch Implantation mit Bor bei einer Energie von 45 keV und einer Dosis von 1013 cm-2 wird innerhalb der Isolationsstruk­ turen 3 eine dotierte Wanne 4 mit einer Dotierstoffkonzentra­ tion von 1017 cm-3 gebildet. Durch diese Implantation wird die Einsatzspannung eines später herzustellenden MOS- Transistors eingestellt.By implantation with boron at an energy of 45 keV and a dose of 10 13 cm -2 , a doped trough 4 with a dopant concentration of 10 17 cm -3 is formed within the isolation structures 3 . This implantation sets the threshold voltage of a MOS transistor to be manufactured later.

Nach Entfernen einer bei der Implantation verwendeten Photo­ lackmaske wird eine erste Siliziumnitridschicht 6 in einer Schichtdicke von 100 nm in einem CVD-Verfahren abgeschieden. Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden ein erster Graben 7 1 und ein zwei­ ter Graben 7 2 durch Strukturieren der ersten Siliziumnitrid­ schicht 6, der ersten SiO2-Schicht 4 und des Halbleiter­ substrats 2 gebildet (siehe Fig. 2). Das Strukturieren der ersten Siliziumnitridschicht 6 erfolgt durch anisotropes Ät­ zen mit CHF3, O2, das Strukturieren der ersten SiO2-Schicht 4 erfolgt durch anisotropes Ätzen mit CHF3, O2 und das Struktu­ rieren des Halbleitersubstrats 2 erfolgt durch anisotropes Ätzen mit HBr, He, O2, NF3. Der erste Graben 7 1 und der zwei­ te Graben 7 2 weisen eine Tiefe von 0,25 µm auf. Der Quer­ schnitt des ersten Grabens 7 1 parallel zur Hauptfläche 1 weist Abmessungen von 0,25 µm auf. Der Querschnitt des zwei­ ten Grabens 7 2 parallel zur Hauptfläche 1 weist Abmessungen von 0,25 µm auf. Die Tiefe des ersten Grabens 7 1 und des zweiten Grabens 7 2 ist jeweils geringer als die Tiefe der do­ tierten Wanne 5, so daß sowohl der Boden als auch die Seiten­ wände des ersten Grabens 7 1 und des zweiten Grabens 7 2 voll­ ständig in der dotierten Wanne 5 angeordnet sind. Der Abstand zwischen dem ersten Graben 7 1 und dem zweiten Graben 7 2 be­ trägt 0,25 µm. Der zweite Graben 7 2 grenzt an die Isolati­ onsstrukturen 2 an.After removal of a photoresist mask used in the implantation, a first silicon nitride layer 6 is deposited in a layer thickness of 100 nm in a CVD process. Using a photolithographically generated mask (not shown), a first trench 7 1 and a second trench 7 2 are formed by structuring the first silicon nitride layer 6 , the first SiO 2 layer 4 and the semiconductor substrate 2 (see FIG. 2) . The structuring of the first silicon nitride layer 6 takes place by anisotropic etching with CHF 3 , O 2 , the structuring of the first SiO 2 layer 4 takes place by anisotropic etching with CHF 3 , O 2 and the structuring of the semiconductor substrate 2 takes place by anisotropic etching with HBr , He, O 2 , NF 3 . The first trench 7 1 and the second trench 7 2 have a depth of 0.25 μm. The cross section of the first trench 7 1 parallel to the main surface 1 has dimensions of 0.25 microns. The cross section of the second trench 7 2 parallel to the main surface 1 has dimensions of 0.25 microns. The depth of the first trench 7 1 and the second trench 7 2 is in each case less than the depth of the trough trough 5 , so that both the bottom and the side walls of the first trench 7 1 and the second trench 7 2 are completely in the doped tub 5 are arranged. The distance between the first trench 7 1 and the second trench 7 2 be 0.25 microns. The second trench 7 2 is adjacent to the isolation structures 2 .

Nach Entfernen der bei der Grabenätzung verwendeten Maske wird eine thermische Oxidation durchgeführt, bei der an den Seitenwänden und dem Boden des ersten Grabens 7 1 und des zweiten Grabens 7 2 ein Gateoxid 8 gebildet wird. Das Gateoxid 8 wird in einer Dicke von 10 nm gebildet. Durch Erzeugung ei­ ner n-dotierten Polysiliziumschicht mit einer Dotierstoffkon­ zentration von 1020 cm-3 werden und anschließendes Rückätzen der dotierten Polysiliziumschicht mit HBr, He, Cl2, C2F6 wird im ersten Graben 7 1 eine floatende Gateelektrode 9 1 und im zweiten Graben 7 2 eine Polysiliziumfüllung 9 2 gebildet (siehe Fig. 3). Die dotierte Polysiliziumschicht wird durch in situ dotierte Abscheidung oder durch undotierte Abscheidung und anschließende Implantation gebildet. Sie wird in einer sol­ chen Dicke abgeschieden, daß sie den ersten Graben 7 1 und den zweiten Graben 7 2 vollständig auffüllt. Durch eine thermische Oxidation wird nachfolgend an der Oberfläche der floatenden Gateelektrode 9 1 und der Polysiliziumschicht 9 2 eine zweite SiO2-Schicht 10 gebildet.After removal of the mask used in the trench etching, thermal oxidation is carried out, in which a gate oxide 8 is formed on the side walls and the bottom of the first trench 7 1 and the second trench 7 2 . The gate oxide 8 is formed in a thickness of 10 nm. By generating an n-doped polysilicon layer with a dopant concentration of 10 20 cm -3 and then etching back the doped polysilicon layer with HBr, He, Cl 2 , C 2 F 6 , a floating gate electrode 9 1 and in the first trench 7 1 second trench 7 2, a polysilicon filling 9 2 is formed (see FIG. 3). The doped polysilicon layer is formed by in situ doped deposition or by undoped deposition and subsequent implantation. It is deposited in such a thickness that it completely fills the first trench 7 1 and the second trench 7 2 . A second SiO 2 layer 10 is subsequently formed on the surface of the floating gate electrode 9 1 and the polysilicon layer 9 2 by thermal oxidation.

Unter Verwendung einer Maske 11, die mindestens den Bereich des ersten Grabens 7 1 abdeckt, wird durch Abätzen der zweiten SiO2-Schicht 10, der Polysiliziumfüllung 9 2 und des ersten Gateoxids 8 die Seitenwand und der Boden des zweiten Grabens 7 2 freigelegt (siehe Fig. 4). Die Ätzungen erfolgen selektiv zu Siliziumnitrid, so daß die freiliegende erste Siliziumni­ tridschicht 6 dabei nicht angegriffen wird. Zur Ätzung von SiO2 wird C2F6, C3F8, zur Ätzung von Polysilizium wird HBr, Cl2, C2F6 verwendet.Using a mask 11 , which covers at least the area of the first trench 7 1 , the side wall and the bottom of the second trench 7 2 are exposed by etching off the second SiO 2 layer 10 , the polysilicon filling 9 2 and the first gate oxide 8 (see Fig. 4). The etching is selective to silicon nitride, so that the exposed first silicon nitride layer 6 is not attacked. C 2 F 6 , C 3 F 8 is used for etching SiO 2 , HBr, Cl 2 , C 2 F 6 is used for etching polysilicon.

Nach Entfernen der Maske 11 wird durch eine epitaktische Ab­ scheidung von Silizium unter Verwendung von Silan als Prozeß­ gas im Druckbereich von 700 Torr und im Temperaturbereich von 800°C der zweite Graben 7 2 mit einer monokristallinen Silizi­ umfüllung 12 versehen (siehe Fig. 5). Zur Fertigstellung der monokristallinen Siliziumfüllung 12 wird nach dem epitakti­ schen Aufwachsen zunächst durch chemisch-mechanisches Polie­ ren die Oberfläche der ersten Siliziumnitridschicht 6 freige­ legt und anschließend durch Rückätzen die monokristalline Si­ liziumfüllung 12 auf die Höhe der ersten SiO2-Schicht 4 ein­ gestellt (siehe Fig. 5).After removal of the mask 11 , the second trench 7 2 is provided with a monocrystalline silicon filling 12 by an epitaxial deposition of silicon using silane as the process gas in the pressure range of 700 torr and in the temperature range of 800 ° C. (see FIG. 5) . To complete the monocrystalline silicon filling 12 , the surface of the first silicon nitride layer 6 is first exposed by chemical-mechanical polishing after the epitaxial growth and then the monocrystalline silicon filling 12 is etched back to the level of the first SiO 2 layer 4 (see Fig. 5).

Es wird eine zweite Siliziumnitridschicht 13 in einer Schichtdicke von 50 nm durch CVD abgeschieden. Unter Verwen­ dung einer Maske 14, die mindestens den Bereich des zweiten Grabens 7 2 überdeckt, wird durch anisotropes Ätzen mit CHF3, O2 die zweite Siliziumnitridschicht 13 strukturiert. Dabei entstehen im Bereich des ersten Grabens 7 1 an den Flanken der ersten Siliziumnitridschicht 6 Siliziumnitridspacer 13 1. Durch eine nachfolgende Ätzung mit C2F6, C3F8 wird die zweite SiO2-Schicht 10 im Bereich des ersten Grabens strukturiert. Dabei wird im Bereich des ersten Grabens 7 1 innerhalb der Si­ liziumnitridspacer 13 1 die Oberfläche der floatenden Ga­ teelektrode 9 1 freigelegt (siehe Fig. 5).A second silicon nitride layer 13 is deposited in a layer thickness of 50 nm by CVD. Using a mask 14 that covers at least the area of the second trench 7 2 , the second silicon nitride layer 13 is structured by anisotropic etching with CHF 3 , O 2 . This creates silicon nitride spacers 13 1 in the area of the first trench 7 1 on the flanks of the first silicon nitride layer 6 . Subsequent etching with C 2 F 6 , C 3 F 8 structures the second SiO 2 layer 10 in the region of the first trench. The surface of the floating gate electrode 9 1 is exposed in the region of the first trench 7 1 within the silicon nitride spacer 13 1 (see FIG. 5).

Nach Entfernen der Maske 14 wird eine thermische Oxidation bei 800°C in H2O Atmosphäre durchgeführt. An der freiliegen­ den Siliziumoberfläche der floatenden Gateelektrode 9 1 bildet sich dabei eine SiO2-Struktur 15. Außerhalb der floatenden Gateelektrode 9 1 ist die Oberfläche des bis dahin prozessier­ ten Halbleitersubstrates 2 mit der ersten Siliziumnitrid­ schicht 6, der zweiten Siliziumnitridschicht 13 bzw. den Si­ liziumnitridspacern 13 1 abgedeckt. Die SiO2-Struktur 15 ent­ steht daher durch lokale Oxidation. Da die Oxidation auch un­ ter die Siliziumnitridspacer 13 1 fortschreitet, bilden sich an den Seiten der SiO2-Struktur 15 Spitzen. Dieser bei der lokalen Oxidation bekannte Effekt wird vielfach als Vogel­ schnabeleffekt bezeichnet. Er hat zur Folge, daß sich an den den Seitenwänden des ersten Grabens 7 1 zugewandten Kanten der floatenden Gateelektrode 9 1 im Bereich der Hauptfläche 1 Spitzen 9 3 bilden (siehe Fig. 6). After the mask 14 has been removed, thermal oxidation is carried out at 800 ° C. in an H 2 O atmosphere. An SiO 2 structure 15 is formed on the exposed silicon surface of the floating gate electrode 9 1 . Outside the floating gate electrode 9 1 , the surface of the semiconductor substrate 2 processed up to that point is covered with the first silicon nitride layer 6 , the second silicon nitride layer 13 and the silicon nitride spacers 13 1 . The SiO 2 structure 15 therefore arises through local oxidation. Since the oxidation also progresses below the silicon nitride spacer 13 1 , 15 peaks form on the sides of the SiO 2 structure. This effect, known from local oxidation, is often referred to as the bird's beak effect. It has the result that at the side walls of the first trench 7 1 facing edges of the floating gate electrode 9 1 in the region of the main surface 1 of the tips 9 3 form (see Fig. 6).

Durch Ätzen mit CF4 wird die Oberfläche der SiO2-Struktur 15 planarisiert. Nachfolgend werden die erste Siliziumnitrid­ schicht 6, die zweite Siliziumnitridschicht 13 und die Sili­ ziumnitridspacer 13 1 durch Ätzen mit CHF3, O2 entfernt. An­ schließend werden die erste SiO2-Schicht 4 und die zweite SiO2-Schicht 10 durch Ätzen mit HF entfernt (siehe Fig. 7).The surface of the SiO 2 structure 15 is planarized by etching with CF 4 . The first silicon nitride layer 6 , the second silicon nitride layer 13 and the silicon nitride spacer 13 1 are subsequently removed by etching with CHF 3 , O 2 . The first SiO 2 layer 4 and the second SiO 2 layer 10 are then removed by etching with HF (see FIG. 7).

Durch thermische Oxidation wird ein zweites Gateoxid 16 in einer Schichtdicke von 25 nm gebildet. Durch Erzeugen einer n-dotierten Polysiliziumschicht mit einer Dotierstoffkonzen­ tration von 1020 cm-3 in einer Schichtdicke von 100 nm und Strukturieren der n-dotierten Polysiliziumschicht wird eine Steuergateelektrode 17 gebildet (siehe Fig. 7). Das Gateoxid 16 und die Steuergateelektrode 17 überdecken den Bereich der Hauptfläche 1, der zwischen dem ersten Graben 7 1 und dem zweiten Graben 7 2 angeordnet ist. Ferner überdeckt die Steu­ ergateelektrode 17 einen Teil des ersten Grabens 7 1 und damit der floatenden Gateelektrode 9 1. Insbesondere eine der Spit­ zen 9 3 wird von der Steuergateelektrode 17 überdeckt. Die n- dotierte Polysiliziumschicht wird durch in situ dotierte Ab­ scheidung in einem CVD-Verfahren oder durch undotierte CVD- Abscheidung und nachfolgende Implantation erzeugt.A second gate oxide 16 is formed by thermal oxidation in a layer thickness of 25 nm. A control gate electrode 17 is formed by producing an n-doped polysilicon layer with a dopant concentration of 10 20 cm -3 in a layer thickness of 100 nm and structuring the n-doped polysilicon layer (see FIG. 7). The gate oxide 16 and the control gate electrode 17 cover the area of the main area 1 which is arranged between the first trench 7 1 and the second trench 7 2 . Furthermore, the control ergate electrode 17 covers part of the first trench 7 1 and thus the floating gate electrode 9 1 . In particular, one of the tips 9 3 is covered by the control gate electrode 17 . The n-doped polysilicon layer is generated by in situ doped deposition in a CVD process or by undoped CVD deposition and subsequent implantation.

Durch eine Implantation mit As mit einer Dosis von 5 × 1015 cmC-2 und einer Energie von 80 keV und anschließende Temper­ schritte zur Aktivierung der Dotierstoffe werden ein erstes Source-/Drain-Gebiet 18 1 und ein zweites Source-/Drain-Gebiet 18 2 mit einer Dotierstoffkonzentration von 1020 cm-3 gebil­ det. Das erste Source-/Drain-Gebiet 18 1 grenzt an eine Sei­ tenwand des ersten Grabens 7 1 an. Es grenzt auf der dem zwei­ ten Graben 7 2 abgewandten Seite an den ersten Graben 7 1 an. Das zweite Source-/Drain-Gebiet 18 2 wird in der monokri­ stallinen Siliziumfüllung 12 im zweiten Graben 7 2 gebildet. Die Tiefe des ersten Source-/Drain-Gebietes 18 1 und des zwei­ ten Source-/Drain-Gebietes 18 2 beträgt 0,25 µm. Sie ist maxi­ mal gleich der Tiefe des ersten Grabens 7 1 und des zweiten Grabens 7 2.An implantation with As with a dose of 5 × 10 15 cm C-2 and an energy of 80 keV and subsequent tempering steps to activate the dopants result in a first source / drain region 18 1 and a second source / drain Area 18 2 formed with a dopant concentration of 10 20 cm -3 . The first source / drain region 18 1 adjoins a side wall of the first trench 7 1 . It borders on the two trench 7 th 2 side opposite to the first trench 7. 1 The second source / drain region 18 2 is formed in the monocrystalline silicon filling 12 in the second trench 7 2 . The depth of the first source / drain region 18 1 and the second source / drain region 18 2 is 0.25 μm. It is maxi times the depth of the first trench 7 1 and the second trench 7 2 .

Nachfolgend wird die Speicherzellenanordnung mit den üblichen Backendprozeßschritten wie Bildung einer Passivierungs­ schicht, Öffnung von Kontaktlöchern, Bilden von Metallisie­ rungen, Erzeugen von Bit- und Wortleitungen etc. fertigge­ stellt.Below is the memory cell arrangement with the usual ones Back-end process steps such as formation of a passivation layer, opening of contact holes, formation of metallization rations, generation of bit and word lines, etc. finished poses.

Zum Einschreiben von Information in diese Speicherzelle wird die Steuergateelektrode mit 1,5 Volt, das erste Source- /Drain-Gebiet 18 1 mit 10 Volt und das zweite Source-/Drain- Gebiet 18 2 mit 0 Volt, falls die Information einer logischen "0" entspricht, bzw. mit 5 Volt, falls die Information einer logischen "1" entspricht, beaufschlagt. Bei diesen Spannungs­ bedingungen werden unterhalb der Steuergateelektrode 17 auf der Seite des ersten Source-/Drain-Gebietes 18 1 im Kanalge­ biet des MOS-Transistors heiße Ladungsträger erzeugt und auf­ grund der herrschenden Potentialdifferenz in die floatende Gateelektrode 9 1 injiziert. Das Gebiet, in dem die heißen La­ dungsträger erzeugt werden, ist in Fig. 8 mit 118 1 bezeich­ net. Im Vergleich zur normalen Programmierung mit heißen La­ dungsträgern, bei der der MOS-Transistor in Sättigung betrie­ ben wird, ist hier nur ein deutlich geringerer Stromfluß von etwa 1 µA zur Programmierung erforderlich.To write information into this memory cell, the control gate electrode is operated at 1.5 volts, the first source / drain region 18 1 at 10 volts and the second source / drain region 18 2 at 0 volts if the information is a logical " 0 "or 5 volts if the information corresponds to a logical" 1 ". Under these voltage conditions, hot charge carriers are generated below the control gate electrode 17 on the side of the first source / drain region 18 1 in the channel region of the MOS transistor and are injected into the floating gate electrode 9 1 due to the prevailing potential difference. The area in which the hot charge carriers are produced is designated 118 1 in FIG. 8. Compared to normal programming with hot charge carriers, in which the MOS transistor is operated in saturation, only a significantly lower current flow of approximately 1 μA is required for programming here.

Zum Löschen der Speicherzelle wird das erste Source-/Drain- Gebiet 18 1, das als Source wirkt, auf 0 Volt, das zweite Source-/Drain-Gebiet 18 2 auf 0 Volt und die Steuergateelek­ trode 17 auf 15 Volt gelegt. Dadurch wird an der floatenden Gateelektrode 9 1 ein geringes Potential von etwa 0 Volt indu­ ziert. Aufgrund der Potentialverhältnisse erfolgt ein Tunneln zwischen der Spitze 9 3 des floatenden Gates 9 1, die unterhalb der Steuergateelektrode 17 angeordnet ist, und der Steuerga­ teelektrode 17. An der Spitze 9 3 tritt aufgrund des Spit­ zeneffekts ein sehr hohes elektrisches Feld auf, so daß der Stromfluß nur über die Spitze 9 3 stattfindet. To erase the memory cell, the first source / drain region 18 1 , which acts as a source, is set to 0 volts, the second source / drain region 18 2 to 0 volts and the control gate electrode 17 is set to 15 volts. As a result, a low potential of about 0 volts is induced on the floating gate electrode 9 1 . Because of the potential conditions, there is a tunnel between the tip 9 3 of the floating gate 9 1 , which is arranged below the control gate electrode 17 , and the control gate electrode 17 . At the top 9 3 occurs due to the Spit zeneffekt a very high electric field, so that the current flow takes place only over the tip 9 3 .

Es sind viele Variationen dieses Ausführungsbeispiels denk­ bar. Insbesondere können das erste Gateoxid 8 und/oder das zweite Gateoxid 16 aus einem anderen dielektrischen Material, insbesondere aus einem siliziumnitridhaltigen Dielektrikum gebildet werden. Ferner kann der zweite Graben 7 2 einen Ab­ stand zu der benachbarten Isolationsstruktur 3 aufweisen. Dieses hat zwar einerseits einen erhöhten Flächenbedarf der Speicherzelle zur Folge, andererseits umfassen in diesem Fall die Seitenwände und der Boden des zweiten Grabens monokri­ stallines Silizium. Dadurch wird die Kristallqualität der epitaktisch abgeschiedenen monokristallinen Siliziumfüllung 12 verbessert.There are many variations of this embodiment imaginable. In particular, the first gate oxide 8 and / or the second gate oxide 16 can be formed from another dielectric material, in particular from a dielectric containing silicon nitride. Furthermore, the second trench 7 2 can have a stand to the adjacent insulation structure 3 . On the one hand, this results in an increased space requirement of the memory cell, on the other hand, in this case, the side walls and the bottom of the second trench comprise monocrystalline silicon. This improves the crystal quality of the epitaxially deposited monocrystalline silicon filling 12 .

Claims (8)

1. Speicherzellenanordnung,
  • 1. bei der in einem Halbleitersubstrat (2) als Speicherzellen MOS-Transistoren mit einer floatenden Gateelektrode (9 1) und einer Steuergateelektrode (17) vorgesehen sind,
  • 2. bei der die floatende Gateelektrode (9 1) jeweils in einem Graben (7 1) in einer Hauptfläche (1) des Halbleiter­ substrats (2) angeordnet ist,
  • 3. bei der der Graben (7 1) an ein erstes Source-/Draingebiet (18 1) des MOS-Transistors angrenzt,
  • 4. bei der die Steuergateelektrode (17) die floatende Ga­ teelektrode (9 1) auf der dem ersten Source-/Draingebiet (18 1) abgewandten Seite seitlich überragt.
1. memory cell arrangement,
  • 1. MOS transistors with a floating gate electrode ( 9 1 ) and a control gate electrode ( 17 ) are provided as memory cells in a semiconductor substrate ( 2 ),
  • 2. in which the floating gate electrode ( 9 1 ) is arranged in a trench ( 7 1 ) in a main surface ( 1 ) of the semiconductor substrate ( 2 ),
  • 3. in which the trench ( 7 1 ) adjoins a first source / drain region ( 18 1 ) of the MOS transistor,
  • 4. in which the control gate electrode ( 17 ) overhangs the floating gate electrode ( 9 1 ) on the side facing away from the first source / drain region ( 18 1 ).
2. Speicherzellenanordnung nach Anspruch 1,
  • 1. bei der mindestens ein Teil eines Kanalgebietes des MOS- Transistor zwischen dem Graben (7 1) und einem zweiten Sour­ ce-/Draingebiet (18 2) des MOS-Transistor an die Hauptfläche (1) angrenzt,
  • 2. bei der die Steuergateelektrode oberhalb des Teiles des Ka­ nalgebietes angeordnet ist, das an die Hauptfläche an­ grenzt.
2. Memory cell arrangement according to claim 1,
  • 1. in which at least part of a channel region of the MOS transistor is adjacent to the main area ( 1 ) between the trench ( 7 1 ) and a second source / drain region ( 18 2 ) of the MOS transistor,
  • 2. in which the control gate electrode is arranged above the part of the channel region which borders on the main surface.
3. Speicherzellenanordnung nach Anspruch 2, bei der das zweite Source-/Draingebiet (18 2) in einem weite­ ren Graben (7 2), der mit Halbleitermaterial (12) versehen ist, angeordnet ist.3. Memory cell arrangement according to claim 2, wherein the second source / drain region ( 18 2 ) in a wide ren trench ( 7 2 ), which is provided with semiconductor material ( 12 ), is arranged. 4. Speicherzellenanordnung nach einem der Ansprüche 1 bis 3, bei der die floatende Gateelektrode (9 1) in dem Bereich, in dem sich die floatende Gateelektrode (9 1) und Steuergateelek­ trode (17) überlappen, eine Spitze (9 3) aufweist.4. Memory cell arrangement according to one of claims 1 to 3, wherein the floating gate electrode ( 9 1 ) in the region in which the floating gate electrode ( 9 1 ) and control gate electrode ( 17 ) overlap, has a tip ( 9 3 ). 5. Verfahren zur Herstellung einer Speicherzellenanordnung,
  • 1. bei dem in einem Halbleitersubstrat (2) als Speicherzellen MOS-Transistoren mit jeweils einer floatenden Gateelektrode (9 1) und einer Steuergateelektrode (17) gebildet werden,
  • 2. bei dem in einer Hauptfläche (1) des Halbleitersubstrats (2) ein Graben (7 1) erzeugt wird, in dem die floatende Ga­ teelektrode (9 1) gebildet wird,
  • 3. bei dem ein erstes Source-/Draingebiet (18 1) des MOS-Tran­ sistors so gebildet wird, daß es an den Graben (7 1) an­ grenzt,
  • 4. bei dem die Steuergateelektrode (17) so gebildet wird, daß sie die floatende Gateelektrode (9 1) auf der dem ersten Source-/Draingebiet (18 1) abgewandten Seite seitlich über­ ragt.
5. Method for producing a memory cell arrangement,
  • 1. in which MOS transistors are formed as memory cells in a semiconductor substrate ( 2 ), each having a floating gate electrode ( 9 1 ) and a control gate electrode ( 17 ),
  • 2. in which a trench ( 7 1 ) is produced in a main surface ( 1 ) of the semiconductor substrate ( 2 ), in which the floating gate electrode ( 9 1 ) is formed,
  • 3. in which a first source / drain region ( 18 1 ) of the MOS transistor is formed so that it borders on the trench ( 7 1 ),
  • 4. in which the control gate electrode ( 17 ) is formed such that it projects laterally beyond the floating gate electrode ( 9 1 ) on the side facing away from the first source / drain region ( 18 1 ).
6. Verfahren nach Anspruch 5,
  • 1. bei dem in der Hauptfläche (1) ein weiterer Graben (7 2) ge­ bildet wird, der auf der dem ersten Source-/Draingebiet (18 1) abgewandten Seite des erstgenannten Grabens (7 1) an­ geordnet ist,
  • 2. bei dem der weitere Graben (7 2) epitaktisch mit Halbleiter­ material aufgefüllt wird,
  • 3. bei dem ein zweites Source-/Draingebiet (18 2) des MOS-Tran­ sistors in dem aufgefüllten weiteren Graben (7 2) gebildet wird,
  • 4. bei dem die Steuergateelektrode (17) den Bereich zwischen dem erstgenannten Graben (7 1) und dem weiteren Graben (7 2) überlappt.
6. The method according to claim 5,
  • 1. in which a further trench ( 7 2 ) is formed in the main area ( 1 ), which is arranged on the side of the first trench ( 7 1 ) facing away from the first source / drain region ( 18 1 ),
  • 2. in which the further trench ( 7 2 ) is filled epitaxially with semiconductor material,
  • 3. in which a second source / drain region ( 18 2 ) of the MOS transistor is formed in the filled further trench ( 7 2 ),
  • 4. in which the control gate electrode ( 17 ) overlaps the area between the first-mentioned trench ( 7 1 ) and the further trench ( 7 2 ).
7. Verfahren nach einem der Ansprüche 5 oder 6, bei dem die floatende Gateelektrode (9 1) in dem Bereich, in dem sich die floatende Gateelektrode (9 2) und Steuergateelek­ trode (17) überlappen, mit einer Spitze (9 3) versehen wird.7. The method according to any one of claims 5 or 6, wherein the floating gate electrode ( 9 1 ) in the region in which the floating gate electrode ( 9 2 ) and control gate electrode ( 17 ) overlap with a tip ( 9 3 ) becomes. 8. Verfahren nach Anspruch 7, bei dem die Spitze (9 3) durch eine lokale Oxidation gebildet wird.8. The method according to claim 7, wherein the tip ( 9 3 ) is formed by a local oxidation.
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