DE19913108A1 - Integrierter Speicher mit Speicherzellen und Referenzzellen sowie Betriebsverfahren für einen solchen Speicher - Google Patents
Integrierter Speicher mit Speicherzellen und Referenzzellen sowie Betriebsverfahren für einen solchen SpeicherInfo
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Abstract
Der Speicher weist identisch aufgebaute Speicherzellen (MC) und Referenzzellen (RC) auf. Eine Referenzinformation wird in die Referenzzellen (RC) eingeschrieben, indem die Referenzzellen (RC) über erste Schaltelemente (S1) von den Leseverstärkern (SAi) abgekoppelt und der mit den Referenzzellen (RC) verbundene Teil der Bitleitungen (BLi, bBLi) über zweite Schaltelemente (S2) mit einer die Referenzinformation führenden Potentialleitung (P1) elektrisch verbunden wird.
Description
Die Erfindung betrifft einen integrierten Speicher mit Spei
cherzellen und Referenzzellen sowie ein Betriebsverfahren für
einen solchen Speicher.
In der US 5,844,832 A und in der US 5,572,459 A sind ferro
elektrische Speicher (FRAM beziehungsweise FeRAM) beschrie
ben, die Speicherzellen vom 1-Transistor/1-Kondensator-Typ
aufweisen. Der Speicherkondensator weist ein ferroelekttri
sches Dielektrikum auf, dessen Polarisation zum Speichern unt
terschiedlicher logischer Zustände auf unterschiedliche. Werte
eingestellt wird. Durch Einstellen der Polarisation des Die
lektrikums wird die Kapazität des Speicherkondensators beein
flußt. Da die genannten Speicherzellen bei einem Lesezugriff
aufgrund ihrer beschränkten Kapazität nur geringe Potential
veränderungen auf den mit ihnen verbundenen Bitleitungen be
wirken können, weisen diese Speicher differentielle Lesever
stärker auf, wie sie beispielsweise auch bei DRAMs (Dynamic
Random Access Memories) zum Einsatz kommen. Jeder Lesever
stärker ist mit einem Paar von Bitleitungen verbunden. Bei
einem Lesezugriff auf eine der Speicherzellen wird diese über
eine der Bitleitungen elektrisch mit dem zugehörigen Lesever
stärker verbunden, während die andere Bitleitung des mit die
sem Leseverstärker verbundenen Bitleitungspaares eine Refe
renzzelle mit dem zweiten Eingang des Leseverstärkers elek
trisch verbindet.
Die Referenzzellen sind im wesentlichen wie die normalen
Speicherzellen der FRAMs aufgebaut und dienen der Erzeugung
eines Referenzpotentials auf der entsprechenden zweiten Bit
leitung. Der Leseverstärker verstärkt dann die sich einstel
lende Potentialdifferenz zwischen den beiden Bitleitungen. Um
das gewünschte Referenzpotential auf der zweiten Bitleitung
zu erzeugen, ist es notwendig, in der Referenzzelle zuvor ei
ne entsprechende Referenzinformation zu speichern. Hierzu
sind sowohl in der US 5,572,459 A als auch in der
US 5,844,832 A die Referenzzellen im Vergleich zu den norma
len Speicherzellen modifiziert, indem sie über zusätzliche
Transistoren mit Potentialleitungen verbunden sind, die zur
Zuführung der gewünschten Referenzinformation dienen. Diese
zusätzlichen Transistoren sind mit einem Schaltungsknoten in
nerhalb der Speicherzelle verbunden, der sich zwischen dem
jeweiligen Auswahltransistor und dem Speicherkondensator der
Referenzzelle befindet.
Die oben erwähnten, durch einen zusätzlichen Transistor modi
fizierten Speicherzellen weisenden Nachteil auf, daß sie
aufgrund des zusätzlich vorhandenen Transistors nicht völlig
identisch wie die normalen Speicherzellen aüfgebaut sind.
Dies hat zur Folge, daß die Referenzzellen nicht im gleichen
Raster wie die normalen Speicherzellen hergestellt werden
können. Hierdurch ergibt sich ein aufwendigerer Herstellungs
prozeß des Speichers.
Der Erfindung liegt die Aufgabe zugrunde, einen integrierten
Speicher der beschriebenen Art anzugeben, dessen Speicherzel
len und Referenzzellen in einem regelmäßigen Raster angeord
net werden können. Außerdem soll ein Betriebsverfahren für
einen solchen Speicher angegeben werden.
Diese Aufgaben werden mit einem integrierten Speicher gemäß
Patentanspruch 1 sowie mit einem Betriebsverfahren gemäß Pa
tentanspruch 9 gelöst. Vorteilhafte Aus- und Weiterbildungen
der Erfindung sind Gegenstand der abhängigen Patentansprüche.
Der integrierte Speicher weist identisch aufgebaute Speicher
zellen und Referenzzellen auf. Die zweiten Schaltelemente
dienen zur Zuführung der Referenzinformation in die Referenz
zellen. Da die zweiten Schaltelemente nicht mit einem Schal
tungsknoten innerhalb der Referenzzelle, sondern mit einem
Schaltungsknoten auf der zugehörigen Bitleitung verbunden
sind, müssen die Referenzzellen gegenüber den Speicherzellen
nicht modifiziert werden. Dies ermöglicht zum einen die Her
stellung des die Speicherzellen und Referenzzellen aufweisen
den Speicherzellenfeldes in einem regelmäßigen Raster, dessen
Ausdehnung durch die minimalen Abmessungen der Speicherzellen
vorgegeben ist. Zum anderen ergibt sich der Vorteil, daß das
Einschreiben und Auslesen der Referenzinformation in die Re
ferenzzellen auf gleiche Weise erfolgt, wie das Einschreiben
beziehungsweise Auslesen von Daten in die Speicherzellen. Da
das genaue Verhalten der Speicherzellen bei einem Zugriff
auch von Schwankungen des Herstellungsprozesses abhängt, wird
das Zugriffsverhalten der Referenzzellen, die identisch wie
die Speicherzellen aufgebaut sind, aufgrund derartiger Ein
flüsse in gleicher Weise beeinflußt wie dasjenige der Spei
cherzellen. Somit ist gewährleiste, daß die von den Refe
renzzellen zur Verfügung gestellte Referenzinformation auch
für unterschiedliche Herstellungsbedingungen des Speichers an
das veränderte Zugriffsverhalten der normalen Speicherzellen
angepaßt ist.
Nach einer Weiterbildung der Erfindung sind die Referenzzel
len und die ersten Schaltelemente an einem dem Leseverstärker
gegenüberliegenden Ende der jeweiligen Bitleitung angeordnet.
Hierdurch ergibt sich eine schaltungstechnisch vorteilhafte
Anordnung, bei der relativ wenige Steuersignale zur Ansteue
rung der ersten Schaltelemente benötigt werden. Um das Raster
des Zellenfeldes beizubehalten, können die ersten Schaltele
mente ebenfalls in diesem Raster angeordnet werden.
Nach einer anderen Weiterbildung der Erfindung sind die er
sten Schaltelemente am dem Leseverstärker zugewandten Ende
der jeweiligen Bitleitung angeordnet. Dies hat den Vorteil,
daß bei den Leseverstärkern oftmals ausreichend Platz zur
Verfügung steht und sich die Schaltelemente daher problemlo
ser anordnen lassen, auch wenn aufgrund von sehr kleinen
Speicherzellen das Raster des Speicherzellenfeldes sehr klein
wird.
Die Erfindung wird im folgenden anhand der Figuren näher er
läutert, die Ausführungsbeispiele darstellen. Es zeigen:
Fig. 1 ein erstes Ausführungsbeispiel des integrierten
Speichers,
Fig. 2 eine Variante des integrierten Speichers aus
Fig. 1,
Fig. 3 ein weiteres Ausführungsbeispiel des integrier
ten Speichers,
Fig. 4 eine Variante des Ausführungsbeispiels aus
Fig. 3 und
Fig. 5 den Aufbau einer Speicherzelle und einer Refe
renzzelle der unterschiedlichen Ausführungsbei
spiele.
Obwohl im folgenden die Erfindung anhand von Ausführungsbei
spielen erläutert wird, die einen ferroelektrischen Speicher
vom Typ FRAM betreffen, ist die Erfindung auf solche Speicher
nicht beschränkt. Sie eignet sich zur Anwendung bei allen in
tegrierten Speichern, die differentielle Leseverstärker sowie
damit verbundene Bitleitungspaare aufweisen, an die neben den
normalen Speicherzellen auch Referenzzellen angeschlossen
sind. Beispielsweise eignet sich die Erfindung auch zur An
wendung bei DRAMs.
Fig. 1 zeigt einen Ausschnitt eines Speicherzellenfeldes ei
nes integrierten Speichers vom Typ FRAM. Gezeigt sind zwei
Bitleitungspaare BLi, bBli, die mit je einem differentiellen
Leseverstärker SAi verbunden sind. Die Leseverstärker SAi
verstärken bei einem Lesezugriff auf dem jeweiligen Bitlei
tungspaar vorhandene Spannungen und geben diese verstärkt an
Datenleitungspaare LDQi, bLDQi weiter. Bei einem Schreibzu
griff übertragen sie eine Spannung vom Datenleitungspaar zum
jeweiligen Bitleitungspaar. Obwohl in Fig. 1 nur zwei Bit
leitungspaare BLi, bBLi dargestellt sind, weist der Speicher
eine Vielzahl von Bitleitungspaaren mit entsprechenden Lese
verstärkern SAi auf. Obwohl bei den hier geschilderten Aus
führungsbeispielen das "Folded Bitline-Konzept" dargestellt
wird, bei dem die beiden Bitleitungen jedes Bitleitungspaares
parallel zueinander verlaufen, ist die Erfindung ebensogut
auf nach dem "Open Bitline-Konzept" aufgebaute Speicher an
wendbar, bei denen die beiden Bitleitungen eines Bitleitungs
paares auf verschiedenen Seiten des zugehörigen Leseverstär
kers angeordnet sind.
In Kreuzungspunkten der Bitleitungen mit Wortleitungen WLi
sind normale Speicherzellen MC angeordnet. Weiterhin ist eine
Vorladeleitung PRE vorhanden, die mit Gates von Transistoren
verbunden ist, über die jede der Bitleitungen BLi, bBli mit
einem Vorladepotential verbunden ist. Der Speicher weist wei
terhin Referenzzellen RC auf, die in Kreuzungspunkten der
Bitleitungen BLi, bBLi mit Referenzwortleitungen REFWL,
bREFWL angeordnet sind. Die Referenzzellen RC sind mit den
Bitleitungen in Schaltungsknoten A verbunden.
Die Speicherzellen MC und die Referenzzellen RC sind iden
tisch aufgebaut. Fig. 5 zeigt ihren Aufbau. Sie weisen je
weils einen Auswahltransistor T und einen Speicherkondensator
C mit ferroelektrischem Dielektrikum auf. Die eine Elektrode
des Speicherkondensators C ist mit einem Plattenpotential PL
und die andere Elektrode ist über den Auswahltransistor T mit
der entsprechenden Bitleitung BLi verbunden. Das Gate des
Auswahltransistors T ist mit einer der Wortleitungen WLi be
ziehungsweise einer der Referenzwortleitungen REFWL verbun
den. Für die Referenzzellen RC ist in Fig. 5 auch der Schal
tungsknoten A eingezeichnet, an dem die Referenzzelle mit der
zugehörigen Bitleitung BLi verbunden ist.
Fig. 1 ist zu entnehmen, daß die Bitleitungen BLi, bBLi die
ses Ausführungsbeispiels in zwei Bereiche unterteilt sind,
nämlich einen ersten Bereich, in dem sie mit den Speicherzel
len MC verbunden sind, und einen zweiten Bereich, in dem sie
mit den Referenzzellen RC verbunden sind. Die beiden Bereiche
der Bitleitungen sind über erste Schaltelemente S1 miteinan
der verbunden. Weiterhin ist eine erste Potentialleitung P1
mit dem Ende der Bitleitungen BLi, bBLi über zweite Schalt
elemente S2 verbunden. Die ersten S1 und zweiten S2 Schaltele
mente sind bei den hier betrachteten Ausführungsbeispielen n-
Kanal-Transistoren. Die Gates der vier ersten Schaltelemente
S1 sind mit einer Referenzleseleitung-REFRD und die Gates der
zweiten Schaltelemente S2 mit einer Referenzschreibleitung
REFWB verbunden.
Im folgenden wird ein Lesezugriff auf den in Fig. 1 darge
stellten Speicher beschrieben. Zunächst wird über die Vor
ladeleitung dafür gesorgt, daß alle Bitleitungen BLi, bBLi
auf das Vorladepotential vorgeladen werden. Anschließend wer
den die mit dem Vorladepotential verbundenen Transistoren
wieder gesperrt. Dann wird eine der Wortleitungen WLi auf ein
hohes Potential gebracht, während die übrigen Wortleitungen
auf niedrigem Potential bleiben. Hierdurch werden die beiden
mit der aktivierten Wortleitung WLi verbundenen Speicherzel
len MC ausgewählt, indem ihre Speicherkondensatoren C über
ihren Auswahltransistor T elektrisch leitend mit der zugehö
rigen Bitleitung verbunden werden. Gleichzeitig zur Aktivie
rung einer der Wortleitungen WLi wird diejenige der Refe
renzwortleitungen REFWL, bREFWL auf einen hohen Pegel ge
bracht, die den Referenzzellen RC zugeordnet ist, die nicht
mit den gleichen Bitleitungen verbunden sind, wie die gerade
auszulesenden Speicherzellen MC. Beispielsweise wird gleich
zeitig die Wortleitung WL0 und die Referenzwortleitung bREFWL
aktiviert. Ferner ist zu diesem Zeitpunkt die Referenzlese
leitung REFRD auf einem hohen Pegel und die Referenzschrei
bleitung REFWB auf einem niedrigen Pegel. Somit ist die je
weils auszulesende Speicherzelle MC mit dem einen Eingang des
zugehörigen Leseverstärkers SAi und die entsprechende Refe
renzzelle RC mit dem anderen Eingang dieses Leseverstärkers
verbunden. In Abhängigkeit des in der Speicherzelle MC ge
speicherten Datums beziehungsweise der in der Referenzzelle
gespeicherten Referenzinformation wird das Potential der mit
diesen verbundenen Bitleitung BLi beziehungsweise bBLi unter
schiedlich beeinflußt. Der Leseverstärker SAi verstärkt an
schließend die sich daraufhin einstellende Potentialdifferenz
an seinen Eingängen.
Da es sich bei den beschriebenen Speicherzellen MC und Refe
renzzelle RC um solche handelt, deren Speicherinhalt bei ei
nem Lesezugriff zerstört wird, ist es notwendig, an Ende des
Lesezugriffs die zuvor ausgelesene Information wieder in die
Zellen zurückzuschreiben. Da es erwünscht ist, einerseits in
die Referenzzellen RC immer die gleiche Referenzinformation
einzuschreiben, andererseits (je nach zu speicherndem Datum)
in die Speicherzellen MC jedoch mal eine logische "1" und mal
eine logische "0" eingeschrieben werden muß, wird für das
Rückschreiben bei diesem Ausführungsbeispiel die Referenzle
seleitung REFRD auf ein niedriges Potential gebracht, so daß
die ersten Schaltelemente S1 wieder sperren. Die Referenzzel
len RC sind damit von den Leseverstärkern SAi abgekoppelt.
Das Rückschreiben des aus der Speicherzelle MC ausgelesenen
Datums erfolgt aber - wie bei FRAMs oder auch DRAMs üblich -
durch den Leseverstärker SAi, indem einfach die von diesem
verstärkte Information in der Speicherzelle MC gespeichert
wird. Dagegen erfolgt das Rückschreiben der Referenzinforma
tion in die Referenzzellen RC durch Leitendschalten der zwei
ten Schaltelemente S2 über die Referenzschreibleitung REFWB.
Auf der ersten Potentialleitung P1 liegt ein entsprechendes
Referenzpotential VRef an, das über das jeweilige zweite
Schaltelement S2 in die immer noch über die Referenzwortlei
tung bREFWL ausgewählten Referenzzellen RC geschrieben wird.
Nun ist der Lesezugriff abgeschlossen.
Ein Schreibzugriff erfolgt auf an sich bekannte Weise, indem
die entsprechenden Speicherzellen MC über ihre Wortleitungen
WLi selektiert werden und das gewünschte Datum vom Datenlei
tungspaar LDQi, bLDQi über den Leseverstärker SAi zum Bitlei
tungspaar BLi, bBLi übertragen wird. Dabei können die ersten
Schaltelemente S1 gesperrt bleiben und es erfolgt keine Aus
wahl einer der Referenzwortleitungen REFWL, bREFWL.
Beim hier vorgestellten Ausführungsbeispiel sind die ersten
S1 und zweiten S2 Schaltelemente sowie die Referenzzellen RC
im selben Raster wie die Speicherzellen angeordnet. Hier
durch ergibt sich eine einfach herzustellende, kompakte Spei
cherarchitektur.
Fig. 2 zeigt eine Abwandlung des in Fig. 1 dargestellten
Ausführungsbeispiels. Bei den im folgenden anhand der Fig.
2 bis 4 erläuterten Ausführungsbeispielen wird auf bereits in
der Fig. 1 erläuterte Komponenten und deren Funktion nur
eingegangen, sofern Unterschiede bestehen. Der in Fig. 2
dargestellte Speicher weist zusätzlich dritte Schaltelemente
S3 in Form von n-Kanal-Transistoren auf. Das eine dritte
Schaltelement S3 verbindet die Bitleitungen BL0 und BL1 mit
einander und das andere Schaltelement S3 die Bitleitungen
bBL0 und bBL1. Die Gates der dritten Schaltelemente S3 sind
mit je einer Steuerleitung SHT, bSHT verbunden. Die dritten
Schaltelemente S3 sind im zweiten Bereich der Bitleitungen
BLi, bBLi angeordnet, der sich zwischen den ersten S1 und
zweiten S2 Schaltelementen befindet. Ein weiterer Unterschied
gegenüber dem Ausführungsbeispiel in Fig. 1 besteht darin,
daß über die zweiten Schaltelemente S2 nur das erste Bitlei
tungspaar BL0, bBL0 mit der ersten Potentialleitung BL1 ver
bunden ist, während das zweite Bitleitungspaar BL1, bBL1 über
seine zweiten Schaltelemente mit einer zweiten Potentiallei
tung P2 verbunden ist.
Die beiden Potentialleitungen P1, P2 sind mit je einem Aus
gang eines Wechsel-Flip-Flops FF verbunden, so daß sie gegen
sätzliche Potentiale aufweisen. Die dritten Schaltelemente S3
und die beiden Potentialleitungen P1, P2 dienen der Erzeugung
des bei einem Lesezugriff auf eine der Speicherzellen MC not
wendigen Referenzpotentials. Beim Einschreiben der Referen
zinformation über die zweiten Schaltelemente S2 in die Refe
renzzellen RC wird in die Referenzzellen RC des ersten Bit
leitungspaares BL0, bBL0 eine Referenzinformation geschrie
ben, die invers zu derjenigen ist, die in die Referenzzellen
RC des zweiten Bitleitungspaares BL1, bBL1 geschrieben wird.
Das Flip-Flop FF dient zur Erzeugung dieser beiden inversen
Referenzinformationen auf den Potentialleitungen P1, P2. Über
einen Takteingang C des Flip-Flops FF wird ein Wechsel in der
Polarität seiner Ausgangssignale in, regelmäßigen zeitlichen
Abständen bewirkt. Hierdurch wird verhindert, daß in die Re
ferenzzellen RC immer derselbe logische Zustand eingeschrie
ben wird, was zu einer Ermüdung der entsprechenden Referenz
zelle RC beziehungsweise des ferroelektrischen Dielektrikum
ihres Speicherkondensators C führen würde. Mit dem Flip-Flop
FF ist es möglich, jeweils unterschiedliche logische Zustände
in die Referenzzellen RC der beiden Bitleitungspaare zu
schreiben, die mit der Taktung des Flip-Flops FF in größeren
zeitlichen Abständen alternieren. Die inversen Referenzinfor
mationen können bei anderen Ausführungsbeispielen statt mit
einem Flipflop auch auf andere Weise zugeführt werden. Insbe
sondere können sie statisch zugeführt werden, ohne daß sich
ihre Polarität ändert.
Wird beim Speicher gemäß Fig. 2 bei einem Lesezugriff bei
spielsweise wieder die Wortleitung WL0 und die Referenzwort
leitung bREFWL aktiviert, erzeugen die beiden aktivierten Re
ferenzzellen RC aufgrund ihres gegensätzlichen logischen Pe
gels ein jeweils unterschiedliches Potential auf den entspre
chenden Bitleitungen bBLi, mit denen sie über die ersten
Schaltelemente S1 leitend verbunden sind. Anschließend er
folgt über die diesen beiden Bitleitungen zugeordnete Steuer
leitung bSHT ein Leitendschalten des entsprechenden dritten
Schaltelementes S3. Das den beiden anderen Bitleitungen BLi
zugeordnete dritte Schaltelement S3 bleibt dagegen gesperrt.
Das leitende dritte Schaltelement S3 schließt die beiden mit
ihm verbundenen Bitleitungen bBLi kurz. Hierdurch erfolgt ein
Potentialausgleich zwischen diesen beiden Bitleitungen, wo
durch das gewünschte Referenzpotential erzeugt wird. Nun wer
den die beiden Leseverstärker SAi aktiviert, die jeweils die
Potentialdifferenz zwischen dem Referenzpotential und dem
sich auf der mit der jeweiligen aktivierten Speicherzelle MC
elektrisch verbundenen Bitleitung BLi einstellenden Potential
verstärken.
Das Rückschreiben am Ende des Lesezugriffs erfolgt beim Spei
cher gemäß Fig. 2 ähnlich wie bei demjenigen aus Fig. 1.
Zuvor wird jedoch das dritte Schaltelement S3 über die Steu
erleitung bSHT wieder gesperrt. Während des Rückschreibens
der Referenzinformation in die Referenzzellen RC sind wieder
um die ersten Schaltelemente S1 gesperrt und die zweiten
Schaltelemente S2 leitend.
Die Fig. 3 und 4 zeigen Ausführungsbeispiele des inte
grierten Speichers, bei dem die ersten Schaltelemente S1, die
zweiten Schaltelemente S2 und die Potentialleitungen P1, P2
am den Leseverstärkern SAi zugewandten Ende der Bitleitungen
BLi, bBLi angeordnet sind. Sowohl in Fig. 3 als auch in
Fig. 4 sind die Bitleitungen BLi, bBLi also über die ersten
Schaltelemente S1 mit den Leseverstärkern SAi verbunden.
Auf diese Weise wird ein zusammenhängendes Speicherzellen
feld der Speicherzellen MC mit den Referenzzellen RC ermög
licht, da die ersten Schaltelemente S1 nun die Bitleitungen
nicht mehr in Bereiche unterteilen, die entweder mit den
Speicherzellen, oder mit den Referenzzellen verbunden sind.
Da in der Regel in der Nähe der Leseverstärker SAi ausrei
chend Platz zur Verfügung steht, ist die Realisierung gemäß
Fig. 3 und 4 unter Umständen problemloser möglich als gemäß
Fig. 1 und 2, auch wenn der Speicher mit sehr kleinen Struk
turgrößen erzeugt wird. Ausreichend Platz in der Nähe der Le
severstärker SAi steht insbesondere dann zur Verfügung, wenn
diese über entsprechende Multiplexer (nicht dargestellt) je
weils mit mehreren Bitleitungspaaren verbunden sind.
Der Speicher gemäß Fig. 3 unterscheidet sich von demjenigen
in Fig. 1 und der Speicher in Fig. 4 unterscheidet sich von
demjenigen in Fig. 2 weiterhin darin, daß die mit den Bit
leitungen BL0 und BL1 verbundenen ersten Schaltelemente S1
mit einer ersten Auswahlleitung MUX und die beiden anderen
ersten Schaltelemente S1 mit einer, zweiten Auswahlleitung
bMUX verbunden sind. Ein weiterer Unterschied besteht darin,
daß die mit den Bitleitungen BL0 und BL1 verbundenen zweiten
Schaltelemente S2 an ihren Gates mit einer ersten Referenz
schreibleitung REFWB und die mit den Bitleitungen bBL0 und
bBL1 verbundenen zweiten Schaltelemente S2 an ihren Gates mit
einer zweiten Referenzschreibleitung bREFWE verbunden sind.
Ein Lesezugriff auf den Speicher in Fig. 3 erfolgt bei
spielsweise wieder durch Aktivierung der Wortleitung WL0 und
der Referenzwortleitung bREFWL. Außerdem wird die erste Aus
wahlleitung MUX und die zweite Auswahlleitung bMUX auf einen
hohen Pegel gebracht, während die beiden Referenzschreiblei
tungen REFWB, bREFWB ein niedriges Potential haben. Es sind
dann alle ersten Schaltelemente S1 leitend und alle zweiten
Schaltelemente S2 gesperrt. Nach dem Verstärken des sich ein
stellenden Differenzsignals durch die Leseverstärker SAi er
folgt ein Rückschreiben in die Speicherzellen MC und die Re
ferenzzellen RC dadurch, daß die Referenzzellen RC von den
Leseverstärkern abgekoppelt werden, indem die entsprechenden
ersten Schaltelemente S1 sperren. Dies erfolgt, indem die
zweite Auswahlleitung bMUX einen niedrigen Pegel annimmt,
während die erste Auswahlleitung MUX einen hohen Pegel be
hält. Anschließend nimmt die zweite Referenzschreibleitung
bREFWB einen hohen Pegel an, so daß die mit diesem verbunde
nen zweiten Schaltelemente S2 leiten. Die erste Referenz
schreibleitung REFWB bleibt dabei auf niedrigem Pegel. Nun
erfolgt, da die Wortleitung WL0 und die Referenzwortleitung
bREFWL weiterhin aktiviert sind, über die mit den Bitleitun
gen BLi verbundenen ersten Schaltelemente S1 ein Rückschrei
ben der vom Leseverstärker SAi verstärkten Information in die
Speicherzellen MC und gleichzeitig ein Übertragen der ge
wünschten Referenzinformation von der ersten Potentialleitung
P1 über die mit den Bitleitungen bBLi verbundenen zweiten
Schaltelemente S2 in die beiden ausgewählten Referenzzellen
RC.
Der in Fig. 4 dargestellte Speicher generiert das am Lese
verstärker SAi benötigte Referenzpotential wiederum auf die
bezüglich. Fig. 2 bereits beschriebene Art durch Auslesen
zweier Referenzzellen RC, in denen zueinander inverse Infor
mationen gespeichert sind und anschließendes Kurzschließen
über das entsprechende dritte Schaltelement S3. Da die drit
ten Schaltelemente S3 in Fig. 4 direkt an den Leseverstär
kern SAi angeordnet sind, ist es für das Kurzschließen der
aus den Referenzzellen RC ausgelesenen Referenzinformationen
notwendig, daß zuvor die ersten Schaltelemente S1 leitend ge
schaltet worden sind. Die dritten Schaltelemente S3 können
jedoch auch auf der von den Leseverstärkern SAi abgewandten
Seite der ersten Schaltelemente S1 angeordnet sein, so daß
die ersten Schaltelemente S1 erst leitend geschaltet werden
müssen, wenn der Kurzschluß über das entsprechende dritte
Schaltelement S3 bereits erfolgt ist. Die Ansteuerung der er
sten und zweiten Schaltelemente S1, S2 in Fig. 4 erfolgt
äquivalent wie in Fig. 3.
Bei den Ausführungsbeispielen gemäß Fig. 2 und Fig. 4 ist
es wichtig, daß nach dem Kurzschließen der beiden die Refe
renzinformationen führenden Bitleitungen durch das entspre
chende dritte Schaltelement S3 letzteres wieder gesperrt
wird, bevor die Leseverstärker SAi aktiviert werden und die
festgestellte Potentialdifferenz verstärken. Andernfalls
kommt es beim Auslesen zueinander inverser Informationen aus
den beiden zeitgleich auszulesenden Speicherzellen MC zu ei
nem Kurzschluß zwischen den beiden dann inverse Pegel trei
benden Leseverstärkern SAi.
Bei den hier geschilderten Ausführungsbeispielen erfolgt je
weils das Rückschreiben der aus den Speicherzellen MC ausge
lesenen Daten über die Leseverstärker SAi und das Rückschrei
ben der aus den Referenzzellen RC ausgelesenen Referenzinfor
mation über die entsprechenden Potentialleitungen P1, P2 je
weils gleichzeitig. Außerdem erfolgt bei allen Ausführungs
beispielen das Auslesen der Daten aus den Speicherzellen MC
und der Referenzinformationaus den Referenzzellen RC sowie
das Kurzschließen der mit den Referenzzellen RC verbundenen.
Bitleitung über die dritten Schaltelemente S3 jeweils gleich
zeitig.
Die Ausführungsbeispiele gemäß Fig. 1 und Fig. 2 haben den
weiteren Vorteil, daß beim Rückschreiben der Referenzinforma
tion in die Referenzzellen RC nicht die gesamte Kapazität der
Bitleitungen BLi, bBLi mit der jeweiligen Potentialleitung
P1, P2 verbunden wird, sondern nur der sehr kurze Bereich der
Bitleitungen, der mit den Referenzzellen RC verbunden ist.
Hierdurch kann das Rückschreiben der Referenzinformation über
die zweiten Schaltelemente S2 mit geringen Verlusten und in
sehr kurzer Zeit erfolgen.
Claims (10)
1. Integrierter Speicher
- - mit Speicherzellen (MC),
- - die jeweils in Kreuzungspunkten von Wortleitungen (WLi) mit je einer Bitleitung (BL0, bBL0) eines ersten Bit leitungspaares angeordnet sind
- - und die jeweils ein Auswahlschaltelement (T) aufweisen, über das sie mit der jeweiligen Bitleitung verbunden sind und dessen Steueranschluß mit der jeweiligen Wort leitung verbunden ist,
- - mit einem differentiellen Leseverstärker (SA0), der mit dem ersten Bitleitungspaar verbunden ist,
- - mit zwei Referenzzellen (RC), -
- - die jeweils in einem Kreuzungspunkt einer der Bitlei tungen. (BL0, bBL0) mit jeweils einer Referenzwortlei tung (REFWL, bREFWL) angeordnet sind,
- - die den gleichen Aufbau wie die Speicherzellen (MC) ha ben
- - und die ein Auswahlschaltelement (T) aufweisen, über das sie an einem Schaltungsknoten (A) mit der jeweili gen Bitleitung verbunden sind und dessen Steueranschluß mit der jeweiligen Referenzwortleitung (REFWL, bREFWL) verbunden ist,
- - mit ersten Schaltelementen (S1), über die die Schaltungs knoten (A) mit dem Leseverstärker (SA0) verbunden sind,
- - und mit zweiten Schaltelementen (S2), über die die Schal tungsknoten (A) mit einer ersten Potentialleitung (P1) verbunden sind, die zur Zuführung eines in den Referenz zellen (RC) zu speichernden ersten Potentials dient.
2. Integrierter Speicher nach Anspruch 1,
- - dessen Referenzzellen (RC) an einem dem Leseverstärker (SA0) gegenüberliegenden Ende der jeweiligen Bitleitung (BL0, bBL0) angeordnet sind
- - und dessen erste Schaltelemente (S1) zwischen den Schal tungsknoten (A) und einem Bereich der jeweiligen Bitlei tung, der mit den Auswahlschaltelementen (T) der zugehöri gen Speicherzellen (MC) verbunden ist, angeordnet sind.
3. Integrierter Speicher nach Anspruch 2,
dessen zweite Schaltelemente (S2) und dessen erste Potential
leitung (P1) ebenfalls am vom Leseverstärker (SA0) abgewand
ten Ende der jeweiligen Bitleitung (BL0, bBL0) angeordnet
sind.
4. Integrierter Speicher nach Anspruch 1,
dessen erste Schaltelemente (S1) das dem Leseverstärker (SA0)
zugewandte Ende der jeweiligen Bitleitung (BL0, bBL0) mit dem
Leseverstärker verbinden.
5. Integrierter Speicher nach Anspruch 4,
dessen zweite Schaltelemente (S2) und dessen erste Potential
leitung (P1) am dem Leseverstärker (SA0) zugewandten Ende der
jeweiligen Bitleitung (BL0, bBL0) angeordnet sind.
6. Integrierter Speicher nach Anspruch 4,
- - bei dem während eines Lesezugriffs auf eine der Speicher zellen (MC) einer der Bitleitungen (BL0)
- - das Auswahlschaltelement (T) dieser Speicherzelle (MC) und das Auswahlschaltelement der Referenzzelle (RC) der anderen Bitleitung (bBL0) leitend sind
- - sowie beide ersten Schaltelemente (S1) leitend und bei de zweiten Schaltelemente (S2) nicht leitend sind,
- - und bei dem während eines während des Lesezugriffs erfol genden Rückschreibens der zuvor aus der entsprechenden Speicherzelle (MC) ausgelesenen Information durch den Le severstärker (SA0)
- - die Auswahlschaltelemente (T) der betreffenden Spei cherzelle (MC) und der Referenzzelle (RC) leitend sind
- - und nur das mit der einen Bitleitung (BL0) verbundene erste Schaltelement (S1) und das mit der anderen Bit leitung (bBL0) verbundene zweite Schaltelement (S2) leitend sind.
7. Integrierter Speicher nach einem der vorstehenden Ansprü
che,
- - mit einem zweiten Bitleitungspaar (BL1, bBL1), das mit ei nem weiteren differentiellen Leseverstärker (SA1) verbun den ist und das wie das erste Bitleitungspaar (BL0; bBL0) entsprechende Speicherzellen (MC) und Referenzzellen (RL) sowie erste (S1) und zweite (S2) Schaltelemente aufweist, mit zwei dritten Schaltelementen (S3), die jeweils eine der Bitleitungen (BL0; bBL0) des ersten Paares mit einer der Bitleitungen (BL1, bBL1) des zweiten Paares verbinden;
- - und mit einer zweiten Potentialleitung (P2), mit der die Schaltungsknoten (A) der Bitleitungen (BL1, bBL1) des zweiten Paares über die entsprechenden zweiten Schaltele mente (52) verbunden sind und die zur Zuführung eines in den Referenzzellen (RC) des zweiten Bitleitungspaares zu speichernden zweiten Potentials dient.
8. Integrierter Speicher nach Anspruch 7,
mit einer Steuereinheit (FF), die mit den beiden Potential
leitungen (P1, P2) verbunden ist, zur Erzeugung der beiden
Potentiale mit jeweils alternierenden Pegeln.
9. Betriebsverfahren für einen integrierten Speicher
mit folgenden Schritten:
- - Auslesen einer Information aus einer Speicherzelle (MC) und Übertragen der Information über eine erste Bitleitung (BL0) zu einem ersten Eingang eines differentiellen Lese verstärkers (SA0),
- - Auslesen einer Referenzinformation aus einer Referenzzelle (RC) und Übertragen der Referenzinformation über eine zweite Bitleitung (bBL0) zu einem zweiten Eingang des Le severstärkers (SA0),
- - Verstärken der an den Eingängen des Leseverstärkers (SA0) anliegenden Spannung durch den Leseverstärker,
- - Abkoppeln der Referenzzelle (RC) vom Leseverstärker,
- - Verbinden der Referenzzelle (RC) mit einer Potentiallei tung (P1),
- - und Übertragen eines Potentials von der Potentialleitung (P1) über die zweite Bitleitung (bBL0) zur Referenzzelle (RC).
10. Betriebsverfahren nach Anspruch 9 mit, folgendem weiteren
Schritt:
Rückschreiben des durch den Leseverstärker (SA0) verstärkten Signals über die erste Bitleitung (BL0) in die Speicherzelle (MC), gleichzeitig zum Übertragen des Potentials über die zweite Bitleitung (bBL0) in die Referenzzelle (RC).
Rückschreiben des durch den Leseverstärker (SA0) verstärkten Signals über die erste Bitleitung (BL0) in die Speicherzelle (MC), gleichzeitig zum Übertragen des Potentials über die zweite Bitleitung (bBL0) in die Referenzzelle (RC).
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US20050063212A1 (en) * | 2003-09-18 | 2005-03-24 | Michael Jacob | Reference circuit implemented to reduce the degradation of reference capacitors providing reference voltages for 1T1C FeRAM devices |
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US20080056041A1 (en) * | 2006-09-01 | 2008-03-06 | Corvin Liaw | Memory circuit |
US8446753B2 (en) * | 2010-03-25 | 2013-05-21 | Qualcomm Incorporated | Reference cell write operations at a memory |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0706187A2 (de) * | 1994-09-22 | 1996-04-10 | Matsushita Electric Industrial Co., Ltd. | Ferroelektrischer Speicher |
US5828615A (en) * | 1994-03-22 | 1998-10-27 | Matsushita Electric Industrial Co., Ltd. | Reference potential generator and a semiconductor memory device having the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5638318A (en) * | 1995-09-11 | 1997-06-10 | Micron Technology, Inc. | Ferroelectric memory using ferroelectric reference cells |
JPH0997496A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 強誘電体メモリ装置及びデータ読出方法 |
KR100224673B1 (ko) * | 1996-12-13 | 1999-10-15 | 윤종용 | 불휘발성 강유전체 메모리장치 및 그의 구동방법 |
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2001
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5828615A (en) * | 1994-03-22 | 1998-10-27 | Matsushita Electric Industrial Co., Ltd. | Reference potential generator and a semiconductor memory device having the same |
EP0706187A2 (de) * | 1994-09-22 | 1996-04-10 | Matsushita Electric Industrial Co., Ltd. | Ferroelektrischer Speicher |
Also Published As
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