DE19916073B4 - Dünnfilmtransistor und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Dünnfilmtransistor mit:
– einem Substrat (61);
– einer Gateelektrode (64) auf dem Substrat (61);
– einer Gateisolationsschicht (65) auf dem gesamten Substrat (61) einschließlich der Gateelektrode (64);
– einer ersten halbleitenden Schicht (66) auf der Gateisolationsschicht (65);
– einer zweiten halbleitenden Schicht (67) auf der ersten halbleitenden Schicht (66); und
– Source- und Drainelektroden (71a, 71b), die getrennt voneinander auf der zweiten halbleitenden Schicht (67) angeordnet sind und die Oberfläche der zweiten halbleitenden Schicht (67) oberhalb der Gateelektrode (64) freilassen, wobei die Source- und die Drainelektrode (71a, 71b) jeweils eine Stapelstruktur aus einem ersten leitenden Material (68) und einem zweiten leitenden Material (69) aufweist, und wobei die Kante des zweiten leitenden Materials (69) die Kante des ersten leitenden Materials (68) freiläßt, so dass die Kanten der Source- und Drainelektroden (71a, 71b) gestuft sind.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinrichtung und insbesondere auf einen Dünnfilmtransistor sowie auf ein Verfahren zu seiner Herstellung.
  • Dünnfilmtransistoren können als Schalteinrichtungen zum Schalten von Bilddatensignalen in jeweiligen Pixelbereichen dienen oder verwendet werden anstelle von CMOS-Lasttransistoren oder Lastwiderständen in einem statischen Speicher mit wahlfreiem Zugriff (SRAM) mit mehr als 1 M Bit. Eine herkömmliche Flüssigkristallanzeige (LCD) enthält ein oberes Glas, ein unteres Glas und einen zwischen oberem und unterem Glas liegenden Flüssigkristall. Das obere Glas trägt eine schwarze Matrixschicht, eine gemeinsame Elektrode sowie Farbfilterschichten für Rot, Grün und Blau. Das untere Glas trägt dagegen Datenleitungen und Gateleitungen, die sich kreuzen, sowie Pixel- bzw. Bildbereiche, die in Matrixform angeordnet sind.
  • Eine Pixelelektrode befindet sich in jedem Pixel- bzw. Bildbereich, und ein amorpher Dünnfilmtransistor arbeitet ähnlich einem analogen Schalter und dient dazu, die in seinem Kondensator gespeicherte Ladung zu steuern.
  • Die 1 zeigt den Aufbau einer herkömmlichen Flüssigkristallanzeige.
  • Bei der Flüssigkristallanzeige nach 1 weist das untere Glas eine Mehrzahl von Abtast- bzw. Scanleitungen 11 auf, die sich in einer Richtung erstrecken, wobei von jeder der Abtastleitungen 11 eine Gateelektrode 11a ausgeht. Ferner sind auf dem unteren Glas Datenleitungen 12 vorhanden, die die Abtastleitungen 11 kreuzen, sowie jeweils ein Dünnfilmtransistor mit einer Sourceelektrode 12a und einer Drainelektrode 12b, die sich von der jeweiligen Datenleitung 12 weg erstrecken. Die Sourcelektrode 12a ist dabei mit der Datenleitung 12 unmittelbar verbunden.
  • Nicht dargestellte schwarze Matrixschichten befinden sich jeweils auf dem oberen Glas in Form einer Gaze. Dadurch wird Licht aus denjenigen Bereichen ausgeschlossen, wo sich keine Pixelelektroden (nicht dargestellt) auf dem unteren Glas befinden. Nicht dargestellte Farbfilterschichten für Rot, Grün und Blau liegen zwischen den schwarzen Matrixschichten. Eine ebenfalls nicht dargestellte gemeinsame Elektrode befindet sich oberhalb der Farbfilterschichten und der schwarzen Matrixschichten.
  • Der herkömmliche Dünnfilmtransistor enthält eine Gateelektrode 11a auf einem isolierenden Substrat 21, eine Gateisolationsschicht 22 auf der Gateelektrode 11a sowie eine amorphe Siliciumschicht 23 auf der Gateisolationsschicht 22, die auch die Gateelektrode 11a vollständig überdeckt, wie in 2 gezeigt.
  • Eine n+ Siliciumschicht dient als ohmsche Schicht 24 und läßt einen Teil der amorphen Siliciumschicht 23 auf der Gateelektrode 11a frei. Die Sourceelektrode 12a und die Drainelektrode 12b liegen auf der ohmschen Schicht 24. Das Material für die Sourceelektrode 12a und Drainelektrode 12b ist Molybdän.
  • Nachfolgend wird der Prozeß zur Herstellung des herkömmlichen Dünnfilmtransistors näher erläutert.
  • Die 3A bis 3D zeigen die jeweiligen Verfahrensschritte bei der Herstellung des herkömmlichen Dünnfilmtransistors.
  • Gemäß 3A wird zunächst eine Gateelektrode 11a in einem vorbestimmten Bereich auf einem isolierenden Substrat 21 gebildet. Sodann wird eine Isolationsschicht, z. B. aus Siliciumnitrid (SiN), auf dem Substrat 21 sowie auf der Gateelektrode 11a hergestellt, um auf diese Weise eine Gateisolationsschicht 22 zu erhalten. Das zur Bildung der Gateisolationsschicht 22 verwendete Isolationsmaterial dient als Kondensatordielektrikum in einem Speicherkondensatorbereich.
  • Wie die 3B erkennen läßt, werden dann der Reihe nach aufeinander liegend zunächst eine amorphe Siliciumschicht 32 und anschließend eine n+ Siliciumschicht 33 auf der Gateisolationsschicht 22 gebildet. In 3C ist zu erkennen, daß die n+ Siliciumschicht 33 und die amorphe Siliciumschicht 22 anschließend selektiv entfernt werden, derart, daß sie nur noch oberhalb der Gateelektrode 11a und im Randbereich zu dieser verbleiben. Sodann wird Molybdän (Mo) auf die gesamte Oberfläche des Substrats 21 aufgebracht, also auch auf die n+ Siliciumschicht 33, wobei das Molybdän zur Bildung von Source- und Drainelektroden dient. Das Material zur Bildung von Source-und Drainelektroden und die n+ Siliciumschicht 33 werden anschließend seriell geätzt, um die amorphe Siliciumschicht 32 freizulegen, und zwar dort, wo ein Kanalbereich entstehen soll. Auf diese Weise werden die Sourceelektrode 12a und die Drainelektrode 12b erhalten. Nicht dargestelltes Molybdän, also das Material zur Bildung der Source- und Drainelektroden, wird in einem anschließenden Herstellungsprozeß auf der Gateisolationsschicht 22 strukturiert, und zwar im Speicherkondensatorbereich des Pixel- bzw. Bildpunktbereichs, um auf diese Weise eine Pixelelektrode zu kontaktieren.
  • Gemäß 3D wird dann eine Passivierungsschicht 34 auf der gesamten Oberfläche des Substrats 21 einschließlich Source- und Drainelektroden 12a und 12b gebildet, wonach die Herstellung des Dünnfilmtransistors beendet ist.
  • Bei der Herstellung dieses Dünnfilmtransistors wird Fluor(F)gas als Ätzgas verwendet, und zwar im Ätzprozeß zur Bildung der Source- und Drainelektroden. Allerdings kann dabei ein Ätzselektionsverhältnis von n+ Siliciumschicht 33 und amorpher Siliciumschicht 32 nicht eingehalten werden.
  • Statt dessen wird Cl-Gas anstelle von Fluorgas verwendet, um dieses Problem zu überwinden. Bei der Verwendung von Chlor(Cl)gas gibt es jedoch kein Ätzselektionsverhältnis mit der Gateisolationsschicht 22 des Speicherkondensatorbereichs, was zu einem exzessiven Ätzen der Gateisolationsschicht 22 führt. Es besteht daher die Gefahr, daß die Gateisolationsschicht 22 geöffnet werden kann.
  • Es wurde daher ein konventioneller Dünnfilmtransistor nach einem Verfahren hergestellt, das nachfolgend näher beschrieben wird.
  • Die 4A bis 4J zeigen Herstellungsschritte zur Bildung des konventionellen Dünnfilmtransistors.
  • Gemäß 4A wird zunächst ein Gatematerial 44 aus Chrom 42 und Molybdän 43 in einem vorbestimmten Bereich auf einem Substrat 41 gebildet. Das Gatematerial 44 besteht aus entweder zwei Schichten 42 und 43 oder aus nur einer Schicht. Im vorliegenden Fall liegt die Molybdänschicht 43 auf der Chromschicht 42.
  • Danach wird entsprechend 4B das Gatematerial 44 strukturiert, und zwar durch einen herkömmlichen Musterungsprozeß, um eine Gateelektrode 44a zu erhalten. Die Seiten der Gateelektrode 44a sind geneigt, und zwar durch Anwendung eines reaktiven Ionenätzverfahrens (RIE-Verfahren), das zur Strukturierung der aus zwei Schichten bestehenden Gateelektrode 44a, gebildet aus Molybdän 43 und Chrom 42, ausgeführt wird.
  • Entsprechend 4C wird nach Strukturierung der Gateelektrode 44a eine Gateisolationsschicht 45 auf die gesamte Oberfläche des Substrats 41 einschließlich der Gateelektrode 44a aufgebracht. Die Gateelektrode 44a ist, wie bereits erwähnt, an ihren Seiten abgeschrägt, um die Abdeckung durch die Gateisolationsschicht 45 in den entsprechenden Bereichen zu verbessern. Eine Gateelektrode mit geneigten bzw. abgeschrägten Rändern sowie eine Technik zur Verbesserung der Abdeckung ist bereits in dem US-Patent Nr. 7,593,421 beschrieben.
  • Entsprechend 4D wird anschließend auf die Gateisolationsschicht 45 eine amorphe Siliciumschicht 46 innerhalb einer Vakuumkammer aufgebracht. Danach wird auf die amorphe Siliciumschicht 46 eine n+ amorphe Siliciumschicht 47 aufgebracht.
  • In einem sich anschließenden Schritt werden gemäß 4E die n+ amorphe Siliciumschicht 47 und die amorphe Siliciumschicht 46 selektiv entfernt, ausgenommen in einem Bereich, wo ein Dünnfilmtransistor auf dem Substrat 41 entstehen soll.
  • Wie in 4F gezeigt, wird im Anschluß daran ein erstes leitendes Material 48 mit einer Dicke von 0,01 μm bis 0,1 μm auf die Gateisolationsschicht 45 aufgebracht sowie auch auf die strukturierte n+ amorphe Siliciumschicht 47 und die amorphe Siliciumschicht 46. Das erste leitende Material 48 besteht aus Chrom (Cr), kann aber auch aus einem anderen Material bestehen, etwa aus Nichrom (Nickel und Chrom) und/oder aus Tantal. Dabe steht das erste leitende Material 48 in ohmschem Kontakt mit der amorphen n+ Siliciumschicht 47.
  • Sodann wird eine zweite leitende Schicht 49 mit einer Dicke von 0,1 μm bis 1 μm auf die erste leitende Schicht 48 aufgebracht, wobei die zweite leitende Schicht 49 vergleichsweise größer ist als die erste leitende Schicht 48. Sie ist also dicker als die erste leitende Schicht. Die zweite leitende Schicht 49 besteht aus Molybdän, kann aber auch aus einem anderen Material bestehen, etwa aus Aluminium oder Wolfram. Die Verwendung von Molybdän zur Bildung der zweiten leitenden Schicht 49 führt zu einem besseren Leitfähigkeitsvermögen als das von Sourceelektrode und Drainelektrode, die aus Chrom (Cr) bestehen. Beim zuletzt genannten Material Cr handelt es sich um das erste leitende Material 48. Die Verwendung von Molybdän führt darüber hinaus zu einem guten ohmschen Kontakt mit den Source- und Drainelektroden sowie mit der amorphen n+ Siliciumschicht 47.
  • Wie in 4G gezeigt, wird anschließend ein Photoresist 50 auf das leitende Material 49 aufgebracht. Danach wird der Photoresist 50 in demjenigen Bereich entfernt, wo später der Kanalbereich des Dünnfilmtransistors entstehen soll. Der Photoresist 50 wird dabei so strukturiert, daß seine Kanten etwa um 45° gegenüber der Substratoberfläche geneigt sind.
  • Entsprechend der 4H wird sodann das zweite leitende Material 49 unter Verwendung des Photoresists 50 als Maske geätzt, unter der Bedingung, daß das erste leitende Material 48 durch diesen Ätzvorgang nicht beeinflußt wird. Da der hotoresist 50 an seinen Kanten geneigt ist, wird auch das zweite leitende Material 49 so strukturiert, daß seine Kanten geneigt sind bzw. unter einem schrägen Winkel zur Substratoberfläche verlaufen. Unter den Bedingungen des oben beschriebenen Ätzprozesses werden dann SF6-Gas mit 37,5 sccm, Cl2-Gas mit 6,5 sccm und O2-Gas mit 16 sccm verwendet, und zwar bei einem aufrechterhaltenen Druck von 6,5 mTorr. Dabei erfolgt der Ätzprozeß unter Verwendung eines Rf-Plasmas.
  • Sodann wird gemäß 4I nach Freilegen des ersten leitenden Materials 48, also nach Freilegen des Chroms, dieses selektiv geätzt, und zwar nach Änderung der zum Ätzen des zweiten leitenden Materials 49 erforderlichen Bedingungen, so daß eine Sourceelektrode 51 und eine Drainelektrode 51a erhalten werden, die jeweils aus dem ersten leitenden Material 48 und dem zweiten leitenden Material 49 bestehen.
  • Das erste leitende Material 48 wird weg- bzw. zurückgeätzt durch Einsatz von Chlorgas Cl2 mit 70 sccm und O2-Gas mit 30 sccm als Quellengas, und zwar bei einem Druck von 100 mTorr. Dabei weisen das erste leitende Material 48 und der Photoresist ein Ätzverhältnis von 1 : 1 auf. Das erste leitende Material 48, also Chrom, wird als Ätzstopper für das zweite leitende Material 49 verwendet, und die Ätzgeschwindigkeit des Molybdäns, also des zweiten leitenden Materials 49, ist höher als die des ersten leitenden Material 48, also höher als die des Chroms. Nch dem Ätzen dienen das Molybdän und das Chrom als Source- und Drainelektroden 51 und 51a, wobei das Molybdän und das Chrom an ihren jeweiligen Rändern geneigt sind.
  • Entsprechend der 4J wird die freigelegte amorphe n+ Siliciumschicht 47 weggeätzt, um einen Teil der amorphen Siliciumschicht 46 freizulegen. Sodann wird der Photoresist entfernt. Danach wird eine Passivierungsschicht 60 auf die gesamte Substratoberfläche 41 einschließlich der Sourceelektrode 51 und der Drainelektrode 51a aufgebracht, so daß die Herstellung des konventionellen Dünnfilmtransistor damit beendet ist.
  • Das konventionelle Verfahren zur Herstellung des Dünnfilmtransistors weist jedoch einige Probleme auf.
  • Sollen Molybdän, also das erste leitende Material, und Chrom, also das zweite leitende Material, geätzt werden, so ist ein zweistufiger Ätzprozeß erforderlich, wodurch sich die Zeit zur Durchführung des Ätzprozesses verlängert.
  • Andererseits tritt die Gefahr auf, daß beim Ätzen von Molybdän, also beim Ät zen des ersten leitenden Materials, das Ätzgas zum Ätzen von Molybdän auch das amorphe n+ Silicium durch Löcher hindurch ätzt, wenn bei Verwendung von Chrom als Ätzstopper dieses nicht gleichförmig aufgebracht wird und Löcher aufweist, so daß es zu Kurzschlüssen in einer Signalleitung kommen kann oder zu Verschlechterungen bei der Steuerung des Dünnfilmtransistors.
  • In US 5,028, 551 wird ein Verfahren zur Herstellung von Dünnfilmtransistoren beschrieben, wobei die Source- und Drainelektroden aus einer Metallschichtstruktur aus Molybdän und einer Molybdän-Tantal-Legierung bestehen, um die Leitungswiderstände des Steuerschaltkreises zu reduzieren. Hierin ist der Dünnfilmtransistor aufgebaut aus einer Gateelektrode, einer isolierenden Schicht und einer ersten halbleitenden Schicht, wobei auf der ersten halbleitenden Schicht eine Schichtstruktur aus einer zweiten halbleitenden Schicht und der Metallschichtstruktur angeordnet ist, die einen Teil der ersten halbleitenden Schicht über der Gateelektrode freilässt. Die sich ergebene Dreischichtstruktur besitzt benachbart zu den freigelassenen Stellen Kanten, die linear geneigt sind.
  • In der US 5,198,694 A ist ein Dünnfilmtransistor offenbart, dessen Source Drainmetallisierung aus einer Zweischichtstruktur aus Molybdän und Chrom besteht, wobei die an den Gatebereich angrenzenden Kanten der Molybdänschicht schräg geneigt sind, um die Qualität der abgelagerten Passivierungsschicht zu verbessern.
  • In der US 5,273,920 A wird ein Verfahren zur Herstellung von Dünnfilmtransistoren beschrieben, wobei eine Halbleiterschicht, auf der eine leitende Schichtstruktur liegt, im Gatebereich unter Verwendung eines Wasserstoffplasmas freigelegt wird. Die an die Gatefläche angrenzenden Kanten der Schichtstruktur, die aus einer zweiten halbleitenden Schicht und einer Metallisierungsschicht besteht, sind schräg geneigt.
  • Die US der 5,362,660 A offenbart ein Verfahren, mit der der in US 5,198,694 beschriebene Dünnfilmtransistor hergestellt werden kann.
  • Die DE 41 92 351 A beschreibt ein Verfahren zur Herstellung eines Dünnfilmtransistors, wobei die Gateelektrode auf dem Substrat abgeschrägte Kanten aufweist. Über der abgeschrägten Gateelekrode befindet sich eine Isolierschicht, eine erste Halbleiterschicht, eine zweite Halbleiterschicht, eine Metallschicht vorzugsweise aus Chrom, und eine Metallschicht vorzugsweise aus Molybdän. Die oberen drei Schichten werden wiederum so strukturiert, dass sie einen Teil der zweiten Halbleiterschicht freilegen, die über der Gateelektrode gebildet ist, während die Kanten dieser Schichtstruktur senkrecht zur Substratoberfläche verlaufen.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, einen Dünnfilmtransistor zu schaffen, der durch einen einzigen Ätzprozeß gebildete Source- und Drainelektroden aufweist, und ein hierzu geeignetes Verfahren anzugeben, das vereinfachte Verfahrensschritte umfaßt.
  • Eine Vorrichtungsseitige Lösung der gestellten Aufgabe ist im Anspruch 1 angegeben. Dagegen findet sich eine verfahrensseitige Lösung der gestellten Aufgabe im Anspruch 8.
  • Vorteilhafte Ausgestaltungen der Erfindung sind den jeweils nachgeordneten Unteransprüchen zu entnehmen.
  • Ein Ausführungsbeispiel der Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:
  • 1 ein Layout einer herkömmlichen Flüssigkristallanzeige;
  • 2 einen Querschnitt entlang der Linie I-I' von 1;
  • 3A bis 3D Querschnittsansichten eines herkömmlichen Dünnfilmtransistors in verschiedenen Herstellungsstufen;
  • 4A bis 4J weitere Querschnittsansichten eines konventionellen Dünnfilmtransistors in verschiedenen Herstellungsstufen;
  • 5 einen Querschnitt durch einen Dünnfilmtransistor nach einem Ausführungsbeispiel der vorliegenden Erfindung; und
  • 6A bis 6H den erfindungsgemäßen Dünnfilmtransistor in verschiedenen Herstellungsstufen.
    •
  • Gemäß 5 enthält der Dünnfilmtransistor nach der vorliegenden Erfindung ein Substrat 61, eine inselförmige Gateelektrode 64 auf dem Substrat 61, eine Gateisolationsschicht 65 auf der gesamten Oberfläche des Substrats 61 einschließlich der Gateelektrode 64, eine amorphe Siliciumschicht 66 auf der Gateisolationsschicht 65, eine amorphe n+ Silciumschicht 67, separat gebildet auf der amorphen Siliciumschicht 66, derart, daß sie die amorphe Siliciumschicht 66 in einem Bereich freilegt, wo ein Kanalbereich vorhanden ist, Source- und Drainelektroden 71a und 72b auf der amorphen n+ Siliciumschicht 67, wobei die Source- und Drainelektroden 71a und 71b an ihren Kanten geneigt sind, und eine Passivierungsschicht 72 auf dem Substrat 61 einschließlich der Source- und Drainelektroden 71a und 71b. Die Source- und Drainelektroden 71a und 71b bestehen aus jeweils zwei aufeinander liegenden Schichten aus elektrisch leitendem Material.
  • Das erste leitende Material ist Chrom (Cr), während das zweite leitende Material Molybdän (Mo) ist. Der Rand des ersten leitenden Materials (Cr), der benachbart zum Kanalbereich liegt, stimmt dabei lagemäßig nicht mit dem entsprechenden Rand des zweiten leitenden Materials (Mo) überein.
  • Nachfolgend wird die Herstellung des erfindungsgemäßen Dünnfilmtransistors unter Bezugnahme auf die 6A bis 6H näher erläutert.
  • Gemäß 6A wird zunächst eine Chrom(Cr)-Schicht 62 auf ein isolierendes Substrat 61 aufgebracht, wobei das Chrom ein Gateelektrodenmaterial ist. Anschließend wird eine Molybdänschicht 63 auf der Chromschicht 62 gebildet. Das Gateelektrodenmaterial, also das Molybdän und das Chrom, werden anschließend selektiv entfernt, und zwar durch einen gemeinsamen Ätzprozeß, um auf diese Weise eine Gateelektrode 64 zu erhalten. Die Gateelektrode 64 besteht somit aus Chrom und Molybdän, kann aber auch nur aus Molybdän hergestellt werden.
  • Wie die 6A außerdem zeigt, sind die Ränder der Gateelektrode 64 derart geneigt, daß die Gateelektrode 64 an ihrer dem Substrat 61 zu weisenden Seite breiter ist als an ihrer vom Substrat 61 weg weisenden Seite.
  • Entsprechend der 6B wird sodann eine Gateisolationsschicht 65 auf die gesamte Substratoberfläche 61 einschließlich der Gateelektrode 64 aufgebracht. Sodann wird amorphes Silicium 66 in Form einer Schicht auf die Gateisolationsschicht 65 aufgebracht, und zwar in einer Vakuumkammer, die auch schon zur Aufbringung der Gateisolationsschicht 65 gedient hat. Sodann wird eine amorphe n+ Siliciumschicht 67 seriell auf die amorphe Siliciumschicht 66 aufgebracht.
  • Entsprechend der 6C werden in einem weiteren Schritt die amorphe n+ Siliciumschicht 67 und die amorphe Siliciumschicht 66 auf dem Substrat 61 selektiv entfernt, ausgenommen jedoch in einem Bereich für einen Dünnfilmtransistor.
  • Sodann wird gemäß 6D ein erstes leitendes Material 68, das ein Material zur Bildung von Source- und Drainelektroden ist, auf die Gateisolationsschicht 65 sowie auf die amorphe n+ Siliciumschicht 67 und die amorphe Siliciumschicht 66 aufgebracht. Als erstes leitendes Material 68 wird Chrom verwendet, wobei es sich bei diesem ersten leitenden Material 68 aber auch um Nichrom (Legierung aus Nickel und Chrom) oder um Tantal handeln kann. Das erste leitende Material 68 steht in einem guten ohmschen Kontakt mit der amorphen n+ Siliciumschicht 67.
  • Sodann wird ein zweites leitendes Material 69 auf das erste leitende Material 68 aufgebracht, und zwar mit einer größeren Dicke als das erste leitende Material 68. Das zweite leitende Material 69 ist im allgemeinen Molybdän, kann aber auch Aluminium oder Wolfram sein.
  • Gemäß 6E wird sodann Photoresist 70 auf das zweite leitende Material 69 aufgebracht. Dieser Photoresist 70 wird im Kanalbereich des Dünnfilmtransistors durch ein photolithographisches Verfahren entfernt.
  • Entsprechend der 6F werden das zweite leitende Material 69 und das erste leitende Material 68 der Reihe nach (seriell) geätzt, und zwar durch dasselbe Ätzgas. Das zweite leitende Material 69 wird also durch dasselbe Gas geätzt, mit dem auch das erste leitende Material 68 geätzt wurde. Dabei erfolgt der Ätzprozeß unter Verwendung des strukturierten Photoresists 70 als Ätzmaske.
  • Als Ätzgas werden Cl2-Gas + O2-Gas verwendet, wobei die Menge an Cl2-Gas im Bereich von 400 bis 600 sccm (Standard cm3) liegt, vorzugsweise im Bereich von 500 sccm. Die Menge an O2-Gas liegt im Bereich von 300 bis 500 sccm (Standard cm3), und vorzugsweise bei 400 sccm. Der Druck während des Ätzens liegt im Bereich von 13,332 Pa bis 26,664 Pa während die RF-Leistung im Bereich von 0,5 bis 0,8 Watt/cm2 liegt, vorzugsweise im Bereich von 0,66 bis 0,8 Watt/cm2. Das Ätzen ist ein reaktives Ionenätzen oder Plasmaätzen. Hierbei werden das erste leitende Material 68 und das zweite leitende Material 69, das zur Bildung der Source- und Drainelektroden dient, seriell geätzt, und zwar in derselben Kammer und ohne Änderung der Ätzbedingungen, wodurch Source- und Drainelektroden 71a und 71b entsprechend strukturiert erhalten werden.
  • Bei Verwendung von Cl2-Gas + O2-Gas als Ätzgas weisen Chrom, also das erste leitende Material 68, und Molybdän, also das zweite leitende Material 69, unterschiedliche Ätzverhältnisse auf. Das hat zur Folge, daß die Kanten der Source- und Drainelektroden geschichtet bzw. gestuft sind. Oberhalb des Kanalbereichs liegen also die einander gegenüberliegenden Kanten der Schicht 68 näher beeinander als die einander gegenüberliegenden Kanten der Schicht 69. Chrom und Molybdän, die auf Cl2-Gas + O2-Gas reagieren, haben ein Verhältnis von 10 : 1 zueinander. Chrom als erstes leitendes Material 68 und amorphes n+ Silicium, das in Form der Schicht 67 unterhalb der Chromschicht liegt, weisen ein entsprechendes Verhältnis von 4 : 1 zueinander auf.
  • Werden beim Aufbringen des ersten leitenden Materials 68 Löcher durch Partikel gebildet, so wird die unterhalb des ersten leitenden Materials 68 liegende amorphe n+ Siliciumschicht 67 dennoch nicht überätzt, da Molybdän und die amorphe n+ Siliciumschicht 67 ein Ätzverhältnis von etwa 40 : 1 besitzen. Das Ätzselektionsverhältnis mit der Gateisolationsschicht 65 im Pixelbereich benachbart zur Kante der Drainelektrode 71b kann außerdem gesichert werden, so daß verhindert wird, daß die Gateisolationsschicht 65 überätzt wird.
  • Entsprechend der 6G wird jetzt die freigelegte amorphe n+ Siliciumschicht 67 geätzt, um die amorphe Siliciumschicht 66 freizulegen. Danach wird der Photoresist 70 entfernt.
  • Im Anschluß daran wird gemäß 6H eine Passivierungsschicht 72 auf die gesamte Oberfläche des Substrats 61 aufgebracht und auch auf die Source- und Drainelektroden 71a und 71b, wonach die Herstellung des erfindungsgemäßen Dünnfilmtransistors beendet ist.
  • Dieser Dünnfilmtransistor und das Verfahren zu seiner Herstellung weisen einige Vorteile auf. So kommt nur ein einziger Ätzprozeß zur Strukturierung der zweigeschichteten Source- und Drainelektroden zum Einsatz, was die Herstellungskosten reduziert und das Herstellungsverfahren vereinfacht. Darüber hinaus wird durch die vorliegende Erfindung das Abdeckverhalten an der Kante der Drainelektrode in Richtung zum Speicherkondensator verbessert, also in diesem Bereich die Haftfähigkeit einer Abdeckschicht an der darunterliegenden Struktur, so daß sich die Betriebszuverlässigkeit der Halbleitereinrichtung erhöht. Auch in diesem Bereich ragt nämlich die erste Materialschicht 68 über die zweite Materialschicht 69 hinaus.

Claims (14)

  1. Dünnfilmtransistor mit: – einem Substrat (61); – einer Gateelektrode (64) auf dem Substrat (61); – einer Gateisolationsschicht (65) auf dem gesamten Substrat (61) einschließlich der Gateelektrode (64); – einer ersten halbleitenden Schicht (66) auf der Gateisolationsschicht (65); – einer zweiten halbleitenden Schicht (67) auf der ersten halbleitenden Schicht (66); und – Source- und Drainelektroden (71a, 71b), die getrennt voneinander auf der zweiten halbleitenden Schicht (67) angeordnet sind und die Oberfläche der zweiten halbleitenden Schicht (67) oberhalb der Gateelektrode (64) freilassen, wobei die Source- und die Drainelektrode (71a, 71b) jeweils eine Stapelstruktur aus einem ersten leitenden Material (68) und einem zweiten leitenden Material (69) aufweist, und wobei die Kante des zweiten leitenden Materials (69) die Kante des ersten leitenden Materials (68) freiläßt, so dass die Kanten der Source- und Drainelektroden (71a, 71b) gestuft sind.
  2. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß das erste leitende Material (68) auf der zweiten halbleitenden Schicht (67) und das zweite leitende Material (69) auf dem ersten leitenden Material (68) ausgebildet ist.
  3. Dünnfilmtransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste halbleitende Schicht (66) eine amorphe Siliciumschicht ist und daß die zweite halbleitende Schicht (67) eine amorphe n+ Siliciumschicht ist.
  4. Dünnfilmtransistor nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß das erste leitende Material (68) ein Material wie Chrom und das zweite leitende Material (69) ein Material wie Molybdän ist.
  5. Dünnfilmtransistor nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das zweite leitende Material (69) dicker ist als das erste leitende Material (68).
  6. Dünnfilmtransistor nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die zweite halbleitende Schicht (67) separat auf der ersten halbleitenden Schicht (66) oberhalb der Gateelektrode (64) gebildet ist.
  7. Dünnfilmtransistor nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das zweite leitende Material (69) eine höhere Ätzgeschwindigkeit als das erste leitende Material (68) aufweist und daß das erste leitende Material (68) eine höhere Ätzgeschwindigkeit als das zweite halbleitende Material (67) aufweist.
  8. Verfahren zur Herstellung eines Dünnfilmtransistors mit folgenden Schritten: – Bildung einer Gateelektrode (64) auf einem Substrat (61); – Bildung einer Gateisolationsschicht (65) auf dem Substrat (61) einschließlich der Gateelektrode (64); – Bildung einer ersten halbleitenden Schicht (66) auf der Gateisolationsschicht (65); – Bildung einer zweiten halbleitenden Schicht (67) auf der ersten halbleitenden Schicht (66); – Aufbringen eines ersten leitenden Materials (68) auf die zweite halbleitende Schicht (67); – Aufbringen eines zweiten leitenden Materials (69) auf das ersten leitenden Materials (68); und – Ätzen des ersten leitenden Materials (68) und des zweiten leitenden Materials (69) unter Verwendung desselben Ätzgases zwecks Freilegung eines vorbestimmten Teils der zweiten halbleitenden Schicht (67) oberhalb der Gateelektrode (64), derart, daß die geätzten ersten und zweiten leitenden Materialien (68, 69) Source- und Drainelektroden (71a, 71b) mit stufenförmigen Kanten bilden.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das Ätzgas ein Cl2 + O2-Gas ist.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Ätzprozeß reaktives Ionenätzen oder Plasmaätzen umfaßt.
  11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Menge an Cl2-Gas im Bereich von 400 bis 600 sccm liegt, während die Menge an O2-Gas im Bereich von 300 bis 500 sccm liegt.
  12. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Ätzprozeß ausgeführt wird unter einem Druck von 13,332 Pa bis 26,664 Pa sowie bei einer RF-Leistung von 0,5 bis 0,8 Watt/cm2.
  13. Verfahren nach Anspruch 8 bis 12, dadurch gekennzeichnet, daß das Ätzselektionsverhältnis des ersten leitenden Materials (68) und der Gateisolationsschicht (65) im Hinblick auf das Ätzgas hoch ist.
  14. Verfahren nach Anspruch 8 bis 13, dadurch gekennzeichnet, daß die zweite halbleitende Schicht (67) selektiv geätzt wird.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413949B1 (en) 1995-06-07 2002-07-02 D-Pharm, Ltd. Prodrugs with enhanced penetration into cells
US6313106B1 (en) 1995-06-07 2001-11-06 D-Pharm Ltd. Phospholipid derivatives of valproic acid and mixtures thereof
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
KR100301803B1 (ko) * 1998-06-05 2001-09-22 김영환 박막트랜지스터 및 그의 제조방법
KR100333274B1 (ko) * 1998-11-24 2002-04-24 구본준, 론 위라하디락사 액정표시장치 및 그 제조방법
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4118484B2 (ja) 2000-03-06 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4700160B2 (ja) 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP4118485B2 (ja) 2000-03-13 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4683688B2 (ja) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP4393662B2 (ja) 2000-03-17 2010-01-06 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP4785229B2 (ja) * 2000-05-09 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4630420B2 (ja) 2000-05-23 2011-02-09 ティーピーオー ホンコン ホールディング リミテッド パターン形成方法
US7071037B2 (en) * 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7369296B2 (en) 2004-09-27 2008-05-06 Idc, Llc Device and method for modifying actuation voltage thresholds of a deformable membrane in an interferometric modulator
US7373026B2 (en) * 2004-09-27 2008-05-13 Idc, Llc MEMS device fabricated on a pre-patterned substrate
US7327510B2 (en) * 2004-09-27 2008-02-05 Idc, Llc Process for modifying offset voltage characteristics of an interferometric modulator
US7417783B2 (en) 2004-09-27 2008-08-26 Idc, Llc Mirror and mirror layer for optical modulator and method
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
TW200628877A (en) * 2005-02-04 2006-08-16 Prime View Int Co Ltd Method of manufacturing optical interference type color display
EP2495212A3 (de) 2005-07-22 2012-10-31 QUALCOMM MEMS Technologies, Inc. MEMS-Vorrichtungen mit Stützstrukturen und Herstellungsverfahren dafür
US7382515B2 (en) 2006-01-18 2008-06-03 Qualcomm Mems Technologies, Inc. Silicon-rich silicon nitrides as etch stops in MEMS manufacture
US7652814B2 (en) 2006-01-27 2010-01-26 Qualcomm Mems Technologies, Inc. MEMS device with integrated optical element
US7643203B2 (en) 2006-04-10 2010-01-05 Qualcomm Mems Technologies, Inc. Interferometric optical display system with broadband characteristics
US7711239B2 (en) 2006-04-19 2010-05-04 Qualcomm Mems Technologies, Inc. Microelectromechanical device and method utilizing nanoparticles
US7369292B2 (en) 2006-05-03 2008-05-06 Qualcomm Mems Technologies, Inc. Electrode and interconnect materials for MEMS devices
US7706042B2 (en) 2006-12-20 2010-04-27 Qualcomm Mems Technologies, Inc. MEMS device and interconnects for same
US7733552B2 (en) 2007-03-21 2010-06-08 Qualcomm Mems Technologies, Inc MEMS cavity-coating layers and methods
US7719752B2 (en) 2007-05-11 2010-05-18 Qualcomm Mems Technologies, Inc. MEMS structures, methods of fabricating MEMS components on separate substrates and assembly of same
US8068268B2 (en) 2007-07-03 2011-11-29 Qualcomm Mems Technologies, Inc. MEMS devices having improved uniformity and methods for making them
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
US7863079B2 (en) 2008-02-05 2011-01-04 Qualcomm Mems Technologies, Inc. Methods of reducing CD loss in a microelectromechanical device
TWI491048B (zh) * 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI642113B (zh) 2008-08-08 2018-11-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
CN101599497B (zh) * 2009-05-19 2011-07-06 昆山龙腾光电有限公司 薄膜晶体管阵列基板及其形成方法
KR101993584B1 (ko) * 2010-01-22 2019-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE112012000601T5 (de) * 2011-01-28 2014-01-30 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung sowie Halbleitervorrichtung
US8659816B2 (en) 2011-04-25 2014-02-25 Qualcomm Mems Technologies, Inc. Mechanical layer and methods of making the same
KR20130139438A (ko) * 2012-06-05 2013-12-23 삼성디스플레이 주식회사 박막 트랜지스터 기판
KR102039102B1 (ko) * 2012-12-24 2019-11-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028551A (en) * 1986-03-06 1991-07-02 Kabushiki Kaisha Toshiba Electrode interconnection material, semiconductor device using this material and driving circuit substrate for display device
US5198694A (en) * 1990-10-05 1993-03-30 General Electric Company Thin film transistor structure with improved source/drain contacts
US5273920A (en) * 1992-09-02 1993-12-28 General Electric Company Method of fabricating a thin film transistor using hydrogen plasma treatment of the gate dielectric/semiconductor layer interface

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5320979A (en) * 1987-07-20 1994-06-14 Nippon Telegraph And Telephone Corporation Method of connecting wirings through connection hole
JP2590938B2 (ja) * 1987-10-02 1997-03-19 旭硝子株式会社 薄膜トランジスタ基板
JPH0224631A (ja) * 1988-07-13 1990-01-26 Seikosha Co Ltd 薄膜トランジスタアレイ
JPH04198923A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp 表示装置の製造方法
US5318667A (en) * 1991-04-04 1994-06-07 Hitachi, Ltd. Method and apparatus for dry etching
US5650358A (en) 1995-08-28 1997-07-22 Ois Optical Imaging Systems, Inc. Method of making a TFT having a reduced channel length
KR100301803B1 (ko) * 1998-06-05 2001-09-22 김영환 박막트랜지스터 및 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028551A (en) * 1986-03-06 1991-07-02 Kabushiki Kaisha Toshiba Electrode interconnection material, semiconductor device using this material and driving circuit substrate for display device
US5198694A (en) * 1990-10-05 1993-03-30 General Electric Company Thin film transistor structure with improved source/drain contacts
US5362660A (en) * 1990-10-05 1994-11-08 General Electric Company Method of making a thin film transistor structure with improved source/drain contacts
US5273920A (en) * 1992-09-02 1993-12-28 General Electric Company Method of fabricating a thin film transistor using hydrogen plasma treatment of the gate dielectric/semiconductor layer interface

Also Published As

Publication number Publication date
US20010010953A1 (en) 2001-08-02
US6255668B1 (en) 2001-07-03
JPH11354812A (ja) 1999-12-24
JP3133987B2 (ja) 2001-02-13
TW571443B (en) 2004-01-11
DE19916073A1 (de) 1999-12-16
KR20000000907A (ko) 2000-01-15
KR100301803B1 (ko) 2001-09-22
US6455357B2 (en) 2002-09-24

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