DE19928781C1 - DRAM cell array has deep word line trenches for increasing transistor channel length and has no fixed potential word lines separating adjacent memory cells - Google Patents

DRAM cell array has deep word line trenches for increasing transistor channel length and has no fixed potential word lines separating adjacent memory cells

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Abstract

A DRAM cell array, having deep word line trenches for increasing the transistor channel length and having no fixed potential word lines separating adjacent memory cells, is new. A DRAM cell array comprises a substrate (1) with intersecting first and second parallel trenches (G1, G2), the second trenches comprising word line trenches, each provided with a gate dielectric (GD) and containing a word line (W), and isolation trenches filled with insulation. Insulating protective structures (S) are located above the word lines (W) in the word line trenches and, together with the word lines (W), fill the word line trenches. One of the word line trenches is adjacent another word line trench and an isolation trench, while one of the isolation trenches is adjacent two word line trenches. The first trenches (G1) are filled with insulating material beyond the word line trenches. The substrate has first and second transistor source/drain regions (S/D1, S/D2) which adjoin the substrate surface (F), have a uniform vertical thickness and extend less deeply into the substrate than the word lines (W). Each first source/drain region (S/D1) is connected to a bit line (B), is associated with two transistors and adjoins two word line trenches and two first trenches (G1). Each second source/drain region (S/D2) is connected to a capacitor (Ko) and adjoins one word line trench, one isolation trench and two first trenches (G1). An Independent claim is also included for production of the above DRAM cell array.

Description

Die Erfindung betrifft eine DRAM-Zellenanordnung, d. h. eine Speicherzellenanordnung mit dynamischem wahlfreiem Zugriff.The invention relates to a DRAM cell arrangement, i. H. a Dynamic random access memory cell array.

Als Speicherzelle einer DRAM-Zellenanordnung wird derzeit fast ausschließlich eine sogenannte Ein-Transistor-Speicher­ zelle eingesetzt, die einen Transistor und einen Kondensator umfaßt. Die Information der Speicherzelle ist in Form einer Ladung auf dem Kondensator gespeichert. Der Kondensator ist mit dem Transistor verbunden, so daß bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann.As a memory cell of a DRAM cell arrangement is currently almost exclusively a so-called one-transistor memory cell used which is a transistor and a capacitor includes. The information of the memory cell is in the form of a Charge stored on the capacitor. The capacitor is connected to the transistor, so that when the Transistor through a word line the charge of the capacitor can be read out via a bit line.

Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte aufweist.It is generally sought to provide a DRAM cell arrangement generate that has a high packing density.

Eine solche DRAM-Zellenanordnung ist beispielsweise in M. Ao­ ki et al., "Fully Self-Aligned 6F2 Cell Technology for Low Cost 1 Gb DRAM", Symposium on VLSI Technology Digest of Tech­ nical Papers (1996), 22, beschrieben. Durch thermische Oxida­ tion werden in einem Substrat streifenförmige isolierende Strukturen erzeugt, die aktive Gebiete von Transistoren defi­ nieren. Eine Oberfläche des Substrats wird mit einem Gatedie­ lektrikum bedeckt. Anschließend werden Wortleitungen erzeugt, die quer zu den isolierenden Strukturen verlaufen und mit Si­ liziumnitrid bedeckt sind. Zwischen den Wortleitungen und den isolierenden Strukturen werden Source/Drain-Gebiete der Tran­ sistoren erzeugt. Es wird eine erste isolierende Schicht ab­ geschieden, in der Kontaktlöcher erzeugt werden, die jeweils bis auf eines der Source/Drain-Gebiete reichen. Anschließend wird insitu dotiertes Polysilizium in einer solchen Dicke ab­ geschieden, daß die Kontaktlöcher nicht gefüllt werden. Eine zweite isolierende Schicht wird abgeschieden, die die Kon­ taktlöcher füllt. Jedes dritte entlang einer isolierenden Struktur benachbarte Kontaktloch wird wieder geöffnet und mit weiterem insitu dotiertem Polysilizium gefüllt, so daß Kon­ takte erzeugt werden. Die zweite isolierende Schicht, Teile des Polysiliziums, die über den Wortleitungen angeordnet sind, und die erste isolierende Schicht werden entfernt. Üb­ rigbleibendes Polysilizium in den Kontaktlöchern, in denen keine Kontakte erzeugt wurden, bilden erste Kondensatorelek­ troden der Kondensatoren der Speicherzellen. Ein Kondensator­ dielektrikum und darüber angeordnete zweite Kondensatorelek­ troden werden erzeugt und von einer dritten isolierenden Schicht bedeckt. In der dritten isolierenden Schicht werden Vertiefungen erzeugt, die die Kontakte freilegen. Anschlie­ ßend werden Bitleitungen erzeugt, die an die Kontakte angren­ zen. Jede dritte Wortleitung, die zwischen zwei Source/Drain- Gebieten, die jeweils mit einem Kondensator verbunden sind, angeordnet ist, wird so an ein Potential angeschlossen, daß kein Strom zwischen diesen Source/Drain-Gebieten fließen kann. Diese Wortleitungen wirken als Isolationen.Such a DRAM cell arrangement is described, for example, in M. Aoki et al., "Fully Self-Aligned 6F 2 Cell Technology for Low Cost 1 Gb DRAM", Symposium on VLSI Technology Digest of Technical Papers (1996), 22. Thermal oxidation produces stripe-shaped insulating structures in a substrate that define active areas of transistors. A surface of the substrate is covered with a gate dielectric. Word lines are then produced which run transversely to the insulating structures and are covered with silicon nitride. Source / drain regions of the transistors are generated between the word lines and the insulating structures. A first insulating layer is deposited, in which contact holes are produced which each extend to one of the source / drain regions. Then in situ doped polysilicon is deposited in such a thickness that the contact holes are not filled. A second insulating layer is deposited, which fills the contact holes. Every third contact hole adjacent along an insulating structure is opened again and filled with further in situ doped polysilicon, so that contacts are generated. The second insulating layer, parts of the polysilicon that are arranged over the word lines, and the first insulating layer are removed. Remaining polysilicon in the contact holes, in which no contacts have been made, form first capacitor electrodes of the capacitors of the memory cells. A capacitor dielectric and second capacitor electrodes arranged above are produced and covered by a third insulating layer. The third insulating layer creates depressions that expose the contacts. Bit lines are then generated which adjoin the contacts. Every third word line, which is arranged between two source / drain regions, each of which is connected to a capacitor, is connected to a potential such that no current can flow between these source / drain regions. These word lines act as isolations.

In der deutschen Patentschrift DE 44 08 764 C2 ist eine DRAM- Zellenanordnung beschrieben, bei der in einem Substrat erste Gräben, die im wesentlichen parallel zueinander verlaufen, und quer dazu verlaufende zweite Gräben vorgesehen sind. In unteren Teilen der zweiten Gräben sind jeweils eine Wortlei­ tung angeordnet, die durch ein Gatedielektrikum vom Substrat getrennt sind. Die ersten Gräben außerhalb der Wortleitungen sind mit isolierendem Material gefüllt. Zwischen den zweiten Gräben und den ersten Gräben sind im Substrat Source/Drain- Gebiete von Transistoren angeordnet, die an eine Oberfläche des Substrats angrenzen. Die Source/Drain-Gebiete weisen die Form eines umgedrehten U's auf und grenzen bis zu den unteren Bereichen der zweiten Gräben an die Flanken der zweiten Grä­ ben an. Jedes dritte der Source/Drain-Gebiete, die entlang eines ersten Grabens zueinander benachbart sind, ist mit ei­ ner Bitleitung, die parallel zu den ersten Gräben verläuft, verbunden. Die übrigen Source/Drain-Gebiete sind mit einem Kondensatordielektrikum bedeckt, über dem eine dünne leitende Schicht, die in obere Bereichen der Wortleitungsgräben hin­ einreicht und als Kondensatorplatte dient, angeordnet. Das Kondensatordielektrikum ist ebenfalls in den oberen Bereichen der Wortleitungsgräben angeordnet und trennt die Sour­ ce/Drain-Gebiete, die nicht mit den Bitleitungen verbunden sind und als Kondensatorelektroden wirken, von der Kondensa­ torplatte. Jene Wortleitungen, die zwischen zwei der Sour­ ce/Drain-Gebiete, die als Kondensatorelektroden wirken, sind an ein festes Potential angeschlossen, so daß zwischen diesen Source/Drain-Gebieten kein Strom fließt. Diese Wortleitungen dienen also der Isolation von zueinander benachbarten Spei­ cherzellen.German patent DE 44 08 764 C2 describes a DRAM Cell arrangement described in the first in a substrate Trenches that are essentially parallel to each other, and second trenches running transversely thereto are provided. In lower parts of the second trenches are each a word series device arranged by a gate dielectric from the substrate are separated. The first trenches outside the word lines are filled with insulating material. Between the second Trenches and the first trenches are source / drain in the substrate Areas of transistors arranged on a surface of the substrate. The source / drain regions have the Form an inverted U's and limit to the bottom Areas of the second trenches on the flanks of the second trenches ben. Every third of the source / drain regions that run along of a first trench are adjacent to each other, is with egg ner bit line that runs parallel to the first trenches, connected. The remaining source / drain regions are with one Capacitor dielectric covered, over which a thin conductive  Layer that points into upper areas of the word line trenches submits and serves as a capacitor plate. The Capacitor dielectric is also in the upper areas the word line trenches arranged and separates the sour ce / drain areas that are not connected to the bit lines are and act as capacitor electrodes, from the condensate door panel. Those word lines between two of the Sour ce / drain areas that act as capacitor electrodes connected to a fixed potential so that between them Source / drain areas no current flows. These word lines thus serve to isolate adjacent dishes cells.

Der Erfindung liegt das Problem zugrunde, eine DRAM- Zellenanordnung anzugeben, die im Vergleich zum Stand der Technik verbesserte elektrische Eigenschaften bei zugleich hoher Packungsdichte aufweist. Ferner soll ein Verfahren zur Herstellung einer solchen DRAM-Zellenanordnung angegeben wer­ den.The invention is based on the problem of a DRAM Specify cell arrangement that compared to the state of the Technology improved electrical properties at the same time has high packing density. Furthermore, a method for Manufacture of such a DRAM cell arrangement specified who the.

Das Problem wird gelöst durch eine DRAM-Zellenanordnung, bei der in einem Substrat erste Gräben, die im wesentlichen par­ allel zueinander verlaufen, und zweite Gräben, die quer zu den ersten Gräben und im wesentlichen parallel zueinander verlaufen, vorgesehen sind. Die zweiten Gräben unterteilen sich in Wortleitungsgräben, die mit einem Gatedielektrikum versehen sind und in denen jeweils eine Wortleitung angeord­ net ist, und Isolationsgräben, die mit isolierendem Material gefüllt sind. Über den Wortleitungen sind in den Wortlei­ tungsgräben isolierende Schutzstrukturen angeordnet, die zu­ sammen mit den Wortleitungen die Wortleitungsgräben füllen. Einer der Wortleitungsgräben ist zu einem weiteren der Wort­ leitungsgräben und zu einem der Isolationsgräben benachbart. Einer der Isolationsgräben ist zu zwei der Wortleitungsgräben benachbart. Die ersten Gräben sind außerhalb der Wortlei­ tungsgräben mit isolierendem Material gefüllt. Im Substrat sind erste Source/Drain-Gebiete von Transistoren angeordnet, die an eine Oberfläche des Substrats angrenzen, eine im we­ sentlichen homogene vertikale Dicke, d. h. eine Dicke senk­ recht zur Oberfläche des Substrats, aufweisen, weniger tief in das Substrat hineinreichen als die Wortleitungen, mit Bit­ leitungen verbunden sind, und jeweils an zwei der Wortlei­ tungsgräben und an zwei der ersten Gräben angrenzen. Im Sub­ strat sind zweite Source/Drain-Gebiete der Transistoren ange­ ordnet, die an die Oberfläche des Substrats angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen, weniger tief in das Substrat hineinreichen als die Wortleitungen, mit Kondensatoren verbunden sind und jeweils an einen der Wort­ leitungsgräben, an einen der Isolationsgräben und an zwei der ersten Gräben angrenzen.The problem is solved by a DRAM cell arrangement the first trenches in a substrate, which are essentially par allel to each other, and second trenches that run across the first trenches and essentially parallel to each other run, are provided. Divide the second trenches themselves in word line trenches with a gate dielectric are provided and in each of which a word line is arranged is net, and isolation trenches made with insulating material are filled. Above the word lines are in the word lines trenches insulating protective structures arranged to fill the word line trenches together with the word lines. One of the word line trenches is the word to another line trenches and adjacent to one of the isolation trenches. One of the isolation trenches is to two of the word line trenches adjacent. The first trenches are outside of the Wortlei trenches filled with insulating material. In the substrate first source / drain regions of transistors are arranged,  which adjoin a surface of the substrate, one in the we considerable homogeneous vertical thickness, d. H. lower a thickness right to the surface of the substrate, less deep reach into the substrate than the word lines, with bit lines are connected, and each to two of the Wortlei trenches and adjoin two of the first trenches. In the sub Strat are second source / drain regions of the transistors orders, which adjoin the surface of the substrate, a have substantially homogeneous vertical thickness, less reach deep into the substrate than the word lines, with Capacitors are connected and each to one of the word trenches, one of the isolation trenches and two of the border the first trenches.

Die Bitleitungen verlaufen quer zu den Wortleitungen.The bit lines run across the word lines.

Das Problem wird ferner gelöst durch ein Verfahren zur Erzeu­ gung einer DRAM-Zellenanordnung, bei dem in einem Substrat erste Gräben, die im wesentlichen parallel zueinander verlau­ fen, und zweite Gräben, die quer zu den ersten Gräben und im wesentlichen parallel zueinander verlaufen, erzeugt werden. Einige der zweiten Gräben, die als Wortleitungsgräben be­ zeichnet werden, werden mit einem Gatedielektrikum versehen und die restlichen der zweiten Gräben, die als Isolationsgrä­ ben bezeichnet werden, werden mit isolierendem Material ge­ füllt, wobei eines der Wortleitungsgräben zu einem weiteren der Wortleitungsgräben und zu einem der Isolationsgräben be­ nachbart ist, und eines der Isolationsgräben zu zwei der Wortleitungsgräben benachbart ist. In den Wortleitungsgräben werden jeweils eine Wortleitung und eine darüber angeordnete isolierende Schutzstruktur erzeugt, die zusammen den entspre­ chenden Wortleitungsgraben füllen. Die ersten Gräben werden außerhalb der Wortleitungsgräben mit isolierendem Material gefüllt. Im Substrat werden erste Source/Drain-Gebiete von Transistoren so erzeugt, daß sie an eine Oberfläche des Sub­ strats angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen, weniger tief in das Substrat hineinreichen als die Wortleitungsgräben und jeweils an zwei der Wortlei­ tungsgräben und an zwei der ersten Gräben angrenzen. Es wer­ den Bitleitungen erzeugt und mit den ersten Source/Drain- Gebieten verbunden. Im Substrat werden zweite Source/Drain- Gebiete der Transistoren so erzeugt, daß sie an die Oberflä­ che des Substrats angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen, weniger tief in das Substrat hin­ einreichen als die Wortleitungsgräben und jeweils an einen der Wortleitungsgräben, an einen der Isolationsgräben und an zwei der ersten Gräben angrenzen. Es werden Kondensatoren er­ zeugt und mit den zweiten Source/Drain-Gebieten verbunden.The problem is also solved by a method of generating supply of a DRAM cell arrangement, in which in a substrate first trenches that are essentially parallel to one another fen, and second trenches that run across the first trenches and in the run essentially parallel to each other. Some of the second trenches that act as wordline trenches are drawn, are provided with a gate dielectric and the rest of the second trenches, which are called isolation trenches ben are labeled with insulating material fills, with one of the wordline trenches leading to another the word line trenches and one of the isolation trenches is adjacent, and one of the isolation trenches to two of the Word line trenches is adjacent. In the word line trenches a word line and one arranged above each insulating protective structure that together corresponds to the fill the corresponding word line trench. The first trenches will be outside the word line trenches with insulating material filled. First source / drain regions of Transistors generated so that they on a surface of the sub border strats, an essentially homogeneous vertical Have thickness, reach less deep into the substrate  than the word line trenches and in each case on two of the word lines trenches and adjoin two of the first trenches. It who generated with the bit lines and with the first source / drain Areas connected. Second source / drain Areas of the transistors generated so that they to the surface adjoin the surface of the substrate, an essentially homogeneous have vertical thickness, less deep into the substrate submit as the word line trenches and each to one the word line trenches, to one of the isolation trenches and to border two of the first trenches. There will be capacitors creates and connected to the second source / drain regions.

Eine Speicherzelle der DRAM-Zellenanordnung umfaßt einen der Transistoren und einen damit verbundenen der Kondensatoren. Die Isolationsgräben trennen entlang eines ersten Grabens zu­ einander benachbarte Speicherzellen voneinander. Die ersten Gräben trennen entlang eines Wortleitungsgrabens zueinander benachbarte Speicherzellen voneinander.A memory cell of the DRAM cell arrangement comprises one of the Transistors and an associated capacitor. The isolation trenches separate along a first trench mutually adjacent memory cells from each other. The first Trenches separate from one another along a word line trench adjacent memory cells from each other.

Die vertikale Dicke eines der Source/Drain-Gebiete kann lokal leicht schwanken. Solche Schwankungen sind z. B. auf die nicht genau definierte Implantationstiefe bei der Erzeugung des Source/Drain-Gebiets oder auf statistische Abweichungen bei der Diffusion des Dotierstoffs des Source/Drain-Gebiets zu­ rückzuführen.The vertical thickness of one of the source / drain regions can be local fluctuate slightly. Such fluctuations are e.g. B. not precisely defined implantation depth when generating the Source / drain area or for statistical deviations diffusion of the dopant of the source / drain region return.

Kanalgebiete der Transistoren sind U-förmig. Trotz hoher Pac­ kungsdichte der DRAM-Zellenanordnung, d. h. kleinem Platzbe­ darf pro Speicherzelle, kann über die Tiefe der Wortleitungs­ gräben die Kanallänge der Transistoren vergrößert werden und dadurch Kurzkanaleffekte vermieden werden.Channel areas of the transistors are U-shaped. Despite high Pac density of DRAM cell array, i. H. small place allowed per memory cell, can over the depth of the word line dig the channel length of the transistors are enlarged and thereby short-channel effects can be avoided.

Da zur Trennung benachbarter Speicherzellen keine Wortleitun­ gen, die auf einem festen Potential gehalten werden, verwen­ det werden, werden Kapazitäten, die durch solche Wortleitun­ gen und benachbarte leitende Strukturen, wie z. B. Bitleitun­ gen oder Source/Drain-Gebiete, gebildet werden, vermieden. Since there is no word line for separating adjacent memory cells that are kept at a fixed potential capacities that are affected by such words gene and neighboring conductive structures, such as. B. Bitleitun gene or source / drain regions are avoided.  

Dies führt zu verbesserten elektrischen Eigenschaften der DRAM-Zellenanordnung. Beispielsweise verkürzen sich Schalt­ zeiten der Transistoren. Mit solchen Wortleitungen entfallen auch separate Anschlüsse dieser Wortleitungen, über die diese Wortleitungen auf dem festen Potential gehalten werden, so daß eine Peripherie der DRAM-Zellenanordnung einen besonders kleinen Platzbedarf aufweisen kann.This leads to improved electrical properties of the DRAM cell arrangement. For example, switching is shortened times of the transistors. With such word lines are eliminated also separate connections of these word lines via which these Word lines are kept at the fixed potential, so that a periphery of the DRAM cell array makes a special one can have small space requirements.

Die DRAM-Zellenanordnung kann mit einer hohen Packungsdichte erzeugt werden, da zum einen die Source/Drain-Gebiete der Transistoren selbstjustiert bezüglich der Wortleitungsgräben und der ersten Gräben erzeugt werden können und Kontakte zwi­ schen den Source/Drain-Gebieten und den Bitleitungen bzw. den Kondensatoren mit hoher Justiertoleranz erzeugt werden kön­ nen.The DRAM cell arrangement can have a high packing density are generated because, on the one hand, the source / drain regions of the Transistors self-aligned with respect to the word line trenches and the first trenches can be created and contacts between between the source / drain regions and the bit lines or Capacitors with high adjustment tolerance can be generated nen.

Dazu kann nach Erzeugung der Transistoren ein Zwischenoxid auf die Oberfläche des Substrats abgeschieden werden, in dem Kontaktlöcher zu den Source/Drain-Gebieten geöffnet werden. Die Justiertoleranz der Kontaktlöcher ist groß, da die Schutzstrukturen die Wortleitungen bedecken, und das Zwi­ schenoxid selektiv zu den Schutzstrukturen geätzt werden kann. Kurzschlüsse zwischen den Wortleitungen und den Kontak­ ten, die in den Kontaktlöchern erzeugt werden, werden dadurch vermieden.An intermediate oxide can be added after the transistors have been produced are deposited on the surface of the substrate in which Contact holes to the source / drain regions are opened. The adjustment tolerance of the contact holes is large because the Protective structures cover the word lines, and the Zwi can be selectively etched to the protective structures can. Short circuits between the word lines and the contacts This will result in the generation of holes in the contact holes avoided.

Zur Prozeßvereinfachung ist es vorteilhaft, die Kondensatoren direkt in den Kontaktlöchern zu erzeugen, so daß auf entspre­ chende Kontakte verzichtet werden können. Die zweiten Sour­ ce/Drain-Gebiete können zugleich als Kondensatorelektroden der Kondensatoren wirken.To simplify the process, it is advantageous to use the capacitors generate directly in the contact holes, so that correspond appropriate contacts can be omitted. The second sour ce / drain areas can also act as capacitor electrodes of the capacitors act.

Es liegt im Rahmen der Erfindung, die Bitleitungen so zu er­ zeugen, daß sie an das erste Source/Drain-Gebiet angrenzen, so daß auf entsprechende Kontakte verzichtet werden kann. In diesem Fall wird im Zwischenoxid ein Graben für jede Bitlei­ tung geätzt und mit leitendem Material gefüllt. It is within the scope of the invention to use the bit lines in this way testify that they are adjacent to the first source / drain region, so that corresponding contacts can be dispensed with. In in this case there will be a trench in the intermediate oxide for each bitlei etched and filled with conductive material.  

Eine besonders hohe Packungsdichte wird erzielt, wenn Breiten der ersten Gräben, Abstände der ersten Gräben voneinander, Breiten der zweiten Gräben und Abstände der zweiten Gräben voneinander denselben Wert aufweisen und vorzugsweise gleich der minimalen, in der verwendeten Technologie herstellbaren Strukturgröße F sind.A particularly high packing density is achieved when widths of the first trenches, distances of the first trenches from one another, Widths of the second trenches and distances between the second trenches have the same value from each other and preferably the same the minimum that can be produced in the technology used Structure size F are.

Es liegt im Rahmen der Erfindung, einen größeren Abstand zwi­ schen einem Isolationsgraben und einem dazu benachbarten Wortleitungsgraben vorzusehen. Die Kondensatoren können dann mit einer größeren Kapazität erzeugt werden. Beispielsweise kann ihr horizontaler Querschnitt in diesem Fall vergrößert werden. Es kann auch eine Vertiefung im Substrat erzeugt wer­ den, die das zweite Source/Drain-Gebiet durchtrennt und in der der Kondensator angeordnet werden kann.It is within the scope of the invention to have a larger distance between isolation trench and one adjacent to it To provide word line trenches. The capacitors can then be generated with a larger capacity. For example can increase their horizontal cross-section in this case become. A depression can also be created in the substrate the one that cuts through the second source / drain region and in which the capacitor can be placed.

Aus analogen Gründen kann es vorteilhaft sein, wenn Abstände zwischen zueinander benachbarten Wortleitungen besonders groß sind. Die Bitleitung kann dann in einem weiteren Graben ange­ ordnet sein, der das erste Source/Drain-Gebiet durchtrennt.For analog reasons, it can be advantageous if there are spaces particularly large between adjacent word lines are. The bit line can then be placed in another trench order that cuts through the first source / drain region.

Die Isolationsgräben und die Wortleitungsgräben können fol­ gendermaßen gefüllt werden: Zunächst werden die zweiten Grä­ ben mit isolierendem Material gefüllt. Anschließend wird eine streifenförmige Maske erzeugt, deren Streifen jeden dritten der zweiten Gräben, nämlich die Isolationsgräben, bedeckt. Mit Hilfe der Maske wird freiliegendes isolierendes Material in den nicht bedeckten zweiten Gräben, nämlich den Wortlei­ tungsgräben, entfernt. Anschließend werden die Gatedielektri­ ka und die Wortleitungen in den zweiten Gräben, in denen das isolierende Material entfernt wurde, erzeugt.The isolation trenches and the word line trenches can fol be filled accordingly: First, the second Grä ben filled with insulating material. Then one stripe-shaped mask, whose stripes every third the second trench, namely the isolation trenches. With the help of the mask exposed insulating material in the uncovered second trenches, namely the wort trenches, removed. Then the gate dielectrics ka and the word lines in the second trenches, in which the insulating material was removed.

Es liegt im Rahmen der Erfindung, zunächst die ersten Gräben zu erzeugen und mit dem isolierenden Material zu füllen. An­ schließend wird eine Hilfsschicht aufgebracht und streifen­ förmig strukturiert. Zwischen den Streifen der strukturierten Hilfsschicht, die als Maske wirkt, werden die zweiten Gräben erzeugt. Vorzugsweise dient zusätzlich zur streifenförmigen Maske auch die Hilfsschicht als Maske beim Entfernen des iso­ lierenden Materials aus den Wortleitungsgräben entfernt wird. Die Hilfsschicht verhindert, daß das isolierende Material au­ ßerhalb der Wortleitungsgräben in den ersten Gräben erhalten bleibt. Da die ersten Gräben zuerst erzeugt werden, können sie tiefer als die zweiten Gräben sein, so daß Leckströme zwischen entlang der Wortleitung zueinander benachbarten Source/Drain-Gebiete verhindert werden können. In diesem Fall wird das isolierende Material an Böden von Teilen der ersten Gräben, bei denen sich die ersten Gräben und die Wortlei­ tungsgräben kreuzen, nicht entfernt.It is within the scope of the invention, initially the first trenches to generate and fill with the insulating material. On then an auxiliary layer is applied and streaked structured in shape. Between the stripes of the structured  Auxiliary layer, which acts as a mask, become the second trenches generated. Preferably also serves as a stripe Mask also the auxiliary layer as a mask when removing the iso material is removed from the word line trenches. The auxiliary layer prevents the insulating material from au Preserved outside the word line trenches in the first trenches remains. Since the first trenches can be created first they be deeper than the second trenches, so that leakage currents between adjacent to each other along the word line Source / drain areas can be prevented. In this case the insulating material on floors of parts of the first Trenches, where the first trenches and the wording cross trenches, not removed.

Alternativ werden zunächst die zweiten Gräben erzeugt. Nach Erzeugung der Wortleitungen und der Schutzstrukturen wird mit Hilfe einer weiteren streifenförmigen Maske, deren Streifen quer zu den zweiten Gräben verlaufen, Silizium selektiv zu den Schutzstrukturen geätzt, so daß die ersten Gräben erzeugt werden, die jedoch aufgrund der Schutzstrukturen nicht durch­ gängig sind.Alternatively, the second trenches are first created. To Generation of the word lines and the protective structures is carried out with Help another stripe-shaped mask, the stripes run across the second trenches, silicon selectively the protective structures are etched so that the first trenches are created are, however, not due to the protective structures are common.

Das Substrat besteht aus Halbleitermaterial, wie z. B. Silizi­ um.The substrate consists of semiconductor material, such as. B. Silici around.

Die Wortleitungen können aus dotiertem Polysilizium oder aus einem anderen leitenden Material, wie z. B. Metall oder Me­ tallsilizid, erzeugt werden.The word lines can be made of doped polysilicon or another conductive material, such as. B. metal or me tall silicide.

Besteht das Zwischenoxid aus SiO2, so ist es zur selektiven Ätzbarkeit vorteilhaft, wenn die Schutzstrukturen aus Silizi­ umnitrid bestehen.If the intermediate oxide consists of SiO 2 , it is advantageous for selective etchability if the protective structures consist of silicon nitride.

Im folgenden wird ein Ausführungsbeispiel der Erfindung an­ hand der Figuren näher erläutert: The following is an embodiment of the invention explained in more detail using the figures:  

Fig. 1 zeigt eine Aufsicht auf ein Substrat, nachdem erste Gräben erzeugt wurden. Fig. 1 shows a plan view of a substrate after first trenches have been created.

Fig. 2 zeigt einen Querschnitt durch das Substrat, nachdem eine Hilfsschicht, zweite Gräben und eine Maske er­ zeugt wurden. Fig. 2 shows a cross section through the substrate after an auxiliary layer, second trenches and a mask have been created.

Fig. 3a zeigt den Querschnitt aus Fig. 2, nachdem Gatedie­ lektrika, Wortleitungen, Schutzstrukturen, Sour­ ce/Drain-Gebiete von Transistoren, ein Zwischenoxid, Kontakte, Kondensatoren und Bitleitungen erzeugt wurden. FIG. 3a shows the cross section from FIG. 2 after gate dielectrics, word lines, protective structures, source / drain regions of transistors, an intermediate oxide, contacts, capacitors and bit lines have been generated.

Fig. 3b zeigt die Aufsicht auf Fig. 1 nach den Prozeß­ schritten aus Fig. 3a, in der die Kontakte, die Wortleitungen, die ersten Gräben und die zweiten Gräben dargestellt sind. FIG. 3b shows the top view of FIG. 1 after the process steps from FIG. 3a, in which the contacts, the word lines, the first trenches and the second trenches are shown.

Die Figuren sind nicht maßstabsgetreu.The figures are not to scale.

Ausgangsmaterial ist ein Substrat 1, das p-dotiertes Silizium enthält. Mit Hilfe einer ersten Maske aus Photolack (nicht dargestellt) werden in dem Substrat 1 ca. 400 nm tiefe erste Gräben G1 erzeugt. Die ersten Gräben G1 sind ca. 150 nm breit und weisen einen Abstand von ca. 150 nm voneinander auf. Die ersten Gräben G1 werden mit isolierendem Material gefüllt, indem SiO2 in einer Dicke von ca. 90 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird, bis das Substrat 1 freigelegt wird (siehe Fig. 1).The starting material is a substrate 1 , which contains p-doped silicon. Using a first mask made of photoresist (not shown), first trenches G1 approximately 400 nm deep are produced in the substrate 1 . The first trenches G1 are approximately 150 nm wide and are spaced approximately 150 nm apart. The first trenches G1 are filled with insulating material by depositing SiO 2 in a thickness of approximately 90 nm and planarizing by chemical-mechanical polishing until the substrate 1 is exposed (see FIG. 1).

Zur Erzeugung einer Hilfsschicht H wird Siliziumnitrid in ei­ ner Dicke von ca. 50 nm abgeschieden (siehe Fig. 2).To produce an auxiliary layer H, silicon nitride is deposited in a thickness of approximately 50 nm (see FIG. 2).

Mit Hilfe einer zweiten streifenförmigen Maske aus Photolack (nicht dargestellt), deren Streifen quer zu den ersten Gräben G1 verlaufen, werden Siliziumnitrid, SiO2 und Silizium ge­ ätzt, so daß zwischen den Streifen der zweiten Maske ca. 400 nm tiefe zweite Gräben G2 erzeugt werden. Die zweiten Gräben G2 sind ca. 150 nm breit und weisen einen Abstand von ca. 150 nm voneinander auf.With the help of a second strip-shaped mask made of photoresist (not shown), the strips of which run transversely to the first trenches G1, silicon nitride, SiO 2 and silicon are etched, so that approximately 400 nm deep second trenches G2 are produced between the strips of the second mask become. The second trenches G2 are approximately 150 nm wide and are at a distance of approximately 150 nm from one another.

Die zweiten Gräben G2 werden mit isolierendem Material ge­ füllt, indem SiO2 in einer Dicke von ca. 90 nm abgeschieden und chemisch-mechanisch poliert wird, bis die Hilfsschicht H freigelegt wird.The second trenches G2 are filled with insulating material by depositing SiO 2 in a thickness of approximately 90 nm and chemical-mechanical polishing until the auxiliary layer H is exposed.

Mit Hilfe einer dritten streifenförmigen Photolackmaske P, deren Streifen parallel zu den zweiten Gräben G2 verlaufen, ca. 300 nm breit sind und jeden dritten der zweiten Gräben G2 bedeckt, wird SiO2 selektiv zu Siliziumnitrid geätzt. In den zweiten Gräben G2, die von der dritten Photolackmaske P be­ deckt sind, bleibt das isolierende Material erhalten. Diese zweiten Gräben G2 werden im folgenden als Isolationsgräben bezeichnet. Aus den übrigen zweiten Gräben G2, die im folgen­ den als Wortleitungsgräben bezeichnet werden, wird das iso­ lierende Material entfernt, bis die Böden der Wortleitungs­ gräben freigelegt werden (siehe Fig. 2).With the aid of a third strip-shaped photoresist mask P, the strips of which run parallel to the second trenches G2, are approximately 300 nm wide and covers every third of the second trenches G2, SiO 2 is selectively etched to silicon nitride. In the second trenches G2, which are covered by the third photoresist mask P, the insulating material is retained. These second trenches G2 are referred to below as isolation trenches. From the remaining second trenches G2, which are referred to in the following as word line trenches, the insulating material is removed until the bottoms of the word line trenches are exposed (see FIG. 2).

Die dritte Photolackmaske P wird entfernt.The third photoresist mask P is removed.

Durch thermische Oxidation wird ein ca. 6 nm dickes Gatedie­ lektrikum GD erzeugt, das Flanken und Böden der Wortleitungs­ gräben bedeckt (siehe Fig. 3a).An approximately 6 nm thick gate dielectric GD is generated by thermal oxidation and covers the flanks and bottoms of the word line trenches (see FIG. 3a).

Zur Erzeugung von Wortleitungen W in den Wortleitungsgräben wird Polysilizium in einer Dicke von ca. 30 nm und darüber WSi in einer Dicke von ca. 60 nm abgeschieden und durch che­ misch-mechanisches Polieren planarisiert, bis die Hilfs­ schicht H freigelegt wird. Anschließend wird WSi und Polysi­ lizium rückgeätzt, bis eine obere Fläche der Wortleitungen W ca. 50 nm unterhalb einer Oberfläche F des Substrats 1 liegt (siehe Fig. 3a).To generate word lines W in the word line trenches, polysilicon is deposited in a thickness of approximately 30 nm and above it WSi in a thickness of approximately 60 nm and planarized by chemical-mechanical polishing until the auxiliary layer H is exposed. WSi and polysilicon are then etched back until an upper surface of the word lines W is approximately 50 nm below a surface F of the substrate 1 (see FIG. 3a).

Die Hilfsschicht H wird mit z. B. heißer H3PO4 entfernt. The auxiliary layer H is z. B. hot H 3 PO 4 removed.

Anschließend wird Siliziumnitrid in einer Dicke von ca. 70 nm abgeschieden und durch chemisch-mechanisches Polieren plana­ risiert, bis die Oberfläche F des Substrats 1 freigelegt wird. Dadurch werden aus den Wortleitungen W isolierende Schutzstrukturen S erzeugt, die zusammen mit den Wortleitun­ gen W die Wortleitungsgräben auffüllen (siehe Fig. 3a).Subsequently, silicon nitride is deposited in a thickness of approximately 70 nm and planed by chemical mechanical polishing until the surface F of the substrate 1 is exposed. As a result, insulating protective structures S are produced from the word lines W and fill up the word line trenches together with the word lines W (see FIG. 3a).

Durch Implantation mit n-dotierenden Ionen werden zwischen den ersten Gräben G1 und den zweiten Gräben G2 erste Sour­ ce/Drain-Gebiete S/D1 und zweite Source/Drain-Gebiete S/D2 von Transistoren erzeugt. Die Source/Drain-Gebiete S/D1, S/D2 sind ca. 80 nm tief und weisen eine im wesentlichen homogene vertikale, d. h. senkrecht zur Oberfläche F des Substrats 1 verlaufende Dicke auf. Die Source/Drain-Gebiete S/D1, S/D2 reichen weniger tief in das Substrat 1 hinein als die Wort­ leitungsgräben und damit als die Wortleitungen W, so daß bei Ansteuerung der Transistoren ein Kanal erzeugt wird, der U- förmig verläuft. Ein Strom fließt folglich sowohl an Flanken als auch an Böden der Wortleitungsgräben. Jeweils zwei Tran­ sistoren werden von zwei zueinander benachbarten ersten Grä­ ben G1 und zwei zueinander benachbarten Isolationsgräben um­ geben. Die ersten Source/Drain-Gebiete S/D1 sind jeweils zwi­ schen zwei Wortleitungsgräben angeordnet und wirken jeweils als ein gemeinsames Source/Drain-Gebiet von zwei der Transi­ storen.By implantation with n-doping ions, first source / drain regions S / D1 and second source / drain regions S / D2 of transistors are produced between the first trenches G1 and the second trenches G2. The source / drain regions S / D1, S / D2 are approximately 80 nm deep and have an essentially homogeneous vertical thickness, that is to say perpendicular to the surface F of the substrate 1 . The source / drain regions S / D1, S / D2 extend less deeply into the substrate 1 than the word line trenches and thus as the word lines W, so that when the transistors are driven, a channel is produced which is U-shaped. A current consequently flows both on the flanks and on the bottoms of the word line trenches. Two transistors each are surrounded by two mutually adjacent first trenches G1 and two mutually adjacent isolation trenches. The first source / drain regions S / D1 are each arranged between two word line trenches and each act as a common source / drain region of two of the transistors.

Zur Erzeugung eines Zwischenoxids Z wird SiO2 in einer Dicke von ca. 1000 nm abgeschieden (siehe Fig. 3a).To produce an intermediate oxide Z, SiO 2 is deposited to a thickness of approximately 1000 nm (see FIG. 3a).

Mit Hilfe einer vierten Maske aus Photolack (nicht darge­ stellt), werden Kontaktlöcher erzeugt, die jeweils eines der Source/Drain-Gebiete S/D1, S/D2 der Transistoren freilegen (siehe Fig. 3a und 3b). Dabei wird das Zwischenoxid Z se­ lektiv zu den Schutzstrukturen S geätzt. With the help of a fourth mask made of photoresist (not shown), contact holes are produced, each of which exposes one of the source / drain regions S / D1, S / D2 of the transistors (see FIGS . 3a and 3b). The intermediate oxide Z is selectively etched to the protective structures S.

In den Kontaktlöchern, die die ersten Source/Drain-Gebiete S/D1 freilegen, werden Kontakte KB zu Bitleitungen B erzeugt (siehe Fig. 3a und 3b). In den Kontaktlöchern, die die zweiten Source/Drain-Gebieten S/D2 freilegen, werden Kontakte KS zu Kondensatoren Ko erzeugt (siehe Fig. 3a und 3b).Contacts KB to bit lines B are produced in the contact holes which expose the first source / drain regions S / D1 (see FIGS . 3a and 3b). Contacts KS to capacitors Ko are produced in the contact holes which expose the second source / drain regions S / D2 (see FIGS . 3a and 3b).

Anschließend werden in bekannter Weise Kondensatoren Ko (schematisch in Fig. 3a dargestellt) und Bitleitungen B, die quer zu den Wortleitungen W verlaufen, erzeugt.Capacitors Ko (shown schematically in FIG. 3a) and bit lines B, which run transversely to the word lines W, are then produced in a known manner.

Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Ab­ messungen der Schichten, Gräben, Strukturen, Kontakte und Ge­ biete an die jeweiligen Erfordernisse angepaßt werden. Das­ selbe gilt für die Wahl von Materialien.Many variations of the exemplary embodiment are conceivable, which are also within the scope of the invention. From Ab measurements of layers, trenches, structures, contacts and ge offer to be adapted to the respective requirements. That the same applies to the choice of materials.

Claims (9)

1. DRAM-Zellenanordnung,
  • - bei der in einem Substrat (1) nebeneinander angeordnete er­ ste Gräben (G1), die im wesentlichen parallel zueinander verlaufen, und nebeneinander angeordnete zweite Gräben (G2), die quer zu den ersten Gräben (G1) und im wesentli­ chen parallel zueinander verlaufen, vorgesehen sind,
  • - bei der die zweiten Gräben (G2) sich in Wortleitungsgräben, die mit einem Gatedielektrikum (GD) versehen sind und in denen jeweils eine Wortleitung (W) angeordnet ist, und in Isolationsgräben, die mit isolierendem Material gefüllt sind, unterteilen,
  • - bei der über den Wortleitungen (W) in den Wortleitungsgrä­ ben isolierende Schutzstrukturen (S) angeordnet sind, die zusammen mit den Wortleitungen (W) die Wortleitungsgräben füllen,
  • - bei der einer der Wortleitungsgräben zu einem weiteren der Wortleitungsgräben und zu einem der Isolationsgräben be­ nachbart ist,
  • - bei der einer der Isolationsgräben zu zwei der Wortlei­ tungsgräben benachbart ist,
  • - bei der die ersten Gräben (G1) außerhalb der Wortleitungs­ gräben mit isolierendem Material gefüllt sind,
  • - bei der im Substrat (1) erste Source/Drain-Gebiete (S/D1) und zweite Source/Drain-Gebiete (S/D2) von Transistoren an­ geordnet sind, die an eine Oberfläche (F) des Substrats (1) angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen und weniger tief in das Substrat (1) hineinrei­ chen als die Wortleitungen (W),
  • - bei dem die ersten Source/Drain-Gebiete (S/D1) mit Bitlei­ tungen (B) verbunden sind und jeweils zwei der Transistoren zugeordnet sind und an zwei der Wortleitungsgräben und an zwei der ersten Gräben (G1) angrenzen,
  • - bei der die zweiten Source/Drain-Gebiete (S/D2) mit Konden­ satoren (Ko) verbunden sind und jeweils an einen der Wort­ leitungsgräben, an einen der Isolationsgräben und an zwei der ersten Gräben (G1) angrenzen.
1. DRAM cell arrangement,
  • - In the in a substrate ( 1 ) arranged next to each other he trenches (G1) which run essentially parallel to each other, and next to each other arranged second trenches (G2) which run transversely to the first trenches (G1) and substantially parallel to each other , are provided
  • in which the second trenches (G2) are subdivided into word line trenches which are provided with a gate dielectric (GD) and in each of which a word line (W) is arranged, and into isolation trenches which are filled with insulating material,
  • - In which above the word lines (W) in the word line trenches insulating protective structures (S) are arranged which together with the word lines (W) fill the word line trenches,
  • in which one of the word line trenches is adjacent to another of the word line trenches and to one of the isolation trenches,
  • - in which one of the isolation trenches is adjacent to two of the word line trenches,
  • - in which the first trenches (G1) outside the word line trenches are filled with insulating material,
  • - In the substrate ( 1 ) first source / drain regions (S / D1) and second source / drain regions (S / D2) of transistors are arranged, which adjoin a surface (F) of the substrate ( 1 ) , have a substantially homogeneous vertical thickness and reach less deep into the substrate ( 1 ) than the word lines (W),
  • in which the first source / drain regions (S / D1) are connected to bit lines (B) and in each case two of the transistors are assigned and adjoin two of the word line trenches and two of the first trenches (G1),
  • - In which the second source / drain regions (S / D2) with capacitors (Ko) are connected and each adjoin one of the word line trenches, one of the isolation trenches and two of the first trenches (G1).
2. Zellenanordnung nach Anspruch 1, bei der die Kondensatoren (Ko) und die Bitleitungen (B) über dem Substrat (1) angeordnet sind.2. Cell arrangement according to claim 1, wherein the capacitors (Ko) and the bit lines (B) are arranged over the substrate ( 1 ). 3. Zellenanordnung nach Anspruch 1 oder 2,
  • - bei der Breiten der ersten Gräben (G1) und Breiten der zweiten Gräben (G2) miteinander übereinstimmen,
  • - bei der Abstände zwischen den ersten Gräben (G1), die zu­ einander benachbart sind, gleich sind,
  • - bei der Abstände zwischen den Wortleitungsgräben, die zu­ einander benachbart sind und zwischen denen keine der Iso­ lationsgräben angeordnet sind, gleich sind,
  • - bei der auf den ersten Source/Drain-Gebieten (S/D1) Kontak­ te (KB) angeordnet sind, deren zur Oberfläche (F) parallele Querschnitte mit zur Oberfläche (F) parallelen Querschnit­ ten der ersten Source/Drain-Gebiete (S/D1) übereinstimmen,
  • - bei der die Kontakte (KB) mit den Bitleitungen (B) verbun­ den sind.
3. Cell arrangement according to claim 1 or 2,
  • - the widths of the first trenches (G1) and the widths of the second trenches (G2) match,
  • the distances between the first trenches (G1) which are adjacent to one another are the same,
  • the distances between the word line trenches which are adjacent to one another and between which none of the isolation trenches are arranged are the same,
  • - In which on the first source / drain regions (S / D1) contacts te (KB) are arranged, the cross-sections parallel to the surface (F) with cross-sections parallel to the surface (F) of the first source / drain regions (S / D1) match,
  • - In which the contacts (KB) with the bit lines (B) are connected.
4. Zellenanordnung nach Anspruch 3, bei der Abstände zwischen den zweiten Gräben (G2), die zuein­ ander benachbart sind, gleich sind.4. Cell arrangement according to claim 3, at the distances between the second trenches (G2) that go to each other others are the same. 5. Verfahren zur Erzeugung einer DRAM-Zellenanordnung,
  • - bei dem in einem Substrat (1) nebeneinander angeordnete er­ ste Gräben (G1), die im wesentlichen parallel zueinander verlaufen, und nebeneinander angeordnete zweite Gräben (G2), die quer zu den ersten Gräben (G1) und im wesentli­ chen parallel zueinander verlaufen, erzeugt werden,
  • - bei dem einige der zweiten Gräben (G2), die als Wortlei­ tungsgräben bezeichnet werden, mit einem Gatedielektrikum (GD) versehen werden und die restlichen der zweiten Gräben (G2), die als Isolationsgräben bezeichnet werden, mit iso­ lierendem Material gefüllt werden, wobei einer der Wortlei­ tungsgräben zu einem weiteren der Wortleitungsgräben und zu einem der Isolationsgräben benachbart ist, und einer der Isolationsgräben zu zwei der Wortleitungsgräben benachbart ist,
  • - bei dem in den Wortleitungsgräben jeweils eine Wortleitung (W) und eine darüber angeordnete isolierende Schutzstruktur (S) erzeugt werden, die zusammen den entsprechenden Wortlei­ tungsgraben füllen,
  • - bei dem die ersten Gräben (G1) außerhalb der Wortleitungs­ gräben mit isolierendem Material gefüllt werden,
  • - bei dem im Substrat (1) erste Source/Drain-Gebiete (S/D1) von Transistoren so erzeugt werden, daß sie an eine Ober­ fläche (F) des Substrats (1) angrenzen, eine im wesentli­ chen homogene vertikale Dicke aufweisen, weniger tief in das Substrat (1) hineinreichen als die Wortleitungsgräben und jeweils zwei der Transistoren zugeordnet sind und an zwei der Wortleitungsgräben und an zwei der ersten Gräben (G1) angrenzen,
  • - bei dem Bitleitungen (B) erzeugt und mit den ersten Sour­ ce/Drain-Gebieten (S/D1) verbunden werden,
  • - bei der im Substrat (1) zweite Source/Drain-Gebiete (S/D2) der Transistoren so erzeugt werden, daß sie an die Oberflä­ che (F) des Substrats (1) angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen, weniger tief in das Substrat (1) hineinreichen als die Wortleitungsgräben und jeweils an einen der Wortleitungsgräben, an einen der Iso­ lationsgräben und an zwei der ersten Gräben (G1) angrenzen,
  • - bei dem Kondensatoren (Ko) erzeugt und mit den zweiten Source/Drain-Gebieten (S/D2) verbunden werden.
5. Method for producing a DRAM cell arrangement,
  • - In which in a substrate ( 1 ) arranged next to each other he trenches (G1) which run essentially parallel to one another, and second trenches (G2) arranged next to one another, which run transversely to the first trenches (G1) and essentially parallel to one another , be generated,
  • - In which some of the second trenches (G2), which are referred to as word line trenches, are provided with a gate dielectric (GD) and the remaining of the second trenches (G2), which are referred to as isolation trenches, are filled with insulating material, wherein one of the word line trenches is adjacent to a further one of the word line trenches and to one of the isolation trenches, and one of the isolation trenches is adjacent to two of the word line trenches,
  • in which a word line (W) and an insulating protective structure (S) arranged above it are generated in the word line trenches, which together fill the corresponding word line trench,
  • - in which the first trenches (G1) outside the word line trenches are filled with insulating material,
  • - In the substrate ( 1 ) first source / drain regions (S / D1) of transistors are generated so that they adjoin an upper surface (F) of the substrate ( 1 ), have a substantially homogeneous vertical thickness, reach into the substrate ( 1 ) less deeply than the word line trenches and each associated with two of the transistors and adjoining two of the word line trenches and two of the first trenches (G1),
  • in which bit lines (B) are generated and connected to the first source / drain regions (S / D1),
  • - In the substrate ( 1 ) second source / drain regions (S / D2) of the transistors are generated so that they adjoin the surface (F) of the substrate ( 1 ), have a substantially homogeneous vertical thickness, less extend deep into the substrate ( 1 ) as the word line trenches and each adjoin one of the word line trenches, one of the isolation trenches and two of the first trenches (G1),
  • - The capacitors (Ko) are generated and connected to the second source / drain regions (S / D2).
6. Verfahren nach Anspruch 5,
  • - bei dem die zweiten Gräben (G2) mit isolierendem Material gefüllt werden,
  • - bei dem eine streifenförmige Maske (P) erzeugt wird, deren Streifen jeden dritten der zweiten Gräben (G2) bedeckt,
  • - bei dem mit Hilfe der Maske (P) freiliegendes isolierendes Material in den zweiten Gräben (G2) entfernt wird,
  • - bei dem das Gatedielektrikum (GD) und die Wortleitungen (W) in den zweiten Gräben (G2), in denen das isolierende Mate­ rial entfernt wurde, erzeugt werden.
6. The method according to claim 5,
  • - in which the second trenches (G2) are filled with insulating material,
  • in which a stripe-shaped mask (P) is produced, the stripe covering every third of the second trenches (G2),
  • in which exposed insulating material is removed in the second trenches (G2) with the aid of the mask (P),
  • - In which the gate dielectric (GD) and the word lines (W) are generated in the second trenches (G2) in which the insulating material has been removed.
7. Verfahren nach Anspruch 5 oder 6,
  • - bei dem die ersten Gräben (G1) und die zweiten Gräben (G2) so erzeugt werden, daß Breiten der ersten Gräben (G1) und Breiten der zweiten Gräben (G2) miteinander übereinstimmen,
  • - bei dem die ersten Gräben (G1) so erzeugt werden, daß Ab­ stände zwischen zueinander benachbarten ersten Gräben (G1) gleich sind,
  • - bei dem die Wortleitungsgräben so erzeugt werden, daß Ab­ stände zwischen zueinander benachbarten Wortleitungsgräben, zwischen denen keine Isolationsgräben angeordnet sind, gleich sind,
  • - bei dem ein Zwischenoxid (Z) auf das Substrat (1) aufge­ bracht wird,
  • - bei dem durch maskiertes Ätzen des Zwischenoxids (Z) selek­ tiv zu den Schutzstrukturen (S) Kontaktlöcher bis zu den ersten Source/Drain-Gebieten (S/D1) erzeugt werden, in de­ nen Kontakte (KB) erzeugt werden, deren Querschnitte, die parallel zur Oberfläche (F) sind, gleich zur Oberfläche (F) parallelen Querschnitten der ersten Source/Drain-Gebiete (S/D1) sind,
  • - bei dem die Bitleitungen (B) mit den Kontakten (KB) verbun­ den werden.
7. The method according to claim 5 or 6,
  • in which the first trenches (G1) and the second trenches (G2) are produced in such a way that widths of the first trenches (G1) and widths of the second trenches (G2) correspond to one another,
  • - In which the first trenches (G1) are produced in such a way that the distances between adjacent first trenches (G1) are the same,
  • - In which the word line trenches are produced in such a way that the distances between adjacent word line trenches, between which no isolation trenches are arranged, are the same,
  • - In which an intermediate oxide (Z) is placed on the substrate ( 1 ),
  • in which contact holes up to the first source / drain regions (S / D1) are produced in masked etching of the intermediate oxide (Z) selectively to the protective structures (S), in whose contacts (KB) are produced, the cross sections of which which are parallel to the surface (F), are equal to the surface (F) parallel cross sections of the first source / drain regions (S / D1),
  • - In which the bit lines (B) with the contacts (KB) are connected.
8. Verfahren nach Anspruch 7, bei dem die Bitleitungen (B) und die Kondensatoren (Ko) über dem Substrat (1) erzeugt werden.8. The method according to claim 7, wherein the bit lines (B) and the capacitors (Ko) are produced over the substrate ( 1 ). 9. Verfahren nach einem der Ansprüche 6 bis 8,
  • - bei dem zunächst die ersten Gräben (G1) erzeugt werden und mit dem isolierenden Material gefüllt werden,
  • - bei dem eine Hilfsschicht (H) aufgebracht und streifenför­ mig strukturiert wird,
  • - bei dem zwischen den Streifen der strukturierten Hilfs­ schicht (H) die zweiten Gräben (G2) erzeugt werden,
  • - bei dem die zweiten Gräben (G2) mit dem isolierenden Mate­ rial gefüllt werden,
  • - bei dem mit Hilfe der Maske (P) das freiliegende isolieren­ de Material in den zweiten Gräben (G2) selektiv zur Hilfs­ schicht (H) entfernt wird.
9. The method according to any one of claims 6 to 8,
  • - in which the first trenches (G1) are first produced and filled with the insulating material,
  • - in which an auxiliary layer (H) is applied and structured in stripes,
  • in which the second trenches (G2) are produced between the strips of the structured auxiliary layer (H),
  • - in which the second trenches (G2) are filled with the insulating material,
  • - In which, using the mask (P), the exposed insulating material in the second trenches (G2) is selectively removed from the auxiliary layer (H).
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Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002089182A2 (en) 2001-04-27 2002-11-07 Micron Technology, Inc. Recessed gat dram transistor and method
WO2006028777A1 (en) 2004-09-01 2006-03-16 Micron Technology, Inc. Dram cells with vertical u-shaped transistors
WO2006028775A3 (en) * 2004-09-01 2006-04-27 Micron Technology Inc Dram transistor with a gate buried in the substrate and method of forming thereof
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
DE102005035641A1 (en) * 2005-07-29 2007-02-08 Infineon Technologies Ag A manufacturing method for a Folded-Bitline memory cell array and corresponding Folded-Bitline memory cell array
US7612406B2 (en) 2006-09-08 2009-11-03 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7732343B2 (en) 2006-04-07 2010-06-08 Micron Technology, Inc. Simplified pitch doubling process flow
US7736980B2 (en) 2006-03-02 2010-06-15 Micron Technology, Inc. Vertical gated access transistor
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7897460B2 (en) 2005-03-25 2011-03-01 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7902598B2 (en) 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7944743B2 (en) 2006-09-07 2011-05-17 Micron Technology, Inc. Methods of making a semiconductor memory device
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8399920B2 (en) 2005-07-08 2013-03-19 Werner Juengling Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls
US8551823B2 (en) 2006-07-17 2013-10-08 Micron Technology, Inc. Methods of forming lines of capacitorless one transistor DRAM cells, methods of patterning substrates, and methods of forming two conductive lines
DE10195494B4 (en) * 2000-12-14 2014-02-13 Sony Corporation Semiconductor component and method for its production
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7034408B1 (en) 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device
US7139184B2 (en) 2004-12-07 2006-11-21 Infineon Technologies Ag Memory cell array
US7476920B2 (en) 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device
US7956387B2 (en) 2006-09-08 2011-06-07 Qimonda Ag Transistor and memory cell array
US7851356B2 (en) 2007-09-28 2010-12-14 Qimonda Ag Integrated circuit and methods of manufacturing the same
US8294188B2 (en) 2008-10-16 2012-10-23 Qimonda Ag 4 F2 memory cell array
US7759704B2 (en) 2008-10-16 2010-07-20 Qimonda Ag Memory cell array comprising wiggled bit lines
EP3083824B1 (en) 2013-12-18 2017-09-27 INEOS Styrolution Group GmbH Moulding compositions based on vinylaromatic copolymers for 3d printing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4408764C2 (en) * 1993-03-15 1998-04-30 Toshiba Kawasaki Kk Semiconductor memory device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63284851A (en) * 1987-05-16 1988-11-22 Oki Electric Ind Co Ltd Manufacture of semiconductor memory device
JP2658870B2 (en) * 1994-04-22 1997-09-30 日本電気株式会社 Semiconductor memory device and method of manufacturing the same
JPH0878533A (en) * 1994-08-31 1996-03-22 Nec Corp Semiconductor device and fabrication thereof
EP1003219B1 (en) * 1998-11-19 2011-12-28 Qimonda AG DRAM with stacked capacitor and buried word line

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4408764C2 (en) * 1993-03-15 1998-04-30 Toshiba Kawasaki Kk Semiconductor memory device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"1996 Symposium on VLSI Technology Digest of Technical Papers", 1996, S. 22-23 *

Cited By (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10195494B4 (en) * 2000-12-14 2014-02-13 Sony Corporation Semiconductor component and method for its production
WO2002089182A3 (en) * 2001-04-27 2003-11-06 Micron Technology Inc Recessed gat dram transistor and method
US6780732B2 (en) 2001-04-27 2004-08-24 Micron Technology, Inc. DRAM access transistor
JP2004530300A (en) * 2001-04-27 2004-09-30 マイクロン テクノロジー インコーポレイテッド Depressed GATDRAM transistors and methods
WO2002089182A2 (en) 2001-04-27 2002-11-07 Micron Technology, Inc. Recessed gat dram transistor and method
CN100375271C (en) * 2001-04-27 2008-03-12 微米技术有限公司 Novel dram access transistor
US7547949B2 (en) 2004-05-26 2009-06-16 Micron Technology, Inc. Semiconductor structures and memory device constructions
US8829602B2 (en) 2004-05-26 2014-09-09 Micron Technology, Inc. Integrated circuits and transistor design therefor
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7915692B2 (en) 2004-05-26 2011-03-29 Micron Technology, Inc. Semiconductor structure including gateline surrounding source and drain pillars
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
WO2006028777A1 (en) 2004-09-01 2006-03-16 Micron Technology, Inc. Dram cells with vertical u-shaped transistors
US7825462B2 (en) 2004-09-01 2010-11-02 Micron Technology, Inc. Transistors
US7482229B2 (en) 2004-09-01 2009-01-27 Micron Technology, Inc. DRAM cells with vertical transistors
US8372710B2 (en) 2004-09-01 2013-02-12 Micron Technology, Inc. Vertical transistors
EP2267769A3 (en) * 2004-09-01 2011-08-24 Micron Technology, Inc. DRAM transistor with a gate formed in a substrate trench
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7501684B2 (en) 2004-09-01 2009-03-10 Micron Technology, Inc. Methods of forming semiconductor constructions
US8097910B2 (en) 2004-09-01 2012-01-17 Micron Technology, Inc. Vertical transistors
WO2006028775A3 (en) * 2004-09-01 2006-04-27 Micron Technology Inc Dram transistor with a gate buried in the substrate and method of forming thereof
US7772633B2 (en) 2004-09-01 2010-08-10 Micron Technology, Inc. DRAM cells with vertical transistors
US8633529B2 (en) 2004-09-01 2014-01-21 Micron Technology, Inc. Vertical transistors
US8067286B2 (en) 2005-03-25 2011-11-29 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7897460B2 (en) 2005-03-25 2011-03-01 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US8836023B2 (en) 2005-06-24 2014-09-16 Micron Technology, Inc. Memory device with recessed construction between memory constructions
US7902598B2 (en) 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US8933508B2 (en) 2005-06-24 2015-01-13 Micron Technology, Inc. Memory with isolation structure
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US8115243B2 (en) 2005-07-06 2012-02-14 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US8916912B2 (en) 2005-07-08 2014-12-23 Micron Technology, Inc. Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls
US8399920B2 (en) 2005-07-08 2013-03-19 Werner Juengling Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls
US9536971B2 (en) 2005-07-08 2017-01-03 Micron Technology, Inc. Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
DE102005035641B4 (en) * 2005-07-29 2010-11-25 Qimonda Ag A method of fabricating a folded bit line array memory cell array and folded bit line array memory cell array
US7772631B2 (en) 2005-07-29 2010-08-10 Qimonda Ag Method for fabricating a memory cell arrangement with a folded bit line arrangement and corresponding memory cell arrangement with a folded bit line arrangement
DE102005035641A1 (en) * 2005-07-29 2007-02-08 Infineon Technologies Ag A manufacturing method for a Folded-Bitline memory cell array and corresponding Folded-Bitline memory cell array
US8877589B2 (en) 2005-08-30 2014-11-04 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US8426273B2 (en) 2005-08-30 2013-04-23 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US8481385B2 (en) 2005-08-31 2013-07-09 Micron Technology, Inc. Methods of fabricating a memory device
US8546215B2 (en) 2005-08-31 2013-10-01 Micron Technology, Inc. Methods of fabricating a memory device
US8222105B2 (en) 2005-08-31 2012-07-17 Micron Technology, Inc. Methods of fabricating a memory device
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US8389363B2 (en) 2006-02-02 2013-03-05 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7902028B2 (en) 2006-02-02 2011-03-08 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US9184161B2 (en) 2006-03-02 2015-11-10 Micron Technology, Inc. Vertical gated access transistor
US8772840B2 (en) 2006-03-02 2014-07-08 Micron Technology, Inc. Memory device comprising an array portion and a logic portion
US8207583B2 (en) 2006-03-02 2012-06-26 Micron Technology, Inc. Memory device comprising an array portion and a logic portion
US8039348B2 (en) 2006-03-02 2011-10-18 Micron Technology, Inc. Vertical gated access transistor
US7736980B2 (en) 2006-03-02 2010-06-15 Micron Technology, Inc. Vertical gated access transistor
US8592898B2 (en) 2006-03-02 2013-11-26 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US8030217B2 (en) 2006-04-07 2011-10-04 Micron Technology, Inc. Simplified pitch doubling process flow
US9184159B2 (en) 2006-04-07 2015-11-10 Micron Technology, Inc. Simplified pitch doubling process flow
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8338959B2 (en) 2006-04-07 2012-12-25 Micron Technology, Inc. Simplified pitch doubling process flow
US7732343B2 (en) 2006-04-07 2010-06-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8551823B2 (en) 2006-07-17 2013-10-08 Micron Technology, Inc. Methods of forming lines of capacitorless one transistor DRAM cells, methods of patterning substrates, and methods of forming two conductive lines
US9129847B2 (en) 2006-07-17 2015-09-08 Micron Technology, Inc. Transistor structures and integrated circuitry comprising an array of transistor structures
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US8394699B2 (en) 2006-08-21 2013-03-12 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US8446762B2 (en) 2006-09-07 2013-05-21 Micron Technology, Inc. Methods of making a semiconductor memory device
US7944743B2 (en) 2006-09-07 2011-05-17 Micron Technology, Inc. Methods of making a semiconductor memory device
US7763514B2 (en) 2006-09-08 2010-07-27 Qimonda Ag Method of manufacturing a transistor and memory cell array
US7612406B2 (en) 2006-09-08 2009-11-03 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8685859B2 (en) 2008-09-11 2014-04-01 Micron Technology, Inc. Self-aligned semiconductor trench structures
US8552526B2 (en) 2008-09-11 2013-10-08 Micron Technology, Inc. Self-aligned semiconductor trench structures
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8343875B2 (en) 2008-09-11 2013-01-01 Micron Technology, Inc. Methods of forming an integrated circuit with self-aligned trench formation

Also Published As

Publication number Publication date
WO2001001489A1 (en) 2001-01-04
TW473997B (en) 2002-01-21

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