DE19929172A1 - Integrierter Speicher - Google Patents

Abstract

Der integrierte Speicher weist einen ersten Adreßpfad auf, über den Adreßanschlüsse (ADR) mit ersten Auswahlleitungen (CSL) einer ersten Gruppe (G1) verbunden sind und der entsprechende erste Leitungen (L1) und eine erste Decoderschaltung (DEC1) aufweist. Außerdem weist er einen zweiten Adreßpfad auf, über den die Adreßanschlüsse (ADR) mit ersten Auswahlleitungen (CSL) einer zweiten Gruppe (G2) verbunden sind und der entsprechende zweite Leitungen (L2) und eine zweite Decoderschaltung (DEC2) aufweist. Die erste Decoderschaltung (DEC1) ist schneller als die zweite Decoderschaltung (DEC2). Die ersten Leitungen (L1) weisen eine größere Signallaufzeit auf als die zweiten Leitungen (L2).

Description

Die Erfindung betrifft einen integrierten Speicher mit Spei­ cherzellen, die über erste Auswahlleitungen und zweite Aus­ wahlleitungen auswählbar sind, dessen erste Auswahlleitungen in eine erste Gruppe und in eine zweite Gruppe unterteilt sind und der Adreßanschlüsse zur Zuführung von Adressen auf­ weist, über die die ersten Auswahlleitungen der beiden Grup­ pen adressierbar sind. Er weist einen ersten Adreßpfad auf, über den die Adreßanschlüsse mit den ersten Auswahlleitungen der ersten Gruppe verbunden sind und der entsprechende erste Leitungen und eine erste Decoderschaltung aufweist. Außerdem weist er einen zweiten Adreßpfad auf, über den die Adreßan­ schlüsse mit den ersten Auswahlleitungen der zweiten Gruppe verbunden sind und der entsprechende zweite Leitungen und ei­ ne zweite Decoderschaltung aufweist. Dabei nimmt die erste Decoderschaltung eine Decodierung von ihr zugeführten Adres­ sen schneller vor, als seine zweite Decoderschaltung.

Eine Art derartiger integrierter Speicher sind die sogenann­ ten Double-Data-Rate-DRAMs (DDR - Dynamic Random Access Memo­ ries). Bei diesen sind die ersten Auswahlleitungen Spalten­ auswahlleitungen und die zweiten Auswahlleitungen Wortleitun­ gen. Mit jeder steigenden Taktflanke wird dem Speicher an seinen Adreßanschlüssen eine Spaltenadresse übergeben. Inner­ halb des Speichers wird dann eine Spaltenauswahlleitung mit der angelegten Spaltenadresse und eine Spaltenauswahlleitung mit einer auf diese angelegte Spaltenadresse folgenden Spal­ tenadresse aktiviert. In jedem Taktzyklus werden zwei Daten­ worte gleichzeitig verarbeitet. Eines der Datenworte hat die jeweils anliegende Spaltenadresse und das andere Datenwort eine daraus errechnete, auf diese folgende Spaltenadresse. Die zweite Adresse wird aus der jeweils anliegenden Spaltena­ dresse durch die zweite Decoderschaltung generiert. Die zwei­ te Decoderschaltung führt also, im Gegensatz zur ersten De­ coderschaltung, keine einfache Decodierung der angelegten Spaltenadressen durch, sondern zusätzlich eine Adreßtransfor­ mation, durch die die von der anliegenden Adresse abgeleite­ te, zweite Spaltenadresse generiert wird. Daher ist die zwei­ te Decoderschaltung, über die die Spaltenauswahlleitungen der zweiten Gruppe angesprochen werden, komplexer aufgebaut als die erste Decoderschaltung, über die die Spaltenauswahllei­ tungen der ersten Gruppe angesprochen werden. Aus diesem Grund erfolgt die Decodierung über die erste Decoderschaltung schneller als über die zweite Decoderschaltung.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher der beschriebenen Art anzugeben, bei dem trotz der unterschiedlichen Decodierzeiten der ersten und der zweiten Decoderschaltung bei Anliegen einer Spaltenadresse an den Adreßanschlüssen eine annähernd gleich lange Aktivierungszeit für die ersten Auswahlleitungen der ersten und der zweiten Gruppe erzielbar ist.

Diese Aufgabe wird mit einem integrierten Speicher gemäß Pa­ tentanspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.

Erfindungsgemäß weisen die ersten Leitungen des ersten Adreß­ pfades eine größere Signallaufzeit auf, als die zweiten Lei­ tungen des zweiten Adreßpfades. Im ersten Adreßpfad befinden sich die schnelle erste Decoderschaltung und die langsamen ersten Leitungen. Im zweiten Adreßpfad befinden sich die langsame zweite Decoderschaltung und die schnellen zweiten Leitungen. Somit wird durch die unterschiedlichen Signallauf­ zeiten der ersten und zweiten Leitungen die unterschiedliche Verarbeitungsgeschwindigkeit durch die beiden Decoderschal­ tungen (wenigstens teilweise) ausgeglichen.

Die ersten Auswahlleitungen können beispielsweise Spaltenaus­ wahlleitungen und die zweiten Auswahlleitungen Wortleitungen des Speichers sein. Bei anderen Ausführungsformen der Erfin­ dung kann es auch umgekehrt sein.

Die unterschiedlichen Signallaufzeiten der ersten und der zweiten Leitungen kann beispielsweise durch unterschiedliche Leitungslängen erzielt werden. Nach einer anderen Ausfüh­ rungsform der Erfindung können die unterschiedlichen Signal­ laufzeiten auch durch unterschiedliche Leitfähigkeiten der Leitungen erzielt werden.

Die erste und die zweite Decoderschaltung können einstufig oder mehrstufig aufgebaut sein. Sie können im jeweiligen Adreßpfad entweder zentral beziehungsweise in einem Block oder, in mehreren Stufen unterteilt, dezentral beziehungswei­ se verteilt angeordnet sein.

Nach einer Weiterbildung der Erfindung beinhaltet die zweite Decoderschaltung die erste Decoderschaltung sowie eine dieser nachgeschaltete Transformationseinheit, die aus den Ausgangs­ signalen der ersten Decoderschaltung transformierte Ausgangs­ signale erzeugt. Dies hat den Vorteil, daß die Komponenten der ersten Decoderschaltung in den beiden Adreßpfaden nicht zweifach vorgesehen werden müssen. Bei der zuletzt geschil­ derten Ausführungsform der Erfindung stimmen also Teile der beiden Adreßpfade miteinander überein.

Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert. Es zeigen:

Fig. 1 ein erstes Ausführungsbeispiel des erfindungsge­ mäßen integrierten Speichers,

Fig. 2 ein zweites Ausführungsbeispiel des Speichers und

Fig. 3 ein drittes Ausführungsbeispiel des Speichers.

Bei den im folgenden beschriebenen Ausführungsbeispielen der Erfindung handelt es sich um integrierte Speicher vom Typ DDR-DRAM. Die Erfindung ist allerdings auch auf andere Spei­ chertypen anwendbar.

Fig. 1 zeigt ein erstes Ausführungsbeispiel des erfindungs­ gemäßen Speichers. Speicherzellen MC sind in Kreuzungspunkten von Wortleitungen WL mit Bitleitungen BL angeordnet. Die Wortleitungen WL sind über in der Figur nicht dargestellte Zeilendecoder und diesen zugeführten Zeilenadressen auswähl­ bar. Die Bitleitungen BL sind über Spaltenauswahlleitungen CSL auswählbar. Die Spaltenauswahlleitungen CSL, die den Bit­ leitungen BL im oberen Teil der Fig. 1 zugeordnet sind, sind zu einer ersten Gruppe G1 zusammengefaßt. Die Spaltenauswahl­ leitungen CSL, die den Bitleitungen BL im unteren Teil der Fig. 1 zugeordnet sind, sind zu einer zweiten Gruppe G2 zu­ sammengefaßt. Die Spaltenauswahlleitungen CSL der ersten Gruppe G1 sind mit den Ausgängen einer ersten Decoderschal­ tung DEC1 und diejenigen der zweiten Gruppe G2 mit den Aus­ gängen einer zweiten Decoderschaltung DEC2 verbunden.

Der Speicher weist weiterhin Adreßanschlüsse ADR zum Anlegen von Spaltenadressen auf, die über einen ersten Adreßpfad mit den Spaltenauswahlleitungen CSL der ersten Gruppe G1 und über einen zweiten Adreßpfad mit den Spaltenauswahlleitungen CSL der zweiten Gruppe G2 verbunden sind. In der Fig. 1 ist in einem gestrichelten Kasten ein Prädecoder PDEC eingezeichnet, der den Decoderschaltungen DEC1, DEC2 vorgeschaltet sein kann, für das Verständnis der Erfindung jedoch nicht notwen­ dig ist. Aus diesem Grund wird im folgenden auf den Präde­ coder PDEC nicht weiter eingegangen.

Während die erste Decoderschaltung DEC1 eine einfache Deco­ dierung der ihr über die ersten Leitungen L1 zugeführten Spaltenadressen vornimmt, hat die zweite Decoderschaltung DEC2 einen komplexeren Aufbau, da sie der Generierung einer von der jeweils an den Adreßanschlüssen ADR anliegenden Spal­ tenadresse abgeleiteten Spaltenadresse dient. Aufgrund ihres komplexeren Aufbaus ist die zweite Decoderschaltung DEC2 langsamer als die erste Decoderschaltung DEC1. Das bedeutet, daß an ihren Eingängen anliegende Spaltenadressen erst nach einer längeren Zeitspanne zur Aktivierung eines ihrer Ausgän­ ge führen, als dies bei der ersten Decoderschaltung DEC1 der Fall ist.

Der erste Adreßpfad, der zwischen den Adreßanschlüssen ADR und den Spaltenauswahlleitungen CSL der ersten Gruppe G1 an­ geordnet ist, weist erste Leitungen L1 und die erste Decoder­ schaltung DEC1 auf. Der zweite Adreßpfad, der zwischen den Adreßanschlüssen ADR und den Spaltenauswahlleitungen CSL der zweiten Gruppe G2 angeordnet ist, weist zweite Leitungen L2 und die zweite Decoderschaltung DEC2 auf. Teile der ersten Leitungen L1 und zweiten Leitungen L2 sind miteinander iden­ tisch.

Die erste Decoderschaltung DEC1 und die zweite Decoderschal­ tung DEC2 in Fig. 1 sind so angeordnet, daß sie unterschied­ lich weit entfernt von den Adreßanschlüssen ADR sind. Daher ist die Gesamtlänge der ersten Leitungen L1 größer als dieje­ nige der zweiten Leitungen L2. Daraus resultiert eine längere Signallaufzeit für die ersten Leitungen L1 als für die zwei­ ten Leitungen L2. Die Differenz der Signallaufzeiten über die ersten und zweiten Leitungen ist so gewählt, daß die unter­ schiedlichen Decodierzeiten der ersten Decoderschaltung DEC1 und der zweiten Decoderschaltung DEC2 kompensiert werden. Dies führt dazu, daß an den Adreßanschlüssen ADR anliegende Spaltenadressen über den ersten Adreßpfad nahezu ebenso schnell zur Auswahl einer der Spaltenauswahlleitungen CSL der ersten Gruppe G1 führen, wie über den zweiten Adreßpfad zur Auswahl einer der Spaltenauswahlleitungen CSL der zweiten Gruppe G2. Somit liegen Daten von beiden Gruppen G1, G2 prak­ tisch gleichzeitig an Ausgängen des Speichers an.

Bei anderen Ausführungsformen der Erfindung ist es möglich, die unterschiedliche Laufzeit der ersten Leitungen L1 und der zweiten Leitungen L2 alternativ oder zusätzlich zur unter­ schiedlichen Länge dieser Leitungen auch durch eine unter­ schiedliche Leitfähigkeit der Leitungen zu bewirken. Dabei kann die unterschiedliche Leitfähigkeit der ersten und zwei­ ten Leitungen L1, L2 entweder durch unterschiedliche Lei­ tungsquerschnitte oder durch Verwendung unterschiedlichen Ma­ terials realisiert sein.

Fig. 2 zeigt ein zweites Ausführungsbeispiel des erfindungs­ gemäßen integrierten Speichers, bei dem in Abweichung von Fig. 1 die erste Decoderschaltung DEC1 und die zweite Decoder­ schaltung DEC2 ausgangsseitig nicht direkt mit den Spalten­ auswahlleitungen CSL verbunden sind, sondern über die ersten Leitungen L1 beziehungsweise zweiten Leitungen L2. Bei diesem und dem anhand Fig. 3 später noch zu erläuternden Ausfüh­ rungsbeispiel bilden die Spaltenauswahlleitungen CSL prak­ tisch einen Teil der ersten Leitungen L1 beziehungsweise zweiten Leitungen L2. Zwischen den Leitungen L1, L2 und den Spaltenauswahlleitungen CSL können beispielsweise auch Trei­ berschaltungen vorgesehen sein.

Auch beim Ausführungsbeispiel gemäß Fig. 2 unterscheidet sich die Leitungslänge der ersten Leitungen L1 von derjenigen der zweiten Leitungen L2, wodurch höhere Signallaufzeiten der ersten Leitungen L1 bedingt sind. Hierdurch wird wiederum die langsamere Decodierzeit der zweiten Decoderschaltung DEC2 ge­ genüber der ersten Decoderschaltung DEC1 kompensiert, so daß bei Anlegen einer Spaltenadresse an den Adreßanschlüssen ADR jeweils eine der Spaltenauswahlleitungen CSL jeder Gruppe G1, G2 nahezu gleichzeitig aktiviert werden.

Bei anderen Ausführungsbeispielen der Erfindung ist es auch möglich, daß die unterschiedliche Laufzeit der Signale auf den ersten Leitungen L1 beziehungsweise zweiten Leitungen L2 die unterschiedlichen Decodierzeiten der Decoderschaltungen DEC1, DEC2 nur teilweise kompensieren. Bei diesen Ausfüh­ rungsformen der Erfindung erfolgt dann eine geringfügigere Angleichung der Aktivierungszeiten für die Spaltenauswahllei­ tungen CSL der beiden Gruppen G1, G2.

Fig. 3 zeigt ein weiteres Ausführungsbeispiel des integrier­ ten Speichers. Bei diesem verzweigen sich die beiden Adreß­ pfade, die zur Auswahl der Spaltenauswahlleitungen CSL der verschiedenen Gruppen G1, G2 dienen, erst nach den Ausgängen der ersten Decoderschaltung DEC1. Während die Ausgänge der ersten Decoderschaltung DEC1 über die ersten Leitungen L1 di­ rekt mit je einer der Spaltenauswahlleitungen CSL der ersten Gruppe G1 verbunden sind, sind sie über die zweiten Leitungen L2 über eine Transformationseinheit T mit den Spaltenauswahl­ leitungen CSL der zweiten Gruppe G2 verbunden. Bei diesem Ausführungsbeispiel beinhaltet die zweite Decoderschaltung DEC2 die erste Decoderschaltung DEC1 sowie die Transforma­ tionseinheit T. Während die erste Decoderschaltung DEC1 für beide Adreßpfade die gleiche Decodierung der ihr zugeführten Spaltenadressen vornimmt, dient die Transformationseinheit T im zweiten Adreßpfad einer Umwandlung beziehungsweise Trans­ formation der von der ersten Decoderschaltung DEC1 decodier­ ten Spaltenadresse. Durch das Vorhandensein der Transformati­ onseinheit T ist auch bei diesem Ausführungsbeispiel die zweite Decoderschaltung DEC2 langsamer als die erste Decoder­ schaltung DEC1. Die Transformationseinheit T bewirkt, daß über jeweils einen ihrer Ausgänge eine andere Spaltenauswahl­ leitung CSL der zweiten Gruppe G2 aktiviert wird, als wenn diese direkt mit den Ausgängen der ersten Decoderschaltung DEC1 verbunden wären.

Bei allen geschilderten Ausführungsbeispielen wird, wie bei DDR-DRAMs üblich, in beiden Gruppen G1, G2 über dieselbe über die Adreßanschlüsse ADR zugeführte Spaltenadresse in beiden Gruppen G1, G2 jeweils eine der Spaltenauswahlleitungen CSL aktiviert, die an unterschiedlichen Positionen innerhalb der jeweiligen Gruppe G1, G2 angeordnet sind. In allen Fällen ist die längere Decodierzeit der zweiten Decoderschaltung DEC2 darauf zurückzuführen, daß sie, im Unterschied zur ersten De­ coderschaltung DEC1, keine einfache Decodierung der ihr zuge­ führten Spaltenadressen durchführt, sondern gleichzeitig eine Adreßtransformation durchführt, mittels derer aus der zuge­ führten Spaltenadresse eine abgeleitete Spaltenadresse gene­ riert wird.

Bei den geschilderten Ausführungsbeispielen sind die Spei­ cherzellen MC innerhalb eines Speicherzellenfeldes angeord­ net, das die beiden Gruppen G1, G2 umfaßt. Das Zellenfeld nimmt eine relativ große Fläche auf dem Chip ein. Da die Spaltenadressen von derjenigen Seite des Zellenfeldes zuge­ führt werden, an der die zweite Gruppe G2 angeordnet ist, un­ terscheidet sich die Länge der ersten Leitungen L1 beträcht­ lich von derjenigen der zweiten Leitungen L2. Somit kommt es zu beträchtlichen Laufzeitunterschieden auf den unterschied­ lichen Leitungen, die einen erheblichen Teil der unterschied­ lichen Decodierzeiten der beiden Decoderschaltungen ausglei­ chen.

Claims (5)

1. Integrierter Speicher

• - mit Speicherzellen (MC), die über erste Auswahlleitungen (CSL) und zweiten Auswahlleitungen (WL) anwählbar sind,
• - dessen erste Auswahlleitungen (CSL) in eine erste Gruppe (G1) und in eine zweite Gruppe (G2) unterteilt sind,
• - mit Adreßanschlüssen (ADR) zur Zuführung von Adressen, über die die ersten Auswahlleitungen (CSL) der beiden Gruppen (G1, G2) adressierbar sind,
• - mit einem ersten Adreßpfad, über den die Adreßanschlüsse (ADR) mit den ersten Auswahlleitungen (CSL) der ersten Gruppe (G1) verbunden sind und der entsprechende erste Leitungen (L1) und eine erste Decoderschaltung (DEC1) auf­ weist,
• - mit einem zweiten Adreßpfad, über den die Adreßanschlüsse (ADR) mit den ersten Auswahlleitungen (CSL) der zweiten Gruppe (G2) verbunden sind und der entsprechende zweite Leitungen (L2) und eine zweite Decoderschaltung (DEC2) aufweist,
• - dessen erste Decoderschaltung (DEC1) eine Decodierung von ihr zugeführten Adressen schneller vornimmt, als seine zweite Decoderschaltung (DEC2),
• - und dessen erste Leitungen (L1) eine größere Signallauf­ zeit aufweisen, als seine zweiten Leitungen (L2).

2. Integrierter Speicher nach Anspruch 1, dessen erste Leitungen (L1) länger als seine zweiten Leitun­ gen (L2) sind.

3. Integrierter Speicher nach Anspruch 1, dessen erste Leitungen (L1) eine geringere Leitfähigkeit als seine zweiten Leitungen (L2) aufweisen.

4. Integrierter Speicher nach Anspruch 1, dessen zweite Decoderschaltung (DEC2) die erste Decoderschal­ tung (DEC1) beinhaltet sowie eine dieser nachgeschaltete Transformationseinheit (T), die aus den Ausgangssignalen der ersten Decoderschaltung transformierte Ausgangssignale er­ zeugt.

5. Integrierter Speicher nach einem der Vorstehenden Ansprü­ che, bei dem bei Anlegen einer Adresse an den Adreßanschlüssen (ADR) gleichzeitig über den ersten Adreßpfad eine der ersten Auswahlleitungen (CSL) der ersten Gruppe (G1) und über den zweiten Adreßpfad eine der ersten Auswahlleitungen (CSL) der zweiten Gruppe (G2) ausgewählt wird.