DE19929211A1 - MOS-Transistor und Verfahren zu dessen Herstellung sowie DRAM-Zellenanordnung und Verfahren zu deren Herstellung - Google Patents

MOS-Transistor und Verfahren zu dessen Herstellung sowie DRAM-Zellenanordnung und Verfahren zu deren Herstellung

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Abstract

Der MOS-Transistor weist ein oberes Source-/Drain-Gebiet (S/DO), ein Kanalgebiet (KA) und ein unteres Source-/Drain-Gebiet (S/DU), die als Schichten übereinander gestapelt sind und einen Vorsprung (VO) eines Substrats (1) bilden, auf. Ein Gatedielektrikum (GD) grenzt an eine erste seitliche Fläche (F1) des Vorsprungs (VO) an. Eine Gateelektrode (GA) grenzt an das Gatedielektrikum (GD) an. Eine leitende Struktur (L) grenzt im Bereich des Kanalgebiets (KA) an eine zweite seitliche Fläche (F2) des Vorsprungs (VO) an. Die leitende Struktur (L) grenzt an die Gateelektrode (GA) an.

Description

Die Erfindung betrifft einen MOS-Transistor und eine DRAM- Zellenanordnung mit einem solchen MOS-Transistor.
MOS-Transistoren werden derzeit meist in einer planaren Sili­ ziumtechnologie realisiert, bei der Source, Kanal und Drain lateral angeordnet sind. Die erreichbaren Kanallängen sind dabei abhängig vom Auflösungsvermögen der verwendeten opti­ schen Lithographie und von Toleranzen bei der Strukturierung und Justierung.
MOS-Transistoren werden beispielsweise in DRAM- Zellenanordnungen, das heißt Speicherzellen-Anordnungen mit dynamischem, wahlfreiem Zugriff verwendet. Als Speicherzelle einer DRAM-Zellenanordnung wird derzeit fast ausschließlich eine sogenannte Ein-Transistor-Speicherzelle eingesetzt, die einen MOS-Transistor und einen Kondensator umfaßt. Die Infor­ mation der Speicherzelle ist in Form einer Ladung auf dem Kondensator gespeichert. Der Kondensator ist mit dem Transi­ stor so verbunden, daß bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bit­ leitung ausgelesen werden kann.
Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte aufweist. Dazu ist es vorteilhaft, den MOS-Transistor als vertikalen Transistor, bei dem Source, Kanalbereich und Drain übereinander angeord­ net sind, auszugestalten. Ein solcher MOS-Transistor kann ei­ nen kleinen Platzbedarf unabhängig von einer Kanallänge auf­ weisen.
Ein solcher MOS-Transistor ist zum Beispiel aus L. Risch et al "Vertical MOS Transistors with 70 nm Channel Lengths", ISSDERC (1995), 102, bekannt. Das untere Source-/Drain-Gebiet des MOS-Transistors grenzt an eine Oberfläche eines Substrats an. Auf dem unteren Source-/Drain-Gebiet sind ein Kanalgebiet und ein oberes Source-/Drain-Gebiet angeordnet, die einen Vorsprung des Substrats bilden. Der Vorsprung ist mit einem Gatedielektrikum versehen. Eine Gateelektrode des MOS- Transistors umgibt den Vorsprung seitlich. Nachteilig an ei­ nem solchen MOS-Transistor ist insbesondere das vom Substrat isolierte Kanalgebiet, in dem sich Ladungsträger ansammeln und die Einsatzspannung verändern können. Dies führt zu den sogenannten Floating-Body-Effekten.
Aus S. Assaderaghi et al. "Dynamic Threshold-Voltage MOSFET (DTMOS) for Ultra-Low Voltage VLSI", IEEE Transactions on Electron Devices, Vol. 44, No. 3, (1997), 414, ist ein plana­ rer MOS-Transistor bekannt, bei dem das Kanalgebiet elek­ trisch mit der Gateelektrode des MOS-Transistors verbunden ist. (Mit Kanalgebiet ist hier und im folgenden eigentlich das Body des MOS-Transistors gemeint, d. h. das Halbleiterma­ terial, das an ein Source/Drain-Gebiet und an den Kanal des Transistors angrenzt und von einem zum Leitfähigkeitstyp des Source-/Drain-Gebiets entgegengesetzten Leitfähigkeitstyp do­ tiert ist. Es wird also nicht der Kanal selber mit der Ga­ teelektrode elektrisch verbunden.) Die Verbindung hat eine variable Einsatzspannung des MOS-Transistors zur Folge. Gene­ rell hängt die Einsatzspannung eines Transistors vom Span­ nungsunterschied zwischen einem Source-/Drain-Gebiet und dem Kanalgebiet ab. Wird der offenbarte MOS-Transistor nicht an­ gesteuert, was in der Regel bedeutet, daß an der Gateelektro­ de und wegen der Verbindung auch am Kanalgebiet 0 Volt an­ liegt, so ist der Spannungsunterschied zwischen dem Source- /Drain-Gebiet und dem Kanalgebiet größer als wenn der MOS- Transistor angesteuert wird, was bedeutet, daß an der Ga­ teelektrode und damit dem Kanalgebiet die Betriebsspannung anliegt. Die Einsatzspannung des MOS-Transistors ist folglich bei Nichtansteuerung größer als bei Ansteuerung. Die große Einsatzspannung bei Nichtansteuerung des MOS-Transistors be­ wirkt besonders geringe Leckströme. Die kleine Einsatzspan­ nung bei Ansteuerung des MOS-Transistors ermöglicht den Ein­ satz einer niedrigen Betriebsspannung.
Der Erfindung liegt das Problem zugrunde, einen MOS- Transistor anzugeben, der als vertikaler Transistor ausge­ staltet ist und bei dem Floating-Body-Effekte vermieden wer­ den. Ferner soll ein Verfahren zu dessen Herstellung angege­ ben werden. Es soll auch eine DRAM-Zellenanordnung, bei der ein solcher MOS-Transistor eingesetzt wird, sowie ein Verfah­ ren zu deren Herstellung angegeben werden.
Das Problem wird gelöst durch einen MOS-Transistor, mit einem oberen Source-/Drain-Gebiet, einem Kanalgebiet und einem un­ teren Source-/Drain-Gebiet, die als Schichten übereinander gestapelt sind und einen Vorsprung eines Substrats bilden. Ein Gatedielektrikum grenzt mindestens an eine erste seitli­ che Fläche des Vorsprungs an. Eine Gateelektrode grenzt an das Gatedielektrikum an. Eine leitende Struktur grenzt an die Gateelektrode und im Bereich des Kanalgebiets an eine zweite seitliche Fläche des Vorsprungs an.
Das Problem wird ferner gelöst durch ein Verfahren zur Her­ stellung eines MOS-Transistors, bei dem ein Substrat mit ei­ nem Vorsprung gebildet wird. In dem Vorsprung werden ein obe­ res Source-/Drain-Gebiet, ein Kanalgebiet und ein unteres Source-/Drain-Gebiet des MOS-Transistors erzeugt, die als Schichten übereinander gestapelt sind. Eine erste seitliche Fläche des Vorsprungs wird mit einem Gatedielektrikum verse­ hen. Eine Gateelektrode wird erzeugt, die an das Gatedielek­ trikum angrenzt. Es wird eine leitende Struktur erzeugt, die an die Gateelektrode und im Bereich des Kanalgebiets an eine zweite seitliche Fläche des Vorsprungs angrenzt.
Da das Kanalgebiet elektrisch über die leitende Struktur mit der Gateelektrode verbunden ist, können im Kanalgebiet er­ zeugte Ladungsträger abfließen. Floating-Body-Effekte werden dadurch vermieden.
Der MOS-Transistor weist außerdem eine variable Einsatzspan­ nung auf, was ebenfalls auf die Verbindung des Kanalgebiets mit der Gateelektrode zurückzuführen ist. Wird der MOS- Transistor nicht angesteuert, ist eine Spannungsdifferenz zwischen dem Kanalgebiet und einem der Source-/Drain-Gebiete besonders hoch, so daß der MOS-Transistor eine besonders hohe Einsatzspannung aufweist, was zu weniger Leckströmen führt. Wird der MOS-Transistor angesteuert, so ist eine Spannungs­ differenz zwischen dem Kanalgebiet und dem Source-/Drain- Gebiet kleiner, so daß der MOS-Transistor eine kleinere Ein­ satzspannung aufweist und mit einer kleinen Betriebsspannung betrieben werden kann.
Der Vorsprung kann beispielsweise einen viereckigen horizon­ talen Querschnitt, das heißt einen zu einer Oberfläche des Substrats parallelen Querschnitt, aufweisen. Der Querschnitt kann beispielsweise rechteckig oder quadratisch sein. Der ho­ rizontale Querschnitt kann jedoch auch beliebige andere For­ men annehmen. Beispielsweise ist der horizontale Querschnitt eine Ellipse oder ein Kreis. In diesem Fall gehen die erste seitliche Fläche und die zweite seitliche Fläche ohne Kanten ineinander über.
Ist der horizontale Querschnitt des Vorsprungs viereckig, so liegt die erste seitliche Fläche des Vorsprungs vorzugsweise der zweiten seitlichen Fläche des Vorsprungs gegenüber, damit die leitende Struktur den Kanal nicht kontaktiert. Die lei­ tende Struktur kann den Vorsprung seitlich umgeben. Um die leitende Struktur von zwei weiteren seitlichen Flächen des Vorsprungs zu trennen, werden die zwei weiteren Flächen, die sich gegenüberliegen, jeweils mit einer Isolation versehen.
Damit der MOS-Transistor einen besonders kleinen Platzbedarf aufweist, ist es vorteilhaft, den MOS-Transistor folgenderma­ ßen herzustellen:
Der Vorsprung wird mit Hilfe einer strukturierten Hilfs­ schicht, die als Maske dient, erzeugt. Dazu wird das Substrat selektiv zur Hilfsschicht geätzt. Das Gatedielektrikum wird so erzeugt, daß es mindestens an die erste seitliche Fläche des Vorsprungs angrenzt. Vor oder nach Erzeugung des Gatedie­ lektrikums wird isolierendes Material so abgeschieden, daß das isolierende Material an die zwei weiteren seitlichen Flä­ chen des Vorsprungs angrenzt. Es wird leitendes Material so abgeschieden, daß das leitende Material an die mit dem Gate­ dielektrikum versehene erste seitliche Fläche angrenzt. Für das Verfahren ist es unwesentlich, ob an der zweiten seitli­ chen Fläche des Vorsprungs isolierendes Material oder leiten­ des Material angrenzt und ob die zweite seitliche Fläche mit dem Gatedielektrikum versehen wird. Wie weiter unten erläu­ tert, ist es zur Prozeßvereinfachung vorteilhaft, wenn lei­ tendes Material an die mit dem Gatedielektrikum versehene zweite seitliche Fläche des Vorsprungs angrenzt. Anschließend wird ein horizontaler Querschnitt der strukturierten Hilfs­ schicht von der zweiten seitlichen Fläche des Vorsprungs her verkleinert. Dies kann mit Hilfe einer Maske erfolgen, die versetzt zur strukturierten Hilfsschicht angeordnet wird und mit der die Hilfsschicht geätzt wird. Anschließend wird die Hilfsschicht durch Spacer wieder vergrößert, in dem Material abgeschieden und rückgeätzt wird. Die zuvor erfolgte Verklei­ nerung der strukturierten Hilfsschicht und die Dicke der Spacer sind derart aufeinander abgestimmt, daß der Spacer im Bereich der zweiten seitlichen Fläche ausschließlich auf dem Vorsprung und nicht auf dem daran angrenzenden Material ange­ ordnet ist. Der Spacer im Bereich der ersten seitlichen Flä­ che des Vorsprungs ist auf dem leitenden Material angeordnet. Die Spacer in den Bereichen der zwei weiteren seitlichen Flä­ chen sind auf dem isolierenden Material angeordnet. Die durch die Spacer vergrößerte Hilfsschicht dient als Maske bei einem Ätzschritt, bei dem das isolierende Material und das leitende Material geätzt werden. Aus dem leitenden Material unter dem Spacer im Bereich der ersten seitlichen Fläche des Vorsprungs wird dadurch die Gateelektrode gebildet. Aus dem isolierenden Material unter den Spacern in den Bereichen der zwei weiteren seitlichen Flächen des Vorsprungs werden die Isolierungen ge­ bildet. Die zweite seitliche Fläche des Vorsprungs wird beim Ätzprozeß freigelegt, da der Spacer im Bereich der zweiten seitlichen Fläche des Vorsprungs ausschließlich auf dem Vor­ sprung angeordnet ist. Anschließend wird leitendes Material abgeschieden und rückgeätzt, so daß die leitende Struktur er­ zeugt wird.
Das Abscheiden des leitenden Materials nach Erzeugung der Ga­ teelektrode und das Abscheiden des isolierenden Materials kann wie folgt erfolgen:
Auf dem Substrat wird die Hilfsschicht aufgebracht. Die Hilfsschicht wird mit Hilfe einer ersten streifenförmigen Maske strukturiert. Freiliegende Teile des Substrats werden mit Hilfe der ersten Maske geätzt, so daß mindestens ein streifenförmiger Vorsprung des Substrats erzeugt wird. Zur Isolierung der Gateelektrode und der leitenden Struktur vom Substrat wird eine isolierende Schicht auf das Substrat auf­ gebracht. Anschließend wird das Gatedielektrikum erzeugt. Das leitende Material wird abgeschieden und bis unterhalb der Hilfsschicht rückgeätzt. Mit Hilfe einer zweiten streifenför­ migen Maske, die quer zum streifenförmigen Vorsprung ver­ läuft, wird mindestens die Hilfsschicht, das leitende Materi­ al und der streifenförmige Vorsprung so geätzt, daß aus dem streifenförmigen Vorsprung der Vorsprung erzeugt wird. Nach diesem Prozeßschritt grenzen an die erste seitliche Fläche und an die zweite seitliche Fläche des Vorsprungs das Gate­ dielektrikum und daran das leitende Material an. Die zwei weiteren seitlichen Flächen des Vorsprungs liegen frei. An­ schließend wird das isolierende Material abgeschieden, so daß es an die zwei weiteren seitlichen Flächen des Vorsprungs an­ grenzt. Anschließend wird, wie oben beschrieben, die struktu­ rierte Hilfsschicht mit Hilfe der Maske, die im folgenden als "dritte Maske" bezeichnet wird, weiter verkleinert.
Es liegt im Rahmen der Erfindung, nach Erzeugung des strei­ fenförmigen Vorsprungs und vor Erzeugung des Vorsprungs das isolierende Material abzuscheiden, und nach Erzeugung des Vorsprungs das Gatedielektrikum und das leitende Material ab­ zuscheiden.
Um zu gewährleisten, daß die dritte Maske die strukturierte Hilfsschicht in den Bereichen der zwei weiteren seitlichen Flächen des Vorsprungs bedeckt, kann die Maske streifenförmig sein und der ersten Maske entsprechen aber versetzt zur er­ sten Maske liegen.
Der MOS-Transistor kann in einer DRAM-Zellenanordnung verwen­ det werden, die ebenfalls das Problem löst, das der Erfindung zugrunde liegt. Die DRAM-Zellenanordnung weist Speicherzellen auf, die jeweils einen MOS-Transistor mit den oben beschrie­ benen Merkmalen und einen mit dem MOS-Transistor verbundenen Kondensator aufweisen. Die Vorsprünge der MOS-Transistoren sind in Reihen und Spalten angeordnet. Die leitenden Struktu­ ren und die Gateelektroden der MOS-Transistoren, die entlang einer der Spalten angeordnet sind, sind Teile einer parallel zur Spalte verlaufenden Wortleitung.
Eine solche DRAM-Zellenanordnung kann mit folgendem Verfah­ ren, das ebenfalls das Problem löst, das der Erfindung zu­ grunde liegt, erzeugt werden:
Die erste streifenförmige Maske weist mehrere im wesentlichen parallel zueinander verlaufende Streifen auf, so daß mehrere streifenförmige Vorsprünge erzeugt werden. Auch die zweite Maske weist mehrere im wesentlichen parallel zueinander ver­ laufende Streifen auf, die quer zu den Streifen der ersten Maske verlaufen, so daß die Vorsprünge aus den streifenförmi­ gen Vorsprüngen erzeugt werden. Die Wortleitungen können er­ zeugt werden, indem nach Abscheiden und Rückätzen des leiten­ den Materials zur Erzeugung der leitenden Strukturen das lei­ tende Material mit Hilfe einer vierten streifenförmigen Mas­ ke, deren Streifen breiter als die Vorsprünge sind und je­ weils die Vorsprünge, die entlang einer der Spalten zueinan­ der benachbart sind, bedecken, strukturiert wird, so daß die Wortleitungen aus den leitenden Strukturen und den Gateelek­ troden der MOS-Transistoren bestehen.
Die leitenden Strukturen grenzen in Richtung der Spalten an­ einander an.
Das untere Source-/Drain-Gebiet kann so ausgestaltet sein, daß ein Teil des unteren Source-/Drain-Gebietes seitlich un­ ter dem Vorsprung herausragt und an eine Oberfläche des Sub­ strats angrenzt. Ein solches unteres Source-/Drain-Gebiet kann leichter mit dem Kondensator verbunden werden.
Der Kondensator ist z. B. über dem Substrat angeordnet.
Alternativ ist im Substrat eine Vertiefung vorgesehen, die mit einem Kondensatordielektrikum des Kondensators versehen und mit einem Speicherknoten des Kondensators gefüllt ist. Das Kondensatordielektrikum bedeckt Flächen der Vertiefung nicht vollständig, damit der Speicherknoten bei einem oberen Bereich der Vertiefung an den Teil des unteren Source-/Drain- Gebietes, der unter dem Vorsprung angeordnet ist, angrenzen kann.
Damit untere Source-/Drain-Gebiete verschiedener MOS- Transistoren voneinander getrennt sind, sind im wesentlichen parallel zueinander verlaufende Isolationsgräben vorgesehen, die die unteren Source-/Drain-Gebiete, die quer zu den Isola­ tionsgräben zueinander benachbart sind, voneinander trennen. Die Vertiefung ist zwischen zwei zueinander benachbarte Iso­ lationsgräben angeordnet. Die Vertiefung kann vor oder nach Erzeugung der Isolationsgräben erzeugt werden.
Die Isolationsgräben werden zur Prozeßvereinfachung vorzugs­ weise bei der Erzeugung der Vorsprünge erzeugt. Dazu wird bei der Erzeugung der Vorsprünge aus den streifenförmigen Vor­ sprüngen auch das Substrat geätzt.
Die Vertiefungen der Kondensatoren der Speicherzellen können die unteren Source-/Drain-Gebiete, die entlang der Isolati­ onsgräben zueinander benachbart sind, voneinander trennen.
Alternativ sind weitere Isolationsgräben vorgesehen, die quer zu den Isolationsgräben verlaufen.
Die unteren Source-/Drain-Gebiete können durch Strukturierung einer dotierten Schicht im Substrat erzeugt werden. Die Strukturierung erfolgt durch die Erzeugung der Isolationsgrä­ ben und der Vertiefungen bzw. der weiteren Isolationsgräben. Die dotierte Schicht kann z. B. durch tiefe Implantation des Substrats vor Erzeugung der Vorsprünge erzeugt werden. Alter­ nativ wird die dotierte Schicht durch Epitaxie erzeugt.
Damit der Speicherknoten nur an das zugehörige untere Source- /Drain-Gebiet und nicht an ein weiteres unteres Source- /Drain-Gebiet einer benachbarten Speicherzelle angrenzt, kann das Kondensatordielektrikum oder eine isolierende Schutz­ schicht derart erzeugt werden, daß es bzw. sie nur im Bereich des zugehörigen unteren Source-/Drain-Gebietes eine Ausspa­ rung aufweist, bei der der Speicherknoten an das untere Sour­ ce-/Drain-Gebiet angrenzt. Zur Erzeugung eines solchen Kon­ densatordielektrikums bzw. einer solchen isolierenden Schutz­ schicht bedeckt das Kondensatordielektrikum bzw. die isolie­ rende Schutzschicht zunächst den vollständigen oberen Bereich der Vertiefung. Mit Hilfe einer Maske, die einen Teil des oberen Bereichs bedeckt, wird das Kondensatordielektrikum bzw. die isolierende Schutzschicht geätzt, so daß die Ausspa­ rung nur im Bereich des zugehörigen unteren Source-/Drain- Gebietes erzeugt wird.
Alternativ kann der Speicherknoten zunächst im gesamten obe­ ren Bereich an das Substrat angrenzen, so daß er auch das un­ tere Source-/Drain-Gebiet des MOS-Transistors einer benach­ barten Speicherzelle angrenzt. Die weiteren Isolationsgräben werden anschließend so erzeugt, daß sie die oberen Bereiche der Vertiefungen durchtrennen aber versetzt zu den Vertiefun­ gen angeordnet sind, so daß die Speicherknoten bei den oberen Bereichen der Vertiefungen nur an die zugehörigen unteren Source-/Drain-Gebiete angrenzen.
Zur Prozeßvereinfachung ist es vorteilhaft, wenn die weiteren Isolationsgräben bei der Erzeugung der Wortleitungen erzeugt werden. Dazu wird das leitende Material zur Erzeugung der leitenden Strukturen bzw. der Wortleitungen mit Hilfe einer vierten streifenförmigen Maske strukturiert, wobei zusätzlich zum leitenden Material die isolierende Schicht, das Substrat, der Speicherknoten und das Kondensatordielektrikum bzw. die Schutzschicht geätzt werden.
Beim beschriebenen Verfahren werden die Isolationsgräben so erzeugt, daß sie entlang der Reihen verlaufen. Die erste seitliche Fläche des Vorsprungs liegt dabei im wesentlichen in einer Ebene, in der die Richtung der Spalte liegt.
Es liegt jedoch im Rahmen der Erfindung, die Isolationsgräben so zu erzeugen, daß sie jeweils entlang einer der Spalten verlaufen.
Eine davon unabhängige Alternative besteht darin, die DRAM- Zellenanordnung so zu erzeugen, daß die erste seitliche Flä­ che des Vorsprungs im wesentlichen in einer Ebene liegt, in der die Richtung der Reihe liegt.
Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn die Vorsprünge einen horizontalen Querschnitt aufweisen, der qua­ dratisch ist mit einer Seitenlänge, die der minimalen in der verwendeten Technologie herstellbaren Strukturgröße F ent­ spricht. Auch die Isolationsgräben weisen vorzugsweise eine Breite auf, die der minimalen Strukturgröße F entspricht. Dasselbe gilt für die Breite der weiteren Isolationsgräben.
Das obere Source-/Drain-Gebiet kann aus einer weiteren do­ tierten Schicht erzeugt werden, die bei der Erzeugung des Vorsprungs strukturiert wird. Die weitere dotierte Schicht kann durch Implantation oder durch Epitaxie erzeugt werden. Das obere Source/Drain-Gebiet kann nach Erzeugung des Vor­ sprungs durch Implantation erzeugt werden.
Im folgenden wird ein Ausführungsbeispiel der Erfindung an­ hand der Figuren näher erläutert.
Fig. 1 zeigt eine Aufsicht auf ein Substrat, in der Vertie­ fungen, eine erste Maske und streifenförmige Vor­ sprünge dargestellt sind.
Fig. 2 zeigt einen Querschnitt durch das Substrat, nachdem die Vertiefungen, ein Kondensatordielektrikum von Kondensatoren, Speicherknoten von Kondensatoren, die streifenförmigen Vorsprünge, eine Hilfsschicht, eine isolierende Schicht, ein Gatedielektrikum von MOS- Transistoren und eine Schicht aus Polysilizium er­ zeugt wurden.
Fig. 3 zeigt die Aufsicht auf Fig. 1, nachdem eine zweite Maske, Isolationsgräben, Vorsprünge und obere Sour­ ce-/Drain-Gebiete (in Fig. 4a dargestellt) erzeugt wurden.
Fig. 4a zeigt den Querschnitt aus Fig. 2, nach den Prozeß­ schritten aus Fig. 3 und nachdem eine dritte Maske (in Fig. 4b dargestellt), Spacer, Gateelektroden der MOS-Transistoren und Isolationen (in Fig. 6a darge­ stellt) erzeugt wurden.
Fig. 4b zeigt die Aufsicht aus Fig. 3 nach den Prozeß­ schritten aus Fig. 4a. In der Aufsicht sind die Spacer, die Hilfsschicht und die Isolationsgräben dargestellt.
Fig. 5 zeigt den Querschnitt aus Fig. 4a, nachdem eine wei­ tere isolierende Schicht, eine erste leitende Schicht und eine zweite leitende Schicht erzeugt wurden.
Fig. 6a zeigt die Aufsicht aus Fig. 4b, nachdem eine vierte Maske, weitere Isolationsgräben, untere Source-/Drain- Gebiete der MOS-Transistoren, leitende Strukturen Wortleitungen und ein Zwischenoxid erzeugt wurden. In der Aufsicht sind die Vorsprünge, die Isolationen, die Gateelektroden, die Wortleitungen und die weite­ ren Isolationsgräben dargestellt.
Fig. 6b zeigt den Querschnitt aus Fig. 5 nach den Prozeß­ schritten aus Fig. 6a.
Die Figuren sind nicht maßstabsgetreu.
Im Ausführungsbeispiel ist ein Substrat 1 aus Silizium vorge­ sehen. Das Substrat 1 weist eine ca. 200 nm dicke untere do­ tierte Schicht U und eine ca. 100 nm dicke obere dotierte Schicht O auf, die n-dotiert sind und eine Dotierstoffkonzen­ tration von ca. 1019 cm-3 aufweisen. Das übrige Substrat 1 ist im wesentlichen p-dotiert und weist eine Dotierstoffkon­ zentration von ca. 1017 cm-3 auf. Die untere Schicht U weist einen Abstand von ca. 300 nm zur oberen Schicht O auf.
Es wird eine ca. 150 nm dicke Hilfsschicht H erzeugt, indem Siliziumnitrid in einer Dicke von ca. 150 nm abgeschieden wird.
Durch maskiertes Ätzen werden im Substrat 1 ca. 7 µm tiefe Vertiefungen V erzeugt, die in Spalten und Reihen angeordnet sind (siehe Fig. 1). Die Vertiefungen V weisen einen hori­ zontalen Querschnitt auf, der im wesentlichen kreisförmig ist und einen Durchmesser von ca. 150 nm aufweist. Entlang einer Spalte zueinander benachbarter Vertiefungen V weist einen Ab­ stand von ca. 150 nm voneinander auf. Entlang einer Reihe zu­ einander benachbarter Vertiefungen V weisen einen Abstand von ca. 300 nm voneinander auf.
In den Vertiefungen V wird ein Kondensatordielektrikum KD von Kondensatoren erzeugt, indem Siliziumnitrid in einer Dicke von 4 nm abgeschieden wird und anschließend ca. 2 nm tief aufo­ xidiert wird. Anschließend werden untere Bereiche der Vertie­ fungen V durch Abscheiden von dotiertem Polysilizium und Rückätzen gefüllt. Freiliegende Teile des Kondensatordielek­ trikums werden entfernt, so daß obere Bereiche der Vertiefun­ gen V nicht mit dem Kondensatordielektrikum KD versehen sind. Durch Abscheiden von weiterem dotiertem Polysilizium werden die Vertiefungen V vollständig gefüllt. In den oberen Berei­ chen der Vertiefungen V grenzt das dotierte Polysilizium an das Substrat 1 an. Das dotierte Polysilizium in den Vertie­ fungen V bildet Speicherknoten K der Kondensatoren (siehe Fig. 2).
Mit Hilfe einer ersten streifenförmigen Maske M1 aus Photo­ lack, deren Streifen ca. 150 nm breit sind, parallel zu den Spalten verlaufen und einen Abstand von ca. 300 nm voneinan­ der aufweisen, wird die Hilfsschicht H strukturiert (siehe Fig. 1 und 2). Die Streifen der ersten Maske M1 weisen ei­ nen Abstand von ca. 75nm von den Vertiefungen V auf.
Die strukturierte Hilfsschicht H dient als Maske bei einem Ätzschritt, bei dem Polysilizium und das Substrat selektiv zu Siliziumnitrid geätzt werden, so daß streifenförmige Vor­ sprünge VS erzeugt werden (siehe Fig. 1 und 2). Die strei­ fenförmigen Vorsprünge VS sind ca. 450 nm hoch. In einem HDP (High-density-plasma)-Verfahren wird SiO2 nicht-konform abge­ schieden und anschließend isotrop geätzt, so daß auf einer Oberfläche S des Substrats 1 eine ca. 50 nm dicke isolierende Schicht 11 erzeugt wird (siehe Fig. 2).
Durch thermische Oxidation wird an seitlichen Flächen der streifenförmigen Vorsprünge VS ein Gatedielektrikum GD von MOS-Transistoren erzeugt (siehe Fig. 2).
Anschließend wird in situ n-dotiertes Polysilizium in einer Dicke von ca. 500 nm abgeschieden, durch chemisch- mechanisches Polieren planarisiert und dann rückgeätzt, so daß eine ca. 250 nm dicke Schicht P aus Polysilizium erzeugt wird (siehe Fig. 2).
Mit Hilfe einer zweiten streifenförmigen Maske M2 aus Photo­ lack, deren Streifen ca. 150 nm breit sind, einen Abstand von ca. 150 nm voneinander aufweisen, entlang der Reihen verlau­ fen und die Vertiefungen V bedecken, wird Siliziumnitrid, Si­ lizium, Polysilizium und SiO2 geätzt (siehe Fig. 3). Dadurch werden Isolationsgräben G1 erzeugt, die von der Oberfläche S des ersten Substrats 1 aus ca. 250 nm tief in das Substrat 1 hineinreichen und folglich die untere dotierte Schicht U durchtrennen. Dabei wird auch die Hilfsschicht H struktu­ riert. Ferner werden aus den streifenförmigen Vorsprüngen VS Vorsprünge VO erzeugt, die einen horizontalen, das heißt par­ allel zur Oberfläche S des ersten Substrats 1 verlaufenden quadratischen Querschnitt aufweist mit einer Seitenlänge von ca. 150 nm. Die Vorsprünge VO sind in Reihen und Spalten an­ geordnet (siehe Fig. 3). Die Vorsprünge VO, die entlang ei­ ner Spalte zueinander benachbart sind, weisen einen Abstand von ca. 150 nm voneinander auf und werden durch die Isolati­ onsgräben G1 voneinander getrennt.
Die Vorsprünge VO, die entlang einer Reihe zueinander benach­ bart sind, weisen einen Abstand von ca. 300 nm voneinander auf. Entlang einer Reihe sind die Vertiefungen V und die Vor­ sprünge VO alternierend nebeneinander angeordnet. Die Vor­ sprünge VO weisen jeweils eine erste seitliche Fläche F1 und eine gegenüberliegende zweite seitliche Fläche F2 auf, an de­ nen das Gatedielektrikum GD und daran die Schicht aus Polysi­ lizium P angrenzen. Die Vorsprünge VO weisen ferner zwei wei­ tere sich gegenüberliegende seitliche Flächen auf, an die das SiO2 in den Isolationsgräben G1 angrenzen. Die ersten seitli­ chen Flächen F1 der Vorsprünge VO liegen im wesentlichen je­ weils in einer Ebene, in der die Richtung der zugehörigen Spalte liegt.
Aus der oberen dotierten Schicht O werden obere Source- /Drain-Gebiete S/DO der MOS-Transistoren erzeugt (siehe Fig. 4a).
Die Isolationsgräben G1 werden mit SiO2 gefüllt, indem SiO2 in einer Dicke von ca. 100 nm abgeschieden und chemisch- mechanisch planarisiert wird, bis die Hilfsschicht H freige­ legt wird.
Mit Hilfe einer dritten streifenförmigen Maske M3 aus Photo­ lack, die der ersten Maske M1 entspricht und derart versetzt zur ersten Maske M1 ist, daß sie die strukturierte Hilfs­ schicht H teilweise bedeckt, werden freiliegende Teile der Hilfsschicht H mit zum Beispiel CHF3 entfernt (siehe Fig. 4a und 4b). Die strukturierte Hilfsschicht H wird dadurch weiter verkleinert.
Anschließend wird die Hilfsschicht H durch Spacer SP vergrö­ ßert. Die Spacer SP werden erzeugt, indem Siliziumnitrid in einer Dicke von ca. 30 nm abgeschieden und rückgeätzt wird.
Die Spacer SP, die in Bereichen der ersten seitlichen Flächen F1 der Vorsprünge VO angeordnet sind, sind auf der Schicht aus Polysilizium P angeordnet (siehe Fig. 4a). Die Spacer SP, die in den Bereichen der zweiten seitlichen Flächen F2 der Vorsprünge VO angeordnet sind, sind auf den Vorsprüngen VO angeordnet (siehe Fig. 4a). Die Spacer SP, die in Berei­ chen der weiteren seitlichen Flächen der Vorsprünge VO ange­ ordnet sind, sind auf dem SiO2 in den Isolationsgräben G1 an­ geordnet (siehe Fig. 4b).
Anschließend wird mit Hilfe der durch die Spacer SP vergrö­ ßerten Hilfsschicht H als Maske SiO2 ca. 400 nm tief geätzt. Dadurch werden unterhalb der Spacer SP, die in den Bereichen der weiteren seitlichen Flächen der Vorsprünge VO angeordnet sind, Isolationen I erzeugt (siehe Fig. 6a). In den Isolati­ onsgräben G1 ist das SiO2 in einer Dicke von ca. 300 nm noch übrig.
Anschließend wird mit Hilfe der durch die Spacer SP vergrö­ ßerten Hilfsschicht H als Maske die Schicht aus Polysilizium P geätzt, bis die isolierende Schicht 11 freigelegt wird. Da­ durch entstehen unter den Spacern SP, die in den Bereichen der ersten seitlichen Flächen F1 der Vorsprünge VO angeordnet sind, Gateelektroden GA der MOS-Transistoren (siehe Fig. 4a und Fig. 6a).
Durch isotropes Ätzen mit zum Beispiel HF wird das Gatedie­ lektrikum GD an den zweiten seitlichen Flächen F2 der Vor­ sprünge VO entfernt.
Zur Erzeugung einer ca. 400 nm dicken weiteren isolierenden Schicht I2 wird SiO2 in einer Dicke von ca. 50 nm abgeschie­ den und rückgeätzt (siehe Fig. 5). Zur Erzeugung einer er­ sten leitenden Schicht L1 wird in situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt. Zur Erzeugung einer ca. 100 nm dicken zweiten leitenden Schicht L2 wird Wolframsilizid in einer Dicke von ca. 400 nm abge­ schieden und rückgeätzt (siehe Fig. 5).
Anschließend wird eine vierte streifenförmige Maske M4 aus Photolack erzeugt, deren Streifen ca. 300 nm breit sind und Abstände von ca. 150 nm voneinander aufweisen und parallel zu den Spalten verlaufen und jeweils die Vorsprünge VO, die ent­ lang einer Spalte zueinander benachbart sind, bedecken (siehe Fig. 6a). Mit Hilfe der vierten Maske M4 werden die zweite leitende Schicht L2, die erste leitende Schicht L1, die zwei­ te isolierende Schicht I2, die erste isolierende Schicht I1, die Speicherknoten K, die Kondensatordielektrika KD und das Substrat 1 geätzt, so daß weitere Isolationsgräben G2 erzeugt werden, die quer zu den Isolationsgräben G1 verlaufen und die oberen Bereiche der Vertiefungen V durchtrennen. Die weiteren Isolationsgräben G2 reichen ca. 250 nm von der Oberfläche S des ersten Substrats 1 aus in das erste Substrat 1 hinein.
Die untere dotierte Schicht U wird durch die Erzeugung der Isolationsgräben G1, der weiteren Isolationsgräben G2 und die Vertiefungen V strukturiert, so daß voneinander getrennte un­ tere Source-/Drain-Gebiete S/DU der MOS-Transistoren erzeugt werden. Teile des Substrats 1, die zwischen den oberen Sour­ ce-/Drain-Gebieten S/DO und den unteren Source-/Drain- Gebieten S/DU angeordnet sind, wirken als Kanalgebiete KA der MOS-Transistoren.
Die weiteren Isolationsgräben G2 sind derart versetzt zu den Vertiefungen V angeordnet, daß die Speicherknoten K bei den oberen Bereichen der Vertiefungen V an die zugehörigen unte­ ren Source-/Drain-Gebiete S/DU angrenzen.
Aus der zweiten leitenden Schicht L2 und der ersten leitenden Schicht L1 werden durch die Erzeugung der weiteren Isolati­ onsgräben G2 leitende Strukturen L erzeugt, die jeweils einen der Vorsprünge VO umgeben, an die zugehörige zweite seitliche Fläche F2 des Vorsprungs VO angrenzen, an die zugehörige Ga­ teelektrode GA angrenzen und zusammen mit den Gateelektroden GA parallel zu den Spalten verlaufende Wortleitungen W bilden (siehe Fig. 6b und 6a).
Die zweite isolierende Schicht I2 verhindert einen Kurzschluß zwischen den unteren Source-/Drain-Gebieten S/DU und den lei­ tenden Strukturen L.
Es wird ein Zwischenoxid Z erzeugt, indem SiO2 in einer Dicke von ca. 1000 nm abgeschieden und rückgeätzt wird, bis die Hilfsschicht H freigelegt wird. Die zweiten Isolationsgräben G2 werden dabei mit SiO2 gefüllt (siehe Fig. 6b).
Mit herkömmlichen Verfahrensschritten werden anschließend Kontaktlöcher zu den oberen Source-/Drain-Gebieten S/DO ge­ öffnet, darin Kontakte erzeugt und quer zu den Wortleitungen W verlaufende Bitleitungen, die an die Kontakte angrenzen, erzeugt (nicht dargestellt).
Die leitenden Strukturen L verbinden die Kanalgebiete KA mit den zugehörigen Gateelektroden GA.
Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Ab­ messungen der Schichten, Vertiefungen, Vorsprüngen und Masken an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Wahl der Materialien.

Claims (13)

1. MOS-Transistor,
  • - mit einem oberen Source/Drain-Gebiet (S/DO), einem Kanalge­ biet (KA) und einem unteren Source/Drain-Gebiet (S/DU), die als Schichten übereinander gestapelt sind und einen Vor­ sprung (VO) eines Substrats (1) bilden,
  • - mit einem Gatedielektrikum (GD), das an eine erste seitli­ che Fläche (F1) des Vorsprungs (VO) angrenzt,
  • - mit einer Gateelektrode (GA), die an das Gatedielektrikum (GD) angrenzt,
  • - bei dem eine leitende Struktur (L) im Bereich des Kanalge­ biets (KA) an eine zweite seitliche Fläche (F2) des Vor­ sprungs (VO) angrenzt,
  • - bei dem die leitende Struktur (L) an die Gateelektrode (GA) angrenzt.
2. MOS-Transistor nach Anspruch 1,
  • - bei dem die erste seitliche Fläche (F1) des Vorsprungs (VO) der zweiten seitlichen Fläche (F2) des Vorsprungs (VO) ge­ genüberliegt,
  • - bei dem der Vorsprung (VO) zwei weitere seitliche Flächen aufweist, die sich gegenüberliegen,
  • - bei dem die zwei weiteren seitlichen Flächen des Vorsprungs (VO) jeweils mit einer Isolation (I) versehen sind,
  • - bei dem die leitende Struktur (L) den Vorsprung (VO) seit­ lich umgibt und durch die Isolationen (I) von den zwei wei­ teren seitlichen Flächen des Vorsprungs (VO) getrennt wird.
3. DRAM-Zellenanordnung,
  • - mit Speicherzellen, die jeweils einen MOS-Transistor mit den Merkmalen aus den Ansprüchen 1 und 2 und einen mit dem MOS-Transistor Verbundenen Kondensator aufweisen,
  • - bei der die Vorsprünge (VO) der MOS-Transistoren in Reihen und Spalten angeordnet sind,
  • - bei der die leitenden Strukturen (L) und die Gateelektroden (GA) der MOS-Transistoren, die entlang einer der Spalten angeordnet sind, Teile einer parallel zur Spalte verlaufen­ den Wortleitung (W) sind.
4. DRAM-Zellenanordnung nach Anspruch 3,
  • - bei der der Kondensator über dem Substrat (1) angeordnet ist.
5. DRAM-Zellenanordnung nach Anspruch 3,
  • - bei der ein Teil des unteren Source-/Drain-Gebiets (S/DU) unter dem Vorsprung (VO) angeordnet ist und an eine Ober­ fläche (S) des Substrats (1) angrenzt,
  • - bei der im wesentlichen parallel zueinander verlaufende Isolationsgräben (G1) vorgesehen sind, die untere Sour­ ce-/Drain-Gebiete (S/DU), die quer zu den Isolationsgräben (G1) zueinander benachbart sind, voneinander trennen,
  • - bei der im Substrat (1) zwischen zwei zueinander benachbar­ ten Isolationsgräben (G1) eine Vertiefung (V) vorgesehen ist, die mit einem Kondensatordielektrikum (KD) des Konden­ sators versehen und mit einem Speicherknoten (K) des Kon­ densators gefüllt ist,
  • - bei der der Speicherknoten (K) bei einem oberen Bereich der Vertiefung (V) an den Teil des unteren Source-/Drain-Gebiets (S/DU)angrenzt.
6. DRAM-Zellenanordnung nach Anspruch 5, bei der die Vertiefungen (V) untere Source-/Drain-Gebiete (S/DU), die entlang der Isolationsgräben (G1) zueinander be­ nachbart sind, voneinander trennen.
7. DRAM-Zellenanordnung nach Anspruch 5 oder 6,
  • - bei der weitere Isolationsgräben (G2) vorgesehen sind, die quer zu den Isolationsgräben (G1) verlaufen, die oberen Be­ reiche der Vertiefungen (V) durchtrennen und derart ver­ setzt zu den Vertiefungen (V) angeordnet sind, daß die Speicherknoten (K) bei den oberen Bereichen der Vertiefun­ gen (V) an die zugehörigen unteren Source/Drain-Gebiete (S/DU) angrenzen und ansonsten vom Substrat (1) getrennt sind.
8. DRAM-Zellenanordnung nach einem der Ansprüche 5 bis 7,
  • - bei der die Isolationsgräben (G1) jeweils entlang einer der Reihen verlaufen,
  • - bei der die erste seitliche Fläche (F1) im wesentlichen in einer Ebene liegt, in der die Richtung der Spalte liegt.
9. Verfahren zur Herstellung eines MOS-Transistors,
  • - bei dem ein Substrat (1) mit einem Vorsprung (VO) gebildet wird,
  • - bei dem im Vorsprung (VO) ein oberes Source-/Drain-Gebiet (S/DO), ein Kanalgebiet (KA) und ein unteres Source-/Drain- Gebiet (S/DU) des MOS-Transistors erzeugt werden, die als Schichten übereinander gestapelt sind,
  • - bei dem eine erste seitliche Fläche (F1) des Vorsprungs (VO) mit einem Gatedielektrikum (GD) versehen wird,
  • - bei dem eine Gateelektrode (GA) erzeugt wird, die an das Gatedielektrikum (GD) angrenzt,
  • - bei dem eine leitende Struktur (L) erzeugt wird, die an die Gateelektrode (GA) und im Bereich des Kanalgebiets (KA) an eine zweite seitliche Fläche (F2) des Vorsprungs (VO) an­ grenzt.
10. Verfahren nach Anspruch 9,
  • - bei dem der Vorsprung (VO) so erzeugt wird, daß die erste seitliche Fläche (F1) des Vorsprungs (VO) der zweiten seit­ lichen Fläche (F2) des Vorsprungs (VO) gegenüberliegt, und der Vorsprung (VO) zwei weitere seitliche Flächen aufweist, die sich gegenüberliegen,
  • - bei dem die zwei weiteren seitlichen Flächen des Vorsprungs (VO) jeweils mit einer Isolation (I) versehen werden,
  • - bei dem die leitende Struktur (L) so erzeugt wird, daß sie den Vorsprung (VO) seitlich umgibt, wobei sie durch die Isolationen (I) von den zwei weiteren seitlichen Flächen des Vorsprungs (VO) getrennt wird.
11. Verfahren nach Anspruch 10,
  • - bei dem auf dem Substrat (1) eine Hilfsschicht (H) aufge­ bracht wird,
  • - bei dem die Hilfsschicht (H) mit Hilfe einer ersten strei­ fenförmigen Maske (M1) strukturiert wird,
  • - bei dem freiliegende Teile des Substrat (1) geätzt werden, so daß mindestens ein streifenförmiger Vorsprung (VS) des Substrats (1) erzeugt wird,
  • - bei dem zur Isolierung der Gateelektrode (GA) und der lei­ tenden Struktur (L) vom Substrat (1) eine isolierende Schicht (I2) auf das Substrat (1) aufgebracht wird,
  • - bei dem das Gatedielektrikum (GD) erzeugt wird,
  • - bei dem leitendes Material abgeschieden und bis unterhalb der Hilfsschicht (H) rückgeätzt wird,
  • - bei dem mit Hilfe einer zweiten streifenförmigen Maske (M2), die quer zum streifenförmigen Vorsprung (VS) ver­ läuft, mindestens die Hilfsschicht (H), das leitende Mate­ rial, und der streifenförmige Vorsprung (VS) so geätzt wer­ den, daß aus dem streifenförmigen Vorsprung (VS) der Vor­ sprung (VO) erzeugt wird,
  • - bei dem isolierendes Material abgeschieden wird, so daß es an die zwei weiteren seitlichen Flächen des Vorsprungs (VO) angrenzt,
  • - bei dem mit Hilfe einer dritten Maske (M3), die die struk­ turierte Hilfsschicht (H) in einem Bereich der zweiten seitlichen Fläche (F2) des Vorsprungs (VO) nicht bedeckt, freiliegende Teile der Hilfsschicht (H) entfernt werden,
  • - bei dem die Hilfsschicht (H) durch Spacer (SP) vergrößert wird, indem Material abgeschieden und rückgeätzt wird, so daß die Spacer (SP) im Bereich der ersten seitlichen Fläche (F1) des Vorsprungs (VO) auf leitendem Material, in Berei­ chen der zwei weiteren seitlichen Flächen auf dem isolie­ renden Material und im Bereich der zweiten seitlichen Flä­ che (F2) auf dem Vorsprung (VO) angeordnet sind,
  • - bei dem selektiv zur Hilfsschicht (H) das isolierende Mate­ rial und das leitende Material geätzt werden, bis die iso­ lierende Schicht (I2) freigelegt wird, so daß aus dem lei­ tenden Material unter der Hilfsschicht (H) die Gateelektro­ de (GA) gebildet wird, aus dem isolierenden Material unter der Hilfsschicht (H) die Isolierungen (I) gebildet werden und die zweite seitliche Fläche (F2) des Vorsprungs (VO) freigelegt wird,
  • - bei dem leitendes Material abgeschieden und rückgeätzt wird, so daß die leitende Struktur (L) erzeugt wird.
12. Verfahren zur Herstellung einer DRAM-Zellenanordnung,
  • - bei dem Speicherzellen erzeugt werden, die jeweils einen mit einem Verfahren nach Anspruch 10 erzeugten MOS- Transistor und einen damit verbundenen Kondensator aufwei­ sen,
  • - bei dem die erste streifenförmige Maske (M1) mehrere im we­ sentlichen parallel zueinander verlaufende Streifen auf­ weist, so daß mehrere streifenförmige Vorsprünge (VS) er­ zeugt werden,
  • - bei dem die zweite Maske (M2) mehrere im wesentlichen par­ allel zueinander und quer zu den Streifen der ersten Maske (M1) verlaufende Streifen aufweist, so daß mehrere Vor­ sprünge (VO) der MOS-Transistoren erzeugt werden, die in Reihen und Spalten angeordnet sind,
  • - bei dem nach Abscheiden und Rückätzen des leitenden Materi­ als zur Erzeugung der leitenden Strukturen (L) das leitende Material mit Hilfe einer vierten streifenförmigen Maske (M4), deren Streifen breiter als die Vorsprünge (VO) sind und jeweils die Vorsprünge (VO), die entlang einer der Spalten zueinander benachbart sind, bedecken, strukturiert wird, so daß parallel zu den Spalten verlaufene Wortleitun­ gen (W) erzeugt werden, die aus den leitenden Strukturen (L) und den Gateelektroden (GA) der MOS-Transistoren beste­ hen.
13. Verfahren nach Anspruch 12,
  • - bei dem das untere Source-/Drain-Gebiet (S/DU) so erzeugt wird, daß ein Teil des unteren Source-/Drain-Gebiets (S/DU) unter dem Vorsprung (VO) angeordnet ist und an eine Ober­ fläche (S) des Substrats (1) angrenzt,
  • - bei dem bei der Erzeugung der Vorsprünge (VO) auch das Sub­ strat (1) geätzt wird, so daß quer zu den Wortleitungen (W) verlaufende Isolationsgräben (G1) erzeugt werden, die unte­ re Source-/Drain-Gebiete (S/DU), die quer zu den Isolations­ gräben (G1) zueinander benachbart sind, voneinander tren­ nen,
  • - bei dem im Substrat (1) zwischen zwei zueinander benachbar­ ten Isolationsgräben (G1) eine Vertiefung (V) erzeugt wird, die mit einem Kondensatordielektrikum (KD) des Kondensators versehen und mit einem Speicherknoten (K) des Kondensators gefüllt ist, der bei einem oberen Bereich der Vertiefung (V) an den Teil des unteren Source-/Drain-Gebiets (S/DU) an­ grenzt,
  • - bei dem nach Erzeugung der Kondensatoren die Wortleitungen (W) mit Hilfe der vierten streifenförmigen Maske (M4) so erzeugt werden, daß weitere Isolationsgräben (G2) erzeugt werden, die quer zu den Isolationsgräben (G1) verlaufen, die oberen Bereiche der Vertiefungen (V) durchtrennen und derart versetzt zu den Vertiefungen (V) angeordnet sind, daß die Speicherknoten (K) bei den oberen Bereichen der Vertiefungen (V) an die zugehörigen unteren Source-/Drain- Gebiete (S/DU) angrenzen.
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