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Die
Erfindung betrifft ein Verfahren zur Herstellung eines MOS-Transistors
und einer DRAM-Zellenanordnung
mit einem solchen MOS-Transistor.
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MOS-Transistoren
werden derzeit meist in einer planaren Siliziumtechnologie realisiert,
bei der Source, Kanal und Drain lateral angeordnet sind. Die erreichbaren
Kanallängen
sind dabei abhängig
vom Auflösungsvermögen der
verwendeten optischen Lithographie und von Toleranzen bei der Strukturierung und
Justierung.
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MOS-Transistoren
werden beispielsweise in DRAM-Zellenanordnungen,
das heißt
Speicherzellen-Anordnungen mit dynamischem, wahlfreiem Zugriff verwendet.
Als Speicherzelle einer DRAM-Zellenanordnung wird derzeit fast ausschließlich eine sogenannte
Ein-Transistor-Speicherzelle eingesetzt, die einen MOS-Transistor
und einen Kondensator umfaßt.
Die Information der Speicherzelle ist in Form einer Ladung auf dem
Kondensator gespeichert. Der Kondensator ist mit dem Transistor
so verbunden, daß bei
Ansteuerung des Transistors über
eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen
werden kann.
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Es
wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen,
die eine hohe Packungsdichte aufweist. Dazu ist es vorteilhaft,
den MOS-Transistor als vertikalen Transistor, bei dem Source, Kanalbereich
und Drain übereinander
angeordnet sind, auszugestalten. Ein solcher MOS-Transistor kann
einen kleinen Platzbedarf unabhängig von
einer Kanallänge
aufweisen.
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Ein
solcher MOS-Transistor ist zum Beispiel aus L. Risch et al "Vertical MOS Transistors
with 70 nm Channel Lengths", ESSDERC
(1995), Proceedings of the European Solid State Device Research Conference
(ESSDERC), Gil-Sur-Yette, Frankreich, Seiten 101 bis 104, bekannt.
Das untere Source/Drain-Gebiet des MOS-Transistors grenzt an eine Oberfläche eines
Substrats an. Auf dem unteren Source-/Drain-Gebiet sind ein Kanalgebiet
und ein oberes Source-/Drain-Gebiet angeordnet, die einen Vorsprung
des Substrats bilden. Der Vorsprung ist mit einem Gatedielektrikum
versehen. Eine Gateelektrode des MOS-Transistors umgibt den Vorsprung seitlich.
Nachteilig an einem solchen MOS-Transistor ist insbesondere das
vom Substrat isolierte Kanalgebiet, in dem sich Ladungsträger ansammeln
und die Einsatzspannung verändern
können.
Dies führt
zu den sogenannten Floating-Body-Effekten.
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Die
Druckschrift
US 5,907,170 betrifft
einen DRAM mit Open-Bitline-Konzept,
wobei eine Speicherzelle einen vertikalen Auswahltransistor und
einen Grabenkondensator umfasst. Der Auswahltransistor ist in einem
Pillar gebildet, der eine Schichtfolge aus unterem Source/Drain-Gebiet,
Bodygebiet und oberen Source/Drain-Gebiet umfasst. An einer Seite
des Pillars ist ein Gate angeordnet, welches den Transistor steuert.
Auf der gegenüberliegenden Seite
ist an dem Bodygebiet ein Bodykontakt angeordnet, der mit einer
Body-Leitung verbunden ist. Das Gate ist mit einer Wortleitung verbunden.
Die Wortleitung und die Body-Leitung werden nun separat durch das
gesamte Zellenfeld geführt
und sind mit einem Row-Dekoder verbunden, der die Wortleitung und
die Body-Leitung ansteuert.
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Aus
der Druckschrift
US 5,559,368 sind MOS-Feldeffekttransistoren
bekannt, die mit einer dynamischen Einsatzspannung ausgebildet sind. Hierzu
werden der Bodykontakt und das Gate elektrisch miteinander verbunden,
so dass sehr niedrige Einsatzspannungen realisiert werden können. Um dies
durchzu führen,
werden bei dem in der Druckschrift gezeigten planaren Feldeffekttransistoren
am Ende der Kanalweite leitende Verbindungen gebildet, die einen
elektrisch leitenden Kontakt zwischen dem Gate und dem Bodygebiet
realisieren.
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Aus
S. Assaderaghi et al., "Dynamic
Threshold-Voltage MOSFET (DTMOS) for Ultra-Low Voltage VLSI", IEEE Transactions
on Electron Devices, Vol. 44, No. 3, (1997), 414, ist ein planarer MOS-Transistor
bekannt, bei dem das Kanalgebiet elektrisch mit der Gateelektrode
des MOS-Transistors verbunden ist. (Mit Kanalgebiet ist hier und
im folgenden eigentlich das Body des MOS-Transistors gemeint, d.h.
das Halbleitermaterial, das an ein Source/Drain-Gebiet und an den
Kanal des Transistors angrenzt und von einem zum Leitfähigkeitstyp
des Source/Drain-Gebiet entgegengesetzten Leitfähigkeitstyp dotiert ist. Es
wird also nicht der Kanal selber mit der Gateelektrode elektrisch
verbunden.) Die Verbindung hat eine variable Einsatzspannung eines Transistors
zur Folge. Generell hängt
die Einsatzspannung eines Transistors vom Spannungsunterschied zwischen
einem Source-/Drain-Gebiet und dem Kanalgebiet ab. Wird der offenbarte
MOS-Transistor nicht angesteuert, was in der Regel bedeutet, daß an der
Gateelektrode und wegen der Verbindung auch am Kanalgebiet 0 Volt
anliegt, so ist der Spannungsunterschied zwischen dem Source-/Drain-Gebiet und dem Kanalgebiet
größer als
wenn der MOS-Transistor angesteuert wird, was bedeutet, daß an der
Gateelektrode und damit dem Kanalgebiet die Betriebsspannung anliegt.
Die Einsatzspannung des MOS-Transistors ist folglich bei Nichtansteuerung größer als
bei Ansteuerung. Die große
Einsatzspannung bei Nichtansteuerung des MOS-Transistors bewirkt
besonders geringe Leckströme.
Die kleine Einsatzspannung bei Ansteuerung des MOS-Transistors ermöglicht den
Einsatz einer niedrigen Betriebsspannung.
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Der
Erfindung liegt das Problem zugrunde, ein Verfahren zur Herstellung
ein MOS-Transistors anzugeben,
der als vertikaler Transistor ausgestaltet ist und bei dem Floating-Body-Effekte
vermieden werden. Sowie ein Verfahren zur Herstellung einer DRAM-Zellenanordnung,
bei der ein solcher MOS-Transistor eingesetzt wird.
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Das
Problem wird gelöst
durch das Verfahren nach den Merkmalen des Patentanspruchs 1.
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Das
Problem wird ferner gelöst
durch ein Verfahren zur Herstellung einer DRAM-Zellenanordnung nach
den Merkmalen des Patentanspruchs 4.
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Da
das Kanalgebiet elektrisch über
die leitende Struktur mit der Gateelektrode verbunden ist, können im
Kanalgebiet er zeugte Ladungsträger
abfließen.
Floating-Body-Effekte werden dadurch vermieden.
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Der
MOS-Transistor weist außerdem
eine variable Einsatzspannung auf, was ebenfalls auf die Verbindung
des Kanalgebiets mit der Gateelektrode zurückzuführen ist. Wird der MOS-Transistor nicht angesteuert,
ist eine Spannungsdifferenz zwischen dem Kanalgebiet und einem der
Source-/Drain-Gebiete besonders hoch, so daß der MOS-Transistor eine besonders
hohe Einsatzspannung aufweist, was zu weniger Leckströmen führt. Wird
der MOS-Transistor angesteuert, so ist eine Spannungsdifferenz zwischen
dem Kanalgebiet und dem Source-/Drain-Gebiet kleiner, so daß der MOS-Transistor eine
kleinere Einsatzspannung aufweist und mit einer kleinen Betriebsspannung
betrieben werden kann.
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Der
Vorsprung kann beispielsweise einen viereckigen horizontalen Querschnitt,
das heißt
einen zu einer Oberfläche
des Substrats parallelen Querschnitt, aufweisen. Der Querschnitt
kann beispielsweise rechteckig oder quadratisch sein. Der horizontale
Querschnitt kann jedoch auch beliebige andere Formen annehmen. Beispielsweise
ist der horizontale Querschnitt eine Ellipse oder ein Kreis. In
diesem Fall gehen die erste seitliche Fläche und die zweite seitliche
Fläche
ohne Kanten ineinander über.
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Ist
der horizontale Querschnitt des Vorsprungs viereckig, so liegt die
erste seitliche Fläche des
Vorsprungs vorzugsweise der zweiten seitlichen Fläche des
Vorsprungs gegenüber,
damit die leitende Struktur den Kanal nicht kontaktiert. Die leitende Struktur
kann den Vorsprung seitlich umgeben. Um die leitende Struktur von
zwei weiteren seitlichen Flächen
des Vorsprungs zu trennen, werden die zwei weiteren Flächen, die
sich gegenüberliegen,
jeweils mit einer Isolation versehen.
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Damit
der MOS-Transistor einen besonders kleinen Platzbedarf aufweist,
ist es vorteilhaft, den MOS-Transistor folgendermaßen herzustellen:
Der
Vorsprung wird mit Hilfe einer strukturierten Hilfsschicht, die
als Maske dient, erzeugt. Dazu wird das Substrat selektiv zur Hilfsschicht
geätzt.
Das Gatedielektrikum wird so erzeugt, daß es mindestens an die erste
seitliche Fläche
des Vorsprungs angrenzt. Vor oder nach Erzeugung des Gatedielektrikums
wird isolierendes Material so abgeschieden, daß das isolierende Material
an die zwei weiteren seitlichen Flächen des Vorsprungs angrenzt.
Es wird leitendes Material so abgeschieden, daß das leitende Material an die
mit dem Gatedielektrikum versehene erste seitliche Fläche angrenzt.
Für das
Verfahren ist es unwesentlich, ob an der zweiten seitlichen Fläche des
Vorsprungs isolierendes Material oder leitendes Material angrenzt
und ob die zweite seitliche Fläche
mit dem Gatedielektrikum versehen wird. Wie weiter unten erläutert, ist
es zur Prozeßvereinfachung
vorteilhaft, wenn leitendes Material an die mit dem Gatedielektrikum
versehene zweite seitliche Fläche
des Vorsprungs angrenzt. Anschließend wird ein horizontaler Querschnitt
der strukturierten Hilfsschicht von der zweiten seitlichen Fläche des
Vorsprungs her verkleinert. Dies kann mit Hilfe einer Maske erfolgen,
die versetzt zur strukturierten Hilfsschicht angeordnet wird und
mit der die Hilfsschicht geätzt
wird. Anschließend
wird die Hilfsschicht durch Spacer wieder vergrößert, in dem Material abgeschieden
und rückgeätzt wird.
Die zuvor erfolgte Verkleinerung der strukturierten Hilfsschicht
und die Dicke der Spacer sind derart aufeinander abgestimmt, daß der Spacer im
Bereich der zweiten seitlichen Fläche ausschließlich auf
dem Vorsprung und nicht auf dem daran angrenzenden Material angeordnet
ist. Der Spacer im Bereich der ersten seitlichen Fläche des
Vorsprungs ist auf dem leitenden Material angeordnet. Die Spacer
in den Bereichen der zwei weiteren seitlichen Flächen sind auf dem isolierenden
Material angeordnet. Die durch die Spacer vergrößerte Hilfsschicht dient als
Maske bei einem Ätzschritt,
bei dem das isolierende Material und das leitende Material geätzt werden.
Aus dem leitenden Material unter dem Spacer im Bereich der ersten
seitlichen Fläche
des Vorsprungs wird dadurch die Gateelektrode gebildet. Aus dem
isolierenden Material unter den Spacern in den Bereichen der zwei
weiteren seitlichen Flächen des
Vorsprungs werden die Isolierungen gebildet. Die zweite seitliche
Fläche
des Vorsprungs wird beim Ätzprozeß freigelegt,
da der Spacer im Bereich der zweiten seitlichen Fläche des
Vorsprungs ausschließlich
auf dem Vorsprung angeordnet ist. Anschließend wird leitendes Material
abgeschieden und rückgeätzt, so
daß die
leitende Struktur erzeugt wird.
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Das
Abscheiden des leitenden Materials nach Erzeugung der Gateelektrode
und das Abscheiden des isolierenden Materials kann wie folgt erfolgen:
Auf
dem Substrat wird die Hilfsschicht aufgebracht. Die Hilfsschicht
wird mit Hilfe einer ersten streifenförmigen Maske strukturiert.
Freiliegende Teile des Substrats werden mit Hilfe der ersten Maske
geätzt,
so daß mindestens
ein streifenförmiger
Vorsprung des Substrats erzeugt wird. Zur Isolierung der Gateelektrode
und der leitenden Struktur vom Substrat wird eine isolierende Schicht
auf das Substrat aufgebracht. Anschließend wird das Gatedielektrikum
erzeugt. Das leitende Material wird abgeschieden und bis unterhalb
der Hilfsschicht rückgeätzt. Mit
Hilfe einer zweiten streifenförmigen
Maske, die quer zum streifenförmigen
Vorsprung verläuft,
wird mindestens die Hilfsschicht, das leitende Material und der
streifenförmige
Vorsprung so geätzt,
daß aus
dem streifenförmigen
Vorsprung der Vorsprung erzeugt wird. Nach diesem Prozeßschritt
grenzen an die erste seitliche Fläche und an die zweite seitliche
Fläche
des Vorsprungs das Gatedielektrikum und daran das leitende Material
an. Die zwei weiteren seitlichen Flächen des Vorsprungs liegen
frei. Anschließend
wird das isolierende Material abgeschieden, so daß es an die
zwei weiteren seitlichen Flächen
des Vorsprungs an grenzt. Anschließend wird, wie oben beschrieben, die
strukturierte Hilfsschicht mit Hilfe der Maske, die im folgenden
als „dritte
Maske" bezeichnet
wird, weiter verkleinert.
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Es
liegt im Rahmen der Erfindung, nach Erzeugung des streifenförmigen Vorsprungs
und vor Erzeugung des Vorsprungs das isolierende Material abzuscheiden,
und nach Erzeugung des Vorsprungs das Gatedielektrikum und das leitende
Material abzuscheiden.
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Um
zu gewährleisten,
daß die
dritte Maske die strukturierte Hilfsschicht in den Bereichen der zwei
weiteren seitlichen Flächen
des Vorsprungs bedeckt, kann die Maske streifenförmig sein und der ersten Maske
entsprechen aber versetzt zur ersten Maske liegen.
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Der
MOS-Transistor kann in einer DRAM-Zellenanordnung verwendet werden.
Die DRAM-Zellenanordnung weist Speicherzellen auf, die jeweils einen
MOS-Transistor mit den oben beschriebenen Merkmalen und einen mit
dem MOS-Transistor verbundenen Kondensator aufweisen. Die Vorsprünge der
MOS-Transistoren sind in Reihen und Spalten angeordnet. Die leitenden
Strukturen und die Gateelektroden der MOS-Transistoren, die entlang
einer der Spalten angeordnet sind, sind Teile einer parallel zur
Spalte verlaufenden Wortleitung.
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Eine
solche DRAM-Zellenanordnung kann mit folgendem Verfahren, das ebenfalls
das Problem löst,
das der Erfindung zugrunde liegt, erzeugt werden:
Die erste
streifenförmige
Maske weist mehrere im wesentlichen parallel zueinander verlaufende
Streifen auf, so daß mehrere
streifenförmige
Vorsprünge erzeugt
werden. Auch die zweite Maske weist mehrere im wesentlichen parallel
zueinander verlaufende Streifen auf, die quer zu den Streifen der
ersten Maske verlaufen, so daß die
Vorsprünge
aus den streifenförmi gen
Vorsprüngen
erzeugt werden. Die Wortleitungen können erzeugt werden, indem
nach Abscheiden und Rückätzen des
leitenden Materials zur Erzeugung der leitenden Strukturen das leitende
Material mit Hilfe einer vierten streifenförmigen Maske, deren Streifen
breiter als die Vorsprünge
sind und jeweils die Vorsprünge,
die entlang einer der Spalten zueinander benachbart sind, bedecken,
strukturiert wird, so daß die
Wortleitungen aus den leitenden Strukturen und den Gateelektroden
der MOS-Transistoren bestehen.
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Die
leitenden Strukturen grenzen in Richtung der Spalten aneinander
an.
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Das
untere Source-/Drain-Gebiet kann so ausgestaltet sein, daß ein Teil
des unteren Source-/Drain-Gebietes seitlich unter dem Vorsprung
herausragt und an eine Oberfläche
des Substrats angrenzt. Ein solches unteres Source-/Drain-Gebiet kann
leichter mit dem Kondensator verbunden werden.
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Der
Kondensator ist z.B. über
dem Substrat angeordnet.
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Alternativ
ist im Substrat eine Vertiefung vorgesehen, die mit einem Kondensatordielektrikum
des Kondensators versehen und mit einem Speicherknoten des Kondensators
gefüllt
ist. Das Kondensatordielektrikum bedeckt Flächen der Vertiefung nicht vollständig, damit
der Speicherknoten bei einem oberen Bereich der Vertiefung an den
Teil des unteren Source-/Drain-Gebietes,
der unter dem Vorsprung angeordnet ist, angrenzen kann.
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Damit
untere Source-/Drain-Gebiete verschiedener MOS-Transistoren voneinander getrennt sind,
sind im wesentlichen parallel zueinander verlaufende Isolationsgräben vorgesehen,
die die unteren Source-/Drain-Gebiete, die quer zu den Isolationsgräben zueinander
benachbart sind, voneinander trennen. Die Vertiefung ist zwischen
zwei zueinander benachbarten Iso lationsgräben angeordnet. Die Vertiefung
kann vor oder nach Erzeugung der Isolationsgräben erzeugt werden.
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Die
Isolationsgräben
werden zur Prozeßvereinfachung
vorzugsweise bei der Erzeugung der Vorsprünge erzeugt. Dazu wird bei
der Erzeugung der Vorsprünge
aus den streifenförmigen
Vorsprüngen auch
das Substrat geätzt.
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Die
Vertiefungen der Kondensatoren der Speicherzellen können die
unteren Source-/Drain-Gebiete, die entlang der Isolationsgräben zueinander
benachbart sind, voneinander trennen.
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Alternativ
sind weitere Isolationsgräben
vorgesehen, die quer zu den Isolationsgräben verlaufen.
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Die
unteren Source-/Drain-Gebiete können durch
Strukturierung einer dotierten Schicht im Substrat erzeugt werden.
Die Strukturierung erfolgt durch die Erzeugung der Isolationsgräben und
der Vertiefungen bzw. der weiteren Isolationsgräben. Die dotierte Schicht kann
z.B. durch tiefe Implantation des Substrats vor Erzeugung der Vorsprünge erzeugt werden.
Alternativ wird die dotierte Schicht durch Epitaxie erzeugt.
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Damit
der Speicherknoten nur an das zugehörige untere Source/Drain-Gebiet
und nicht an ein weiteres unteres Source/Drain-Gebiet einer benachbarten
Speicherzelle angrenzt, kann das Kondensatordielektrikum oder eine
isolierende Schutzschicht derart erzeugt werden, daß es bzw.
sie nur im Bereich des zugehörigen
unteren Source-/Drain-Gebietes eine Aussparung aufweist, bei der
der Speicherknoten an das untere Source-/Drain-Gebiet angrenzt. Zur
Erzeugung eines solchen Kondensatordielektrikums bzw. einer solchen
isolierenden Schutzschicht bedeckt das Kondensatordielektrikum bzw.
die isolierende Schutzschicht zunächst den vollständigen oberen
Bereich der Vertiefung. Mit Hilfe einer Maske, die einen Teil des
oberen Bereichs bedeckt, wird das Kondensatordielektrikum bzw. die
isolierende Schutzschicht geätzt,
so daß die
Ausspa rung nur im Bereich des zugehörigen unteren Source-/Drain-Gebietes erzeugt
wird.
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Alternativ
kann der Speicherknoten zunächst im
gesamten oberen Bereich an das Substrat angrenzen, so daß er auch
das untere Source-/Drain-Gebiet des MOS-Transistors einer benachbarten
Speicherzelle angrenzt. Die weiteren Isolationsgräben werden
anschließend
so erzeugt, daß sie die
oberen Bereiche der Vertiefungen durchtrennen aber versetzt zu den
Vertiefungen angeordnet sind, so daß die Speicherknoten bei den
oberen Bereichen der Vertiefungen nur an die zugehörigen unteren Source-/Drain-Gebiete
angrenzen.
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Zur
Prozeßvereinfachung
ist es vorteilhaft, wenn die weiteren Isolationsgräben bei
der Erzeugung der Wortleitungen erzeugt werden. Dazu wird das leitende
Material zur Erzeugung der leitenden Strukturen bzw. der Wortleitungen
mit Hilfe einer vierten streifenförmigen Maske strukturiert,
wobei zusätzlich
zum leitenden Material die isolierende Schicht, das Substrat, der
Speicherknoten und das Kondensatordielektrikum bzw. die Schutzschicht
geätzt
werden.
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Beim
beschriebenen Verfahren werden die Isolationsgräben so erzeugt, daß sie entlang
der Reihen verlaufen. Die erste seitliche Fläche des Vorsprungs liegt dabei
im wesentlichen in einer Ebene, in der die Richtung der Spalte liegt.
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Es
liegt jedoch im Rahmen der Erfindung, die Isolationsgräben so zu
erzeugen, daß sie
jeweils entlang einer der Spalten verlaufen.
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Eine
davon unabhängige
Alternative besteht darin, die DRAM-Zellenanordnung so zu erzeugen, daß die erste
seitliche Fläche
des Vorsprungs im wesentlichen in einer Ebene liegt, in der die
Richtung der Reihe liegt.
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Zur
Erhöhung
der Packungsdichte ist es vorteilhaft, wenn die Vorsprünge einen
horizontalen Querschnitt aufweisen, der quadratisch ist mit einer Seitenlänge, die
der minimalen in der verwendeten Technologie herstellbaren Strukturgröße F entspricht.
Auch die Isolationsgräben
weisen vorzugsweise eine Breite auf, die der minimalen Strukturgröße F entspricht.
Dasselbe gilt für
die Breite der weiteren Isolationsgräben.
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Das
obere Source-/Drain-Gebiet kann aus einer weiteren dotierten Schicht
erzeugt werden, die bei der Erzeugung des Vorsprungs strukturiert
wird. Die weitere dotierte Schicht kann durch Implantation oder
durch Epitaxie erzeugt werden. Das obere Source/Drain-Gebiet kann
nach Erzeugung des Vorsprungs durch Implantation erzeugt werden.
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Im
folgenden wird ein Ausführungsbeispiel der
Erfindung anhand der Figuren näher
erläutert.
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1 zeigt
eine Aufsicht auf ein Substrat, in der Vertiefungen, eine erste
Maske und streifenförmige
Vorsprünge
dargestellt sind.
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2 zeigt
einen Querschnitt durch das Substrat, nachdem die Vertiefungen,
ein Kondensatordielektrikum von Kondensatoren, Speicherknoten von
Kondensatoren, die streifenförmigen
Vorsprünge,
eine Hilfsschicht, eine isolierende Schicht, ein Gatedielektrikum
von MOS-Transistoren
und eine Schicht aus Polysilizium erzeugt wurden.
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3 zeigt
die Aufsicht auf 1, nachdem eine zweite Maske,
Isolationsgräben,
Vorsprünge und
obere Source/Drain-Gebiete (in 4a dargestellt)
erzeugt wurden.
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4a zeigt
den Querschnitt aus 2, nach den Prozeßschritten
aus 3 und nachdem eine dritte Maske (in 4b dargestellt),
Spacer, Gateelektroden der MOS-Transistoren und Isolationen (in 6a dargestellt)
erzeugt wurden.
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4b zeigt
die Aufsicht aus 3 nach den Prozeßschritten
aus 4a. In der Aufsicht sind die Spacer, die Hilfsschicht
und die Isolationsgräben dargestellt.
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5 zeigt
den Querschnitt aus 4a, nachdem eine weitere isolierende
Schicht, eine erste leitende Schicht und eine zweite leitende Schicht
erzeugt wurden.
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6a zeigt
die Aufsicht aus 4b, nachdem eine vierte Maske,
weitere Isolationsgräben,
untere Source/Drain-Gebiete
der MOS-Transistoren, leitende Strukturen Wortleitungen und ein
Zwischenoxid erzeugt wurden. In der Aufsicht sind die Vorsprünge, die
Isolationen, die Gateelektroden, die Wortleitungen und die weiteren
Isolationsgräben
dargestellt.
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6b zeigt
den Querschnitt aus 5 nach den Prozeßschritten
aus 6a.
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Die
Figuren sind nicht maßstabsgetreu.
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Im
Ausführungsbeispiel
ist ein Substrat 1 aus Silizium vorgesehen. Das Substrat 1 weist
eine ca. 200 nm dicke untere dotierte Schicht U und eine ca. 100
nm dicke obere dotierte Schicht 0 auf, die n-dotiert sind und eine
Dotierstoffkonzentration von ca. 1019 cm-3 aufweisen. Das übrige Substrat 1 ist
im wesentlichen p-dotiert und weist eine Dotierstoffkonzentration
von ca. 1017 cm-3 auf.
Die untere Schicht U weist einen Abstand von ca. 300 nm zur oberen Schicht
0 auf.
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Es
wird eine ca. 150 nm dicke Hilfsschicht H erzeugt, indem Siliziumnitrid
in einer Dicke von ca. 150 nm abgeschieden wird.
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Durch
maskiertes Ätzen
werden im Substrat 1 ca. 7μm tiefe Vertiefungen V erzeugt,
die in Spalten und Reihen angeordnet sind (siehe 1).
Die Vertiefungen V weisen einen horizontalen Querschnitt auf, der
im wesentlichen kreisförmig
ist und einen Durchmesser von ca. 150 nm aufweist. Entlang einer Spalte
zueinander benachbarter Vertiefungen V weist einen Abstand von ca.
150 nm voneinander auf. Entlang einer Reihe zueinander benachbarter
Vertiefungen V weisen einen Abstand von ca. 300 nm voneinander auf.
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In
den Vertiefungen V wird ein Kondensatordielektrikum KD von Kondensatoren
erzeugt, indem Siliziumnitrid in einer Dicke von 4nm abgeschieden wird
und anschließend
ca. 2nm tief aufoxidiert wird. Anschließend werden untere Bereiche
der Vertiefungen V durch Abscheiden von dotiertem Polysilizium und
Rückätzen gefüllt. Freiliegende
Teile des Kondensatordielektrikums werden entfernt, so daß obere Bereiche
der Vertiefungen V nicht mit dem Kondensatordielektrikum KD versehen
sind.
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Durch
Abscheiden von weiterem dotiertem Polysilizium werden die Vertiefungen
V vollständig gefüllt. In
den oberen Bereichen der Vertiefungen V grenzt das dotierte Polysilizium
an das Substrat 1 an. Das dotierte Polysilizium in den
Vertiefungen V bildet Speicherknoten K der Kondensatoren (siehe 2).
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Mit
Hilfe einer ersten streifenförmigen
Maske M1 aus Photolack, deren Streifen ca. 150 nm breit sind, parallel
zu den Spalten verlaufen und einen Abstand von ca. 300 nm voneinander
aufweisen, wird die Hilfsschicht H strukturiert (siehe 1 und 2).
Die Streifen der ersten Maske M1 weisen einen Abstand von ca. 75nm
von den Vertiefungen V auf.
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Die
strukturierte Hilfsschicht H dient als Maske bei einem Ätzschritt,
bei dem Polysilizium und das Substrat selektiv zu Siliziumnitrid
geätzt
werden, so daß streifenförmige Vorsprünge VS erzeugt
werden (siehe 1 und 2). Die
streifenförmigen
Vorsprünge
VS sind ca. 450 nm hoch. In einem HDP (High-density-plasma)-Verfahren
wird SiO2 nicht-konform abgeschieden und
anschließend
isotrop geätzt,
so daß auf
einer Oberfläche
S des Substrats 1 eine ca. 50 nm dicke isolierende Schicht
I1 erzeugt wird (siehe 2).
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Durch
thermische Oxidation wird an seitlichen Flächen der streifenförmigen Vorsprünge VS ein
Gatedielektrikum GD von MOS-Transistoren erzeugt (siehe 2).
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Anschließend wird
in situ n-dotiertes Polysilizium in einer Dicke von ca. 500 nm abgeschieden, durch
chemisch-mechanisches
Polieren planarisiert und dann rückgeätzt, so
daß eine
ca. 250 nm dicke Schicht P aus Polysilizium erzeugt wird (siehe 2).
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Mit
Hilfe einer zweiten streifenförmigen
Maske M2 aus Photolack, deren Streifen ca. 150 nm breit sind, einen
Abstand von ca. 150 nm voneinander aufweisen, entlang der Reihen
verlaufen und die Vertiefungen V bedecken, wird Siliziumnitrid,
Silizium, Polysilizium und SiO2 geätzt (siehe 3).
Dadurch werden Isolationsgräben
G1 erzeugt, die von der Oberfläche
S des ersten Substrats 1 aus ca. 250 nm tief in das Substrat 1 hineinreichen
und folglich die untere dotierte Schicht U durchtrennen. Dabei wird auch
die Hilfsschicht H strukturiert. Ferner werden aus den streifenförmigen Vorsprüngen VS
Vorsprünge
VO erzeugt, die einen horizontalen, das heißt parallel zur Oberfläche S des
ersten Substrats 1 verlaufenden quadratischen Querschnitt
aufweist mit einer Seitenlänge
von ca. 150 nm. Die Vorsprünge
VO sind in Reihen und Spalten angeordnet (siehe 3).
Die Vorsprünge
VO, die entlang einer Spalte zueinander benachbart sind, weisen
einen Abstand von ca. 150 nm voneinander auf und werden durch die
Isolationsgräben
G1 voneinander getrennt.
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Die
Vorsprünge
VO, die entlang einer Reihe zueinander benachbart sind, weisen einen
Abstand von ca. 300 nm voneinander auf. Entlang einer Reihe sind
die Vertiefungen V und die Vorsprünge VO alternierend nebeneinander
angeordnet. Die Vorsprünge VO
weisen jeweils eine erste seitliche Fläche F1 und eine gegenüberliegende
zweite seitliche Fläche
F2 auf, an denen das Gatedielektrikum GD und daran die Schicht aus
Polysilizium P angrenzen. Die Vorsprünge VO weisen ferner zwei weitere
sich gegenüberliegende
seitliche Flächen
auf, an die das SiO2 in den Isolationsgräben G1 angrenzen.
Die ersten seitlichen Flächen
F1 der Vorsprünge
VO liegen im wesentlichen jeweils in einer Ebene, in der die Richtung der
zugehörigen
Spalte liegt.
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Aus
der oberen dotierten Schicht 0 werden obere Source/Drain-Gebiete
S/DO der MOS-Transistoren erzeugt (siehe 4a) .
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Die
Isolationsgräben
G1 werden mit SiO2 gefüllt, indem SiO2 in
einer Dicke von ca. 100 nm abgeschieden und chemisch-mechanisch planarisiert wird,
bis die Hilfsschicht H freigelegt wird.
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Mit
Hilfe einer dritten streifenförmigen
Maske M3 aus Photolack, die der ersten Maske M1 entspricht und derart
versetzt zur ersten Maske M1 ist, daß sie die strukturierte Hilfsschicht
H teilweise bedeckt, werden freiliegende Teile der Hilfsschicht
H mit zum Beispiel CHF3 entfernt (siehe 4a und 4b).
Die strukturierte Hilfsschicht H wird dadurch weiter verkleinert.
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Anschließend wird
die Hilfsschicht H durch Spacer SP vergrößert. Die Spacer SP werden
erzeugt, indem Siliziumnitrid in einer Dicke von ca. 30 nm abgeschieden
und rückgeätzt wird.
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Die
Spacer SP, die in Bereichen der ersten seitlichen Flächen F1
der Vorsprünge
VO angeordnet sind, sind auf der Schicht aus Polysilizium P angeordnet
(siehe 4a). Die Spacer SP, die in den
Bereichen der zweiten seitlichen Flächen F2 der Vorsprünge VO angeordnet
sind, sind auf den Vorsprüngen VO
angeordnet (siehe 4a). Die Spacer SP, die in Bereichen
der weiteren seitlichen Flächen
der Vorsprünge
VO angeordnet sind, sind auf dem SiO2 in den
Isolationsgräben
G1 angeordnet (siehe 4b).
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Anschließend wird
mit Hilfe der durch die Spacer SP vergrößerten Hilfsschicht H als Maske SiO2 ca. 400 nm tief geätzt. Dadurch werden unterhalb
der Spacer SP, die in den Bereichen der weiteren seitlichen Flächen der
Vorsprünge
VO angeordnet sind, Isolationen I erzeugt (siehe 6a).
In den Isolationsgräben
G1 ist das SiO2 in einer Dicke von ca. 300
nm noch übrig.
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Anschließend wird
mit Hilfe der durch die Spacer SP vergrößerten Hilfsschicht H als Maske
die Schicht aus Polysilizium P geätzt, bis die isolierende Schicht
I1 freigelegt wird. Dadurch entstehen unter den Spacern SP, die
in den Bereichen der ersten seitlichen Flächen F1 der Vorsprünge VO angeordnet sind,
Gateelektroden GA der MOS-Transistoren (siehe 4a und 6a).
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Durch
isotropes Ätzen
mit zum Beispiel HF wird das Gatedielektrikum GD an den zweiten
seitlichen Flächen
F2 der Vorsprünge
VO entfernt.
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Zur
Erzeugung einer ca. 400 nm dicken weiteren isolierenden Schicht
I2 wird SiO2 in einer Dicke von ca. 50 nm
abgeschieden und rückgeätzt (siehe 5).
Zur Erzeugung einer ersten leitenden Schicht L1 wird in situ dotiertes
Polysilizium in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt. Zur
Erzeugung einer ca. 100 nm dicken zweiten leitenden Schicht L2 wird
Wolframsilizid in einer Dicke von ca. 400nm abgeschieden und rückgeätzt (siehe 5).
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Anschließend wird
eine vierte streifenförmige
Maske M4 aus Photolack erzeugt, deren Streifen ca. 300 nm breit
sind und Abstände
von ca. 150 nm voneinander aufweisen und parallel zu den Spalten verlaufen
und jeweils die Vorsprünge
VO, die entlang einer Spalte zueinander benachbart sind, bedecken (siehe 6a).
Mit Hilfe der vierten Maske M4 werden die zweite leitende Schicht
L2, die erste leitende Schicht L1, die zweite isolierende Schicht
I2, die erste isolierende Schicht I1, die Speicherknoten K, die Kondensatordielektrika
KD und das Substrat 1 geätzt, so daß weitere Isolationsgräben G2 erzeugt werden,
die quer zu den Isolationsgräben
G1 verlaufen und die oberen Bereiche der Vertiefungen V durchtrennen.
Die weiteren Isolationsgräben
G2 reichen ca. 250 nm von der Oberfläche S des ersten Substrats 1 aus
in das erste Substrat 1 hinein.
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Die
untere dotierte Schicht U wird durch die Erzeugung der Isolationsgräben G1,
der weiteren Isolationsgräben
G2 und die Vertiefungen V strukturiert, so daß voneinander getrennte untere
Source-/Drain-Gebiete S/DU der MOS-Transistoren erzeugt werden.
Teile des Substrats 1, die zwischen den oberen Source-/Drain-Gebieten
S/DO und den unteren Source-/Drain-Gebieten S/DU angeordnet sind, wirken
als Kanalgebiete KA der MOS-Transistoren.
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Die
weiteren Isolationsgräben
G2 sind derart versetzt zu den Vertiefungen V angeordnet, daß die Speicherknoten
K bei den oberen Bereichen der Vertiefungen V an die zugehörigen unteren
Source-/Drain-Gebiete S/DU angrenzen.
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Aus
der zweiten leitenden Schicht L2 und der ersten leitenden Schicht
L1 werden durch die Erzeugung der weiteren Isolationsgräben G2 leitende Strukturen
L erzeugt, die jeweils einen der Vorsprünge VO umgeben, an die zugehörige zweite
seitliche Fläche
F2 des Vorsprungs VO angrenzen, an die zugehörige Ga teelektrode GA angrenzen
und zusammen mit den Gateelektroden GA parallel zu den Spalten verlaufende
Wortleitungen W bilden (siehe 6b und 6a).
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Die
zweite isolierende Schicht I2 verhindert einen Kurzschluß zwischen
den unteren Source/Drain-Gebieten S/DU und den leitenden Strukturen
L.
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Es
wird ein Zwischenoxid Z erzeugt, indem SiO2 in
einer Dicke von ca. 1000 nm abgeschieden und rückgeätzt wird, bis die Hilfsschicht
H freigelegt wird. Die zweiten Isolationsgräben G2 werden dabei mit SiO2 gefüllt
(siehe 6b).
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Mit
herkömmlichen
Verfahrensschritten werden anschließend Kontaktlöcher zu
den oberen Source-/Drain-Gebieten S/DO geöffnet, darin Kontakte erzeugt
und quer zu den Wortleitungen W verlaufende Bitleitungen, die an
die Kontakte angrenzen, erzeugt (nicht dargestellt).
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Die
leitenden Strukturen L verbinden die Kanalgebiete KA mit den zugehörigen Gateelektroden GA.
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Es
sind viele Variationen des Ausführungsbeispiels
denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen
der Schichten, Vertiefungen, Vorsprüngen und Masken an die jeweiligen
Erfordernisse angepaßt
werden. Dasselbe gilt für
die Wahl der Materialien.