DE19930117A1

DE19930117A1 - Transistorised non-volatile memory cell configuration e.g. for automobile engineering applications

Info

Publication number: DE19930117A1
Application number: DE1999130117
Authority: DE
Inventors: Peter Baumgartner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2000-10-05

Abstract

A memory or storage cell configuration includes a low threshold or cut-off voltage transistor, which has a channel region controlled by a floating gate electrode (5) and a control gate electrode (6). A second low threshold or cut-off voltage transistor with a floating gate electrode (5) is provided in the memory cell, together with a control gate electrode (6) whose channel region is arranged in series with the channel region of the other transistor, and whose control-gate electrode (6) is electrically conductively connected to the control-gate electrode (6) of the other transistor.

Description

Die vorliegende Erfindung betrifft die Konfiguration einer NVM-Speicherzelle, die eine Senkung der Fehlerrate ermög licht.The present invention relates to the configuration of a NVM memory cell that enables a reduction in the error rate light.

Bei NVM-Speicherzellen (nichtflüchtigen Speicherzellen), wie zum Beispiel Flash-Zellen, EPROMs oder EEPROMs, ist es schwierig, extrem geringe Fehlerraten im Bereich von 10 dppm zu garantieren, was z. B. für Anwendungen im Automobilbereich gefordert wird. Problematisch sind dabei insbesondere solche Fehler, die als Folge von Leckstrompfaden auftreten, die nur zeitlich begrenzt vorhanden sind und zu einem Ladungsverlust der Zelle führen. Durch Redundanz läßt sich die Fehlerrate deutlich verringern. Problematisch sind dabei der erhöhte Platzbedarf und die komplexe Ausleseelektronik. Eine Fehler korrektur erhöht außerdem in der Regel die Zugriffszeiten. Eine Möglichkeit, die Fehlerraten gering zu halten, liegt in der Verwendung externer Fehlerkorrektur-Schaltungen.With NVM memory cells (non-volatile memory cells), such as for example flash cells, EPROMs or EEPROMs, it is difficult, extremely low error rates in the range of 10 dppm to guarantee what z. B. for applications in the automotive sector is required. Those are particularly problematic Errors that occur as a result of leakage current paths that only are available for a limited time and lead to a loss of charge lead the cell. The error rate can be reduced by redundancy decrease significantly. The problem here is the increased Space requirements and the complex readout electronics. A mistake correction usually also increases access times. One way to keep error rates low is in the use of external error correction circuits.

Aufgabe der vorliegenden Erfindung ist es, eine Konfiguration für eine NVM-Speicherzelle anzugeben, die eine geringe Feh lerrate bei gleichzeitig geringem Aufwand und Flächenbedarf garantiert.The object of the present invention is a configuration to indicate for an NVM memory cell that has a low error rate with little effort and space requirements guaranteed.

Diese Aufgabe wird mit der Konfiguration einer Speicherzelle mit den Merkmalen des Anspruches 1 bzw. 2 gelöst.This task is done with the configuration of a memory cell solved with the features of claim 1 or 2.

Bei der erfindungsgemäßen Konfiguration einer NVM-Speicher zelle wird eine Redundanz, die zur Senkung der Fehlerrate herangezogen wird, innerhalb einer Speicherzelle realisiert. Die in NVM-Speicherzellen vorhandenen Transistoren besitzen einen stabilen Zustand mit entweder einer hohen oder einer niedrigen Einsatzspannung. Dieser stabile Zustand, der soge nannte UV-Zustand, kann durch an sich bekannte technische Maßnahmen (Dotierung) gezielt eingestellt werden. Falls eine herkömmliche Speicherzelle durch einen Leckstrompfad Ladung verliert, geht sie automatisch in diesen UV-Zustand über (re laxation). Entspricht der UV-Zustand einer niedrigen Einsatz- Spannung, so können fehlerbehaftete sperrende Zellen in einen leitfähigen Zustand umschalten, während der umgekehrte Fall sehr unwahrscheinlich ist. Falls der UV-Zustand einer hohen Einsatzspannung des Transistors entspricht, werden fehlerbe haftete leitfähige Zellen in der Regel in einen sperrenden Zustand übergehen, wobei der umgekehrte Fall ebenfalls sehr unwahrscheinlich ist.In the configuration of an NVM memory according to the invention cell will have redundancy to reduce the error rate is used, realized within a memory cell. The transistors present in NVM memory cells have a stable state with either a high or a low threshold voltage. This stable state, the so-called called UV state, can by known technical Measures (funding) can be set in a targeted manner. If one conventional memory cell through a leakage current path charge loses, it automatically changes to this UV state (right laxation). Does the UV state correspond to a low usage Voltage, faulty blocking cells can enter into one switch conductive state while the reverse case is very unlikely. If the UV state is high Threshold voltage of the transistor is corrected usually stuck conductive cells in a blocking Pass condition, with the reverse case also very much is unlikely.

Bei der erfindungsgemäßen Konfiguration sind in der Speicher zelle zwei Transistoren mit einem UV-Zustand niedriger Ein satzspannung in Reihe geschaltet bzw. zwei Zelltransistoren mit einem UV-Zustand hoher Einsatzspannung parallel zueinan der geschaltet, um eine selbstredundante NVM-Speicherzelle zu erhalten.In the configuration according to the invention are in the memory cell two transistors with a UV state low on set voltage connected in series or two cell transistors with a UV state of high threshold voltage in parallel which switched to a self-redundant NVM memory cell receive.

Es folgt eine genauere Beschreibung der erfindungsgemäßen Speicherzelle anhand der in den beigefügten Figuren darge stellten Beispiele.The following is a more detailed description of the invention Memory cell based on the Darge in the accompanying figures provided examples.

Fig. 1a und 1b zeigen typische Schaltungsanordnungen der erfindungsgemäßen Speicherzelle mit niedrigem bzw. hohem UV- Zustand. Fig. 1a and 1b show typical circuit configurations of the memory cell according to the invention with low and high UV state.

Fig. 2 zeigt im Querschnitt die Struktur eines Ausführungs beispiels einer erfindungsgemäßen Speicherzelle. Fig. 2 shows in cross section the structure of an embodiment example of a memory cell according to the invention.

Fig. 1a zeigt eine Anordnung aus vier erfindungsgemäßen Speicherzellen, zu denen Wortleitungen, Bitleitungen und Source-Leitungen geführt sind. Die einzelnen Speicherzellen sind jeweils mit gestrichelten Linien eingerahmt. Die Transi storen in den Zellen verfügen über jeweils eine Floating- Gate-Elektrode und eine Kontroll-Gate-Elektrode und sind bei diesem Ausführungsbeispiel so ausgeführt, daß der stabile Zu stand (UV-Zustand) der Speicherzelle einer niedrigen Einsatz spannung der Transistoren entspricht. Die Kontroll-Gate- Elektroden der Transistoren einer Zelle sind elektrisch lei tend miteinander verbunden. Aufgrund der Reihenschaltung der beiden Transistoren einer Zelle kann die Speicherzelle auch dann noch den einer Sperrung zugeordneten logischen Zustand behalten, wenn infolge eines Leckstrompfades einer der Tran sistoren Ladung verliert. Dieser Transistor wird dann zwar leiten, die Verbindung zwischen Source-Leitung SL_n und Bit leitung BLn kann aber durch den anderen Transistor weiterhin gesperrt werden, wenn an der Wortleitung WL_n das entsprechen de elektrische Potential anliegt. Fig. 1a shows an array of four memory cells according to the invention, to which word lines, bit lines and source lines are guided. The individual memory cells are framed with dashed lines. The transistors in the cells each have a floating gate electrode and a control gate electrode and are designed in this embodiment so that the stable state (UV state) of the memory cell corresponds to a low threshold voltage of the transistors. The control gate electrodes of the transistors in a cell are electrically connected to one another. Due to the series connection of the two transistors of a cell, the memory cell can still retain the logic state assigned to a block if one of the transistors loses charge as a result of a leakage current path. This transistor will then conduct, but the connection between the source line SL _n and the bit line BLn can still be blocked by the other transistor if the corresponding electrical potential is present on the word line WL _n .

Fig. 1b zeigt entsprechend eine Konfiguration einer Spei cherzelle, bei der der stabile Zustand einer hohen Einsatz spannung des Transistors entspricht. Aufgrund der Parallel schaltung der Transistoren in einer Speicherzelle kann diese Speicherzelle auch dann auf Durchgang geschaltet werden, wenn einer der Transistoren infolge eines Leckstrompfades Ladung verliert und daher in den sperrenden Zustand übergeht. Fig. 1b shows accordingly a configuration of a memory cell, in which the stable state corresponds to a high threshold voltage of the transistor. Due to the parallel connection of the transistors in a memory cell, this memory cell can also be switched to continuity if one of the transistors loses charge as a result of a leakage current path and therefore changes to the blocking state.

Bei der Reihenschaltung gemäß Fig. 1a muß die Source-Leitung SL_n beim Programmieren auf gleichem Potential wie die Bit- Leitung BL_n gehalten werden. Das schließt den Einsatz von Zelltransistoren aus, die mit heißen Elektronen programmiert werden. Die Parallelschaltung gemäß Fig. 1b unterliegt kei nen derartigen Einschränkungen.In the series circuit of FIG. 1a has the source line SL _n in programming at the same potential as the bit line BL _n are held. This precludes the use of cell transistors that are programmed with hot electrons. The parallel circuit shown in FIG. 1b subject kei NEN such restrictions.

Fig. 2 zeigt im Querschnitt ein Beispiel eines schematischen Aufbaus einer erfindungsgemäßen selbstredundanten Speicher zelle (Splitgate-Zelle). Diese Zelle verbindet die Vorteile einer konventionellen Splitgate-Zelle (z. B. kein Überpro grammieren möglich) mit der die Fehlerrate senkenden Redun danz der erfindungsgemäßen Zellenkonfiguration. Der gegenüber herkömmlichen Splitgate-Zellen erforderliche zusätzliche Platzbedarf ist mit etwa 30% relativ gering. Dargestellt sind entsprechend der Konfiguration gemäß Fig. 1a zwei in Serie geschaltete Transistoren, die durch zwei aufeinander folgende, durch Floating-Gates gesteuerte Bereiche gebildet sind. An der Oberseite eines Halbleitersubstrates 1 befinden sich dotierte Bereiche 2 für Source und Drain, die mit einem Source-Kontakt 7 bzw. einem Drain-Kontakt 8 in Kontaktlöchern für den Anschluß der Source-Leitung bzw. der Bit-Leitung ver sehen sind. Der zwischen Source und Drain vorhandene Kanalbe reich an der Oberfläche des Halbleitermateriales wird durch zwei Floating-Gate-Elektroden 5 über Tunneloxid 3 und eine Kontroll-Gate-Elektrode 6 über einem Hochvoltoxid 4 gesteu ert. Fig. 2 shows in cross section an example of a schematic structure of a self-redundant memory cell according to the invention (split gate cell). This cell combines the advantages of a conventional split gate cell (for example, no over-programming possible) with the redundancy of the cell configuration according to the invention, which reduces the error rate. The additional space required compared to conventional splitgate cells is relatively small at around 30%. The configuration shown 1a two transistors connected in series, the following by two successive, controlled by the floating gate regions are formed are respectively shown in FIG.. At the top of a semiconductor substrate 1 there are doped regions 2 for source and drain, which are seen with a source contact 7 or a drain contact 8 in contact holes for the connection of the source line or the bit line ver. The existing between source and drain Kanalbe becomes rich at the surface of the semiconductor material by two floating gate electrodes 5 via tunnel oxide 3 and ert gesteu a control gate electrode 6 via a Hochvoltoxid. 4

Ein wesentlicher Vorteil der erfindungsgemäß konfigurierten Speicherzelle liegt darin, daß keine Änderung in der Ausle seelektronik und keine externe Fehlerkorrektur notwendig sind. Die Auslesegeschwindigkeit ist gegenüber herkömmlichen Flash-Speicherzellen allenfalls geringfügig verringert. Ein weiterer Vorteil ist der geringe zusätzliche Flächenbedarf, da nur der Zelltransistor einer Zelle dupliziert werden muß und z. B. Auswahltransistor, Kontaktlöcher und dergleichen in herkömmlicher Weise ausgebildet sein können.A major advantage of the configured according to the invention Memory cell is that there is no change in the Ausle electronics and no external error correction necessary are. The readout speed is compared to conventional ones Flash memory cells at most slightly reduced. On another advantage is the small additional space requirement, since only the cell transistor of a cell has to be duplicated and Z. B. selection transistor, vias and the like in can be formed in a conventional manner.

Claims

1. Configuration of a memory cell which is designed as a non-volatile memory cell with a transistor with a low threshold voltage, which has a channel region controlled by a floating gate electrode ( 5 ) and a control gate electrode ( 6 ), characterized in that in the Memory cell a second transistor A low voltage with a floating gate electrode ( 5 ) and a control gate electrode ( 6 ) is present, the Kanalbe rich is arranged in series with the channel region of the other transistor and the control gate electrode ( 6 ) with the control gate electrode ( 6 ) of the other transistor is electrically connected.

2. Configuration of a memory cell which is designed as a non-volatile memory cell with a transistor A high voltage, which has a with a floating gate electrode ( 5 ) controlled channel region and a control gate electrode ( 6 ), characterized in that in the memory cell has a second high-voltage transistor with a floating gate electrode ( 5 ) and a control gate electrode ( 6 ), the channel region of which is arranged parallel to the channel region of the other transistor and whose control gate Electrode ( 6 ) with the control gate electrode ( 6 ) of the other transistor is electrically connected.