DE19943323A1

DE19943323A1 - Method for digital data transmission from n data sources to n data sinks, e.g. for audio equipment, requires n phase-shifted word clock signals generated at the scanning rate with word clock period divided into n time slots

Info

Publication number: DE19943323A1
Application number: DE19943323A
Authority: DE
Inventors: Christian Seidel
Original assignee: Harman Audio Electronic Systems GmbH
Current assignee: Harman Becker Automotive Systems GmbH
Priority date: 1999-09-10
Filing date: 1999-09-10
Publication date: 2001-04-05
Anticipated expiration: 2019-09-11
Also published as: DE19943323B4

Abstract

Audio equipment having stereo-analog-digital/digital-analog- converters with 16,18,20 and 24 bit data-packets resolution so that the data of the discrete data sources can be transmitted sequentially in packets so as to hold the cost of the data transmission lines down to an absolute minimum, requires generation of n mutually phase-shifted word clock-signals at the scanning frequency and then dividing one period of the word clock into n time slots (Z1-Zn), where each time slot represents one channel (K1-Kn) for a data source (Q1-Qn).

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanord nung zur digitalen Datenübertragung von n Datenquellen zu n Datensenken.The invention relates to a method and a circuit arrangement digital data transmission from n data sources to n Data sink.

In Audioanlagen ist es Stand der Technik, über eine standardi sierte Schnittstelle, zum Beispiel den IZS-Bus oder das "S"-Format von Sony, einen Stereo-Analog-Digital-Wandler und einen Stereo-Digital-Analog-Wandler an einen digitalen Signal prozessor anzuschließen. Die Wandler können entweder als ein zelne integrierte Schaltkreise ausgeführt sein oder in einem sogenannten CODEC integriert sein.It is state of the art in audio systems, via a standard based interface, for example the IZS bus or the "S" format from Sony, a stereo analog-to-digital converter and a stereo digital-to-analog converter to a digital signal processor to connect. The converters can either be used as a individual integrated circuits can be implemented or in one so-called CODEC.

Je nach der Auflösung der Wandler werden Datenpakete zu 16, 18, 20 oder 24 Bit unmittelbar nach einer Flanke des Taktsig nales über eine einzige Datenleitung übertragen. Wenn die Ste reodaten weiterer Stereokanäle zu übertragen sind, so ist für jeden Stereokanal eine zusätzliche Datenleitung vorgesehen, so dass so viele Datenleitungen erforderlich sind, wie Stereokanäle anzuschließen sind.Depending on the resolution of the converters, data packets of 16, 18, 20 or 24 bits immediately after an edge of the clock signal nales transmitted over a single data line. If the Ste additional stereo channels are to be transmitted, so for an additional data line is provided for each stereo channel, so that as many data lines are required as Stereo channels must be connected.

Es ist daher Aufgabe der Erfindung, ein Verfahren und eine Schaltungsanordnung zur Datenübertragung so zu gestalten, dass der Aufwand an Datenleitungen möglichst gering ist.It is therefore an object of the invention, a method and a To design circuitry for data transmission so that the effort on data lines is as low as possible.

Die Erfindung löst diese Aufgabe verfahrensmäßig gemäß An spruch 1 dadurch, dass n gegeneinander in der Phase verschobe ne Worttaktsignale mit der Abtastfrequenz erzeugt werden, dass jedes der n phasenverschobenen Worttaktsignale als Taktsignal für eine der n Datenquellen und eine der n Datensenken vorge sehen ist, dass eine Periode des Worttaktes in n Zeitschlitze aufgeteilt ist, dass jeder Zeitschlitz einen Kanal für eine Datenquelle darstellt, in welchem die Daten dieser Datenquelle übertragen werden, so dass die Daten der einzelnen Datenquel len in Paketen nacheinander übertragen werden.The invention solves this problem procedurally according to say 1 by shifting n against each other in phase ne word clock signals are generated with the sampling frequency that each of the n phase-shifted word clock signals as a clock signal for one of the n data sources and one of the n data sinks see is that a period of the word clock in n time slots is divided so that each time slot has a channel for one Represents data source in which the data of this data source are transmitted so that the data of each data source len in packets are transmitted one after the other.

Die Erfindung löst diese Aufgabe vorrichtungsmäßig gemäß An spruch 7 dadurch, dass am Eingang eines Teilers, der einen Bittakt mit der mehrfachen und einen Worttakt mit der einfa chen Abtastfrequenz erzeugt, ein Taktsignal mit der mehrfachen Abtastfrequenz anliegt, dass der Bittaktausgang des Teilers mit dem Bittakteingang eines digitalen Signalprozessors und dem Bittakteingang einer der n Datenquellen und der n Datensenken verbunden ist, dass der Worttaktausgang des Tei lers mit dem Worttakteingang des digitalen Signalprozessors, dem Takteingang einer der n Datenquellen und der n Datensenken und dem Eingang einer ersten logischen Schaltung verbunden ist, die aus dem Worttakt n - 1 in der Phase gegeneinander ver schobene Worttaktsignale erzeugt, dass je ein Ausgang der ersten logischen Schaltung mit dem Worttakteingang je einer der restlichen n - 1 Datenquellen und n - 1 Datensenken verbunden ist, dass die Datenausgänge der n Datenquellen mit den Ein gängen einer zweiten logischen Schaltung verbunden sind, die ein serielles Datensignal durch Aneinanderreihen der Daten signale der einzelnen Datenquellen erzeugt und deren Ausgang mit dem Dateneingang des digitalen Signalprozessors verbunden ist, und dass der Datenausgang des digitalen Signalprozessors mit den Dateneingängen der Datensenken verbunden ist.The invention solves this problem according to the device Proverb 7 by the fact that at the entrance of a divider, the one Bit clock with the multiple and a word clock with the simple Chen sampling frequency generates a clock signal with the multiple Sampling frequency is present that the bit clock output of the divider with the bit clock input of a digital signal processor and the bit clock input of one of the n data sources and the n Data sink is connected that the word clock output of the Tei with the word clock input of the digital signal processor, the clock input of one of the n data sources and the n data sinks and connected to the input of a first logic circuit which ver from the word clock n - 1 in phase against each other shifted word clock signals generated that one output each first logic circuit with the word clock input one each of the remaining n - 1 data sources and n - 1 data sinks connected is that the data outputs of the n data sources with the inputs gears are connected to a second logic circuit, the a serial data signal by stringing the data together signals from the individual data sources and their output connected to the data input of the digital signal processor is, and that the data output of the digital signal processor is connected to the data inputs of the data sinks.

Gemäß dem erfindungsgemäßen Verfahren wird das nichtphasenver schobene Worttaktsignal durch die n - 1 phasenverschobenen Wort taktsignale in n Zeitschlitze aufgeteilt, wobei jeder Zeit schlitz als Kanal für eine der n Datenquellen dient. Man kann sich das so vorstellen, dass alle n Worttaktsignale übereinan dergelegt werden. Dann bilden die Abschnitte zwischen jeweils zwei Flanken innerhalb einer Periode des Worttaktsignales die einzelnen Zeitschlitze. Je größer n gewählt ist, desto kleiner werden daher die Zeitschlitze. According to the inventive method, the non-phase ver word clock signal shifted by the n - 1 phase shifted word clock signals divided into n time slots, each time slot serves as a channel for one of the n data sources. One can imagine that all n word clock signals match be put down. Then form the sections between each two edges within a period of the word clock signal individual time slots. The larger n is chosen, the smaller are therefore the time slots.

Wenn je Zeitschlitz zum Beispiel m Bits vorgesehen sind, so ist bei kleineren Zeitschlitzen der Bittakt zu erhöhen oder anders ausgedrückt die Bitbreite zu verringern. Die Mindestan zahl der Bits je Zeitschlitz und die Mindestbitbreite setzen die maximal mögliche Anzahl an Zeitschlitzen und somit an Ka nälen und Datenquellen sowie Datensenken fest.If, for example, m bits are provided per time slot, then the bit clock must be increased or in other words, reduce the bit width. The minimum number Set the number of bits per time slot and the minimum bit width the maximum possible number of time slots and thus Ka channels and data sources and data sinks.

Der wesentliche Vorteil der Erfindung liegt darin, dass an statt n-paralleler Datenleitungen nur noch eine Datenleitung zur Datenübertragung von n Datenquellen zu n Datensenken erforderlich ist.The main advantage of the invention is that instead of n-parallel data lines, only one data line for data transmission from n data sources to n data sinks is required.

Die Erfindung wird nun anhand der Zeichnung beschrieben und erläutert. In der Zeichnung zeigen:The invention will now be described with reference to the drawing and explained. The drawing shows:

Fig. 1 ein erstes Ausführungsbeispiel einer erfindungsgemä ßen Schaltungsanordnung, Fig. 1 shows a first embodiment of an inventive circuit arrangement SEN,

Fig. 2 ein zweites Ausführungsbeispiel einer erfindungs gemäßen Schaltungsanordnung, Fig. 2 shows a second embodiment of a circuit arrangement according Invention,

Fig. 3 ein Impulsdiagramm einer bekannten Audioschnittstel le und Fig. 3 is a timing diagram of a known audio interface Le and

Fig. 4 ein Impulsdiagramm des zweiten Ausführungsbeispie les. Fig. 4 is a timing diagram of the second exemplary embodiment.

Es wird nun das in der Fig. 1 abgebildete erste Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanord nung beschrieben und erläutert.The first exemplary embodiment of a circuit arrangement according to the invention illustrated in FIG. 1 will now be described and explained.

Am Eingang eines Teilers T liegt ein Signal xF mit einem viel fachen der Abtastfrequenz. Der Bittaktausgang BA des Teilers T ist mit dem Bittakteinang BE eines digitalen Signalprozessors DSP sowie von n Datenquellen Q1 bis Qn und n Datensenken S1 bis Sn verbunden. Der Worttaktausgang WA des Teilers T ist mit dem Eingang einer ersten logischen Schaltung L1 sowie dem Worttakteingang WE des digitalen Signalprozessors DSP, einer Datenguelle Q1 und einer Datensenke S1 verbunden. Je ein Aus gang der n - 1 Ausgänge der ersten logischen Schaltung L1 ist mit dem Worttakteingang WE einer der restlichen n - 1 Datenquel len Q2 bis Qn und einer der restlichen n - 1 Datensenken S2 bis Sn verbunden. Die Datenausgänge A der n Datenquellen Q1 bis Qn sind mit den Eingängen einer zweiten logischen Schaltung L2 verbunden, deren Ausgang an den Dateneingang E des digitalen Signalprozessors DSP angeschlossen ist. Der Datenausgang A des digitalen Signalprozessors DSP ist an die Dateneingänge E der n Datensenken S1 bis Sn angeschlossen.At the input of a divider T there is a signal xF with a lot times the sampling frequency. The bit clock output BA of the divider T is with the bit clock input BE of a digital signal processor DSP and from n data sources Q1 to Qn and n data sinks S1 connected to Sn. The word clock output WA of divider T is with the input of a first logic circuit L1 and the Word clock input WE of the digital signal processor DSP, one Data source Q1 and a data sink S1 connected. One off each is the output of the n - 1 outputs of the first logic circuit L1 with the word clock input WE one of the remaining n - 1 data sources len Q2 to Qn and one of the remaining n - 1 data sinks S2 to Sn connected. The data outputs A of the n data sources Q1 to Qn are connected to the inputs of a second logic circuit L2 connected, whose output to the data input E of the digital Signal processor DSP is connected. The data output A of the digital signal processor DSP is connected to the data inputs E. n Data sinks S1 to Sn connected.

Für die erste logische Schaltung L1 kann beispielsweise ein EXOR-Gatter und für die zweite logische Schaltung L2 ein UND- Gatter vorgesehen sein. Alternativ dazu kann zum Beispiel die erste logische Schaltung L1 ein EXNOR-Gatter sein, während für die zweite logische Schaltung L2 in diesem Fall ein NAND-Gat ter vorzusehen ist. Als Datenquellen Q1 bis Qn können bei spielsweise Analog-Digital-Wandler in Frage kommen, während für die Datensenken S1 bis Sn Digital-Analog-Wandler vorgese hen sind.For example, a can be used for the first logic circuit L1 EXOR gate and an AND for the second logic circuit L2 Gates may be provided. Alternatively, the first logic circuit L1 to be an EXNOR gate while for the second logic circuit L2 in this case is a NAND gate ter is to be provided. As data sources Q1 to Qn can be used for for example, analog-to-digital converters come into question while for the data sinks S1 to Sn digital-to-analog converter hen are.

Der Teiler T teilt die Frequenz des Eingangssignals xF, die ein Vielfaches der Abtastfrequenz beträgt, auf die für den Bittakt erforderliche Frequenz und liefert ein Bittaktsignal mit dieser Frequenz an den digitalen Signalprozessor DSP sowie an alle n Datenquellen Q1 bis Qn und alle n Datensenken S1 bis Sn. Ebenfalls aus dem Eingangssignal xF mit einem vielfachen der Abtastfrequenz erzeugt der Teiler T durch Teilen das Wort taktsignal F mit der einfachen Abtastfrequenz. Der Teiler T führt das Worttaktsignal F mit der einfachen Abtastfrequenz dem Eingang der ersten logischen Schaltung L1, beispielsweise einem EXOR-Gatter, dem Worttakteingang WE des digitalen Sig nalprozessors DSP sowie der ersten Datenquelle Q1 und der er sten Datensenke S1 zu. Die erste logische Schaltung L1 erzeugt n - 1 in der Phase verschobene Worttaktsignale, welche die rest lichen n - 1 Datenquellen Q2 bis Qn und Datensenken S2 bis Sn takten, während die erste Datenquelle Q1 und die erste Daten senke S1 vom nichtphasenverschobenen ursprünglichen Worttakt signal getaktet werden. Dadurch dass die n Datenquellen Q1 bis Qn und die n Datensenken S1 bis Sn mit n Wortsignalen getaktet werden, die gegeneinander in der Phase verschoben sind, werden n Zeitschlitze bzw. Kanäle erzeugt, wobei für jede Datenquelle Q1 bis Qn ein Zeitschlitz Z1 bis Zn bzw. ein Kanal K1 bis Kn gebildet wird und zur Übertragung der Daten zur Verfügung steht. Entsprechend dem empfangenen Worttakt senden die n Da tenquellen Q1 bis Qn Ihre Daten zu der zweiten logischen Schaltung L2, zum Beispiel ein UND-Gatter bzw. ein NAND-Gat ter, welche die von den Datenquellen Q1 bis Qn empfangenen Datenpakete aneinanderreiht und zum digitalen Signalprozessor DSP sendet. Der digitale Signalprozessor DSP sendet von seinem Datenausgang A die für die Datensenken S1 bis Sn bestimmten Datenpakte hintereinander aus. Anhand des von der ersten logi schen Schaltung L1 für jede Datensenke erzeugten Worttakt signales erkennt jede Datensenke, welches der vom digitalen Signalprozessor ausgesendeten Datenpakete für sie bestimmt ist.The divider T divides the frequency of the input signal xF that is a multiple of the sampling frequency to which the Bit clock required frequency and provides a bit clock signal with this frequency to the digital signal processor DSP as well to all n data sources Q1 to Qn and all n data sinks S1 to Sn. Also from the input signal xF with a multiple of the sampling frequency, the divider T generates the word by dividing clock signal F with the simple sampling frequency. The divider T carries the word clock signal F with the simple sampling frequency the input of the first logic circuit L1, for example an EXOR gate, the word clock input WE of the digital sig nal processor DSP and the first data source Q1 and he most data sink S1. The first logic circuit L1 generates n - 1 phase clock signals shifted in phase, which the rest lichen n - 1 data sources Q2 to Qn and data sinks S2 to Sn clock while the first data source Q1 and the first data lower S1 from the non-phase shifted original word clock signal are clocked. Because the n data sources Q1 to Qn and the n data sinks S1 to Sn are clocked with n word signals that are shifted in phase against each other n time slots or channels are generated, with each data source Q1 to Qn a time slot Z1 to Zn or a channel K1 to Kn is formed and available for the transmission of data stands. The n Da transmit according to the received word clock sources Q1 to Qn your data to the second logical Circuit L2, for example an AND gate or a NAND gate ter, which received from the data sources Q1 to Qn Data packets strung together and to the digital signal processor DSP sends. The digital signal processor DSP sends from its Data output A determined for the data sinks S1 to Sn Data packets in a row. Based on the first logi circuit L1 generated word clock for each data sink signals recognizes every data sink, which of the digital Signal processor sent data packets intended for them is.

Es wird nun das in der Fig. 2 abgebildete zweite Ausführungs beispiel einer erfindungsgemäßen Schaltungsanordnung beschrie ben und erläutert.The second embodiment shown in FIG. 2 will now be described and explained, for example, of a circuit arrangement according to the invention.

Beim zweiten Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung liegt ebenfalls wie beim ersten Ausfüh rungsbeispiel am Eingang eines Teilers T ein Eingangssignal xF mit einem vielfachen der Abtastfrequenz. Der Bittaktausgang BA des Teilers T ist mit dem Bittakteingang BE eines digitalen Signalprozessors DSP, einer ersten und einer zweiten Datenquelle AD1 und AD2 sowie einer ersten und einer zweiten Datensenke DA1 und DA2 verbunden. Ein erster Worttaktausgang WA1 des Teilers T ist mit dem ersten Eingang einer ersten logischen Schaltung L1 und mit dem Worttakteingang WE des digitalen Signalprozessors DSP verbunden. Ein zweiter Wort taktausgang WA2 des Teilers T ist mit dem zweiten Eingang der ersten logischen Schaltung L1, mit dem allgemeinen Eingang GE des digitalen Signalprozessors DSP sowie mit dem Worttakt eingang der ersten Datenquelle AD1 und der ersten Datensenke DA1 verbunden. Der Ausgang der ersten logischen Schaltung L1 ist mit dem Worttakteingang der zweiten Datenquelle AD2 sowie der zweiten Datensenke DA2 verbunden. Die Datenausgänge A der beiden Datenquellen AD1 und AD2 sind mit den Eingängen einer zweiten logischen Schaltung L2 verbunden, deren Ausgang mit dem Dateneingang E des digitalen Signalprozessors DSP verbun den ist. Der Datenausgang A des digitalen Signalprozessors DSP ist mit den Dateneingängen der beiden Datensenken DA1 und DA2 verbunden.In the second embodiment of an inventive Circuit arrangement is also the same as in the first version Example at the input of a divider T an input signal xF with a multiple of the sampling frequency. The bit clock output BA of the divider T is with the bit clock input BE of a digital Signal processor DSP, a first and a second Data source AD1 and AD2 and a first and a second Data sink DA1 and DA2 connected. A first word clock output WA1 of divider T is the first input of a first logic circuit L1 and with the word clock input WE des digital signal processor DSP connected. A second word clock output WA2 of divider T is with the second input first logic circuit L1, with the general input GE of the digital signal processor DSP and with the word clock input of the first data source AD1 and the first data sink DA1 connected. The output of the first logic circuit L1 is with the word clock input of the second data source AD2 as well connected to the second data sink DA2. The data outputs A the Both data sources AD1 and AD2 are one with the inputs second logic circuit L2 connected, the output of which connected to the data input E of the digital signal processor DSP that is. The data output A of the digital signal processor DSP is with the data inputs of the two data sinks DA1 and DA2 connected.

Wie beim ersten Ausführungsbeispiel kann für die erste logi sche Schaltung L1 ein EXOR-Gatter vorgesehen sein. Für die zweite logische Schaltung L2 ist dann ein UND-Gatter zu wäh len. Wenn aber beispielsweise für die erste logische Schaltung L1 ein EXNOR-Gatter gewählt wird, dann ist für die zweite lo gische Schaltung L2 ein NAND-Gatter vorzusehen. Für die beiden Datenquellen sind zwei Analog-Digital-Wandler AD1 und AD2 vor gesehen, an die jeweils ein rechter und einer linker Stereo kanal R und L angeschlossen sind. Die beiden Analog-Digital- Wandler AD1 und AD2 wandeln die empfangenen analogen Audiosig nale in digitale Audiosignale und senden sie zur zweiten logi schen Schaltung L2, die sie als Pakete nacheinander zum digi talen Signalprozessor DSP sendet, wo sie beispielsweise in gewünschter Weise verarbeitet werden können. Der digitale Signalprozessor DSP sendet die digitalen Audiodaten zu den beiden Digital-Analog-Wandlern DA1 und DA2, die sie an ihren Ausgängen als analoge Audiosignale für jeweils einen rechten und einen linken Stereokanal R und L abgeben.As with the first embodiment, the first logi cal circuit L1 an EXOR gate may be provided. For the second logic circuit L2 is then an AND gate to select len. But if, for example, for the first logic circuit L1 an EXNOR gate is selected, then lo is for the second gische circuit L2 to provide a NAND gate. For both Data sources are two analog-to-digital converters AD1 and AD2 seen on the right and left stereo channel R and L are connected. The two analog-digital Converters AD1 and AD2 convert the received analog audio signal digital audio signals and send them to the second logi circuit L2, which they are sent as packets to the digi tal signal processor DSP sends where, for example, in can be processed as desired. The digital one Signal processor DSP sends the digital audio data to the two digital-to-analog converters DA1 and DA2, which they connect to their Outputs as analog audio signals for one right and deliver a left stereo channel R and L.

Das Eingangssignal xF des Teiles T hat die 256-fache Frequenz des Abtastsignales. Das Bittaktsignal am Bittaktausgang BA des Teilers T hat die 128-fache Frequenz des Abtastsignales, das Worttaktsignal am ersten Worttaktausgang WA1 des Teilers T hat die doppelte Abtastfrequenz und das Worttaktsignal am zweiten Worttaktausgang WA2 des Teilers T hat die einfache Abtast frequenz. Beim Teiler T handelt es sich zum Beispiel um einen 8-Bit-Teiler. Die Wandler können für Datenpakete zu 16, 18, 20 oder 24 Bits ausgelegt sein.The input signal xF of part T has 256 times the frequency of the scanning signal. The bit clock signal at the bit clock output BA des Divider T has 128 times the frequency of the scanning signal, the Word clock signal at the first word clock output WA1 of the divider T. twice the sampling frequency and the word clock signal on the second Word clock output WA2 of divider T has the simple sampling frequency. The divider T is, for example, one 8-bit divider. The converters can be used for data packets of 16, 18, 20 or 24 bits.

Die Funktion des in der Fig. 2 abgebildeten zweiten Ausfüh rungsbeispieles einer erfindungsgemäßen Schaltungsanordnung wird nun weiter mit Hilfe der in den Fig. 3 und 4 dargestell ten Impulsdiagramme erläutert.The function of the second exemplary embodiment of a circuit arrangement shown in FIG. 2 will now be explained further with the aid of the pulse diagrams shown in FIGS . 3 and 4.

In der Fig. 3 ist das Impulsdiagramm für eine Schaltungsanord nung gemäß dem Stand der Technik gezeigt, bei der ein Analog- Digital-Wandler und ein Digital-Analog-Wandler an den digita len Signalprozessor angeschlossen sind. Der Bittakt xF hat die 64fache Frequenz des Abtastsignales F. Die erste Hälfte einer Periode des Abtastsignales F bildet den ersten Zeitschlitz Z1 bzw. den ersten Kanal K1, der für die Übertragung zum Beispiel des rechten Stereokanales vorgesehen ist. Die zweite Hälfte der Periode des Abtastsignales F bildet den zweiten Zeit schlitz 22 bzw. den zweiten Kanal K2, welcher der Übertragung zum Beispiel des linken Stereokanales dient.In Fig. 3, the timing diagram for a circuit arrangement according to the prior art is shown, in which an analog-to-digital converter and a digital-to-analog converter are connected to the digital signal processor. The bit clock xF has 64 times the frequency of the scanning signal F. The first half of a period of the scanning signal F forms the first time slot Z1 or the first channel K1, which is provided for the transmission, for example, of the right stereo channel. The second half of the period of the scanning signal F forms the second time slot 22 or the second channel K2, which is used for the transmission, for example, of the left stereo channel.

In der Fig. 4 ist das Impulsdiagramm des zweiten Ausführungs beispieles einer erfindungsgemäßen Schaltungsanordnung ge zeigt.In Fig. 4, the timing diagram of the second embodiment example of a circuit arrangement according to the invention is shown ge.

Die Frequenz des Eingangssignales xF des Teilers T beträgt das 128fache der Abtastfrequenz. Der Teiler T gibt an seinem er sten Worttaktausgang WA1 ein Worttaktsignal mit der zweifachen Abtastfrequenz 2Fs ab, während er an seinem zweiten Worttakt ausgang WA2 das Abtastsignal F abgibt. Mittels der ersten logischen Schaltung L1 wird ein phasenverschobenes Signal ϕF erzeugt. Die Flanken der Signale 2F, F und ϕF grenzen inner halb einer Periode vier Zeitschlitze Z1 bis Z4 bzw. Kanäle K1 bis K4 ein. Der erste Zeitschlitz Z1 dient als Kanal für den rechten Stereokanal des ersten Analog-Digital-Wandlers AD1, während der dritte Zeitschlitz Z3 als Kanal K3 für den linken Stereokanal des ersten Analog-Digital-Wandlers AD1 vorgesehen ist. In analoger Weise ist der zweite Zeitschlitz Z2 als Kanal K2 für den rechten Stereokanal des zweiten Analog-Digital- Wandlers AD2 vorgesehen, während der vierte Zeitschlitz Z4 als Kanal K4 der Übertragung des linken Stereokanales des zweiten Analog-Digital-Wandlers AD2 dient.The frequency of the input signal xF of the divider T is 128 times the sampling frequency. The divider T outputs at its first word clock output WA1 a word clock signal with twice the sampling frequency 2 Fs, while it outputs the sampling signal F at its second word clock output WA2. A phase-shifted signal ϕF is generated by means of the first logic circuit L1. The edges of signals 2 F, F and ϕF limit four time slots Z1 to Z4 or channels K1 to K4 within one period. The first time slot Z1 serves as a channel for the right stereo channel of the first analog-digital converter AD1, while the third time slot Z3 is provided as a channel K3 for the left stereo channel of the first analog-digital converter AD1. In an analogous manner, the second time slot Z2 is provided as a channel K2 for the right stereo channel of the second analog-digital converter AD2, while the fourth time slot Z4 is used as a channel K4 for the transmission of the left stereo channel of the second analog-digital converter AD2.

Die Erfindung lässt sich besonders vorteilhaft in Audioanlagen mit einer digitalen Audioschnittstelle, zum Beispiel in einem I²S-Bus oder im "S"-Format von Sony einsetzen. Sie ist jedoch nicht auf dieses eine Anwendungsbeispiel beschränkt; vielmehr ist die Erfindung allgemein für die serielle Datenübertragung geeignet. Es spielt dabei keine Rolle, welcher Art die zu übertragenden Daten sind, ob es sich zum Beispiel um Audio- oder Videodaten handelt. Das erfindungsgemäße Verfahren er möglicht den Anschluss mehrerer Audio-Wandler an einen digita len Signalprozessor unter Verwendung bekannter standardisier ter serieller Datenübertragungsformate wie zum Beispiel beim erwähnten I²S-Bus. The invention can be used particularly advantageously in audio systems with a digital audio interface, for example in an I ² S bus or in the "S" format from Sony. However, it is not limited to this one application example; rather, the invention is generally suitable for serial data transmission. It does not matter what type of data is to be transmitted, whether it is audio or video data, for example. The method according to the invention enables the connection of a plurality of audio converters to a digital signal processor using known standardized serial data transmission formats, for example in the case of the I ² S bus mentioned.

Reference list

A Datenausgang
AD1 Analog-Digital-Wandler
AD2 Analog-Digital-Wandler
BA Bittaktausgang
BCL Bittakt
BE Bittakteingang
DA1 Digital-Analog-Wandler
DA2 Digital-Analog-Wandler
E Dateneingang
F Abtastfrequenz
G allgemeiner Eingang
K1-Kn Kanal
L1 erste logische Schaltung
L2 zweite logische Schaltung
Q1-Qn Datenquelle
R rechter Kanal
L linker Kanal
S1-Sn Datensenke
T Teiler
WA Worttaktausgang
WA1 Worttaktausgang
WA2 Worttaktausgang
WE Worttakteingang
xF Vielfaches der Abtastfrequenz
ϕF phasenverschobenes Signal
A data output
AD1 analog-to-digital converter
AD2 analog-to-digital converter
BA bit clock output
BCL bit clock
BE bit clock input
DA1 digital-to-analog converter
DA2 digital-to-analog converter
E Data input
F sampling frequency
G general entrance
K1-Kn channel
L1 first logic circuit
L2 second logic circuit
Q1-Qn data source
R right channel
L left channel
S1-Sn data sink
T divider
WA word clock output
WA1 word clock output
WA2 word clock output
WE word clock input
xF multiple of the sampling frequency
ϕF out of phase signal

Claims

1. Method for serial data transmission from n data sources (Q1-Qn) to n data sinks (S1-Sn), characterized in that

that n word clock signals shifted in phase with respect to one another are generated at the sampling frequency,
that each of the n phase-shifted word clock signals is provided as a clock signal for one of the n data sources (Q1-Qn) and one of the n data sinks (S1-Sn),
that a period of the word clock is divided into n time slots (Z1-Zn),
- That each time slot (Z1-Zn) represents a channel (K1-Kn) for a data source (Q1-Qn), in which the data of this data source are transmitted, so that the data of the individual data sources (Q1-Qn) in packets serially be transmitted.

2. The method according to claim 1, characterized in that in a data packet with 16 to 32 for each of the n channels (K1-Kn) Bits is transmitted.

3. The method according to claim 1 or 2, characterized in that a digital signal processor (DSP) to which the n Da ten sources (Q1-Qn) and the n data sinks (S1-Sn) are closed, a word clock signal with the simple Sampling frequency (F) and a bit clock signal with the more times the sampling frequency (xF).

4. The method according to claim 3, characterized in that the Word clock signal and the bit clock signal by means of a part lers (T) from a clock signal (xF) with the multiple Sampling frequency can be generated.

5. The method according to any one of claims 1 to 4, characterized in that an in the phase shifted word clock signal by means of an EXOR or EXNOR gate (L1) is generated at their inputs Word clock signals each with one and two times Ab key frequency.

6. The method according to any one of claims 1 to 5, characterized in that the n Data sources (Q1-Qn) their data to an AND or an Provide NAND gate (L2), the output signal of which se rielle data signal represents that from the juxtaposed Arranged data signals from the individual data sources (Q1-Qn) consists.

7. Circuit arrangement for serial digital data transmission from n data sources (Q1-Qn) to n data sinks (S1-Sn), characterized in that

that a clock signal (xF) with the multiple sampling frequency is present at the input of a divider (T) which generates a bit clock with the multiple and a word clock with the single sampling frequency,
- That the bit clock output (BA) of the divider (T) with the bit clock input (BE) of a digital signal processor (DSP) and the bit clock input (BE) each one of the n data sources (Q1-Qn) and n data sinks (S1-Sn) connected is
- That the word clock output (WA) of the divider (T) with the word clock input (WE) of the digital signal processor (DSP), the word clock input (WE) one of the n data sources (Q1) and n data sinks (S1) and the input of a first logic circuit (L1) which generates word clock signals shifted in phase from the received word clock n - 1,
- That one output of the first logic circuit (L1) is connected to the word clock input (WE) each of the remaining n - 1 data sources (Q2-Qn) and n - 1 data sinks (S2-Sn) that the data outputs (A ) of the n data sources (Q1-Qn) are connected to the inputs of a second logic circuit (L2) which generates a serial data signal by stringing together the data signals of the individual data sources (Q1-Qn) and whose output is connected to the data input (E) the digital signal processor (DSP) is connected, and
- That the data output (A) of the digital signal processor (DSP) with the data inputs of the data sinks (S1-Sn) are connected.

8. Circuit arrangement according to claim 7, characterized by that for the first logic circuit (L1) is an EXOR gate and an AND gate for the second logic circuit (L2) are provided.

9. Circuit arrangement according to claim 7, characterized in that for the first logic circuit (L1) is an EXNOR gate and for the second logic circuit (L2) before NAND gates are seen.

10. Circuit arrangement according to claim 8, characterized in

- That the output of the divider (T), which emits a clock signal with twice the sampling frequency ( 2 F), is connected to the first input of the EXOR gate (L1) and to the word clock input (WE) of the digital signal processor (DSP) ,
- That the output of the divider (T), which emits a clock signal with the simple sampling frequency (F), with the second input of the EXOR gate (L1) and the clock input of a first data source (AD1) and a first data sink (DA1) connected is,
- That the output of the EXOR gate (L1) is connected to the clock input of a second data source (AD2) and a two-th data sink (DA2),
- That the data outputs of the two data sources (AD1, AD2) are connected to the inputs of an AND gate (L2), the output of which is connected to the data input (E) of the digital signal processor (DSP), and
- That the data output (A) of the digital signal processor (DSP) is connected to the data inputs of the two data sinks (DA1, DA2).

11. Circuit arrangement according to claim 9, characterized in that

that the output of the divider (T), which emits a clock signal with twice the sampling frequency ( 2 F), is connected to the first input of the EXNOR gate (L1) and to the word clock input (WE) of the digital signal processor (DSP),
- That the output of the divider (T), which outputs a clock signal with the simple sampling frequency (F), with the second input of the EXNOR gate (L1) and the clock input of a first data source (AD1) and a first data sink (DA1) connected is,
- That the output of the EXNOR gate (L1) is connected to the clock input of a second data source (AD2) and a two-th data sink (DA2),
- That the data outputs of the two data sources (AD1, AD2) are connected to the inputs of a NAND gate (L2), the output of which is connected to the data input (E) of the digital signal processor (DSP), and
- That the data output (A) of the digital signal processor (DSP) is connected to the data inputs of the two data sinks (DA1, DA2).

12. Method or circuit arrangement according to one of the before aspiring claims 1 to 11, characterized in that the data sources (AD1, AD2) Analog-digital converter and the data sinks (DA1, DA2) Are digital-to-analog converters.

13. Method or circuit arrangement according to one of the before aspiring claims 1 to 12, characterized in that n to 2 is selected.

14. Method or circuit arrangement according to one of the before aspiring claims 1 to 13, characterized in that the digital signal processor (DSP) part of a stan standardized audio interface.

15. Method or circuit arrangement according to one of the before aspiring claims 1 to 14, characterized in that the Divider (T), the first logic circuit (L1) and the second logic circuit (L2) in the digital signal pro processor (DSP) are integrated.