DE19943323B4

DE19943323B4 - Verfahren und Schaltungsanordnung zur digitalen Datenübertragung

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Publication number: DE19943323B4
Application number: DE19943323A
Authority: DE
Inventors: Christian Dipl.-Ing. Seidel
Original assignee: Harman Becker Automotive Systems GmbH
Current assignee: Harman Becker Automotive Systems GmbH
Priority date: 1999-09-10
Filing date: 1999-09-10
Publication date: 2009-07-23
Anticipated expiration: 2019-09-11
Also published as: DE19943323A1

Abstract

Verfahren zur seriellen Datenübertragung von n Datenquellen (Q1–Qn) zu n Datensenken (S1–Sn), bei dem
– n gegeneinander in der Phase verschobene Worttaktsignale mit der Abtastfrequenz erzeugt werden,
– jedes der n phasenverschobenen Worttaktsignale als Taktsignal für eine der n Datenquellen (Q1–Qn) und eine der n Datensenken (S1–Sn) vorgesehen ist,
– eine Periode des Worttaktes in n Zeitschlitze (Z1–Zn) aufgeteilt ist,
– jeder Zeitschlitz (Z1–Zn) einen Kanal (K1–Kn) für eine Datenquelle (Q1–Qn) darstellt, in welchem die Daten dieser Datenquelle übertragen werden, so dass die Daten der einzelnen Datenquellen (Q1–Qn) in Paketen seriell übertragen werden,
– n > 2 ist,
– entsprechend dem empfangenen Worttaktsignal die n Datenquellen (Q1–Qn) ihre Daten senden,
– anhand des für jede Datensenke (S1–Sn) erzeugten Worttaktsignales jede Datensenke (S1–Sn) erkennt, welches der ausgesendeten Daten für sie bestimmt ist und jede Datenquelle (Q1–Qn) und jede Datensenke (S1–Sn) ein Datensignal, ein Worttaktsignal...

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur digitalen Datenübertragung von n Datenquellen zu n Datensenken gemäß dem Oberbegriff des Anspruchs 1 bzw. 7.
Derartige Verfahren und Anordnungen sind beispielsweise aus der US 4,755,817 bekannt. Ein ähnliches Verfahren zur Datenverteilung bei serieller Datenübertragung ist beispielsweise in der WO 98/43 379 A2 beschrieben.
In Audioanlagen ist es auch Stand der Technik, über eine standardisierte Schnittstelle, zum Beispiel den I²S-Bus oder das "S"-Format von Sony, einen Stereo-Analog-Digital-Wandler und einen Stereo-Digital-Analog-Wandler an einen digitalen Signalprozessor anzuschließen. Die Wandler können entweder als einzelne integrierte Schaltkreise ausgeführt sein oder in einem sogenannten CODEC integriert sein. Je nach der Auflösung der Wandler werden Datenpakete zu 16, 18, 20 oder 24 Bit unmittelbar nach einer Flanke des Taktsignales über eine einzige Datenleitung übertragen. Wenn die Stereodaten weiterer Stereokanäle zu übertragen sind, so ist für jeden Stereokanal eine zusätzliche Datenleitung vorgesehen, so dass so viele Datenleitungen erforderlich sind, wie Stereokanäle anzuschließen sind.
Es ist daher Aufgabe der Erfindung, ein Verfahren und eine Schaltungsanordnung zur Datenübertragung so zu gestalten, dass der Aufwand an Datenleitungen möglichst gering ist.
Die Erfindung löst diese Aufgabe verfahrensmäßig mit den Merkmalen des Anspruchs 1. Insbesondere ist vorgesehen, dass n > 2 gegeneinander in der Phase verschobene Worttaktsignale mit der Abtastfrequenz erzeugt werden, dass jedes der n phasenverschobenen Worttaktsignale als Taktsignal für eine der n Datenquellen und eine der n Datensenken vorgesehen ist, dass eine Periode des Worttaktes in n Zeitschlitze aufgeteilt ist, dass jeder Zeitschlitz einen Kanal für eine Datenquelle darstellt, in welchem die Daten dieser Datenquelle übertragen werden, so dass die Daten der einzelnen Datenquellen in Paketen nacheinander übertragen werden.
Die Erfindung löst diese Aufgabe vorrichtungsmäßig mit den Merkmalen des Anspruchs 7. Insbesondere ist vorgesehen, dass am Eingang eines Teilers, der einen Bittakt mit der mehrfachen und einen Worttakt mit der einfachen Abtastfrequenz erzeugt, ein Taktsignal mit der mehrfachen Abtastfrequenz anliegt, dass der Bittaktausgang des Teilers mit dem Bittakteingang eines digitalen Signalprozessors und dem Bittakteingang einer der n Datenquellen und der n Datensenken verbunden ist, dass der Worttaktausgang des Teilers mit dem Worttakteingang des digitalen Signalprozessors, dem Takteingang einer der n Datenquellen und der n Datensenken und dem Eingang einer ersten logischen Schaltung verbunden ist, die aus dem Worttakt n – 1 in der Phase gegeneinander verschobene Worttaktsignale erzeugt, dass je ein Ausgang der ersten logischen Schaltung mit dem Worttakteingang je einer der restlichen n – 1 Datenquellen und n – 1 Datensenken verbunden ist, dass die Datenausgänge der n Datenquellen mit den Eingängen einer zweiten logischen Schaltung verbunden sind, die ein serielles Datensignal durch Aneinanderreihen der Datensignale der einzelnen Datenquellen erzeugt und deren Ausgang mit dem Dateneingang des digitalen Signalprozessors verbunden ist, und dass der Datenausgang des digitalen Signalprozessors mit den Dateneingängen der Datensenken verbunden ist.
Gemäß dem erfindungsgemäßen Verfahren wird das nichtphasenverschobene Worttaktsignal durch die n – 1 phasenverschobenen Worttaktsignale in n Zeitschlitze aufgeteilt, wobei jeder Zeitschlitz als Kanal für eine der n Datenquellen dient. Man kann sich das so vorstellen, dass alle n Worttaktsignale übereinandergelegt werden. Dann bilden die Abschnitte zwischen jeweils zwei Flanken innerhalb einer Periode des Worttaktsignales die einzelnen Zeitschlitze. Je größer n gewählt ist, desto kleiner werden daher die Zeitschlitze.
Wenn je Zeitschlitz zum Beispiel m Bits vorgesehen sind, so ist bei kleineren Zeitschlitzen der Bittakt zu erhöhen oder anders ausgedrückt die Bitbreite zu verringern. Die Mindestanzahl der Bits je Zeitschlitz und die Mindestbitbreite setzen die maximal mögliche Anzahl an Zeitschlitzen und somit an Kanälen und Datenquellen sowie Datensenken fest.
Der wesentliche Vorteil der Erfindung liegt darin, dass anstatt n paralleler Datenleitungen nur noch eine Datenleitung zur Datenübertragung von n Datenquellen zu n Datensenken erforderlich ist.
Die Erfindung wird nun anhand der Zeichnung beschrieben und erläutert. In der Zeichnung zeigen:
1 ein erstes Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung,
2 ein zweites Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung,
3 ein Impulsdiagramm einer bekannten Audioschnittstelle und
4 ein Impulsdiagramm des zweiten Ausführungsbeispieles.
Es wird nun das in der 1 abgebildete erste Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung beschrieben und erläutert.
Am Eingang eines Teilers T liegt ein Signal xF mit einem vielfachen der Abtastfrequenz. Der Bittaktausgang BA des Teilers T ist mit dem Bittakteingang BE eines digitalen Signalprozessors DSP sowie von n Datenquellen Q1 bis Qn und n Datensenken S1 bis Sn verbunden. Der Worttaktausgang WA des Teilers T ist mit dem Eingang einer ersten logischen Schaltung L1 sowie dem Worttakteingang WE des digitalen Signalprozessors DSP, einer Datenquelle Q1 und einer Datensenke S1 verbunden. Je ein Ausgang der n – 1 Ausgänge der ersten logischen Schaltung L1 ist mit dem Worttakteingang WE einer der restlichen n – 1 Datenquellen Q2 bis Qn und einer der restlichen n – 1 Datensenken S2 bis Sn verbunden. Die Datenausgänge A der n Datenquellen Q1 bis Qn sind mit den Eingängen einer zweiten logischen Schaltung L2 verbunden, deren Ausgang an den Dateneingang E des digitalen Signalprozessors DSP angeschlossen ist. Der Datenausgang A des digitalen Signalprozessors DSP ist an die Dateneingänge E der n Datensenken S1 bis Sn angeschlossen.
Für die erste logische Schaltung L1 kann beispielsweise ein EXOR-Gatter und für die zweite logische Schaltung L2 ein UND-Gatter vorgesehen sein. Alternativ dazu kann zum Beispiel die erste logische Schaltung L1 ein EXNOR-Gatter sein, während für die zweite logische Schaltung L2 in diesem Fall ein NAND-Gatter vorzusehen ist. Als Datenquellen Q1 bis Qn können beispielsweise Analog-Digital-Wandler in Frage kommen, während für die Datensenken S1 bis Sn Digital-Analog-Wandler vorgesehen sind.
Der Teiler T teilt die Frequenz des Eingangssignals xF, die ein Vielfaches der Abtastfrequenz beträgt, auf die für den Bittakt erforderliche Frequenz und liefert ein Bittaktsignal mit dieser Frequenz an den digitalen Signalprozessor DSP sowie an alle n Datenquellen Q1 bis Qn und alle n Datensenken S1 bis Sn. Ebenfalls aus dem Eingangssignal xF mit einem vielfachen der Abtastfrequenz erzeugt der Teiler T durch Teilen das Worttaktsignal F mit der einfachen Abtastfrequenz. Der Teiler T führt das Worttaktsignal F mit der einfachen Abtastfrequenz dem Eingang der ersten logischen Schaltung L1, beispielsweise einem EXOR-Gatter, dem Worttakteingang WE des digitalen Signalprozessors DSP sowie der ersten Datenquelle Q1 und der ersten Datensenke S1 zu. Die erste logische Schaltung L1 erzeugt n – 1 in der Phase verschobene Worttaktsignale, welche die rest lichen n – 1 Datenquellen Q2 bis Qn und Datensenken S2 bis Sn takten, während die erste Datenquelle Q1 und die erste Datensenke S1 vom nichtphasenverschobenen ursprünglichen Worttaktsignal getaktet werden. Dadurch dass die n Datenquellen Q1 bis Qn und die n Datensenken S1 bis Sn mit n Wortsignalen getaktet werden, die gegeneinander in der Phase verschoben sind, werden n Zeitschlitze bzw. Kanäle erzeugt, wobei für jede Datenquelle Q1 bis Qn ein Zeitschlitz Z1 bis Zn bzw. ein Kanal K1 bis Kn gebildet wird und zur Übertragung der Daten zur Verfügung steht. Entsprechend dem empfangenen Worttakt senden die n Datenquellen Q1 bis Qn Ihre Daten zu der zweiten logischen Schaltung L2, zum Beispiel ein UND-Gatter bzw. ein NAND-Gatter, welche die von den Datenquellen Q1 bis Qn empfangenen Datenpakete aneinanderreiht und zum digitalen Signalprozessor DSP sendet. Der digitale Signalprozessor DSP sendet von seinem Datenausgang A die für die Datensenken S1 bis Sn bestimmten Datenpakte hintereinander aus. Anhand des von der ersten logischen Schaltung L1 für jede Datensenke erzeugten Worttaktsignales erkennt jede Datensenke, welches der vom digitalen Signalprozessor ausgesendeten Datenpakete für sie bestimmt ist.
Es wird nun das in der 2 abgebildete zweite Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung beschrieben und erläutert.
Beim zweiten Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung liegt ebenfalls wie beim ersten Ausführungsbeispiel am Eingang eines Teilers T ein Eingangssignal xF mit einem vielfachen der Abtastfrequenz. Der Bittaktausgang BA des Teilers T ist mit dem Bittakteingang BE eines digitalen Signalprozessors DSP, einer ersten und einer zweiten Datenquelle AD1 und AD2 sowie einer ersten und einer zweiten Datensenke DA1 und DA2 verbunden. Ein erster Worttaktausgang WA1 des Teilers T ist mit dem ersten Eingang einer ersten logischen Schaltung L1 und mit dem Worttakteingang WE des digitalen Signalprozessors DSP verbunden. Ein zweiter Wort taktausgang WA2 des Teilers T ist mit dem zweiten Eingang der ersten logischen Schaltung L1, mit dem allgemeinen Eingang GE des digitalen Signalprozessors DSP sowie mit dem Worttakteingang der ersten Datenquelle AD1 und der ersten Datensenke DA1 verbunden. Der Ausgang der ersten logischen Schaltung L1 ist mit dem Worttakteingang der zweiten Datenquelle AD2 sowie der zweiten Datensenke DA2 verbunden. Die Datenausgänge A der beiden Datenquellen AD1 und AD2 sind mit den Eingängen einer zweiten logischen Schaltung L2 verbunden, deren Ausgang mit dem Dateneingang E des digitalen Signalprozessors DSP verbunden ist. Der Datenausgang A des digitalen Signalprozessors DSP ist mit den Dateneingängen der beiden Datensenken DA1 und DA2 verbunden.
Wie beim ersten Ausführungsbeispiel kann für die erste logische Schaltung L1 ein EXOR-Gatter vorgesehen sein. Für die zweite logische Schaltung L2 ist dann ein UND-Gatter zu wählen. Wenn aber beispielsweise für die erste logische Schaltung L1 ein EXNOR-Gatter gewählt wird, dann ist für die zweite logische Schaltung L2 ein NAND-Gatter vorzusehen. Für die beiden Datenquellen sind zwei Analog-Digital-Wandler AD1 und AD2 vorgesehen, an die jeweils ein rechter und einer linker Stereokanal R und L angeschlossen sind. Die beiden Analog-Digital-Wandler AD1 und AD2 wandeln die empfangenen analogen Audiosignale in digitale Audiosignale und senden sie zur zweiten logischen Schaltung L2, die sie als Pakete nacheinander zum digitalen Signalprozessor DSP sendet, wo sie beispielsweise in gewünschter Weise verarbeitet werden können. Der digitale Signalprozessor DSP sendet die digitalen Audiodaten zu den beiden Digital-Analog-Wandlern DA1 und DA2, die sie an ihren Ausgängen als analoge Audiosignale für jeweils einen rechten und einen linken Stereokanal R und L abgeben.
Das Eingangssignal xF des Teiles T hat die 256-fache Frequenz des Abtastsignales. Das Bittaktsignal am Bittaktausgang BA des Teilers T hat die 128-fache Frequenz des Abtastsignales, das Worttaktsignal am ersten Worttaktausgang WA1 des Teilers T hat die doppelte Abtastfrequenz und das Worttaktsignal am zweiten Worttaktausgang WA2 des Teilers T hat die einfache Abtastfrequenz. Beim Teiler T handelt es sich zum Beispiel um einen 8-Bit-Teiler. Die Wandler können für Datenpakete zu 16, 18, 20 oder 24 Bits ausgelegt sein.
Die Funktion des in der 2 abgebildeten zweiten Ausführungsbeispieles einer erfindungsgemäßen Schaltungsanordnung wird nun weiter mit Hilfe der in den 3 und 4 dargestellten Impulsdiagramme erläutert.
In der 3 ist das Impulsdiagramm für eine Schaltungsanordnung gemäß dem Stand der Technik gezeigt, bei der ein Analog-Digital-Wandler und ein Digital-Analog-Wandler an den digitalen Signalprozessor angeschlossen sind. Der Bittakt xF hat die 64fache Frequenz des Abtastsignales F. Die erste Hälfte einer Periode des Abtastsignales F bildet den ersten Zeitschlitz Z1 bzw. den ersten Kanal K1, der für die Übertragung zum Beispiel des rechten Stereokanales vorgesehen ist. Die zweite Hälfte der Periode des Abtastsignales F bildet den zweiten Zeitschlitz Z2 bzw. den zweiten Kanal K2, welcher der Übertragung zum Beispiel des linken Stereokanales dient.
In der 4 ist das Impulsdiagramm des zweiten Ausführungsbeispieles einer erfindungsgemäßen Schaltungsanordnung gezeigt.
Die Frequenz des Eingangssignales xF des Teilers T beträgt das 128fache der Abtastfrequenz. Der Teiler T gibt an seinem ersten Worttaktausgang WA1 ein Worttaktsignal mit der zweifachen Abtastfrequenz 2Fs ab, während er an seinem zweiten Worttaktausgang WA2 das Abtastsignal F abgibt. Mittels der ersten logischen Schaltung L1 wird ein phasenverschobenes Signal φF erzeugt. Die Flanken der Signale 2F, F und φF grenzen innerhalb einer Periode vier Zeitschlitze Z1 bis Z4 bzw. Kanäle K1 bis K4 ein. Der erste Zeitschlitz Z1 dient als Kanal für den rechten Stereokanal des ersten Analog-Digital-Wandlers AD1, während der dritte Zeitschlitz Z3 als Kanal K3 für den linken Stereokanal des ersten Analog-Digital-Wandlers AD1 vorgesehen ist. In analoger Weise ist der zweite Zeitschlitz Z2 als Kanal K2 für den rechten Stereokanal des zweiten Analog-Digital-Wandlers AD2 vorgesehen, während der vierte Zeitschlitz Z4 als Kanal K4 der Übertragung des linken Stereokanales des zweiten Analog-Digital-Wandlers AD2 dient.
Die Erfindung lässt sich besonders vorteilhaft in Audioanlagen mit einer digitalen Audioschnittstelle, zum Beispiel in einem I²S-Bus oder im "S"-Format von Sony einsetzen. Sie ist jedoch nicht auf dieses eine Anwendungsbeispiel beschränkt; vielmehr ist die Erfindung allgemein für die serielle Datenübertragung geeignet. Es spielt dabei keine Rolle, welcher Art die zu übertragenden Daten sind, ob es sich zum Beispiel um Audio- oder Videodaten handelt. Das erfindungsgemäße Verfahren ermöglicht den Anschluss mehrerer Audio-Wandler an einen digitalen Signalprozessor unter Verwendung bekannter standardisierter serieller Datenübertragungsformate wie zum Beispiel beim erwähnten I²S-Bus.

A: Datenausgang
AD1: Analog-Digital-Wandler
AD2: Analog-Digital-Wandler
BA: Bittaktausgang
BCL: Bittakt
BE: Bittakteingang
DA1: Digital-Analog-Wandler
DA2: Digital-Analog-Wandler
E: Dateneingang
F: Abtastfrequenz
G: allgemeiner Eingang
K1–Kn: Kanal
L1: erste logische Schaltung
L2: zweite logische Schaltung
Q1–Qn: Datenquelle
R: rechter Kanal
L: linker Kanal
S1–Sn: Datensenke
T: Teiler
WA: Worttaktausgang
WA1: Worttaktausgang
WA2: Worttaktausgang
WE: Worttakteingang
xF: Vielfaches der Abtastfrequenz
φF: phasenverschobenes Signal

Claims

Verfahren zur seriellen Datenübertragung von n Datenquellen (Q1–Qn) zu n Datensenken (S1–Sn), bei dem – n gegeneinander in der Phase verschobene Worttaktsignale mit der Abtastfrequenz erzeugt werden, – jedes der n phasenverschobenen Worttaktsignale als Taktsignal für eine der n Datenquellen (Q1–Qn) und eine der n Datensenken (S1–Sn) vorgesehen ist, – eine Periode des Worttaktes in n Zeitschlitze (Z1–Zn) aufgeteilt ist, – jeder Zeitschlitz (Z1–Zn) einen Kanal (K1–Kn) für eine Datenquelle (Q1–Qn) darstellt, in welchem die Daten dieser Datenquelle übertragen werden, so dass die Daten der einzelnen Datenquellen (Q1–Qn) in Paketen seriell übertragen werden, – n > 2 ist, – entsprechend dem empfangenen Worttaktsignal die n Datenquellen (Q1–Qn) ihre Daten senden, – anhand des für jede Datensenke (S1–Sn) erzeugten Worttaktsignales jede Datensenke (S1–Sn) erkennt, welches der ausgesendeten Daten für sie bestimmt ist und jede Datenquelle (Q1–Qn) und jede Datensenke (S1–Sn) ein Datensignal, ein Worttaktsignal und ein Bittaktsignal aufweist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in jedem der n Kanäle (K1–Kn) ein Datenpaket mit 16 bis 32 Bits übertragen wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass an einem digitalen Signalprozessor (DSP), an den die n Datenquellen (Q1–Qn) und die n Datensenken (S1–Sn) ange schlossen sind, ein Worttaktsignal mit der einfachen Abtastfrequenz (F) sowie ein Bittaktsignal mit der mehrfachen Abtastfrequenz (xF) anliegen.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Worttaktsignal und das Bittaktsignal mittels eines Teilers (T) aus einem Taktsignal (xF) mit der mehrfachen Abtastfrequenz erzeugt werden.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass ein in der Phase verschobenes Worttaktsignal mittels einer EXOR oder EXNOR-Gatters (L1) erzeugt wird, an deren Eingängen jeweils Worttaktsignale mit der ein- und zwei-fachen Abtastfrequenz anliegen.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die n Datenquellen (Q1–Qn) ihre Daten an ein UND- oder ein NAND-Gatter (L2) liefern, dessen Ausgangssignal das serielle Datensignal darstellt, das aus den aneinandergereihten Datensignalen der einzelnen Datenquellen (Q1–Qn) besteht.
Schaltungsanordnung zur seriellen digitalen Datenübertragung von n Datenquellen (Q1–Qn) zu n Datensenken (S1–Sn), bei der – am Eingang eines Teilers (T), der einen Bittakt mit dem mehrfachen und einem Worttakt mit dem einfachen einer Abtastfrequenz erzeugt, ein Taktsignal (xF) mit der mehrfachen Abtastfrequenz anliegt, – der Bittaktausgang (BA) des Teilers (T) mit dem Bittakteingang (BE) eines digitalen Signalprozessors (DSP) und dem Bittakteingang (BE) je einer der n Datenquellen (Q1–Qn) und n Datensenken (S1–Sn) verbunden ist, – der Worttaktausgang (WA) des Teilers (T) mit dem Worttakteingang (WE) des digitalen Signalprozessors (DSP), dem Worttakteingang (WE) einer der n Datenquellen (Q1) und n Datensenken (S1) und dem Eingang einer ersten logischen Schaltung (L1) verbunden ist, die aus dem empfangenen Worttakt n – 1 in der Phase gegeneinander verschobene Worttaktsignale erzeugt, – je ein Ausgang der ersten logischen Schaltung (L1) mit dem Worttakteingang (WE) je einer der restlichen n – 1 Datenquellen (Q2–Qn) und n – 1 Datensenken (S2 – Sn) verbunden ist, dass die Datenausgänge (A) der n Datenquellen (Q1–Qn) mit den Eingängen einer zweiten logischen Schaltung (L2) verbunden sind, die ein serielles Datensignal durch Aneinanderreihen der Datensignale der einzelnen Datenquellen (Q1–Qn) erzeugt und deren Ausgang mit dem Dateneingang (E) des digitalen Signalprozessors (DSP) verbunden ist, und – der Datenausgang (A) des digitalen Signalprozessors (DSP) mit den Dateneingängen der Datensenken (S1–Sn) verbunden sind, – entsprechend dem empfangenen Worttaktsignal die n Datenquellen (Q1–Qn) ihre Daten senden und – anhand des für jede Datensenke (S1–Sn) erzeugten Worttaktsignales jede Datensenke (S1–Sn) erkennt, welches der ausgesendeten Daten für sie bestimmt ist. – n > 2 ist, – entsprechend dem empfangenen Worttaktsignal die n Datenquellen (Q1–Qn) ihre Daten senden, – anhand des für jede Datensenke (S1–Sn) erzeugten Worttaktsignales jede Datensenke (S1–Sn) erkennt, welches der ausgesendeten Daten für sie bestimmt ist und jede Datenquelle (Q1–Qn) und jede Datensenke (S1–Sn) eine Datenleitung, eine Worttaktleitung und eine Bittaktleitung aufweist.
Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass für die erste logische Schaltung (L1) ein EXOR-Gatter und für die zweite logische Schaltung (L2) ein UND-Gatter vorgesehen sind.
Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass für die erste logische Schaltung (L1) ein EXNOR-Gatter und für die zweite logische Schaltung (L2) NAND-Gatter vorgesehen sind.
Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, – dass der Ausgang des Teilers (T), der ein Taktsignal mit der zweifachen Abtastfrequenz (2F) abgibt, mit dem ersten Eingang des EXOR-Gatters (L1) sowie mit dem Worttakteingang (WE) des digitalen Signalprozessors (DSP) verbunden ist, – dass der Ausgang des Teilers (T), der ein Taktsignal mit der einfachen Abtastfrequenz (F) abgibt, mit dem zweiten Eingang des EXOR-Gatters (L1) und dem Takteingang einer ersten Datenquelle (AD1) und einer ersten Datensenke (DA1) verbunden ist, – dass der Ausgang des EXOR-Gatters (L1) mit dem Takteingang einer zweiten Datenquelle (AD2) und einer zweiten Datensenke (DA2) verbunden ist, – dass die Datenausgänge der beiden Datenquellen (AD1, AD2) mit den Eingängen eines UND-Gatters (L2) verbunden sind, dessen Ausgang mit dem Dateneingang (E) des digitalen Signalprozessors (DSP) verbunden ist, und – dass der Datenausgang (A) des digitalen Signalprozessors (DSP) mit den Dateneingängen der beiden Datensenken (DA1, DA2) verbunden ist.
Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, – dass der Ausgang des Teilers (T), der ein Taktsignal mit der zweifachen Abtastfrequenz (2F) abgibt, mit dem ersten Eingang des EXNOR-Gatters (L1) sowie mit dem Worttakteingang (WE) des digitalen Signalprozessors (DSP) verbunden ist, – dass der Ausgang des Teilers (T), der ein Taktsignal mit der einfachen Abtastfrequenz (F) abgibt, mit dem zweiten Eingang des EXNOR-Gatters (L1) und dem Takteingang einer ersten Datenquelle (AD1) und einer ersten Datensenke (DA1) verbunden ist, – dass der Ausgang des EXNOR-Gatters (L1) mit dem Takteingang einer zweiten Datenquelle (AD2) und einer zweiten Datensenke (DA2) verbunden ist, – dass die Datenausgänge der beiden Datenquellen (AD1, AD2) mit den Eingängen eines NAND-Gatters (L2) verbunden sind, dessen Ausgang mit dem Dateneingang (E) des digitalen Signalprozessors (DSP) verbunden ist, und – dass der Datenausgang (A) des digitalen Signalprozessors (DSP) mit den Dateneingängen der beiden Datensenken (DA1, DA2) verbunden ist.
Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Datenquellen (AD1, AD2) Analog-Digital-Wandler und die Datensenken (DA1, DA2) Digital-Analog-Wandler sind.
Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der digitale Signalprozessor (DSP) Bestandteil einer standardisierten Audio-Schnittstelle ist.
Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Teiler (T), die erste logische Schaltung (L1) und die zweite logische Schaltung (L2) im digitalen Signalprozessor (DSP) integriert sind.