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Brevets

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Numéro de publicationDE19943323 B4
Type de publicationOctroi
Numéro de demandeDE1999143323
Date de publication23 juil. 2009
Date de dépôt10 sept. 1999
Date de priorité10 sept. 1999
Autre référence de publicationDE19943323A1
Numéro de publication1999143323, 99143323, DE 19943323 B4, DE 19943323B4, DE-B4-19943323, DE19943323 B4, DE19943323B4, DE1999143323, DE99143323
InventeursChristian Dipl.-Ing. Seidel
DéposantHarman Becker Automotive Systems Gmbh
Exporter la citationBiBTeX, EndNote, RefMan
Liens externes: DPMA (Office allemand des brevets et des marques), Espacenet
Verfahren und Schaltungsanordnung zur digitalen Datenübertragung Method and circuit for digital data transmission Langue du texte original : Allemand
DE 19943323 B4
Résumé  Langue du texte original : Allemand
Verfahren zur seriellen Datenübertragung von n Datenquellen (Q1–Qn) zu n Datensenken (S1–Sn), bei dem Method for serial data transmission of n data sources (Q1-Qn) to n data sinks (S1-Sn), wherein
– n gegeneinander in der Phase verschobene Worttaktsignale mit der Abtastfrequenz erzeugt werden, - N are generated mutually shifted in phase word clock signals at the sampling frequency,
– jedes der n phasenverschobenen Worttaktsignale als Taktsignal für eine der n Datenquellen (Q1–Qn) und eine der n Datensenken (S1–Sn) vorgesehen ist, - Each of the n phase-shifted clock signals is provided as the word clock signal for one of the n data sources (Q1-Qn) and one of the n data sinks (S1-Sn),
– eine Periode des Worttaktes in n Zeitschlitze (Z1–Zn) aufgeteilt ist, - A period of the word clock is (Z1-Zn) divided into n time slots,
– jeder Zeitschlitz (Z1–Zn) einen Kanal (K1–Kn) für eine Datenquelle (Q1–Qn) darstellt, in welchem die Daten dieser Datenquelle übertragen werden, so dass die Daten der einzelnen Datenquellen (Q1–Qn) in Paketen seriell übertragen werden, - Each time slot (Z1-Zn) represents one channel (K1-Kn) for a data source (Q1-Qn) in which the data from this data source is transmitted, so that the data of the individual data sources (Q1-Qn) is serially transmitted in packets are
– n > 2 ist, - N> 2;
– entsprechend dem empfangenen Worttaktsignal die n Datenquellen (Q1–Qn) ihre Daten senden, - The n data sources (Q1-Qn) send their data according to the received word clock signal,
– anhand des für jede Datensenke (S1–Sn) erzeugten Worttaktsignales jede Datensenke (S1–Sn) erkennt, welches der ausgesendeten Daten für sie bestimmt ist und jede Datenquelle (Q1–Qn) und jede Datensenke (S1–Sn) ein Datensignal, ein Worttaktsignal... - Word clock signal generated on the basis of each data sink (S1-Sn) each data sink (S1-Sn) detect which determines the transmitted data for them and each data source (Q1-Qn) and each data sink (S1-Sn), a data signal, a word clock ...
Revendications(14)  Langue du texte original : Allemand
  1. Verfahren zur seriellen Datenübertragung von n Datenquellen (Q1–Qn) zu n Datensenken (S1–Sn), bei dem – n gegeneinander in der Phase verschobene Worttaktsignale mit der Abtastfrequenz erzeugt werden, – jedes der n phasenverschobenen Worttaktsignale als Taktsignal für eine der n Datenquellen (Q1–Qn) und eine der n Datensenken (S1–Sn) vorgesehen ist, – eine Periode des Worttaktes in n Zeitschlitze (Z1–Zn) aufgeteilt ist, – jeder Zeitschlitz (Z1–Zn) einen Kanal (K1–Kn) für eine Datenquelle (Q1–Qn) darstellt, in welchem die Daten dieser Datenquelle übertragen werden, so dass die Daten der einzelnen Datenquellen (Q1–Qn) in Paketen seriell übertragen werden, – n > 2 ist, – entsprechend dem empfangenen Worttaktsignal die n Datenquellen (Q1–Qn) ihre Daten senden, – anhand des für jede Datensenke (S1–Sn) erzeugten Worttaktsignales jede Datensenke (S1–Sn) erkennt, welches der ausgesendeten Daten für sie bestimmt ist und jede Datenquelle (Q1–Qn) und jede Datensenke (S1–Sn) ein Datensignal, ein Worttaktsignal und ein Bittaktsignal aufweist. For serial data transmission of n data sources (Q1-Qn) to n data sinks (S1-Sn) - in which are produced n mutually shifted in phase word clock signals at the sampling frequency, - each of the n phase-shifted word clock signals as a clock signal for the n data sources (Q1-Qn) and one of the n data sinks (S1-Sn) is provided, - a period of the word clock in n time slots (Z1-Zn) divided, - each time slot (Z1-Zn) has a channel (K1-Kn) for a data source (Q1-Qn) is where the data from this data source is transmitted, so that the data of the individual data sources (Q1-Qn) are serially transmitted in packets - n> 2, - according to the received word clock signal, the n data sources (Q1-Qn) send their data - on the basis of each data sink (S1-Sn) generated word clock signal each data sink (S1-Sn) recognizes that the transmitted data is determined and each data source (Q1-Qn) and each data sink (S1-Sn), a data signal, a word clock signal and a bit clock signal having.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in jedem der n Kanäle (K1–Kn) ein Datenpaket mit 16 bis 32 Bits übertragen wird. A method according to claim 1, characterized in that in each of the n channels (K1-Kn), a data packet having 16 to 32 bits is transmitted.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass an einem digitalen Signalprozessor (DSP), an den die n Datenquellen (Q1–Qn) und die n Datensenken (S1–Sn) ange schlossen sind, ein Worttaktsignal mit der einfachen Abtastfrequenz (F) sowie ein Bittaktsignal mit der mehrfachen Abtastfrequenz (xF) anliegen. A method according to claim 1 or 2, characterized in that in a digital signal processor (DSP), to which the n data sources (Q1-Qn) and the n data sinks (S1-Sn) is included, are a word clock signal with the simple sampling frequency (F input) and a bit clock with multiple sampling (xF).
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Worttaktsignal und das Bittaktsignal mittels eines Teilers (T) aus einem Taktsignal (xF) mit der mehrfachen Abtastfrequenz erzeugt werden. A method according to claim 3, characterized in that the word clock signal and the bit clock signal by means of a divider (T) from a clock signal (Xf) are produced with the multiple sampling frequency.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass ein in der Phase verschobenes Worttaktsignal mittels einer EXOR oder EXNOR-Gatters (L1) erzeugt wird, an deren Eingängen jeweils Worttaktsignale mit der ein- und zwei-fachen Abtastfrequenz anliegen. Method according to one of claims 1 to 4, characterized in that a shifted in phase word clock signal by means of an EXOR or EXNOR gate (L1) is generated, to whose inputs are each word clock signals with the one- and two-times the sampling frequency.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die n Datenquellen (Q1–Qn) ihre Daten an ein UND- oder ein NAND-Gatter (L2) liefern, dessen Ausgangssignal das serielle Datensignal darstellt, das aus den aneinandergereihten Datensignalen der einzelnen Datenquellen (Q1–Qn) besteht. Method according to one of claims 1 to 5, characterized in that the n data sources (Q1-Qn) supply their data to an AND or NAND gate (L2), whose output signal represents the serial data signal from the lined-up data signals from the each data source (Q1-Qn) is made.
  7. Schaltungsanordnung zur seriellen digitalen Datenübertragung von n Datenquellen (Q1–Qn) zu n Datensenken (S1–Sn), bei der – am Eingang eines Teilers (T), der einen Bittakt mit dem mehrfachen und einem Worttakt mit dem einfachen einer Abtastfrequenz erzeugt, ein Taktsignal (xF) mit der mehrfachen Abtastfrequenz anliegt, – der Bittaktausgang (BA) des Teilers (T) mit dem Bittakteingang (BE) eines digitalen Signalprozessors (DSP) und dem Bittakteingang (BE) je einer der n Datenquellen (Q1–Qn) und n Datensenken (S1–Sn) verbunden ist, – der Worttaktausgang (WA) des Teilers (T) mit dem Worttakteingang (WE) des digitalen Signalprozessors (DSP), dem Worttakteingang (WE) einer der n Datenquellen (Q1) und n Datensenken (S1) und dem Eingang einer ersten logischen Schaltung (L1) verbunden ist, die aus dem empfangenen Worttakt n – 1 in der Phase gegeneinander verschobene Worttaktsignale erzeugt, – je ein Ausgang der ersten logischen Schaltung (L1) mit dem Worttakteingang (WE) je einer der restlichen n – 1 Datenquellen (Q2–Qn) und n – 1 Datensenken (S2 – Sn) verbunden ist, dass die Datenausgänge (A) der n Datenquellen (Q1–Qn) mit den Eingängen einer zweiten logischen Schaltung (L2) verbunden sind, die ein serielles Datensignal durch Aneinanderreihen der Datensignale der einzelnen Datenquellen (Q1–Qn) erzeugt und deren Ausgang mit dem Dateneingang (E) des digitalen Signalprozessors (DSP) verbunden ist, und – der Datenausgang (A) des digitalen Signalprozessors (DSP) mit den Dateneingängen der Datensenken (S1–Sn) verbunden sind, – entsprechend dem empfangenen Worttaktsignal die n Datenquellen (Q1–Qn) ihre Daten senden und – anhand des für jede Datensenke (S1–Sn) erzeugten Worttaktsignales jede Datensenke (S1–Sn) erkennt, welches der ausgesendeten Daten für sie bestimmt ist. Circuit arrangement for serial digital data transmission of n data sources (Q1-Qn) to n data sinks (S1-Sn), wherein - on the input of a divider (T) which produces a bit clock with several times, and a word clock with the simple a sampling frequency, a clock signal (Xf) is applied with the multiple sampling frequency, - the Bittaktausgang (BA) of the divider (T) with the Bittakteingang (BE) of a digital signal processor (DSP) and the Bittakteingang (BE) for each one of the n data sources (Q1-Qn), and n data sinks (S1-Sn) is connected, - the word clock output (WA) of the divider (T) with the word clock input (WE) of the digital signal processor (DSP), the word clock input (WE) of the n data sources (Q1) and n data sinks ( S1) and the input of a first logic circuit (L1) is connected, from the received word clock n - 1 generates in phase mutually shifted word clock signals - one output of the first logic circuit (L1) with the word clock input (WE) per one is connected, are connected to the data output (Q) of the n data sources (Q1-Qn) with the inputs of a second logic circuit (L2) of the remaining n - 1 data sources (Q2-QN) and n - - 1 data sinks (Sn S2) that a serial data signal generated by stringing together the data signals of the individual data sources (Q1-Qn), and whose output is connected to the data input (E) of the digital signal processor (DSP), and - with the data output (A) of the digital signal processor (DSP) the data inputs of data sinks (S1-Sn) are connected - the n data sources (Q1-Qn) send according to the received word clock signal their data and - on the basis of each data sink (S1-Sn) generated word clock signal each data sink (S1-Sn) recognizes which is determined by the data sent out for them. – n > 2 ist, – entsprechend dem empfangenen Worttaktsignal die n Datenquellen (Q1–Qn) ihre Daten senden, – anhand des für jede Datensenke (S1–Sn) erzeugten Worttaktsignales jede Datensenke (S1–Sn) erkennt, welches der ausgesendeten Daten für sie bestimmt ist und jede Datenquelle (Q1–Qn) und jede Datensenke (S1–Sn) eine Datenleitung, eine Worttaktleitung und eine Bittaktleitung aufweist. - N> 2, - the n data sources (Q1-Qn) send according to the received word clock signal their data - word clock signal generated on the basis of each data sink (S1-Sn) recognizes any data sink (S1-Sn), which of the transmitted data for it is intended and any data source (Q1-Qn) and each data sink (S1-Sn) has a data line, a word clock line and a bit clock.
  8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass für die erste logische Schaltung (L1) ein EXOR-Gatter und für die zweite logische Schaltung (L2) ein UND-Gatter vorgesehen sind. Circuit arrangement according to claim 7, characterized in that for the first logic circuit (L1) an EXOR gate and the second logic circuit (L2) are provided an AND gate.
  9. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass für die erste logische Schaltung (L1) ein EXNOR-Gatter und für die zweite logische Schaltung (L2) NAND-Gatter vorgesehen sind. Circuit arrangement according to claim 7, characterized in that for the first logic circuit (L1) a EXNOR gate and the second logic circuit (L2) NAND gates are provided.
  10. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, – dass der Ausgang des Teilers (T), der ein Taktsignal mit der zweifachen Abtastfrequenz (2F) abgibt, mit dem ersten Eingang des EXOR-Gatters (L1) sowie mit dem Worttakteingang (WE) des digitalen Signalprozessors (DSP) verbunden ist, – dass der Ausgang des Teilers (T), der ein Taktsignal mit der einfachen Abtastfrequenz (F) abgibt, mit dem zweiten Eingang des EXOR-Gatters (L1) und dem Takteingang einer ersten Datenquelle (AD1) und einer ersten Datensenke (DA1) verbunden ist, – dass der Ausgang des EXOR-Gatters (L1) mit dem Takteingang einer zweiten Datenquelle (AD2) und einer zweiten Datensenke (DA2) verbunden ist, – dass die Datenausgänge der beiden Datenquellen (AD1, AD2) mit den Eingängen eines UND-Gatters (L2) verbunden sind, dessen Ausgang mit dem Dateneingang (E) des digitalen Signalprozessors (DSP) verbunden ist, und – dass der Datenausgang (A) des digitalen Signalprozessors (DSP) mit den Dateneingängen der beiden Datensenken (DA1, DA2) verbunden ist. Circuit arrangement according to claim 8, characterized in that - the output of the divider (T) which outputs a clock signal having twice the sampling frequency (2f), to the first input of the EXOR gate (L1) and with the word clock input (WE) of the digital is connected to the signal processor (DSP), - that the output of the divider (T) which outputs a clock signal with the simple sampling frequency (F), to the second input of the EXOR gate (L1) and the clock input of a first data source (AD1) and a first data sink (DA1) is connected, - that the output of the XOR gate (L1) to the clock input of a second data source (AD2) and a second data sink (DA2) is connected, - that the data outputs of the two data sources (AD1, AD2 ) are connected to the inputs of an AND gate (L2), whose output is connected to the data input (E) of the digital signal processor (DSP), and - that the data output (A) of the digital signal processor (DSP) to the data inputs of the two data sinks (DA1, DA2) is connected.
  11. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, – dass der Ausgang des Teilers (T), der ein Taktsignal mit der zweifachen Abtastfrequenz (2F) abgibt, mit dem ersten Eingang des EXNOR-Gatters (L1) sowie mit dem Worttakteingang (WE) des digitalen Signalprozessors (DSP) verbunden ist, – dass der Ausgang des Teilers (T), der ein Taktsignal mit der einfachen Abtastfrequenz (F) abgibt, mit dem zweiten Eingang des EXNOR-Gatters (L1) und dem Takteingang einer ersten Datenquelle (AD1) und einer ersten Datensenke (DA1) verbunden ist, – dass der Ausgang des EXNOR-Gatters (L1) mit dem Takteingang einer zweiten Datenquelle (AD2) und einer zweiten Datensenke (DA2) verbunden ist, – dass die Datenausgänge der beiden Datenquellen (AD1, AD2) mit den Eingängen eines NAND-Gatters (L2) verbunden sind, dessen Ausgang mit dem Dateneingang (E) des digitalen Signalprozessors (DSP) verbunden ist, und – dass der Datenausgang (A) des digitalen Signalprozessors (DSP) mit den Dateneingängen der beiden Datensenken (DA1, DA2) verbunden ist. Circuit arrangement according to claim 9, characterized in that - the output of the divider (T) which outputs a clock signal having twice the sampling frequency (2f), to the first input of the EXNOR gate (L1) and with the word clock input (WE) of the digital is connected to the signal processor (DSP), - that the output of the divider (T) which outputs a clock signal with the simple sampling frequency (F), with the second input of said EXNOR gate (L1) and the clock input of a first data source (AD1) and a first data sink (DA1) is connected, - that the output of the XNOR gate (L1) to the clock input of a second data source (AD2) and a second data sink (DA2) is connected, - that the data outputs of the two data sources (AD1, AD2 ) are connected to the inputs of a NAND gate (L2), whose output is connected to the data input (E) of the digital signal processor (DSP), and - that the data output (A) of the digital signal processor (DSP) to the data inputs of the two data sinks (DA1, DA2) is connected.
  12. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Datenquellen (AD1, AD2) Analog-Digital-Wandler und die Datensenken (DA1, DA2) Digital-Analog-Wandler sind. Circuit arrangement according to one of the preceding claims, characterized in that the data sources (AD1, AD2) analog-to-digital converter and the data sinks (DA1, DA2) are digital-to-analog converter.
  13. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der digitale Signalprozessor (DSP) Bestandteil einer standardisierten Audio-Schnittstelle ist. Circuit arrangement according to one of the preceding claims, characterized in that the digital signal processor (DSP) is part of a standardized audio interface.
  14. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Teiler (T), die erste logische Schaltung (L1) und die zweite logische Schaltung (L2) im digitalen Signalprozessor (DSP) integriert sind. Circuit arrangement according to one of the preceding claims, characterized in that the divider (T), the first logic circuit (L1) and the second logic circuit (L2) in the digital signal processor (DSP) are integrated.
Description  Langue du texte original : Allemand
  • [0001] [0001]
    Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur digitalen Datenübertragung von n Datenquellen zu n Datensenken gemäß dem Oberbegriff des Anspruchs 1 bzw. 7. The invention relates to a method and a circuit arrangement for digital data transmission of n data sources of n data sinks according to the preamble of claim 1 and 7 respectively.
  • [0002] [0002]
    Derartige Verfahren und Anordnungen sind beispielsweise aus der Such methods and arrangements are known for example from US 4,755,817 US 4,755,817 bekannt. known. Ein ähnliches Verfahren zur Datenverteilung bei serieller Datenübertragung ist beispielsweise in der A similar method for data distribution for serial data transmission, for example, in the WO 98/43 379 A2 WO 98/43 379 A2 beschrieben. described.
  • [0003] [0003]
    In Audioanlagen ist es auch Stand der Technik, über eine standardisierte Schnittstelle, zum Beispiel den I 2 S-Bus oder das "S"-Format von Sony, einen Stereo-Analog-Digital-Wandler und einen Stereo-Digital-Analog-Wandler an einen digitalen Signalprozessor anzuschließen. In audio equipment, it is also prior art to a standardized interface, for example, the I 2 S bus or the "S" format of Sony, a stereo analog-to-digital converter and a stereo digital-to-analog converter To connect a digital signal processor. Die Wandler können entweder als einzelne integrierte Schaltkreise ausgeführt sein oder in einem sogenannten CODEC integriert sein. The converter may either be executed as a single integrated circuits or be integrated into a so-called CODEC. Je nach der Auflösung der Wandler werden Datenpakete zu 16, 18, 20 oder 24 Bit unmittelbar nach einer Flanke des Taktsignales über eine einzige Datenleitung übertragen. Depending on the resolution of the transducer data packets to 16, 18, 20 or 24 bits are transmitted immediately after an edge of the clock signal over a single data line. Wenn die Stereodaten weiterer Stereokanäle zu übertragen sind, so ist für jeden Stereokanal eine zusätzliche Datenleitung vorgesehen, so dass so viele Datenleitungen erforderlich sind, wie Stereokanäle anzuschließen sind. When the stereo data from other stereo channels to be transmitted, so an additional data line is provided for each stereo channel, so that as many data lines are required, such as stereo channels are to be connected.
  • [0004] [0004]
    Es ist daher Aufgabe der Erfindung, ein Verfahren und eine Schaltungsanordnung zur Datenübertragung so zu gestalten, dass der Aufwand an Datenleitungen möglichst gering ist. It is therefore an object of the invention to design a method and a circuit arrangement for data transmission so that the amount of data lines is minimized.
  • [0005] [0005]
    Die Erfindung löst diese Aufgabe verfahrensmäßig mit den Merkmalen des Anspruchs 1. Insbesondere ist vorgesehen, dass n > 2 gegeneinander in der Phase verschobene Worttaktsignale mit der Abtastfrequenz erzeugt werden, dass jedes der n phasenverschobenen Worttaktsignale als Taktsignal für eine der n Datenquellen und eine der n Datensenken vorgesehen ist, dass eine Periode des Worttaktes in n Zeitschlitze aufgeteilt ist, dass jeder Zeitschlitz einen Kanal für eine Datenquelle darstellt, in welchem die Daten dieser Datenquelle übertragen werden, so dass die Daten der einzelnen Datenquellen in Paketen nacheinander übertragen werden. The invention solves this problem procedurally with the features of claim 1. In particular, it is provided that n> 2 mutually shifted in phase word clock signals with sampling frequency are generated such that each of the n phase-shifted word clock signals as a clock signal for the n data sources and one of the n is data sinks provided that a period of the word clock is divided into n time slots that each time slot represents a channel for a data source in which the data from this data source is transmitted, so that the data of the individual data sources are transmitted in packets in sequence.
  • [0006] [0006]
    Die Erfindung löst diese Aufgabe vorrichtungsmäßig mit den Merkmalen des Anspruchs 7. Insbesondere ist vorgesehen, dass am Eingang eines Teilers, der einen Bittakt mit der mehrfachen und einen Worttakt mit der einfachen Abtastfrequenz erzeugt, ein Taktsignal mit der mehrfachen Abtastfrequenz anliegt, dass der Bittaktausgang des Teilers mit dem Bittakteingang eines digitalen Signalprozessors und dem Bittakteingang einer der n Datenquellen und der n Datensenken verbunden ist, dass der Worttaktausgang des Teilers mit dem Worttakteingang des digitalen Signalprozessors, dem Takteingang einer der n Datenquellen und der n Datensenken und dem Eingang einer ersten logischen Schaltung verbunden ist, die aus dem Worttakt n – 1 in der Phase gegeneinander verschobene Worttaktsignale erzeugt, dass je ein Ausgang der ersten logischen Schaltung mit dem Worttakteingang je einer der restlichen n – 1 Datenquellen und n – 1 Datensenken verbunden ist, dass die Datenausgänge der n Datenquellen mit den Eingängen einer zweiten logischen Schaltung verbunden sind, die ein serielles Datensignal durch Aneinanderreihen der Datensignale der einzelnen Datenquellen erzeugt und deren Ausgang mit dem Dateneingang des digitalen Signalprozessors verbunden ist, und dass der Datenausgang des digitalen Signalprozessors mit den Dateneingängen der Datensenken verbunden ist. The invention solves this problem according to the device with the features of claim 7. In particular, it is provided that the input of a divider which rests a bit clock with multiple and generates a word clock with the simple sampling frequency, a clock signal with multiple sampling that the Bittaktausgang of is divider connected to the Bittakteingang a digital signal processor and the Bittakteingang one of the n data sources and the n data sinks, that the word clock output of the divider with the word clock input of the digital signal processor, the clock input of one of the n data sources and the n data sinks and the input of a first logic circuit is connected to n from the word clock - 1 generated in phase mutually shifted word clock signals that one output of the first logic circuit with the word clock input one each of the remaining n - 1 data sources and n - 1 data sinks connected to the data outputs of the n data sources are connected to the inputs of a second logic circuit that generates a serial data signal by the juxtaposition of the data signals of the individual sources of data and whose output is connected to the data input of the digital signal processor and that the data output of the digital signal processor is connected to the data inputs of the data sinks.
  • [0007] [0007]
    Gemäß dem erfindungsgemäßen Verfahren wird das nichtphasenverschobene Worttaktsignal durch die n – 1 phasenverschobenen Worttaktsignale in n Zeitschlitze aufgeteilt, wobei jeder Zeitschlitz als Kanal für eine der n Datenquellen dient. In the process according to the invention is not phase-shifted word clock signal by the n - 1 split-phase word clock signals in n time slots, each time slot serves as a channel for the n data sources. Man kann sich das so vorstellen, dass alle n Worttaktsignale übereinandergelegt werden. One can imagine such that every n word clock signals are superimposed. Dann bilden die Abschnitte zwischen jeweils zwei Flanken innerhalb einer Periode des Worttaktsignales die einzelnen Zeitschlitze. Then constitute the sections between each two edges within one period of the word clock signal, the individual time slots. Je größer n gewählt ist, desto kleiner werden daher die Zeitschlitze. Therefore the greater n is, the smaller the time slots.
  • [0008] [0008]
    Wenn je Zeitschlitz zum Beispiel m Bits vorgesehen sind, so ist bei kleineren Zeitschlitzen der Bittakt zu erhöhen oder anders ausgedrückt die Bitbreite zu verringern. If each time slot are provided, for example, m bits, so at smaller time slots is the bit clock to increase or in other words, the bit width to decrease. Die Mindestanzahl der Bits je Zeitschlitz und die Mindestbitbreite setzen die maximal mögliche Anzahl an Zeitschlitzen und somit an Kanälen und Datenquellen sowie Datensenken fest. The minimum number of bits per time slot and the Mindestbitbreite shall specify the maximum number of time slots and thus of channels and data sources and data sinks.
  • [0009] [0009]
    Der wesentliche Vorteil der Erfindung liegt darin, dass anstatt n paralleler Datenleitungen nur noch eine Datenleitung zur Datenübertragung von n Datenquellen zu n Datensenken erforderlich ist. The essential advantage of the invention is that instead of n of parallel data lines only one data line for data transmission of n data sources of n data sink is required.
  • [0010] [0010]
    Die Erfindung wird nun anhand der Zeichnung beschrieben und erläutert. The invention will now be described and explained with reference to the drawing. In der Zeichnung zeigen: In the drawings:
  • [0011] [0011]
    1 1 ein erstes Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung, a first embodiment of a circuit arrangement according to the invention,
  • [0012] [0012]
    2 2 ein zweites Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung, a second embodiment of a circuit arrangement according to the invention,
  • [0013] [0013]
    3 3 ein Impulsdiagramm einer bekannten Audioschnittstelle und a timing diagram of a known audio interface and
  • [0014] [0014]
    4 4 ein Impulsdiagramm des zweiten Ausführungsbeispieles. a timing chart of the second embodiment.
  • [0015] [0015]
    Es wird nun das in der It is now in the 1 1 abgebildete erste Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung beschrieben und erläutert. described pictured first embodiment of a circuit arrangement according to the invention and explained.
  • [0016] [0016]
    Am Eingang eines Teilers T liegt ein Signal xF mit einem vielfachen der Abtastfrequenz. At the input of a divider T a signal xF is located at a multiple of the sampling frequency. Der Bittaktausgang BA des Teilers T ist mit dem Bittakteingang BE eines digitalen Signalprozessors DSP sowie von n Datenquellen Q1 bis Qn und n Datensenken S1 bis Sn verbunden. The Bittaktausgang BA T of the divider being connected to the BE Bittakteingang a digital signal processor DSP, as well as of n data sources of Q1 to Qn and n data sinks S1 to Sn. Der Worttaktausgang WA des Teilers T ist mit dem Eingang einer ersten logischen Schaltung L1 sowie dem Worttakteingang WE des digitalen Signalprozessors DSP, einer Datenquelle Q1 und einer Datensenke S1 verbunden. The word clock output of the divider WA T is connected to the input of a first logic circuit L1 as well as the word clock input WE of the digital signal processor DSP, a data source and a data sink Q1 S1. Je ein Ausgang der n – 1 Ausgänge der ersten logischen Schaltung L1 ist mit dem Worttakteingang WE einer der restlichen n – 1 Datenquellen Q2 bis Qn und einer der restlichen n – 1 Datensenken S2 bis Sn verbunden. Depending on an output of the n - 1 outputs of the first logic circuit L1 is connected to the word clock input WE of one of the remaining n - 1 data sources Q2 to Qn and one of the remaining n - 1 data sinks connected S2 to Sn. Die Datenausgänge A der n Datenquellen Q1 bis Qn sind mit den Eingängen einer zweiten logischen Schaltung L2 verbunden, deren Ausgang an den Dateneingang E des digitalen Signalprozessors DSP angeschlossen ist. The data outputs of the A n data sources Q1 to Qn are connected to the inputs of a second logic circuit L2, the output of which is connected to the data input E of the digital signal processor DSP. Der Datenausgang A des digitalen Signalprozessors DSP ist an die Dateneingänge E der n Datensenken S1 bis Sn angeschlossen. The data output A of the digital signal processor DSP is connected to the data inputs E of the n data sinks S1 to Sn.
  • [0017] [0017]
    Für die erste logische Schaltung L1 kann beispielsweise ein EXOR-Gatter und für die zweite logische Schaltung L2 ein UND-Gatter vorgesehen sein. For the first logic circuit L1, for example, an EXOR gate and the second logic circuit L2, an AND gate may be provided. Alternativ dazu kann zum Beispiel die erste logische Schaltung L1 ein EXNOR-Gatter sein, während für die zweite logische Schaltung L2 in diesem Fall ein NAND-Gatter vorzusehen ist. Alternatively, for example, the first logic circuit L1 be an EXNOR gate, whereas for the second logic circuit L2 in this case, a NAND gate is provided. Als Datenquellen Q1 bis Qn können beispielsweise Analog-Digital-Wandler in Frage kommen, während für die Datensenken S1 bis Sn Digital-Analog-Wandler vorgesehen sind. As the data sources Q1 to Qn may come into question, for example, analog-to-digital converter, while provided for the data sinks S1 to Sn digital-to-analog converter.
  • [0018] [0018]
    Der Teiler T teilt die Frequenz des Eingangssignals xF, die ein Vielfaches der Abtastfrequenz beträgt, auf die für den Bittakt erforderliche Frequenz und liefert ein Bittaktsignal mit dieser Frequenz an den digitalen Signalprozessor DSP sowie an alle n Datenquellen Q1 bis Qn und alle n Datensenken S1 bis Sn. The divider T divides the frequency of the input signal Xf, which is a multiple of the sampling frequency, to the required for the bit clock frequency and supplies a bit clock signal having this frequency to the digital signal processor DSP, as well as to all the n data sources Q1 to Qn and all n data sinks S1 to Sn. Ebenfalls aus dem Eingangssignal xF mit einem vielfachen der Abtastfrequenz erzeugt der Teiler T durch Teilen das Worttaktsignal F mit der einfachen Abtastfrequenz. Also from the input signal xF with a multiple of the sampling frequency generated by the divider T by dividing the word clock signal F with the simple sampling frequency. Der Teiler T führt das Worttaktsignal F mit der einfachen Abtastfrequenz dem Eingang der ersten logischen Schaltung L1, beispielsweise einem EXOR-Gatter, dem Worttakteingang WE des digitalen Signalprozessors DSP sowie der ersten Datenquelle Q1 und der ersten Datensenke S1 zu. The divider T supplies the word clock signal F with the simple sampling frequency to the input of the first logic circuit L1, for example an EXOR gate, the word clock input WE of the digital signal processor DSP and the first data source Q1 and the first data sink S1. Die erste logische Schaltung L1 erzeugt n – 1 in der Phase verschobene Worttaktsignale, welche die rest lichen n – 1 Datenquellen Q2 bis Qn und Datensenken S2 bis Sn takten, während die erste Datenquelle Q1 und die erste Datensenke S1 vom nichtphasenverschobenen ursprünglichen Worttaktsignal getaktet werden. The first logic circuit L1 generates n - 1 in the phase-shifted word clock signals that the rest union n - 1 data sources Q2 to Qn and data sinks S2 to Sn clock, while the first data source Q1 and the first data sink S1 clocked by the non-phased original word clock signal. Dadurch dass die n Datenquellen Q1 bis Qn und die n Datensenken S1 bis Sn mit n Wortsignalen getaktet werden, die gegeneinander in der Phase verschoben sind, werden n Zeitschlitze bzw. Kanäle erzeugt, wobei für jede Datenquelle Q1 bis Qn ein Zeitschlitz Z1 bis Zn bzw. ein Kanal K1 bis Kn gebildet wird und zur Übertragung der Daten zur Verfügung steht. Characterized in that the n data sources Q1 to Qn and the n data sinks S1 to Sn are clocked with n word signals, which are mutually shifted in phase, n time slots or channels are generated, or for each data source Q1 to Qn a time slot Z1 to Zn . A channel is formed K1 to Kn and available for transmitting the data. Entsprechend dem empfangenen Worttakt senden die n Datenquellen Q1 bis Qn Ihre Daten zu der zweiten logischen Schaltung L2, zum Beispiel ein UND-Gatter bzw. ein NAND-Gatter, welche die von den Datenquellen Q1 bis Qn empfangenen Datenpakete aneinanderreiht und zum digitalen Signalprozessor DSP sendet. Corresponding to the received word clock to send the n data sources Q1 to Qn data to the second logic circuit L2, for example an AND gate or a NAND gate, which stringing together the data received from the data sources Q1 to Qn data packets and to the digital signal processor DSP sends , Der digitale Signalprozessor DSP sendet von seinem Datenausgang A die für die Datensenken S1 bis Sn bestimmten Datenpakte hintereinander aus. The digital signal processor DSP sends its data output from the A to Sn destined for the data sinks S1 data packets behind each other. Anhand des von der ersten logischen Schaltung L1 für jede Datensenke erzeugten Worttaktsignales erkennt jede Datensenke, welches der vom digitalen Signalprozessor ausgesendeten Datenpakete für sie bestimmt ist. Based on the word clock signal generated by the first logic circuit L1 for each data sink detects any data sink, which is determined by the emitted by digital signal processor data packets for them.
  • [0019] [0019]
    Es wird nun das in der It is now in the 2 2 abgebildete zweite Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung beschrieben und erläutert. described pictured second embodiment of a circuit arrangement according to the invention and explained.
  • [0020] [0020]
    Beim zweiten Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung liegt ebenfalls wie beim ersten Ausführungsbeispiel am Eingang eines Teilers T ein Eingangssignal xF mit einem vielfachen der Abtastfrequenz. In the second embodiment of a circuit arrangement according to the invention also an input signal xF is located as in the first embodiment at the input of a divider T to a multiple of the sampling frequency. Der Bittaktausgang BA des Teilers T ist mit dem Bittakteingang BE eines digitalen Signalprozessors DSP, einer ersten und einer zweiten Datenquelle AD1 und AD2 sowie einer ersten und einer zweiten Datensenke DA1 und DA2 verbunden. The Bittaktausgang BA T of the divider being connected to the BE Bittakteingang a digital signal processor DSP, a first and a second data source AD1 and AD2, and a first and a second data sink DA1 and DA2. Ein erster Worttaktausgang WA1 des Teilers T ist mit dem ersten Eingang einer ersten logischen Schaltung L1 und mit dem Worttakteingang WE des digitalen Signalprozessors DSP verbunden. A first word clock output of the divider WA1 T is connected to the first input of a first logic circuit L1 and the word clock input WE of the digital signal processor DSP. Ein zweiter Wort taktausgang WA2 des Teilers T ist mit dem zweiten Eingang der ersten logischen Schaltung L1, mit dem allgemeinen Eingang GE des digitalen Signalprozessors DSP sowie mit dem Worttakteingang der ersten Datenquelle AD1 und der ersten Datensenke DA1 verbunden. A second word clock output of the divider WA2 T is connected to the second input of said first logic circuit L1, with the general input GE digital signal processor DSP as well as the word clock input of the first data source AD1 and the first data sink DA1. Der Ausgang der ersten logischen Schaltung L1 ist mit dem Worttakteingang der zweiten Datenquelle AD2 sowie der zweiten Datensenke DA2 verbunden. The output of the first logic circuit L1 is connected to the word clock input of the second data source AD2 and the second data sink DA2. Die Datenausgänge A der beiden Datenquellen AD1 und AD2 sind mit den Eingängen einer zweiten logischen Schaltung L2 verbunden, deren Ausgang mit dem Dateneingang E des digitalen Signalprozessors DSP verbunden ist. The data outputs Q of the two data sources AD1 and AD2 are connected with the inputs of a second logic circuit L2, whose output is connected to the data input E of the digital signal processor DSP. Der Datenausgang A des digitalen Signalprozessors DSP ist mit den Dateneingängen der beiden Datensenken DA1 und DA2 verbunden. The data output A digital signal processor DSP is connected to the data inputs of both data sinks DA1 and DA2.
  • [0021] [0021]
    Wie beim ersten Ausführungsbeispiel kann für die erste logische Schaltung L1 ein EXOR-Gatter vorgesehen sein. As in the first embodiment can be provided for the first logic circuit L1 an EXOR gate. Für die zweite logische Schaltung L2 ist dann ein UND-Gatter zu wählen. Then, an AND gate is to be selected for the second logic circuit L2. Wenn aber beispielsweise für die erste logische Schaltung L1 ein EXNOR-Gatter gewählt wird, dann ist für die zweite logische Schaltung L2 ein NAND-Gatter vorzusehen. But if, for example, for the first logic circuit L1 a EXNOR gate is selected, then a NAND gate is provided for the second logic circuit L2. Für die beiden Datenquellen sind zwei Analog-Digital-Wandler AD1 und AD2 vorgesehen, an die jeweils ein rechter und einer linker Stereokanal R und L angeschlossen sind. For the two data sources two analog-digital converters AD1 and AD2 are provided, to each of a right and a left stereo channel R and L are connected. Die beiden Analog-Digital-Wandler AD1 und AD2 wandeln die empfangenen analogen Audiosignale in digitale Audiosignale und senden sie zur zweiten logischen Schaltung L2, die sie als Pakete nacheinander zum digitalen Signalprozessor DSP sendet, wo sie beispielsweise in gewünschter Weise verarbeitet werden können. The two analog-to-digital converter AD1 and AD2 convert the received analog audio signals into digital audio signals and send them to the second logic circuit L2, which they called packets sequentially sends the digital signal processor DSP, where they can be processed, for example in the desired manner. Der digitale Signalprozessor DSP sendet die digitalen Audiodaten zu den beiden Digital-Analog-Wandlern DA1 und DA2, die sie an ihren Ausgängen als analoge Audiosignale für jeweils einen rechten und einen linken Stereokanal R und L abgeben. The digital signal processor DSP sends the digital audio data to the two digital-to-analog converters DA1 and DA2, they give on their outputs as analog audio signals for each right and left stereo channel R and L.
  • [0022] [0022]
    Das Eingangssignal xF des Teiles T hat die 256-fache Frequenz des Abtastsignales. The input signal xF of the part T has the 256-times the frequency of the sampling signal. Das Bittaktsignal am Bittaktausgang BA des Teilers T hat die 128-fache Frequenz des Abtastsignales, das Worttaktsignal am ersten Worttaktausgang WA1 des Teilers T hat die doppelte Abtastfrequenz und das Worttaktsignal am zweiten Worttaktausgang WA2 des Teilers T hat die einfache Abtastfrequenz. The bit clock on Bittaktausgang BA of the divider T is 128 times the frequency of the sampling signal, the word clock signal at the first word clock output WA1 of the divider T has twice the sampling frequency and the word clock signal at the second word clock output WA2 of the divider T is as simple sampling frequency. Beim Teiler T handelt es sich zum Beispiel um einen 8-Bit-Teiler. When divider T is, for example, an 8-bit divider. Die Wandler können für Datenpakete zu 16, 18, 20 oder 24 Bits ausgelegt sein. The transducers may be designed for data packets 16, 18, 20 or 24 bits.
  • [0023] [0023]
    Die Funktion des in der The function of the 2 2 abgebildeten zweiten Ausführungsbeispieles einer erfindungsgemäßen Schaltungsanordnung wird nun weiter mit Hilfe der in den pictured second embodiment of a circuit arrangement according to the invention will now be further with the help of the 3 3 und and 4 4 dargestellten Impulsdiagramme erläutert. pulse diagrams illustrated explained.
  • [0024] [0024]
    In der In the 3 3 ist das Impulsdiagramm für eine Schaltungsanordnung gemäß dem Stand der Technik gezeigt, bei der ein Analog-Digital-Wandler und ein Digital-Analog-Wandler an den digitalen Signalprozessor angeschlossen sind. is the pulse diagram shown for a circuit arrangement according to the prior art, wherein an analog-to-digital converter and a digital-to-analog converter are connected to the digital signal processor. Der Bittakt xF hat die 64fache Frequenz des Abtastsignales F. Die erste Hälfte einer Periode des Abtastsignales F bildet den ersten Zeitschlitz Z1 bzw. den ersten Kanal K1, der für die Übertragung zum Beispiel des rechten Stereokanales vorgesehen ist. XF the bit clock has the frequency of 64 times of scanning signal F. The first half of a period of the sampling signal F forms the first time slot Z1 and the first channel K1, which is provided for transmission to the example of the right stereo channel. Die zweite Hälfte der Periode des Abtastsignales F bildet den zweiten Zeitschlitz Z2 bzw. den zweiten Kanal K2, welcher der Übertragung zum Beispiel des linken Stereokanales dient. The second half of the period of the sampling signal F forms the second time slot Z2 or the second channel K2, which is used to transmit, for example, of the left stereo channel.
  • [0025] [0025]
    In der In the 4 4 ist das Impulsdiagramm des zweiten Ausführungsbeispieles einer erfindungsgemäßen Schaltungsanordnung gezeigt. is shown the timing diagram of the second embodiment of a circuit arrangement according to the invention.
  • [0026] [0026]
    Die Frequenz des Eingangssignales xF des Teilers T beträgt das 128fache der Abtastfrequenz. The frequency of the input signal of the divider xF T is 128 times the sampling frequency. Der Teiler T gibt an seinem ersten Worttaktausgang WA1 ein Worttaktsignal mit der zweifachen Abtastfrequenz 2Fs ab, während er an seinem zweiten Worttaktausgang WA2 das Abtastsignal F abgibt. The divider T gives his first word clock output WA1 from a word clock signal at twice the sampling frequency 2Fs while the scanning signal F delivers at its second word clock output WA2. Mittels der ersten logischen Schaltung L1 wird ein phasenverschobenes Signal φF erzeugt. By means of the first logic circuit L1 generates a phase shifted signal .phi..sub.F. Die Flanken der Signale 2F, F und φF grenzen innerhalb einer Periode vier Zeitschlitze Z1 bis Z4 bzw. Kanäle K1 bis K4 ein. The edges of the signals 2F, F and .phi..sub.F limits within a period of four time slots Z1 to Z4 or channels K1 to K4. Der erste Zeitschlitz Z1 dient als Kanal für den rechten Stereokanal des ersten Analog-Digital-Wandlers AD1, während der dritte Zeitschlitz Z3 als Kanal K3 für den linken Stereokanal des ersten Analog-Digital-Wandlers AD1 vorgesehen ist. The first time slot Z1 serves as a channel for the right stereo channel of the first analog-to-digital converter AD1, while the third time slot is provided as a channel Z3 K3 for the left stereo channel of the first analog-to-digital converter AD1. In analoger Weise ist der zweite Zeitschlitz Z2 als Kanal K2 für den rechten Stereokanal des zweiten Analog-Digital-Wandlers AD2 vorgesehen, während der vierte Zeitschlitz Z4 als Kanal K4 der Übertragung des linken Stereokanales des zweiten Analog-Digital-Wandlers AD2 dient. In an analogous way, the second time slot Z2 is provided as a channel K2 for the right stereo channel of the second analog-to-digital converter AD2, during the fourth time slot Z4 serving as a channel K4 of the transmission of the left stereo channel of the second analog-to-digital converter AD2.
  • [0027] [0027]
    Die Erfindung lässt sich besonders vorteilhaft in Audioanlagen mit einer digitalen Audioschnittstelle, zum Beispiel in einem I 2 S-Bus oder im "S"-Format von Sony einsetzen. The invention is particularly advantageous in audio equipment with a digital audio interface, for example, in an I 2 S-bus or in the "S" format used by Sony. Sie ist jedoch nicht auf dieses eine Anwendungsbeispiel beschränkt; However, it is not limited to this application example; vielmehr ist die Erfindung allgemein für die serielle Datenübertragung geeignet. Rather, the invention is generally suitable for the serial data transmission. Es spielt dabei keine Rolle, welcher Art die zu übertragenden Daten sind, ob es sich zum Beispiel um Audio- oder Videodaten handelt. It does not matter what kind of data to be transmitted is whether, for example, is audio or video data. Das erfindungsgemäße Verfahren ermöglicht den Anschluss mehrerer Audio-Wandler an einen digitalen Signalprozessor unter Verwendung bekannter standardisierter serieller Datenübertragungsformate wie zum Beispiel beim erwähnten I 2 S-Bus. The inventive method allows you to connect multiple audio converter to a digital signal processor using known standard serial data transfer formats such as the I 2 S Bus mentioned.
  • A A
    Datenausgang Data output
    AD1 AD1
    Analog-Digital-Wandler Analog-to-digital converter
    AD2 AD2
    Analog-Digital-Wandler Analog-to-digital converter
    BA BA
    Bittaktausgang Bittaktausgang
    BCL BCL
    Bittakt Bit clock
    BE BE
    Bittakteingang Bittakteingang
    DA1 DA1
    Digital-Analog-Wandler Digital-to-analog converter
    DA2 DA2
    Digital-Analog-Wandler Digital-to-analog converter
    E E
    Dateneingang Data input
    F F
    Abtastfrequenz Sampling frequency
    G G
    allgemeiner Eingang general input
    K1–Kn K1-Kn
    Kanal Channel
    L1 L1
    erste logische Schaltung first logic circuit
    L2 L2
    zweite logische Schaltung second logic circuit
    Q1–Qn Q1-Qn
    Datenquelle Data Source
    R R
    rechter Kanal right channel
    L L
    linker Kanal left channel
    S1–Sn S1-Sn
    Datensenke Data sink
    T T
    Teiler Divider
    WA WA
    Worttaktausgang Word clock output
    WA1 WA1
    Worttaktausgang Word clock output
    WA2 WA2
    Worttaktausgang Word clock output
    WE WE
    Worttakteingang Word clock input
    xF xF
    Vielfaches der Abtastfrequenz Multiple of the sampling frequency
    φF .phi..sub.F
    phasenverschobenes Signal phase-shifted signal
Citations de brevets
Brevet cité Date de dépôt Date de publication Déposant Titre
DE19757195A1 *22 déc. 199724 juin 1999Philips PatentverwaltungVerfahren zum Übertragen eines asynchronen Datenstroms über einen synchronen Datenbus, sowie Schaltungsanordnung zur Durchführung des Verfahrens
US4755817 *15 avr. 19875 juil. 1988U.S. Philips CorporationData transmission system having transmission intervals which are adjustable for data words of various lengths
US5933430 *9 août 19963 août 1999Sony CorporationData communication method
WO1996021974A1 *11 janv. 199618 juil. 1996Aristocrat Leisure Industries Pty. Ltd.Serial peripheral interface
WO1998043379A2 *2 mars 19981 oct. 1998Koninklijke Philips Electronics N.V.Data transfer system, transmitter and receiver
Citations hors brevets
Référence
1 *DSP 56303, 24-Bit Digital Signal Prozessor, User's Manual, Motorola Inc., Austin, TX 1996, S. 7-20, 7-21, 7-40, 7-41
2DSP 56303, 24-Bit Digital Signal Prozessor, User's Manual, Motorola Inc., Austin, TX 1996, S. 7-20, 7-21, 7-40, 7-41 U. Tietze, Ch. Schenk: Halbleiter-Schaltungs- technik, 9. Aufl., 1990, Springer-Verlag Berlin S. 257, 258
3 *U. Tietze, Ch. Schenk: Halbleiter-Schaltungs- technik, 9. Aufl., 1990, Springer-Verlag Berlin S. 257, 258
Classifications
Classification internationaleH04H20/00, H04L12/52, H04L5/22, H04J3/00, G06F13/40
Classification coopérativeH04J3/00
Classification européenneH04J3/00
Événements juridiques
DateCodeÉvénementDescription
5 avr. 2001OP8Request for examination as to paragraph 44 patent law
16 nov. 20068127New person/name/address of the applicant
Owner name: HARMAN BECKER AUTOMOTIVE SYSTEMS GMBH, 76307 KARLS
21 janv. 20108364No opposition during term of opposition
1 avr. 2015R119Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
25 juin 2015R119Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
Effective date: 20150401