DE19943323B4 - Method and circuit arrangement for digital data transmission - Google Patents
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Abstract
Verfahren zur seriellen Datenübertragung von n Datenquellen (Q1–Qn) zu n Datensenken (S1–Sn), bei dem
– n gegeneinander in der Phase verschobene Worttaktsignale mit der Abtastfrequenz erzeugt werden,
– jedes der n phasenverschobenen Worttaktsignale als Taktsignal für eine der n Datenquellen (Q1–Qn) und eine der n Datensenken (S1–Sn) vorgesehen ist,
– eine Periode des Worttaktes in n Zeitschlitze (Z1–Zn) aufgeteilt ist,
– jeder Zeitschlitz (Z1–Zn) einen Kanal (K1–Kn) für eine Datenquelle (Q1–Qn) darstellt, in welchem die Daten dieser Datenquelle übertragen werden, so dass die Daten der einzelnen Datenquellen (Q1–Qn) in Paketen seriell übertragen werden,
– n > 2 ist,
– entsprechend dem empfangenen Worttaktsignal die n Datenquellen (Q1–Qn) ihre Daten senden,
– anhand des für jede Datensenke (S1–Sn) erzeugten Worttaktsignales jede Datensenke (S1–Sn) erkennt, welches der ausgesendeten Daten für sie bestimmt ist und jede Datenquelle (Q1–Qn) und jede Datensenke (S1–Sn) ein Datensignal, ein Worttaktsignal...Method for serial data transmission from n data sources (Q1-Qn) to n data sinks (S1-Sn), in which
Generating n phase shifted word clock signals at the sampling frequency,
Each of the n phase-shifted word clock signals is provided as a clock signal for one of the n data sources (Q1-Qn) and one of the n data sinks (S1-Sn),
A period of the word clock is divided into n time slots (Z1-Zn),
- Each time slot (Z1-Zn) represents a channel (K1-Kn) for a data source (Q1-Qn), in which the data of this data source are transmitted, so that the data of the individual data sources (Q1-Qn) transmit in packets serially become,
- n> 2,
In accordance with the received word clock signal, the n data sources (Q1-Qn) send their data,
- Based on the word clock signal generated for each data sink (S1-Sn) each data sink (S1-Sn) detects which of the transmitted data is intended for them and each data source (Q1-Qn) and each data sink (S1-Sn) a data signal word clock ...
Description
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur digitalen Datenübertragung von n Datenquellen zu n Datensenken gemäß dem Oberbegriff des Anspruchs 1 bzw. 7.The The invention relates to a method and a circuit arrangement for digital data transmission from n data sources to n data sinks according to the preamble of the claim 1 or 7.
Derartige
Verfahren und Anordnungen sind beispielsweise aus der
In Audioanlagen ist es auch Stand der Technik, über eine standardisierte Schnittstelle, zum Beispiel den I2S-Bus oder das "S"-Format von Sony, einen Stereo-Analog-Digital-Wandler und einen Stereo-Digital-Analog-Wandler an einen digitalen Signalprozessor anzuschließen. Die Wandler können entweder als einzelne integrierte Schaltkreise ausgeführt sein oder in einem sogenannten CODEC integriert sein. Je nach der Auflösung der Wandler werden Datenpakete zu 16, 18, 20 oder 24 Bit unmittelbar nach einer Flanke des Taktsignales über eine einzige Datenleitung übertragen. Wenn die Stereodaten weiterer Stereokanäle zu übertragen sind, so ist für jeden Stereokanal eine zusätzliche Datenleitung vorgesehen, so dass so viele Datenleitungen erforderlich sind, wie Stereokanäle anzuschließen sind.In audio systems, it is also state of the art, via a standardized interface, for example, the I 2 S-bus or the "S" format from Sony, a stereo analog-to-digital converter and a stereo digital-to-analog converter to connect a digital signal processor. The converters can either be designed as individual integrated circuits or be integrated in a so-called CODEC. Depending on the resolution of the converter data packets are transmitted to 16, 18, 20 or 24 bits immediately after an edge of the clock signal via a single data line. If the stereo data of other stereo channels are to be transmitted, then an additional data line is provided for each stereo channel, so that as many data lines are required as stereo channels are to be connected.
Es ist daher Aufgabe der Erfindung, ein Verfahren und eine Schaltungsanordnung zur Datenübertragung so zu gestalten, dass der Aufwand an Datenleitungen möglichst gering ist.It is therefore an object of the invention, a method and a circuit arrangement for data transmission to design so that the effort on data lines as possible is low.
Die Erfindung löst diese Aufgabe verfahrensmäßig mit den Merkmalen des Anspruchs 1. Insbesondere ist vorgesehen, dass n > 2 gegeneinander in der Phase verschobene Worttaktsignale mit der Abtastfrequenz erzeugt werden, dass jedes der n phasenverschobenen Worttaktsignale als Taktsignal für eine der n Datenquellen und eine der n Datensenken vorgesehen ist, dass eine Periode des Worttaktes in n Zeitschlitze aufgeteilt ist, dass jeder Zeitschlitz einen Kanal für eine Datenquelle darstellt, in welchem die Daten dieser Datenquelle übertragen werden, so dass die Daten der einzelnen Datenquellen in Paketen nacheinander übertragen werden.The Invention solves procedurally with this task The features of claim 1. In particular, it is provided that n> 2 against each other in the Phase shifted word clock signals generated at the sampling frequency be that each of the n phase shifted word clock signals as Clock signal for one of the n data sources and one of the n data sinks is provided that a period of the word clock is divided into n time slots that each timeslot a channel for represents a data source in which the data is transmitted to this data source so that the data of each data source in packets transmitted one after the other become.
Die Erfindung löst diese Aufgabe vorrichtungsmäßig mit den Merkmalen des Anspruchs 7. Insbesondere ist vorgesehen, dass am Eingang eines Teilers, der einen Bittakt mit der mehrfachen und einen Worttakt mit der einfachen Abtastfrequenz erzeugt, ein Taktsignal mit der mehrfachen Abtastfrequenz anliegt, dass der Bittaktausgang des Teilers mit dem Bittakteingang eines digitalen Signalprozessors und dem Bittakteingang einer der n Datenquellen und der n Datensenken verbunden ist, dass der Worttaktausgang des Teilers mit dem Worttakteingang des digitalen Signalprozessors, dem Takteingang einer der n Datenquellen und der n Datensenken und dem Eingang einer ersten logischen Schaltung verbunden ist, die aus dem Worttakt n – 1 in der Phase gegeneinander verschobene Worttaktsignale erzeugt, dass je ein Ausgang der ersten logischen Schaltung mit dem Worttakteingang je einer der restlichen n – 1 Datenquellen und n – 1 Datensenken verbunden ist, dass die Datenausgänge der n Datenquellen mit den Eingängen einer zweiten logischen Schaltung verbunden sind, die ein serielles Datensignal durch Aneinanderreihen der Datensignale der einzelnen Datenquellen erzeugt und deren Ausgang mit dem Dateneingang des digitalen Signalprozessors verbunden ist, und dass der Datenausgang des digitalen Signalprozessors mit den Dateneingängen der Datensenken verbunden ist.The Invention solves this task device with The features of claim 7. In particular, it is provided that at the entrance of a divider making a bit clock with the multiple and one Word clock at the simple sampling frequency generates a clock signal with the multiple sampling frequency applied to the bit clock output of the divider with the bit clock input of a digital signal processor and the bit clock input of one of the n data sources and the n data sinks connected to the word clock output of the divider with the word clock input the digital signal processor, the clock input of one of the n data sources and the n data sink and the input of a first logic circuit connected from the word clock n - 1 in phase against each other shifted word clock signals generated that each one output of the first logic circuit with the word clock input one each of the remaining n - 1 Data sources and n - 1 Data sinking is connected to the data outputs of n data sources with the entrances a second logic circuit connected to a serial Data signal by juxtaposing the data signals of the individual Data sources generated and their output with the data input of digital signal processor is connected, and that the data output of the digital signal processor connected to the data inputs of the data sinks is.
Gemäß dem erfindungsgemäßen Verfahren wird das nichtphasenverschobene Worttaktsignal durch die n – 1 phasenverschobenen Worttaktsignale in n Zeitschlitze aufgeteilt, wobei jeder Zeitschlitz als Kanal für eine der n Datenquellen dient. Man kann sich das so vorstellen, dass alle n Worttaktsignale übereinandergelegt werden. Dann bilden die Abschnitte zwischen jeweils zwei Flanken innerhalb einer Periode des Worttaktsignales die einzelnen Zeitschlitze. Je größer n gewählt ist, desto kleiner werden daher die Zeitschlitze.According to the inventive method is the non-phase-shifted word clock signal is phase-shifted by the n-1 Word clock signals are divided into n time slots, each time slot as a channel for one of the n data sources is used. You can imagine that that all n word clock signals are superimposed become. Then the sections form between each two flanks within a period of the word clock signal, the individual time slots. The larger n is selected, the smaller the time slots become.
Wenn je Zeitschlitz zum Beispiel m Bits vorgesehen sind, so ist bei kleineren Zeitschlitzen der Bittakt zu erhöhen oder anders ausgedrückt die Bitbreite zu verringern. Die Mindestanzahl der Bits je Zeitschlitz und die Mindestbitbreite setzen die maximal mögliche Anzahl an Zeitschlitzen und somit an Kanälen und Datenquellen sowie Datensenken fest.If for each slot, for example, m bits are provided, so is smaller Time slots to increase the bit clock or in other words reduce the bit width. The minimum number of bits per time slot and the minimum bit width set the maximum possible number of time slots and thus on channels and data sources and data sinks.
Der wesentliche Vorteil der Erfindung liegt darin, dass anstatt n paralleler Datenleitungen nur noch eine Datenleitung zur Datenübertragung von n Datenquellen zu n Datensenken erforderlich ist.Of the essential advantage of the invention is that instead of n parallel Data lines only one data line for data transmission from n data sources to n data sinks is required.
Die Erfindung wird nun anhand der Zeichnung beschrieben und erläutert. In der Zeichnung zeigen:The Invention will now be described and explained with reference to the drawing. In show the drawing:
Es
wird nun das in der
Am Eingang eines Teilers T liegt ein Signal xF mit einem vielfachen der Abtastfrequenz. Der Bittaktausgang BA des Teilers T ist mit dem Bittakteingang BE eines digitalen Signalprozessors DSP sowie von n Datenquellen Q1 bis Qn und n Datensenken S1 bis Sn verbunden. Der Worttaktausgang WA des Teilers T ist mit dem Eingang einer ersten logischen Schaltung L1 sowie dem Worttakteingang WE des digitalen Signalprozessors DSP, einer Datenquelle Q1 und einer Datensenke S1 verbunden. Je ein Ausgang der n – 1 Ausgänge der ersten logischen Schaltung L1 ist mit dem Worttakteingang WE einer der restlichen n – 1 Datenquellen Q2 bis Qn und einer der restlichen n – 1 Datensenken S2 bis Sn verbunden. Die Datenausgänge A der n Datenquellen Q1 bis Qn sind mit den Eingängen einer zweiten logischen Schaltung L2 verbunden, deren Ausgang an den Dateneingang E des digitalen Signalprozessors DSP angeschlossen ist. Der Datenausgang A des digitalen Signalprozessors DSP ist an die Dateneingänge E der n Datensenken S1 bis Sn angeschlossen.At the Input of a divider T is a signal xF with a multiple the sampling frequency. The bit clock output BA of the divider T is with the bit clock input BE of a digital signal processor DSP and of n data sources Q1 to Qn and n data sinks S1 to Sn connected. The word clock output WA of the divider T is connected to the input of a first logic circuit L1 and the word clock input WE of the digital Signal processor DSP, a data source Q1 and a data sink S1 connected. One output each of the n-1 outputs of the first logic circuit L1 is one of the remaining n - 1 data sources with the word clock input WE Q2 to Qn and one of the remaining n-1 data sinks S2 to Sn connected. The data outputs A of n data sources Q1 to Qn are connected to the inputs of a second logical Circuit L2 connected, whose output to the data input E of the digital signal processor DSP is connected. The data output A of the digital signal processor DSP is connected to the data inputs E of the n Data sinks S1 to Sn connected.
Für die erste logische Schaltung L1 kann beispielsweise ein EXOR-Gatter und für die zweite logische Schaltung L2 ein UND-Gatter vorgesehen sein. Alternativ dazu kann zum Beispiel die erste logische Schaltung L1 ein EXNOR-Gatter sein, während für die zweite logische Schaltung L2 in diesem Fall ein NAND-Gatter vorzusehen ist. Als Datenquellen Q1 bis Qn können beispielsweise Analog-Digital-Wandler in Frage kommen, während für die Datensenken S1 bis Sn Digital-Analog-Wandler vorgesehen sind.For the first logic circuit L1 can, for example, an EXOR gate and for the second logic circuit L2 an AND gate be provided. Alternatively, for example, the first logic circuit L1 will be an EXNOR gate while for the second logic circuit L2 in this case to provide a NAND gate is. As data sources Q1 to Qn, for example, analog-to-digital converters come into question while for the Data sinking S1 to Sn digital-to-analog converter are provided.
Der Teiler T teilt die Frequenz des Eingangssignals xF, die ein Vielfaches der Abtastfrequenz beträgt, auf die für den Bittakt erforderliche Frequenz und liefert ein Bittaktsignal mit dieser Frequenz an den digitalen Signalprozessor DSP sowie an alle n Datenquellen Q1 bis Qn und alle n Datensenken S1 bis Sn. Ebenfalls aus dem Eingangssignal xF mit einem vielfachen der Abtastfrequenz erzeugt der Teiler T durch Teilen das Worttaktsignal F mit der einfachen Abtastfrequenz. Der Teiler T führt das Worttaktsignal F mit der einfachen Abtastfrequenz dem Eingang der ersten logischen Schaltung L1, beispielsweise einem EXOR-Gatter, dem Worttakteingang WE des digitalen Signalprozessors DSP sowie der ersten Datenquelle Q1 und der ersten Datensenke S1 zu. Die erste logische Schaltung L1 erzeugt n – 1 in der Phase verschobene Worttaktsignale, welche die rest lichen n – 1 Datenquellen Q2 bis Qn und Datensenken S2 bis Sn takten, während die erste Datenquelle Q1 und die erste Datensenke S1 vom nichtphasenverschobenen ursprünglichen Worttaktsignal getaktet werden. Dadurch dass die n Datenquellen Q1 bis Qn und die n Datensenken S1 bis Sn mit n Wortsignalen getaktet werden, die gegeneinander in der Phase verschoben sind, werden n Zeitschlitze bzw. Kanäle erzeugt, wobei für jede Datenquelle Q1 bis Qn ein Zeitschlitz Z1 bis Zn bzw. ein Kanal K1 bis Kn gebildet wird und zur Übertragung der Daten zur Verfügung steht. Entsprechend dem empfangenen Worttakt senden die n Datenquellen Q1 bis Qn Ihre Daten zu der zweiten logischen Schaltung L2, zum Beispiel ein UND-Gatter bzw. ein NAND-Gatter, welche die von den Datenquellen Q1 bis Qn empfangenen Datenpakete aneinanderreiht und zum digitalen Signalprozessor DSP sendet. Der digitale Signalprozessor DSP sendet von seinem Datenausgang A die für die Datensenken S1 bis Sn bestimmten Datenpakte hintereinander aus. Anhand des von der ersten logischen Schaltung L1 für jede Datensenke erzeugten Worttaktsignales erkennt jede Datensenke, welches der vom digitalen Signalprozessor ausgesendeten Datenpakete für sie bestimmt ist.Of the Divider T divides the frequency of the input signal xF, which is a multiple the sampling frequency is, on the for the bit rate required frequency and provides a bit clock signal with this frequency to the digital signal processor DSP as well all n data sources Q1 to Qn and all n data sinks S1 to Sn. Also from the input signal xF at a multiple of the sampling frequency By dividing, the divider T generates the word clock signal F at the simple sampling frequency. The divider T leads the word clock signal F with the simple sampling frequency to the input the first logic circuit L1, for example an EXOR gate, the word clock input WE of the digital signal processor DSP as well the first data source Q1 and the first data sink S1. The first logic circuit L1 generates n-1 phase shifted Word clock signals which the remaining union n - 1 data sources Q2 to Qn and data sinks S2 to Sn while the first data source Q1 and the first data sink S1 from the non-phase-shifted original Word clock signal are clocked. By having the n data sources Q1 to Qn and the n data sinks S1 to Sn are clocked with n word signals, which are shifted in phase against each other become n time slots or channels generated, where for each data source Q1 to Qn a time slot Z1 to Zn or a channel K1 to Kn is formed and transferred the data available stands. According to the received word clock, the n data sources send Q1 to Qn your data to the second logic circuit L2, to For example, an AND gate and a NAND gate, respectively, which are the ones of the Data sources Q1 to Qn strings of received data packets and to the digital signal processor DSP sends. The digital signal processor DSP transmits from its data output A the data sinks S1 to Sn certain data packets in a row. On the basis of the first logic circuit L1 for every data sink generated word clock signal recognizes each data sink, which of the data packets sent by the digital signal processor destined for her is.
Es
wird nun das in der
Beim zweiten Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung liegt ebenfalls wie beim ersten Ausführungsbeispiel am Eingang eines Teilers T ein Eingangssignal xF mit einem vielfachen der Abtastfrequenz. Der Bittaktausgang BA des Teilers T ist mit dem Bittakteingang BE eines digitalen Signalprozessors DSP, einer ersten und einer zweiten Datenquelle AD1 und AD2 sowie einer ersten und einer zweiten Datensenke DA1 und DA2 verbunden. Ein erster Worttaktausgang WA1 des Teilers T ist mit dem ersten Eingang einer ersten logischen Schaltung L1 und mit dem Worttakteingang WE des digitalen Signalprozessors DSP verbunden. Ein zweiter Wort taktausgang WA2 des Teilers T ist mit dem zweiten Eingang der ersten logischen Schaltung L1, mit dem allgemeinen Eingang GE des digitalen Signalprozessors DSP sowie mit dem Worttakteingang der ersten Datenquelle AD1 und der ersten Datensenke DA1 verbunden. Der Ausgang der ersten logischen Schaltung L1 ist mit dem Worttakteingang der zweiten Datenquelle AD2 sowie der zweiten Datensenke DA2 verbunden. Die Datenausgänge A der beiden Datenquellen AD1 und AD2 sind mit den Eingängen einer zweiten logischen Schaltung L2 verbunden, deren Ausgang mit dem Dateneingang E des digitalen Signalprozessors DSP verbunden ist. Der Datenausgang A des digitalen Signalprozessors DSP ist mit den Dateneingängen der beiden Datensenken DA1 und DA2 verbunden.At the second embodiment a circuit arrangement according to the invention is also at the entrance of a first embodiment as in the first embodiment Divider T an input signal xF at a multiple of the sampling frequency. The bit clock output BA of the divider T is connected to the bit clock input BE a digital signal processor DSP, a first and a second Data source AD1 and AD2 and a first and a second data sink DA1 and DA2 connected. A first word clock output WA1 of the divider T is connected to the first input of a first logic circuit L1 and with the word clock input WE of the digital signal processor DSP connected. A second word clock output WA2 of the divider T is with the second input of the first logic circuit L1, with the general Input GE of the digital signal processor DSP and the word clock input the first data source AD1 and the first data sink DA1 connected. The output of the first logic circuit L1 is at the word clock input the second data source AD2 and the second data sink DA2. The data outputs A of the two data sources AD1 and AD2 are connected to the inputs of a second logic circuit L2 whose output is connected to the Data input E of the digital signal processor DSP is connected. Of the Data output A of the digital signal processor DSP is connected to the data inputs of the connected to two data sinks DA1 and DA2.
Wie beim ersten Ausführungsbeispiel kann für die erste logische Schaltung L1 ein EXOR-Gatter vorgesehen sein. Für die zweite logische Schaltung L2 ist dann ein UND-Gatter zu wählen. Wenn aber beispielsweise für die erste logische Schaltung L1 ein EXNOR-Gatter gewählt wird, dann ist für die zweite logische Schaltung L2 ein NAND-Gatter vorzusehen. Für die beiden Datenquellen sind zwei Analog-Digital-Wandler AD1 und AD2 vorgesehen, an die jeweils ein rechter und einer linker Stereokanal R und L angeschlossen sind. Die beiden Analog-Digital-Wandler AD1 und AD2 wandeln die empfangenen analogen Audiosignale in digitale Audiosignale und senden sie zur zweiten logischen Schaltung L2, die sie als Pakete nacheinander zum digitalen Signalprozessor DSP sendet, wo sie beispielsweise in gewünschter Weise verarbeitet werden können. Der digitale Signalprozessor DSP sendet die digitalen Audiodaten zu den beiden Digital-Analog-Wandlern DA1 und DA2, die sie an ihren Ausgängen als analoge Audiosignale für jeweils einen rechten und einen linken Stereokanal R und L abgeben.As in the first embodiment, an EXOR gate may be provided for the first logic circuit L1. For the second logic circuit L2 then an AND gate is to be selected. But if, for example, for the first logic circuit L1 a EXNOR gate is selected, then for the second logic circuit L2, a NAND gate is provided. For the two data sources, two analog-to-digital converters AD1 and AD2 are provided, to each of which a right and a left stereo channel R and L are connected. The two analog-to-digital converters AD1 and AD2 convert the received analog audio signals into digital audio signals and send them to the second logic circuit L2, which transmits them in packets successively to the digital signal processor DSP, where they can be processed as desired. The digital signal processor DSP sends the digital audio data to the two digital-to-analog converters DA1 and DA2, which they deliver at their outputs as analog audio signals for each of a right and a left stereo channel R and L.
Das Eingangssignal xF des Teiles T hat die 256-fache Frequenz des Abtastsignales. Das Bittaktsignal am Bittaktausgang BA des Teilers T hat die 128-fache Frequenz des Abtastsignales, das Worttaktsignal am ersten Worttaktausgang WA1 des Teilers T hat die doppelte Abtastfrequenz und das Worttaktsignal am zweiten Worttaktausgang WA2 des Teilers T hat die einfache Abtastfrequenz. Beim Teiler T handelt es sich zum Beispiel um einen 8-Bit-Teiler. Die Wandler können für Datenpakete zu 16, 18, 20 oder 24 Bits ausgelegt sein.The Input signal xF of the part T has 256 times the frequency of the sampling signal. The bit clock signal at the bit clock output BA of the divider T has 128 times Frequency of the sampling signal, the word clock signal at the first word clock output WA1 of the divider T has twice the sampling frequency and the word clock signal at the second word clock output WA2 of the divider T has the simple sampling frequency. The divider T is, for example, an 8-bit divider. The Transducers can for data packets be designed to 16, 18, 20 or 24 bits.
Die
Funktion des in der
In
der
In
der
Die Frequenz des Eingangssignales xF des Teilers T beträgt das 128fache der Abtastfrequenz. Der Teiler T gibt an seinem ersten Worttaktausgang WA1 ein Worttaktsignal mit der zweifachen Abtastfrequenz 2Fs ab, während er an seinem zweiten Worttaktausgang WA2 das Abtastsignal F abgibt. Mittels der ersten logischen Schaltung L1 wird ein phasenverschobenes Signal φF erzeugt. Die Flanken der Signale 2F, F und φF grenzen innerhalb einer Periode vier Zeitschlitze Z1 bis Z4 bzw. Kanäle K1 bis K4 ein. Der erste Zeitschlitz Z1 dient als Kanal für den rechten Stereokanal des ersten Analog-Digital-Wandlers AD1, während der dritte Zeitschlitz Z3 als Kanal K3 für den linken Stereokanal des ersten Analog-Digital-Wandlers AD1 vorgesehen ist. In analoger Weise ist der zweite Zeitschlitz Z2 als Kanal K2 für den rechten Stereokanal des zweiten Analog-Digital-Wandlers AD2 vorgesehen, während der vierte Zeitschlitz Z4 als Kanal K4 der Übertragung des linken Stereokanales des zweiten Analog-Digital-Wandlers AD2 dient.The Frequency of the input signal xF of the divider T is 128 times the sampling frequency. The divider T outputs WA1 at its first word clock output a word clock signal at twice the sampling frequency 2Fs while it at its second word clock output WA2 the scanning signal F outputs. By means of the first logic circuit L1 is a phase-shifted Signal φF generated. The edges of the signals 2F, F and φF are within a four period Time slots Z1 to Z4 or channels K1 to K4. The first time slot Z1 serves as a channel for the right Stereo channel of the first analog-to-digital converter AD1, during the third time slot Z3 as channel K3 for the left stereo channel of first analog-to-digital converter AD1 is provided. In an analogous way the second time slot Z2 as channel K2 for the right stereo channel of second analog-to-digital converter AD2 provided while the fourth time slot Z4 as channel K4 of the transmission of the left stereo channel of the second analog-to-digital converter AD2 is used.
Die Erfindung lässt sich besonders vorteilhaft in Audioanlagen mit einer digitalen Audioschnittstelle, zum Beispiel in einem I2S-Bus oder im "S"-Format von Sony einsetzen. Sie ist jedoch nicht auf dieses eine Anwendungsbeispiel beschränkt; vielmehr ist die Erfindung allgemein für die serielle Datenübertragung geeignet. Es spielt dabei keine Rolle, welcher Art die zu übertragenden Daten sind, ob es sich zum Beispiel um Audio- oder Videodaten handelt. Das erfindungsgemäße Verfahren ermöglicht den Anschluss mehrerer Audio-Wandler an einen digitalen Signalprozessor unter Verwendung bekannter standardisierter serieller Datenübertragungsformate wie zum Beispiel beim erwähnten I2S-Bus.The invention can be used particularly advantageously in audio systems with a digital audio interface, for example in an I 2 S bus or in the "S" format from Sony. However, it is not limited to this one application example; rather, the invention is generally suitable for serial data transmission. It does not matter what kind of data you want to transfer, whether it's audio or video, for example. The method according to the invention makes it possible to connect a plurality of audio converters to a digital signal processor using known standardized serial data transmission formats such as, for example, the mentioned I 2 S bus.
- AA
- Datenausgangdata output
- AD1AD1
- Analog-Digital-WandlerAnalog to digital converter
- AD2AD2
- Analog-Digital-WandlerAnalog to digital converter
- BABA
- Bittaktausgangbit clock
- BCLBCL
- Bittaktbit clock
- BEBE
- BittakteingangBittakteingang
- DA1DA1
- Digital-Analog-WandlerDigital to analog converter
- DA2DA2
- Digital-Analog-WandlerDigital to analog converter
- Ee
- Dateneingangdata input
- FF
- Abtastfrequenzsampling
- GG
- allgemeiner Einganggeneral entrance
- K1–KnK1-Kn
- Kanalchannel
- L1L1
- erste logische Schaltungfirst logical circuit
- L2L2
- zweite logische Schaltungsecond logical circuit
- Q1–QnQ1-Qn
- DatenquelleData Source
- RR
- rechter Kanalright channel
- LL
- linker Kanalleft channel
- S1–SnS1-Sn
- Datensenkedata sink
- TT
- Teilerdivider
- WAWA
- WorttaktausgangWord clock output
- WA1WA1
- WorttaktausgangWord clock output
- WA2WA2
- WorttaktausgangWord clock output
- WEWE
- WorttakteingangWord clock input
- xFxF
- Vielfaches der Abtastfrequenzmultiple the sampling frequency
- φF.phi..sub.F
- phasenverschobenes Signalphase-shifted signal
Claims (14)
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| Title |
|---|
| DSP 56303, 24-Bit Digital Signal Prozessor, User's Manual, Motorola Inc., Austin, TX 1996, S. 7-20, 7-21, 7-40, 7-41 * |
| DSP 56303, 24-Bit Digital Signal Prozessor, User's Manual, Motorola Inc., Austin, TX 1996, S. 7-20, 7-21, 7-40, 7-41 U. Tietze, Ch. Schenk: Halbleiter-Schaltungs- technik, 9. Aufl., 1990, Springer-Verlag Berlin S. 257, 258 |
| U. Tietze, Ch. Schenk: Halbleiter-Schaltungs- technik, 9. Aufl., 1990, Springer-Verlag Berlin S. 257, 258 * |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19943323A1 (en) | 2001-04-05 |
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Legal Events
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