DE19944040C2 - Integrierter Speicher mit zwei Burstbetriebsarten - Google Patents

Integrierter Speicher mit zwei Burstbetriebsarten

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Description

Die Erfindung betrifft einen integrierten Speicher mit zwei unterschiedlichen Burstbetriebsarten.
Integrierte Speicher weisen üblicherweise Speicherzellen auf, die in Zeilen und Spalten angeordnet sind. Über Zeilenadres­ sen kann auf die Zeilen und über Spaltenadressen auf die Spalten zugegriffen werden. Bei einigen synchronen integrier­ ten Speichern, wie beispielsweise DDR SDRAMs (Double Data Ra­ te Synchronous Dynamic Random Access Memories), erfolgt bei Anlegen einer externen Spaltenadresse gemäß vorgegebener Spe­ zifikationen ein Zugriff auf mehrere Spalten, deren Adressen in bestimmter Weise aufeinander folgen. Ein solcher Zugriff wird als "Burstzugriff" bezeichnet.
In der US 5 453 957 ist ein integrierter Speicher gezeigt, der Speicherzellenfelder für gerade und ungerade Adressen und entsprechende Decoder aufweist. Die Speicherzellenfelder wer­ den von jeweiligen Zählern angesteuert, um einen Burst- Betrieb auszuführen. Eingangsseitig werden den Zählern Takt- und Adreßsignale von einem Burstcontroller zugeführt.
In der US 5 835 970 ist ein integrierter Speicher mit Burst­ adressbetrieb gezeigt, dessen Burstadressgenerator abhängig von einem Betriebsartwahlsignal entweder in einer linearen Betriebsart oder in einer nicht linearen Betriebsart betrie­ ben werden kann. Ein Register, umfassend einen Zähler oder ein Schieberegister, steuert das Speicherzellenfeld an. Dem Register ist eine Startadresse zuführbar. Des weiteren wird das Register von einem Halte-, Lade- und Schiebesignal sowie einem Taktsignal angesteuert.
Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher mit zwei unterschiedlichen Burstbetriebsarten anzu­ geben, bei dem für jede Burstbetriebsart eine unterschiedli­ che Adressierungsreihenfolge der Spalten während eines Burst­ zugriffs erfolgt und der mit relativ wenigen Komponenten rea­ lisierbar ist.
Diese Aufgabe wird mit einem integrierten Speicher gemäß An­ spruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Beim erfindungsgemäßen Speicher werden aus einer ihm zuge­ führten externen Spaltenadresse bei jedem Burstzugriff mehre­ re interne Spaltenadressen generiert. Welche Reihenfolge die­ se internen Spaltenadressen haben, ist abhängig von der je­ weiligen Burstbetriebsart, in der sich der Speicher befindet. Die internen Spaltenadressen setzen sich aus einem Teil der externen Spaltenadresse und einer von der bidirektionalen Adresszähleinheit erzeugten Teiladresse zusammen. Bei jedem Zählschritt der Adresszähleinheit wird eine andere Teiladres­ se und somit auch eine andere interne Spaltenadresse gene­ riert. Die Adresszähleinheit hat immer dann die zweite Zähl­ richtung, wenn sich der Speicher in der zweiten Burstbe­ triebsart befindet oder wenn er sich in der ersten Burstart befindet, während gleichzeitig das zweitniedrigwertigste Adressbit der externen Spaltenadresse einen zweiten logischen Zustand aufweist. Dagegen hat die Adresszähleinheit die erste Zählrichtung, wenn der Speicher sich in der ersten Burstbe­ triebsart befindet und wenn gleichzeitig das zweitniedrigwer­ tigste Adressbit der externen Spaltenadresse den ersten logi­ schen Zustand aufweist. Die Transformationseinheit dient in der zweiten Burstbetriebsart zur Transformation der dem zwei­ ten Spaltendecoder zugeführten Teiladresse, sofern das nied­ rigwertigste Adressbit der externen Spaltenadresse einen er­ sten logischen Zustand hat. In den sonstigen Fällen, also wenn das niedrigwertigste Adressbit einen zweiten logischen Zustand hat oder wenn sich der Speicher in der ersten Burstbetriebsart befindet, leitet die Transformationseinheit die von der Adresszähleinheit generierten Teiladressen ohne Transformation, also unverändert zum zweiten Spaltendecoder. Die Transformation, die im genannten Fall von der Transforma­ tionseinheit durchgeführt wird, besteht darin, dass die der Transformationseinheit zugeführten Teiladressen von dieser je­ weils um einen bestimmten Wert inkrementiert werden.
Nach einer ersten Ausführungsform der Erfindung ist die Adresszähleinheit ein bidirektionaler Zähler und die Trans­ formationseinheit ein unidirektionaler Zähler. Nach einer zweiten Ausführungsform weist die Adresszähleinheit ein bidi­ rektionales Schieberegister auf und die Transformationsein­ heit ein unidirektionales Schieberegister.
Die Erfindung wird im Folgenden anhand der Figuren näher er­ läutert. Es zeigen:
Fig. 1 ein erstes Ausführungsbeispiel des integrierten Speichers,
Fig. 2 ein zweites Ausführungsbeispiel des integrierten Speichers,
Fig. 3 während eines Burstzugriffs von einer Adresszäh­ leinheit in Fig. 1 erzeugte Teiladressen und modi­ fizierte Teiladressen,
Fig. 4 ein Ausführungsbeispiel eines bidirektionalen Schieberegisters aus Fig. 2,
Fig. 5 ein Ausführungsbeispiel eines unidirektionalen Schieberegisters aus Fig. 2 und
Fig. 6 während eines Burstzugriffs von einer Adresszählein­ heit in Fig. 2 erzeugte Teiladressen und modifizierte Teila­ dressen.
Bei den im Folgenden anhand der Fig. 1 und 2 erläuterten Ausführungsbeispielen des erfindungsgemäßen integrierten Speichers handelt es sich um sogenannte DDR SDRAMs (Double Data Rate Synchronous Dynamic Random Access Memories). Bei diesen werden innerhalb eines Taktzyklus jeweils zweimal Da­ ten geschrieben bzw. ausgelesen, nämlich bei einer steigenden und bei einer fallenden Flanke des Takts. Hierbei ist festge­ legt, dass die beiden während eines Taktzyklus zu übertragen­ den Daten jeweils unmittelbar einander benachbarten internen Spaltenadressen zugeordnet sind. Die Speicher haben eine er­ ste Burstbetriebsart, die im folgenden als "Interleaved Mo­ dus" bezeichnet wird, und eine zweite Burstbetriebsart, die im folgenden als "Sequentieller Modus" bezeichnet wird. Bei den hier beschriebenen Ausführungsbeispielen wird bei jedem Burstzugriff auf acht Spaltenauswahlleitungen zugegriffen, und zwar jeweils nacheinander auf vier Paare der Spaltenauswahlleitungen. Es handelt sich also um einen "Achterburst"' (burst of eight).
Fig. 1 zeigt ein erstes Ausführungsbeispiel des erfindungs­ gemäßen integrierten Speichers. In einem Speicherzellenfeld MA sind die Speicherzellen des Speichers in Kreuzungspunkten von Wortleitungen WL und (nicht dargestellten) Bitleitungen angeordnet. Eine Auswahl einer der Wortleitungen WL erfolgt über einen Zeilendecoder RDEC in Abhängigkeit einer externen Zeilenadresse RADR. Eine Auswahl jeweils mehrerer der Bitlei­ tungen erfolgt mittels Spaltenauswahlleitungen CSLE, CSLO über einen ersten Spaltendecoder CDEC1 und einen zweiten Spaltendecoder CDEC2 in Abhängigkeit von dem Speicher zuge­ führten externen Spaltenadressen A7 . . . 0. Das Speicherzellen­ feld MA ist in zwei Hälften unterteilt. Die ersten Spalten­ auswahlleitungen CSLO befinden sich in der einen Hälfte und die zweiten Spaltenauswahlleitungen CSLE in der zweiten Hälf­ te des Speicherzellenfeldes MA. Die ersten Spaltenauswahllei­ tungen CSLO sind mit den Ausgängen des ersten Spaltendecoders CDEC1 und die zweiten Spaltenauswahlleitungen CSLE mit den Ausgängen des zweiten Spaltendecoders CDEC2 verbunden.
Die externen Spaltenadressen A7 . . . 0 bestehen aus 8 Adressbits A7, A6, A5, A4, A3, A2, A1, A0. Dabei ist das Adressbit A7 das höchstwertigste Adressbit (MSB, Most Significant Bit) und das Adressbit A0 das niedrigwertigste Bit (LSB, Least Signi­ ficant Bit). Dementsprechend ist das Adressbit A1 das zweit­ niedrigwertigste Adressbit und das Adressbit A2 das dritt­ niedrigwertigste Adressbit der externen Spaltenadresse A7 . . . 0.
Die beiden Spaltendecoder CDEC1, CDCE2 aktivieren gleichzei­ tig eine der ersten Spaltenauswahlleitungen CSLO und eine der zweiten Spaltenauswahlleitungen CSLE. Dies geschieht in Ab­ hängigkeit von ihren Eingängen zugeführten internen Spaltena­ dressen. Die internen Spaltenadressen setzen sich für den er­ sten Spaltendecoder CDEC1 aus den höherwertigen Adressbits A7 bis A3 der externen Spaltenadresse und einer Teiladresse A2 . . . 1' zusammen. Für den zweiten Spaltendecoder CDEC2 setzen sich die internen Spaltenadressen zusammen aus den Adressbits A7 bis A3 der externen Spaltenadresse A7 . . . 0 sowie einer modi­ fizierten Teiladresse A2 . . . 1".
In Fig. 1 sind in jeder Hälfte des Zellenfelds MA nur je­ weils vier Spaltenauswahlleitungen dargestellt, die eine Burstgruppe bilden, obwohl in Wirklichkeit eine weitaus grö­ ßere Anzahl gleichartiger Burstgruppen vorhanden ist. Die Burstgruppen unterscheiden sich hinsichtlich der Adressen ih­ rer Spaltenauswahlleitungen durch deren fünf höchstwertigsten Adreßbits, die mit den höherwertigen Bits A7 . . . 3 der jeweils aktuellen externen Spaltenadresse A7 . . . 0 übereinstimmen. Je­ weils acht Spaltenauswahlleitungen bilden also eine Burstgruppe. Auf alle Spaltenauswahlleitungen einer der Burstgruppen wird bei einem Burstzugriff zugegriffen. Inner­ halb jeder Burstgruppe unterscheiden sich die Spaltenauswahl­ leitungen durch die beiden niederwertigsten Bits der internen Spaltenadresse sowie durch die Hälfte des Zellenfeldes MA, in der sie sich befinden.
Den ersten Spaltenauswahlleitungen CSLO jeder Burstgruppe sind ungerade Nummern 1, 3, 5, 7 zugeordnet und den zweiten Spaltenauswahlleitungen CSLE sind gerade Nummern 0, 2, 4, 6 zu­ geordnet. Diese Nummern können als interne 3-Bit-Teiladressen der jeweiligen Burstgruppe aufgefaßt werden. Demnach sind al­ so den ersten Spaltenauswahlleitungen ungerade Spaltenadres­ sen und den zweiten Spaltenauswahlleitungen gerade Spaltena­ dressen zugeordnet. Allerdings werden die Spaltenauswahllei­ tungen einer Burstgruppe nur durch zwei Adreßbits A2 . . . 1' bzw. A2 . . . 1'' voneinander unterschieden. Es werden nämlich über die beiden Spaltendecoder CDEC1, CDEC2 immer gleichzeitig zwei von ihnen ausgewählt. Auf die genaue Adressierung der Spal­ tenauswahlleitungen wird anhand Fig. 3 weiter unten noch eingegangen.
Im Folgenden wird die Generierung der Teiladressen A2 . . . 1' und der modifizierten Teiladressen A2 . . . 1'' erläutert. Der Spei­ cher weist einen digitalen bidirektionalen Zähler C1 auf, der an seinen Ausgängen OUT die Teiladressen A2 . . . 1' erzeugt. Der bidirektionale Zähler C1 weist Eingänge IN auf, denen das zweitniedrigwertigste Adressbit A1 und das drittniedrigwer­ tigste Adressbit A2 der externen Spaltenadresse zugeführt werden. Weiterhin weist er einen Steuereingang DIR auf, über den seine Zählrichtung einstellbar ist. Ein Ausgang eines er­ sten UND-Gatters AND1 ist mit dem Steuereingang DIR verbun­ den. Ein erster Eingang des ersten UND-Gatters AND1 ist mit dem zweitniedrigwertigsten Adressbit A1 der externen Spal­ tenadresse A7 . . . 0 verbunden. Ein zweiter Eingang ist mit einem Betriebsartsignal IL verbunden. Bei einem hohen Pegel des Be­ triebartsignals IL befindet sich der Speicher im Interleaved Modus. Bei einem niedrigen Pegel des Betriebsartsignals IL befindet sich der Speicher im Sequentiellen Modus.
Der bidirektionale Zähler C1 gibt an seinen Ausgängen bei je­ dem Burstzugriff nacheinander vier der Teiladressen A2 . . . 1' aus. Er gibt zu Beginn eines Burstzugriffs zunächst die Adressbits A2 und A1 der externen Spaltenadresse A7 . . . 0 unver­ ändert als erste Teiladresse A2 . . . 1' an seinen Ausgängen aus. Anschließend werden die folgenden drei Teiladressen dieses Burstzugriffs durch je einen Zählschritt des Zählers C1 gene­ riert. Dabei arbeitet der Zähler C1 mit zwei Stellen und ohne Übertrag. Als Startadresse dienen die beiden Adressbits A2, A1 der externen Spaltenadresse A7 . . . 0, die bei Beginn des Burstzugriffs an den Adressanschlüssen des Speichers anliegt. Der Zähler C1 hat eine positive Zählrichtung, in der er die Startadresse jeweils um den Wert 1 erhöht und eine negative Zählrichtung, in der er die Startadresse bei jedem Zähl­ schritt um den Wert 1 erniedrigt. Der Zähler C1 arbeitet nur dann mit negativer Zählrichtung, wenn sich der Speicher im Interleaved Modus befindet (IL = 1) und wenn das zweitniedrig­ wertigste Adressbit A1 der externen Spaltenadresse A7 . . . 0 einen hohen Pegel aufweist. Ansonsten arbeitet er mit positiver Zählrichtung.
Die Ausgänge OUT des bidirektionalen Zählers C1 sind direkt mit dem ersten Spaltendecoder CDEC1 und über einen digitalen unidirektionalen Zähler C2 mit positiver Zählrichtung, der ebenfalls zweistellig ist und ohne Übertrag zählt, mit dem zweiten Spaltendecoder CDEC2 verbunden. Ein Steuereingang des unidirektionalen Zählers C2 ist mit dem Ausgang eines zweiten UND-Gatters AND2 verbunden. Ein erster Eingang des zweiten UND-Gatters AND2 ist mit dem niedrigwertigsten Adressbit A0 der externen Spaltenadresse A7 . . . 0 verbunden und ein zweiter Eingang ist mit dem invertierten Betriebsartsignal /IL ver­ bunden. Der unidirektionale Zähler C2 übermittelt die vom bi­ direktionalen Zähler C1 erzeugte Teiladresse A2 . . . 1' unverän­ dert als modifizierte Teiladresse A2 . . . 1'' an den zweiten Spaltendecoder CDEC2, wenn an seinem Steuereingang ein nied­ riger Pegel anliegt. Dagegen führt der unidirektionale Zähler C2 eine Transformation der Teiladresse A2 . . . 1' aus, so dass sich die modifizierte Teiladresse A2 . . . 1'' von dieser unter­ scheidet, wenn an seinem Steuereingang ein hoher Pegel an­ liegt. Dies ist nur der Fall, wenn sich der Speicher im Se­ quentiellen Modus befindet und das niedrigwertigste Adressbit A0 einen hohen Pegel aufweist.
Die vom unidirektionalen Zähler durchgeführte Transformation besteht darin, dass er ihm zugeführte Teiladressen A2 . . . 1' um den Wert 1 inkrementiert.
Fig. 3 zeigt die Adressierungsreihenfolge der Spaltenaus­ wahlleitungen CSLE, CSLO aus Fig. 1 im Interleaved Modus (IL = 1) und im Sequentiellen Modus (/IL = SQ = 1) in Abhängig­ keit unterschiedlicher Pegel der drei niedrigwertigsten Adressbits A2 bis A0 der externen Spaltenadresse A7 . . . 0. Wie bereits erwähnt, dienen die höherwertigen Adressbits A7 bis A3 der externen Spaltenadresse A7 . . . 0 der Identifizierung von unterschiedlichen Burstgruppen mit jeweils acht Spaltenaus­ wahlleitungen, nämlich jeweils vier in jeder Zellenfeldhälfte. Im Zellenfeld MA aus Fig. 1 ist lediglich eine dieser Gruppen mit acht Spaltenauswahlleitungen dargestellt. Inner­ halb jeder Burstgruppe weisen die Spaltenauswahlleitungen je­ weils die in Fig. 1 eingetragenen Nummern 1 bis 7 bzw. 0 bis 6 auf. Aus diesem Grund gilt die Tabelle in Fig. 3 für jede dieser Gruppen aus jeweils acht Spaltenauswahlleitungen.
Die Tabelle in Fig. 3 ist folgendermaßen aufgebaut: Die er­ ste Spalte enthält die acht unterschiedlichen logischen Zu­ stände der drei niedrigwertigsten Adressbits A2 bis A0 der externen Spaltenadresse A7 . . . 0. Die nachfolgenden drei Spalten gelten für den Interleaved Modus (IL = 1) und zeigen die lo­ gischen Zustände der Teiladressen A2 . . . 1', der modifizierten Teiladressen A2 . . . 1'' sowie die Nummern der ersten Spaltenaus­ wahlleitungen CSLO und zweiten Spaltenauswahlleitungen CSLE in der Reihenfolge ihrer paarweisen Adressierung während ei­ nes Burstzugriffs. Der bidirektionale Zähler C1 erzeugt, wie bereits erwähnt, die Teiladressen A2 . . . 1', beginnend mit der Startadresse, die durch den Wert des drittniedrigwertigsten Adressbits A2 und des zweitniedrigwertigsten Adressbits A1 gebildet ist, durch dreifaches Inkrementieren. Die auf diese Weise erzeugten vier unterschiedlichen Teiladressen A2 . . . 1' des Burstzugriffs mit einer Breite von jeweils zwei Bit sind in der zweiten Spalte der Fig. 3 durch Kommata voneinander getrennt. Im Interleaved Modus unterscheiden sich die modifi­ zierten Teiladressen A2 . . . 1'' nicht von den Teiladressen A2 . . . 1'.
Die letzen drei Spalten der Tabelle in Fig. 3 zeigen die Teiladressen, modifizierten Teiladressen sowie die Nummern der durch die Spaltendecoder CDEC1, CDEC2 aktivierten Spal­ tenauswahlleitungen CSLE, CSLO in entsprechender Weise für den Sequentiellen Modus (/IL = 1).
Fig. 3 ist zu entnehmen, dass das niedrigwertigste Adressbit A0 der externen Spaltenadresse keinen Einfluß auf die Teila­ dressen A2 . . . 1' hat. Das niedrigwertigste Adressbit A0 hat nur im Sequentiellen Modus einen Einfluß auf die modifizierten Teiladressen A2 . . . 1''. Im letztgenannten Fall wird die dem unidirektionalen Zähler C2 zugeführte Teiladresse A2 . . . 1' um den Wert 1 erhöht, wenn das niedrigwertigste Adressbit einen hohen Pegel hat. In allen anderen Fällen, also wenn das nied­ rigwertigere Adressbit A0 einen niedrigen Pegel hat oder sich der Speicher im Interleaved Modus befindet, stimmen die modi­ fizierten Teiladressen A2 . . . 1'' mit den Teiladressen A2 . . . 1' überein.
Ferner ist Fig. 3 zu entnehmen, dass die Zählrichtung des bidirektionalen Zählers C1 im Sequentiellen Modus immer posi­ tiv ist, während sie im Interleaved Modus vom Pegel des zweitniedrigwertigsten Adressbits A1 abhängt. Im Interleaved Modus ist die Zählrichtung positiv, sofern das zweitniedrig­ wertigste Adressbit A1 einen niedrigen Pegel hat, und nega­ tiv, sofern es eine hohen Pegel hat.
Die vierte und die siebte Spalte der Tabelle in Fig. 3 ist folgendermaßen zu verstehen: Die in runden Klammern zusammen­ gefaßten Zahlenpaare geben die in Fig. 1 eingetragenen Num­ mern der Spaltenauswahlleitungen CSLO, CSLE der jeweils durch die höherwertigen Adressbits A7 . . . 3 der externen Spaltenadres­ se identifizierten Burstgruppe an, die über die beiden Spal­ tendecoder CDEC1, CDEC2 in Abhängigkeit von den Teiladressen A2 . . . 1' bzw. modifizierten Teiladressen A2 . . . 1''' während des Burstzugriffs adressiert werden. Wird beiden Spaltendecodern dieselbe Adresse 00 zugeführt, adressieren sie in der jeweils identifizierten Gruppe diejenige Spaltenauswahlleitung mit der niedrigsten Nummer 0 bzw. 1. Mit aufsteigenden jeweils zu dekodierenden Teiladressen bzw. modifizierten Teiladressen aktivieren die Spaltendecoder die Spaltenauswahlleitungen mit den entsprechenden höheren Nummern in Fig. 1.
Beispielsweise werden gemäß Fig. 3 im Sequentiellen Modus (SQ = 1) bei A2 . . . 0 = 001 die Spaltenauswahlleitungen der je­ weils adressierten Burstgruppe paarweise in der Reihenfolge (2, 1), (4, 3), (6, 5), (0, 7) adressiert. Das bedeutet, dass durch die erste vom bidirektionalen Zähler C1 erzeugte Teila­ dresse A2 . . . 1' = 00 (fünfte Spalte in Fig. 3) des Burstzu­ griffs die beiden Spaltenauswahlleitungen mit den Nummern 2 und 1 und durch die zweite Teiladresse A2 . . . 1' = 01 diejenigen mit den Nummern 4 und 3 adressiert werden und so weiter.
Fig. 2 zeigt ein zweites Ausführungsbeispiel des erfindungs­ gemäßen Speichers, der statt des bidirektionalen Zählers C1 als Adresszähleinheit S ein bidirektionales Schieberegister SR1 sowie einen dessen Eingängen IN vorgeschalteten Präde­ coder PDEC aufweist. Statt des unidirektionalen Zählers C2 weist der Speicher in Fig. 2 ein unidirektionales Schiebere­ gister SR2 auf. Gleiche Bezugszeichen in Fig. 2 bezeichnen gleichartige Komponenten wie in Fig. 1. Über das erste UND- Gatter AND1 wird die Schieberichtung des bidirektionalen Schieberegisters SR1 beeinflußt. Über das zweite UND-Gatter AND2 wird beeinflußt, ob das unidirektionale Schieberegister SR2 eine Schiebeoperation durchführt oder nicht.
Der Prädecoder PDEC aus Fig. 2 aktiviert in Abhängigkeit des drittniedrigwertigsten Adressbits A2 und des zweitniedrigwer­ tigsten Adressbits A1 eine von vier prädecodierten Leitungen, die dem bidirektionalen Schieberegister SR1 prädecodierte Adressen PA3 . . . 0 zuführen.
Fig. 4 zeigt den Aufbau des bidirektionalen Schieberegisters SR1 aus Fig. 2. Dieses lädt als eine Startadresse die präde­ codierten Adressen PA3 . . . 0 in Register R0 bis R3. Zunächst wird diese Startadresse als eine erste der Teiladressen PA3 . . . 0' dieses Burstzugriffs an die Ausgänge des bidirektio­ nalen Schieberegisters SR1 weitergeleitet. Anschließend wird diese Startadresse durch ringförmiges Verschieben in der durch das erste UND-Gatter AND1 bestimmten Schieberichtung inkrementiert bzw. dekrementiert. Das Inkrementieren bzw. De­ krementieren erfolgt dreimal, so dass insgesamt vier Teila­ dressen PA3 . . . 0' aus jeder Startadresse erzeugt werden.
Fig. 5 zeigt den Aufbau des unidirektionalen Schieberegi­ sters SR2 aus Fig. 2. Diesem werden die vom bidirektionalen Schieberegister SR1 erzeugten Teiladressen PA3 . . . 0' zugeführt. Diese werden in Registern R4 bis R7 zwischengespeichert. In Abhängigkeit vom Ausgangssignal des zweiten UND-Gatters AND2 gibt das unidirektionale Schieberegister SR2 die ihm zuge­ führten Teiladressen PA3 . . . 0' entweder unverändert oder (durch einen einzelnen Verschiebungsschritt) um den Wert 1 inkremen­ tiert als modifizierte Teiladressen PA3 . . . 0'' an seinen Aus­ gängen aus.
Fig. 6 zeigt für den Speicher aus Fig. 2 für die ersten vier logischen Zustände der drei niedrigwertigsten Adressbits A2 . . . 0 die sich ergebenden prädecodierten Adressen PA3 . . . 0, Teiladressen PA3 . . . 0' und modifizierten Teiladressen PA3 . . . 0''. Die Nummern der jeweils durch die Spaltendecoder CDEC1, CDEC2 aktivierten Spaltenauswahlleitungen CSLO, CSLE sind identisch mit denjenigen aus Fig. 3, so dass sie in Fig. 6 nicht noch einmal eingetragen wurden. Außerdem wurden die restlichen vier logischen Zustände der drei niedrigwertigsten Adressbits A2 bis A0 in Fig. 6 nicht angegeben. Sie ergeben sich in äquivalenter Weise wie die in Fig. 6 dargestellten Werte aus der Fig. 3.
Bei den in den Fig. 1 und 2 dargestellten Speichern dienen lediglich zwei Adressbits, nämlich A2 und A1, zum Festlegen der jeweiligen Startadresse für einen Burstzugriff. In Abhän­ gigkeit von dieser Startadresse werden paarweise insgesamt acht Spaltenauswahlleitungen CSLO, CSLE nacheinander akti­ viert. Es handelt sich also um einen Burst mit der Burstlänge acht. Selbstverständlich ist es auch möglich, eine Start­ adresse aus mehr als zwei Adressbits der externen Spalten­ adresse abzuleiten und somit längere Burstlängen zu realisie­ ren. Dann gehören jeder Gruppe von Spaltenauswahlleitungen, die während eines Burstzugriffs aktiviert werden, entspre­ chend mehr Spaltenauswahlleitungen an.

Claims (4)

1. Integrierter Speicher
mit Adreßeingängen zur Zuführung externer Spaltenadressen (A7 . . . 0),
mit einem ersten Spaltendecoder (CDEC1) zur Auswahl von ersten Spaltenauswahlleitungen (CSLO) und mit einem zwei­ ten Spaltendecoder (CDEC2) zur Auswahl von zweiten Spal­ tenauswahlleitungen (CSLE), die jeweils erste und zweite Eingänge zur Zuführung von aus den externen Spaltenadres­ sen (A7 . . . 0) abgeleiteten internen Spaltenadressen aufwei­ sen,
mit einer ersten Burstbetriebsart und mit einer zweiten Burstbetriebsart,
mit einer bidirektionalen Adreßzähleinheit (C1; S),
der in beiden Burstbetriebsarten wenigstens das zweit- (A2) und das drittniedrigwertigste (A1) Adreßbit einer der externen Spaltenadressen (A7 . . . 0) als eine Star­ tadresse zugeführt werden,
die zur Erzeugung von Teiladressen (A2 . . . 1'; PA3 . . . 0') mehrerer der internen Spaltenadressen, ausgehend von der Startadresse, jeweils einen Zählschritt ausführt,
und die in der ersten Burstbetriebsart bei einem ersten logischen Zustand des zweitniedrigwertigsten Adreßbits (A1) eine erste Zählrichtung und in den sonstigen Fällen eine zweite Zählrichtung hat,
bei dem die nicht der Adreßzähleinheit (C1; S) zugeführten Adreßbits (A7 . . . 3, A0) der externen Spaltenadresse (A7 . . . 0) mit Ausnahme des niedrigwertigsten Adreßbits (A0) den er­ sten Eingängen beider Spaltendecoder (CDEC1, CDEC2) zuge­ führt werden,
dessen Adreßzähleinheit (C1; S) zur Übertragung der von ihr erzeugten Teiladressen (A2 . . . 1'; PA3 . . . 0') ausgangssei­ tig sowohl mit den zweiten Eingängen des ersten Spaltende­ coders (CDEC1) als auch, über eine Transformationseinheit (C2; SR2), mit den zweiten Eingängen des zweiten Spalten­ decoders (CDEC2) verbunden ist,
und dessen Transformationseinheit (C2; SR2) in der zweiten Burstbetriebsart bei einem ersten logischen Zustand des niedrigwertigsten Adreßbits (A0) der externen Spaltena­ dresse (A7 . . . 0) die von der Adreßzähleinheit (C1; S) er­ zeugte Teiladresse (A2 . . . 1'; PA3 . . . 0') um einen bestimmten Wert inkrementiert und in den sonstigen Fällen unverändert an die zweiten Eingänge des zweiten Spaltendecoders (CDEC2) weiterleitet.
2. Integrierter Speicher nach Anspruch 1,
dessen Adreßzähleinheit einen bidirektionaler Zähler (C1) aufweist
und dessen Transformationseinheit einen unidirektionalen Zähler (C2) aufweist, dem als Startadressen die von der Adreßzähleinheit (C1) erzeugten Teiladressen (A2 . . . 1') zu­ geführt werden und der diese entweder unverändert oder um den bestimmten Wert inkrementiert an den zweiten Spalten­ decoder (CDEC2) weiterleitet.
3. Integrierter Speicher nach Anspruch 1,
dessen Adreßzähleinheit (S) einen Prädecoder (PDEC) mit k Ausgängen und ein bidirektionales Schieberegister (SR1) aufweist, das k erste Registerelemente (R0, . . ., R3) mit je einem Eingang und einem Ausgang aufweist,
bei dem die Ausgänge des Prädecoders (PDEC) mit je einem der Eingänge des Schieberegisters (SR1) verbunden sind,
bei dem die Zählrichtung der Adreßzähleinheit (S) der Schieberichtung des Schieberegisters (SR1) entspricht,
dessen Transformationseinheit ein unidirektionales Schie­ beregister (SR2) aufweist, das k zweite Registerelemente (R4, . . ., R7) mit je einem Eingang und einem Ausgang auf­ weist,
bei dem die Ausgänge des bidirektionalen Schieberegisters (SR1) mit den Eingängen des unidirektionalen Schieberegi­ sters (SR2) verbunden sind,
bei dem die Ausgänge des unidirektionalen Schieberegisters (SR2) mit den zweiten Eingängen des zweiten Spaltende­ coders (CDEC2) verbunden sind,
und dessen unidirektionales Schieberegister (SR2) die von der Adreßzähleinheit (S) erzeugten Teiladressen (PA3 . . . 0') entweder unverändert oder um den bestimmten Wert inkremen­ tiert an den zweiten Spaltendecoder (CDEC2) weiterleitet.
4. Integrierter Speicher nach einem der vorstehenden Ansprü­ che, dessen ersten Spaltenauswahlleitungen (CSLO) ungerade Spal­ tenadressen (1, 3, 5, 7) und dessen zweiten Spaltenauswahl­ leitungen (CSLE) gerade Spaltenadressen (0, 2, 4, 6) zugeord­ net sind.
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