DE19951055A1 - Ätzmittel, elektronische Vorrichtung mit einem Substrat, sowie Verfahren zur Herstellung des Substrats unter Verwendung des Ätzmittels - Google Patents

Ätzmittel, elektronische Vorrichtung mit einem Substrat, sowie Verfahren zur Herstellung des Substrats unter Verwendung des Ätzmittels

Info

Publication number
DE19951055A1
DE19951055A1 DE19951055A DE19951055A DE19951055A1 DE 19951055 A1 DE19951055 A1 DE 19951055A1 DE 19951055 A DE19951055 A DE 19951055A DE 19951055 A DE19951055 A DE 19951055A DE 19951055 A1 DE19951055 A1 DE 19951055A1
Authority
DE
Germany
Prior art keywords
layer
etchant
substrate
stacked
weight
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19951055A
Other languages
English (en)
Other versions
DE19951055B4 (de
Inventor
Gyoo Chul Jo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Philips LCD Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Philips LCD Co Ltd filed Critical LG Philips LCD Co Ltd
Publication of DE19951055A1 publication Critical patent/DE19951055A1/de
Application granted granted Critical
Publication of DE19951055B4 publication Critical patent/DE19951055B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/02—Local etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/20—Acidic compositions for etching aluminium or alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only

Abstract

Ätzmittel, elektronische Vorrichtung mit einem Substrat (2), sowie Verfahren zur Herstellung des Substrats (2) unter Verwendung des Ätzmittels. Im Falle einer gestapelten Schicht, bei welcher eine andere Metallschicht auf eine Al-Schicht (3) oder Al-Legierungs-Schicht (3) mit geringem Widerstand gestapelt wird, wird als Leitungsmaterial verwendet. Es wird ein Ätzmittel vorgesehen, welches im wesentlichen gleicher Ätzrate bei Ausführen lediglich eines Ätzschrittes jede der Metallschichten, welche die gestapelte Schicht bilden, geätzt werden kann. Außerdem ist ein Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen, unter Verwendung des Ätzmittels, vorgesehen, wobei die elektronische Vorrichtung das Substrat aufweist. Hierzu weist das erfindungsgemäße Ätzmittel Flußsäure, Periodsäure und Schwefelsäure auf, wobei das totale Gewichtsverhältnis der Flußsäure und der Periodsäure 0,05 bis 30 Gew.-%, das Gewichtsverhältnis der Schwefelsäure 0,05 bis 20 Gew.-%, und das Gewichtsverhältnis der Periodsäure zu der Flußsäure 0,01 bis 2,0 Gew.-% beträgt. Jede der Schichten der Verbindungsleitungen, welche durch Stapeln einer Al-Schicht (3) oder Al-Legierungs-Schicht (3) und einer Ti-Schicht (4) oder Ti-Legierungs-Schicht (4) ausgebildet ist, kann mit im wesentlichen gleicher Ätzrate mittels des Ätzmittels gleichförmig geätzt werden.

Description

Die Erfindung betrifft ein Ätzmittel, ein Verfahren zur Herstellung eines Substrates für elektronische Vorrichtungen unter Verwendung des Ätzmittels, sowie elektronische Vorrichtungen, welche das Substrat aufweisen, insbesondere ein Ätzmittel, mittels welchem jede durch Aufeinanderstapeln von einer Aluminiumschicht oder einer Aluminium-Legierungsschicht und einer Titanschicht oder einer Titan-Legierungsschicht gebildete Leitungsschicht gleichförmig mit im wesentlichen gleichmäßiger Ätzrate geätzt werden kann.
Al hat als Leitungsmaterial den Vorteil geringen Widerstands und wird häufig als Leitungsmaterial für Elektroden usw. auf einem Substrat einer elektronischen Vorrichtung verwendet.
Aus Fig. 12 ist eine Draufsicht auf einen Dünnschichttransistor in einer herkömmlichen Dünnschichttransistor-LCD als Beispiel für eine elektronische Vorrichtung gezeigt.
Der Dünnschichttransistor 82 weist eine Gateelektrode 84, welche auf einem Substrat 83 ausgebildet ist, und eine Gateisolierschicht 85 auf, welche die Gateelektrode bedeckt. Eine aktive Halbleiterschicht 86 aus amorphem Silizium (nachfolgend als "a-Si" bezeichnet) ist auf der Gateisolierschicht 85 über der Gateelektrode 84 ausgebildet. Eine Sourceelektrode 88 und eine Drainelektrode 89 erstrecken sich auf der Gateisolierschicht oder der aktiven Halbleiterschicht 86, wobei eine ohmsche Kontaktschicht 87 eingesetzt ist, welche aus amorphem Silizium ausgebildet ist, das n-Typ Verunreinigungen, wie beispielsweise Phosphor (P) aufweist (nachfolgend als "n+ a-Si" bezeichnet). Eine Passivierungsschicht 90 bedeckt den Dünnschichttransistor 82, welcher die Sourceelektrode 88, die Drainelektrode 89 und die Gateelektrode 84 aufweist und eine Kontaktöffnung 91 ist in der Passivierungsschicht 90 über der Drainelektrode 89 ausgebildet. Eine Pixelelektrode 92 wird von einer transparenten Elektrodenschicht gebildet, welche aus Indiumzinnoxid hergestellt ist (nachfolgend als "ITO" bezeichnet) und elektrisch mit der Drainelektrode 89 durch die Kontaktöffnung 91 hindurch verbunden ist.
Aus dem linken Teil von Fig. 12 ist eine Schnittansicht eines Gateanschlußpads 93 der Gateverbindungsleitungen ersichtlich. Eine Kontaktöffnung 95, welche durch die Gateisolierschicht 85 hindurch ausgebildet ist, und eine Passivierungsschicht 90 sind auf der unteren Padschicht 94 ausgebildet, welche aus dem Gateleitungsmaterial auf dem Substrat 83 ausgebildet ist. Eine obere Padschicht 96 weist eine transparente Elektrodenschicht auf und ist elektrisch mit der unteren Padschicht 94 durch die Kontaktöffnung 95 hindurch verbunden. Die Sourceverbindungsleitungen weisen eine ähnliche Struktur wie die Gateverbindungsleitungen auf.
Wie oben beispielsweise erwähnt, bildet bei dem Dünnschichttransistor die transparente Elektrodenschicht einen Gateanschluß, einen Sourceanschluß und eine Pixelektrode, welche direkt mit einem Metall zum Bilden der Gateverbindungsleitungen, der Sourceverbindungsleitungen sowie der Drainelektrode, verbunden sind.
Falls die Al-Metallschicht als Leitungsmaterial verwendet wird, um den Leitungswiderstand der elektronischen Vorrichtung zu reduzieren, werden Unebenheiten erzeugt. Diese Unebenheiten sind nadelförmige Vorsprünge und werden auf der Oberfläche der Al-Schicht während einer Wärmebehandlung erzeugt. Diese Vorsprünge stehen in die darauf liegende Isolierschicht vor, so daß Kurzschlüsse mit anderen leitenden Schichten und eine geringe Isolationswirkung erzeugt werden. Außerdem würde, wenn das ITO direkt in Kontakt mit dem Al treten würde, Sauerstoff aus dem ITO das Al oxidieren, wodurch der elektrische Widerstand des Kontaktbereiches erhöht würde.
Um dieses zu vermeiden, wurde bisher eine Schicht aus einem anderen Metall, wie beispielsweise Mo oder Cr auf der Al- Schicht ausgebildet (nachfolgend als "unterschiedliche aufeinandergestapelte Metallschicht" bezeichnet). Falls eine Gateelektrode 84 mit aufeinandergestapelten Schichten aus unterschiedlichen Metallen vorgesehen ist, wie beispielsweise aus Fig. 14A ersichtlich, wird eine Photo-Maske 97 eines gewünschten Musters auf der Oberfläche der aufeinandergestapelten Schichten 84c und der Mo-Schicht 84b auf der Al-Schicht 84a, welche auf dem Substrat 83 ausgebildet ist, mittels eines Photolithographieverfahrens ausgebildet. Die aufgestapelte Schicht 84c wird erhalten, indem unter Verwenden eines Ätzmittels mit 80 Gew.-% H3PO4, sowie HNO3, CH3COOH und H2O gleichmäßig geätzt wird.
In dem Fall, daß durch gleichförmiges Ätzen der unterschiedlichen, aufeinandergestapelten Metallschichten strukturiert wird, wird eine elektrolytische Reaktion des Ätzmittels durch die Potentialdifferenz zwischen den Metallschichten erzeugt und es kommt zu einem Unterschneiden, wodurch die Leitungsbreite der Al-Schicht 84a der oberen Schicht geringer ausgebildet wird, als die Leitungsbreite der Mo-Schicht 84b der oberen Schicht, wie aus Fig. 14B ersichtlich, da die Al-Schicht der unteren Schicht schneller geätzt wird, als die Mo-Schicht der oberen Schicht. Außerdem kommt es zu Problemen geringer Isolation.
Um diese Probleme zu lösen wird nach dem gleichförmigen Ätzen die sonnenschirmförmige Mo-Schicht 84b durch zusätzliches Ätzen unter Verwenden von Harnsäure strukturiert.
Bei dem herkömmlichen Herstellungsverfahren für ein Substrat einer elektronischen Vorrichtung ist die Ausbeute gering und der Herstellungsprozeß verlängert und die Kosten sind erhöht, da mindestens zwei Ätzschritte erforderlich sind, wenn die gestapelten, unterschiedlichen Metallschichten vorgesehen sind. Wenn außerdem das zusätzliche Ätzen, wie oben angegeben, ausgeführt werden würde, würde die Mo-Schicht der oberen Schicht etwas schneller geätzt, als die Al-Schicht der unteren Schicht, was zu dem aus Fig. 14C ersichtlichen Ergebnis führen würde, so daß die Al-Schicht der unteren Schicht vorstehen würde und es schwierig wäre die Leitungsbreite der Verbindungsleitungen der oberen und der unteren Schicht zu steuern.
Ein anderes Verfahren zum Ausbilden einer Gateelektrode aus unterschiedlichen, aufeinandergestapelten Metallschichten, ist aus Fig. 15A ersichtlich und weist folgende Schritte auf: Vorsehen einer Al-Schicht 84a auf dem Substrat 83, Beschichten der Oberfläche Al-Schicht 84a mit einem Photolack 97, Durchführen eines Photolithographieverfahrens, und Ätzen, wie aus Fig. 15b ersichtlich, so daß die Al-Schicht 84a mit gewünschter Leitungsbreite erhalten wird. Die darauffolgenden Verfahrensschritte sind: Bedecken der Al-Schicht 84a mit einer Mo-Schicht 84b, wie aus Fig. 15C ersichtlich, Ausbilden einer Foto-Maske 98 des gewünschten Musters mittels eines Photolithographieverfahrens, wie aus Fig. 15D ersichtlich, sowie anschließendes Ätzen. Bei dem herkömmlichen Verfahren sind mindestens zwei Ätzschritte erforderlich, was zu zusätzlichen Problemen führt. Eine der übereinandergeschichteten Verbindungsleitungen weist eine Struktur auf, bei welcher eine Al-Schicht 84a in der unteren Schicht mit einer Mo-Schicht 84b in der oberen Schicht bedeckt ist, wie aus Fig. 15E ersichtlich, so daß die Leitungsbreite der unteren Schicht gezwungenermaßen größer ist als die Leitungsbreite der unteren Schicht. Es ist daher schwierig, die Leitungsbreite der Verbindungsleitungen in der oberen Schicht und der unteren Schicht zu steuern.
Für den Fall, daß die aufeinandergestapelte Schicht durch aufeinanderstapeln von unterschiedlichen Metallschichten auf einer Al-Schicht oder auf einer Al-Legierungs-Schicht mit einem geringeren Widerstand ausgebildet ist und als Leitungsmaterial verwendet wird, werden erfindungsgemäß ein Ätzmittel, von welchem mit im wesentlichen gleichmäßiger Ätzrate durch lediglich einmaliges Ätzen jede Metallschicht, welche von der aufeinandergestapelten Schicht aufgewiesen wird, geätzt werden kann sowie ein Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen unter Verwenden des Ätzmittels und elektronischen Vorrichtungen mit dem Substrat geschaffen.
Fig. 1 ist eine Schnittansicht, aus welcher die Schritte der Herstellung eines Substrats für einen Dünnschichttransistor nach einer bevorzugten Durchführungsform des Verfahrens zur Herstellung eines Substrats für eine elektronische Vorrichtung nach der Erfindung ersichtlich sind.
Fig. 2 ist eine Schnittansicht, aus welcher die Schritte der Herstellung eines Substrats für einen Dünnschichttransistor nach einer bevorzugten Durchführungsform des Verfahrens zur Herstellung eines Substrats für elektronische Vorrichtungen nach der Erfindung ersichtlich ist.
Fig. 3 ist eine Schnittansicht, aus welcher ein Teil eines Substrats eines Dünnschichttransistors ersichtlich ist, welcher durch das erfindungsgemäße Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen erreicht wurde.
Fig. 4 zeigt eine schematische Ansicht eines Meßgerätes zur Messung des elektrischen Elektrodenpotentials.
Fig. 5 zeigt einen Graph, welcher das Verhältnis zwischen dem elektrischen Elektrodenpotential und dem einer Elektrode bildenden Metall zeigt.
Fig. 6 zeigt einen Graph, aus welchem das Verhältnis der Größe der Seitenätzens der aufeinandergestapelten Schichten aus Al und Ti (ΔL) zu der Potentialdifferenz zwischen der Al-Elektrode und der Ti-Elektrode (ΔE) ersichtlich ist.
Fig. 7 ist eine Schnittansicht, aus welcher ein Beispiel einer Flüssigkristallanzeigevorrichtung vom Reflektionstyp ersichtlich ist, bei welcher ein Substrat eines Dünnschichttransistors nach der Erfindung verwendet ist.
Fig. 8 ist ein Graph, aus welchem das Verhältnis zwischen der Potentialdifferenz zwischen der Al-Elektrode und der Ti- Elektrode sowie dem HIO4-Gehalt an Ätzmittel ersichtlich ist.
Fig. 9 ist ein Graph, aus welchem das Verhältnis zwischen der Potentialdifferenz zwischen der Al-Elektrode und der Ti- Elektrode sowie dem HF-Gehalt an Ätzmittel ersichtlich ist.
Fig. 10 ist ein Graph, aus welchem das Verhältnis zwischen dem HF-Gehalt an Ätzmittel und der Menge an Seitenätzen ersichtlich ist, wenn aufeinandergestapelte Schichten aus Al-Schichten und Ti-Schichten mittels des Ätzmittels geätzt werden.
Fig. 11 ist ein Graph, aus welchem das Verhältnis zwischen der Potentialdifferenz zwischen der Al-Elektrode und der Ti- Elektrode sowie dem H2SO4-Gehalt an Ätzmittel ersichtlich ist.
Fig. 12 ist eine Schnittansicht, aus welcher ein Teil des Dünnschichttransistors einer herkömmlichen Dünnschichttransistor-LCD ersichtlich ist.
Fig. 13 ist eine Schnittansicht, aus welcher die aufgestapelte Schicht aus Al und Ti ersichtlich ist, welche auf einem Substrat ausgebildet ist.
Fig. 14 ist eine Schnittansicht, aus welcher die Herstellungsschritte eines Substrats für eine elektronische Vorrichtung nach dem Stand der Technik ersichtlich sind.
Fig. 15 ist eine Schnittansicht, aus welcher die Herstellungsschritte eines Substrats für eine elektronische Vorrichtung nach dem Stand der Technik ersichtlich sind.
Wenn die Mehrfachschicht durch Aufeinanderstapeln von unterschiedlichen Metallschichten auf eine Al-Schicht oder eine Al-Legierungs-Schicht ausgebildet ist und als Leitungsmaterial verwendet wird, kommt es bei lediglich einmaligem Ätzen zu wesentlich geringeren Unterschnitten und es wird ein Ätzmittel bereitgestellt, welches ein Ätzen jeder der Metallschichten mit im wesentlichen gleicher Ätzrate ermöglicht. Außerdem funktioniert jede Metallschicht, welche aus unterschiedlichen, aufeinandergestapelten Metallschichten besteht, als Elektrode in einem Elektrolyt hinsichtlich des Elektrodenpotentials. Es wurde gefunden, daß der Unterschied der Ätzrate gering ist, wenn eine andere Metallschicht die aufeinandergestapelte Schicht bildet, welche gegenüber Al oder Al-Legierungsschichten ein geringes elektrisches Potential aufweist. Insbesondere, wenn die aufeinandergestapelte Schicht aus Aufeinanderstapeln von Al-Schichten oder Al-Legierungs-Schichten mit Ti-Schichten oder Ti-Legierungs-Schichten als Leitungsmaterial verwendet wurden, war das Unterschneiden verringert und ein gleichförmiges Ätzen wurde erreicht.
Hierbei ergaben sich die folgenden Ausführungsformen.
Aus Fig. 4 ist ein Meßinstrument zur Messung des elektrischen Elektrodenpotentials ersichtlich. Das Instrument weist auf: einen Behälter 76, welcher mit Elektrolyt 75 gefüllt ist, eine Standard-Wasserstoff-Elektrode (nachfolgend als "SHE" bezeichnet) als Teil einer Elektrode und eine Probe, welche aus unterschiedlichen Metallen hergestellt ist (Al, Mo, Ti, Cu, Cr) als der andere Teil der Elektrode 78, eine Quelle 80, welche über einen variablen Widerstand 79 an beiden Elektroden 77, 78 angeschlossen ist. Zum Messen der Potentialdifferenz zwischen den beiden Elektroden 77 und 78 durch das Meßgerät zur Messung des elektrischen Elektrodenpotentials werden folgende Schritte durchgeführt: einfüllen eines Elektrolyts 75 in einen Behälter 76, eintauchen der SHE 77 und der Probe 78 in das Elektrolyt 75, anlegen einer Spannung durch die Quelle 80, so daß ein Strom fließt, und messen des Elektrodenpotentials (E0) zwischen den beiden Elektroden 77 und 78. Das in den Behälter gefüllte Elektrolyt 75 ist abhängig von dem Metall, aus welchem die Probe besteht und für eine Probe Al wird H2SO4 als Elektrolyt verwendet, für Mo wird HCl oder NaOH als Elektrolyt verwendet, und für Ti wird HCl verwendet und für Cu wird H2SO4 verwendet. Für eine Probe aus Cr wird HCl als Elektrolyt verwendet. Das Elektrodenpotential (E0) wird gemessen, wenn ein variabler Widerstand derart eingestellt ist, daß der Strom 0 A beträgt. Aus Fig. 5 ist das Ergebnis der Messung ersichtlich. ΔE repräsentiert die Elektrodenpotentialdifferenz zwischen dem Elektrodenpotential einer Probe aus Al und jener, einer Probe, aus einem anderen Material. Wie aus Fig. 5 ersichtlich, ergibt sich für eine Probe aus Al (E0 = -1,66 V) das die Probe mit der geringsten Potentialdifferenz zwischen den Elektroden eine Probe aus Ti ist (E0 = -1,63 V), so daß sich für ΔE 0,03 V ergibt.
Aufgestapelte Verbindungsleitungen, welche die aufgestapelten Schichten (nachfolgend als "aufgestapelte Schicht aus Al und Ti" bezeichnet) verwenden, welche durch Aufstapeln Al-Schichten oder Al-Legierungs-Schichten mit Ti-Schichten oder Ti- Legierungs-Schichten abwechselnd ausgebildet werden, sind nicht praktisch und falls diese aufgestapelten Verbindungsleitungen gleichförmig unter Verwenden des Ätzmittels mit der im wesentlichen gleichmäßigen Ätzrate für jede Schicht geätzt werden, wird das Erzeugen von Unterschneidungen verringert, wobei jedoch dieses Ätzmittel ebenfalls nicht praktisch ist. Um dieses Ergebnis zu überprüfen und die praktische Verwendung zu ermöglichen, ist etwas Zeit erforderlich.
Aufgrund unterschiedlicher Untersuchungen und Experimente wurde folgendes gefunden: Wenn das Ätzmittel aus Flußsäure, Periodsäure und Schwefelsäure besteht und verwendet wird, kann jede die aufgestapelte Schicht bildenden Metallschichten aus Al und Ti gleichzeitig geätzt werden. Wenn die Al-Elektrode und die Ti-Elektrode in das Ätzmittel, entsprechend dem Experiment eingetaucht werden, wird die Potentialdifferenz zwischen den Elektroden (ΔE) geringer, wenn die aufgestapelte Schicht aus Al und Ti gleichförmig geätzt wird und die Menge des Seitenätzens der Al-Schicht (ΔL) wird geringer, insbesondere, wenn ein Ätzmittel verwendet wird, bei welchem die Potentialdifferenz zwischen den Elektroden (ΔE) 400 mV oder geringer ist, wobei Unterschneidungen ohne Probleme für die praktische Verwendung reduziert werden können (ΔL ist 500 Å oder weniger). Außerdem kann die Potentialdifferenz zwischen den Elektroden durch Steuern der Verbindungsmenge jedes der das Ätzmittel bildenden Elemente gesteuert werden.
Der Grund hierfür wird, unter Bezugnahme auf die Nernst- Gleichung (1) näher erläutert.
E = E0 + (RT/nF ln*) (1)
Wobei E die Potentialdifferenz ist, E0 das Standard- Elektrodenpotential ist, T die absolute Temperatur ist, n die Elektronenzahl ist, F die Faraday-Konstante ist und s eine Ionenaktivität in einer Lösung darstellt.
s ist abhängig von den Komponenten und der Verbindungsrate des Ätzmittels, so daß die Potentialdifferenz E veränderbar ist. Aus Fig. 6 ist ein Graph ersichtlich, welcher das Verhältnis zwischen der Potentialdifferenz (ΔE) zwischen der Al-Elektrode und der Ti-Elektrode sowie der Menge des Seitenätzens einer aufgestapelten Schicht aus Al oder Ti darstellt. Mit der Menge des Seitenätzens (ΔL) wird das Ätzen der aufgestapelten Schicht, welche durch Aufstapeln von einer Al-Schicht 3a mit 1300 Å und einer Ti-Schicht 4a mit 500 Å aufeinander auf dem Substrat 2a ausgebildet ist, mittels des Ätzmittels aus HF, HIO4 und H2SO4 mit einem Abstand von den vier Seiten der Ti- Schicht zu den vier Seiten der Ti-Schicht geätzt wird, welche tief eingesunken sind. Wenn die Potentialdifferenz (ΔE) 0,1 V beträgt, wie aus Fig. 6 ersichtlich, sind die Anteile jedes Elements des Ätzmittels wie folgt: HF 0,3 Gew.-%, HIO4 0,5 Gew.-% und H2SO4 0,5 mol/l (2,7 Gew.-%). Für den Fall, daß ΔE 0,45 V beträgt, beträgt der Anteil von HF 0,25 Gew.-%, jener von HIO4 0,5 Gew.% und jener von H2SO4 0,3 mol/l (1,6 Gew.%). Wenn ΔE 0,65 V beträgt, ist der Anteil von HF 0,5 Gew.%, jener von HIO4 1 Gew.%, der von H2SO4 0,5 mol/l (2,7 Gew.%). Wenn ΔE 0,95 V beträgt, ist der Anteil von HF 0,3 Gew.%, jener von HIO4 1,0 Gew.% und jener von H2SO4 0,5 mol/l (2,7 Gew. %).
Wenn das Ätzmittel aus Flußsäure, Periodsäure und Schwefelsäure besteht und die Verbindungsmenge jedes Elements innerhalb eines bestimmten Bereichs vorgeschrieben ist, so daß die Potentialdifferenz zwischen der Al-Elektrode und der Ti- Elektrode (ΔE) 400 mV oder weniger beträgt, können die Probleme gelöst werden.
Um das Problem zu lösen, weist das erfindungsgemäße Ätzmittel Flußsäure, Periodsäure und Schwefelsäure auf, wobei das gesamte Gewichtsverhältnis von Flußsäure und Periodsäure zwischen 0,05 bis 30 Gew.% beträgt, das Gewichtsverhältnis der Schwefelsäure, zwischen 0,05 und 20 Gew.% beträgt, das Gewichtsverhältnis der Periodsäure zu der Flußsäure beträgt 0,01 bis 2 Gew.%. Außerdem kann jede durch aufstapeln einer Al- Schicht oder Al-Legierungs-Schicht und einer Ti-Schicht oder Ti-Legierungs-Schicht ausgebildete Leitungsschicht gleichförmig mit im wesentlichen gleichmäßiger Ätzrate durch das Ätzmittel geätzt werden.
Wenn das totale Gewichtsverhältnis von Flußsäure und Periodsäure unter 0,05 Gew.% liegen würde, wäre die Ätzrate extrem gering und wenn es 30 Gew.% übersteigen würde, wäre die Ätzrate so hoch, daß sie schwer zu steuern wäre.
Wenn die Gewichtsrate der Schwefelsäure unter 0,05 Gew.% liegen würde, wäre die Potentialdifferenz ΔE größer als 400 mV und wenn die aufgestapelte Schicht aus einer Al-Schicht oder Al- Legierungs-Schicht und einer Ti-Schicht oder einer Ti- Legierungs-Schicht gleichförmig geätzt werden, würde eine große Unterschneidung erzeugt werden und ein Isolierungsdefekt durch Druckwiderstand könnte entstehen, auch wenn es 20 Gew.% übersteigen würde, würde der Effekt nicht zunehmen und die Rate von Flußsäure und Periodsäure wird verringert und die Verteilung der Ätzzustände innerhalb der Schichten wird zerstört.
Wenn das Gewichtsverhältnis der Periodsäure zu der Flußsäure unter 0,01 Gew.% liegen würde, würde die Potentialdifferenz ΔE 400 mV übersteigen. Wenn das Gewichtsverhältnis größer als 2 wäre, würde die Potentialdifferenz ΔE 400 mV übersteigen und wenn die aufgestapelte Schicht gleichförmig geätzt würde, würde ein großer Unterschnitt erzeugt werden. Außerdem könnten Isolierungsdefekte aufgrund Druckwiderstand erzeugt werden.
Das erfindungsgemäße Ätzmittel weist Flußsäure, Periodsäure und Schwefelsäure auf. Jede Metallschicht einer aufgestapelten Schicht, welche durch abwechselndes Aufstapeln von Al-Schicht oder einer Al-Legierungs-Schicht und einer Ti-Schicht oder einer Ti-Legierungs-Schicht ausgebildet ist oder einer aufgestapelten Schicht, welche durch abwechselndes Aufstapeln einer Ti-Schicht oder einer Ti-Legierungs-Schicht mit einer Al- Schicht oder einer Al-Legierungs-Schicht und einer Ti-Schicht oder einer Ti-Legierungsschicht ausgebildet wird, kann gleichzeitig geätzt werden.
Außerdem kann mit dem erfindungsgemäßen Ätzmittel jede Metallschicht, einschließlich einer aus Ti-Schicht oder Ti- Legierungs-Schicht als andere Metallschicht, welche auf Al- Schicht oder Al-Legierungs-Schicht mit geringem Widerstand aufgestapelt wird, mit im wesentlichen gleichförmiger Ätzrate durch lediglich einmaliges Ätzen geätzt werden, wenn das totale Gewichtsverhältnis von Flußsäure und Periodsäure 0,05 bis 30 Gew.% beträgt, das Gewichtsverhältnis der Schwefelsäure zwischen 0,05 bis 20 Gew.% liegt, und das Gewichtsverhältnis der Periodsäure zur Flußsäure zwischen 0,01 und 2,0 Gew.% beträgt.
Außerdem wird zum Lösen des Problems bei dem erfindungsgemäßen Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen, eine Oberfläche einer aufgestapelten Schicht, welche durch Aufstapeln einer Al-Schicht oder Al-Legierungs- Schicht und einer Ti-Schicht oder Ti-Legierungs-Schicht (nachfolgend als "aufgestapelte Schicht aus Al und Ti" bezeichnet) auf dem Isoliersubstrat abwechselnd ausgebildet ist, eine Maske mit einem gewünschten Muster ausgebildet und die aufgestapelte Schicht unter Verwenden des Ätzmittels derart geätzt, daß die aufgestapelten Verbindungsleitungen entsprechend dem gewünschten Muster ausgebildet wird.
Außerdem wird bei dem erfindungsgemäßen Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen, eine Oberfläche einer aufgestapelten Schicht, welche durch aufstapeln einer Ti-Schicht oder Ti-Legierungs-Schicht, einer Al-Schicht oder Al-Legierungs-Schicht und einer Ti-Schicht oder Ti-Legierungs-Schicht (nachfolgend als "aufeinandergestapelte Schicht aus Al und Ti" bezeichnet) auf der Isolierungsschicht abwechselnd ausgebildet ist, eine Maske mit gewünschtem Muster ausgebildet und die aufgestapelte Schicht unter Verwenden des Ätzmittels derart geätzt, daß die aufgestapelten Verbindungsleitungen mit dem gewünschten Muster ausgebildet werden.
Bei dem erfindungsgemäßen Verfahren zur Herstellung eines Substrats für elektrische Vorrichtungen kann jede Metallschicht, einschließlich einer aufgestapelten Schicht, mit im wesentlichen gleicher Ätzrate durch lediglich einmaliges Ätzen geätzt werden, da die gestapelte Schicht unter Verwenden des Ätzmittels derart geätzt wird, daß die Leitungsbreite der Verbindungsleitungen der oberen Schicht und der unteren Schicht, einschließlich der aufgestapelten Verbindungsleitungsschicht, leicht steuerbar ist, wobei eine gute Ausbeute und ein einfacher Herstellungsvorgang erreicht werden. Jede Metallschicht, einschließlich der gestapelten Schicht, kann mit fast gleicher Ätzrate durch lediglich einmaliges Ätzen derart geätzt werden, daß das Steuern der Leitungsbreite der Verbindungsleitungen der oberen Schicht und der unteren Schicht, einschließlich der gestapelten Verbindungsleitungsschicht, leicht möglich ist. Durch das Verwenden der gestapelten Schicht, welche durch Stapeln einer Ti-Schicht oder Ti-Legierungs-Schicht auf einer Al-Schicht oder Al-Legierungs-Schicht ausgebildet wird, wird eine Struktur einer Barriereschicht auf der Oberfläche der Al-Schicht oder Al-Legierungs-Schicht erhalten und Unebenheiten, welche durch die folgende Wärmebehandlung erzeugt werden, werden unterdrückt, so daß Kurzschlüsse oder Isolationsdefekte, welche durch Unebenheiten erzeugt würden, vermieden werden. Außerdem ist der Kontaktwiderstand zwischen der Ti-Schicht oder der Ti- Legierungs-Schicht und ITO geringer als der Kontaktwiderstand zwischen einer Al-Schicht oder Al-Legierung-Schicht und ITO. Der Kontaktwiderstand kann durch Ausbilden der Ti-Schicht oder Ti-Legierungs-Schicht auf der Oberfläche der Al-Schicht oder Al-Legierungs-Schicht verringert werden.
Durch das erfindungsgemäße Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen sind die elektrischen Eigenschaften gut und das Substrat für elektrische Vorrichtungen kann mit geringen Kosten, bei erhöhter Ausbeute, erhalten werden.
Erfindungsgemäß wird ein Verfahren mit den Merkmalen nach Anspruch 1 und eine elektronische Vorrichtung mit den Merkmalen nach Anspruch 3 geschaffen. Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen beansprucht.
Die elektronische Vorrichtung nach der Erfindung, weist das Substrat für elektronische Vorrichtungen auf, welches gestapelte Verbindungsleitungsschichten mit einer Al-Schicht oder Al-Legierungs-Schicht mit geringem Leitungswiderstand verwendet, auf, so daß der Spannungsabfall eines Signals, welcher aufgrund von Leitungswiderständen oder Leitungszeitverzögerungen zu erreichen ist, so daß Anzeigevorrichtungen mit Breitbildanzeige, bei welcher die Leitungen sehr lang sind oder hochauflösende Anzeige, bei welcher die Leitungen sehr dünn werden, leicht erreichbar sind.
Die Erfindung wird nachfolgend, unter Bezugnahme auf die Zeichnung, anhand bevorzugte Ausführungsformen näher erläutert.
Fig. 3 ist eine Schnittansicht einer bevorzugten Ausführungsform eines Dünnschichttransistors, welcher durch Anwenden des erfindungsgemäßen Verfahrens zur Herstellung eines Substrats für elektronische Vorrichtungen auf ein Verfahren zur Herstellung eines Dünnschichttransistor-Substrats hergestellt wurde, welches in Flüssigkristallanzeige-Vorrichtungen vorgesehen ist.
Bezugszeichen a bezeichnet einen Dünnschichttransistor (TFT), Bezugszeichen b bezeichnet einen Anschluß der Source- Verbindungsleitungen, welche außerhalb der TFT-Matrix angeordnet und das Bezugszeichen t bezeichnet den Anschluß einer Gate-Verbindungsleitung. Diese drei Teile sind mit Abstand voneinander an der tatsächlichen Flüssigkristallanzeige-Vorrichtung angeordnet, welche diesen Dünnschichttransistor 1 aufweist. Dies ist jedoch in der Schnittansicht nicht gezeigt, sondern die Elemente sind nahe einander dargestellt, um die Darstellung übersichtlicher zu gestalten.
Zunächst wird der Dünnschichttransistor a näher erläutert.
Die Gateelektrode 5 weist als gestapelte Leitungsschicht eine Al-Schicht oder Al-Legierungs-Schicht 3 mit einer Dicke von 1300 bis 2000 Å und eine Ti-Schicht oder Ti-Legierungs-Schicht mit einer Dicke von 500 bis 1000 Å auf dem Substrat 2 auf. Eine Gate-Isolierschicht 7 ist auf der Gateelektrode ausgebildet und eine Halbleiterschicht 8 aus amorphem Silizium (a-Si) ist auf der Gate-Isolierschicht 7 vorgesehen. Eine n+ a-Si-Schicht 9 ist auf der Halbleiterschicht 8 ausgebildet. Eine Sourceelektrode 12 und eine Drainelektrode 15 sind auf der n+ a-Si-Schicht ausgebildet. Die Sourceelektrode 12 und die Drainelektrode 15 weisen die gestapelte Leitungsschicht auf, welche durch Stapeln einer Ti-Schicht oder Ti-Legierungs- Schicht 10 mit einer Dicke von 500 bis 1000 Å, einer Al-Schicht oder Al-Legierungs-Schicht 11 mit einer Dicke von 1300 bis 2000 Å, und einer Ti-Schicht oder Ti-Legierungs-Schicht mit einer Dicke von 500 bis 1000 Å ausgebildet ist.
Außerdem ist eine Passivierungsschicht 17, die Sourceelektrode 12 oder die Drainelektrode 15 bedeckend auf der Sourceelektrode oder auf der Drainelektrode vorgesehen. Eine Kontaktöffnung 18, welche zu der Ti-Schicht oder Ti-Legierungs-Schicht auf der Al- Schicht oder Al-Legierungs-Schicht hinab reicht, ist in der Passivierungsschicht 17 ausgebildet. Eine ITO-Schicht 19 ist als Pixelelektrode, die Innenwand und den Boden der Kontaktöffnung 18 durchdringend, ausgebildet. Die Drainelektrode 15 ist elektrisch mit der ITO-Schicht 19 (Pixelelektrode), durch die Kontaktöffnung 18 hindurch, verbunden.
Der Anschlußbereich b der Source-Verbindungsleitung weist auf: eine untere Padschicht 16a, welche die Ti-Schicht oder Ti- Legierungs-Schicht 10, die Al-Schicht oder Al-Legierungs- Schicht 11 und Ti-Schicht oder Ti-Legierungs-Schicht auf der Gateisolierschicht 7 aufweist, eine auf der unteren Padschicht vorgesehene Passivierungsschicht 17, eine Kontaktöffnung 20, welche zu der Ti-Schicht oder Ti-Legierungs-Schicht 10 auf der Al-Schicht oder Al-Legierungs-Schicht 11 erreicht, sowie eine obere Padschicht 21, welche das ITO an der Innenwand und am Boden der Kontaktöffnung 20 aufweist. Die obere Padschicht 21 und die untere Padschicht 16a sind, durch die Kontaktöffnung 20 hindurch, elektrisch verbunden.
Der Anschlußbereich c der Gate-Verbindungsleitung weist auf: einen untere Anschlußschicht 16b, welche eine gestapelte Verbindungsleitungsschicht aus einer Al-Schicht oder Al- Legierungs-Schicht 3, und einer Ti-Schicht oder Ti-Legierungs- Schicht 4 auf dem Substrat 2 aufweist, eine auf der unteren Padschicht vorgesehene Gateisolierschicht 7, eine auf der Gateisolierschicht vorgesehene Passivierungsschicht 17, eine Kontaktöffnung 22, welche zu der Ti-Schicht oder Ti-Legierungs- Schicht 4 reicht, und eine obere Padschicht 23, welche das ITO aufweist, welches an der Innenwand und am Boden der Kontaktöffnung 22 in dieselbe eingedrungen ist. Die obere Padschicht 23 und die untere Padschicht 16b sind, durch die Kontaktöffnung 22 hindurch, elektrisch verbunden.
Mit diesem Aufbau sind eine Ti-Schicht und eine Al-Schicht durch Einsetzen einer Ti-Schicht oder einer Ti-Legierungs- Schicht, welche elektrisch mit dem ITO verbunden ist, miteinander verbunden, so daß das Erhöhen des Kontaktwiderstandes, durch direktes Verbinden aneinander, vermieden werden kann.
Als Passivierungsschicht kann a-SiNx:H, a-SiNx, a-SiO2:H, sowie SiO2 verwendet werden.
Nachfolgend wird, unter Bezugnahme auf die Fig. 1 und 2, das erfindungsgemäße Verfahren zur Herstellung eines Dünnschichttransistor-Substrats 1 näher erläutert. In den Fig. 1 und 2 bezeichnet das Bezugszeichen a den Dünnschichttransistor-Teil (TFT), das Bezugszeichen b bezeichnet den Anschluß der Source-Verbindungsleitung nach außerhalb der TFT-Matrix und das Bezugszeichen c bezeichnet den Anschluß der Gate-Verbindungsleitung.
Wie aus Fig. 1A ersichtlich, wird eine gestapelte Schicht durch Stapeln der Al-Schicht oder Al-Legierungs-Schicht 3 und einer Ti-Schicht oder Ti-Legierungs-Schicht 4, durch abwechselndes Aufsputtern, über dem Substrat 2 ausgebildet. Dann wird über dem Dünnschichttransistor-Teil 1 eine Foto-Maske 27 eines gewünschten Musters auf der Ti-Schicht oder Ti- Legierungs-Schicht mittels eines Photolithographie-Verfahrens aufgebracht und dann ein gleichförmiges Ätzen auf die gestapelte Schicht, unter Verwendung eines Ätzmittels, welches Flußsäure, Periodsäure und Schwefelsäure aufweist, ausgeführt. Wie aus Fig. 1B ersichtlich, wird eine Gateelektrode, welche eine gestapelte Verbindungsleitungsschicht aus einer Al-Schicht oder Al-Legierungs-Schicht 3 und einer Ti-Schicht oder Ti- Legierungs-Schicht 4 aufweist, vorgesehen. Das Ätzmittel wird derart gesteuert, daß das totale Gewichtsverhältnis der Flußsäure und der Periodsäure 0,05 bis 30 Gew.% beträgt, das Gewichtsverhältnis der Schwefelsäure 0,05 bis 20 Gew.% beträgt und das Gew.-% der Periodsäure zu der Flußsäure 0,01 bis 2,0 Gew.-% beträgt.
In dem Anschlußbereich der Gateverbindungsleitung c wird eine Photomaske 28 eines gewünschten Musters auf der Ti-Schicht oder Ti-Legierungs-Schicht 4 mittels eines Photolithographieverfahrens aufgebracht und anschließend gleichförmiges Ätzen auf der gestapelten Schicht, unter Verwendung des Ätzmittels, durchgeführt. Wie aus Fig. 1B ersichtlich, ist die untere Padschicht 16b aus einer gestapelten Schicht aus einer Al-Schicht oder einer Al- Legierungs-Schicht 3 und einer Ti-Schicht oder Ti-Legierungs- Schicht aufgebaut.
Daher werden die Al-Schicht oder die Al-Legierungs-Schicht 3 und die Ti-Schicht oder Ti-Legierungs-Schicht 4, welche von der gestapelten Schicht aufgewiesen werden, im wesentlichen mit gleichmäßiger Ätzrate gleichzeitig geätzt. Daher kann an der Gateelektrode 5 und an der unteren Padschicht 16b, an welchen die Breite der Leitungen der oberen Schicht und der unteren Schicht durch eine gleichmäßig gestapelte Leitungsschicht gebildet ist, Isolationsdefekte, welche von Unterschnitten verursacht werden, vermieden werden.
Eine Gateisolierschicht 7 wird über dem gesamten Substrat 2 mittels eines CVD-Verfahrens ausgebildet. In dem Dünnschichttransistor-Teil a wird eine Halbleiterschicht 8 und eine n+ a-Si-Schicht 9 ausgebildet und anschließend, wie aus Fig. 1C ersichtlich, werden die Halbleiterschicht 8 und die n+ a-Si-Schicht 9, mit Ausnahme des Bereichs über der Gateelektrode 5 des TFT-Kanalbereichs, geätzt.
Wie aus Fig. 1D ersichtlich, wird in dem Dünnschichttransistor-Bereich a und in dem Anschlußbereich der Source-Verbindungsleitungen b eine gestapelte Schicht durch Stapeln einer Ti-Schicht oder Ti-Legierungs-Schicht, einer Al- Schicht oder Al-Legierungs-Schicht sowie einer Ti-Schicht oder Ti-Legierungs-Schicht, abwechselnd ausgebildet.
In dem Dünnschichttransistorbereich a wird eine Photomaske 37 eines gewünschten Musters auf die Ti-Schicht oder Ti- Legierungs-Schicht 10 über der Gateelektrode 5, d. h. dem Kanalbereich des TFT, mittels eines Photolithographieverfahrens, ausgebildet und anschließend gleichförmig, unter Verwenden des Ätzmittels, geätzt. Wie aus Fig. 2A ersichtlich, werden die Sourceelektrode 12 und die Drainelektrode 14, welche eine gestapelte Leitungsschicht aufweisen, aus einer Ti-Schicht oder Ti-Legierungs-Schicht 10, einer Al-Schicht oder Al-Legierungs-Schicht 11 und einer Ti- Schicht oder Ti-Legierungs-Schicht 10 ausgebildet.
In dem Anschlußbereich der Sourceverbindungsleitungen b wird eine Foto-Maske 38 eines gewünschten Musters mittels eines Photolithographieverfahrens auf der Ti-Schicht oder Ti- Legierungs-Schicht ausgebildet und anschließend ein gleichförmiges Ätzen auf der gestapelten Schicht, unter Verwendung des Ätzmittels, ausgeführt, so daß, wie aus Fig. 2A ersichtlich, eine untere Padschicht 16a, welche eine gestapelte Leitungsschicht aus einer Ti-Schicht oder Ti-Legierungs-Schicht 10, einer Al-Schicht oder Al-Legierungs-Schicht 11 und einer Ti-Schicht oder Ti-Legierungs-Schicht 10 aufweist, ausgebildet. Daher kann die gestapelte Schicht, welche die Ti-Schicht oder Ti-Legierungs-Schicht 10, die Al-Schicht oder Al-Legierungs- Schicht 3 und die Ti-Schicht oder die Ti-Legierungs-Schicht 4 aufweist, mit im wesentlichen gleicher Ätzrate gleichzeitig geätzt werden, wobei die Sourceelektrode 12, die Drainelektrode 14 untere Padschicht 16a ausgebildet werden. Hierbei ist die mittlere Leitungsbreite der oberen Schicht und der unteren Schicht eine gleich breite gestapelte Leitungsschicht, wodurch Isolationsdefekte, welche von Unterschnitten verursacht werden, vermieden werden.
Anschließend wird ein Kanal 24 durch Ätzen der n+ a-Si-Schicht 9, unter Verwenden eines Trockenätzverfahrens oder eines Trockenätz- und eines Naßätzverfahrens, ausgebildet.
Über dem Dünnschichttransistor-Teil a, dem Anschlußteil der Sourceverbindungsleitungen b und dem Anschlußteil der Gate- Verbindungsleitungen c wird eine Passivierungsschicht 17 auf der Ti-Schicht oder Ti-Legierungs-Schicht 4 bzw. 10 ausgebildet.
In dem Dünnschichttransistor-Teil a werden, wie aus Fig. 2B ersichtlich, eine Kontaktöffnung 18 durch Ätzen der Passivierungsschicht 17 unter Verwendung eines Trockenätzverfahrens oder eines Trockenätzverfahrens und eines Naßätzverfahrens ausgebildet. Eine ITO-Schicht wird über dem Substrat ausgebildet und strukturiert, wie aus Fig. 3 ersichtlich. Die ITO-Schicht 19 wird über dem unteren Bereich der Kontaktöffnung 18 sowie der inneren Oberfläche der Kontaktöffnung und auf der Passivierungsschicht 17 ausgebildet.
Außerdem wird in dem Anschlußbereich der Source- Verbindungsleitungen b und in dem Anschlußbereich der Gate- Verbindungsleitungen c eine Kontaktöffnung 22 und 20 durch Ätzen der Passivierungsschicht 17, unter Verwenden eines Trockenätzverfahrens oder eines Trockenätzverfahrens und eines Naßätzverfahrens, ausgebildet, wobei die Kontaktöffnung 22 durch Ätzen der Passivierungsschicht 17 und der Gateisolierschicht 7 innerhalb des Anschlußbereichs der Gateverbindungsleitungen c ausgebildet wird. Eine ITO-Schicht wird über dem Substrat aufgebracht und strukturiert, wie aus Fig. 3 ersichtlich, so daß die obere Padschicht 21 und 23 am Grund der Kontaktöffnungen 20 bzw. 21 sowie der inneren Oberflächen und über der Passivierungsschicht 17 ausgebildet werden.
Hierbei kann ein Dünnschichttransistor-Substrat hergestellt werden.
Bei dem erfindungsgemäßen Verfahren zur Herstellung eines Dünnschichttransistor-Substrats kann jede, eine gestapelte Schicht bildende, Metallschicht mit im wesentlichen gleichmäßiger Ätzrate gleichzeitig geätzt werden, so daß die Leitungsbreite der oberen Schicht und der unteren Schicht, welche die gestapelte Leitungsschicht bilden, leicht zu steuern ist. Hierbei wird eine gute Ausbeute und ein einfacher Herstellungsprozeß erreicht.
Da die gestapelte Schicht verwendet wird, welche aus einer Ti- Schicht oder Ti-Legierungs-Schicht auf einer Al-Schicht oder Al-Legierungs-Schicht gestapelt wird, wird eine Barriereschicht auf der Oberfläche der Al-Schicht oder Al-Legierungs-Schicht ausgebildet und die Erzeugung von Unebenheiten der nachfolgenden Wärmebehandlung werden vermieden, so daß Kurzschlüsse oder Isolationsdefekte, welche von Unebenheiten hervorgerufen werden können, vermieden sind.
Da eine auf einer Al-Schicht oder Al-Legierungs-Schicht ausgebildet Ti-Schicht oder Ti-Legierungs-Schicht mit der ITO- Schicht verbunden ist, kann die Al-Schicht oder Al-Legierungs- Schicht ohne Erhöhen des Kontaktwiderstands mit der ITO-Schicht elektrisch verbunden werden.
Daher weist das mittels des erfindungsgemäßen Verfahrens hergestellte Dünnschichttransistor-Substrat 1 gute elektrische Eigenschaften auf und kann mit geringen Kosten bei erhöhter Ausbeute hergestellt werden.
Die Erfindung ist nicht auf die angegebenen Schichtdicken der Al-Schicht oder Al-Legierungs-Schicht und der Ti-Schicht oder Ti-Legierungs-Schicht und der Passivierungsschicht beschränkt, und die gewünschten Muster können erfindungsgemäß verändert werden.
Die Ausführungsform beschreibt den Fall, daß die Gateelektrode 5 und die untere Padschicht 16b durch gleichförmiges Ätzen einer gestapelten Schicht, welche durch Stapeln Al-Schicht oder Al-Legierungs-Schicht 3 und einer Ti-Schicht oder Ti- Legierungs-Schicht 4 ausgebildet ist, vorgesehen und kann auch durch gleichförmiges Ätzen einer gestapelten Schicht, welche durch Stapeln einer Ti-Schicht oder Ti-Legierungs-Schicht, einer Al-Schicht oder Al-Legierungs-Schicht und einer Ti- Schicht oder Ti-Legierungs-Schicht ausgebildet ist, vorgesehen werden. Bei der Ausführungsform ist der Fall beschrieben, daß die Sourceelektrode 12 und die Drainelektrode 14 und die untere Padschicht 16a durch gleichförmiges Ätzen einer gestapelten Schicht, welche durch Stapeln einer Ti-Schicht oder Ti- Legierungs-Schicht 10, einer Al-Schicht oder einer Al- Legierungs-Schicht 11 und einer Ti-Schicht oder Ti-Legierungs- Schicht 10 ausgebildet ist, vorgesehen werden, sie können jedoch auch durch gleichförmiges Ätzen einer gestapelten Schicht vorgesehen werden, welche durch Stapeln einer Al- Schicht oder einer Al-Legierungs-Schicht 3 und einer Ti-Schicht oder einer Ti-Legierungs-Schicht 4 ausgebildet ist.
Aus Fig. 7 ist eine Schnittansicht einer Flüssigkristallanzeige-Vorrichtung vom Reflektionstyp ersichtlich, welche ein Substrat eines Dünnschichttransistors verwendet, das nach dem erfindungsgemäßen Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen hergestellt wurde.
Die Flüssigkristallanzeige-Vorrichtung vom Reflektionstyp weist eine obere transparente Elektrodenschicht 55 und eine obere Ausrichtungsschicht 57 auf, welche abwechselnd auf der inneren Oberfläche des oberen Substrats 51 ausgebildet ist. Eine untere transparente Elektrodenschicht 56 und eine untere Ausrichtungsschicht 58 sind abwechselnd auf der inneren Oberfläche des unteren Substrats 52 ausgebildet und zwischen dem oberen und dem unteren Substrat 51 und 52 ist eine Flüssigkristallschicht ausgebildet und das obere und das untere Substrat 51 und 52 sind einander zugewandt angeordnet.
Das Flüssigkristallmaterial 59 ist zwischen der oberen und der unteren Ausrichtungsschicht 57 und 58 vorgesehen. Ein oberer Polarisator 60 ist auf der Außenseite des oberen Substrats 51 vorgesehen. Ein unterer Polarisator 61 ist auf der Außenseite des unteren Substrats 52 vorgesehen und eine Reflexionsplatte 62 ist auf der Außenseite des unteren Polarisators 61 vorgesehen, wobei eine unebene Schicht 65 dem unteren Polarisator 61 zugewandt ausgebildet ist. Die Reflexionsplatte 62 ist, beispielsweise mit einer Metall-Reflexionsschicht 64 aus Al oder Ag auf der unebenen Schicht versehen, welche aus einer Polyesterschicht 63 mit einer unebenen Oberfläche und einer unebenen Schicht 65 auf der Oberfläche, ausgebildet ist.
Bei der Flüssigkristallanzeige-Vorrichtung vom Reflexionstyp entspricht das Substrat 52 dem Substrat 2 des Dünnschichttransistors 1 gemäß dem erfindungsgemäßen Verfahren zur Herstellung einer elektronischen Vorrichtung und die untere transparente Elektrodenschicht 56 entspricht der ITO-Schicht 19 (Pixelelektrode).
Die Flüssigkristallanzeige-Vorrichtung vom Reflexionstyp nach der Erfindung weist das Dünnschichttransistor-Substrat 1 auf, welches eine gestapelte Verbindungsleitungsschicht mit einer Al-Schicht oder Al-Legierungs-Schicht mit geringem Widerstand aufweist, so daß der Spannungsabfall eines Signals, welcher Leitungswiderstände oder Leitungsverzögerungen verursacht wird, vermieden wird und ist somit für Anzeigevorrichtungen mit breitem Anzeigebereich, bei welchen die Leitungen lang sind sowie für hochauflösende Anzeigevorrichtungen geeignet, bei welchen die Leitungen sehr dünn sind.
Nachfolgend wird die Erfindung unter Bezugnahme auf bevorzugte Ausführungsformen näher erläutert, welche die Erfindung jedoch nicht einschränken.
Die Beziehung zwischen dem HIO4-Gehalt des Ätzmittels und der Potentialdifferenz zwischen der Al-Elektrode und der Ti- Elektrode wird, unter Verwendung des Meßgerätes für das elektrische Elektrodenpotential, ermittelt.
Ätzmittel wird in einen Behälter gefüllt. Die Al-Elektrode und die Ti-Elektrode werden in das Ätzmittel als die beiden Elektroden eingetaucht. Eine Spannung wird mittels einer Spannungsquelle angelegt und anschließend die Potentialdifferenz zwischen den beiden Elektroden gemessen. Der Anteil HF beträgt 0,3 Gew.%, jener von H2SO4 beträgt 0,1 mol/l(entspricht 0,54 Gew.%) und der Anteil von HIO4 liegt in dem Bereich zwischen 0,05 Gew.% und 2,0 Gew.%. Das Ergebnis ist aus Fig. 8 ersichtlich.
Wie aus Fig. 8 ersichtlich, ergibt sich für den Fall, daß HF- Gehalt des Ätzmittels 0,3 Gew.% beträgt, der H2SO4-Gehalt 0,1 mol/l beträgt und falls der H2IO4-Gehalt 0,6 Gew.% oder geringer ist, daß die Potentialdifferenz zwischen der Al- Elektrode und der Ti-Elektrode (ΔE) 0,4 V oder weniger beträgt. Für den Fall, daß die Potentialdifferenz (ΔE) 0,4 V beträgt, beträgt das Gewichtsverhältnis von HIO4 zwischen HF zwei oder weniger, so daß das Gewichtsverhältnis von HIO4 zu HF die Grenze 2 hat.
Die Beziehung zwischen dem HF-Gehalt des Ätzmittels und der Potentialdifferenz zwischen der Al-Elektrode und der Ti- Elektrode und der Menge des Seitenätzens (ΔL), wenn die gestapelte Schicht aus einer Al-Schicht und einer Ti-Schicht, unter Verwendung des Ätzmittels geätzt wird, wird wie folgt ermittelt.
Der HF-Gehalt des Ätzmittels und die Potentialdifferenz zwischen der Al-Elektrode und der Ti-Elektrode nach Ausführungsform 2 ist identisch jener nach Ausführungsform 1, mit der Ausnahme, daß der HIO4-Gehalt des Ätzmittels 1,5 Gew.% beträgt, der H2SO4-Gehalt 1 mol/l(5,4 Gew.%) beträgt und der HF- Gehalt zwischen 0,1 Gew.% und 0,8 Gew.% beträgt. Das Ergebnis ist aus Fig. 9 ersichtlich.
Die Menge der Seitenätzung wird gemessen, wenn eine gestapelte Schicht, welche aus einer Al-Schicht mit einer Dicke von 1300 Å und einer Ti-Schicht mit einer Dicke von 500 Å ausgebildet ist, unter Verwendung des Ätzmittels, gleichförmig geätzt wird. Das Ergebnis ist aus Fig. 10 ersichtlich.
Wie aus den Fig. 9 und 10 ersichtlich, ist die Potentialdifferenz zwischen der Al-Elektrode und der Ti- Elektrode (ΔE) 0,4 V oder geringer, wenn der HIO4-Gehalt des Ätzmittels 1,5 Gew.% beträgt, der H2SO4 lmol/lbeträgt und falls der HF-Gehalt 0,65 Gew.% oder mehr beträgt. Außerdem ist die Menge des Seitenätzens (ΔL) 500 Å oder weniger und stellt in der praktischen Verwendung kein Problem dar. Insbesondere ist die Menge des Seitenätzens (ΔL) 250 Å oder weniger, falls der HF- Gehalt 0,75 Gew.% oder mehr beträgt.
Die Ausführungsform 3 entspricht im wesentlichen der Ausführungsform 1, mit der Ausnahme, daß der HIO4-Gehalt des Ätzmittels 0,05 Gew.% beträgt, der HF-Gehalt 0,03 Gew.% beträgt und der H2SO4-Gehalt zwischen 0 Gew.% und 0,54 Gew.% liegt. Die Auswirkungen eines veränderten H2SO4-Gehalts des Ätzmittels auf die unterschiedliche Potentialdifferenz zwischen der Al- Elektrode und der Ti-Elektrode sind aus Fig. 11 ersichtlich.
Für den Fall, daß der HF-Gehalt des Ätzmittels 0,03 Gew.% und der HIO4-Gehalt 0,05 Gew.% beträgt, ist die Potentialdifferenz zwischen der Al-Elektrode und der Ti-Elektrode (ΔE) 0,4 V oder geringer, falls der H2SO4-Gehalt 0,05 Gew.% oder geringer ist.
Wie bereits erwähnt ist das erfindungsgemäße Ätzmittel vorteilhaft, da es jede Metallschicht einer gestapelten Schicht aus einer Ti-Schicht oder Ti-Legierungs-Schicht als einer anderen Metallschicht, welche auf eine Al-Schicht oder Al- Legierungs-Schicht mit geringem Widerstand gelagert ist, mit im wesentlichen gleicher Ätzrate in lediglich einem Ätzvorgang von dem Substrat geätzt werden kann.
Außerdem ist es nach dem erfindungsgemäßen Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen leicht ermöglicht, die Leitungsbreite der oberen Schicht und der unteren Schicht, welche die gestapelte Leitungsschicht bilden, zu steuern und eine gute Ausbeute und einen einfachen Herstellungsprozeß zu erreichen, da die gestapelte Schicht, unter Verwenden des erfindungsgemäßen Ätzmittels, durch Ätzen jeder Metallschicht, welche die gestapelte Schicht bilden, mit im wesentlichen gleicher Ätzrate, bei lediglich einmaligem Ätzen, geätzt werden kann.
Außerdem kann mit der erfindungsgemäßen elektronischen Vorrichtung der Spannungsabfall eines Signals, welcher durch Leitungswiderstände oder Leitungsverzögerungen erzeugt würde, vermieden werden, so daß die Erfindung zur Verwendung mit Anzeigevorrichtungen mit breitem Anzeigebereich, bei welchem die Verbindungsleitungen lange ausgebildet sind, oder hochauflösenden Anzeigen, bei welchen die Leitungen sehr dünn sind, geeignet ist.

Claims (4)

1. Verfahren zur Herstellung eines Substrats für elektronsische Vorrichtungen mit folgenden Schritten:
Ausbilden einer Leitungsschicht auf einem Substrat (2), welche eine Al-Schicht (3) oder eine Al-Legierungs-Schicht (3) und eine Ti-Schicht (4) oder eine Ti-Legierungs-Schicht (4) aufweist,
Vorsehen einer Maske auf der Leitungsschicht, und
Ätzen der Leitungsschicht unter Verwenden eines Ätzmittels, welches Flußsäure, Periodsäure und Schwefelsäure aufweist und wobei das totale Gewichtsverhältnis der Flußsäure und der Periodsäure 0,05 bis 30 Gew.-%, das Gewichtsverhältnis der Schwefelsäure 0,05 bis 20 Gew.-% und das Gewichtsverhältnis der Periodsäure zu der Flußsäure 0,01 bis 2 Gew.-% beträgt.
2. Verfahren nach Anspruch 1, bei welchem die Leitungsschicht mit im wesentlichen gleicher Ätzrate geätzt wird.
3. Elektronische Vorrichtung, welche aufweist:
ein Substrat (2), welches, unter Verwenden eines Ätzmittels hergestellt ist, welches Flußsäure, Periodsäure und Schwefelsäure aufweist und wobei das totale Gewichtsverhältnis der Flußsäure und der Periodsäure 0,05 bis 30 Gew.-%, das Gewichtsverhältnis der Schwefelsäure 0,05 bis 20 Gew.-%, und das Gewichtsverhältnis der Periodsäure zu der Flußsäure 0,01 bis 2 Gew.-% beträgt, und eine Leitungsschicht aus einer Al-Schicht (3) oder Al-Legierungs-Schicht (3) und einer Ti-Schicht (4) oder Ti-Legierungs-Schicht (4) geätzt wird.
4. Vorrichtung nach Anspruch 3, wobei die Leitungsschicht mit im wesentlichen gleicher Ätzrate geätzt wird.
DE19951055.5A 1998-10-23 1999-10-22 Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen unter Verwendung eines Ätzmittels Expired - Lifetime DE19951055B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP30305798A JP4240424B2 (ja) 1998-10-23 1998-10-23 エッチング剤及びこれを用いた電子機器用基板の製造方法
JP98-303057 1998-10-23

Publications (2)

Publication Number Publication Date
DE19951055A1 true DE19951055A1 (de) 2000-06-08
DE19951055B4 DE19951055B4 (de) 2017-08-24

Family

ID=17916397

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19951055.5A Expired - Lifetime DE19951055B4 (de) 1998-10-23 1999-10-22 Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen unter Verwendung eines Ätzmittels

Country Status (6)

Country Link
US (3) US6461978B1 (de)
JP (1) JP4240424B2 (de)
KR (1) KR100323733B1 (de)
DE (1) DE19951055B4 (de)
FR (1) FR2785088B1 (de)
GB (1) GB2344566B (de)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4240424B2 (ja) * 1998-10-23 2009-03-18 エルジー ディスプレイ カンパニー リミテッド エッチング剤及びこれを用いた電子機器用基板の製造方法
EP1100120B1 (de) * 1999-11-10 2009-01-07 The Boeing Company Herstellungsverfahren für Dünnschichtbauelemente
TW451447B (en) * 1999-12-31 2001-08-21 Samsung Electronics Co Ltd Contact structures of wirings and methods for manufacturing the same, and thin film transistor array panels including the same and methods for manufacturing the same
KR100751185B1 (ko) * 2000-08-08 2007-08-22 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
WO2003021657A1 (fr) * 2001-09-03 2003-03-13 Tokyo Electron Limited Dispositif et procede de traitement de substrat
KR100467943B1 (ko) * 2001-12-28 2005-01-24 엘지.필립스 엘시디 주식회사 유기 전계발광소자와 그 제조방법
KR100811643B1 (ko) * 2002-03-06 2008-03-11 엘지.필립스 엘시디 주식회사 다중층 구조 절연막의 일괄식각 방법
EP1384797A1 (de) * 2002-07-22 2004-01-28 Amcor Flexibles Europe A/S In-line-Entmetallisierungsverfahren für flexible metallisierte Substrate
JP4036154B2 (ja) * 2002-09-12 2008-01-23 セイコーエプソン株式会社 配線構造の製造方法、電気光学装置の製造方法、電気光学装置および電子機器
KR100536593B1 (ko) 2002-12-05 2005-12-14 삼성전자주식회사 선택적인 막 제거를 위한 세정 용액 및 그 세정 용액을사용하여 실리사이드 공정에서 막을 선택적으로 제거하는방법
JP4093147B2 (ja) * 2003-09-04 2008-06-04 三菱電機株式会社 エッチング液及びエッチング方法
ATE473305T1 (de) * 2003-09-19 2010-07-15 Stanford Res Inst Int Verfahren und vorrichtungen zur herstellung von metallischen zusammensetzungen durch reduktion von metallhalogeniden
JP4355201B2 (ja) * 2003-12-02 2009-10-28 関東化学株式会社 タングステン金属除去液及びそれを用いたタングステン金属の除去方法
TWI245317B (en) * 2004-05-21 2005-12-11 Mosel Vitelic Inc Method of wafer reclaiming, the wafer and producing method of the same
JP2006031083A (ja) * 2004-07-12 2006-02-02 Fujitsu Ltd 多重送信処理可能な情報電子機器、多重送信応答プログラム、多重送信応答方法
US7329365B2 (en) 2004-08-25 2008-02-12 Samsung Electronics Co., Ltd. Etchant composition for indium oxide layer and etching method using the same
US7718009B2 (en) * 2004-08-30 2010-05-18 Applied Materials, Inc. Cleaning submicron structures on a semiconductor wafer surface
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
US20070078502A1 (en) * 2005-10-05 2007-04-05 Thermage, Inc. Method and apparatus for estimating a local impedance factor
US20090165296A1 (en) * 2006-04-04 2009-07-02 Yoash Carmi Patterns of conductive objects on a substrate and method of producing thereof
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
TWI494710B (zh) * 2008-05-01 2015-08-01 Entegris Inc 用於移除高密度經摻雜光阻之低ｐＨ混合物
US7790624B2 (en) * 2008-07-16 2010-09-07 Global Foundries Inc. Methods for removing a metal-comprising material from a semiconductor substrate
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
WO2011009764A1 (en) * 2009-07-22 2011-01-27 Basf Se Etchant composition and etching process for titanium-aluminum complex metal layer
KR101486363B1 (ko) * 2012-08-22 2015-01-26 엘지디스플레이 주식회사 유기전계발광표시장치
US9868902B2 (en) 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
JP2016025321A (ja) * 2014-07-24 2016-02-08 関東化學株式会社 エッチング液組成物およびエッチング方法
KR102247235B1 (ko) 2015-01-26 2021-05-03 동우 화인켐 주식회사 티타늄막 식각액 조성물
KR20160094640A (ko) 2015-02-02 2016-08-10 동우 화인켐 주식회사 티타늄막 식각액 조성물
JP2017188508A (ja) * 2016-04-01 2017-10-12 株式会社ジャパンディスプレイ 半導体装置、表示装置
CN105789120B (zh) * 2016-05-23 2019-05-31 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板
KR20230113150A (ko) 2022-01-21 2023-07-28 주식회사 이엔에프테크놀로지 티타늄을 함유하는 금속막 식각액 조성물 및 이를 이용한 식각 방법
KR20230113149A (ko) 2022-01-21 2023-07-28 주식회사 이엔에프테크놀로지 티타늄막의 식각액 조성물 및 이를 이용한 식각방법

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4107726A (en) 1977-01-03 1978-08-15 Raytheon Company Multilayer interconnected structure for semiconductor integrated circuit
US4220706A (en) 1978-05-10 1980-09-02 Rca Corporation Etchant solution containing HF-HnO3 -H2 SO4 -H2 O2
JPS5942747B2 (ja) 1978-10-17 1984-10-17 株式会社東芝 基体のエツチング方法
JPS5629324A (en) 1979-08-17 1981-03-24 Toshiba Corp Etching of metallic electrode
US4900398A (en) * 1989-06-19 1990-02-13 General Motors Corporation Chemical milling of titanium
US5153754A (en) * 1989-06-30 1992-10-06 General Electric Company Multi-layer address lines for amorphous silicon liquid crystal display devices
US5498573A (en) 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
US5010027A (en) * 1990-03-21 1991-04-23 General Electric Company Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure
US5102499A (en) 1991-01-07 1992-04-07 United Technologies Corporation Hydrogen embrittlement reduction in chemical milling
JP3199404B2 (ja) 1991-09-24 2001-08-20 松下電器産業株式会社 薄膜トランジスタの製造方法
US5300463A (en) * 1992-03-06 1994-04-05 Micron Technology, Inc. Method of selectively etching silicon dioxide dielectric layers on semiconductor wafers
JP2681433B2 (ja) * 1992-09-30 1997-11-26 株式会社フロンテック エッチング剤およびこのエッチング剤を使用するシリコン半導体部材のエッチング方法、および洗浄剤およびこの洗浄剤を使用するシリコン半導体部材の洗浄方法
JPH06151904A (ja) 1992-11-06 1994-05-31 Sharp Corp 受光素子の製造方法
JPH06296023A (ja) 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
AU1043895A (en) 1993-11-04 1995-05-23 Microelectronics And Computer Technology Corporation Methods for fabricating flat panel display systems and components
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
KR0154252B1 (ko) * 1994-03-31 1998-12-01 아베 아끼라 에칭제 및 전자소자와 그의 제조방법
JPH0843860A (ja) * 1994-04-28 1996-02-16 Xerox Corp 低電圧駆動アクティブ・マトリックス液晶ディスプレイにおける電気的に分離されたピクセル・エレメント
JP3643640B2 (ja) * 1995-06-05 2005-04-27 株式会社東芝 表示装置及びこれに使用されるｉｃチップ
US6193815B1 (en) * 1995-06-30 2001-02-27 Henkel Corporation Composition and process for treating the surface of aluminiferous metals
US5591480A (en) 1995-08-21 1997-01-07 Motorola, Inc. Method for fabricating metallization patterns on an electronic substrate
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
WO1998004646A1 (en) * 1996-07-25 1998-02-05 Ekc Technology, Inc. Chemical mechanical polishing composition and process
US6081308A (en) * 1996-11-21 2000-06-27 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
CO4920232A1 (es) * 1997-01-08 2000-05-29 Smithkline Beecham Corp Acidos aceticos dibenzo [a,d] cicloheptano con actividad antagonista del receptor de vitronectin
DE69820226T2 (de) * 1997-10-31 2004-10-21 Seiko Epson Corp Elektrooptische vorrichtung und elektronisches gerät
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6177026B1 (en) 1998-05-26 2001-01-23 Cabot Microelectronics Corporation CMP slurry containing a solid catalyst
US6140233A (en) 1998-06-25 2000-10-31 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices, etching compositions for manufacturing semiconductor devices, and semiconductor devices thereby
US6232228B1 (en) 1998-06-25 2001-05-15 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method
KR100271769B1 (ko) 1998-06-25 2001-02-01 윤종용 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자
JP4240424B2 (ja) * 1998-10-23 2009-03-18 エルジー ディスプレイ カンパニー リミテッド エッチング剤及びこれを用いた電子機器用基板の製造方法
KR100292075B1 (ko) * 1998-12-29 2001-07-12 윤종용 반도체소자제조용웨이퍼처리장치
US6262708B1 (en) 1999-06-16 2001-07-17 Sun Microsystems, Inc. Techniques for displaying complex characters

Also Published As

Publication number Publication date
US20020045351A1 (en) 2002-04-18
GB2344566A (en) 2000-06-14
DE19951055B4 (de) 2017-08-24
KR20000028870A (ko) 2000-05-25
JP4240424B2 (ja) 2009-03-18
FR2785088A1 (fr) 2000-04-28
KR100323733B1 (ko) 2002-02-19
FR2785088B1 (fr) 2001-10-19
JP2000133635A (ja) 2000-05-12
US20050127447A1 (en) 2005-06-16
US6461978B1 (en) 2002-10-08
GB9925134D0 (en) 1999-12-22
GB2344566B (en) 2000-12-27
US7202165B2 (en) 2007-04-10
US7101809B2 (en) 2006-09-05

Similar Documents

Publication Publication Date Title
DE19951055B4 (de) Verfahren zur Herstellung eines Substrats für elektronische Vorrichtungen unter Verwendung eines Ätzmittels
DE19839063B4 (de) Flüssigkristallanzeigevorrichtung und Herstellungsverfahren dafür
DE19808990C2 (de) Dünnschichttransistor und Herstellungsverfahren dafür
DE19809084C2 (de) Flüssigkristallanzeigevorrichtung und Herstellungsverfahren dafür
DE10150432B4 (de) Arraysubstrat für eine Flüssigkristallanzeige und Verfahren zu dessen Herstellung
DE19808989B4 (de) Dünnschichttransistor und Herstellungsverfahren dafür
DE3640174C2 (de)
DE19623292C2 (de) Flüssigkristallanzeigevorrichtung und Verfahren zu ihrer Herstellung
DE4337849C2 (de) Signalleitungsstruktur für eine Dünnfilmtransistor-Flüssigkristallanzeige und Verfahren zur Herstellung derselben
DE3226555A1 (de) Ionenempfindliche halbleiteranordnung
DE2036139A1 (de) Dunnfümmetallisierungsverfahren fur Mikroschaltungen
DE3714164A1 (de) Fluessigkristallanzeige
DE1614872A1 (de) Vielschichtiges Leitungssystem mit ohmischen Kontakten fuer integrierte Schaltkreise
DE3604368C2 (de)
DE60124704T2 (de) Verfahren zur musterbildung
DE10297732T5 (de) Mehrdomänen-Flüssigkristallanzeige und ein Dünnfilmtransistorsubstrat derselben
DE3043289A1 (de) Herstellungverfahren fuer eine halbleitereinrichtung
DE2351437A1 (de) Halbleiterbauelement und verfahren zu dessen herstellung
DE4133008A1 (de) Kapazitiver drucksensor und herstellungsverfahren hierzu
DE69831846T2 (de) Substrat mit leiter aus aluminiumlegierung mit niedrigem widerstand
EP0016251A1 (de) Elektronische Dünnschichtschaltung und deren Herstellungsverfahren
DE4321590B4 (de) Dünnschicht-Transistor und Verfahren zu seiner Herstellung
DE3226097C2 (de)
DE19906192A1 (de) Halbleiteranordnung mit Kapazitätselementen hoher Dichte und Herstellungsverfahren davon
DE2516393A1 (de) Verfahren zum herstellen von metall- oxyd-halbleiter-schaltungen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 21/3213

8127 New person/name/address of the applicant

Owner name: LG DISPLAY CO., LTD., SEOUL, KR

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R071 Expiry of right