DE202004021554U1 - Anordnung zum Ausbilden eines Trench-MOSFETs mit Selbstausrichtungsmerkmalen - Google Patents

Anordnung zum Ausbilden eines Trench-MOSFETs mit Selbstausrichtungsmerkmalen Download PDF

Info

Publication number
DE202004021554U1
DE202004021554U1 DE202004021554U DE202004021554U DE202004021554U1 DE 202004021554 U1 DE202004021554 U1 DE 202004021554U1 DE 202004021554 U DE202004021554 U DE 202004021554U DE 202004021554 U DE202004021554 U DE 202004021554U DE 202004021554 U1 DE202004021554 U1 DE 202004021554U1
Authority
DE
Germany
Prior art keywords
region
fet
field effect
effect transistor
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE202004021554U
Other languages
English (en)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=33450258&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE202004021554(U1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE202004021554U1 publication Critical patent/DE202004021554U1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/905—Plural dram cells share common contact or common trench

Abstract

Feldeffekttransistor (FET) mit:
einer Vielzahl von Gräben, die sich in eine Siliziumschicht erstrecken, wobei jeder Graben obere Bereiche der Seitenwände besitzt, die sich auffächern;
Kontaktöffnungen, die sich in die Siliziumschicht zwischen benachbarten Gräben erstrecken, so dass jeder Graben und eine benachbarte Kontaktöffnung einen gemeinsamen oberen Bereich der Seitenwand formen;
Body-Gebiete, die sich zwischen benachbarten Gräben erstrecken; und
Source-Gebiete, die sich in den Body-Gebieten benachbarter gegenüberliegender Seitenwände eines jeden Grabens erstrecken, wobei der Leitfähigkeitstyp der Source-Gebiete entgegengesetzt dem der Body-Gebiete ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft die Halbleiter-MOSFET-Technologie und insbesondere einen Trench-MOSFET mit Selbstausrichtungsmerkmalen.
  • Leistungs-MOSFETs (Metalloxidhalbleiter-Feldeffekttransistoren) sind in der Halbleiterindustrie gut bekannt. Eine Vielzahl von Leistungs-MOSFETs wird durch den vertikal leitenden Trench-MOSFET gebildet. Eine Schnittansicht eines derartigen MOSFET ist in 1 gezeigt. Der MOSFET 100 besitzt Gräben 111, von denen jeder ein Polysiliziumgate 112 umfasst, das von Körpergebieten 114 durch ein Gate-Dielektrikum 110 isoliert ist. Source-Gebiete 116 flankieren jede Seite der Gräben 111. Eine Dielektrikumschicht 120 isoliert die Gates 112 vor einer darüberliegenden Metallschicht 126. Das Substratgebiet 102 bildet die Drain des MOSFET 100.
  • Wenn der MOSFET 100 in den eingeschalteten Zustand vorgespannt ist, fließt Strom vertikal zwischen den Source-Gebieten 116 und dem Substrat 102. Die Stromleitfähigkeit des MOSFET 100 in dem eingeschalteten Zustand ist eine Funktion des Widerstandes von Drain zu Source (Rdsein). Um die Stromleitfähigkeit des MOSFET zu verbessern, ist es erforderlich, den Rdsein zu verringern. Ein Weg, um den Rdsein des Trench-MOSFET zu verringern, besteht darin, die Grabendichte zu erhöhen (d. h. die Anzahl von Gräben pro Flächeneinheit zu erhöhen). Dies kann durch Verringerung der Zellenteilung erreicht werden. Jedoch ist eine Verringerung der Zellenteilung der MOSFETs durch die Besonderheiten der MOSFET-Zellenanordnung und die spezifische Prozessformulierung, die dazu verwendet wird, den MOSFET herzustellen, beschränkt. Die Verringerung der Zellenteilung wird durch derartige Begrenzungen der Herstellprozesstechnologie wie die minimalen kritischen Abmessungen, die die Photolithographiewerkzeuge auflösen können, den minimalen erforderlichen Abstand zwischen verschiedenen Zellengebieten, wie es durch die Konstruktionsregeln bestimmt ist, und die Fehlausrichtungstoleranzen noch schwieriger gemacht.
  • Die verschiedenen Abmessungen, die die minimale Zellenteilung für den Trench-MOSFET 100 bestimmen, sind in 1 gezeigt. Die Abmessung A ist die minimale Grabenbreite, die die Photolithographiewerkzeuge auflösen können, die Abmessung B ist die minimale Kontaktöffnung, die die Photolithographiewerkzeuge auflösen können, die Abmessung C ist der minimale Abstand von Graben zu Kontakt, der durch die Konstruktionsregeln bestimmt ist, und die Abmessung D ist die Kontaktpassgenauigkeitsfehlertoleranz oder Kontaktfehlausrichtungstoleranz. Die minimale Zellenteilung für den MOSFET 100 gleicht somit A + B + 2C + 2D. Die Verringerung einer dieser Abmessungen ist, ohne dass die Prozesstechnologie komplizierter wird, schwer zu erreichen.
  • Somit ist eine neue Vorgehensweise, mit der die Zellenteilung des Trench-MOSFET verringert werden kann, ohne die Prozesskomplexität zu erhöhen, erwünscht.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Halbleitervorrichtung wie folgt ausgebildet. Es wird eine freiliegende Ober fläche einer Siliziumschicht, an der Silizium entfernt werden kann, definiert. Ein Anteil der Siliziumschicht wird entfernt, um einen Mittelabschnitt eines Grabens zu bilden, der sich von der freiliegenden Oberfläche der Siliziumschicht in die Siliziumschicht erstreckt. Es werden zusätzliche freiliegende Oberflächen der Siliziumschicht, an denen Silizium entfernt werden kann, definiert. Zusätzliche Anteile der Siliziumschicht werden entfernt, um Außenabschnitte des Grabens zu bilden, so dass die Außenabschnitte des Grabens sich von den zusätzlichen freiliegenden Oberflächen der Siliziumschicht in die Siliziumschicht hinein erstrecken. Der Mittelabschnitt des Grabens erstreckt sich tiefer in die Siliziumschicht als die Außenabschnitte des Grabens.
  • Bei einer anderen Ausführungsform wird eine Gate-Elektrode, die den Graben teilweise bis unter die Außenabschnitte des Grabens füllt, ausgebildet.
  • Bei einer anderen Ausführungsform umfasst die Siliziumschicht ein Körpergebiet. Unreinheiten werden implantiert, um ein erstes Gebiet in dem Körpergebiet zu bilden. Das erste Gebiet erstreckt sich entlang einer Fläche des Körpergebietes und direkt unter die Außenabschnitte des Grabens.
  • Bei einer anderen Ausführungsform wird eine Dielektrikumschicht, die sich nur über eine obere Fläche des Grabens erstreckt, ausgebildet. Freiliegendes Silizium wird entfernt, bis: (i) von dem ersten Gebiet nur Anteile, die im Wesentlichen direkt unter den Außenabschnitten des Grabens angeordnet sind, verbleiben, wobei die verbleibenden Anteile des ersten Gebietes Source-Gebiete der Halbleitervorrichtung bilden, und (ii) eine Oberfläche des Körpergebietes freigelegt wird.
  • Bei einer anderen Ausführungsform wird eine Seitenwand der Dielektrikumschicht freigelegt. Die freigelegte Seitenwand der Dielektrikumschicht bildet zusammen mit einer freigelegten Seitenwand jedes Source-Gebietes eine Seitenwand einer Kontaktöffnung, um das Körpergebiet und das Source-Gebiet in Kontakt zu bringen.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird eine Halbleitervorrichtung wie folgt ausgebildet. Eine Maskierungsschicht wird über einer Siliziumschicht ausgebildet. Die Maskierungsschicht besitzt eine Öffnung, durch die eine Oberfläche der Siliziumschicht freiliegt. Die Siliziumschicht wird durch die Maskierungsschichtöffnung isotrop geätzt, um so einen schalenförmigen Anteil der Siliziumschicht zu entfernen. Der schalenförmige Anteil besitzt einen Mittelanteil entlang der freiliegenden Oberfläche der Siliziumschicht und Außenanteile, die sich direkt unter die Maskierungsschicht erstrecken. Die Außenanteile der entfernten Siliziumschicht, die sich direkt unter die Maskierungsschicht erstrecken, bilden Außenabschnitte eines Grabens. Zusätzliche Anteile der Siliziumschicht werden durch die Maskierungsschichtöffnung entfernt, um so einen Mittelabschnitt des Grabens zu bilden, der sich tiefer in die Siliziumschicht als in die Außenabschnitte des Grabens erstreckt.
  • Gemäß einer noch weiteren Ausführungsform der vorliegenden Erfindung wird eine Halbleitervorrichtung wie folgt ausgebildet. In einer Siliziumschicht wird eine Vielzahl von Gräben ausgebildet. Ein erstes Gebiet eines ersten Leitfähigkeitstyps wird in der Siliziumschicht ausgebildet. Eine Isolierungsschicht, die einen oberen Anteil jedes Grabens füllt, wird ausgebildet. Freiliegendes Silizium wird entfernt, solange bis zumindest: (i) ein Rand der Isolierungsschicht in jedem Graben freigelegt ist, und (ii) von dem ersten Gebiet nur ein Anteil benachbart jeder Grabenseitenwand ver bleibt. Der verbleibende Anteil des ersten Gebietes benachbart jeder Grabenseitenwand bildet ein Source-Gebiet der Halbleitervorrichtung.
  • Gemäß einer weiten Ausführungsform der vorliegenden Erfindung umfasst eine Halbleitervorrichtung einen Graben in einer Siliziumschicht. Ein Source-Gebiet befindet sich in der Siliziumschicht benachbart jeder Seitenwand des Grabens. Die Grabenseitenwände sind entlang der Siliziumschicht so geformt, dass sich die Grabenseitenwände nahe des oberen Bereichs des Grabens auffächern, um sich direkt über zumindest einen Anteil jedes Source-Gebietes zu erstrecken.
  • Bei einer weiteren Ausführungsform füllt eine Gate-Elektrode teilweise den Graben, überlappt jedoch jedes Source-Gebiet entlang der Grabenseitenwände. Eine Isolierungsschicht füllt im Wesentlichen einen verbleibenden Anteil des Grabens über der Gate-Elektrode. Eine Seitenwand der Isolierungsschicht in dem Graben bildet zusammen mit einer Seitenwand eines entsprechenden Source-Gebietes eine Seitenwand einer Kontaktöffnung, durch die ein Kontakt mit zumindest dem Source-Gebiet hergestellt wird.
  • Bei einer weiteren Ausführungsform befindet sich ein Körpergebiet benachbart jeder Grabenseitenwand, und die Körpergebiete sind von einem Leitfähigkeitstyp, der dem der Source-Gebiete entgegengesetzt ist. Eine Metallschicht steht mit den Körpergebieten und den Source-Gebieten durch die Kontaktöffnung in Kontakt.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung umfasst eine Halbleitervorrichtung eine Vielzahl von Gräben in einer Siliziumschicht. Eine Isolierungsschicht füllt einen oberen Anteil jedes Grabens. Ein Source-Gebiet befindet sich in der Siliziumschicht benachbart jeder Grabenseitenwand, so dass eine Seitenwand jeder Isolierungsschicht zusammen mit einer Seitenwand eines entsprechenden Source-Gebietes eine Kontaktöffnung zwischen immer zwei benachbarten Gräben bildet.
  • Die folgende detaillierte Beschreibung und die begleitenden Zeichnungen sorgen für ein besseres Verständnis der Beschaffenheit und Vorteile der vorliegenden Erfindung.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Schnittansicht eines herkömmlichen Trench-MOSFET;
  • 2A–2K zeigen Schnittansichten zu verschiedenen Stufen der Herstellung eines Trench-MOSFET gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 3 ist ein Schaubild, das den Effekt einer Zellenteilungsverringerung auf den Rdsein zeigt;
  • 4A und 4B zeigen einen alternatives Verfahren zum Ausbilden von Gräben gemäß einer anderen Ausführungsform der Erfindung; und
  • 5 ist eine beispielhafte Schnittansicht, die der in 2K entspricht und dazu vorgesehen ist, um eine genauere Darstellung der Konturen der Gräben gemäß einer Ausführungsform der vorliegenden Erfindung zu zeigen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung sind eine Anordnung und ein Verfahren zum Ausbilden eines Trench-MOSFET mit Selbstausrichtungsmerkmalen, die in einer Zellenteilungsverringerung resultieren, ohne die Prozesskomplexität zu erhöhen, offenbart. Bei einer Ausführungsform werden Gräben in einer Epitaxieschicht auf eine solche Weise ausgebildet, dass die Grabenseitenwände sich nahe des oberen Bereiches des Grabens über die Source-Gebiete auffächern. Eine Isolierungsschicht, die entlang eines oberen Anteils jedes Grabens ausgebildet ist, definiert zusammen mit den Source-Gebieten die Kontaktöffnungen zwischen benachbarten Gräben, um die Source- und Körpergebiete in Kontakt zu bringen. Diese Anordnung und dieses Verfahren zum Ausbilden der Gräben führen zu einem MOSFET, dessen Source-Gebiete und Kontaktöffnungen mit den Gräben selbst ausgerichtet sind. Dies ermöglicht seinerseits, dass der 2D-Anteil der Zellenteilung eines MOSFET 100 (1) nach dem Stand der Technik beseitigt wird, und die Abmessung B verringert wird, um somit eine verringerte Zellenteilung zu erhalten, ohne dabei Prozessschwierigkeiten einzuführen.
  • Die 2A–2K sind Schnittansichten zu verschiedenen Stufen der Herstellung eines Trench-MOSFET gemäß einer Ausführungsform der vorliegenden Erfindung. In 2A erstreckt sich eine leicht N-dotierte Epitaxieschicht 204 über ein stark N-dotiertes Substrat 202. Eine Schicht eines Materials, die beständig gegenüber einer Siliziumätzung ist und eine Dicke im Bereich von 2.000–10.000 Å aufweist, wird über der Epitaxieschicht 204 ausgebildet. Bei einer Ausführungsform wird eine Oxidschicht mit einer Dicke von etwa 5.000 Å verwendet. Unter Verwendung eines Maskierungsschrittes werden vordefinierte Anteile der Schicht des Materials, das gegenüber einer Siliziumätzung beständig ist, entfernt, so dass nur Gebie te 206 zurück bleiben. Bei der Ausführungsform kann, wenn eine Oxidschicht verwendet wird, eine herkömmliche Trocken- oder Nassätzung verwendet werden, um die vordefinierten Anteile der Oxidschicht zu entfernen.
  • In 2B wird eine erste Siliziumätzung ausgeführt, um einen Mittelabschnitt 208 einer Vielzahl von Gräben zu bilden. Der Abstand zwischen den Gebieten 206 definiert die Breite des Mittelabschnittes 208, die im Bereich von 0,2–2,0 μm liegt. Der Mittelabschnitt 208 erstreckt sich von den freiliegenden Oberflächen der Expitaxieschicht 204 auf eine Tiefe im Bereich von 0,5–3,0 μm. Bei einer Ausführungsform liegen die Breite und Tiefe des Mittelabschnittes 208 bei etwa 0,35 μm bzw. 1,0 μm. Es können herkömmliche Verfahren zum Ätzen von Silizium, wie beispielsweise reaktives Ionenätzen (RIE) verwendet werden, um den Mittelabschnitt 208 der Gräben zu bilden.
  • In 2C werden Anteile der Gebiete 206 entfernt, um zusätzliche Oberflächen 207 der Epitaxieschicht 204 freizulegen. Kleinere Gebiete 206a mit einer Dicke im Bereich von 1.000 bis 9.000 Å bleiben somit zurück. Bei der Ausführungsform, wenn die Gebiete 206 aus Oxid sind, werden die Gebiete 206 isotrop geätzt, so dass kleinere Oxidgebiete 206a mit einer Dicke von etwa 2.500 Å übrig bleiben.
  • In 2D wird eine zweite Siliziumätzung ausgeführt, um Anteile der Epitaxieschicht 204 entlang ihrer freiliegenden Flächen zu entfernen, um dadurch Außenabschnitte 208b der Gräben zu bilden. Wie gezeigt ist, erstreckt sich der Mittelabschnitt 208a tiefer als die Außenabschnitte 208b. Die Außenabschnitte 208b erstrecken sich von den Oberflächen 208b der Epitaxieschicht 204 auf eine Tiefe im Bereich von 0,1 bis 1,0 μm. Bei einer Ausführungsform beträgt die Tiefe der Außenabschnitte 208b etwa 0,4 μm. Es sei angemerkt, dass die zweite Siliziumätzung ebenfalls Silizium entlang des Bodens des Mittelabschnittes 208 entfernt, obwohl dies nicht notwendigerweise durchgeführt werden muss. Wie bei der ersten Siliziumätzung können herkömmliche Verfahren zum Ätzen von Silizium, beispielsweise reaktives Ionenätzen (RIE) für die zweite Siliziumätzung verwendet werden.
  • Während die 2A–2D ein Verfahren zum Ausbilden von Gräben mit einem tiefen Mittelabschnitt und flachen Außenabschnitten zeigen, ist die Erfindung nicht auf dieses bestimmte Verfahren beschränkt. Beispielsweise ist ein alternatives Verfahren zum Ausbilden von Gräben mit ähnlichen physikalischen Eigenschaften in den 4A und 4B gezeigt. Nach einer Ausbildung isolierter Gebiete 206 aus beispielsweise Oxid oder Fotoresist, wie in 2A, wird eine isotrope Siliziumätzung ausgeführt, so dass Öffnungen 203 in der Epitaxieschicht 204 zwischen benachbarten Gebieten 206 erzeugt werden, wie in 4A gezeigt ist. Die isotrope Ätzung entfernt Silizium unter den Gebieten 206, wie gezeigt ist. Anschließend wird, wobei die Gebiete 206 intakt gehalten werden, eine herkömmliche Siliziumätzung ausgeführt, um tiefere Mittelabschnitte 203 der Gräben zu bilden, wie in 4B gezeigt ist. Es kann gesehen werden, dass jeder Graben einen tiefen Mittelabschnitt 203a und flache Außenabschnitte 203b besitzt, die sich unter die Gebiete 206 erstrecken.
  • Wie in den 2A–2K gezeigt ist, können in 2E verbleibende Gebiete 206a optional zu dieser Stufe des Prozesses entfernt werden. Anschließend wird eine Isolierungsschicht 210 entlang der Fläche der Epitaxieschicht 204 unter Verwendung herkömmlicher Verfahren ausgebildet. Die Seitenwände der Gräben werden somit mit einer Isolierungsschicht 210 beschichtet. Die Isolierungsschicht 210 besitzt eine Dicke im Bereich von 50–1.000 Å. Bei einer Ausführungsform ist die Isolierungsschicht 210 ein Gateoxid mit einer Dicke von etwa 400 Å.
  • Anschließend wird unter Verwendung herkömmlicher Polysiliziumabscheidungstechniken eine Polysiliziumschicht 212 mit einer Dicke im Bereich von 1.000–15.000 Å über der Isolierungsschicht 210 abgeschieden, um die Gräben zu füllen. Bei einer Ausführungsform besitzt die Polysiliziumschicht 212 eine Dicke von etwa 5.500 Å und ist mit Unreinheiten dotiert. Bei einer noch weiteren Ausführungsform wird vor einem Ausbilden der Polysiliziumschicht 212 eine dicke Isolierungsschicht entlang des Bodens des Mittelabschnittes 208a der Gräben ausgebildet. Dies verringert vorteilhafterweise die Gate-Kapazität des MOSFET.
  • In 2F wird die Polysiliziumschicht 212 zurückgeätzt, um Gates 212a in dem Mittelabschnitt 208a der Gräben zu bilden. Die Polysiliziumschicht 212 wird derart zurückgeätzt, so dass ihre obere Fläche unter die Außenabschnitte 208b der Gräben ausgenommen wird. Dies stellt sicher, dass in den Außenabschnitten 208b der Gräben kein Polysilizium übrig bleibt, das ansonsten das Gate zu der Source kurzschließen und auch die Source- und Körperimplantate blockieren kann, die in dem Prozess später ausgeführt werden. Jedoch muss das Ausmaß, in dem die Polysiliziumschicht 212 zurückgeätzt wird, vorsichtig gesteuert werden, um sicherzustellen, dass zumindest ein Anteil des Gates mit den Source-Gebieten, die in späteren Schritten gebildet werden, überlappt. Herkömmliche Polysiliziumätztechniken können verwendet werden, um die Polysiliziumschicht 212 zurückzuätzen.
  • Körpergebiete 214 vom P-Typ werden dann in der Epitaxieschicht 204 zwischen benachbarten Gräben durch Implantieren von Unreinheiten vom P-Typ, wie beispielsweise Bor, ausgebildet. Das Implantat vom P-Typ ist symbolisch durch Pfeile 218 gezeigt, die angeben, dass keine Maskierung erforderlich ist. Die Körpergebiete 214 erstrecken sich in die Epitaxieschicht 204 auf eine Tiefe, die hauptsächlich durch die Targetkanallänge bestimmt ist. Anschließend werden stark N-dotierte Gebiete 216 in den Körpergebieten 214 durch Implantieren von Unreinheiten vom N-Typ, wie beispielsweise Arsen oder Phosphor, gebildet. Gebiete 216 vom N-Typ erstrecken sich entlang der oberen Fläche der Körpergebiete 214 und direkt unter Außenabschnitte 208b der Gräben. Das Implantat vom N-Typ ist symbolisch durch Pfeile 219 gezeigt, die angeben, dass für dieses Implantat auch keine Maskierung erforderlich ist. Es können herkömmliche Ionenimplantierungstechniken für beide Implantierungsschritte verwendet werden.
  • In 2G wird eine Dielektrikumschicht 220, wie beispielsweise BPSG, über die gesamte Anordnung unter Verwendung herkömmlicher Techniken ausgebildet. Die Dielektrikumschicht 220 besitzt eine Dicke im Bereich von 2.000 bis 15.000 Å. Bei einer Ausführungsform beträgt die Dicke der Dielektrikumschicht 220 etwa 8.000 Å. Anschließend wird ein herkömmlicher Schritt für einen Dielektrikumfluss ausgeführt, um eine Planare Oberfläche zu erhalten, wie in 2H gezeigt ist. Anschließend wird die Dielektrikumschicht 220a solange geätzt, bis das Silizium erreicht ist, wie in 2I gezeigt ist. Nach dem Ätzen des Dielektrikums bleiben Dielektrikumgebiete 220b zurück, die vollständig in den Gräben enthalten sind, während Oberflächen der Gebiete 216 vom N-Typ freiliegen.
  • In 2J wird eine herkömmliche Siliziumätzung ausgeführt, um Kontaktöffnungen 222 zu bilden. Es wird eine ausreichende Menge an Silizium entfernt, so dass zusammen mit dem oberen Anteil der Gebiete 216 vom N-Typ auch eine obere Schicht der Körpergebiete 214 entfernt wird.
  • Dies stellt sicher, dass: (i) eine obere Fläche der Körpergebiete 214a freigelegt wird, so dass ein Kontakt mit Körpergebieten 214a hergestellt werden kann, (ii) vom Gebiet 216 vom N-Typ Source-Gebiete 216a, die durch Körpergebiete 214a getrennt sind, zurück bleiben, und (iii) Seitenwandbereiche der Source-Gebiete 216a freigelegt werden, so dass ein Kontakt mit den Source-Gebieten 216a hergestellt werden kann. In 2K wird eine Metallschicht 226 abgeschieden, um die Körpergebiete 214a und Source-Gebiete 216a in Kontakt zu bringen. Bevor das Metall 226 abgeschieden wird, kann eine Schicht aus stark P-dotiertem Gebiet 224 optional entlang der oberen Fläche der Körpergebiete 214a unter Verwendung herkömmlicher Ionenimplantierungstechniken ausgebildet werden. Das stark dotierte Gebiet 224 hilft, einen ohmschen Kontakt zwischen dem Metall 226 und Körpergebiet 214a zu erreichen. Wie gezeigt ist, ist die Metallschicht 224 von den Gates 212a durch die Dielektrikumschicht 220b isoliert, die sich entlang der oberen Fläche jedes Grabens erstreckt.
  • Wie in 2J gezeigt ist, legt die Siliziumätzung, die ausgeführt wird, um Kontaktöffnungen 222 zu bilden, Anteile der isolierenden Schicht 210 frei, die sich entlang der Seitenwände der Außenabschnitte 208b der Gräben erstrecken. Wie zu sehen ist, definieren die freiliegenden Anteile der Isolierungsschicht 210 zusammen mit dem freiliegenden Seitenwandbereich der Source-Gebiete 216a vorteilhafterweise Kontaktöffnungen 222 zwischen benachbarten Gräben. Somit werden, ohne dass Maskierungsschritte bei dem Ausbilden entweder der Source-Gebiete 216a oder der Kontaktöffnungen 222 verwendet werden, die Source-Gebiete 216a und die Kontaktöffnungen 222, die mit den Gräben selbstausgerichtet sind, ausgebildet.
  • Da die Source-Gebiete 216a und die Kontaktöffnungen 222 mit den Gräben selbstausgerichtet sind, ist die Notwendigkeit, eine Kontaktfehlausrichtung zu berücksichtigen, wie bei herkömmlichen Techniken (Abmes sung D in 1), beseitigt. Ferner können die Kontaktöffnungen (Abmessung B in 1) kleiner ausgebildet werden, als die Photolithographiewerkzeuge typischerweise auflösen können. Somit wird nicht nur der 2D-Term von der minimalen Zellenteilung A + B + 2C + 2D des herkömmlichen Trench-MOSFET in 1 beseitigt, sondern der Term B kann auch wesentlich kleiner gemacht werden. Für dieselbe Prozesstechnologie wird daher eine wesentlich kleinere Zellenteilung erhalten, ohne die Prozesskomplexität zu erhöhen.
  • Die kleine Zellenteilung resultiert in einer Erhöhung der Anzahl von Gräben pro Flächeneinheit, was seinerseits den erwünschten Effekt zur Verringerung des Rdsein besitzt. Dies ist deutlicher in 3 gezeigt. 3 ist ein Diagramm, das den Effekt der Zellenteilungsverringerung auf den Rdsein zeigt. Die vertikale Achse repräsentiert Rdsein, und die horizontale Achse repräsentiert die Zellenteilung. Die Zahlen entlang der vertikalen Achse sind lediglich veranschaulichend und geben keine tatsächlichen Werte von Rdsein an. Zwei Kurven sind gezeigt, wobei die obere Kurve einer Gate-Source-Vorspannung von 4,5 V entspricht, und die untere Kurve einer Gate-Source-Vorspannung von 10 V entspricht. Für die gleiche Prozesstechnologie resultieren die selbstausrichtenden Merkmale der vorliegenden Erfindung in einer Verringerung der Zellenteilung von 1,8 μm auf 1,0 μm. Diese Zellenteilungsverringerung resultiert in einer Verringerung des Rdsein um etwa 30% in dem Fall einer Vorspannung von 10 V und einer Verringerung um etwa 25% in dem Fall einer Vorspannung mit 4,5 V.
  • Die Schnittansichten der 2A–2K sind lediglich veranschaulichend und nicht dazu bestimmt, das Layout oder andere strukturelle Aspekte des Zellenarrays zu beschränken. Ferner stellen diese Figuren nicht unbedingt die tatsächliche Form all der verschiedenen Gebiete dar, die sie in einer tatsächlichen Vorrichtung hätten. 5 ist eine beispielhafte Schnittansicht, die der in 2K entspricht und dazu vorgesehen ist, um eine genauere Darstellung der Konturen der Gräben gemäß einer Ausführungsform der vorliegenden Erfindung zu zeigen. Aufgrund der kleinen Abmessungen von einigen der Gebiete und den Effekten derartiger Verarbeitungsschritte, wie beispielsweise Temperaturzyklen, kann ein Abrunden von vielen der Ecken während der Verarbeitung auftreten. Aufgrund dessen erscheinen die Gräben Y-förmig, wie in 5 gezeigt ist, anstatt T-förmig, wie in 2K gezeigt ist. Jedoch sei zu verstehen, dass die Erfindung nicht auf eine bestimmte Form der Gräben beschränkt ist.
  • Während das obige eine vollständige Beschreibung der Ausführungsform der vorliegenden Erfindung ist, ist es möglich, verschiedene Alternativen, Abwandlungen und Äquivalente zu verwenden. Beispielsweise sind die in den 2A–2K gezeigten Prozessschritte für die Herstellung eines N-Kanal-MOSFETS vorgesehen. Eine Abwandlung dieser Prozessschritte, um einen äquivalenten P-Kanal-MOSFET zu erhalten, ist für Fachleute angesichts der obigen Lehren offensichtlich. Ähnlicherweise ist eine Abwandlung der Prozessschritte, um andere Typen von Halbleitervorrichtungen zu erhalten, wie beispielsweise Bipolartransistoren mit isoliertem Gate (IGBT), ebenfalls angesichts der obigen Lehren für Fachleute offensichtlich.
  • Auch kann das Körpergebiet 214 (2F) früher in der Prozessabfolge ausgebildet werden. Beispielsweise können in 2A vor einem Ausbilden der Gebiete 206 Unreinheiten vom P-Typ in die Epitaxieschicht 204 implantiert werden, oder es kann eine Epitaxieschicht vom P-Typ über der Epitaxieschicht 204 aufgewachsen werden. Ähnlicherweise können Gebiete 216 vom N-Typ (2F) früher in der Prozessabfolge ausgebildet werden. Beispielsweise kann ein Deckimplantat aus Unreinheiten vom N-Typ ausgeführt werden, um ein stark N-dotiertes Gebiet in dem Körpergebiet vor der Ausbildung der Gräben zu bilden. Das stark N-dotierte Gebiet muss sich jedoch tiefer in das Körpergebiet erstrecken, als das, das in 2F gezeigt ist, so dass, nachdem die Gräben ausgebildet sind, sich zumindest ein Anteil des Gebiets vom N-Typ unter die Außenabschnitte der Gräben erstreckt. Auch wäre in 2J eine tiefere Siliziumätzung erforderlich, um eine Fläche des Körpergebietes zu erreichen.
  • Bei einer weiteren Abwandlung kann die Epitaxieschicht 204 eine abgestufte Dotierungskonzentration anstatt einer fixierten Dotierungskonzentration besitzen oder kann aus einer Anzahl von Epitaxieschichten ausgebildet werden, die jeweils eine andere Dotierungskonzentration besitzen oder kann abhängig von den Konstruktionszielen ganz beseitigt werden. Überdies können sich die Gräben frei durch die Epitaxieschicht 204 erstrecken und in dem Substrat 202 enden.
  • Daher soll der Schutzumfang der vorliegenden Erfindung nicht durch Bezugnahme auf die obige Beschreibung bestimmt werden, sondern soll stattdessen durch Bezugnahme auf die angefügten Ansprüche zusammen mit ihrem vollständigen Bereich von Äquivalenten bestimmt werden.

Claims (31)

  1. Feldeffekttransistor (FET) mit: einer Vielzahl von Gräben, die sich in eine Siliziumschicht erstrecken, wobei jeder Graben obere Bereiche der Seitenwände besitzt, die sich auffächern; Kontaktöffnungen, die sich in die Siliziumschicht zwischen benachbarten Gräben erstrecken, so dass jeder Graben und eine benachbarte Kontaktöffnung einen gemeinsamen oberen Bereich der Seitenwand formen; Body-Gebiete, die sich zwischen benachbarten Gräben erstrecken; und Source-Gebiete, die sich in den Body-Gebieten benachbarter gegenüberliegender Seitenwände eines jeden Grabens erstrecken, wobei der Leitfähigkeitstyp der Source-Gebiete entgegengesetzt dem der Body-Gebiete ist.
  2. Feldeffekttransistor (FET) nach Anspruch 1, mit einer Metallschicht, die sich in jede Kontaktöffnung zum Kontaktieren der Source-Gebiete entlang der oberen Bereiche der Seitenwände der Source-Gebiete erstreckt.
  3. Feldeffekttransistor (FET) nach Anspruch 1 oder 2, wobei die Gesamtheit jedes Source-Gebietes unterhalb eines entsprechenden gemeinsamen oberen Bereichs der Seitenwände angeordnet ist.
  4. Feldeffekttransistor (FET) nach einem der Ansprüche 1 bis 3, wobei jeder der gemeinsamen oberen Bereiche der Seitenwände zusammen mit einer Seitenwand eines entsprechenden Source-Gebietes eine Seitenwand einer Kontaktöffnung formt.
  5. Feldeffekttransistor (FET) nach einem der Ansprüche 1 bis 4, wobei die oberen Bereiche der Seitenwände, die sich auffächern, sich auch direkt über wenigstens einen Bereich der entsprechenden Source-Gebiete erstrecken.
  6. Feldeffekttransistor (FET) nach einem der Ansprüche 1 bis 5, ferner mit: einer Gate-Elektrode, vertieft in jedem Graben; einem Gate-Dielektrikum, das die Gate-Elektrode von benachbarten Body-Gebieten isoliert; und einem dielektrischen Gebiet, das sich in jedem Graben über die Gate-Elektrode erstreckt.
  7. Feldeffekttransistor (FET) nach Anspruch 6, wobei das dielektrische Gebiet wenigstens einen Bereich besitzt, der vollständig innerhalb jedes Grabens enthalten ist, wobei Seitenwände des wenigstens einen Bereichs des dielektrischen Gebietes zusammen mit Seitenwänden benachbarter Source-Gebiete Seitenwände der Kontaktöffnungen formen.
  8. Feldeffekttransistor (FET) nach Anspruch 6 oder 7 wobei das dielektrische Gebiet wenigstens einen Bereich besitzt, der: (a) vollständig innerhalb jedes Grabens enthalten ist, und (b) obere Bereiche der gegenüberliegenden Seitenwände der Kontaktöffnungen definiert.
  9. Feldeffekttransistor (FET) nach Anspruch 6 bis 8, wobei das dielektrische Gebiet einen Bereich besitzt, der: (a) vollständig innerhalb jedes Grabens enthalten ist, und (b) sich direkt über wenigstens einen Bereich eines benachbarten Source-Gebietes erstreckt.
  10. Feldeffekttransistor (FET) nach einem der Ansprüche 6 bis 9, wobei die Gate-Elektrode in jedem Graben unterhalb der oberen Bereiche der Seitenwände, die sich auffächern, vertieft ist.
  11. Feldeffekttransistor (FET) mit: einer epitaxialen Schicht eines ersten Leitfähigkeitstyps, die sich über ein Substrat des ersten Leitfähigkeitstyps erstreckt, wobei die epitaxiale Schicht eine niedrigere Dotierungskonzentration besitzt als das Substrat; einem Body-Gebiet eines zweiten Leitfähigkeitstyps, das sich in einem oberen Bereich der epitaxialen Schicht erstreckt, wobei der zweite Leitfähigkeitstyp entgegengesetzt des ersten Leitfähigkeitstyps ist; einer Vielzahl von Gräben, die sich durch das Body-Gebiet erstrecken und innerhalb der epitaxialen Schicht unterhalb des Body-Gebietes abschießen, wobei jeder Graben obere Bereiche der Seitenwände besitzt, die sich auffächern; Kontaktöffnungen, die sich in das Body-Gebiet zwischen benachbarten Gräben erstrecken, so dass jeder Graben und eine benachbarte Kontaktöffnung einen gemeinsamen oberen Bereich der Seitenwand formen; und Source-Gebiete des ersten Leitfähigkeitstyps, die sich in das Body-Gebiet benachbarter gegenüberliegender Seitenwände jedes Grabens erstrecken.
  12. Feldeffekttransistor (FET) nach Anspruch 11, mit einer Metallschicht, die sich in jede Kontaktöffnung zum Kontaktieren der Source-Gebiete entlang der oberen Bereiche der Seitenwände der Source-Gebiete erstreckt.
  13. Feldeffekttransistor (FET) nach Anspruch 11 oder 12, wobei die Gesamtheit jedes Source-Gebietes unterhalb eines entsprechenden gemeinsamen oberen Bereichs der Seitenwände angeordnet ist.
  14. Feldeffekttransistor (FET) nach einem der Ansprüche 11 bis 13, wobei jeder der gemeinsamen oberen Bereiche der Seitenwände zusammen mit einer Seitenwand eines entsprechenden Source-Gebietes eine Seitenwand einer Kontaktöffnung formt.
  15. Feldeffekttransistor (FET) nach einem der Ansprüche 11 bis 14, wobei die oberen Bereiche der Seitenwände, die sich auffächern, sich auch direkt über wenigstens einen Bereich der entsprechenden Source-Gebiete erstrecken.
  16. Feldeffekttransistor (FET) nach einem der Ansprüche 11 bis 15, ferner mit: einer Gate-Elektrode, vertieft in jedem Graben; einem Gate-Dielektrikum, das die Gate-Elektrode von benachbarten Body-Gebiet isoliert; und einem dielektrischen Gebiet, das sich in jedem Graben über die Gate-Elektrode erstreckt.
  17. Feldeffekttransistor (FET) nach Anspruch 16, wobei das dielektrische Gebiet wenigstens einen Bereich besitzt, der vollständig innerhalb jedes Grabens enthalten ist, wobei Seitenwände des wenigstens einen Bereichs des dielektrischen Gebietes zusammen mit Seitenwänden benachbarter Source-Gebiete Seitenwände der Kontaktöffnungen formen.
  18. Feldeffekttransistor (FET) nach Anspruch 16 oder 17 wobei das dielektrische Gebiet wenigstens einen Bereich besitzt, der: (a) vollständig innerhalb jedes Grabens enthalten ist, und (b) obere Bereiche der gegenüberliegenden Seitenwände der Kontaktöffnungen definiert.
  19. Feldeffekttransistor (FET) nach Anspruch 16 oder 18, wobei das dielektrische Gebiet einen Bereich besitzt, der: (a) vollständig innerhalb jedes Grabens enthalten ist, und (b) sich direkt über wenigstens einen Bereich eines benachbarten Source-Gebietes erstreckt.
  20. Feldeffekttransistor (FET) nach einem der Ansprüche 16 bis 19, wobei die Gate-Elektrode in jedem Graben unterhalb der oberen Bereiche der Seitenwände, die sich auffächern, vertieft ist.
  21. Feldeffekttransistor (FET) mit: einer epitaxialen Schicht eines ersten Leitfähigkeitstyps, die sich über ein Substrat des ersten Leitfähigkeitstyps erstreckt, wobei die epitaxiale Schicht eine niedrigere Dotierungskonzentration besitzt als das Substrat; einem Body-Gebiet eines zweiten Leitfähigkeitstyps, das sich in einem oberen Bereich der epitaxialen Schicht erstreckt, wobei der zweite Leitfähigkeitstyp entgegengesetzt des ersten Leitfähigkeitstyps ist; einer Vielzahl von Gräben, die sich durch das Body-Gebiet erstrecken und innerhalb der epitaxialen Schicht unterhalb des Body-Gebietes abschießen, wobei jeder Graben obere Bereiche der Seitenwände besitzt, die sich auffächern; Kontaktöffnungen, die sich in das Body-Gebiet zwischen benachbarten Gräben erstrecken, so dass jeder Graben und eine benachbarte Kontaktöffnung einen gemeinsamen oberen Bereich der Seitenwand formen; einer Gate-Elektrode, vertieft in jedem Graben; einem Gate-Dielektrikum, das die Gate-Elektrode von benachbarten Körperregionen isoliert; und einem dielektrischen Gebiet, das sich in jedem Graben über die Gate-Elektrode erstreckt; Source-Gebieten des ersten Leitfähigkeitstyps, die sich in das Body-Gebiet benachbarter gegenüberliegender Seitenwände jedes Grabens erstrecken; einem hochdotiertes Gebiet des zweiten Leitfähigkeitstyps, das sich in dem Body-Gebiet unterhalb jeder Kontaktöffnung erstreckt; und einer Metallschicht, die sich über das dielektrische Gebiet erstreckt, wobei sich die Metallschicht ferner in jede Kontaktöffnung zum Kontaktieren des hochdotierten Gebietes entlang eines Bodens jeder Kontaktöffnung und zum Kontaktieren der Source-Gebiete entlang der oberen Bereiche der Seitenwände der Source-Gebiete erstreckt.
  22. Feldeffekttransistor (FET) nach Anspruch 21, wobei die Gesamtheit jedes Source-Gebietes unterhalb eines entsprechenden gemeinsamen oberen Bereichs der Seitenwände angeordnet ist.
  23. Feldeffekttransistor (FET) nach Anspruch 21 oder 22, wobei jeder der gemeinsamen oberen Bereiche der Seitenwände zusammen mit einer Seitenwand eines entsprechenden Source-Gebietes eine Seitenwand einer Kontaktöffnung formt.
  24. Feldeffekttransistor (FET) nach einem der Ansprüche 21 bis 23, wobei die oberen Bereiche der Seitenwände, die sich auffächern, sich auch direkt über wenigstens einen Bereich der entsprechenden Source-Gebiete erstrecken.
  25. Feldeffekttransistor (FET) nach einem der Ansprüche 21 bis 24, wobei das dielektrische Gebiet wenigstens einen Bereich besitzt, der vollständig innerhalb jedes Grabens enthalten ist, wobei Seitenwände des wenigstens einen Bereichs des dielektrischen Gebietes zusammen mit Seitenwänden von benachbarten Source-Gebieten Seitenwände der Kontaktöffnungen formen.
  26. Feldeffekttransistor (FET) nach einem der Ansprüche 21 bis 25, wobei das dielektrische Gebiet wenigstens einen Bereich besitzt, der: (a) vollständig innerhalb jedes Grabens enthalten ist, und (b) obere Bereiche der gegenüberliegenden Seitenwände der Kontaktöffnungen definiert.
  27. Feldeffekttransistor (FET) nach einem der Ansprüche 21 bis 26, wobei das dielektrische Gebiet einen Bereich besitzt, der: (a) vollständig innerhalb jedes Grabens enthalten ist, und (b) sich direkt über wenigstens einen Bereich eines benachbarten Source-Gebietes erstreckt.
  28. Feldeffekttransistor (FET) nach einem der Ansprüche 21 bis 27, wobei die Gate-Elektrode in jedem Graben unterhalb der oberen Bereiche der Seitenwände, die sich auffächern, vertieft ist.
  29. Feldeffekttransistor (FET) nach einem der Ansprüche 1–10, wobei die Source-Gebiete mit der Vielzahl von Gräben selbstausgerichtet sind.
  30. Feldeffekttransistor (FET) nach einem der Ansprüche 11–20, wobei die Source-Gebiete mit der Vielzahl von Gräben selbstausgerichtet sind.
  31. Feldeffekttransistor (FET) nach einem der Ansprüche 21–28, wobei die Source-Gebiete mit der Vielzahl von Gräben selbstausgerichtet sind.
DE202004021554U 2003-05-20 2004-05-14 Anordnung zum Ausbilden eines Trench-MOSFETs mit Selbstausrichtungsmerkmalen Expired - Lifetime DE202004021554U1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/442,670 US6916745B2 (en) 2003-05-20 2003-05-20 Structure and method for forming a trench MOSFET having self-aligned features
US10/442,670 2003-05-20

Publications (1)

Publication Number Publication Date
DE202004021554U1 true DE202004021554U1 (de) 2008-12-18

Family

ID=33450258

Family Applications (2)

Application Number Title Priority Date Filing Date
DE112004000872.7T Expired - Fee Related DE112004000872B4 (de) 2003-05-20 2004-05-14 Anordnung eines Trench-MOSFETs mit Selbstausrichtungsmerkmalen
DE202004021554U Expired - Lifetime DE202004021554U1 (de) 2003-05-20 2004-05-14 Anordnung zum Ausbilden eines Trench-MOSFETs mit Selbstausrichtungsmerkmalen

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE112004000872.7T Expired - Fee Related DE112004000872B4 (de) 2003-05-20 2004-05-14 Anordnung eines Trench-MOSFETs mit Selbstausrichtungsmerkmalen

Country Status (6)

Country Link
US (6) US6916745B2 (de)
JP (2) JP4981450B2 (de)
KR (2) KR100804864B1 (de)
DE (2) DE112004000872B4 (de)
TW (1) TWI389199B (de)
WO (1) WO2004105090A2 (de)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7608888B1 (en) * 2004-06-10 2009-10-27 Qspeed Semiconductor Inc. Field effect transistor
KR100582374B1 (ko) * 2004-09-08 2006-05-22 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
DE102004057237B4 (de) * 2004-11-26 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau
GT200600031A (es) * 2005-01-28 2006-08-29 Formulacion anticuerpo anti a beta
JP2008536316A (ja) * 2005-04-06 2008-09-04 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタおよびその形成方法
DE112006001516T5 (de) 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
KR100660339B1 (ko) * 2005-12-28 2006-12-22 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
US7544571B2 (en) * 2006-09-20 2009-06-09 Fairchild Semiconductor Corporation Trench gate FET with self-aligned features
JP5096739B2 (ja) 2006-12-28 2012-12-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100866682B1 (ko) * 2007-06-25 2008-11-04 주식회사 동부하이텍 반도체 제조공정에서의 마스크 제작 방법
US8097916B2 (en) 2007-07-23 2012-01-17 Infineon Technologies Austria Ag Method for insulating a semiconducting material in a trench from a substrate
US8067797B2 (en) * 2007-10-17 2011-11-29 International Rectifier Corporation Variable threshold trench IGBT with offset emitter contacts
TW200921912A (en) * 2007-11-05 2009-05-16 Anpec Electronics Corp Power transistor capable of decreasing capacitance between gate and drain
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion
KR100920046B1 (ko) * 2007-12-20 2009-10-07 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR100988776B1 (ko) * 2007-12-27 2010-10-20 주식회사 동부하이텍 리세스드 게이트 트랜지스터의 제조 방법
JP5612268B2 (ja) * 2008-03-28 2014-10-22 株式会社東芝 半導体装置及びｄｃ−ｄｃコンバータ
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
JP2010062477A (ja) * 2008-09-05 2010-03-18 Rohm Co Ltd トレンチ型半導体装置及びその製造方法
JP5476689B2 (ja) * 2008-08-01 2014-04-23 富士電機株式会社 半導体装置の製造方法
KR101052737B1 (ko) * 2008-09-03 2011-07-29 주식회사 동부하이텍 반도체 소자 및 이를 위한 제조 방법
WO2010044135A1 (ja) 2008-10-14 2010-04-22 三菱電機株式会社 パワーデバイス
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
JP5520497B2 (ja) 2009-02-20 2014-06-11 日立コンシューマエレクトロニクス株式会社 バックライトユニット、および、それを用いた液晶表示装置
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8545244B2 (en) * 2009-12-30 2013-10-01 Schlumberger Technology Corporation Connection system and method for subsea cables in severe environments
CN101924110B (zh) * 2010-04-22 2015-04-29 复旦大学 一种体区接触的soi晶体管结构及其制备方法
TWI418015B (zh) * 2010-05-13 2013-12-01 Great Power Semiconductor Corp 具有場效整流元件之功率半導體結構及其製造方法
JP5662865B2 (ja) * 2010-05-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5626356B2 (ja) 2010-05-27 2014-11-19 富士電機株式会社 Ｍｏｓ駆動型半導体装置およびｍｏｓ駆動型半導体装置の製造方法
US8497551B2 (en) 2010-06-02 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact for trench MOSFET
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8728891B2 (en) 2010-09-21 2014-05-20 Infineon Technologies Austria Ag Method for producing contact openings in a semiconductor body and self-aligned contact structures on a semiconductor body
DE102010046213B3 (de) 2010-09-21 2012-02-09 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Strukturelements und Halbleiterbauelement mit einem Strukturelement
US8580667B2 (en) * 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
US20120168819A1 (en) * 2011-01-03 2012-07-05 Fabio Alessio Marino Semiconductor pillar power MOS
JP5627494B2 (ja) 2011-02-09 2014-11-19 株式会社東芝 半導体装置およびその製造方法
WO2012144147A1 (ja) 2011-04-20 2012-10-26 パナソニック株式会社 縦型ゲート半導体装置およびその製造方法
US9401436B2 (en) 2011-05-05 2016-07-26 Qualcomm Incorporated Multiple control transcap variable capacitor
US8466513B2 (en) 2011-06-13 2013-06-18 Semiconductor Components Industries, Llc Semiconductor device with enhanced mobility and method
JP2013004572A (ja) * 2011-06-13 2013-01-07 Mitsubishi Electric Corp 半導体装置の製造方法
EP3151285B1 (de) 2011-09-08 2023-11-22 Tamura Corporation Ga2o3-basiertes halbleiterelement
EP2765610B1 (de) * 2011-09-08 2018-12-26 Tamura Corporation Ga2o3-halbleiterelement
JP5562917B2 (ja) 2011-09-16 2014-07-30 株式会社東芝 半導体装置及びその製造方法
KR101275458B1 (ko) * 2011-12-26 2013-06-17 삼성전기주식회사 반도체 소자 및 그 제조 방법
US8803230B2 (en) 2012-01-16 2014-08-12 Infineon Technologies Austria Ag Semiconductor transistor having trench contacts and method for forming therefor
US9082746B2 (en) 2012-01-16 2015-07-14 Infineon Technologies Austria Ag Method for forming self-aligned trench contacts of semiconductor components and a semiconductor component
US9130060B2 (en) 2012-07-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a vertical power MOS transistor
US8669611B2 (en) 2012-07-11 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
US8778764B2 (en) 2012-07-16 2014-07-15 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure and structure therefor
TWI458097B (zh) * 2012-12-12 2014-10-21 Beyond Innovation Tech Co Ltd 溝渠式閘極金氧半場效電晶體及其製造方法
KR101832334B1 (ko) * 2013-03-05 2018-02-27 매그나칩 반도체 유한회사 반도체소자 및 그 제조방법
JP6170812B2 (ja) 2013-03-19 2017-07-26 株式会社東芝 半導体装置の製造方法
KR101828495B1 (ko) 2013-03-27 2018-02-12 삼성전자주식회사 평탄한 소스 전극을 가진 반도체 소자
KR101934893B1 (ko) 2013-03-27 2019-01-03 삼성전자 주식회사 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법
US9029220B2 (en) 2013-06-18 2015-05-12 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device with self-aligned contact plugs and semiconductor device
US11163572B2 (en) * 2014-02-04 2021-11-02 Micron Technology, Inc. Memory systems and memory control methods
US9230802B2 (en) * 2014-05-20 2016-01-05 Globalfoundries Inc. Transistor(s) with different source/drain channel junction characteristics, and methods of fabrication
US9269779B2 (en) 2014-07-21 2016-02-23 Semiconductor Components Industries, Llc Insulated gate semiconductor device having a shield electrode structure
US9691863B2 (en) * 2015-04-08 2017-06-27 Alpha And Omega Semiconductor Incorporated Self-aligned contact for trench power MOSFET
CN105633168A (zh) * 2015-12-31 2016-06-01 国网智能电网研究院 一种集成肖特基二极管的SiC沟槽型MOSFET器件及其制造方法
JP6472776B2 (ja) 2016-02-01 2019-02-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN107689328A (zh) * 2016-08-03 2018-02-13 世界先进积体电路股份有限公司 半导体装置结构的形成方法
US9905675B1 (en) 2016-12-22 2018-02-27 Infineon Technologies Americas Corp. Gate and field electrode trench formation process
CN109148585B (zh) * 2018-08-14 2021-08-24 上海华虹宏力半导体制造有限公司 沟槽mosfet及其制造方法
CN111987158A (zh) * 2019-05-24 2020-11-24 长鑫存储技术有限公司 沟槽阵列晶体管结构及其制备方法
US11049956B2 (en) 2019-06-17 2021-06-29 Semiconductor Components Industries, Llc Method of forming a semiconductor device
CN112750897A (zh) * 2019-10-29 2021-05-04 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
US11282946B2 (en) 2020-05-29 2022-03-22 Fuji Electric Co., Ltd. Semiconductor device
CN115084247A (zh) * 2022-08-22 2022-09-20 泰科天润半导体科技（北京）有限公司 一种双沟槽型碳化硅mosfet的制造方法

Family Cites Families (279)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3404295A (en) 1964-11-30 1968-10-01 Motorola Inc High frequency and voltage transistor with added region for punch-through protection
US3412297A (en) 1965-12-16 1968-11-19 United Aircraft Corp Mos field-effect transistor with a onemicron vertical channel
US3497777A (en) 1967-06-13 1970-02-24 Stanislas Teszner Multichannel field-effect semi-conductor device
US3564356A (en) 1968-10-24 1971-02-16 Tektronix Inc High voltage integrated circuit transistor
US4003072A (en) 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
US4337474A (en) 1978-08-31 1982-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4698653A (en) 1979-10-09 1987-10-06 Cardwell Jr Walter T Semiconductor devices controlled by depletion regions
US4638344A (en) 1979-10-09 1987-01-20 Cardwell Jr Walter T Junction field-effect transistor controlled by merged depletion regions
US4868624A (en) 1980-05-09 1989-09-19 Regents Of The University Of Minnesota Channel collector transistor
US4300150A (en) 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US4326332A (en) 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4974059A (en) 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
JPS6016420A (ja) 1983-07-08 1985-01-28 Mitsubishi Electric Corp 選択的エピタキシヤル成長方法
US4639761A (en) 1983-12-16 1987-01-27 North American Philips Corporation Combined bipolar-field effect transistor resurf devices
FR2566179B1 (fr) 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
US5262336A (en) 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
US4716126A (en) 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
US5607511A (en) * 1992-02-21 1997-03-04 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US4746630A (en) 1986-09-17 1988-05-24 Hewlett-Packard Company Method for producing recessed field oxide with improved sidewall characteristics
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JP2577330B2 (ja) 1986-12-11 1997-01-29 新技術事業団 両面ゲ−ト静電誘導サイリスタの製造方法
JPS63181330A (ja) * 1987-01-23 1988-07-26 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5105243A (en) 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US4821095A (en) 1987-03-12 1989-04-11 General Electric Company Insulated gate semiconductor device with extra short grid and method of fabrication
US4823176A (en) 1987-04-03 1989-04-18 General Electric Company Vertical double diffused metal oxide semiconductor (VDMOS) device including high voltage junction exhibiting increased safe operating area
US4801986A (en) 1987-04-03 1989-01-31 General Electric Company Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method
US4833516A (en) * 1987-08-03 1989-05-23 International Business Machines Corporation High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor
US5164325A (en) 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US4914058A (en) 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US5283201A (en) 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
KR0173111B1 (ko) 1988-06-02 1999-02-01 야마무라 가쯔미 트렌치 게이트 mos fet
JPH0216763A (ja) 1988-07-05 1990-01-19 Toshiba Corp 半導体装置の製造方法
US4853345A (en) 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US5268311A (en) 1988-09-01 1993-12-07 International Business Machines Corporation Method for forming a thin dielectric layer on a substrate
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US4992390A (en) 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
JP2623850B2 (ja) 1989-08-25 1997-06-25 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔ
DE69034136T2 (de) 1989-08-31 2005-01-20 Denso Corp., Kariya Bipolarer transistor mit isolierter steuerelektrode
US5248894A (en) 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
JP2893835B2 (ja) * 1990-04-06 1999-05-24 日産自動車株式会社 半導体装置の製造方法
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5079608A (en) 1990-11-06 1992-01-07 Harris Corporation Power MOSFET transistor circuit with active clamp
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5164802A (en) 1991-03-20 1992-11-17 Harris Corporation Power vdmosfet with schottky on lightly doped drain of lateral driver fet
US5219793A (en) 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
KR940006702B1 (ko) 1991-06-14 1994-07-25 금성일렉트론 주식회사 모스패트의 제조방법
US5298761A (en) * 1991-06-17 1994-03-29 Nikon Corporation Method and apparatus for exposure process
EP0550770B1 (de) * 1991-07-26 1997-11-12 Denso Corporation Verfahren zur herstellung vertikaler mosfets
JP2570022B2 (ja) 1991-09-20 1997-01-08 株式会社日立製作所 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH05304297A (ja) 1992-01-29 1993-11-16 Nec Corp 電力用半導体装置およびその製造方法
JP3103655B2 (ja) 1992-02-07 2000-10-30 新電元工業株式会社 半導体装置
US5315142A (en) 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
JP2904635B2 (ja) 1992-03-30 1999-06-14 株式会社東芝 半導体装置およびその製造方法
US5554862A (en) 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
JPH06196723A (ja) 1992-04-28 1994-07-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5640034A (en) 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5558313A (en) 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5294824A (en) 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
GB9216599D0 (en) 1992-08-05 1992-09-16 Philips Electronics Uk Ltd A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device
US5300447A (en) 1992-09-29 1994-04-05 Texas Instruments Incorporated Method of manufacturing a minimum scaled transistor
JPH06163907A (ja) 1992-11-20 1994-06-10 Hitachi Ltd 電圧駆動型半導体装置
US5275965A (en) 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
US5326711A (en) 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
DE4300806C1 (de) 1993-01-14 1993-12-23 Siemens Ag Verfahren zur Herstellung von vertikalen MOS-Transistoren
US5418376A (en) 1993-03-02 1995-05-23 Toyo Denki Seizo Kabushiki Kaisha Static induction semiconductor device with a distributed main electrode structure and static induction semiconductor device with a static induction main electrode shorted structure
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US5365102A (en) 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
BE1007283A3 (nl) 1993-07-12 1995-05-09 Philips Electronics Nv Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen.
JPH07122749A (ja) 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
US5429977A (en) 1994-03-11 1995-07-04 Industrial Technology Research Institute Method for forming a vertical transistor with a stacked capacitor DRAM cell
US5434435A (en) 1994-05-04 1995-07-18 North Carolina State University Trench gate lateral MOSFET
DE4417150C2 (de) 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
US5405794A (en) 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5424231A (en) 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
DE69525003T2 (de) 1994-08-15 2003-10-09 Siliconix Inc Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5581100A (en) 1994-08-30 1996-12-03 International Rectifier Corporation Trench depletion MOSFET
US5583065A (en) 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5597765A (en) 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
JPH08204179A (ja) 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
US5670803A (en) 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
JP3325736B2 (ja) 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
DE69602114T2 (de) 1995-02-10 1999-08-19 Siliconix Inc Graben-Feldeffekttransistor mit PN-Verarmungsschicht-Barriere
JP3291957B2 (ja) 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
US5595927A (en) 1995-03-17 1997-01-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for making self-aligned source/drain mask ROM memory cell using trench etched channel
US5592005A (en) 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
JPH08306914A (ja) 1995-04-27 1996-11-22 Nippondenso Co Ltd 半導体装置およびその製造方法
US5567634A (en) 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US5648670A (en) 1995-06-07 1997-07-15 Sgs-Thomson Microelectronics, Inc. Trench MOS-gated device with a minimum number of masks
US5629543A (en) 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
US5689128A (en) 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
DE19636302C2 (de) 1995-09-06 1998-08-20 Denso Corp Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung
US5705409A (en) * 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
US5879971A (en) 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
US5949124A (en) 1995-10-31 1999-09-07 Motorola, Inc. Edge termination structure
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
KR0159075B1 (ko) 1995-11-11 1998-12-01 김광호 트렌치 dmos장치 및 그의 제조방법
US5780343A (en) 1995-12-20 1998-07-14 National Semiconductor Corporation Method of producing high quality silicon surface for selective epitaxial growth of silicon
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US6097063A (en) 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
EP0879481B1 (de) * 1996-02-05 2002-05-02 Infineon Technologies AG Durch feldeffekt steuerbares halbleiterbauelement
US6084268A (en) 1996-03-05 2000-07-04 Semiconductor Components Industries, Llc Power MOSFET device having low on-resistance and method
DE19611045C1 (de) 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US5770878A (en) 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JP3366808B2 (ja) * 1996-07-18 2003-01-14 株式会社日立製作所 電子財布
EP0948818B1 (de) 1996-07-19 2009-01-07 SILICONIX Incorporated Hochdichte-graben-dmos-transistor mit grabenbodemimplantierung
US5808340A (en) 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
JP2891205B2 (ja) * 1996-10-21 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
US5972741A (en) 1996-10-31 1999-10-26 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
KR100233832B1 (ko) 1996-12-14 1999-12-01 정선종 반도체 소자의 트랜지스터 및 그 제조방법
US6011298A (en) * 1996-12-31 2000-01-04 Stmicroelectronics, Inc. High voltage termination with buried field-shaping region
JPH10256550A (ja) 1997-01-09 1998-09-25 Toshiba Corp 半導体装置
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US6434435B1 (en) 1997-02-21 2002-08-13 Baker Hughes Incorporated Application of adaptive object-oriented optimization software to an automatic optimization oilfield hydrocarbon production management system
US5877528A (en) 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
KR100225409B1 (ko) * 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
US6163052A (en) 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
US5879994A (en) * 1997-04-15 1999-03-09 National Semiconductor Corporation Self-aligned method of fabricating terrace gate DMOS transistor
JPH113936A (ja) 1997-06-13 1999-01-06 Nec Corp 半導体装置の製造方法
JP3618517B2 (ja) 1997-06-18 2005-02-09 三菱電機株式会社 半導体装置およびその製造方法
US6037628A (en) 1997-06-30 2000-03-14 Intersil Corporation Semiconductor structures with trench contacts
US6096608A (en) 1997-06-30 2000-08-01 Siliconix Incorporated Bidirectional trench gated power mosfet with submerged body bus extending underneath gate trench
US6110799A (en) 1997-06-30 2000-08-29 Intersil Corporation Trench contact process
JP3976374B2 (ja) * 1997-07-11 2007-09-19 三菱電機株式会社 トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法
DE19731495C2 (de) 1997-07-22 1999-05-20 Siemens Ag Durch Feldeffekt steuerbarer Bipolartransistor und Verfahren zu seiner Herstellung
JP3342412B2 (ja) 1997-08-08 2002-11-11 三洋電機株式会社 半導体装置およびその製造方法
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
DE19740195C2 (de) * 1997-09-12 1999-12-02 Siemens Ag Halbleiterbauelement mit Metall-Halbleiterübergang mit niedrigem Sperrstrom
DE19743342C2 (de) * 1997-09-30 2002-02-28 Infineon Technologies Ag Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung
US6376348B1 (en) * 1997-09-30 2002-04-23 Siemens Aktiengesellschaft Reliable polycide gate stack with reduced sheet resistance and thickness
US5776813A (en) 1997-10-06 1998-07-07 Industrial Technology Research Institute Process to manufacture a vertical gate-enhanced bipolar transistor
KR100249505B1 (ko) 1997-10-28 2000-03-15 정선종 수평형 이중 확산 전력 소자의 제조 방법
US6337499B1 (en) * 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US5943581A (en) 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US6005271A (en) 1997-11-05 1999-12-21 Magepower Semiconductor Corp. Semiconductor cell array with high packing density
GB9723468D0 (en) * 1997-11-07 1998-01-07 Zetex Plc Method of semiconductor device fabrication
US6081009A (en) 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
JPH11204782A (ja) * 1998-01-08 1999-07-30 Toshiba Corp 半導体装置およびその製造方法
EP1050908B1 (de) * 1998-01-22 2016-01-20 Mitsubishi Denki Kabushiki Kaisha Bipolare halbleiteranordnung mit isolierter gateelektrode
US5949104A (en) * 1998-02-07 1999-09-07 Xemod, Inc. Source connection structure for lateral RF MOS devices
US5900663A (en) * 1998-02-07 1999-05-04 Xemod, Inc. Quasi-mesh gate structure for lateral RF MOS devices
GB9826291D0 (en) 1998-12-02 1999-01-20 Koninkl Philips Electronics Nv Field-effect semi-conductor devices
US6223233B1 (en) * 1998-02-24 2001-04-24 Xircom Wallet for personal information device
DE19808348C1 (de) 1998-02-27 1999-06-24 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5897343A (en) * 1998-03-30 1999-04-27 Motorola, Inc. Method of making a power switching trench MOSFET having aligned source regions
EP0996981A1 (de) * 1998-04-08 2000-05-03 Siemens Aktiengesellschaft Hochvolt-randabschluss für planarstrukturen
US5945724A (en) * 1998-04-09 1999-08-31 Micron Technology, Inc. Trench isolation region for semiconductor device
US6137152A (en) 1998-04-22 2000-10-24 Texas Instruments - Acer Incorporated Planarized deep-shallow trench isolation for CMOS/bipolar devices
US6303969B1 (en) 1998-05-01 2001-10-16 Allen Tan Schottky diode with dielectric trench
US6063678A (en) * 1998-05-04 2000-05-16 Xemod, Inc. Fabrication of lateral RF MOS devices with enhanced RF properties
US6048772A (en) * 1998-05-04 2000-04-11 Xemod, Inc. Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection
DE19820223C1 (de) * 1998-05-06 1999-11-04 Siemens Ag Verfahren zum Herstellen einer Epitaxieschicht mit lateral veränderlicher Dotierung
US6104054A (en) 1998-05-13 2000-08-15 Texas Instruments Incorporated Space-efficient layout method to reduce the effect of substrate capacitance in dielectrically isolated process technologies
US6015727A (en) * 1998-06-08 2000-01-18 Wanlass; Frank M. Damascene formation of borderless contact MOS transistors
US6064088A (en) * 1998-06-15 2000-05-16 Xemod, Inc. RF power MOSFET device with extended linear region of transconductance characteristic at low drain current
DE19828191C1 (de) 1998-06-24 1999-07-29 Siemens Ag Lateral-Hochspannungstransistor
KR100372103B1 (ko) 1998-06-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의소자분리방법
US6156611A (en) 1998-07-20 2000-12-05 Motorola, Inc. Method of fabricating vertical FET with sidewall gate electrode
KR100363530B1 (ko) 1998-07-23 2002-12-05 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP3988262B2 (ja) 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
JP4253374B2 (ja) 1998-07-24 2009-04-08 千住金属工業株式会社 プリント基板のはんだ付け方法および噴流はんだ槽
DE19841754A1 (de) 1998-09-11 2000-03-30 Siemens Ag Schalttransistor mit reduzierten Schaltverlusten
JP3382163B2 (ja) 1998-10-07 2003-03-04 株式会社東芝 電力用半導体装置
US7462910B1 (en) 1998-10-14 2008-12-09 International Rectifier Corporation P-channel trench MOSFET structure
DE19848828C2 (de) * 1998-10-22 2001-09-13 Infineon Technologies Ag Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
US6545316B1 (en) 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP3951522B2 (ja) 1998-11-11 2007-08-01 富士電機デバイステクノロジー株式会社 超接合半導体素子
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP3799888B2 (ja) 1998-11-12 2006-07-19 富士電機デバイステクノロジー株式会社 超接合半導体素子およびその製造方法
JP2000156978A (ja) 1998-11-17 2000-06-06 Fuji Electric Co Ltd ソフトスイッチング回路
US6156606A (en) 1998-11-17 2000-12-05 Siemens Aktiengesellschaft Method of forming a trench capacitor using a rutile dielectric material
US6084264A (en) 1998-11-25 2000-07-04 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics
DE19854915C2 (de) * 1998-11-27 2002-09-05 Infineon Technologies Ag MOS-Feldeffekttransistor mit Hilfselektrode
GB9826041D0 (en) 1998-11-28 1999-01-20 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
US6452230B1 (en) 1998-12-23 2002-09-17 International Rectifier Corporation High voltage mosgated device with trenches to reduce on-resistance
JP3743189B2 (ja) * 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6204097B1 (en) * 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
JP3751463B2 (ja) 1999-03-23 2006-03-01 株式会社東芝 高耐圧半導体素子
DE19913375B4 (de) 1999-03-24 2009-03-26 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur
JP3417336B2 (ja) 1999-03-25 2003-06-16 関西日本電気株式会社 絶縁ゲート型半導体装置およびその製造方法
US6188105B1 (en) * 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
TW425701B (en) * 1999-04-27 2001-03-11 Taiwan Semiconductor Mfg Manufacturing method of stack-type capacitor
US6229465B1 (en) 1999-04-30 2001-05-08 International Business Machines Corporation Built in self test method and structure for analog to digital converter
AU4702600A (en) 1999-05-06 2000-11-21 Cp Clare Corporation High voltage mosfet structures
AU4820100A (en) 1999-05-06 2000-11-21 Cp Clare Corporation Mosfet with field reducing trenches in body region
US6313482B1 (en) 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
US6198127B1 (en) 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6433385B1 (en) 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
US6291298B1 (en) 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US6191447B1 (en) * 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
DE69938541D1 (de) * 1999-06-03 2008-05-29 St Microelectronics Srl Leistungshalbleiteranordnung mit einer Randabschlussstruktur mit einem Spannungsteiler
KR100829052B1 (ko) 1999-06-03 2008-05-19 제네럴 세미컨덕터, 인코포레이티드 전력 ｍｏｓｆｅｔ, 이를 형성하는 방법, 및 이 방법에의해 형성되는 다른 전력 ｍｏｓｆｅｔ
JP3851744B2 (ja) 1999-06-28 2006-11-29 株式会社東芝 半導体装置の製造方法
US6274905B1 (en) 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
GB9916370D0 (en) 1999-07-14 1999-09-15 Koninkl Philips Electronics Nv Manufacture of semiconductor devices and material
GB9916520D0 (en) 1999-07-15 1999-09-15 Koninkl Philips Electronics Nv Manufacture of semiconductor devices and material
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP3971062B2 (ja) * 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
TW411553B (en) 1999-08-04 2000-11-11 Mosel Vitelic Inc Method for forming curved oxide on bottom of trench
JP4774580B2 (ja) 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
US6077733A (en) * 1999-09-03 2000-06-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing self-aligned T-shaped gate through dual damascene
US6239348B1 (en) 1999-09-10 2001-05-29 Randall B. Metcalf Sound system and method for creating a sound event based on a modeled sound field
US20030060013A1 (en) * 1999-09-24 2003-03-27 Bruce D. Marchant Method of manufacturing trench field effect transistors with trenched heavy body
US6228727B1 (en) * 1999-09-27 2001-05-08 Chartered Semiconductor Manufacturing, Ltd. Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
GB9922764D0 (en) * 1999-09-28 1999-11-24 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
JP3507732B2 (ja) 1999-09-30 2004-03-15 株式会社東芝 半導体装置
US6222233B1 (en) * 1999-10-04 2001-04-24 Xemod, Inc. Lateral RF MOS device with improved drain structure
US6271552B1 (en) 1999-10-04 2001-08-07 Xemod, Inc Lateral RF MOS device with improved breakdown voltage
US6103619A (en) * 1999-10-08 2000-08-15 United Microelectronics Corp. Method of forming a dual damascene structure on a semiconductor wafer
JP4450122B2 (ja) 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
GB9929613D0 (en) 1999-12-15 2000-02-09 Koninkl Philips Electronics Nv Manufacture of semiconductor material and devices using that material
US6285060B1 (en) 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
US6346469B1 (en) * 2000-01-03 2002-02-12 Motorola, Inc. Semiconductor device and a process for forming the semiconductor device
GB0002235D0 (en) 2000-02-02 2000-03-22 Koninkl Philips Electronics Nv Trenched schottky rectifiers
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
US6376878B1 (en) * 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
GB0003184D0 (en) 2000-02-12 2000-04-05 Koninkl Philips Electronics Nv A semiconductor device and a method of fabricating material for a semiconductor device
GB0003185D0 (en) 2000-02-12 2000-04-05 Koninkl Philips Electronics Nv An insulated gate field effect device
US6271100B1 (en) 2000-02-24 2001-08-07 International Business Machines Corporation Chemically enhanced anneal for removing trench stress resulting in improved bipolar yield
JP2001244461A (ja) 2000-02-28 2001-09-07 Toyota Central Res & Dev Lab Inc 縦型半導体装置
JP3636345B2 (ja) 2000-03-17 2005-04-06 富士電機デバイステクノロジー株式会社 半導体素子および半導体素子の製造方法
TW439176B (en) * 2000-03-17 2001-06-07 United Microelectronics Corp Manufacturing method of capacitors
CN1428007A (zh) 2000-03-17 2003-07-02 通用半导体公司 具有双栅极结构的沟槽型双扩散金属氧化物半导体晶体管
GB0006957D0 (en) 2000-03-23 2000-05-10 Koninkl Philips Electronics Nv A semiconductor device
JP4534303B2 (ja) 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
JP4240752B2 (ja) 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
US6509240B2 (en) 2000-05-15 2003-01-21 International Rectifier Corporation Angle implant process for cellular deep trench sidewall doping
US6385462B1 (en) * 2000-05-26 2002-05-07 Motorola, Inc. Method and system for criterion based adaptive power allocation in a communication system with selective determination of modulation and coding
DE10026924A1 (de) 2000-05-30 2001-12-20 Infineon Technologies Ag Kompensationsbauelement
US6627949B2 (en) * 2000-06-02 2003-09-30 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6479352B2 (en) * 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance
US6635534B2 (en) 2000-06-05 2003-10-21 Fairchild Semiconductor Corporation Method of manufacturing a trench MOSFET using selective growth epitaxy
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
JP4984345B2 (ja) 2000-06-21 2012-07-25 富士電機株式会社 半導体装置
US6555895B1 (en) 2000-07-17 2003-04-29 General Semiconductor, Inc. Devices and methods for addressing optical edge effects in connection with etched trenches
US6921939B2 (en) 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
US6445035B1 (en) * 2000-07-24 2002-09-03 Fairchild Semiconductor Corporation Power MOS device with buried gate and groove
US6472708B1 (en) 2000-08-31 2002-10-29 General Semiconductor, Inc. Trench MOSFET with structure having low gate charge
EP1205980A1 (de) 2000-11-07 2002-05-15 Infineon Technologies AG Verfahren zur Herstellung eines Feldeffekttransistors in einem Halbleiter-Substrat
US6362112B1 (en) * 2000-11-08 2002-03-26 Fabtech, Inc. Single step etched moat
US6608350B2 (en) 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6583047B2 (en) 2000-12-26 2003-06-24 Honeywell International, Inc. Method for eliminating reaction between photoresist and OSG
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100393201B1 (ko) 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
US6892098B2 (en) 2001-04-26 2005-05-10 Biocontrol Medical Ltd. Nerve stimulation for treating spasticity, tremor, muscle weakness, and other motor disorders
EP1393362B1 (de) * 2001-04-28 2011-12-14 Nxp B.V. Verfahren zur Herstellung einer Halbleiteranordnung mit Graben-Gate
JP4608133B2 (ja) * 2001-06-08 2011-01-05 ルネサスエレクトロニクス株式会社 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US6762127B2 (en) * 2001-08-23 2004-07-13 Yves Pierre Boiteux Etch process for dielectric materials comprising oxidized organo silane materials
US6444574B1 (en) * 2001-09-06 2002-09-03 Powerchip Semiconductor Corp. Method for forming stepped contact hole for semiconductor devices
US6465304B1 (en) 2001-10-04 2002-10-15 General Semiconductor, Inc. Method for fabricating a power semiconductor device having a floating island voltage sustaining layer
US6822288B2 (en) * 2001-11-20 2004-11-23 General Semiconductor, Inc. Trench MOSFET device with polycrystalline silicon source contact structure
ITVA20020005A1 (it) * 2002-01-25 2003-07-25 St Microelectronics Srl Flusso di processo per la realizzazione di un transitore mos di potenza a trench di gate con canale di dimensioni scalate
US7161208B2 (en) * 2002-05-14 2007-01-09 International Rectifier Corporation Trench mosfet with field relief feature
TW573344B (en) * 2002-05-24 2004-01-21 Nanya Technology Corp Separated gate flash memory and its manufacturing method
US7557395B2 (en) * 2002-09-30 2009-07-07 International Rectifier Corporation Trench MOSFET technology for DC-DC converter applications
US6809005B2 (en) 2003-03-12 2004-10-26 Infineon Technologies Ag Method to fill deep trench structures with void-free polysilicon or silicon
JP2008536316A (ja) 2005-04-06 2008-09-04 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタおよびその形成方法

Also Published As

Publication number Publication date
US7595524B2 (en) 2009-09-29
KR20060036385A (ko) 2006-04-28
US7799636B2 (en) 2010-09-21
JP2011223028A (ja) 2011-11-04
US20080164519A1 (en) 2008-07-10
JP4981450B2 (ja) 2012-07-18
DE112004000872B4 (de) 2016-07-07
US8716783B2 (en) 2014-05-06
WO2004105090A3 (en) 2005-11-17
JP2007500454A (ja) 2007-01-11
US20110003449A1 (en) 2011-01-06
KR20070034643A (ko) 2007-03-28
US20040232481A1 (en) 2004-11-25
DE112004000872T5 (de) 2007-09-06
KR100804865B1 (ko) 2008-02-20
WO2004105090A2 (en) 2004-12-02
US20050191794A1 (en) 2005-09-01
US7344943B2 (en) 2008-03-18
TW200428523A (en) 2004-12-16
KR100804864B1 (ko) 2008-02-20
US20120119291A1 (en) 2012-05-17
US20100015769A1 (en) 2010-01-21
US8034682B2 (en) 2011-10-11
US6916745B2 (en) 2005-07-12
TWI389199B (zh) 2013-03-11

Similar Documents

Publication Publication Date Title
DE112004000872B4 (de) Anordnung eines Trench-MOSFETs mit Selbstausrichtungsmerkmalen
DE10196441B4 (de) Verfahren zur Herstellung eines MOSFET
DE112006000832B4 (de) Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE4212829C2 (de) Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren
DE102005038998B4 (de) Metalloxidhalbleiter-Bauelement mit verbesserter Abschirmstruktur und Verfahren zur Herstellung
DE4011276C2 (de) Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung
DE102005008495B4 (de) Verfahren zur Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich, Verfahren zur Herstellung eines Halbleiter-Chips, umfassend dieses und entsprechender Halbleiter-Chip
DE10350684B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
DE69729963T2 (de) Halbleiterbauelement mit isoliertem gatter und verfahren zu deren herstellung
DE112006001516T5 (de) Feldeffekttransistor mit Ladungsgleichgewicht
DE112006003705T5 (de) Selbstjustierende Graben-MOSFET-Struktur und Herstellungsverfahren
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102018116869A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102004041622A1 (de) Halbleiterbauteil
DE102010042971A1 (de) Transistorbauelement mit einer Feldelektrode
DE102011084419A1 (de) Vollständig isoliertes Bauelement mit selbstjustiertem Körpergebiet
DE10131705A1 (de) Verfahren zur Herstellung eines DMOS-Transistors
DE102006049043B4 (de) Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10131706A1 (de) Verfahren zur Herstellung eines DMOS-Transistors
DE102004057235B4 (de) Vertikaler Trenchtransistor und Verfahren zu dessen Herstellung
DE19912208A1 (de) Feldeffekthalbleiterbauelement
DE19750221B4 (de) Verfahren zu Herstellung eines Halbleiterbauteils mit MOS-Gatesteuerung
DE10131707A1 (de) Verfahren zur Herstellung eines DMOS-Transistors
DE10224003A1 (de) Halbleitervorrichtung und Verfahren für ihre Herstellung

Legal Events

Date Code Title Description
R207 Utility model specification

Effective date: 20090122

R150 Utility model maintained after payment of first maintenance fee after three years

Effective date: 20081218

R151 Utility model maintained after payment of second maintenance fee after six years

Effective date: 20100615

R152 Utility model maintained after payment of third maintenance fee after eight years
R152 Utility model maintained after payment of third maintenance fee after eight years

Effective date: 20120615

R071 Expiry of right