DE2058641A1 - Datenspeichersystem - Google Patents

Datenspeichersystem

Info

Publication number
DE2058641A1
DE2058641A1 DE19702058641 DE2058641A DE2058641A1 DE 2058641 A1 DE2058641 A1 DE 2058641A1 DE 19702058641 DE19702058641 DE 19702058641 DE 2058641 A DE2058641 A DE 2058641A DE 2058641 A1 DE2058641 A1 DE 2058641A1
Authority
DE
Germany
Prior art keywords
unusable
memory
storage
elements
additional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19702058641
Other languages
English (en)
Other versions
DE2058641B2 (de
Inventor
Wolfgang Dr-Ing Hilberg
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Licentia Patent Verwaltungs GmbH
Original Assignee
Licentia Patent Verwaltungs GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE19691931524 external-priority patent/DE1931524C/de
Priority to DE19691931524 priority Critical patent/DE1931524C/de
Priority to DE1963895A priority patent/DE1963895C3/de
Priority to DE19702007050 priority patent/DE2007050C/de
Priority to DE2007787A priority patent/DE2007787B2/de
Priority to DE2008663A priority patent/DE2008663C3/de
Priority to GB2939270A priority patent/GB1307418A/en
Priority to FR7022748A priority patent/FR2054586A1/fr
Priority to US48300A priority patent/US3693159A/en
Priority to DE19702053260 priority patent/DE2053260A1/de
Priority to DE19702058641 priority patent/DE2058641B2/de
Priority to DE19702058698 priority patent/DE2058698A1/de
Application filed by Licentia Patent Verwaltungs GmbH filed Critical Licentia Patent Verwaltungs GmbH
Priority to IT3009671A priority patent/IT969043B/it
Priority to FR7138955A priority patent/FR2111957A6/fr
Priority to US00193949A priority patent/US3772652A/en
Priority to GB5071771A priority patent/GB1361009A/en
Publication of DE2058641A1 publication Critical patent/DE2058641A1/de
Publication of DE2058641B2 publication Critical patent/DE2058641B2/de
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Description

LICENTIA
Patent-Verwaltungs-GmbH
6000 Frankfurt (Main) 70, Theodor-Stern-Kai 1
Ulm (Donau), 26, November 19*70
PT-UL/Rl/mj
UL 70/206
"Datenspeichersystem"
Die Erfindung "betrifft ein Datenspeichersystem,· bei dem eine sehr große Anzahl von gleichen Speicherelementen zu einem Speicher derart zusammengefaßt ist, daß Wörter mit jeweils vorgegebener Bitzahl gespeichert werden, wobei aufgrund des Herstellungsprozesses der Speicherelemente ein Teil derselben unbrauchbar ist, bei dem für jedes Wort über die vorgegebene Bitzahl hinaus zusätzliche Speicherelemente vorgesehen sind, deren Anzahl entsprechend der Anzahl der für das Wort zu erwartenden unbrauchbaren Speicherelemente gewählt ist,bei dem Maßnahmen getroffen sind, unbrauchbare Speicherelemente von der Benutzung auszuschließen.
Gemäß einem älteren Vorschlag (Patentanmeldung P 19 31 524.3) ist vorgesehen, bei dem eingangs erwähnten Datenspeichersystem beim Einschreiben eines Worts in den Speicher die-
— 2 — 209823/0924
2 - UL
jenigen Bits, die mittels eines unbrauchbaren Speicherelements gespeichert werden sollen, auf das nächstfolgende brauchbare Speicherelement zu verschieben.
Es war Aufgabe der Erfindung, einen anderen Weg anzugeben, durch den die unbrauchbaren Speicherelemente von der Benutzung ausgeschlossen werden.
Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
Die Erfindung wird im folgenden in Ausführungsbeispielen anhand der Zeichnungen erläutert. E3 zeigen Figur 1 ein Übersichtsschaltbild einer erfindungsgemäßen Anordnung, Figur 2 eine Detailschaltung aus Figur 1, die dann brauchbar ist, wenn für jedes Speicherwort ein einziges zusätzliches Speicherelement vorgesehen ist, Figur 3 eine weitere Detailschaltung, Figur 4- eine Detailschaltung, die dann brauchbar ist, wenn für jedes Speicherwort drei zusätzliche Speicherelemente vorgesehen sind, Figur 5 eine Detailschaltung aus Figur 4f Figur 6 zeigt eine weitere erfindungsgemäße Anordnung.
— 3 —
209823/0924
ORIGINAL INSPECTED
• "205864
- -3 - OL 70/206
Figur 1 zeigt einen Speicher Sp, der N Worte mit je sieben Bit Länge speichern kann, Zur Vereinfachung der Zeichnung sind hiervon jedoch nur zwei Worte zeichnerisch dargestellt, es handelt sich hierbei -um die Speicherelemente E11 - El? und E2i - E2?. Sie einzelnen Worte sind durch eine Decodier- und Ansteuerschaltung D ansteuerbar, zum Auslesen sind die Ausgänge der Speicherelemente ΕΉ, E21, ..,, E Ni miteinander -verbunden, in gleicher Weise die Ausgänge der Speicherelemente El2, E22 .,„. Έ Έ2 usw. Im geschilderten Beispiel hat jedes Speicherelement zwei Ausgänge, die gemeinsamen Ausgangsleitungen der jeweils in einer Spalte angeordneten Speicherelemente sind mit al, ä°T, a2, a2~ usw, bezeichnet. 3?ür jedes Wort des Speichers sind Reservespeicherelemente vorgesehen, &emäß einer ersten Ausführungsform der Erfindung ist es zulässig, daß in jedem Speicherwort ein Speicherelement unbrauchbar ist, dann ist für jedes Wort jeweils ein zusätzliches Speicherelement vorgesehen, das in der "Figur 1 mit ZEiI bzw» ZE21 bezeichnet ist. Figur i zeigt außerdem weitere zusätzliche Speicherelemente ZE12, ZE13 "and ZE22, ZE23. Diese zusätzlichen Speicherelemente sind dann vorzusehen, wenn es zulässig sein soll, daß in jedem Speicherwort drei unbrauchbare Speicherelemente vorkommen.
209823/0924
ORIGINAL INSPECTED
4 - UL 70/206 ,
Die Ausgangsleitungen al, aT usw. führen zu einer Schalteinrichtung S, ebenfalls führen die Ausgangsleitungen der jeweils spaltenweise ausgangsseitig miteinander verbundenen zusätzlichen Speicherelemente zur Schalteinrichtung. Die Ausgangsleitungen b1 - b7 der Schalteinrichtung führen zu sieben Registerzellen RI - R? eines Einspeicher-- und Ausspeicherregisters R.
Im folgenden wird ein Ausführungsbeispiel der Erfindung erläutert, bei dem es zulässig ist, daß in jedem Speicherwort maximal eine unbrauchbare Speicherzelle vorliegt. In diesem Falle sind also die in Figur 1 dargestellten zusätzlichen Speicherelemente ZEI2, ZE13, ZE22, ZE23 usw. nicht erforderlich« Der Speicher ist so ausgebildet, dnß beim Auslesen feststellbar ist, ob die ausgelesene Information von einem zuverlässigen Speicherelement stammt, oder ob das Speicherelement unbrauchbar ist. Diese Untorecheidung kann z. B. auf die folgenden verschiedenen Weisen
Es ist möglich, daß die einer gespeicherten 0 entsprechende Information beim Auslesen auf der einen Ausleseleitung (z. B. al) ein der logischen 0 entsprechendes Potential und auf der anderen Ausleseleitung (aT) ein der logischen
209823/0924
entsprechendes Potential hervorruft! beim Auslesen einer gespeicherten i sind die oben geschilderten, auf den Leseleitungen erscheinenden Potentiale umgekehrt. Ein unbrauch-. bares Speicherelement macht sich dadurch bemerkbar, daß auf den beiden Ausleseleitungen ein von den oben genannten, Werten abweichendes Potential, z. B. ein der logischen 1 entsprechendes Potential auf beiden Ausleseleitungen, erscheint. Die soeben geschilderte Möglichkeit wird bei der weiteren Erläuterung der Erfindung zugrunde gelegt.
Weitere Möglichkeiten zur Feststellung, ob ein fehlerhaftes Speicherelement vorliegt, wären z, B., die Speichorelemente so zu verändern., daß auf einer einzigen Leitung ein von O und 1 verschiedenes Potential erscheint (in diesem Falle wäre nur eine einzige Ausleseleitung erforderlich) oder aber, daß das Speicherelement auf einer zusätzlichen Leitung dann ein bestimmtes Signal abgabt, wenn das Speicherelement fehlerhaft ist.
Die Schalteinrichtung S ist nun erfindungsgemäß so ausgebildet, daß sie beim Auslesen anhand der an den Ausleseleitungen erscheinenden Signale erkennt, ob und welches Speicherelement dos gerade ausgelesenen Wortes fehlerhaft
20982 3/0924 BAD
ist, und daß sie anstelle der diesem fehlerhaften Element zugeordneten Information die in dem zusätzlichen Speicherelement ZE11 (falls das Wort E11 - EI7 ausgelesen wurde) gespeicherte Information dem Ausleseregister E zuführt, d. h. also, daß z. B. dann, wenn "beim Auslesen des ersten Wortes sich das Speicherelement E13 ale fehlerhaft erweist, die Informationen der Speicherelemente E11, E12 direkt zu den Registerzellen R1, R2 durchgeschaltet werden, und die Information der Speicherelemente E14- - El7 direkt zu den Registerzellen RM- - R7 durchgeschaltet werden, und daß die im zusätzlichen Speicherelement ZE11 enthaltene Information zur Registerzelle R3 durchgeschaltet wird.
Das zeitlich vorherliegende Einspeichern eines Wortes in den Speicher erfolgt in analoger Weise so, daß dann, wenn wieder angenommen wird, daß das Speicherelement EI3 unhrauch-"bar ist, die Einspeicherung der in den Registorzellen R1, R2 und RM- - R? enthaltenen Information unmittelbar in die diesen Speicherzellen zugeordneten Speichör#öXM»te E11, E12 und E14- - EI7 erfolgt, und daß die in der Registerzolle R3 enthaltene Information dem zusätzlichen Speicherelement ZE11 zugeführt wird.
209823/0924 BJKD 0RIGlNAL
Um das Einspeichern fehlerfrei vornehmen zu können, ist es in diesem Falle erforderlich, daß vor oder noch während des Einspeicherns die Schalteinrichtung erkennt, welches der Speicherelemente unbrauchbar ist.
Figur 2 zeigt eine Anordnung, die es gestattet, unter der Annahme, daß höchtiens ein unbrauchbares Speicherelement je "Wort vorliegt, das Auslesen einer gespeicherten Information in der oben geschilderten Weise vorzunehmen. Die Anordnung in Figur 2 enthält eine erste Gruppe von UND-Gattern UT - U7, eine zweite Gruppe von UlTD-Gattorn UV - U71, eine dritte Gruppe von UND-Gattern U1 "- U71 ', eine Gruppe von ODER-Gattern 01 - 07, ferner ein ODER-Gatter OR mit siehen Eingängen und ein weiteres UND-Gatter UR. Die beiden Eingänge des UND-Gatters U1 sind mit den beiden Ausgangsleitungen al und aT der ersten Spalte des Speichers ■verbunden» In analoger Weise sind die Eingänge der anderen UND-Gatter der ersten Gruppe an den Speicher angeschaltet. Die JLußlöBöiGi't^D-S ^ führt außerdem zu einem Eingang des UND-Gatter U1', dessen anderer (negierter) Eingang mit dem Ausgang des UND-Gatters UI verbunden ist. Der Ausgang des UND-Gatters U1' führt auf einen Eingang des QDER-Gatters 01, dessen anderer Eingang mit dem Ausgang des UND-Gatters U1f ' verbunden ist. Ein Eingang des UND-Gatters
- 8 2 0-9 823/0924
U1'' ist mit dem Ausgang des UND-Gattors U1 verbunden, der zweite Eingang des UND-Gatters U1' ' ist mit dem Ausgang des UND-Gatters UR verbundene Der Ausgang des UND-Gatters UI ist ferner mit einem Eingang des ODER-Gatters OR verbunden, dessen Ausgang mit einem Eingang des UND-Gatters UR verbunden ist, während der zweite Eingang dos äatters UR mit der Ausleseleitung rl der zusätzlichen Speicherelemente ZE11, ZE21 usw. verbunden ist. Die Verschaltung der übrigen UND-Gatter U2 - U7, U21 - U71, U2' ' - U7'' ist in analoger Weise vorgenommen.
Me oben beschriebene Schaltung funktioniert in der folgonden V/eise: Hierfür sei angenommen, daß das dritte Speicherelement des gerade ausgelesenen Wortes unbrauchbar sei, d. h„ also, daß an den Leitungen aj und Ί& ein Potential mit dem Wert 1 erscheint, während an sämtlichen anderen φ Ausleseleitungspaaren jeweils unterschiedliche Werte anliegen, während der Wert, der an der Leseleitung r1 erscheint, je nach der in dem angesteuerten zusätzlichen Speicherelement enthaltenen Information O oder 1 ist. Infolge der Ansteuerung über die Leitungen a5 und "äT liefert das UND-Gatter U3 an seinem Ausgang eine logische 1, während alle anderen UND-Gatter der ersten Gruppe in ihren
209823/0924
BAD ORIGINAL
Ausgängen eine logische 0 liefern. Die logische 1 am Ausgang des UND-Gatters U3 wird dem ODER-Gatter OR zugeführt» das das UND-Gatter UR ansteuert, und somit gestattet, daß eine etwa an der Ausleseleitung r1 erscheinende 1 durchgesöhaltet wird. Die logische 1 am Ausgang des UND-Gatters U3 sperrt über den negierten Eingang des UND-Gatters U^1 die direkte Durchschaltung der ausgeleeenen Information zum ODER-Gatter 0$ und dadurch zur Leitung b3. Statt deaBö«. * wird die von dem zusätzlichen Speicherelement kommende Information, die am Ausgang des UND-Gatters UR erscheint, über das UHD-Gstter U3'! dem ODER-Gatter 03 zugeführt. Bei sämtlichen anderen angesteuerten Speicherelementen des Speichers sind die diesen zugeordneten UND-Gatter der ersten Gruppe Jeweils gesperrt, die der zweiten Gruppe jeweils leitend, und die der dritten Gruppe jeweils gesperrt, so daß die Information dieser brauchbaren Speicherelemente direkt zu don Ausgangslcitungen b1, b2 und b4 - b7 durch- Λ geschaltet wird.
Figur 3 zeigt (nur für eine Stelle dargestellt) eine Schaltung, wie sie zum Einspeichern von Informationen in den oben geschilderten Speicher brauchbar ist. Es sind hier wieder die UITD-Schaltungen der ersten Gruppe vorgesehen,
-. 10 -.
BAD ORIGINAL
2 Ü 9 0 2 3 / 0 9 ν ι.
aus Vereinfachungsgründen ist nur das UND-Gatter U1 dargestellt. Es ist eine vierte Gruppe von UND-Gattern U1(4) bis U7(4) vorgesehen, von denen nur das UND-Gatter U1(4) dargestellt ist. Der Ausgang des UND-Gatters U1 führt auf einen Eingang des UND-Gatters U1 (4), der zweite Eingang des UND-Gatters U1(4-) ist mit dem Ausgang der ersten Registerzelle R1 verbunden. Das Register R enthält in diesem Falle diejenige information, die in den Speicher eingespeichert werden soll» Das Einspeichern erfolgt in
die der Weise, da^/iff'Register enthaltene Information über Sperrschaltungen (UND-Gatter) Sp1 und Sp2, deren negierter Eingang mit dom Ausgang dos UND-Gatters U1 verbunden ist, Schreibverstärker Schi und Sch2 und die Leitungen al, "äT usw. den Speicherelementen des angesteuerten Speicherworts zugeführt wird. Das UND-Gatter U1 ist genau wie in dor An ordnung nach Figur 2 mit don beiden Leitungen al und IvT verbunden. Die Gatter für die übrigen Stellen sind in gleicher Weise miteinander verbunden, die Ausgänge der UND-Gatter UI(4·) und U2(4) usvi. sind mit je einem Eingang einer ODER-Schaltung O verbunden, deren Ausgang mit den zusätzlichen Speicherelementen ZEH, ZE21 usw. verbunden ist.
Erfolgte vor dem Einspeichern ein Auslesen. ε;ο zeigt bei einem unbrauchbaren Speicherelement der Ausgang des ent-
- 11 -
BAD ORIGINAL
sprechenden UUD-Gatters der ersten Gruppe eine logische 1, Dieser Wert wird so lange gehalten, wie der Wortauswahlimpuls anliegt„ Er muß also so lange "bemessen werden, daß, wenn z. B. das erste Speicherelement des angesteuerten Wortes unbrauchbar ist und daher "beim Auslesen das UND-Gatter U1 ausgangsseitig eine 1 liefert, falls die Registerzelle R1 eine 1 enthält, diese Information über das UND-Gatter U1(4) und das ODER-Gatter 0 dem zusätzlichen Speicherelement des angesteuerten Worts zugeführt wird. War in der Speicherzelle RI eine 0 enthalten, so erfolgt keine Durchschaltung des UND-Gatters U1(4), es muß daher sichergestellt sein, daß entweder vor Beginn des Einschreibens die zusätzlichen Speicherelemente alle auf 0 gesetzt sind, oder daß stets dann, wenn das ODER-Gatter 0 boim Schreiben eine 0 abgibt, das entsprechende zusätzliche Speicherelement auf 0 gestellt wird.
Es ist möglich, die Peststellung, ob ein Speicherelement des angesteuerten Worts unbrauchbar ist, auch während der Efaspeicherung ins Speicherwort vorzunehmen. Diese Feststellung ergibt sich aus der Tatsache, daß beim Anliegen eines Wortabfrageimpulses, wenn nur der Schreibimpuls ein wenig verzögert wird, die unbrauchbare Speicherzelle an
- 12 -
209823/0924
"beiden Ausgangsleitungen den Vert 1 liefert und. hierdurch die den Schreibverstärkern vorgeschalteten Gatter sperrt. Zugleich wird das entsprechende UND-Gatter U1(4-) durchgeschaltet und die in der entsprechenden Registerzelle enthaltene Information kann dem zusätzlichen Speicherelement zugeführt werden« Auch nach "beendetem Schreibvorgang ist die Feststellung eines unbrauchbaren Elements möglich. Liegt die im Register R enthaltene Information lange genug an, so kann auch nachträglich die nicht gespeicherte Information in die zusätzliche Zelle übertragen werden.
Im folgenden wird ein Ausführungsbeispiel der Erfindung erläutert, in dem es zulässig ist, daß in einem Speicherwort maximal drei Speicherelemente unbrauchbar sind? bei der Betrachtung der Figur 1 ist nun also davon auszugehen, daß auch die dort gezeigten zusätzlichen. Speicherelemente ZE12, ZE13, ZE22, ZE23 usw. vorzusehen sind.
Figur 4 zeigt eine Anordnung, die zum Auslesen aus einem derartig ausgebildeten Speicher brauchbar ist. Die Anordnung nach Figur 4 ist der Anordnung nach Figur 2 sehr ähnlich, sie unterscheidet sich lediglich darin, daß die
- 13 -
209823/0924
■-13- 205864r UL 70/206
Ausgänge der UND-Gatter der ersten Gruppe nicht zu einem gemeinsamen ODER-Gatter OR geführt sind, sondern zu den Eingängen eines Netzwerks N führen} diejenigen Eingänge der UND-Gatter der dritten Gruppe, die nicht jeweils mit dem Ausgang des entsprechenden UND-Gatters der ersten Gruppe verbunden sind, sind hier nicht untereinander- verbunden, sondern einzeln zu je einem Ausgang des Netzwerks N geführt. Das Netzwerk N hat drei weitere Eingänge, deren j erster mit der Ausleseleitung rl der zusätzlichen Speicherelemente der ersten Spalte verbunden sind, deren zweiter dementsprechend mit der gemeinsamen Leseleitung r2 der zusätzlichen Speicherelemente, die in der zweiten Spalte angeordnet sind, verbunden ist, und deren dritter mit der graeinsamen Ausgangsleitung r3 der restlichen zusätzlichen Speicherelemente verbunden ist.
Zur Erläuterung sei angenommen, daß das zweite, vierte
und fünfte Speicherelement des gerade angesteuerten Worts % unbrauchbar ist, die zeitlich davor liegende Einspeicherung
sein«
soll so vorgenommen worden/ daß die für das zweite Speicherelement bestimmte Information dem ersten zusätzlichen Speicherelement, die fürs vierte Speicherelement bestimmte Information dem zweiten zusätzlichen Speicherelement, und
209823/0924 eAD
die fürs fünfte Speicherelement bestimmte Information dem dritten zusätzlichen Speicherelement zugeführt wurde. Beim Auslesen wird nun ähnlich wie anhand der Figur 2 bereits geschildert wurde, festgestellt, welche Speicherelemente unbrauchbar eind. Das Netzwerk ΪΓ ist so ausgebildet, daß es den einzelnen UND-Gattern der dritten Gruppe, die den entsprechenden unbrauchbaren Speicherelementen zugeordnet sind, jeweils diejenige der an den Ausgangsleitungen r1 - r3 erscheinenden Information zuführt, die dem betreffenden unbrauchbaren Speicherelement zugeordnet ist. Die Zuordnung beim Einspeichern und Auslesen durch das Netzwerk N kann zweckmäßigerweise in der Weise erfolgen, daß das erste zusätzliche Speicherelement demjenigen unbrauchbaren Speicherelement zugeordnet wird, das am weitesten links steht, daß das zweite zusätzliche Speicherelement
unbrauchbaren dem nächsten sich rechts anschließenden/Speicherelement zugeordnet ist; analoges gilt für die Zuordnung des dritten zusätzlichen Speichereiements.
Figur 5 zeigt ein Ausführungsbeispiel einer Schaltungeanordnung, die dann brauchbar ist, wenn in einem Speicherwort vier Bits gespeichert werden sollen, wobei pro Wort insgesamt höchstens drei defekte Speicherelemente zu-
- 15 -
209823/0924
lässig sind. Die Schaltungsanordnung enthält eine zweite Gruppe von ODER-Gattern 02, eine dritte Gruppe von ODER-Gattern 03, eine vierte Gruppe von ODER-Gattern 04. Außerdem sind in der Schaltungsanordnung zahlreiche UND-Gatter
und
vorgesehen, deren Verbindung untereinander/mit den ODER-Gattern aus der Zeichnung hervorgeht„ Die einzelnen Gruppen von ODER-Gattern bilden zusammen mit donmchgcschalteten UND-Gattern jeweils eine Erste-1-von-Links-Schaltung, Der Ersten-i-von-Links-Schaltung (ODER-Gruppo 02) werden über die Leitungen f1 - f7 die Signale zugeführt, die ausdrücken, daß eines der angesteuerten Speicherelemente fehlerhaft ist. In Figur 5 sind drei Eingangsleitungen f1 - f? mit einer logischen L versehen, was andeutet, daß die entsprechenden Speicherelemente unbrauchbar sind. Die Verknüpfung der einzelnen Erste-1-von-Lins-Schaltungen ist nun so getroffen, daß an der zweiten Erste-i-von-Links-Schaltung (ODER-Gruppe 05) die erete Ί von links, die der ODER-Gattergruppe 02 zugeführt wurde, nicht mehr wirksam ist, und daß bei der dritten Erste-1-von-Links-Schaltung (ODER-Gruppe 04) sowohl die erste als auch die zweite 1 von links der der ersten ODER-Gruppe zugeführten 1-Signale nicht mehr wirksam ist. Wie sich leicht feststellen läßt, bewirkt die Schaltungsanordnung nach Figur 5 ein Durchschalten
- 16 -
09823/0924
der an der Leitung rl anliegenden vom ersten zusätzlichen Speicherelement stammenden Information zu derjenigen Ausgangsleitung, die dem ersten fehlerhaften Speicherelement von links zugeordnet ist, während die an der Eingangsleitung r2 liegende Information, die vom zweiten zusätzlichen Speicherelement stammt, zu der Ausgangsloitung geführt wird, die dem zweiten unbrauchbaren Speicherelement zugeordnet ist; analoges gilt für die Durchschaltung der von der Leitung r3 erscheinenden Information.
Schalteinrichtungen S, die das Auftreten von z% B. drei unbrauchbaren Speicherelementen in einem Wort zulassen (vgl. Figur 5), sind sehr viel aufwendiger als eine Schalteinrichtung, die nur das Auftreten eines einzigen unbrauchbaren Speicherelements zuläßt (vgl. Figur 2). Außerdem sind bei der letztgenannten Schalteinrichtung die Signaldurchlaufzeiten geringer. Es ist daher unter Umständen vorteilhaft, dann, wenn mit dem Auftreten mehrerer unbrauchbarer Speicherelemente in den einzelnen Worten des Speichers gerechnet wird, die Worte in gleicher Weise in eine derartige Anzahl von Unterworten zu unterteilen, daß in jedem Unterwort nur mehr mit einer bestimmten kleinen Anzahl von unbrauchbaren Speicherelementen, insbesondere z. B. mit einem derartigen Element, gerechnet
- 17 209823/0924
-17- 20586^I UL 70/206
werden mußo Für diesen letztgenannten Fall ist für jedes Unterwort eine zusätzliche Speicherzelle vorzusehen; die Unterworte sind entsprechend ihrer Stellung im Wort zu Gruppen zusammengefaßt, und für jede derartige Gruppe ist eine Schalteinrichtung vorgesehen, die bewirkt, daß ein unbrauchbares Speicherelement des gerade angesteuerten Unterworts nicht benutzt wird.
Figur 6 zeigt eine derartige Anordnung, zur Vereinfachung ist nur ein einziges Wort zeichnerisch dargestelltp Es besteht aus zwei Unterwerben E1 - E7 mit dem zusätzlichen Speicherelement ZE1 und E8 - El4· mit dem zusätzlichen Speicherelement ZE2. ZEI kann mit Hilfo der Schalteinrichtung S1 ein im ersten Unterwört enthaltenes unbrauchbares Speicherelement ersetzen, gleiches gilt für das zusätzliche Speicherelement ZE2 bezüglich des zweiten Unterworts, hier dient die Schalteinrichtung S2 zur Feststellung eines etwa vorhandenen'unbauchbaren Speicherelements und zur Vornahme der dadurch erforderlichen Durchschaltungen. Die Ein-/Ausgänge b1 - b7 von S1 sind zu Registerzellen R1 - R7, die Ein-/Ausgänge b8 - b14 zu Registerzellen R8 - RIA eines Ein~/Ausgaberegisters R geführt.
- 18 -
2 0 9 8 2 3/0924
In den Zeichnungen wurden die Speicher mit wortweicer Ansteuerung mittels einer einzigen Deoodier- und Ansteuerschaltung D dargestellt. Man wird jedoch besondors bei Großspeichern in integrierter Technik bevorzugt die Aufteilung des Speichers in monolithische Bitebenen vornehmen, wobei dazu aus Kontaktierungsgründen und wogen größerer !Fehlersicherheit vorteilhafterweise jeder Bitebene eine eigene Decodier- und Ansteuerschaltung zugeordnet wird.
Bei der Aufteilung des Speichers in Bitebenen ist es auch möglich, die Schalteinrichtung in der Weise auf die einzelnen Bitebenen verteilt unterzubringen, daß einzelno Schaltelemente der Schalteinrichtung auf diejenigen Bitobenon aufgebracht sind, denen sie funktionell zugeordnet sind. In diesem Sinn können z. B. die Gatter U1, UV, UV ' und 01 der Anordnung nach Figur 2 auf derjenigen Bitebene untergebracht werden, die die Speicherelemente für das erste Bit der Speicherworte trägt.
- 19 -
209823/0924

Claims (6)

2 O 5 8 6 41 hl 70/206 Patentansprüche
1. Datenspeichersystem, bei dem eine sehr große Anzahl von gleichen Speicherelementen zu einem Speicher derart zusammengefaßt ist, daß Wörter mit jeweils vorgegebener Bitzahl gespeichert werden, wobei aufgrund des Herstellungs- (J prozesses der Speicherelemente ein Teil derselben unbrauchbar ist, bei dem für jedes Wort über die vorgegebene Bitzahl hinaus zusätzliche Speicherelemente vorgesehen sind, deren Anzahl entsprechend der Anzahl der für das Wort zu erwartenden unbrauchbaren Speicherelemente gewählt ist, bei dem Maßnahmen getroffen sind, unbrauchbare Speicherelemente von der Benutzung auszuschließen, dadurch gekennzeichnet, daß Schaltmittel vorgesehen sind, die beim Einschreiben diejaige Information, die jeweils λ
dem v-ten (v = 1 ».. n,n ^>1; η bedeutet Anzahl der zu- ' sätzlichen Speicherelemente im Wort) unbrauchbaren Speicherelemente zugeordnet ist, jeweils in das v-te zusätzliche Speicherelement einspeichern und/oder beim Auslesen anstelle der von dem jeweils v-ten unbrauchbaren Speicherelement gelieferten Information die in dem jeweils v-ten zusätzlichen Speicherelement gespeicherte Information auslosen.
- 20 -
209823/0924
2„ Datenspeichersystem nach. Anspruch 1, dadurch gekennzeichnet, daß die Speicherelemente so aufgebaut und die unbrauchbaren Speicherelemente so verändert sind, daß aufgrund von elektrischen Ausgangsgrößen der Speicherelemente mindestens beim Lesevorgang die Unbrauchbarkeit feststellbar ist, daß die Schaltmittel so eingerichtet sind, daß sie die unbrauchbaren Speicherelemente oinee angesteuerten Worts erkennen und mittels logischer Schaltkreise beim Einschreiben und/oder Auslesen anstelle des jeweils υ-ten unbrauchbaren Speichereiernents das jeweils v-te zusätzliche Speicherelement benutzen.'.
3. Datenspeichorsystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Fehlerhäufigkeit dor zusätzlichen Speicherelemente kleiner als die der Speicherelemente ist.
4. D at ensp ei eher sys tem nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in jedem Wort höchstens ein unbrauchbares Speicherelement zu erwarten ist, daß gemeinsam dem ersten Speicherelement aller Worte, gemeinsam dem zweiten Speicherelement aller Worte, usw., jeweils eine Erkennungsschaltung zum Erkennen
- 21 -
209823/0924
eines unbrauchbaren Speichereloments dos gerade angesteuerten Worts, eine erste und eine zweite Durchschalteeinrichtung zugeordnet steil, wobei in Abhängigkeit davon, ob ein unbrauchbares Speicherelement festgestellt wurde oder nicht, die erste Durchschalteeinrichtong die Verbindung zwischen dem Speicherelement und einem Zugang und/oder Ausgang des Speichers unterbricht bzw. horsteilt, und die zweite Durchschalteeinrichtung die Verbindung zwischen dem Eingang und/oder Ausgang und dem zusätzlichen Speicherelement des gerade angesteuerten Worts herstellt bzw, unter-· bricht.
5. Anordnung nach einem oder mehreren dor vorhergohondon Ansprüche zum Einschreiben, dadurch gekennzeichnet, daß für jede Bitstelle eine Einrichtung zur Feststellung der Unbrauchbarkeit vorgesehen ist, daß in Abhängigkeit von einem Ausgangssignal dieser Einrichtung die Zuführung von Schreibsignalen zur Bitstelle sperrbar ist und statt dessen die Schreibsignale air zusätzlichen Speicherzelle leitbar sind, und daß die Zuführung von Schreibsignalen gegenüber dem Wortauswahlimpuls so verzögert ist, daß bei Vorliegen eines unbrauchbaren Speicherelements durch die genannte Sperrung der Schreibsignale das Einschreiben in die unbrauchbare Speicherzelle verhindert werden kann.
- 22 -
20 9823/0924 " BAD ORIGINAL
- 22 - UL 70/206
6. Abwandlung eines Datenspeichersystems nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mindestens ein Teil der Worte des Speichers in untereinander gleicher Weise so in Unterworte aufgeteilt ist, daß die Anzahl der pro Unterwort zu erwartenden unbrauchbaren Speicherelemente eine bestimmte Zahl, insbesondere 1, nicht überschreitet, daß für ^edea Unterwort eine der Anzahl der zu erwartenden unbrauchbaren Speicherzellen entsprechende Anzahl von zusätzlichen Speicherzellen vorgesehen ist, wobei die zusätzlichen Speicherelemente anstelle der unbrauchbaren Elemente verwendet werden.
209623/092A BAD oRIGIML
DE19702058641 1969-06-21 1970-11-28 Datenspeicher Granted DE2058641B2 (de)

Priority Applications (15)

Application Number Priority Date Filing Date Title
DE19691931524 DE1931524C (de) 1969-06-21 Datenspeicher und Datenspeichern steuerschaltung
DE1963895A DE1963895C3 (de) 1969-06-21 1969-12-20 Datenspeicher und Datenspeicher anste'uerschaltung
DE19702007050 DE2007050C (de) 1970-02-17 Datenspeicherschaltung und Datenspeicheransteuerschaltung
DE2007787A DE2007787B2 (de) 1969-06-21 1970-02-20 Datenspeicher- und Datenspeicheransteuerschaltung
DE2008663A DE2008663C3 (de) 1969-06-21 1970-02-25 Datenspeicher- und Datenspeicheransteuerschaltung
GB2939270A GB1307418A (en) 1969-06-21 1970-06-17 Data storage system
FR7022748A FR2054586A1 (de) 1969-06-21 1970-06-19
US48300A US3693159A (en) 1969-06-21 1970-06-22 Data storage system with means for eliminating defective storage locations
DE19702053260 DE2053260A1 (de) 1969-06-21 1970-10-30 Datenspeichersystem
DE19702058641 DE2058641B2 (de) 1969-06-21 1970-11-28 Datenspeicher
DE19702058698 DE2058698A1 (de) 1969-06-21 1970-11-28 Datenspeichersystem
IT3009671A IT969043B (it) 1970-10-30 1971-10-20 Sistema di immagazzinaggio di dati
FR7138955A FR2111957A6 (de) 1969-06-21 1971-10-29
US00193949A US3772652A (en) 1969-06-21 1971-10-29 Data storage system with means for eliminating defective storage locations
GB5071771A GB1361009A (en) 1969-06-21 1971-11-01 Data storage system

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
DE19691931524 DE1931524C (de) 1969-06-21 Datenspeicher und Datenspeichern steuerschaltung
DE1963895A DE1963895C3 (de) 1969-06-21 1969-12-20 Datenspeicher und Datenspeicher anste'uerschaltung
DE19702007050 DE2007050C (de) 1970-02-17 Datenspeicherschaltung und Datenspeicheransteuerschaltung
DE2007787A DE2007787B2 (de) 1969-06-21 1970-02-20 Datenspeicher- und Datenspeicheransteuerschaltung
DE2008663A DE2008663C3 (de) 1969-06-21 1970-02-25 Datenspeicher- und Datenspeicheransteuerschaltung
DE19702053260 DE2053260A1 (de) 1969-06-21 1970-10-30 Datenspeichersystem
DE19702058641 DE2058641B2 (de) 1969-06-21 1970-11-28 Datenspeicher
DE19702058698 DE2058698A1 (de) 1969-06-21 1970-11-28 Datenspeichersystem

Publications (2)

Publication Number Publication Date
DE2058641A1 true DE2058641A1 (de) 1972-05-31
DE2058641B2 DE2058641B2 (de) 1972-12-14

Family

ID=27570489

Family Applications (6)

Application Number Title Priority Date Filing Date
DE1963895A Expired DE1963895C3 (de) 1969-06-21 1969-12-20 Datenspeicher und Datenspeicher anste'uerschaltung
DE2007787A Granted DE2007787B2 (de) 1969-06-21 1970-02-20 Datenspeicher- und Datenspeicheransteuerschaltung
DE2008663A Expired DE2008663C3 (de) 1969-06-21 1970-02-25 Datenspeicher- und Datenspeicheransteuerschaltung
DE19702053260 Pending DE2053260A1 (de) 1969-06-21 1970-10-30 Datenspeichersystem
DE19702058641 Granted DE2058641B2 (de) 1969-06-21 1970-11-28 Datenspeicher
DE19702058698 Pending DE2058698A1 (de) 1969-06-21 1970-11-28 Datenspeichersystem

Family Applications Before (4)

Application Number Title Priority Date Filing Date
DE1963895A Expired DE1963895C3 (de) 1969-06-21 1969-12-20 Datenspeicher und Datenspeicher anste'uerschaltung
DE2007787A Granted DE2007787B2 (de) 1969-06-21 1970-02-20 Datenspeicher- und Datenspeicheransteuerschaltung
DE2008663A Expired DE2008663C3 (de) 1969-06-21 1970-02-25 Datenspeicher- und Datenspeicheransteuerschaltung
DE19702053260 Pending DE2053260A1 (de) 1969-06-21 1970-10-30 Datenspeichersystem

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE19702058698 Pending DE2058698A1 (de) 1969-06-21 1970-11-28 Datenspeichersystem

Country Status (4)

Country Link
US (2) US3693159A (de)
DE (6) DE1963895C3 (de)
FR (2) FR2054586A1 (de)
GB (2) GB1307418A (de)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE358755B (de) * 1972-06-09 1973-08-06 Ericsson Telefon Ab L M
US3898443A (en) * 1973-10-29 1975-08-05 Bell Telephone Labor Inc Memory fault correction system
US3872291A (en) * 1974-03-26 1975-03-18 Honeywell Inf Systems Field repairable memory subsystem
US4150428A (en) * 1974-11-18 1979-04-17 Northern Electric Company Limited Method for providing a substitute memory in a data processing system
FR2307332A1 (fr) * 1975-04-07 1976-11-05 Sperry Rand Corp Procede de stockage d'information dans une memoire comportant au moins une zone de memorisation defectueuse et dispositif pour l'execution de ce procede
US3986179A (en) * 1975-06-30 1976-10-12 Honeywell Information Systems, Inc. Fault-tolerant CCD memory chip
US4051354A (en) * 1975-07-03 1977-09-27 Texas Instruments Incorporated Fault-tolerant cell addressable array
US4066880A (en) * 1976-03-30 1978-01-03 Engineered Systems, Inc. System for pretesting electronic memory locations and automatically identifying faulty memory sections
US4198681A (en) * 1977-01-25 1980-04-15 International Business Machines Corporation Segmented storage logging and controlling for partial entity selection and condensing
US4450524A (en) * 1981-09-23 1984-05-22 Rca Corporation Single chip microcomputer with external decoder and memory and internal logic for disabling the ROM and relocating the RAM
EP0090331B1 (de) * 1982-03-25 1991-04-17 Kabushiki Kaisha Toshiba Halbleiterspeicheranordnung
US4493075A (en) * 1982-05-17 1985-01-08 National Semiconductor Corporation Self repairing bulk memory
US4584681A (en) * 1983-09-02 1986-04-22 International Business Machines Corporation Memory correction scheme using spare arrays
US4584682A (en) * 1983-09-02 1986-04-22 International Business Machines Corporation Reconfigurable memory using both address permutation and spare memory elements
US4581739A (en) * 1984-04-09 1986-04-08 International Business Machines Corporation Electronically selectable redundant array (ESRA)
US4744060A (en) * 1984-10-19 1988-05-10 Fujitsu Limited Bipolar-transistor type random access memory having redundancy configuration
US4759020A (en) * 1985-09-25 1988-07-19 Unisys Corporation Self-healing bubble memories
US4928022A (en) * 1987-07-17 1990-05-22 Trw Inc. Redundancy interconnection circuitry
US5268319A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
EP0389203A3 (de) * 1989-03-20 1993-05-26 Fujitsu Limited Halbleiterspeichergerät beinhaltend Information, die die Anwesenheit mangelhafter Speicherzellen anzeigt
DE69034191T2 (de) 1989-04-13 2005-11-24 Sandisk Corp., Sunnyvale EEPROM-System mit aus mehreren Chips bestehender Blocklöschung
US7190617B1 (en) * 1989-04-13 2007-03-13 Sandisk Corporation Flash EEprom system
US5146574A (en) * 1989-06-27 1992-09-08 Sf2 Corporation Method and circuit for programmable selecting a variable sequence of element using write-back
US5315708A (en) * 1990-02-28 1994-05-24 Micro Technology, Inc. Method and apparatus for transferring data through a staging memory
US5212785A (en) * 1990-04-06 1993-05-18 Micro Technology, Inc. Apparatus and method for controlling data flow between a computer and memory devices
US5134619A (en) * 1990-04-06 1992-07-28 Sf2 Corporation Failure-tolerant mass storage system
US5233618A (en) * 1990-03-02 1993-08-03 Micro Technology, Inc. Data correcting applicable to redundant arrays of independent disks
US5140592A (en) * 1990-03-02 1992-08-18 Sf2 Corporation Disk array system
US5388243A (en) * 1990-03-09 1995-02-07 Mti Technology Corporation Multi-sort mass storage device announcing its active paths without deactivating its ports in a network architecture
US5325497A (en) * 1990-03-29 1994-06-28 Micro Technology, Inc. Method and apparatus for assigning signatures to identify members of a set of mass of storage devices
US5202856A (en) * 1990-04-05 1993-04-13 Micro Technology, Inc. Method and apparatus for simultaneous, interleaved access of multiple memories by multiple ports
US5214778A (en) * 1990-04-06 1993-05-25 Micro Technology, Inc. Resource management in a multiple resource system
US5956524A (en) * 1990-04-06 1999-09-21 Micro Technology Inc. System and method for dynamic alignment of associated portions of a code word from a plurality of asynchronous sources
US5414818A (en) * 1990-04-06 1995-05-09 Mti Technology Corporation Method and apparatus for controlling reselection of a bus by overriding a prioritization protocol
US5233692A (en) * 1990-04-06 1993-08-03 Micro Technology, Inc. Enhanced interface permitting multiple-byte parallel transfers of control information and data on a small computer system interface (SCSI) communication bus and a mass storage system incorporating the enhanced interface
US5255227A (en) * 1991-02-06 1993-10-19 Hewlett-Packard Company Switched row/column memory redundancy
US5867640A (en) * 1993-06-01 1999-02-02 Mti Technology Corp. Apparatus and method for improving write-throughput in a redundant array of mass storage devices
US20030088611A1 (en) * 1994-01-19 2003-05-08 Mti Technology Corporation Systems and methods for dynamic alignment of associated portions of a code word from a plurality of asynchronous sources
US5841710A (en) * 1997-02-14 1998-11-24 Micron Electronics, Inc. Dynamic address remapping decoder
US6182239B1 (en) * 1998-02-06 2001-01-30 Stmicroelectronics, Inc. Fault-tolerant codes for multi-level memories
US6332183B1 (en) 1998-03-05 2001-12-18 Micron Technology, Inc. Method for recovery of useful areas of partially defective synchronous memory components
US6314527B1 (en) 1998-03-05 2001-11-06 Micron Technology, Inc. Recovery of useful areas of partially defective synchronous memory components
US6381708B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. Method for decoding addresses for a defective memory array
US6381707B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. System for decoding addresses for a defective memory array
US6496876B1 (en) 1998-12-21 2002-12-17 Micron Technology, Inc. System and method for storing a tag to identify a functional storage location in a memory device
US6578157B1 (en) 2000-03-06 2003-06-10 Micron Technology, Inc. Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components
US7269765B1 (en) 2000-04-13 2007-09-11 Micron Technology, Inc. Method and apparatus for storing failing part locations in a module
US6724674B2 (en) * 2000-11-08 2004-04-20 International Business Machines Corporation Memory storage device with heating element

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE620922A (de) * 1961-08-08
US3222653A (en) * 1961-09-18 1965-12-07 Ibm Memory system for using a memory despite the presence of defective bits therein
US3245049A (en) * 1963-12-24 1966-04-05 Ibm Means for correcting bad memory bits by bit address storage
US3350690A (en) * 1964-02-25 1967-10-31 Ibm Automatic data correction for batchfabricated memories
US3402399A (en) * 1964-12-16 1968-09-17 Gen Electric Word-organized associative cryotron memory
US3331058A (en) * 1964-12-24 1967-07-11 Fairchild Camera Instr Co Error free memory
US3422402A (en) * 1965-12-29 1969-01-14 Ibm Memory systems for using storage devices containing defective bits
US3444526A (en) * 1966-06-08 1969-05-13 Ibm Storage system using a storage device having defective storage locations
US3434116A (en) * 1966-06-15 1969-03-18 Ibm Scheme for circumventing bad memory cells
US3436734A (en) * 1966-06-21 1969-04-01 Ibm Error correcting and repairable data processing storage system
US3432812A (en) * 1966-07-15 1969-03-11 Ibm Memory system
US3588830A (en) * 1968-01-17 1971-06-28 Ibm System for using a memory having irremediable bad bits
GB1186704A (en) * 1968-03-01 1970-04-02 Ibm Selection Circuit
US3541525A (en) * 1968-04-19 1970-11-17 Rca Corp Memory system with defective storage locations
US3633175A (en) * 1969-05-15 1972-01-04 Honeywell Inc Defect-tolerant digital memory system
US3654610A (en) * 1970-09-28 1972-04-04 Fairchild Camera Instr Co Use of faulty storage circuits by position coding

Also Published As

Publication number Publication date
DE2007787B2 (de) 1974-07-04
DE2007787A1 (de) 1971-11-18
GB1361009A (en) 1974-07-24
DE2007050B2 (de) 1973-02-08
DE2053260A1 (de) 1972-05-04
DE1931524A1 (de) 1971-01-21
DE1963895C3 (de) 1973-11-29
DE2008663C3 (de) 1973-10-31
DE2007050A1 (de) 1971-09-09
US3772652A (en) 1973-11-13
DE2008663A1 (de) 1971-09-09
FR2054586A1 (de) 1971-04-23
DE2058698A1 (de) 1972-05-31
DE2007787C3 (de) 1975-03-06
US3693159A (en) 1972-09-19
FR2111957A6 (de) 1972-06-09
DE1963895A1 (de) 1971-07-15
DE1931524B2 (de) 1972-11-16
DE2008663B2 (de) 1973-03-22
GB1307418A (en) 1973-02-21
DE2058641B2 (de) 1972-12-14
DE1963895B2 (de) 1973-03-22

Similar Documents

Publication Publication Date Title
DE2058641A1 (de) Datenspeichersystem
DE1901806A1 (de) Schaltungsanordnung zur Kompensation schadhafter Speicherzellen in Datenspeichern
EP0067364B1 (de) Verfahren und Anordnung zum nichtflüchtigen Speichern des Zählerstandes einer elektronischen Zählschaltung
DE1524788C3 (de) Schaltungsanordnung zum Erkennen und zum automatischen Ersetzen von schadhaften Speicherstellen in Datenspeichern
EP0123177B1 (de) Verfahren zum Betreiben eines als nichtflüchtigen Schreib-Lese-Speichers ausgebildeten Anwendungsspeichers und Anordnung zur Durchführung des Verfahrens
DE1260532B (de) Speicher mit Kenn-Wert-Aufruf
DE1574502A1 (de) Assoziativspeicher
DE2905814C2 (de) Speicher
DE2022256A1 (de) Permanentspeicher
DE2101180B2 (de)
EP0089397A1 (de) Integrierte Speichermatrix mit nichtflüchtigen, umprogrammierbaren Speicherzellen
DE2153116C3 (de) Funktionsüberwachter Informationsspeicher, insbesondere integrierter Halbleiterspeicher
DE2924526C2 (de)
DE1774652B1 (de) Verfahren und vorrichtung zum fehlergesicherten lesen von magnetbaendern
DE4429633C2 (de) Verfahren und Vorrichtung zur Überwachung von Speicherzellen eines Speichers
DE1474380A1 (de) Matrixspeicheranordnung
DE2934599C3 (de) Schaltungsanordnung zur Bildung von Prüfbits in einer Fehlerkorrektureinrichtung
DE1499846A1 (de) Verfahren und Einrichtung zum Lesen eines inhaltsadressierbaren Speichers
DE3633227A1 (de) Anordnung zur umwandlung einer virtuellen adresse in eine physikalische adresse fuer einen in seiten organisierten arbeitsspeicher einer datenverarbeitungsanlage
DE2939412A1 (de) Schaltungsanordung zum adressieren von daten fuer lese- und schreibzugriffe in einer datenverarbeitungsanlage
DE2844352A1 (de) Speicher mit serienweisem zugriff
DE1524791C3 (de) Schaltungsanordnung zur Kompensation schadhafter Speicherstellen in Datenspeichern
DE1549054C3 (de) Schaltungsanordnung zur Ansteue rung von adressiert ansteuerbaren Speichern
DE1224789B (de) Magnetkernspeicheranordnung fuer Fernmelde-, insbesondere Fernsprechvermittlungsanlagen
DE2209426C3 (de) Speichereinrichtung willkürlicher Zugriffsmöglichkeit

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)