DE2164838A1 - Verfahren zum Aufbringen von planaren Schichten - Google Patents

Verfahren zum Aufbringen von planaren Schichten

Info

Publication number
DE2164838A1
DE2164838A1 DE19712164838 DE2164838A DE2164838A1 DE 2164838 A1 DE2164838 A1 DE 2164838A1 DE 19712164838 DE19712164838 DE 19712164838 DE 2164838 A DE2164838 A DE 2164838A DE 2164838 A1 DE2164838 A1 DE 2164838A1
Authority
DE
Germany
Prior art keywords
sputtering
etching process
protective
layers
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19712164838
Other languages
English (en)
Other versions
DE2164838C3 (de
DE2164838B2 (de
Inventor
Raymond Ping Poughkeepsie N.Y.; Koenig Harold Raymond Derry N.H.; Auyang (V.StA.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2164838A1 publication Critical patent/DE2164838A1/de
Publication of DE2164838B2 publication Critical patent/DE2164838B2/de
Application granted granted Critical
Publication of DE2164838C3 publication Critical patent/DE2164838C3/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

Verfahren zum Aufbringen von planaren Schichten
Die Erfindung betrifft ein Verfahren zum Aufbringen von pl aiaren Schichten, insbesondere von Schutzschichten aus Isoliermaterialien auf metallische Leiter von mikrominiaturisierten Schaltkreisen.
Es ist allgemein bekannt, Isolierschichten oder andere Schutzschichten mit Hilfe der Kathodenzerstäubung auf Isoliermaterialien oder Metallschichten aufzubringen. Außerdem ist es bekannt, durch positives Ionenbombardement mit Hilfe der Kathodenzerstäubung dünne Schichten abzutragen.
Bei der Herstellung von mikrominiaturisierten Schaltkreisen treten beim Aufbringen von Schutzschichten auf die Metalleiter insofern größere Probleme auf, als die Schutzschichten im wesentlichen den aufgebrachten Leiterzügen in ihrer Form und in ihrer Oberflächenausdehnung folgen. Das heißt mit anderen Worten, daß dort Erhöhungen auftreten, wo metallische Leiter darunterliegen, und dort Vertiefungen auftreten, wo nur der Grundträger ohne aufgebrachte metallische Schicht darunterliegt. Das Ergebnis ist eine gewölbte und ungleichmäßige, d. h. nicht planare Oberfläche der aufge-
209830/0984
brachten Schutzschicht, die sich nachteilig bei der weiteren Verarbeitung der Halbleiterplättchen in nachfolgenden Prozeßschritten auswirkt.
Man hat deshalb bisher versucht, diese Erhebungen durch chemisches Ätzen wegzubringen. Dies hat jedoch den Nachteil, daß die Ätz tiefe bei chemischen Ätzverfahren schlecht bestimmbar ist und somit sich beim chemischen Ätzen gewisse Vertiefungen nicht vermeiden lassen, so daß mit diesen chemischen Verfahren auch keine reinen planaren Oberflächen erzielt werden konnten.
Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren zum Aufbringen von Schutz- oder Isolierschichten auf mit Metallleitern versehene Substrate zu schaffen, das eine planare Oberfläche der aufgebrachten Schutzschichten gewährleistet.
Die erfindungsgemäße Lösung besteht in einem Verfahren, das dadurch charakterisiert ist, daß dem zum Aufbringen der Schutzbzw. Isolierschicht erforderlichen Kathodenzerstäubungs-Niederschlagsprozeß ein Kathodenzerstäubungs-Ätzprozeß überlagert ist, indem der Kathodenzerstäubungs-Ätzprozeß dann einsetzt, wenn die niedergeschlagene Dicke der Schutz- bzw. Isolierschicht in etwa der Dicke eines auf einem Substrat angeordneten Metalleiters entspricht .
Der Vorteil des Abtragens der Schutzschichten mit Hilfe der Kathodenzerstäubung besteht einmal darin, daß äußerst genaue planare Oberflächen der Schutzschicht erzeugt werden können und z. a. darin, daß für die Herstellung dieser planaren Oberflächen nur eine geringe Zeit erforderlich ist.
Die Erfindung wird nun an Hand von Ausführungsbeispielen, die in den Zeichnungen dargestellt sind, näher beschrieben.
Es zeigen:
Docket FI 970 045 209830/0984
Figo 1 eine vergrößerte Schnittdarstellung einer Dünn
schicht-Anordnung, bei der der durch Kathodenzerstäubung aufgebrachte Isolationsfilm genau dem darunterliegenden Metallfilm in seiner räumlichen Ausbildung folgt;
Fig. 2 eine ähnliche Anordnung wie in Fig. 1, nur mit
dem Unterschied, daß hier die Wirkung einer zu starken Abtragung durch Kathodenzerstäubung an den Ecken der Metalleiter gezeigt ist?
Fig. 3 eine ähnliche Anordnung wie in den Fign. 1 und 2,
nur mit dem Unterschied, daß die Kanten des Metal leiter s scharf ausgebildet sind und die aufgebrachte Schutzschicht im wesentlichen den Konturen des Metallfilms folgt;
Fig. 4 die Anordnung nach Fig. 3 mit teilweiser abge
ätzter Schutzschicht;
Fig. 5 die Anordnung nach Fig. 4 nach dem völligen Ab
ätzen der Erhebung über dem Metalleiter mit Hilfe des Kathoden-Ätzverfahrens;
Fig. 6 eine ähnliche Anordnung wie in Fig. 3, nur mit
dem Unterschied, daß hier der Metalleiter besonders breit ausgebildet ist und
Fig. 7 die Anordnung nach Fig. 6 mit einem chemisch
ausgeätzten Teil in der Schutz- bzw. Isolationsschicht.
Die in Fig. 1 dargestellte Anordnung zeigt ein Substrat 56, das auf dem ein Metalleiter 54 aufgebracht ist. Die gesamte Anordnung ist mit einer Silicium-Dioxydschicht 52 mit Hilfe eines Kathodenzerstäubungsprozesses überzogen. Wie aus dieser Anord-
Docket FI 970 045 2 0 9 8 3 0/0984
ung zu ersehen ist, folgen die Konturen der aufgebrachten Siliciumdioxydschicht 52 im wesentlichen den Konturen des Metalleiters 54. Diese Konturen werden erreicht, wenn die aufgebrachte Siliciumdioxydschicht einen maximalen Schutz der darunterliegenden Metalleitung erzielen soll. An dieser Stelle soll erwähnt sein, daß das Ätzen mit Hilfe der Kathodenzerstäubung durch ein positives Ionenbombardement der Siliciumdioxydschicht während des Niederschiagens der Schicht erreicht wird.
In Fig. 2 ist eine Anordnung gezeigt, bei der während des Aufbringens des Filmes 52 ein relativ großes positives Ionenbombardement angewendet wurde. Die Ecken der Metalleiter 54 werden hier abgeätzt, bevor sie von der Siliciumdioxydschicht 52 überzogen sind. Die Regionen, die dabei an den Ecken des Metalleiters 54 abgetragen werden, sind mit 58 bezeichnet. Außerdem werden dabei die schrägen Kanten 60 der Siliciumdioxydschicht 52 abgetragen, während an den Stellen 62, 64 und 66 glatte, d. h. planare Schichten des Siliciumdioxydfilms niedergeschlagen werden.
Die in Fig. 3 dargestellte Anordnung soll nun in eine bekannte Kathodenzerstäubungsanlage eingebracht werden, um die Erhebung auf der Anordnung mit Hilfe des Kathodenzerstäubungsverfahrens abzuätzen und auf den glatten Flächen 62, 64 und 66 keine weiteren Schichten bzw. Teile abzulagern. Es erfolgt dann eine sehr schnelle Abätzung des Siliciumdioxydfilms 52 mit Hilfe des Kathodenzerstäubungsverfahrens an den hervorstehenden schrägen Flächen 60. In Fig. 4 ist die Anordnung nach Fig. 3 dargestellt, nachdem sie schon eine bestimmte Dauer dem Kathodenzerstäubungs-Ätzprozeß unterzogen wurde.
Dieser Kathodenzerstäubungs-Ätzprozeß wird so lange fortgesetzt, bis die Siliciumdioxydschicht 52 glatt bzw. planar ist, wie es in Fig. 5 dargestellt ist.
Bei der Ausführung des Abtragungsprozesses kann zunächst die
Docket FI 970 045 2 0 9 8 3 0/0984
Siliciumdioxydschicht auf das Substrat aufgebracht werden und danach· können in einem weiteren Prozeß die Erhebungen mit Hilfe des Kathodenerstäubungs-Ätzverfahrens abgeätzt werden.
Alternativ dazu ist es auch möglich, diese beiden Prozeßschritte miteinander zu kombinieren. Die Kombination dieser beiden Prozeßschritte kann z. B. so erfolgen, daß nach Erreichen einer Dicke der Siliciumdioxydschicht von in etwa der Dicke des Metalleiters der Kathodenzerstäubungs-Ätzprozeß wesentlich erhöht wird, so daß die Niederschlagsrate auf den Flächen 62, 64 und 66 der Oberfläche der Siliciumdioxydschicht nach Null geht und die Abätzung der Erhebungen an den schrägen Flächen relativ schnell erfolgt.
Es kann nun in der Praxis vorkommen, daß die Metalleiter eine relativ große Breite aufweisen und die gesamte Dünnfilmanordnung relativ große Dimensionen aufweist. Bei einer solchen Anordnung würde die komplette Planarisation der Siliciumdioxydschicht-Oberflache unverhältnismäßig lang dauern, weshalb in einem solchen Falle dem Kathodenzerstäubungs-Ätzprozeß ein chemischer Ätzprozeß überlagert ist.
In Fig. 6 ist eine derartige Halbleiteranordnung gezeigt, die aus einem Substrat 74 besteht, auf das ein relativ breiter Metalleiter 72 niedergeschlagen ist. Die gesamte Anordnung wurde dann mit einer Siliciumdioxydschicht 70 überzogen. Um nun bei der Planarisierung des Siliciumdioxydfilms 70 Zeit einzusparen, wird diese Anordnung nach Fig. 6 zunächst einem chemischen Ätzbad ausgesetzt, das in die Siliciumdioxydschicht 70 eine Vertiefung einätzt von einer Größe, wie sie in Fig. 7 in der Region 76 dargestellt ist. Als Ätzmittel kann z. B. eine aus sieben Teilen einer 40 prozentigen wässrigen Ammoniumcloridlösung und einem Teil konzentrierter Hydrofluorsäure bestehende Ätzlösung verwendet werden. Die Ätzrate für diese Lösung beträgt ca. 1000 S pro Minute. Da ein derartig chemischer Ätzprozeß hinreichend bekannt ist/ wird auf eine detaillierte Beschreibung verzichtet.
Docket FI 970 045 209830/09 8
Nach dem chemischen Ätzprozeß bleiben auf der Siliciumdioxydschicht-Oberflache die Teile 78 und 80 stehen, die entweder anschließend oder während des chemischen Ätzprozesses mit Hilfe der Kathodenzerstäubung abgeätzt werden.
Docket Fi 970 045 2038 30/0994

Claims (5)

  1. PATENTANSPRÜCHE
    Verfahren zum Aufbringen von planaren Schichten, insbesondere von Schutzschichten oder Isolierschichten auf metallische Leiter von mikrominiaturisierten Schaltkreisen mit Hilfe bekannter Kathodenzerstäubungsverfahren, dadurch gekennzeichnet, daß dem zum Aufbringen der Schutzbzw, Isolierschicht erforderlichen Kathodenzerstäubungs-Niederschlagsprozeß ein Kathodenzerstäubungs-Ätzprozeß überlagert ist, indem der Kathodenzerstäubungs-Ätzprozeß dann einsetzt, wenn die niedergeschlagene Dicke der Schutzbzw. Isolierschicht in etwa der Dicke eines auf einem Substrat angeordneten Metalleiters entspricht.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß dem Kathodenzerstäubungs-Ätzprozeß ein chemischer Ätzprozeß zeitlich überlagert ist.
  3. 3. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß der chemische Ätzprozeß beendet ist, bevor der Kathodenzerstäubungs-Ätzprozeß einsetzt.
  4. 4. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß der chemische Ätzprozeß während des Kathodenzerstäubungs-Ätzprozesses abläuft.
  5. 5. Verfahren nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß der Kathodenzerstäubungs-Niederschlagprozeß für die Schutz- bzw. Isolierschicht (52) dann beendet wird, wenn in etwa die Stärke des zu bedeckenden Metallleiters (54) erreicht ist, wonach durch Umpolung des Kathodenzerstäubungssystems ein Bombardement von positiven Ionen einsetzt, um die hervorstehenden Erhebungen der Schutz- bzw. Isolierschicht (52) abzutragen und auf den
    Docket FI 970 045 2 0 9 8 3 0/0984
    glatten Flächen (62, 64 und 66) kein Material (Siliciumdioxyd) niederzuschlagen.
    Docket FI 970 045 209830/0984
DE2164838A 1970-12-31 1971-12-27 Verfahren zum Aufbringen von planaren Schichten Expired DE2164838C3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10325070A 1970-12-31 1970-12-31
US05/512,781 US3983022A (en) 1970-12-31 1974-10-07 Process for planarizing a surface

Publications (3)

Publication Number Publication Date
DE2164838A1 true DE2164838A1 (de) 1972-07-20
DE2164838B2 DE2164838B2 (de) 1980-04-24
DE2164838C3 DE2164838C3 (de) 1980-12-18

Family

ID=26800239

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2164838A Expired DE2164838C3 (de) 1970-12-31 1971-12-27 Verfahren zum Aufbringen von planaren Schichten

Country Status (4)

Country Link
US (1) US3983022A (de)
DE (1) DE2164838C3 (de)
FR (1) FR2119930B1 (de)
GB (1) GB1361214A (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2430692A1 (de) * 1973-06-29 1975-01-16 Ibm Verfahren zum herstellen von verbindungsloechern in isolierschichten
DE2709986A1 (de) * 1976-04-29 1977-11-17 Ibm Verfahren zum herstellen von koplanaren schichten aus duennen filmen
DE3339957A1 (de) * 1982-11-04 1984-07-12 Tokyo Shibaura Denki K.K., Kawasaki Verfahren zur herstellung eines halbleiterbauelementes

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4036723A (en) * 1975-08-21 1977-07-19 International Business Machines Corporation RF bias sputtering method for producing insulating films free of surface irregularities
NL7701559A (nl) * 1977-02-15 1978-08-17 Philips Nv Het maken van schuine hellingen aan metaal- patronen, alsmede substraat voor een geinte- greerde schakeling voorzien van een dergelijk patroon.
US4131533A (en) * 1977-12-30 1978-12-26 International Business Machines Corporation RF sputtering apparatus having floating anode shield
JPS56133884A (en) * 1980-03-24 1981-10-20 Hitachi Ltd Manufacture of photoelectric transducer
US4492717A (en) * 1981-07-27 1985-01-08 International Business Machines Corporation Method for forming a planarized integrated circuit
US4470874A (en) * 1983-12-15 1984-09-11 International Business Machines Corporation Planarization of multi-level interconnected metallization system
US4515668A (en) * 1984-04-25 1985-05-07 Honeywell Inc. Method of forming a dielectric layer comprising a gettering material
US4797375A (en) * 1984-10-05 1989-01-10 Honeywell Inc. Fabrication of metal interconnect for semiconductor device
JPH0697660B2 (ja) * 1985-03-23 1994-11-30 日本電信電話株式会社 薄膜形成方法
DE3650612T2 (de) * 1985-05-13 1997-08-21 Nippon Telegraph & Telephone Verfahren zur Planarisierung einer dünnen Al-Schicht
US4690746A (en) * 1986-02-24 1987-09-01 Genus, Inc. Interlayer dielectric process
US4732658A (en) * 1986-12-03 1988-03-22 Honeywell Inc. Planarization of silicon semiconductor devices
US4756810A (en) * 1986-12-04 1988-07-12 Machine Technology, Inc. Deposition and planarizing methods and apparatus
US4874493A (en) * 1988-03-28 1989-10-17 Microelectronics And Computer Technology Corporation Method of deposition of metal into cavities on a substrate
US5545594A (en) * 1993-10-26 1996-08-13 Yazaki Meter Co., Ltd. Semiconductor sensor anodic-bonding process, wherein bonding of corrugation is prevented
US5393703A (en) * 1993-11-12 1995-02-28 Motorola, Inc. Process for forming a conductive layer for semiconductor devices
JP3971213B2 (ja) * 2002-03-11 2007-09-05 アルプス電気株式会社 キーボード入力装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL178001B (nl) * 1953-02-17 Scm Corp Werkwijze voor het ontzwavelen van terpentijn-koolwaterstoffracties door sorptie met koolstof.
US3287612A (en) * 1963-12-17 1966-11-22 Bell Telephone Labor Inc Semiconductor contacts and protective coatings for planar devices
NL134170C (de) * 1963-12-17 1900-01-01
US3479269A (en) * 1967-01-04 1969-11-18 Bell Telephone Labor Inc Method for sputter etching using a high frequency negative pulse train
GB1299452A (en) * 1969-02-21 1972-12-13 Smiths Industries Ltd Improvements in or relating to methods of machining
US3661761A (en) * 1969-06-02 1972-05-09 Ibm Rf sputtering apparatus for promoting resputtering of film during deposition
US3661747A (en) * 1969-08-11 1972-05-09 Bell Telephone Labor Inc Method for etching thin film materials by direct cathodic back sputtering
US3676317A (en) * 1970-10-23 1972-07-11 Stromberg Datagraphix Inc Sputter etching process

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2430692A1 (de) * 1973-06-29 1975-01-16 Ibm Verfahren zum herstellen von verbindungsloechern in isolierschichten
DE2709986A1 (de) * 1976-04-29 1977-11-17 Ibm Verfahren zum herstellen von koplanaren schichten aus duennen filmen
DE3339957A1 (de) * 1982-11-04 1984-07-12 Tokyo Shibaura Denki K.K., Kawasaki Verfahren zur herstellung eines halbleiterbauelementes

Also Published As

Publication number Publication date
GB1361214A (en) 1974-07-24
US3983022A (en) 1976-09-28
DE2164838C3 (de) 1980-12-18
FR2119930B1 (de) 1974-08-19
FR2119930A1 (de) 1972-08-11
DE2164838B2 (de) 1980-04-24

Similar Documents

Publication Publication Date Title
DE2164838C3 (de) Verfahren zum Aufbringen von planaren Schichten
DE2945533C2 (de) Verfahren zur Herstellung eines Verdrahtungssystems
DE10051890A1 (de) Halbleiterwaferteilungsverfahren
DE2636971A1 (de) Verfahren zum herstellen einer isolierenden schicht mit ebener oberflaeche auf einem substrat
DE2429026A1 (de) Verfahren zum kopieren von duennfilmmustern auf einem substrat und vorrichtung zur durchfuehrung des verfahrens
EP0905754B1 (de) Verfahren zum Planarisieren
EP0057254B1 (de) Verfahren zur Erzeugung von extremen Feinstrukturen
DE2024608C3 (de) Verfahren zum Ätzen der Oberfläche eines Gegenstandes
DE2432719B2 (de) Verfahren zum erzeugen von feinen strukturen aus aufdampfbaren materialien auf einer unterlage und anwendung des verfahrens
DE2556038C2 (de) Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate für sehr hohe Frequenzen
DE3102647A1 (de) Strukturierung von metalloxidmasken, insbesondere durch reaktives ionenstrahlaetzen
DE3034980A1 (de) Verfahren zur herstellung von verbundkoerpern
DE1589076B2 (de) Verfahren zum Herstellen von Halbleiteranordnungen
DE102007030020A1 (de) Verfahren zum Ausbilden einer Halbleiterstruktur mit einem Ausbilden von mindestens einer Seitenwandabstandshalterstruktur
DE102009028037A1 (de) Bauelement mit einer elektrischen Durchkontaktierung, Verfahren zur Herstellung eines Bauelementes und Bauelementsystem
DE2224468A1 (de) Verfahren zum aetzen von vorzugsweise glas- bzw. siliciumdioxydschichten
DE2944576A1 (de) Verfahren zur herstellung einer lochblende, etwa fuer eine elektronenstrahlbelichtungsvorrichtung
DE3424329A1 (de) Verfahren zum herstellen von masshaltigen titanstrukturen
EP0250611B1 (de) Verfahren zum Entfernen einer strukturierten Maskierungsschicht
DE10296550T5 (de) Verfahren zum Füllen eines Durchgangs oder einer Ausnehmung in einem Halbleitersubstrat
DE893147C (de) Verfahren und Apparat zur Tiefaetzung, vorzugsweise von Klischees
DE1803025A1 (de) Elektrisches Bauelement und Verfahren zu seiner Herstellung
DE2253001A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE1564849C3 (de) Verfahren zum Herstellen einer Schutzschicht auf einem Halbleiterkörper
DE2526382A1 (de) Kathodenzerstaeubungsverfahren zur herstellung geaetzter strukturen

Legal Events

Date Code Title Description
OD Request for examination
C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee