DE2360505A1 - Datenverarbeitungsanlage mit einer anordnung zur uebertragung von daten zwischen zwei funktionseinheiten - Google Patents

Datenverarbeitungsanlage mit einer anordnung zur uebertragung von daten zwischen zwei funktionseinheiten

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DE2360505A1
DE2360505A1 DE2360505A DE2360505A DE2360505A1 DE 2360505 A1 DE2360505 A1 DE 2360505A1 DE 2360505 A DE2360505 A DE 2360505A DE 2360505 A DE2360505 A DE 2360505A DE 2360505 A1 DE2360505 A1 DE 2360505A1
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DE2360505A
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Robert F Boehm
Donald W Van Bogelen
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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    • G06F11/1625—Error detection by comparing the output signals of redundant hardware in communications, e.g. transmission, interfaces

Description

Aktenzeichen der Anmelderin: FI 972 044
Datenverarbeitungsanlage mit einer Anordnung zur übertragung von Daten zwischen zwei Funktionseinheiten
Die Erfindung betrifft eine Datenverarbeitungsanlage mit einer Anordnung zur übertragung von Daten zwischen zwei Funktionseinheiten in beiden Richtungen, sowie ein Verfahren zum Betrieb dieser Datenverarbeitungsanlage.
Die Verwendung einer einzelnen Zweiweg-Mehrfachleitung für die übertragung von Daten zwischen Funktionseinheiten einer Datenverarbeitungsanlage hat verschiedene Vorteile: Erstens kann' wegen der begrenzten Anzahl von Eingabe- und.Ausgabeanschlüssen eine größere Anzahl Datenbits auf jeder einzelnen Speicherkarte untergebracht werden, wodurch Platz und zusätzliche Karten gespart werden. Außerdem kommt man mit der Hälfte der Leitungen aus, was wiederum Ersparnisse mit sich bringt und die Zuverlässigkeit erhöht» Das' Volumen der Speicherbaueinheit kann
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auf etwa die Hälfte vermindert werden.wodurch der Speicher mit dem Prozessor in einer Baueinheit vereinigt werden kann. Hierdurch kommt man wiederum mit der Hälfte von Sende- und Empfangsschaltun^en, an beiden Enden der Daten-!Mehrfachleitung aus ; statt je zweier Senderund Empfängerschaltungen für jede Einzelleitung braucht man nur noch zwei Schaltungen, die beide senden und empfangen können. Schliesslich benötigt man auch nur noch die halbe Anzahl von Torschaltungen.
Trotz dieser und anderer Vorteile der einzelnen Zweigweg-Mehrfaehdatenleitung hat sich diese Anordnung bei Datenverarbeitungsanlagen noch nicht allgemein durchgesetzt. Der Grund dafür mögen folgende Nachteile sein, die eine bekannt gewoi'dene Anordnung noch hatte : Erstens müssen, wenn die beiden Funktionseinheiten ein Prozessor und ein Speicher sind, während einer Schreiboperation die im Speicher einzuspeichernden Daten vom Proz°ssor auf der Uebertragungsleitimg so lange aufrecht erhalten werden, bis die Daten in de» adressierten Speicherzellen richtig eingeschrieben sind, wodurch der Prozessor aufgehalten wird, so dass sich seine Gesamtarbeitsgeschwindigkeit verschlechtert. Ausserdem müssen bei einer Leseoperation die Daten vom Speicher auf der Uebertragungslcitimg einige Zeit aufrechterhalten werden, bis der Prozessor sie annehmen kann, so dass auch der Speicher aufgehalten wird und sich seine Gesamtarbeiti;-geschwindigkeit verringert.
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6AD DRSGiNAL
Die Aufgabe der Erfindung besteht nun darin, für eine Anordnung zur Übertragung von Daten zwischen zwei Funktionseinheiten in beiden Richtungen eine Lösung anzugeben, bei der Geschwindigkeitsverluste des Prozessors weitgehend vermieden werden. Außerdem soll die Lösung zu einer Verringerung der Kosten und zur Erhöhung der Zuverlässigkeit der Anordnung beitragen.
Gelöst wird diese Aufgabe für eine Datenverarbeitungsanlage mit einer Anordnung zur Übertragung von Daten zwischen zwei Funktionseinheiten in beiden Richtungen, durch die in den Patentansprüchen angegebenen Merkmale.
Durch die vorstehend genannte Lösung werden eine Reihe von Vorteilen erzielt. Diese sind eine höhere Verärbeitungsgeschwindigkeit des Prozessors insofern, als übertragungsbedingte Wartezeiten vermieden werden, eine Verringerung der Kosten durch eine Verringerung der Anzahl von Speicherkarten sowie Sender- und Empfängerschaltkreise. Durch diese Verringerung wird außerdem auch die Zuverlässigkeit der Gesamtanordnung erhöht.
Ein Ausführungsbeispiel der Erfindung wird nun. anhand der Zeichnungen beschrieben.
Es zeigen:
Fig. 1 die Blockdarstellung einer erfindungsgemäßen
Anordnung;
Fig. 2 Einzelheiten der Anordnung gemäß Fig. 1.
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i^sif!©- cms
Fig. 1 zeigt ein Ausführungsbeispiel der Erfindung in Fprni einer digitalen Datenverarbeitungsanlage mit einer Speichereinheit 1, deren Ausgang mit dem Eingang einer Zweiweg-Halteschaltung 2 verbunden ist ; diese Zweiweg-Halteschaltung ist über eine Zweiweg-Mehrfachleitung 3 mit einer zentralen Verarbeitungseinheit (Prozessor) 4 verbunden. Der Ausgang der Zweiweg-Hakeschaltung 2 und das entsprechende Ende der Zweiweg-Mehrfachleitung 3 sind über den Puffer 5 mit dem Eingang der 'Speichereinheit 1 verbunden.
In Fig. 2 ist gezeigt, dass die Speichereinheit 1 eine Speicheranordnung C, eine Gruppe Bittreiberschaltungen 7, eine Gruppe Leseverstärker 8 und eine Speichersteuerschaltung 9 enthält. Die Bittreiber 7 geben Daten durch ein Kabel 10 in die Speicheranordnung G ein, und zwar nach Massgabe von Steuersignalen, die von der Speichersteuerung 9 über ein Kabel 11 an die Bittx'eiber gelangen. Die Leseverstärker 8 erhalten Daten aus der Spcicheranordnung 6 durch ein Kabel 3 2 und von den Bittreibern 7 durch ein Kabel J 2a, Die Funktion der Leseverstärker wird durch Steuersignale bestimmt, die über ein Kabel 13 von der Speichersteuerung kommen,
Die Zweiweg-Halteschaltung 2 enthält eine Mehrzahl von Haltegliedern 14. 14a, 14b, wobei für jede einzelne Bitleitung der Zweiweg-Mehrfachleitung je ein solches Halteglied vorgesehen ist ; d. h. also, dass für jedes Bit der bitparallel zu übertragenden Wörter (bzw. Gruppen) je eine Bitleituu;-*
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mit einem Halteglied vorgesehen ist. Die Halteglieder 14, 14a, 14b sind untereinander gleich. Deshalb ist nur ein Halteglied in. der Zeichnung genauer dargestellt, und es. wird im folgenden nur ein solches Halteglied in Einzelheiten beschrieben.
Das Halteglied 1.4 besteht aus einem ersten NOR-Glied 15, einem zweiten NOR-Glied 16, einem ODER-Glied 17, einem UND-Glied 18 und einem. Inverter (NICIIT-Glied) 19. Von der Speichersteuerschaltung 9 kommt eine Datensteuerleitung 20, die über die Leitungen 23, 23a, 23b mit den Inverlern 19 der Halteglieder 14, 14a, 14b verbunden ist. Die Datensteuerleitung 20 ist ausserdem über eine Leitung 21 mit dem Eingang 22 des NOR-Gliedes ,15 jedes Haltegliedes verbunden. Der Ausgang des NOR-Gliedes 15 ist über eine Leitung 24 mit dem Eingang 25 des NOR-Gliedes 16 und mit dem Eingang 26 des ODER-Gliedes 17 verbunden.
An die Ausgänge der Leseverstärker 8 ist ein Kabel 27-angeschlossen, das mehrere Leitungen 28, 28a, 28b enthält, deren jede mit dem zweiten Eingang 29 des NOR-Gliedes 16 in einem der Halteglieder 14, 14a, 14b verbunden ist. Jede der Leitungen 28, 28a, 28b ist auch mit dem zweiten Eingang 30 des ODER-Gliedes 17 im entsprechenden'Halteglied verbunden. Der Ausgang dieses ODER-Gliedes ist mit einem Eingang 31 des UND-Gliedes 18 verbunden, und der Ausgang des Inverters 19 ist mit dem anderen Eingang des UND-Gliedes 18 verbunden. Der Ausgang des ODEIi-
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i..7c -"..i.'-ί
Gliedes 16 ist durch eine Leitung 33 mit dem zweiten Eingang 34 des ODER-Gliedes 15 verbunden. Der Ausgang des UND-Gliedes-18 jedes der Halteglieder ist über eine Leitung 35 (35a, 35b) mit einem Verzweigungpunkt 36 (3 0a, 36b) verbunden.
Die Zwei weg-Mehrfachleitung 3 enthält mehrere Datenleitungen 37, 37a, '37b, die mit entsprechenden Verzweigungspunkten 3G, 36a, 3Gb verbunden sind. Mit diesen Verzweigungspunkten ist ausserdem eine Mehrzahl von Leitungen 38, 38a, 38b verbunden, die in einem Kabel 39 zusammengefasst sind, das zum Puffer 5 führt ; von dort erstreckt sich ein Kabel 39' zu den Bittreibern 7. Das Ende 40 des Kabels 39s stellt den Eingang siur Speichereinheit 1 dar, und das Ende 41 des Kabels 27 stellt den Ausgang .der Speicheroinheit 1 dar. Das Ende 42 des Kabels 39 stellt den Ausgang der Zweiweg-Halteschaltung 2 dar. Diese Schaltung hat ausserdem einen kombinierten Eingang/Ausgang, der durch das eine Ende 43 der· Zweiweg-Mehrfachleitung 3 dargestellt wird. Das andere Ende 44 dieser Zwelweg-Mehrfachlcitung stellt einen kombinierten Eingang/A us gang der zentralen Verarbeitungseinheit 4 dar. Der* Puffer 5 enthält mehrere nicht-invertier end ο Verstärker 45, 45a, 45b, deren jeder- das Signal von einer der Leitungen des Kabels 39 verstärkt.
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Lesen einer "1"
Die Operation LESEX EINER "]" wird im folgenden beschrieben. Wenn in der Speicheranordnung 6 eine bestimmte Speicherzelle, die gerade adressiert wird, eine "l" enthält, stellt der zugehörige Leseverstärker in der Gruppe 8 dies fest und gibt ein "!"-Signal über die Leitung 28 an den Eingang 29 des NOR-Gliedes 16 und an den FJi η gang 30 des ODER-Gliedes 17. Dann befindet sich Leitung 33 am Ausgang des ODER-Gliedes IG auf dem "θ"-Pegel, und Leitung 31 am ODER-Glied 17 ist auf dem "l"-Pegel. Die Datensteuerleitung 20 ist anfangs, auf dem "l"-Pegel, so dass der Ausgang vom NOR-Glied 15 und demzufolge auch der Eingang zum NOR-Glied 16 und der Eingang 26 zum ODER-Glied 17 auf dem 11O"-Pegel sind. Die Datensteuerleitung 20 geht dann auf den "O"-Pegel, so dass ein "0"-Signal an den Eingang 22 des NOR-Gliedes 15 angelegt wird,, wodurch dessen Ausgang den "!"-Pegel annimmt. Daraufhin gehen der Eingang 25 des NOR-Gliedes 16 und der Eingang 26 des ODER-Gliedes 17 auf den 11I"-Pegel. Das "0"-Signal, welches durch Leitung 23 zum Eingang des Inverters 19 gelangt, erscheint an dessen Ausgang und damit auch am Eingang 32 des UND-Gliedes 18 als "!"-Signal. Als Folge geht auch der Ausgang des UND-Gliedes 18 auf den "!"-Pegel. - -
Es sei jetzt angenommen, dass das Signal auf der Ausgangsleitung 28 des betrachteten Leseverstärkers der Gruppe 8 vom "l"-Pgel zum "0"-Pege3 übergeht. Dieser Vorgang hat keinen Einfluss auf das Signal dor Leitung am Ausgang des UXD-Gliedes 18 ; das Signal auf den Leitungen 35 und 37
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bleibt auf dem "!."-Pegel, um d.en gelesenen Binärwei't über die Zweiweg-Mehrfachleitung 3 zum Prozessor 4 zu übertragen, während die Speichereinheit 1 bereits für andere Operationen freigegeben wird. Auch der Ausgang-31 des ODER-Gliedes 17 bleibt auf dem "1"-Pegel, weil der Eingang 26 durch das NOR-Glied 15 auf dem "!"-Pegel gehalten wird. UND-Glied 18 behält seinen Zustand bei, und sein Ausgang sowie die Leitungen 35 und 37 bleiben auf dem "l"-Pegel, obwohl das Signal auf Leitung 28 vom Leseverstärker 8 auf den 'O"-Pegel gegangen ist. Deshalb ist die Speichereinheit 1 frei zur Durchführung anderer Operationen, während •? die Zweiweg-IIalteschaltung 2 das "!"-Signal auf der betreffenden Datenleitung 37 solange aufrecht erhält, wie der Prozessor 4 zur Aufnahme dieses Datenbits benötigt. Das "l"-Signal auf der Date-nleitung 37 bleibt bestehen, bis das Signal"auf der Datensteuerleitung 20 zur Beendigung dec Operations zyklus auf den "l"-Pegel geht. Bevor dies geschieht, kann die Speichereinheit bereits eine Anzahl weiterer Operationen durchgeführt haben. Auf diese Weise wird die Sp ei ehe reinheit 1 von der Aufgabe befreit, bei einer Leseoperation die Daten auf der Zweiweg-Mehrfachleitung 3 aufrecht zu erhalten. Das erbringt eine erhebliche Verbesserung dei* Arbeitsgeschwindigkeit der Speichereinheit 1. -
Hn"
Lesen einer 0
Im folgenden wird die Operation LESEN EINER "θ" beschrieben. Wenn einer der Leseverstärker 8 eine "0" in einer adressierten Speicherzelle feststellt, gibt er das 11O"-Signal auf die Leitung 28 und damit zum Eingang 29 des
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BAD
NOR-Gliedes 16 und zum Eingang 30 des ODER-Gliedes 17 . Zuerst ist die Datensteuerleitung auf dem "!"-Pegel, und damit auch der Eingang des NOR-Gliedes 15 ; dessen Ausgang und der Eingang 25 des NOR-Gliedes 16 sind dann auf dem "0lr-Pegcl, und der Ausgang vom NOR-Glied sowie der Eingang 34 zum NOR-Glied 15 nehmen den "!"-Pegel an. Das Signal auf der Datensteuerleitung 20 geht dann auf den "0"-Pegel, und damit auch der Eingang zum Inverter 19, sowie über Leitung 21 der Eingang zum NOR-Glied 15. Da nun beide Eingänge 26 und 30 des ODER-Gliedes auf dem "O'^Pegel sind, ist auch der Ausgang des ODER-Gliedes 18 auf dem "0"-Pegel, so dass dieser Signalwert über die Leitung 35 zur zugehörigen Datenleitung 37 der Zweiweg-Mehrfachleitung 3 gelangt.
Es ist weder bei einer Leseoperation noch bei einer Schreiboperation nötig, den gelesenen bzw. zu schreibenden Binärwert 11O" festzuhalten, und zwar deshalb, weil angenommen ist, dass auf der Zweiweg-Mehrfachleitung 3, den Ausgangsleitungen 28, 28a, 28b der Leseverstärker &, sowie auch in anderen Einheiten der Anlage der "θ"-Pegel dem Ruhezustand entspricht. Wenn nun beim Lesen einer "θ" die Speichereinheit freigegeben wird und zu anderen Operationen übergeht, bleibt die Leitung 28 auf dem "O"-Pegel, und zwar so lange, bis in einem der nächsten Ope rations zylden ein "l"-Bit gelesen wird. In analoger Weise bleibt, wenn der Prozessor 4 beim Schreiben einer "θ" freigegeben \Yird und zu anderen Operationen übergeht, die Datenleitung 37 auf dem "0"-Pegel (Ruhezustand), bis in einem der nächsten .
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Operationszyklen der Binärwort-11I" zum Schreiben übertragen wird.
Es ist selbstverständlich, dass die Zuordnung der Binärwerte "l" und "θ" zu den Signalpegeln vertauscht werden kann, so dass eine "0" VO]Ii betreffenden Halteglied festgehalten werden muss (während dann die "1" dem Ruhezustand entspricht).
Schreiben einer "1"
Es wird nun die Operation SCHREIBEN EINER "1" beschrieben. Der Prozessor (zentrale Verarbe'itungseinheit) 4 überträgt den Binärwert "1" über die Datenlcitung 37 der Zweiweg-Mehrfachleitung. 3 zum Verzweigungspui'ikt 36 ; von dort gelangt das Signal über die Leitung 38 des Kabels 39 zum betreffenden nicht-invertierend en Verstärker 45 des Puffers 5, Das verstärkte Signal wird dann durch das Kabel 39· zum zugeordneten Bittreiber der Gruppe 7 übertragen, und ausserdeni weiter durch eine Leitung des Kabels 12a zum zugehörigen Leseverstärker der Gruppe 8 ; von dort wird das Datenbit durch die Leitung 28 zum Eingang 29 des XOR-Gliedes 16 und zum Eingang 30 des ODER-Gliedes 17 übertragen. Der Binärwert 11I*1 wird dann im Halteglied 14 festgehalten in der gleichen Weise, wie es oben schon für die Operation LESEX EIXER "1" beschrieben wurde. Daraufhin braucht der Prozessor 4 den Datenwert auf der Zweiiveg-Mehrfachleitung 3 nicht mehr aufrecht zu erhalten und wird für andere Aufgaben freigegeben. Der Binärwei-t "1" wird in der Zweiweg-Halteschaltmig 14 so lange festgehalten, bis die Datensteuerleitimg den Pegs! SaI'ä annimmt und damit den Üpei-ationszyklus beendet.
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FT9-72-044 - 10 - ' BAD ÖRSGiNAL
Schreiben einer 11O"
Nunmehr wird die Operation SCHREIBEN EINER "θ" beschrieben. Der Prozessor 4 überträgt ein "O"~Datenbit über die Datenleitung 37 der Zweiweg-Mehrfachleitung 3 zum Verzweigungspunkt 36 ; von dort gelangt das Signal durch die Leitung 38 des Kabels 39 an den zugeordneten Verstärkcr 45 im Puffer 5 und dann durch das Kabel 391 zum zugeordneten Bittreiber der Gruppe 7. Von hier wird der Binärwert durch eine der Leitungen des Kabels 12a zum zugeordneten Leseverstärker der Gruppe 8 übertragen und von dort weiter über die Leitung 28. Das 11O11-Bit erscheint dann auf Leitung 35 am Ausgang des UND-Gliedes 18 in der gleichen Weise, wie dies schon oben bei der Operation LESEN EJXER "O" beschrieben vvu-rde. Das "o"-Bil wird ausserdem von dem betreffenden Bittreiber der Gruppe 7 durch eine der Leitungen des Kabels 10 in die adressierte Speicherzelle der Speicheranordnung 6 übertragen, wo es schliesslich gespeichert wird.
Fehlerprüfung
Während einer Schreiboperation erscheint der vom Prozessor 4 abgegebene und in die Speichereinheit 1 eingeschriebene Binärwert schliesslich auch wieder auf der Leitung 35 am Ausgang des UND-Gliedes 13. Der Binärwert · könnte dann über die Zweiweg-Mehrfachleitung 3 zum Prozessor 4 zurückübertragen werden, so dass dieser nachprüfen"kann, ob bei der Schreiboperation· Fehler aufgetreten sind.
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Claims (5)

  1. PATENTANSPRÜCHE
    Datenverarbeitungsanlage mit einer Anordnung zur Obertragung von Daten zwischen zwei Funktionseinheiten in beiden Richtungen, gekennzeichnet durch
    a) eine Zweiweg-Halteschaltung (2) , welche die Signalwerte für Daten noch festhält, wenn die die betreffenden Daten abgebende Funktionseinheit ihre diese Daten darstellenden Signale bereits verändert hat?
    b) eine Zweiweg-Mehrfachleitung (3), durch welche eine der beiden Funktionseinheiten (4) mit der Zweiweg-Halteschaltung verbunden ist, und auf der Datensignale in beiden Richtungen übertragen werden können;
    c) erste übertragungsmittel (5, 39, 39') zur übertragung von Datensignalen von der Zweiweg-Halteschaltung zur zweiten Funktionseinheit (1)? und
    d) zweite Übertragungsmittel (27, 41) zur übertragung von Datensignalen von der zweiten Funktionseinheit zur Zweiweg-Halteschaltung.
  2. 2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß in der Zweiweg-Ha.lteschaltung (2) für jedes von η binären Datensignalen, die jeweils parallel übertragen werden, ein bistabiles Halteglied (14) vorgesehen ist, das durch einen der beiden Datensignalwerte auf seinen einen stabilen Zustand gesetzt und durch ein Steuersignal in seinen anderen stabilen Zustand zurückgestellt werden kann.
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  3. 3. Datenverarbeitungsanlage nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die Ausgänge (35, 35a, 35b) der Halteglieder (14, 14a, 14b) mit der Zweiweg-Mehrfachleitung (3, 37, 37a, 37b) und den ersten Übertragungsmitteln (38, 38a, 38b, 39) verbunden sind,, und daß die Dateneingänge (28, 28a, 28b) der Halteglieder mit den zweiten Oberträgungsmitteln (27, 41) verbunden sind, so daß eine Schleife aus bistabilen Haltegliedern, ersten Übertragungsmitteln, zweiter Funktionseinheit (1) und zweiten Übertragungsmitteln besteht, von der die Zweiweg-Mehrfachleitung zur ersten Funktionseinheit (4) abzweigt.
  4. 4. Datenverarbeitungsanlage nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Funktionseinheit ein Prozessor (4) ist und daß die zweite Funktionseinheit eine Speichereinheit (1) ist.
  5. 5. Verfahren zum Betrieb der Datenverarbeitungsanlage nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nach dem Aufhören der von einer Funktions- ■ einheit (4) an ihrem Ausgang (44) abgegebenen Datensignalwerte, die infolge Zwischenspeicherns in der Zweiweg-Halteschaltung (2) und infolge Rückführung durch die Schleife am Eingang dieser Funktionseinheit (44) erscheinenden einmal hin- und zurückübertragenen Datensignalwerte auf ihre Übereinstimmung mit den ursprünglichen Datensignalwerten überprüft werden.
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    FI9-72-O44 - 13 -
    Leerseife
DE2360505A 1972-12-29 1973-12-05 Datenverarbeitungsanlage mit einer anordnung zur uebertragung von daten zwischen zwei funktionseinheiten Pending DE2360505A1 (de)

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