DE2362238A1 - Elektronische datenverarbeitungsanordnung - Google Patents

Description

Texas Instruments Incorporated
13500 North Central Expressway
Dallas, Texas, V.St.A.

Elektronische Datenverarbeitungsanordnung

Elektronische Rechner haben sich von Tischrechnern, in denen integrierte Schaltkreisbauelemente verwendet werden, zu Handrechnern entwickelt, in denen komplizierte logische MOS-Schaltungen auf einem oder auf mehreren in großem Maßstab integrierten MOS-PlättcheiiMOS/LSI-Chips) verwendet werden. Ein Rechner, der unter Verwendung eines einzigen MOS/LSI-Chips aufgebaut werden kann, ist in der Patentanmeldung P 22 35 340.3 beschrieben. Ein Rechner aus zwei MOS/LSI-Chips, die mit einer erweiterungsfähigen Speicheranordnung verwendet werden können und sequentiell adressierte Speicher sowie programmierbare Logikfelder für eine erhöhte Daten- und Programmspeicherkapazität aufweisen, ist in der Patentanmeldung P 22 64 060.4 beschrieben.

Da der Verbraucherbedarf nach Handrechnern mit mehr Punktiq- nen und komplizierteren Punktionen mit erhöhter Speicherkapazität zunimmt, hat die Forderung nach einem solchen System mit einer minimalen AnzäiL von Halbleiterchips mit jeweils eins r minimalen Anzahl von Anschlußstiften die größte

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Bedeutung erlangt. So enthält beispielsweise die Standard-MOS-Packung für LSI-Chips 28 Anschlußstifte, so daß es demgemäß höchst erwünscht ist, komplizierte Rechnerplättchen zu schaffen, die nur 28 Ausgangsstifte erfordern. Da Handrechner mit Batterieenergie arbeiten und Batterien nur eine begrenzte Lebensdauer haben, ist überdies von höchster Bedeutung, die Rechnerplättchen so zu schaffen, daß sie. einen mini- malen Energieverbrauch aufweisen.

Mit Hilfe der Erfindung wird eine Rechneranordnung geschaffen, bei der auf jedem von mehreren Chips Zyklus- und Teilzykluszeitsteuergeneratoren vorgesehen sind, von denen ein Zyklus- und Teilzyklusgenerator mit den Generatoren auf einem weiteren Chip synchronisiert ist. Die Synchronisierung wird dadurch bewirkt, daß eine Zustandsänderung auf einem Chip während einer Zykluszeit der Festlegung der Synchronisierung zugeordnet wird, wobei der tatsächliche Zustand der Bedingung an anderer Stelle in dem abhängigen Chip verwendet wird. Die Zustandsänderung wird als ein Bit in einem Kehrbit-Befehlssignal übertragen, bei dem andere Bits einen Programm-Festwertspeicher oder einen Konstanten-Festwertspeicher adressieren. Ein solches Mehrbit-Übertragungsschema ergibt den gewünschten minimalen Anschlußstiftbedarf und den minimalen Flächenbedarf.

Die Anordnung weist auch einen Programm-Festwertspeicher mit virtueller Masse und mit Vorladung und einen Konstanten-Festwertspeicher auf, wobei die "Vorladung durch die entsprechende Adressierungsschaltung zur Reduzierung der sonst benötigten Leitungen bewirkt wird. Der Programm-Festwertspeicher liefert das ausgewählte Befehlswort durch ein Verfahren der relativen Adressierung, bei dem der vorhergehende Festwertspeicherplatz in einem Volladdierer zur Bildung des nächsten Speicherplatzes um eine relative Zahl erhöht oder erniedrigt wird. Eine Verzweigungsmöglichkeit wird durch mehrere Adressenregister geschaffen, von denen eines eine um eins erhöhte Adresse oder die vorhergehende Adresse speichert, während das andere Register die Verzweigungsadressee nach der relativen Erhöhung oder Erniedrigung speichert. Wenn eine Verzweigungsbedingung während eines Vergleichsvorgangs.erfüllt wird, dann wird die Verzweigungsadresse verwendet. Einsparungen werden auf diese Weise

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dadurch "bewirkt, daß typischerweise eine geringere Anzahl von Bits zur Bestimmung der relativen Zahl "benötigt werden, als sonst zur Bestimmung des speziellen Speicherplatzes nötig sind. Das ausgewählte Befehlswort im Pestwertspeicher wird in ein Serienumsetzungsregister gelesen, das den Befehl zu einem Ausgangspuffer überträgt, der von dem Befehl gesteuert wird. Mehrere solcher Programm-Festwertspeicher und Serienumsetzer sind parallel geschaltet,und nur das Befehlswort am·ausgewählten Puffer wird für eine anschließende Decodierung zum Steuern des Systembetriebs in das Serienumsetzungsregister zurückgelesen. Ein solches System erlaubt eine erhöhte Programmspeicherung mit einem nur minimalen Software-Logistikbedarf.

Die Rechneranordnung enthält ein Austauschdaten-Speicherregister zusammen mit herkömmlichen Datenregistern. Das Austauchregister hat nur die Aufgabe, seine Daten mit einem weiteren Register zu tauschen, doch wird diese Eigenschaft auf Kosten eines minimalen Chipbedarfs erzielt, da eine Ausgabesteuerschaltung mit einem großen Chip-Platzbedarf nicht erforderlich ist. Ähnliche Vorteile ergeben sieh daraus, daß ein Unterprogrammregister zusammen mit einem Einbit-Tastaturregister vorgesehen wird. Das Unterprogrammregister hat nur die Aufgabe, den Inhalt des Tastaturregisters zu,speichern und zurückzuübertragen, doch -erspart dies die Wiedererstellung des Speicherplatzes im Programm-Festwertspeicher, zu dem eine Rückspeicherung nach der Ausführung eines Unterprogramms vorgenommen werden muß. Das Tastaturregister bewirkt die Speicherung und Serienumsetzung kodierter Zykluszeitdarstellungen und Tastaturmatrixdarstellungen zur Bestimmung eines Speicherplatzes im Programm-Pestwertspeicher. Infolge der Serienumse-tzung ist zur Übertragung der von einer Tastatureingabe erzeugten Adresse nur ein einziger Leiter erforderlich. Das System ist mit Hilfe einer Vergleichseinheit gegen eine Doppeltastatur eingabe geschützt.

Mit den Datenregistern ist ein bitparalleler, ziffernserieller Binäfaddierer mit voller Vorladung gekoppelt, der für die Rechenvorgänge gut geeignet ist, da er mit hoher Geschwindigkeit, mit niedrigem Energieverbrauch"und wegen seiner geringen

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I ό D ί. IJ B

Bauelementenzahl mit minimaler Chip-Benutzung arbeitet. Ein Ausgangsregister spricht auf Bits aus dem Befehlswort an, und es legt diese an den Addierer. Eine derartige Ausnutzung des Befehlswort als Dateninformation erspart eine Programmierung, die sonst zu ihrer Erzeugung erforderlich wäre.

Ein Ausftihrungsbeispiel der Erfindung ist in der Zeichnung dargestellt. Darin zeigen:

Pig. 1 Die Ansicht eines elektronischen tragbaren Rechners nach der Erfindung,

Pig. 2 ein vereinfachtes Blockschaltbild des Multichip-Rechners nach der Erfindung,

Fig. 3a und 3"b zusammengefaßte Blockschaltbilder des Arithmetiköhips nach der Erfindung,

Fig. 4 Ein zusammengesetztes Blockschaltbild des SCOM-Chips in dem elektronischen Rechner nach der Erfindung,

Pig. 5a bis 5e Darstellungen der Codierung des Befehlswortes bei dem Rechner nach der Erfindung,

Pig. 5f die Decodierung des EXTERNAL-Signals,

Pig· 5g die Pestwertspeicheradresse, wie sie im Adressenregister gespeichert 'ist,

Pig. 6a und 6b .Zeitdiagramme zur Veranschaulichung der Zeitsteuerung der verschiedenen Teile des Rechners nach der Erfindung ,

Fig. 7 eine Darstellung der Tastatureingabematrix,

Pig. 8a und 8b ein genaues Schaltbild des Addierers mit voller Vorladung und

Fig. 9a, 9b und 9c Einzelheiten der hier verwendeten Programmund Konstanten-Festwertspeicher.

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Figur 1 zeigt einen elektronischen tragbaren Rechner 1, der die Merkmale der hier zu "beschreibenden Erfindung aufweisen kann. Der Rechner 1 enthält eine Tastatur 2 und eine Anzeige In einer Ausführungsform besteht die Anzeige aus 14 Ziffern oder Zeichen, die jeweils von einer Gasentladungsröhre, einer Flüssigkristall-Anzeigeeinheit, einem Feld aus lichtemitierenden Dioden oder von anderen Anzeigeeinrichtungen gebildet sein können. Die Anzeige ist vorzugsweise unter einer Verwendung einer wissenschaftlichen Darstellungsweise ausgestattet, die die Anzeige von 10 kennzeichnenden Stellen gestattet. Gewöhnlich ist die Anzeige eine sogenannte 7-Segment- oder 8-Segment-Anzeige. wobei für jede Stelle ein Dezimalpunkt angezeigt werden kann. Der hier zu beschreibende Rechner ka.nn auch auf \7unsch eine gedruckte Anzeige unter Verwendung eines thermischen Druckverfahrens oder eines Trommeldruckverfahrens liefern. Die Tastatur 2 enthält Zifferntasten für die Ziffern 0 bis 9, eine : Dezimalpunkttaste und mehrere Funktionstasten für exponentielle, logarithmische und trigonometrische Funktionen. Die Funktionstasten für exponentielle und logarithmicehe Funktionen enthalten Tasten für X für die Quadratwurzel von X (^/x) ₉ für den Kehrwert von X (i/X), für e^x für den Logarithmus zur Basis TO von X (LOG) und für den natürlichen Logarithmus von X(In X). Die trigonometrischen Funktionen enthalten die Funktionen arcsinX, arccosX, arctanX, sinX, cosX, tanX,sinhX, coshX,tanhX,arcsinhX, arccoshX und arctanhX. Weitere Funktionstasten enthalten die Tasten für Speicherung (STO), für Abruf (ROL), für das Speichern bzw. Abrufen, einer Zahl in bzw. aus dem Speicherregister im SCOM-Chip. Die Taste für Exponenteingabe (EE) erlaubt die Exponenteingabe der in wissenschaftlicher Darstellung angezeigten Zahl. Eine (+/~)-Taste ist zum Ändern des Vorzeichens der angezeigten Zahl vorgesehen. Mit Hilfe einer Austauschtaste (X:Y) können der Operator und der Operand einer arithmetischen Funktion ausgetauscht werden. Auch herkömmlichere Tasten sind vorgesehen, nämlich die Gesamtlöschungstaste (C), die "Ein-, gabelöschtaste (CE) sowie die (+)_,(-)-, (x)-, (+)- und (=)-Tasten. Eine Summentaste (Σ) erlaubt die direkte Erhöhung einer im Speicherregister gespeicherten Zahl. Ferner gibt es eine Taste für X FAKULTÄT (X!) sowie eine Taste für eine UmwancUm-ig von Grad in Radiant oder, von Radiant in Grad (D/R) und einen

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Grad/Radiant-Schalter zum Einstellen des Rechners auf einen Betrieb in Grad oder in Radiant.

In Pig. 2 ist ein Funktionsblockschaltbild des Multi-Chip-Rechners nach der Erfindung dargestellt, das das arithmetische Chip und das SCOM-Chip (Abtast-und Festwertspeicher-Chip) zeigt, die unten noch genauer "beschrieben werden und die mit peripheren Chips verbunden sind, die die erweiterte Rechnerkapazität und Rechnerfähigkeit ergeben. Die Erfindung ist jedoch hauptsächlich auf das arithmetische Chip und auf das SCOM-Chip gerichtet, die von der gestrichelten Linie 15 umgeben sind; dieses Chip-Paar bildet ohne die peripheren Chips ein betriebsfähiges System. Das arithmetische Chip 10 erzeugt mehrere Steuersignale für das SCOM-Chip 12 für ein externes Festwertspeicher-Chip 13 (ROM-Chip), das eine Erhöhung der Befehlswortspeicherkapazität ergibt, für die externe Mufciregister-Chipgruppe 14, die eine externe Datenwortspeicherkapazität ergibt, für ein externes Programm!er-Chip 16, mit dessen Hilfe extern spezielle Unterprogramme im Rechner programmiert werden 'können, und für ein externes Drucler-Chip 18 zur Steuerung eines (nicht dargestellten) von ihm abhängigen Ausgangsdruckers. Die Ausgangsdrucker können in Anpassung an das Drucker-Chip 18 herkömmlich aufgebaut sein, doch sind sie vorzugsweise thermische Drucker oder Trommeldrucker.

Von dem arithmetischen Chip 10 werden folgende Steuersignale erzeugt:

Das Steuersignal "Extern" (EXT) zeigt an, daß das arithmetische Chip den SCOM-Speicher adressiert, und es zeigt ferner an, welcher Pestwertspeicher (der Konstanten-Speicher oder der Programm-Speicher) adressiert wird; ferner überträgt es mit multiplexierten Bits die Steuersignale HOLD und COND.

Das HOLD-Bit im Steuersignal EXT zeigt an, daß im normalen Ablauf des Festwertspeichers im SCOM-Chip eine Unterbrechung erwünscht ist, damit zusätzliche Ausführungen durch das System ermöglicht werden, ehe das nächste Befehlswort ausgeführt werden soll.

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Das Bedingungs-Bit COND im Steuersignal EXT zeigt an, daß ein Bedienungs-Flip-FLop gesetzti. worden ist, die den Zustand eines bestimmten Kennzeichens oder die Ergebnisse eines Kennzeichenvergleichs, anzeigt.

Das Steuersignal IDIE (IDLE) zeigt die Leerbedingung des Daten-Chips an, d.h. ob das Daten-Chip sich tatsächlich im Rechenbetrieb (nicht leer) oder im Anzeige- oder Abtastbetrieb (leer) befindet, und es bewirkt die Synchronisierung der Zeitsteuergeneratoren des SCOM-Chips mit den Zeitsteuergeneratoren des arithmetischen Chips.

Das Kennzeichen A (PLGA) ist das serielle Ausgangssignal des A-Kennzeiehenregisters im sequentiell adressierbaren Speicher (SAM) bei einer vom Steuersignal COND bestimmten Ausgabegeschwindigkeit. "· ' _.._."""

Das Kennzeichen B (PLGB) ist das serielle Ausgangssignal'des B-Kennzeichenregisters im sequentiell adressierbaren Speicher (SAM) des arithmetischen Chips oder das erste Bit B1 des Ausgangssignals des B-Registers.

Das Segment-Signal (SEGA-SEGG) ist das Datenausgangssignal des Datenregisters zur Betätigung der 7-Segment-Anzeige pro Ziffer zur Anzeige einer Ziffer von 0 bis 9 pro Stelle entsprechend den D-Zeiten.

Das Anzeigezeit-Signal (D-Zeit) enthält zeitgesteuerte Signale jeweils von der Dauer eines Befehlszyklus aus 16 S-Zeiten, wobei die D-Zeiten in I6er-Zyklen erzeugt werden, so daß die D-Zeiten von der bestimmten D-Zeit des vorhergehenden Zyklus abweichen.

Die Tastatur-Eingabesignale (K-Leiter) sind Signale von der Tastatur zur externen Befehlseingabe in das arithmetische

Chip. ' ' ;

Die Befehlswortsignale (IRG) geben das bestimmte Befehlswort . an, das aus 13 Bits (Iq bis I-jp^esteht und in einer bestimmten SCOM-Speichereinheit gespeichert ist.

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Das Besetztsignal(BUSY) repräsentiert den Zustand peripherer Chips, beispielsweise des Druckers, wenn beispielsweise für das Drucker-Chip 18 bestimmt ist, daß der Drucker besetzt ist oder nicht und einen weiteren Druckbefehl empfangen kann oder nicht.

Die Eingabe/Ausgabe-Signale (i/o) werden auf Datenleitern übertragen, die Datenbits aus einem der verschiedenen Datenregister und Datenspeicher im arithmetischen Chip, im SCOM-Chip und im 10-Register-Chip enthalten.

Nach Jig. 2 liefert das arithmetische Chip 10 Ausgangsdaten von den Registern B und/oder A und dem A-Kennzeichenregister zu den Segmenttreibern 17. Notwendige Informationen, die geliefert werden, sind: die Stellung des Kommas, die Stellung des Dezimalpunktes, tatsächliche anzuzeigende Datenergebnisse aus dem B- und/oder Α-Register und anzuzeigende Daten aus dem A-Kennzeichenregister. Die Segmenttreiber 17 enthalten herkömmliche Treiberschaltungen zur Betätigung der oben erwähnten Anzeige 3, die hier als eine Sieben-Segment-Anzeige und einem Dezimalpunkt pro Ziffer dargestellt ist, wobei pro D-Zeit eine Ziffer betätigt wird. Bei einer 16-stelligen Anzeige in wissenschaftlicher Darstellung mit einer Ansteuerung durch 16-D-Zeiten sind 14 Stellen in der Mantisse, 2 Stellen im Exponenten vorgesehen, wobei zwei Stellen als Anmerkungsstellen für die Mantisse und den Exponenten vorgesehen sind, die in nicht ausschließlicher Weise abgetastet werden.

Das SCOM-Chip liefert die D-Zeitsignale an Zifferntreiber 18 zum selektiven aufeinanderfolgenden Abtasten der Stellen d er Anzeige 3 und der Tastatur·. Die Abtastung der Anzeige ist im einzelnen genauer in der oben erwähnten USA-Patentanmeldung Serial Nr. 163 565 beschrieben. Die Abtastung mit Hilfe der D-Zeitsignale wird nachfolgend erläutert.

Das SCOM-Chip 12 arbeitet in Abhängigkeit von EXT- und -IDLE-Steuefsignalen, und es erzeugt in Abhängigkeit davon die D-Zeitsignale, das Befehlswort Iq-I₁₂ ^ikg ^d Daten aus dem Konstanten-Pestwertspeicher an den I/O-Leitern, die alle

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. ψ.

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zum arithmetischen Chip zurückübertragen werden.

Das dargestellte Festwertspeicher-Chip 13 ist ein Chip einer erweiterungsfähigen Gruppe peripherer Chips, die eine erweiterte Rechenfähigkeit ermöglichen. Das Festwertspeicher-Chip liefert in Abhängigkeit von den EXT- und IDLE- Befehlssignalen aus dem arithmetischen Chip eine Kapazität von zusätzlichen 1024 Befehlswörtern pro zusätzliches Festwertspeicher-Chip.

Das Multiregister-Chip 14 ist eine weitere Gruppe peripherer Chips, das eine erweiterte Datenspeicherkapazität bis zu 10 Registern für den hier zu beschreibenden Rechner ergibt. Das Multiregister-Chip liefert in Abhängigkeit von A-Kennzeichenregister-, IDLE- und I/O-Befehlssignalen aus dem arithmetischen Chip Abrufdaten über die i/O-Leiter eine Rückführung zum arithmetischen Chip.

Das Drucker-Chip 18 druckt in Abhängigkeit von dem l/0-Befehlssignal und den EXT- und IDLE-Befehlsslgnalen aus dem arithmetischen Chip die Daten auf den l/0-I-.eitern. Wenn ein Anschlagdrucker-Chip verwendet wird, wird das A-Kennzeichensignal aus dem arithmetischen Chip angewendet.

Zur Minimalisierung der Anschlußstiftzahl des arithmetischen Chips und des SCOM-Chips und zur maximalen Ausnutzung der Siliziumfläche enthalten beide Chips eigene Zeitsteuergeneratoren zur Erzeugung von S- und D-Zeitsignalen, wobei der Zeitsteuergenerator auf dem SCOM-Chip zur Synchronisierung von dem arithmetischen Chip abhängt. Anstatt eigene Signale auf eigenen Leitern zwischen den Chips für verschiedene Zustände des arithmetischen Chips, etwa Kennzeichen- und Synchronisie-rungssignale, vorzusehen, wie es bisher bei früheren Multichip-Rechnern der Fall war, arbeitet der hier zu beschreibende, mit zwei Chips versehene Rechner mit einem multiplexierten Befehlssignal vom arithmetischen Chip zum SCOM-Chip, bei dem jedes Bit einer Teilmenge von Bits im Befehlswort den bestimmten zu übertragenden Zustand repräsentiert. So überträgt beis'piels-

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- ίο -

weise das dem SCOM-Chip mitgeteilte EXT-Signal ein PREG-Signal (Programmregistersignal), dessen S^-Bit anzeigt, daß das SCOM-Chip adressiert ist; ferner überträgt es ein zweites Signal beim zweiten Bit S₁ zur Anzeige des COND-Zustandes, und es überträgt beim dritten Bit Sp den HOLD-Zustand, der anzeigt, daß das Festwert'speicheradressenregister nicht- erhöht werden soll. Bisher waren für die Übertragung dieser Information drei getrennte Signale und drei Ansohlußstifte erforderlich. Das arithmetische Chip 10 und das SCOM-Chip 12 ergeben ein im G-rundbetrieb arbeitendes Rechnersystem,und die zwei Chips bilden ein G-rundsystem, das die Hinzufügung peripherer Speicher- und Ausgabe-Chips vorsieht, die vorzugsweise unier Anwendung neuartiger Adressierungsverfahren zur Minimalisierung der Anschlußstiftzahl in MOS/LSI-Technik ausgeführt sind.

In den Figuren 3a, 3b und 4 ist ein genaues Funktionsblockschaltbild des arithmetischen Chips und' des SCOM-Chips von Pig. 2 dargestellt. Eine genaue Beschreibung der Festwertspeicher mit virtueller Masse und mit Vorladung sowie des Rechenwerks mit Vorladung folgt anschließend; die anderen Punkt ions blöcke liegen im Vermögen des Fachmanns,· insbesondere vd auf die USA-Patentanmeldung Serial Nr. 360 984 vom 16. Mai 1973 Bezug genommen. - Es ist zu erkennen, dass in den Blockschaltbildern von Pig. 3a, 3b und 4 eine durch einen einzigen Leiter dargestellte Verbindung tatsäclilicb, mehrere Hardware-Verbindungen darstellen kann; zur Vereinfachung der Darstellung kann ein einziger Leiter für mehrere unterschiedliche Punktionen angegeben sein. Der hier beschriebene Rechner enthält auf dem SCOM-Chip einen Hauptprogramm-Pestwertspeicher 20, der in Abhängigkeit von Decodier- und Schalteinrichtungen 21 bzw.22 arbeitet, die an den Pestwertspeicher in selektiver Weise ein Adressenwort im Adressenregister 23 ankoppeln, damit gesteuert wird, welcher Pestwertspeicherplatz adressiert wird. Ein Halterregister 24 erzeugt zusammen mit einer Eins-Additionsschaltung 25 in selektiver Weise eine neue Pestwertspeicheradresse im Adressenregister 23, wenn ein Verzweigungsbefehlswort ausgeführt worden ist. Wie anachließend erörtert wird, wird eine Verzweigung unter Anwendung einer Relativtechnik ausgeführt, bei der anstelle der herkömmlichen Belegung einer vollständig

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neuen Adresse die alte Adresse durch einen relativen nummerischen Betrag zur Erzeugung der neuen Adresse positiv oder negativ erhöht wird.

Ein Befehlsregister 26 speichert in Abhängigkeit von den AusgangsSignalen des Festwertspeichers 20 das Befehlswort I₀ bis I^o» das parallel in das Befehlsregister 26 eintritt. Danach wird das Befehlswort dem arithmetischen Chip über den vom Festwertspeicher 20 gesteuerten Ausgangspuffer 27 seriell übermittelt. Eine von einem programmierbaren Logigfeld (TLA) gebildete Decodiervorrichtung 28 liefert in Abhängigkeit vom Befehlsregister 26 nach der Befehlswortübertragung durch den Ausgangspuffer 27 und der Wiedereingabe des Befehlsworts Speicher- und Abruf-Befehle über die i/O-Steuerschaltung 31 an die Register F und G 29 bzw. 30 und an den Konstanten-Festwertspeicher 35.

Nachdem das Befehlswort den Ausgangspuffer 27 zur Übertiagung zum arithmetischen Chip verläßt, wird es außerdem zum Addierer 32 und zur Verzweigungsvergleichs schaltung 33 übertragen, wo diese Verzweigungsvergleichsschaltung'dann, wenn das Bit I₁₂ des Befehlsworts eine auszuführende Verzweigung anzeigt, das Halteregister 24 für die Aufnahme eines neuen Befehlsworts aus dem Addierer 32 freigibt, der ein positives oder ein negatives Inkrement zu dem vom Adressenregister 23 erhaltenen Adressenspeicherwert zur Erzeugung der neuen Adresse addiert.

Das Konstantenadressierungsregister 34- adressiert in Abhängigkeit von einem EXT-Befehlssignal aus dem arithmetischen Chip eine Konstante im Konstanten-Festwertspeicher 35» der bis zu iechzehnstellige Konstantenwörter zu je 4 Bits liefert. Die Abrufschaltung 36 koppelt das Konstantenadressierungsregister 36 an den Adressendecodierer 37 des Konstanten-Festwertspeichers 35. ■ ---■-■

Ferner sind auf dem S C OM-Chi ρ ein S-Zähler 38 und ein D-Abtastgenerator 39 zur Erzeugung von S- und D-Zeitsteuersignalen dieses Rechners angebracht; die D-Zeitsteuersignale Dq bis D₁₅ werden an die Zifferntreiber und an die Tastatur nach Fig. 2 abgegeben. Beide Generatoren werden mit Hilfe eines Befehls

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aus dem arithmetischen Chip synchronisiert, der wiederum mit den D- und S-Zeitsteuersignalen auf dem arithmetischen Chip synchronisiert ist.

Das arithmetische Chip von Fig. 3a und 3b arbeitet allgemein in Abhängigkeit von dem Befehlswort IRG vom SCOM-Chip und von externen Eingaben durch die Bedienungsperson über die Tastatur sowie von anderen periphären Chips zur Ausführung des bestimmten Befehlsworts und zur Durchführung der angezeigten Rechenoperation. Die Hauptdatenregister des hier beschriebenen Rechners sind die Register A bis E 50a bis 5Oe. Sie sind in Form eines sequentiell adressierten Speichers (SAM) verwirklicht, der von einem Kommutator 51 angesteuert ist, der auch eine Push-Pull-Matrix 52 zur Erzeugung von Zeitsteuersignalen ansteuert. In Form eines sequentiell adressierten Speichers sind auch 4 Register mit einer Kapazität von jeweils einem Bit ausgeführt, die als Kennzeichenregister, nämlich als A-Kennzeichenregister 53 a und als B-Kennzeichenregister 53 b, als Tastaturregister 54, als Mehrzweckregister und als Unterprogrammregister 55 ausgenützt werden. Es ist zu erkennen, das der Ausdruck "Register" hier zwar als Beschreibung für die Ausführung in Form des sequentiell adressierten Speichers verwendet ist, doch ist dies nur eine Beschreibung in Form eines "schwarzen Kastens", da intern keine tatsächliche Datenverschiebung stattfindet. Demgemäß sind die sequentiell adressier ten SAM-Spex herelemente keine"Schieberegister" im wörtlichen Sinne. Daten im Register A bis E werden gemäß der nachfolgenden Beschreibung von der Addierschaltung 55 unter der Steuerung durch Wählgatter 56, eine Rechenwerksteuereinheit 57, einen Übertrag/Borgen-Generator- und BCD-Korrektursteuereinheit sowie eine BCD-Korrektureinheit 61 betätigt.

Wählgatter"62 steuern den Austausch und den Umlauf der Register A bis E. Der Rechner zeigt das Ergebnis dadurch an, daß die Inhalte der Register B und/oder A, vorzugsweise der Inhalt des Registers A und der Inhalt des A-Kennzeichenregisters zur Ansteuerung des als programmierbares Logikfeld (PLA) ausgeführten Segmentdecodierers 63 ausgegeben wird, der die in Fig. 2 angegebene Ausgangssignalanzeige ergibt. Eine Nullunterdrückungsschaltung 64 ergibt die Unterdrückung

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vorangehender Nullen, so daß nur die höchstwertige, von Hull abweichende Ziffer als erste Ziffer angezeigt wird.

Ein fünftes Register mit einer Kapazität von einem Bit, nämlich das Register 5 mit der Dauer von 4 Ziffern ist ein Mehrzweckregister, das in Abhängigkeit vom Ausgangssignal des Addierers 55 zu den Eingabe/Ausgabe- Leitern und in.Abhängigkeit vom Befehlswort von dem als programmierbares Logikfeld ausgeführten Kennzeichendecodierer 72 gesteuert von der Steuereinheit 66 für das Register 5 arbeitet. Die Steuereinheit 66 liefert in Abhängigkeit einer decodierten Befehlsinformation Daten- und'Steuersignale an das Register 5. Ein Merkmal der Erfindung ist die Anordnung, die die Eingabe von vier Bits des Befehlsworts in das Register 5 bei Empfang des Befehls "NUM—»· R 5". Da das Register 5 mit den Hauptregistern des sequentiell adressierten Speichers (SAM) und mit dem Rechenwerk (ALU) verbunden ist, kann eine solche Teilmenge des Befehlsworts als Daten für die Ausführung verwendet werden. Diese Eigenschaft erleichtert die Erstellung der Software aus Daten, wie sie bei verschiedenen Unterprogrammen erforderlich ist. Die Push-Pull-Matrix 52 liefert eine Zeitsteuerinformation an den D-Zeitsteuersignalgenerator 67, der von einem Ringzähler (Ringtail-counter) zur Erzeugung eines D-Zeitsignals oder Befehlszyklus aus 16 S-Zeitsignalen gebildet ist. Der Generator 67 zählt zyklisch von 15 bis Null zurück und er veranlaßt die D-Zeiten aufeinanderfolgend abweichend zu erscheinen. Die D/S-Test- und Kennzeichenmaskenvergleichseinheit 68 erzeugt in Abhängigkeit von S- und D-ZeitSignalen Synchronisierungsimpulse bzw. Maskierungssignale für Kennzeichenoperationen und zum Setzen der Bedingungsschaltung 80. Der Wartesignalgenerator 69 erzeugt inAbhängigkeit vom D-Zeitsteuersignalgenerator und von einem decodierten Befehlswort aus dem Decodierer 72 einen-Wartebefehl für einen Codierer 77 zur Steuerung der Tastaturabtästung.

Die Dezimalpunkt/D-Vergleichseinheit 71 erzeugt in Abhängigkeit von D-Zeitsteuersignalen und vom Register 5 (65) einen Dezimalpunkt an der richtigen zeitlichen Lage, und sie bewirkt die Beendigung der Null-Unterdrückung.

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JH

Die Decodierung der Befehlswörter aus dem SCOM-Chip erfolgt lokal aus dem arithmetischen Chip. Das bedeutet, daß die , Befehlswörter zunächst von dem von einem programmierbaren Logikfeld gebildeten Maskendecodierer 83 decodiert, damit Maskensignale für das Rechenwerk zur Übertragung einer Information wie Dezimalpunktsteile, Mantisse und Exponentenetelle übertragen werden. Das Befehlswort wird dann zur D/S-Kennzeichenmaskenvergleichseinheit 68 und zur Kennzeichendecodiermatrix 72 übertragen, die die Eingabe und die Ausgabe der Kennzeichenregister 53a und 53b über die Kennzeicheneingabe/Ausgäbe-Steuereinheit 73 steuert. Das Befehlswort wird vom Maskendecodierer 83 auch zur R-Deeodiermatrix 73 und dann zur Sigma-Decodiermatrix 74 zur Steuerung der Wählgatter 56 und 62 für die Auswahl und den Betrieb der Register übertragen.

Durch Anwendung einer lokalen Decodierung wird die Zeitsteuerung des Rechners vereinfacht, und es ergeben sich, beträchtliche Einsparungen an Siliziumfläche durch Verringerung der Länge der Leiterdrähte von Teilsystem zu Teilsystem. In früheren Systemen erforderte eine zentralisierte Decodierung die Verteilung des decodierten Befehls über alle Teile des Chips.

Im arithmetischen Chip werden Eingangssignale von außen von einem Tastaturbediener durch die Tastatur 11 über K-Leiter zu einem von einem programmierbaren Logikfeld gebildeten Codierer 75 eingegeben. Ein eigener Tastaturbetätigungsbefehl zur Hardware-Löschungsschaltung 76 erzeugt eigene Befehle zur Auslösung und Rückstellung des Rechners beim Einschalten der Batterie. Der Codierer 75 liefert an den Codierer 77 und an die K-Vergleichseinheit 78 codierte K-Leiter-Informationen. Der Codierer 77 versorgt die Steuereinheit 79 für die Tastaturregister und die Unterprogrammregister zur Eingabe in das Tastaturregister 54 selektiv in serieller Form D-Zeit- und K-Koordinatensignale. Mit Hilfe der K-Vergleichseinheit 78 kann bestimmt werden, daß ein bestimmter K-Leiter nicht betätigt war, und es kann andererseits mittels eines EIiminierungsvorgangs bestimmt werden, welcher K-Leiter betätigt war. Diese Information kann zu einer Bedingungsschaltung 80

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übertragen werden, die eine vielseitige Sperrschaltung ist, die auf mehrere Punktionen-unter Erzeugung von Zustandssignalen für' verschiedene Bedingungen zu vorgewählten Zeiten anspricht. Das Leer-Flip-Flop 81 spricht auf den Kennzeiehendecodierer 72 an, und es gibt an die Anzeigesteuereinheiten eine Information darüber an, daß der Rechner sich.in einem Betriebszustand ohne Rechenvorgang befindet oder nicht, damit die Anzeige entsprechend leergetastet wird. Wie angegeben, wird diese Information auch der Leeranschlußklemme zur Übertragung zum SCOM-Chip übertragen, damit die dort befindlichen S- und D-Generatoren synchronisiert werden.

Ein weiteres wichtiges Merkmal des hier beschrie benen Rechners ist ein zur Reduzierung des Energieverbrauchs in den Chips angewendetes Verfahren, bei dem für die Decodierschaltungen Verarmungslastvorrichtungen verwendet werden. Das bedeutet, daß die Decodierschaltungen, beispielsweise die Decodierer 28, 72, 73, 74 und 82,als i-n der Technik bekannte programmierbare Logikfelder ausgeführt sind, bei denen als Lastvorriehtungen im Verarmungsbetrieb arbeitende MOS-Elemente verwendet werden. Zur Erzielung optimaler Werte des Energieverbrauchs werden die Lasten periodisch nach Bedarf getacktet,so daß sie nur ^: Energie verbrauchen, wenn sie während des Zyklus benötigt werden. Das bedeutet, daß eine beträchtliche Energieerniedrigung erzielt wird, in dem die Aktivierung der Lasten und damit die ■ Energieentnahme nur während des Teils des Zyklus erfolgen, vfeian. ein Ausgangs signal· erforderlich ist. Die Lasten 256 sind herkömmliche P-Kanal-MOS-Lastbauelemente vom Verarmungstyp, die in der Technik bekannt sind, doch bei Rechnern bisher nicht verwendet wurden. Die Lasten 256 vom Verarmungstyp' werden unter Verwendung bekannter Ionen im Plantationsverfahten verwirklicht. Wie in Bezug auf die R-Decodiermatrix 73 noch zu erkennen ist, können die Lasten auch so getacktet werden, daß sie hur während einer bestimmten S-Zeit in Betrieb sind, damit sich ein optimaler Energieverbrauchszustand ergibt. Bei früheren Verfahren wurde zur Reduzierung des Energieverbrauchs in programmierbaren Logikfeldern ohne Lastvorriehtungen vom Verarmungstyp die V^-ry-Versorgungs energie direkt an das PeId angelegt, was die Verwendung zusätzlicher Bauelemente

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erforderlich machte und einen weniger günstigen Energieverbrauchs zustand ergab.

Zum "besseren Verständnis der neuartigen, nützlichen und nicht offensichtlichen Merkmale des erfindungsgemäßen Rechners erfolgt nun eine genauere Beschreibung des Funktionszusammenhanges der oben erwähnten Schaltungseinheiten.

Der Programm-Festwertspeicher 20 enthält einen neuartigen 13x1024-Festwertspeicher zum Speichern des leitprogrammes; er weist die vorteilhaften Merkmale der virtuellen Masse, eines neuartigen Vorladungsverfahrens und eines neuartigen Anordnungsmusters zur Verringerung der Zahl der Masseleiter auf. Durch Ausführung des Programmspeichers als Pestwertspeicher mit virtueller Masse werden eine beträchtliche Energieerniedrigung und eine wirtschaftliche Ausnutzung der Siliziumfläche erzielt.

Eine Anordnung mit virtueller Masseanlegung erfordert nur einen V_oc;-

oder Masseleiter, pro Befehlsbit-Paar. Das bedeutet, daß die Ausgangsleiter die entsprechenden Bits aus dem Befehlswort Iq bis I₁₂ aus dem Programm-Festwertspeicher 20 in das Befehlsregister 26 eingeben. In den Fig. 9A und 9B sind jeweils zwei Ausgangsleiter 473 für acht Spaltenleiter 474 verantwortlich, die über in Serie geschaltete Decodiertransisto-.ren 486 bis 488 selektiv miteinander gekoppelt und ferner über einen aufgeteilten V^o-Leiter 475 anstelle des sonst üblichen einen V_s„-Ieiters pro Spaltengruppe gekoppelt sind. Dies ergibt eine beträchtliche Erhöhung der Packungsdichte.

Die Speicherzelle 484 und die Technik des virtuellen Masseanlegens sind allgemein bekannt. Es wird jedoch eine neuartige Vorladungstechnik angewendet. Zur Zeit S1 bis P1 sind alle Leiter der Eingangsadressierungsschaltung 22 über den Leiter 479 auf die Spannung V₃₃ entladen. Dadurch gelangen an die Decodierschaltung auf dem Leiter 492 logische Nullen, damit alle Spalten der Speichermatrix an die Ausgangsleiter 473 angekoppelt werden, so daß alle Spaltenleiter und auch alle Ausgangsleiter zur Zeit S1j2f1 über das Gatter 477 vorge-

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laden werden. Me Spannung V₃₃ wird bei 476 vom Vgg-Leiter abgetrennt, was ein Kurzschließen der Vorladungsspannung verhindert. Tatsächlich wird der Speicher über seine Decodi-erungi adressierschaltung vorgeladen. ·

Nachdem alle Spalten vorgeladen worden sind, werden zur Zeit S1J#2 die Adressen von AO bis A9 in die Torschaltung eingegeben, und zur- Zeit S1P2 werden in die entsprechende Decodierschaltung zur Auswahl des gewünschten.Spaltenleiters 474 Ziffern eingelesen und zum Ausgangsleiter 473 sowie zum Vgg-Leiter gekoppelt. Die AO bis A6-Bits am Leiter 425 wählen dann den gewünschten Zeilenleiter 489 aus, sodaß aus dem Hauptprogramm-Festwertspeicher nur eine Zelle pro Ziffer gelesen und an die Ausgangsleiter 473 gel'egt wird.

Auf diese Weise wird ein Pestwertspeicher mit hoher Packungsdichte und niedrigem Energieverbrauch geschaffen, in dem bis zu 1024 Befehlswörter gespeichert werden können. Pro Befehlswortziffernpaar wird nur ein V„„-Leiter benötigt, so daß der Bedarf an Siliziumfläche für die Masseleiter miiiimalisiert und die Packungsdichte maximalisiert werden. Das Vorladungsverfahren unter Verwendung geschalteter V-^j,- und V₀,^-Signale erlaubt einen äußerst schnellen Pestwertspeicherbetrieb. Das Einfügen von Bits in das Befehlswort zur Angabe, welcher Pestwertspeicher des Systems adressiert worden ist, ergibt die Möglichkeit zur Parallelschaltung mehrerer Pestwertspeicher und zur Auswahl nur eines Befehlsworts aus einer größeren Anzahl zur Ausführung durch den Rechner.

Die Befehlswörter I_n bis I₁„ werden wortweise bitparallel aus dem Festwertspeicher 20 gelesen und in das Befehlsregister 26 eingegeben, das als Parallel-Serien-Umsetzer für eine seriell·= Übertragung des Befehlsworts zum arithmetischen Chip über den Puffer 27 auf dem IRG-Leiter .arbeitet. Der Puffer 27 wird vom Pestwertspeicher 20 über den Chipauswahlleiter (CS-Leiter)

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gesteuert, der anzeigt, daß der bestimmte Pestwertspeicher 20 tatsächlich adressiert worden ist, so daß das Lesen des Befehlsworts aus dem Befehlsregister 26 zur Übertragung zum Daten-Chip erlaubt wird. Sonst würde ein Befehlswort aus einem anderen Festwertspeicher auf einem anderen Chip, beispielsweise dem ROM-Chip, unter der Steuerung durch den zugehörigen CS-Leiter übertragen werden. Wenn der Puffer 27 vom Chipauswahlleiter freigegeben worden ist, wird das Befehlswort auf dem IRG--Leiter zum Daten-Chip übertragen, und es wird dann für eine anschließende Decodierung durch den Decodierer 28 wieder in das Befehlsregister 26 eingegeben. Eine solche Wiedereingabe und anschließende Decodierung ist ein Merkmal der Erfindung, wodurch die Verwendung des Registers 26 für mehrere Punktionen, nämlich zuerst als Parallel-Serienumsetzer des Befehlsworts und dann als Register zum Decodieren des Befehlsworts zu einer Verringerung des Bauelementen- und Softwarebedarfs führt. Da der Rechner nach der Erfindung bis zu acht SCOM- oder ROM-Chips oder eine beliebige Kombination dieser Chips aufnehmen kann, ermöglicht die Wiedereingabe und die nachfolgende Decodierung, daß bis zu acht ROM/SCOM-Speicher am Puffer-27 parallel in das Zwei-Chip-System gekoppelt werden können, wobei ein minimaler Steuer- und Zeitsteuerbedarf gegeben ist.

Auf dem arithmetischen Chip werden die Befehlswörter aus dem !Festwertspeicher 20 in mehreren Decodierern, nämlich dem Maskendecodierer 73 und dem Sigmadecodierer 74- an Ort und Stelle decodiert; die Arbeitsv/eise dieser Decodierer wird anschließend erörtert. Daten werden in Registern-50 gespeichert, die sequentiell adressierte Direktzugriffsspeicher sind, die als fünf 16-stellige Daten-Register organisiert sind. Das Emil-Register 54c, das ebenso wie die Register A bis D in Form eines sequentiell adressierten Speichers ausgebildet ist, hat keine direkten Ausgangsanschlüsse; es bewirkt nur das Austauschen seiner Daten mit den Daten im A-Register.

Solche begrenzte Punktionen sind jedoch für die Einsparung von Software-Befehlen und des Hardware-Bedarfs bei der Erhöhung des Zugriffs auf das Rechenwerk des Rechners äußeret

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nützlich. Durch Einfügen eines fünften Registers, das die Fähigkeit hat, seinen Inhalt mit dem eines der direkt mit .dem Rechenwerk verbundenen Register ' zu tauschen, arbeitet "beispielsweise der Addierer in wirksamer Weise in Abhängigkeit von einem eigenen Register, ohne dass eine hardwaremäßige direkte Verbindung mit dem Rechenwerk erforderlich ist. Das bedeutet, daß bei der Speicherung eines fünften Datenworts im E-Register der Addierer nicht nur in Abhängigkeit von den Registern A, B, C und D arbeitet, sondern daß nach Beendigung der Operation mit dem Datenwort im Register A der Inhalt des Registers E mit dem Inhalt des Registers A vertauscht und vom Addierer 55 verarbeitet werden kann. Der hier beschriebene Rechner weist also das Merkmal auf, daß ein Addierer mit N- Eingängen in Abhängigkeit von H+1-Registern arbeitet, wobei die Hinzufügung eines solchen Registers ein wichtiges Merkmal der Erfindung ist.

Das Kennzeichenregister 53, das Tastaturregister 54 und das ■ Unterprogrammregister 55 sind 16-stellige 1-Bit-Register, die in Form eines sequentiell adressierten Speichers ausgeführt sind, bei dem jede Ziffernstelle zur Erzielung einer optimalen Nützlichkeit einzeln programmiert werden kann. Das Tastaturregister hat in erster Linie die Funktion, codierte Steuersignale von der Tastatur zur eventuellen Unterbrechung und Steuerung des Hauptprogrammfestwertspeichers 20- auf dem SCOM-Ghip 12 zu empfangen.

Ein solches Tastaturregister, das in Form eines sequentiell adressierten Speichers (SAM) ausgeführt ist, und die anderen logischen Schaltungen, die die entsprechenden Steuerbits zu den. Zeiten Sq bis S liefern, stellen wichtige Merkmale der Erfindung dar, die eine flexible Verbindung mit anderen Chips des Rechners mit einem minimalen Bedarf an .-.Anschluß st if ten und bei maximaler 'Ausnutzung der Siliziumfläche erlauben.

Das Unterprogrammregister hat ebenso wie das Register E keinen direkten externen Ausgang; seine Punktion ist vielmehr auf einen Austausch mit dem Inhalt des Tastaturregisters beschränkt und es arbeitet in.erster Linie als Speicher zum Speichern einer Pro-

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grammadresse während eines Sprungbefehls., damit festgehalten wird, zu welchem Speicherplatz das Steuersignal nach der Ausführung des Unterprogramms zurückkehren soll« Alle Operationen an den in die Register 50 eingegebenen Daten werden in einem Rechenwerk auf dem arithmetischen Chip ausgeführt, das ein bitparalleles ziffernserielles Rechenwerk ist, und einen neuartigen Übertrag-Weiterleitungs-Binäraddierer 55 mit voller

Vorladung aufweist. Der neuartige Binäraddierer macht von bi

direktionalen IGFET-Schaltern zum Schalten von IGFET-Stromquellen Gebrauch, damit ein Binäraddierer antsteht, der besonders für eine Ausführung im MOS-Technik allgemein und für die Verwendung in Rechenwerken eines Rechners im besonderen geeignet ist. Me üblicherweise in den Eingangs- und Ausgangsschaltungen verwendeten Antivalenz-Schaltungen wurden dadurch beseitigt, daß sie in die Addierlogik selbst zur Verringerung der erforderlichen Schaltungsgröße aufgenommen wurden.

Übertrags-Weiterleitungs-Addierer sind allgemein bekannt, wie in der USA-Patentanmeldung Serial Nr. 176 667 angegeben ist, in der ein Rechenwerk mit Vorladung beschrieben ist, bei dem nur die Schaltung für Übertrag und Borgen und der binäre Volladdierer vorgeladen werden, der in er USA-Patentschrift 3 602 705 beschrieben ist und von IGFET-Übertragungsgattern Gebrauch macht.

Der hier beschriebene Addierer verwirklicht die Summenfunktion S=C (AB+AB) + Ö (AB + AB) und die Übertragsweiterleitungsfunktion K=AB+C (AB +AB) in einer besonderen Betriebsart, die für komplizierte Systeme besonders gut geeignet ist, die einen minimalen Energieverbrauch und einen minimalen Bedarf an Siliziumfläche aufweisen. Der Addierer 55 macht von einer Vorladungstechnik. .Gebrauch, die ihn in seiner Gesamtheit vor jedem Additions/Subtraktions-Schritt in eine Form für minimalen Energieverbrauch bringt. Eine Beschreibung der vollständigen Punktione weise der Schaltung folgt unten.

Das Rechenwerk besteht grundsätzlich ans dem foit-parallelen ziffernseriellen Binäraddierer 55 waä. aus dem BCD-Korr®ktor 61

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zusammen mit der Übertrag/Borgen-Logiko Der Addierer führt die Subtraktionen durch eine Zweierkomplement-Addition aus,,

Nach Pig. 8a und 8b sprechen die vier parallelen Stufen 217 bis 220 jeweils auf die "1"-, "2"-, "4"- und "8"-Ausgänge aus zwei Registern des sequentiell adressierten Speichers an. Der auf die entsprechenden Bit-Eingangssignale ansprechende Addierer erzeugt Ausgangssignale, die in den BCD-Korrektor 61 und in die Steuerlogik für eine weitere Ankppplung entweder an das Register 5 oder zurück in das Register im sequentiell adressierten Speicher eingegeben werden. Jede Addiererstufe 217 bis 220 spricht auf einen STJB - bzw. SUB-Befehl an, der dem Addierer befiehlt, die Differenz oder die Summe der eingegebenen Bits zu bilden. Die SUB- und SUB-Befehle werden durch eine Decodierung des Befehlsbits I~ im R-Decodierer 73 erzeugt. Wenn der SUB-Befehl vorliegtj dann führen die Stufen 217 bis 220 -· Zweierkomplement-Subtraktionen durch» Es sei nun die'X.-Υ.-Stufe 217 betrachtet, in der NOR-G-lieder 178 und 179 jeweils auf das erste Bit aus den Registern A und C und auf das erste Bit aus den Registern B und D und auf den Ziffernmaskendecodierer 83 ansprechen. Die jeweiligen Registerleiter übertragen das entsprechende Bit aus dem jeweiligen Register, während der leiter aus dem Decodierer 83 des "1"-Bit einer darin erzeugten Konstante überträgt. Diese Konstante wird in Abhängigkeit von den Bits I_Q bis I.p des Befehlsworts erzeugt. -

Tatsächlich ermöglichen die MOR-Gl iede-r 178 und 179 dem Addierer 55 das Ansprechen auf fünf Quellen in verschiedenen Kombinationen. Wenn das Merkmal mit einbezogen wird, daß ein fünftes ■Register im sequentiell adressierten Speicher vorhanden ist, nämlich das Register E, das oben erörtert wurde, dann spricht der Addierer 55 tatsächlich auch noch auf eine sechste Quelle an. Wenn nun das 1-Bit des Addierers betrachtet wird, dann liegen am Addierer zwei Eingangssignale zum Addieren einer ersten Zahl X und einer zweiten Zahl Y, wobei die Zahl X von einer von drei Quellen und die Zahl Y ebenfalls von einer von drei Quellen ausgewählt -werden kann, was einem mit zwei Eingängen ausgestatteten Addierer ermöglicht, in Abhängigkeit von sechs Quellen mit einem minimalen Bedarf von Anschlußstiften und logischen Steuersignalen

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zu arbeiten.

Die Eingaben in das ""!"-Bit werden jeweils zurÜbertrag-Weiterleitungsschaltung entweder als Direktsignal oder als Komplementsignal übertragen, wobei die Komplementsignale von Negatoren 182 und 183 erzeugt werden. Die SUB- und SUB-Befehle steuern, ob an die Übertrag-Weiterleitungsschaltung und an die Summierschaltung das direkte oder das komplementierte Y-Eingangssignal angelegt wird.

Die in Serie geschalteten Gatter 184 und 185, die parallel zu den ebenfalls in Serie geschalteten Gattern 186 und 187 liegen, bilden eine Antivalenz-Punktion der Eingangssignale. Während eines Additionsbefehls (SUB) liegen die folgenden Eingangssignale vor: X an 184, Y an 185, X an 186 und Y an 187.

Die gemeinsam verbundenen Source-Elektroden der Gatter 185 und 187 bilden einen Ausgang für das Übertrag-Weiterleitungssignal zum "2"-BIt. Die miteinander verbundenen Drain-Elektroden der Gatter 184 und 186 sind über ein Vorladungselement 190 an einen Leiter 196 angekoppelt, der selektiv zurVorladung an die Spannung V-Jy₀ angeschlossen ist. Das bedeutet, daß vor der entsprechenden S-Zeit, während der die Berechnung ausgeführt werden soll, die Leiter auf die gemeinsamen Drain-Elektroden der Gatter 184 und 186 vorgeladen sind. Das Gatter 191, das das Vorladungselement 190 auf die gemeinsam miteinander verbundenen Drain-Elektroden vorlädt, wird von einem Leiter 201 betätigt, der das Übertrag/ Borgen-Signal von der vorhergehenden Stelle führt." Wenn ein Übisrtragssignal für eine Additionsoperätion oder .ein Borgsignal für eine Subtraktionsoperation vorher erzeugt worden ist, wird das Gatter 191 über den leiter 201 betätigt. Das Gatter 191 koppelt aeia. Vorladungsleiter 196 und das Vorladungselement 190 an die gemeinsamen Drain-Elektroden der Gatter 184 und 186 an. Tatsächlich ist der zweite Ausdruck der Übertrag-Weiterleitungsfunktion K, nämlich der Ausdruck C (AB + AB), durch eine logische. Und-Verknüpfung des Übertragsignals mit Hilfe der Gatter 184 bis 187 verwirklicht worden.

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Zur Verwirklichung des ersten Ausdrucks der Punktion K werden die Gatter 188 und 189 seriell.miteinander verbundene an denen währ"end der Addition die Signale X und Y anliegen, lin Anschluß der Serienverbindung der Gatter 188 und 189 ist mit dem Ausgangsübertrags-Weiterleitungsleiter 205 für das "1"-Bit verbunden, und der andere Anschluß ist mit dem Vorladungsleiter 196 verbunden» Es ist zu erkennen, daß dies ein dynamischer Betrieb ist_s bei dem die leiter zuerst während des P.-Zyklus einer S-Zeit vorgeladen und dann selektiv bei den richtigen Eingangsbedingungen entladen werden,, Während eines Additionszyklus ist ein Übertragsignal erminscht, wenn entweder der X₁-Summand oder der Y.-Summand den Wert "1" hat und ein Übertragssignal von der vorhergehenden Stelle erzeugt worden ist. Dieser Übertrag wird dadurch bewirkt, daß eine P.-Ladung bei Betätigung des Gatters 191 durchgeführt wird, die den vorherigen Übertrag bei der Serienverbindung der Gatter . 184 und 185 sowie 186 und 187 repräsentiert, die die (X-Y)- und (X - Y)-Summanden darstellen» Unter der Bedingung, daß ein vorher erzeugter Übertrag und zusätzlich ein Summand mit dem Wert T vorliegt, wird eine Vorladung mit der Spannung V^ oder mit dem Wert einer logischen Null auf den Ausgangsleiter 205 übertragene In gleicher Weise muß unter der Bedingung, daß beide Summanden X₁ und Y₁ den Wert 1 haben, ein Übertrag erzeugt werden, so daß unter der Bedingung, daß X₁ und Y₁ den Wert 1 haben, der Vorladezustand an der Drain-Elektrode des Gatters 189 zum Ausgangsleiter 205 für die Weiterleitung des Übertrags übertragen wird» .

Zur Verwirklichung der Summengleichung wird eine andere Gruppe von in Serie geschalteten Gattern 192, 193 und 194_S 195,verwendet^ von denen Jede Seriengruppe entweder auf die komplementierte oder die direkte Form der Eingangssignale X^ und Y^ ansprichtο Die Drain-Anschlüsse der zusammengeschalteten Gatter 192 und 194 Bind an ©inen PH-Vorladungsleiter 196 angeschlossen₅ und die ßource-AnschlüBee der Gatter 193 und 195 sind als gemeinsamer Ausgang an eine Antivalenz-Schaltung '-aus'der xmD-Sehaltung 197_S der NOR-Schaltug 198 und der NOR-Sehaltmig 199 angeschlossene Die UID=Sehaltung 197 spricht auf

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das Ausgangesignal des in Serie geschalteten Paars und auf das Ausgangssignal des Gatters 191 an, das den Übertrag von der vorhergehenden Stelle liefert. Auch die NOR-Schaltung 198 spricht auf das vorhergehende Übertragssignal und auf das Ausgangssignal des in Serie geschalteten Paars an. Das Ausgangssignal der Antivalenz-Schaltung wird zur Zeit 0p der S-Zeit— periode der Additions/Subtraktions-Funktion durch einen Negator 200 geschaltet, damit ein Ausgangssignal entsprechend der Formel S = C. (AB + AB) + Cf (Al'+ Xb) erzeugt wird.

Zur Durchführung einer Subtraktion macht die Addierschaltung von einer Zweierkomplement-Addition Gebrauch, bei der der Subtrahend negiert und das Übertrag-Ausgangssignal des vierten Bit zum ersten Bit hinzuaddiert wird. Die erforderliche Negation wird mit Hilfe des Negators 183 und der Übertragungsgatter am SUB-Leiter 180 ausgeführt, damit das negierte Eingangssignal Y₁ an jene Gatter angelegt wird, die vorher auf das Eingangssignal Y₁ ansprachen.

Durch Anwendung einer solchen Vorladungstechnik in Verbindung mit Feldeffekttransistoren mit isolierter Gate-Elektrode (IGPETS) entsteht der hier beschriebene Über-tragweiterleitungsaddierer, der einen minimalen Energieverbrauch und einen minimalen Bedarf an Silizivfrif lache aufweist. Da die Vorladung während P1 nur ein Viertel der Arbeitsperiode der S-Zeit beträgt, wird überdies ein Addierer geschaffen, der zur Erzielung eines Hochfrequenzbetriebs mit minimalen Zeitverzögerungen arbeitet. Die "2"-, "4"- und «8"-Bits 218 bis 220 arbeiten ebenfalls in der oben beschriebenen Weise.

Zur Erzielung der Übertrag- und Borgen-Signale aus' dem "8"-Bit, wie es beim oben beschriebenen Addierer erforderlich ist, wird das Übertrag-Borgen-Signal des "8"-BItB. negiert und über einen Leiter 204 zur einer zusammengeeetEten Verknüpfungsschaltung 208 übertragen. Die Verknüpfungsschaltung 208 spricht auch auf eine ausgewählte Kombination von AusgangsSignalen des Addierers 55 über einen Leiter 229 so an_s daß irgend-

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welche erzeugte unzulässige. Codegruppen festgestellt werden. Da der Addierer 55 binär addiert und die Eingangssignale X und Y binär codierte Dezimalzahlen sind, kann beispielsweise das Ausgangssignal des Addierers 55 an den Leitern 221 bis 224 eine Zahl bilden, die größer als neun ist, was eine unzulässige Codegruppe darstellt. Demnach liefert die Verknüpfungsschaltung 211, die auf die "4-"-, "8"~ und "2"-Ausgangssignale anspricht, ein Signal zur Verknüpfungsschaltung 208, das anzeigt, daß eine unzulässige Codegruppe empfangen worden ist. Wenn das Ausgangssignal des Addierers 55 eine Zahl erzeugt, die größer als neun ist, was bedeutet, daß das "8"-Bit am Leiter 230 den Wert 1 hat und daß entweder die "4"- oder "2"-Bits an den Leitern 231 bzw. 232 den Wert 1 haben, dann liefert die Verknüpfungsschaltung 211 an die zusammengesetzte Verknüpfungsschaltung 208 ein Signal mit dem Wert 0, der anzeigt, daß eine nummerische Korrektur in Form eines Übertrags addiert werden muß_o

Die zusammengesetzte Verknüpfungsschaltung 202 erzeugt das Übertrag/Borgen-Signal als Antwort auf das C8-Übertrag-Ausgangssignal am Leiter 204 zum SUB-Eingang am L_eiter 180 und zum Übertrag/Borgen-Rücksetzeingang (CBRS-Eingang),oder durch das SUB-Eingangssignal zusammen mit einem Ausgangssignal aus der Verknüpfungsschaltung 208, die das Fehlen einer unzulässigen Oodegruppe anzeigt, liefert die Verknüpfungsschaltung 202 ein Borgen-Signal für das erforderliche "Zurückaddierungs-Bit" im Zweierkomplement. Es ist zu erkennen, daß kein Übertrag-Signal erzeugt wird, wenn die Verknüpfungsschaltung 208 ein Ausgangssignal liefert, das anzeigt, daß eine unzulässige BCD-Codegruppe vom Addierer erzeugt worden ist.

Wenn während des Additionsvorganges ein Übertragsignal' Coam Ausgarg für das "8"-Bit erzeugt wird, wird das Signal mit dem Signalwert .0 negiert und als ein Signal mit dem Signalwert 1 am Leiter 204 an die Verknüpfungsschaltung 208 angelegt. Das Eingangssignal an der ODER-Schaltung der Verknüpfungsshaltung 208 hat den Signalwert 0 von einem SUB-Befehl am Leiter 181

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und am anderen Eingang der ODER-Schaltung liegt der Signalwert O, der anzeigt, daß am Ausgang des Addierers eine unzulässige BCD-Codegruppe erzeugt worden ist, so daß ein Übertrag erforderlich ist. Das Ausgangssignal der Verknüpfungsschaltung 208 hat somit den Signalwert 1, der zur Verknüpfungsschaltung 202 übertragen wird; da an der Verknüpfungsschaltung 203 kein Übertrag/Borgen-Rücksetzsignal anliegt , wird am Ausgang der Verknüpfungsschaltung 202 ein Signal mit dem Signalwert 0 erzeugt, das das Gatter 191 des Addierers "betätigt.

Das Ausgangssignal der Verknüpfungsschaltung das die Anwesenheit oines Übertrag/Borgen-Signals anzeigt, wird durch betätigen des Übertragungsgatters 214 an die Klemme 213 angelegt, damit ein Übertrag während eines SUB-Befehls angezeigt wird; als Antwort auf einen, das Übertragungsgatter 233 betätigenden SUB-Befehl wird ein Borgen-Signal an der Klemme 213 erzeugt, das bewirkt, daß das Ausgangssignal der Verknüpfungsschaltung 208 negiert wird.

Das 4-Bit-Register, nämlich das Register 5, arbeitet in Abhängigkeit vom Rechenwerk und von der Eingabe/Ausgabe-Steuerung 82, und es bewirkt die Speicherung der Dezimalpunktstelle zusammen mit anderen Vier-"Bi-tnummern für die Eingabe in die Register A, B, C und D oder in den Addierer.

Die Anwendung des fünften 1-Bit-Registers R5 mit einer Länge von vier Stellen, das an den Addierer 55 und an die Eingabe/Ausgabe-Leiter angeschlossen ist, ist ein wichtiges Merkmal der hier beschriebenen Anordnung. Das Register R 5 wird mit dem Votierende einer Ziffernmaske geladen, wie sie vom Ziffernmaskendecodierer 83 erzeugt wird. Somit werden für die Dauer des Vorhandenseins einer Ziffernmaske, die in den 4 Bits des Registers R 5 vorhandenen Daten an einem Umlaufen gehindert. Das Register R 5 steht dann unter der Steuerung von R 5" und von Dateneingangssignalen.

In das Register H 5 werden Daten aus dem Addierer 55 bei Vor-

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handensein eines BfffiDGD-Bef eh^ eingegeben.. Das um den Ziffern-.maskenrand verzögerte Signal "bildet beim Vorderende der Ziffernmaske ein Aus gangs signal ₉ das während der S-Zeitperiode auftritt, die neben der dem gewünschten Feld etwa einer Dezimalpunktstelle entsprechenden S-Zeitperiode liegt.' Demnach wird die die Dezimalpunktstelle darstellende Zahl im Addierer 55 in das Register 5 bei Vorhandensein eines DMEDGE-Be fehlste ingegeben. Das Aus gangs signal R B ^ou^ ^an* leiter 294 wird sur Dezimalpunkt/D-Vergleichsschaltung 71 übertragen, wo es in ein 4-Bit-Register 295 eingegeben wird. Diese binäre Darstellung der Dezimalpunktstelle wird mit den codierten D-Zeitsignalen verglichen, die vom D-Zeitsignalgenerator 97 an den Leitern 96 erzeugt werden. Bei Übereinstimmung des richtigen D-Zeitsignals mit der Darstellung der D_ezimalpunktstelle betätigt die zusammengesetzte Verknüpfungsschaltung 297 die Nullunterdrückungsschaltung 64 sowie die Dezimalpunktausgabeschaltung über einen L_eiter 298. Das Ausgangssignal R 5 _B am Leiter 134 wird zur Tastaturregistersteuerschaltung 79 übertragen, wo es bei einem R5.KR-Befehl in das Tastaturregister selektiv eingegeben wird«

Die Vielseitigkeit und die Nützlichkeit des Registers 5 läßt sich aus einer Beschreibung der R-5-Steuerschaltung 66 erkennen» Der R 5~Eingangssteuerleiter spricht auf mehrere Befehle an, zu denen auch der B_efehl zum Übertragen des Kennzeichens A zum Register 5, zum Übertragen des Kennzeichens B zum Register 5, einer Zahl zum Register 5 und des Tastaturregisterinhalts zum Register 5 gehörte Das bedeutet, daß die Tastatur- und die Α-Kennzeichen- und B-Kennzeichen-Register in das Register 5 abgespeichert werden können« Der Zahleneirigang ist an das 4-Bit-Schieberegister des Kennzeichendecodierers 72 angeschlossen, das die Verwendung einer Teilgruppe der Ziffern des Befehlsworts als Daten ermöglichte Dies ist ein äußerst wichtiges Merkmal der hier beschriebenen Anordnung, da es ermöglicht, sonst unbenutzte Befehlswortstellen für Datenkonstanten zu verwenden, die sonst unter der Steuerung durch die Software erzeugt werden müßten«,

1 S /

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Von diesem Merkmal wird in großem Umfang während der Software-Programmierung der hier beschriebenen Anordnung Gebrauch gemacht.

Der BCD-Korrektor 61 addiert zum Korrigieren des Ausgangssignals des Binäraddierers zurück in die BCD-DaTStellung den Wert 6 (bei einer Addition) oder den Wert 10 (bei einer Subtraktion) .

In Abhängigkeit von einem Befehlswort aus dem SCOM-Chip steuern der Sigma-Decodierer 74 und der R-Decodierer 73 das Umlaufen und das Austauschen der Terschiedenen Register und Steuerungen, wobei diese Register an das Rechenwerk (AIU) angekoppelt sind. Der Maskendecodierer 83 erzeugt als Antwort auf das Befehlswort aus dem SCOM-Chip die entsprechende Maske zum Ausrichten der richtigen Zifferngruppe des Datenworts, beispielsweise der Mantisse oder des Exponenten, für eine Bearbeitung dieser Zifferngruppe durch das Rechenwerk».

Die Anzeige 3 von fig. 1 gibt den Inhalt des Register B und/ oder des Registers A zusammen mit dem Inhalt des A-Kennzeichenregisters wieder. Der iron einem programmierbaren Logikfeld 63 gebildete Segmentdecodierer 63 ist so programmiert, daß entweder das Ausgangssignal des Registers A oder das Ausgangssignal des Registers B zum Ansteuern der entsprechenden Segmente der Anzeige decodiert werden kannj er ist dabei so programmierbar, daß bis au 7 Segmente und ein Dezimalpunkt vorgesehen werden können. Die Nullunterdrückungsschaltung 64 bewirkt die Unterdrückung der vorangehenden Nullen, sodaß bis zu 10 Stellen mit kennzeichnenden Ziffern in einer 12stelligen Anzeige unter Verwendung einer v/iss@naeliaftliehea Darstellungsart angezeigt werden können; Die Nullwaterärüokungsschaltung arbeitet in Abhängigkeit von der Push-Pull-Matrix 52 so, daß der Anfang und das Ende der Nullunterärüclmng bestimmt i#®rd®n₉ und sie spricht aueh auf den Deziinalpuiiktge-nefator uni auf das Register.B an» Ein weiteres Merkmal äer hier "besehriebenen

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Erfindung ist die Anwendung des Unterprogrammregisters 55 zusammen mit der Tastatur 54- in einer sequentiell adressierten Speicheranordnung. Da das Tastaturregister in erster Linie die Adressierung eines "bestimmten Speicherplatzes im Hauptfestwertspeicher auf dem SCOM-Chip "bewirkt, ergi"bt die Fähigkeit, diesen Speicherplatz "beispielsweise im Unterprogrammregister mittels eines Austauschbefehls zu speichern, Einsparungen sowohl hinsichtlich der Hardware als auch hinsichtlich der Software. Durch speichern dieser Information im Unterprogrammregister ist "beispielsweise das Tastaturregister für andere Punktionen frei, ohne daß die Gefahr des Verlustes der Speicheradresse besteht. Wenn also das Unterprogramm ausgeführt worden ist, und die Programmsteuerung zu dieser Adresse zurückkehren soll, ermöglicht ein weiterer Austausch zwischen den Inhalten des Tastaturregisters und des Unterprogrammregisters die direkte Adressierung dieser Adresse im Festwertspeicher-Chip über das Tastaturregister nach einem speziellen Befehl "P Reg" bei dem der Signalwert "1" zur Zeit SO auf dem EXT-Leiter übertragen wird.

Der Befehl "P Reg" liefert sowohl SteuerInstruktionen als auch eine Festwertspeicheradresse auf dem Leiter EXT in eine Multiplexformat auf dem SCOM-Chip. Mit Hilfe, dieser Adresse wird ein Zugriff auf das Adressierungsregister 23 auf dem SCOM-Chip ausgeübt, das jeden adressierbaren Speicherplatz im Festwertspeicher 20 adressieren kann, so daß der an jedem Speicherplatz gespeicherte Befehl gelesen und in das Befehlsregister 26 übertragen werden kann. Gewöhnlich wird der Inhalt des Adressierungsregisters bei jedem B_efehlszyklus um den Wert 1 erhöht, was durch Zeitsteuervorrichtungen und mit Hilfe der Eins-Additionsschaltung 25 gesteuert wird, so daß die Befehle eines bestimmten im Festwertspeicher gespeicherten -Unterprogramms normalerweise aufeinanderfolgend gelesen werden. Im Befehlsregister 26 erscheinende Sprungbefehle werden jedoch von der Sprungvergleichsschaltung erkannt, und sie

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unterbrechen die Aufeinanderfolge der Pestwertspeicheradressen mit Hilfe eines Verfahrens der relativen Adressierung. Das bedeutet, daß die "alte" Pestwertspeicheradresse positiv oder negativ entsprechend dem Befehlswort erhöht wird, das von einem der Pestwert spei eher auf dem SCOM-Chip oder einem anderen externen Chip erhältlich ist, und der neue Speicherplatz wird dann in einem Halteregister 24 gespeichert. Beispielsweise wird eine erhöhte Speicheradresse, die von einem bestimmten Pestwertspeicherplatz in das Befehlsregister 26 gelesen und über den Puffer 27 auf dem Leiter IRG zum arithmetischen Chip übertragen wird, dann zusammen mit einem Auslösesignal aus der Sprungvergleichsschaltung, das eine Sprungbedingung anzeigt, zum Addierer 32 übertragen. Auch die vorherige Pestwertspeichöradresse, die im Adressierungsregister 23 gespeichert ist, wird über den Leiter 40 zum Addierer 32 übertragen, und die gebildete Summe wird über einen Leiter 41 zum Halteregister 24 übertragen. Im Verlauf des nächsten Befehlszyklus wird das neue Adressenwort in paralleler Porm aus dem Halteregister 24 in das Adressierungsregister gelesen.

Die Sprungvergleichsschaltung 33 spricht auf das Befehlswort und auf das Steuerbefehlswort an, die aiif dem Leiter EXT vom arithmetischen Chip übertragen werden. Wenn das .Bit I .."a (oder S..,-) des derzeitigen Befehlsworts für einen Sprung steht und wenn Sq nicht den einen Sprung ermöglichenden Wert "1" hat und wenn außerdem das Stellen-Bit S- des Befehlsworts nämlich das COND-Bit mit dem Bedingungsbit bei S^ . des vorhergehenden Befehlswort übereinstimmt, dann erfolgt ein Sprung.' Wenn keine Übereinstimmung hinsichtlich des COND-Bits vorliegt, wird die Adresse um 1 erhöht. Das COUD-Bit am Leiter EXT zeigt dem Pestwertspeicher an, daß eine bestimmte Bedingung ausgeführt worden ist, die die Ablauffolge des Pestwertspeichers unterbrechen kann.

Zur Adressierung eines der K_onstantenregister im Konstantenfestwertspeicher . 35 oder in einem der Konstantenfestwert-

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speicher 35» falls mehrere SCOM-Chips in der Anordnung verwendet werden, wird das Befehlswort aus dem richtigen Festwertspeicher 20 in einem der ROM/SCOM-Chips zum Anschlußstift IRG und dann zu allen Befehlsregistern 26 übertragen,,

Das zum arithmetischen Chip übertragene Befehlswort sperrt das Bit Sq₉.damit der logische Signalwert 0 bei S_Q entsteht. Wenn der Befehl kein Sprungbefehl ist, wie oben erläutert wurde, dann wird das Befehlswort vom Decodierer 28 so decodiert, daß der Befehl "Konstantejaabruf" erzeugt wird. Das Befehlswort aus dem arithmetischen Chip am Leiter EXT, bei dem bei Sq der Signalwert 0 vorliegt ₉ wird in der Konstantenregister-Adressierungssehaltung 34 decodiert.

Bei Empfang eines Befehls "Konstantenabruf" aus dem Decodierer 28 bewirken die Signale "Konstantenabruf" und "A~Kon~ stante- D-Konstante in entsprechender Weise eine Adressierung des Konstantenfestwertspeichers 35 zum Abrufen einer der darin enthaltenen, in 16 Konstantenregistern mit einer Kapazität von jeweils 4 Bits gespeicherten 16 Konstanten. Der Konstantenfestwertspeicher 35 besteht aus einem 64 x 16-Peld (oder einem 1.6 χ 4 x 16-PeId) zur Erzeugung der Sechzehn 16-stelligen, 4-Bit-Konstanten,,

Der Konstantenfestwertspeicher ist ein Merkmal der Erfindung, der bis zu 16 vorbezeichnete 16-stellige, 4-Bit-Konstanten liefert; dieser Pestwertspeicher ist vorteilhafterweiseso ausgeführt j daß er das Merkmal des virtuellen Masseanschließens aufweistö Pestwertspeicher mit virtuellem Masseanschluß sind in'der Technik der Rechner "bereits" bekannt-gewesen,und sie werden vorteilhafterweise zu einer beträchtlichen Verringerung der erforderlichen F@stwertspeicliergröße verwendet _g in der alle "bis auf einen Yersorgungssparaiungsleiter ?_gg pro Bit oder insgesamt 4 V_ss~Leiter für die 16-steiligen, 4-Bit-Konstau ten weggelassen werden. Haoh Figo 9e spricht Jeder Zeilenleiter

4-68 des Festwertspeichers auf ein entsprechendes S-Zeit-Signal so an, daß bei dem B_efehl "Konstantenabruf" alle 16 Bits in Abhängigkeit von den Zeitsignalen Sq bis S₁,-gelesen werden. Das bedeutet, daß jede Speicherzelle 458 der Konstantenfestwertspeicher aus einem einzigen Transistor, dessen Gate-Elektrode ah den entsprechenden Zeilenleiter entweder angeschlossen oder nicht angeschlossen ist,besteht.Wenn die Gate-Elektrode angeschlossen ist, dann ist in der Speicherzelle der logische Signalwert 1 gespeichert, während dann, wenn die Gate-Elektrode nicht angeschlossen ist, an dieser Stelle der logische Signalwert Null gespeichert ist. Die Source-Elektrode des Transistors jeder Zelle ist entweder direkt an die Versorgungsspannung V_sg oder Schaltungsmasse am leiter 460 angeschlossen, oder sie ist an diese Schaltungsmasse über eine virtuelle Masseanschlußanordnung •angekoppelt. Die Train-Elektrode des T_ransistors jeder Zelle ist mit einem Spaltenleiter 459 zum Transistor der benach-'barten Zelle verbunden, wobei der Leiter durch eine entsprechende Betätigung der Adressierungstransistoren 464 "bis an den Ausgangsleiter 462 angekoppelt ist. Jeder V^-Leiter

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460 ist mit Hilfe eines Gatters 46I während der Torladung der Spaltenleiter von Schaltungsmasse abgetrennt.

Der Konstantenfestwertspeicher arbeitet folgendermaßen: Über das Gatter 46I wird jeweils beim Auftreten der !Paktsignale 0Λ und 0 2 die Versorgungsspannung V„_s oder Schaltungsmasse an die leiter 460 angelegt. Während der Zeit P trennt das Gatter 46I die leiter 46O von Schaltungsmasse ab, und die Ausgangsleiter 462 werden über Gatter 463 vorgeladen. Beim Befehl "Konstantenabruf" betätigt eine codierte Adresse an den Leitern 478 selektiv die Adressierungstransistoren 464 "bis 467 so, daß ein bestimmter Spaltenleiter₉ der auf die Spannung V^ aufgeladen ist, ausgewählt wird, und ein bestimmter Zeilenleiter 468 wird über das Gatter 471 betätigt. Durch Betätigung eines bestimmten Zeilenleiters für die Dauer einer bestimmten S-Zeit und durch Betätigen eines Spalten-

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- 33 - . ■■ ■ .■-■;

letters entsprechend der bestimmten A-Konstanten-D-Konstantenadresse am Leiter 448 wird eine bestimmte Zelle pro Bit adressiert. Der Ausgangsleiter 462 reagiert darauf entsprechend abhängig davon, ob die Vorladung über den Transistor der aus- . gewählten Zelle entladen wird oder nicht, was vom Vorhandensein oder vom Fehlen einer Verbindung zum bestimmten Zeilenleiter 468 bestimmt wird. ~

Während der Zeit des Taktsignals 0 2 wird das Datenbit am Ausgangsleiter 462 zur Eingabe/Ausgabe-Steuereinheit 31 übertragen. Durch Wiederholen dieser Folge für alle 16 S-Zeiten wird eine 16-stellige, vier 4-Bit-Konstante über den Eingabe/A_us-gabe-Puffer zu den Eingabe/Ausgabe-Leitern abgerufen,*

Das Merkmal der Verwendung eines Festwertspeichers mit virtueller Masseanlegung führt dazu, daß die Source-Elektrode des . Transistors der ausgewählten Zelle effektiv an Masse gelegt wird, wenn der Masseleiter 46O über eine bestimmte Kombination der Adressierungstransistoren 464 bis 46? selektiv an diese Source-Elektrode angekoppelt wird. Wie oben erwähnt wurde, ist auf diese Weise nur ein Vo^-Leiter P^ro Bit erforderlich, was die Packungsdichte der Speicherzellen somit maximal groß macht.

Der Decodierer 28 liefert auch Eingabe/Ausgabe-Steuersignale für das F-Register 29 und für das G-Register 30, die zusätzliche Datenregister sind, die eine für eine Speicherung unter der S euerung durch die Bedienungsperson brauchbare erhöhte Daten-Speichermöglichkeit ergibt. Das Speichern und Abrufen von . D_aten in bzw. aus den Registern F und G erfolgt über leiter I/OI.... I/O8 in Abhängigkeit vom Decodierer 28, der das Befehlswort aus dem Festwertspeicher decodiert. Wie im Zusammenhang mit dem Befehl "Konstantenabruf"" erklärt wurde, sperrt das Befehlswort aus dem SCOM-Chip die S₀-Bits, die den Befehl ¹¹PREG-¹¹ verhindern. Die Register F und G sind über den Decodierer 28 nur dann adressierbar, wenn die Eingabe/Ausgabe-Steuereinheit 31 unter der Steuerung durch den Befehl "Konstan-

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tenabruf" steht, der nur in Abhängigkeit von einem entsprechenden Chip-Wählsignal erzeugt wird.

Eingangssignale aus der Tastatur 11 werden dem arithmetischen Chip über sieben Tastaturleiter (K-Leiter) 13 eingegeben, die. in einen aus drei Bit gebildeten Binär-Code mit Hilfe des Codierers 75 für die Eingabe zusammen mit dem entsprechenden D-Zeitsignal in das Register 54 codiert werden. Die Dateneingabe in den Codierer erfolgt für die gesamte Dauer eines D-Zeitsignals, wenn ein Leiter entladen ist; die Leiter werden dann in Erwartung einer neuen Codegruppe vorgeladen. ' Wie nachfolgend erläutert wird, erfolgt wegen der im Vergleich zu den relativ hohen Taktfrequenzen relativ langen Niederdrückdauer einer Taste der Tastatur eine Betätigung des Codierers 75 bein Drücken einer einzelnen Taste für eine ausreichende Anzahl von Befehlszyklen, damit das aufgerufene Unterprogramm vollständig ausgeführt werden kann. Beispielsweise wird bei Ablauf eines Befehlszyklus, wenn die Leiter entladen sind, die gleiche Tastatureingabe wieder an den Codierer 75 für mehrere nachfolgende B_efehlszyklen beim Auftreten des entsprechenden D-Zeitsignals in jeden Zyklus angelegt. Eine genaue Erklärung und Beschreibung der Zeitsteuerung der Rechneranordnung wird später im Zusammenhang· mit den Figuren 5 a und 5 b vorgenommen.

Die K-Eingangssignale werden vom Codierer 75 codiert und in eine K-Vergleichseinheit 78 sowie in einen Steuercodierer 77 eingetastet. Die K-Vergleichseinheit 78 spricht auch auf ausgewählte Bits des Befehlsworts IRG an, die so programmiert sind, daß ein Vergleich der IRG-Bits und der codierten Tastaturinformation eine Information liefert, die ausdrückt, daß ein bestimmter K-Leiter nicht betätigt worden ist, oder eine Information liefert, die mit Hilfe eines Eliminierungsvorgangs bestimmt, welcher K-Leiter betätigt worden ist. Wenn an der K-Vergleichseinheit 78 eine Übereinstimmung auftritt, gibt deren Ausgangsleiter 85 ein Signal ab, das die Bedingungs-

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schaltung 80 veranlaßt, das BedingungSr-Flip-Flop zu setzen, was für den Rechner bei einer bestimmten S/D-Zeitkombination eine vorbestimmte Bedeutung hat«

Die codierte K-Information wird also zum Steuercodierer 77 übertragen, der in selektiver Weise zusammen mit intern erzeugten Wartesignalen vom Wartesignalgenerator 69 und, vom BUSY-Eingang, der mit weiteren Ausgabe-Chips, beispielsweise dem Drucker, in Verbindung steht.» die Bedingungsschaltung 80 betätigt. Bei einem Befehl aus dem Kennzeichenmaskengenerator 68 erlaubt der Steuercodierer 77 die serielle Kombination der codierten K-Information mit codierten D-Zeitsignalen und die Eingabe in das Tastaturregister 54 über die Tastaturregister/ Unterprogrammregister-S-fceuereinheit 79 entsprechend dem Zustand des Bedingungs-Flip-Flops ■ und des Wartesignalgenerajiors. In Fig. 3 ist das D-Zeitsignal D 15 gezeigt, das den Segmentdecodierer 63 betätigt, der den .Abtastzyklus des Rechners automatisch beendet, wenn keine betätigten Tasten gefunden worden sind.

Somit werden bestimmte Tastatureingangssignale, die als Daten auf den K-Leitern und als D-Zeitsignaldaten codiert sind, in das Tastaturregister 54 eingegeben». Ein Befehl "P Reg" erzwingt im SCOM-Chip die Adressierung * des Festwertspeicher an einem Speicherplatz, der vom Inhalt des Tastaturregisters bestimmt ist·. '

Das Tastaturregister sorgt auch noch für andere Funktionen außer der Adressierung des Hauptfestwertspeichers und des Konstanten-Festwertspeichers im SCOM-Chip. Beispielsweise wird der drei Zustände aufweisende Puffer 86 am externen Leiter EXT von Befehlswörtern so gesteuert _f daß Daten sowohl in das arithmetische Chip eingegeben werden können, als auch vom arithmetischen Chip übertragen werden: können» Bei einem solchen Befehl können Daten am externen Leiter, die beispiels-

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weise vom Programmier-Chip/etammen können₉ über die T&statur—

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register-Steuereinheit 79 in das Tastaturregister eingegeben werden. Eine andere ' Funktion des Tastaturregisters macht von einem Befehlswort Gebrauch und bewirkt die Erhöhung des Tastaturregisterinhalts um eins, so daß es als Zähler arbeiten kann. Wenn die Zahl im Tastaturregister die Adresse einer Konstante im Konstantenfestwertspeicher auf dem SCOM-Chip darstellt, dann kann eine Folge von Konstanten während nachfolgender Befehlszyklen abgerufen werden, so daß ein Unterprogramm mehrere Iterationen unter Verwendung zunehmend kleinerer Konstanten entsprechend einer arithmetischen Reihe ausführen kann. Da das Tastaturregister umläuft und mit einer Eins-Additionsschaltung versehen ist, kann die in diesem Register enthaltene Information auch um eins erhöht werden, wodurch ein Verfahren zum Adressieren aufeinanderfolgender Konstanten im Konstantenfestwertspeicher durch Ausführen einer Folge von Befehlen "Konstantenabruf" geschaffen wird, wobei das Tastaturregister bei einem solchen Iterationsverfahren ein wichtiges Merkmal darstellt, das die Ausführung der Unterprogrammfunktion mit einem Minimum an Software-Aufwand erlaubt.

Vier Bits des Inhalts des Tastaturregisters können auch in das R 5-Register gelesen werden, wenn ein B_efehlsworf .

"KR ^R 5" ausgeführt werden soll. Da das R 5-Register über

den Addierer mit den Registern A bis D verkoppelt ist, kann eine im Tastaturregister erzeugte Zahl beispielsweise zur Verwendung in einem Software-Unterprogramm im !festwertspeicher, das nummerische Daten erfordert, in den sequentiell adressierten Speicher eingegeben werden. Durch Laden der Daten aus dem Tastaturregister direkt in die Register A bis D im sequentiell adressierten Speicher wird im Festwertspeicher Platz für Befehle gespart, da sonst zur Erzeugung dieser Daten ein Unterprogramm erforderlich wäre.

Das Befehlswort I_Q bis 1^₂ an LeiternIRG besteht aus einem Sigma-Feld "S" (Wählgatterfeld I_Q bis I₂) mit drei Bits, einem

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PeId "R" (Registerfeld I. "bis I₇) mit vier Bits, einem PeId "Sub" (Subtraktionsfeld I-,) mit einem Bit, einem PeId "M" (Maskenfeld Ig bis I₁₁) mit vier Bits und einem Sprungfeld I₁₂ nii't einem Bit. wenn zur Zeit des Zustandszeitsignals S₁C äas beim Zustandezeitsignal S^, begonnene Befehlswort seriell auf den Leiter IRG- getaktet worden ist, würden das aus 4 Bits bestehende PeId "M" des Befehlsworts und das Sprungfeld I₁ ρ vom Maskendecodierer 83 decodiert. Der Maskendecodierer arbeitet so, daß er eine "Maske" liefert, die es ermöglicht, nur mit einem ausgewählten Teil des Datenworts, beispielsweise mit der Mantisse oder mit dem Exponenten, zu arbeiten. Diese Arbeitsweise wird nur dann benötigt, wenn im Gegensatz zu einem Sprung ein Befehl vorliegt, so daß der Maskendecodierer nur dann auf das PeId "M-" anspricht, wenn das Bit des Sprungfeldes den Signalwert Full hat. Der Maskendecodierer arbeitet ferner in Abhängigkeit von der Push-Pull-Ma— trix 52, die codierte Z-ustandsze it signale, die Dezimalpunktinformation und eine Exponentenzeitsteuerinformation liefert. Der Maskendecodierer liefert als Ausgangssignal eine Ziffernmaske DMSK, die eine Maske für die Wählgatter liefert, die an den Sigmadecodierer 74 angeschlossen sind. Ebenso werden an die Rechenwerksteuerung 57 angelegte Masken geliefert, damit eine Maske für einen bestimmten Teil des zu addierenden Daten— worts zur Verfugung gestellt wird. Der Leiter 87 ergibt die Steuerung des BCD-Korrektors zum Verhindern unrichtiger Überträge aus gewissen Maskenfeldern. Die Bits I„ bis I*. ρ erzeugen auch eine Konstante Ή bei der Decodierung durch den Maskendecodierer 83 zur Eingabe in den Binäraddierer, was von den Bits I. bis I₇ des Peldes "R" . gesteuert wird, die vom R-Decodierer 83 decodiert werden.

Zur Zeit der Zustandszeitsteuersignale S₁^ bis S₁,- werden die drei Bits des Sigma-Peldes in den Sigma-Decodierer 74 getaktet. Das Sigma-Peld wird zum Auswählen, Übertragen oder Zirkulieren von Daten der Register A bis E decodiert. Dabei steuern die Leiter 89 den A stausch der D_aten zwischen den

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Registern A und B und zwischen den Registern C und D, und sie steuern das Umlaufen der Daten in den Registern A, B, C oder D. Das Sigma-Feld steuert auch die Wählgatter so, daß die Eingabe des R 5-Registers über die Leiter 88 zurück zum Addierer ermöglicht wird. Sigma-Steuerleiter steuern auch die Eingabe des Ausgangssignals des BCD-Korrektors 61 in den sequentiell adressierten Speicher 20 für Rechts- und Links-Verschiebungen.

Der R-Decodierer 73 empfängt während der Zeit der Z_ustandszeitsignale Sr bis Sg das PeId "R" des Befehlsworts, das die Wählgatter 56 so'steuert, daß bestimmt wird, welches Hauptregister im Speicher 20 mit dem Rechenwerk gekoppelt wird. Es werden auch Bits I. bis I₇ für die K-Vergleichsschaltung 78 erzeugt, wie oben erläutert wurde.

Die Kennzeichenmasken-Vergleichsschaltung 68 empfängt das Feld "R" mit den Bits I/-I7 äes Befehlsworts, und sie vergleicht es mit dem codierten S-Zeitsignal, damit eine Kenn— zeichenmaske PMSK geliefert wird, wenn eine Kennzeichenoperation befohlen wird. Das Ausgangssignal der das Kennzeichen prüfenden Kennzeichenmasken-Vergleichsschaltung wird an die Bedingungsschaltung 80 angelegt, als Zeichen dafür, daß die Bedingung vorliegt, daß beispielsweise zwei Kennzeichen gleich sind. Der Kennzeichendecodierer 72 spricht auf die Bits I_Q bis I, so an, daß Kennzeichenregisterbefehle wie die Befehle für Datenumlauf, Datenaustausch, Übertragung des Inhalts des R 5-Registers zum T_astaturregister, für Kennzeichenprüfung und zum Setzen und Nullsetzen des"Leer^ Flip-Flops.Die Bits I_Q bis I, werden ebenfalls decodiert und der K-Verglexchsschaltung 78 zugeführt.

Die Register A bis E und das Rechenwerk arbeiten kurz gesagt folgendermaßen: Unter der Annahme, daß die im Register des Speichers 20 vorhandenen Daten Operationen erwarten, wird das Befehlswort anschließend in seine Felder "M", "R" "und "S" decodiert. Wenn der Befehl beispielsweise ein Additionsprogramm

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.angibt, dann kann das Sigma-Feld "S" die Eingabe der Daten des Registers A in das Register B "bewirken, worauf auf eine zweite Dateneingabe von der Tastatur her in das Tastaturregister gewartet wird, dessen Inhalt dann über das R 5~Register in das Register A gemäß der obigen Beschreibung eingegeben wird. Unter der Steuerung durch das PeId¹¹R" aus dem Befehls- wort werden die entsprechenden Register A und B an den Binäraddierer des Rechenwerks gekoppelt« Das Feld "M" des Befehlsworts liefert Masken aus dem Maskendecodierer 83, die dem Rechenwerk die Stelle des Dezimalpunkts und die Angabe zuführen, die besagt, welcher T_eü ^es Worts die Mantisse ist. Das R 5-Register empfängt in Abhängigkeit vom Maskendecodierer 83 an der Flanke des Ziffernmaskensignals das Ausgangssignal des Rechenwerks, das die Dezimalpunktstelle angibt. Der Mantissenteil des Ausgangsworts des Rechenwerks wird dann falls nötig durch den BCD-Korrektor 61 in das Register A zurückgegeben. Zu einem richtigen Zeitpunkt wird der Inhalt des Registers A dann über den Segmentdecodierer 63 zur Anzeige ausgegeben.

Bei der Anzeige der Dezimalpunktinformation im R 5-Register wird ein Programm angewendet, das gewöhnlich vom D-Zeitsignalgenerator 67, von der Dezimalpunkt/D-Vergleichseinheit 71 und vom R 5-Register 65 Gebfauch macht. Dabei enthält, wie oben bereits angegeben wurde, das R 5-Register eine Zahl, *" die den Ort des Dezimalpunkts repräsentiert. Diese Zahl wird zusammen mit den codierten D-Zeitsignalen in die Dezimalpunkt/ D-Vergleichseinheit 71 eingegeben,, -

Wenn das die Zeitsteuerung der Gesamtanordnung repräsentierende D~Zeitsignal in Übereinstimmung mit der eingestellten Dezimalpunkt eingabe ist, dann erfolgt zur Zeit S..J- die Ausgabe des Dezimalpunkts am Anschlußstift 1 für die Dauer eines Befehlzyklus mittels de s

Als Antwort auf ein Ausgangssignal am Anschlußstift 1 wird ein bestimmter Dezimalpunktanzeiger in der Anzeige während

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des "bestimmten D-Zeitsignals an der gewünschten Stelle erregt.

Ein weiteres Merkmal dieser Rechenanordnung ist die Unterdrückung vorangehender Nullen in der Anzeige. Die Vergleichs-einheit 68 liefert in jedem Befehlzyklus ein Abtastsignal, wenn die S-Zeitcodierung und die D-Zeitcodierung zusammenfallen, so daß die Zeit, "bei der das Abtastsignal auftritt, eine voranschreitende Zeit ist, das heißt, S^₁- von D-, c > ^s-i/» D^,, S^, von D^, usw., da die D-Zeitsignale voranschreiten. Dieses Abtastsignal schaltet den Segmentdecodierer 63, der gekoppelt mit einer Nullunterdrückungsschaltung 64 eine Unterdrückung der Hüllen zuerst "bei den höchstwertigen Stellen bewirkt. Die Nullunterdrückungsschaltung 64 spricht auf den Deziraalpunktgenerator so an, daß am Ende erscheinende Füllen beim Auftreten eines D_ezimalpunkts unterdrückt werden, und die Nullunterdrückung wird durch eine Bit-Übertragung aus dem Register B während einer EE-Eingabe beendet. Auch die Push-Pull-Matrix liefert Signale zum Starten und Anhalten der Null-Unterdrückung, während jedes D-Zeitsignals.

Das Anfangsprogramm, das der Rechner bei Betätigung durch einen Benutzer ausführt, ist das Einsehalt-Löschprogramm. Die Einschaltlösch-Schaltung 76, die den Rechner bei der anfänglichen Betätigung durch den Benutzer löscht und in einen Anfangszustand versetzt, liefert ein erstes Eingangssignal zur Steuerschaltung des externen Puffers 86, die bei S₀ ein Signal mit dem V/ert "1" erzeugt und dann eine Nullstellung auf der Leitung EXT ausführt. Dies wird dadurch erreicht, daß das S₀-Kennzeichen des Tastaturregisters gesetzt wird und daß die Bits S, bis S^₅ im Tastaturregister auf Null gestellt werden. Das KQ-Eingangssignal von der Tastatur zur Zeit D₁^ ergibt ein -weiteres Hardware-Eingangssignal "Löschen" auf dem Leiter EXT zum Versetzen des Rechners in einen Anfangszustand. Das heißt, daß beim Einschalten oder Niederdrücken einer Taste bei D-. ^ am Leiter KQ die Einschalt-

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löschhaltung 76 die A_us gäbe eines Signals mit dem Wert "1" zur Zeit Sq am Leiter EXT sowie eine Nullsetzung während der restlichen S-Zeiten bewirkt. Zur Zeit S_Q erkennt das SCOM-Chip den Wert "1", und es erkennt, daß der während S, bis S.r auftretende Befehl eine Adresse mit dem Wert Null

1 P

ist. Der Festwertspeicher wird dadurch auf den Speicherplatz Null zurückgestellt, und er liest aus seinem Speicherplatz Null ein Befehlswort zum Starten seiner Anfangsfolge.

Die S-Zeitsignale am SCOM-Chip werden im S-Zähler 38 in Abhängigkeit von dem Synchronisierungssignal Idle erzeugt, das vom arithmetischen Chip stammt. Nach jeweils sechzehn S-Zeitsignalen ist das Signal Idle so programmiert, daß der logische Zustand vom logischen Signalwert 1 zu einer vorbestimmten S-Zeit zur Synchronisierung des S-Zählers 38 mit den S-Zeitsignalen des arithmetischen Chips auf den logischen Wert Null übergeht. In dieser Ausführung ist die S-Zeit bei S_Q gewählt und eine Flankendetektorschaltung stellt die Wertänderung fest und überträgt ein Signal mit dem Signalwert Null in den Zähler. Mit dem Ausgang des Zählers ist ein Decodierer verbunden, der Zeitsteuersignale für eine gewisse S-Zeitdauer sowie ein Signal mit dem Wert Null für einen wiederholten Durchlauf des Zählers erzeugt. _x

Eine weitere Eigenschaft des S-G-enerators eliminiert die Rückführung von Signalen mit dem Signalwert Null in den Zähler, so daß der S-G-enerator auf dem SCOM-Chip den S-Zeitsignalen auf dem Daten-Chip völlig untergeordnet ist. Das. bedeutet, daß die in jedem Befehlszyklus oder in jeder D-Zeit auftretende IdTe-Bedingung auch das Zählen des nicht freilaufenden S-Generators auslöst.

Das IdIe-Signal am Anschlußstift 7 wird auch zu einem zweiten Flankendetektor übertragen, der bei der Synchronisierung des D-Abtastgenerators 39 verwendet wird. Das Idle-Signal ist auf dem arithmetischen Chip so programmiert, daß die logischen Signalzustände nicht nur bei einer bestimmten S-Zeit, sondern

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auch "bei einer bestimmten D-Zeit, "beispielsweise bei D 14, geändert werden. Der Zähler 508 im D-Zeitsignalgenerator ist auf diese Weise bereit, ein Ausgangssignal am D13-Leiter beim Anschlußstift 27 bei S0D13 jedes Befehlssatzes abzugeben. Demnach wird der D-Abtastgenerator 39 mit den D-Zeitsignalen des arithmetischen Chips in Abhängigkeit von einer Signalwertänderung am Leiter "IdTe". Die Ausgangssignale Null bis D 15 an den Anschlußstiften 1 bis 14 sind zur entsprechenden Abtastung in einer zeitlichen Folge über die Tastatur mit der Anzeige gekoppelt.

Dje IDLE-,HOLD- und COND-Befehlsbits

Der Ablauf "Feuer" Befehle vom Pestwertspeicher zum arithmetischen Chip wird manchmal auf Wunsch unterbrochen. Das bedeutet, daß der Festwertspeicher eine Folge von "WAIT"-Befehlen (Wartebefehle) aussenden muß, wenn der Rechner vor der Ausführung des nächsten Befehls auf ein bestimmtes D-Zeitsignal wartet. Der Pestwertspeicher wird dann angewiesen, das Fortschalten zu unterbrechen und an seinem derzeitigen Speicherplatz anzuhalten und mit der Aussendung des in dem Befehlsregister-Speicherplatz gespeicherten Befehls fortzufahren. Damit dies erreicht, wird, wird die alte Adresse im Adressierungsregxster durch eine Erhöhungssperrschaltung geschickt..Ein Beispiel dafür tritt während einer Tastaturabtastung auf, die einen vollständigen Befehlszyklus erfordert.

Bei der Standardprogrammierung des Systems mit zwei Chips der hier beschriebenen Erfindung wird das"HOLD"-Bit (das Bit Sp) von der Anwesenheit eines Wartebef.ehls aus dem Wartesignalgenerator 69 oder von der Anwesenheit des Befehls "Test/ Warten-Besetzt" oder "Test/Attasten decodiert" gesteuert, die ihre jeweiligen Testbedingungen erfüllt haben. Dies sind Befehle für den Festwertspeicher, an seinem bestimmten Speicherplatz das Weiterechalten anzuhalten, bis eine erneute Betätigung

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durch das Daten-Chip erfolgt. Wenn das Haltesignal den Signalwert "1" hat, erhält das Halteregister 24 auf dem SCOM-Chip den gleichen vorherigen Befehl zurück, der entweder den Wartebefehl oder den Abtastbefehl erzeugt. Der gleiche Befehl wird in das Halteregister zurückgegeben, wenn das "HOLD"-Signal die Eins-Additionsschaltung 25 und das Befehlsregister 26 abschaltet. Der Rechner bleibt in dieser Umlaufschleife, bis ein D₁ ^-Signal auftritt,das den Zustand des "HOLD"-Signals ändert, so daß idie Eingabe einer neuen Adresse in das Adressierungsregister und dann die Eingabe einer neuen Adresse aus dem Befehlsregister, dasnun fortgeschaltet ist, in das Halteregister erlaubt. Ein Beispiel eines solchen Warte- oder Abtastvorgangs ist das Abtasten der Tastatur, bei dem bis zum Auftreten des D.. j--Signals gewartet werden muß. Dies stellt sicher, daß die Abtastung beim Auftreten des D₁^-Signals beginnt, so daß mit Sicherheit alle Tastaturlciter abgetastet werden. Wenn ein Abtastvorgang bei D₁-, anstelle von D₁ ^ beginnen würde, dann würde unter Berücksichtigung der Tatsache, daß die D-Zeitsignale rückwärts zählen, eine vollständige Abtastung von D₁^, über D₀ bis D₁J- laufen, ohne daß D₁, abgetastet würde. Beim nächsten Auftreten des D₁ ,--Signals wird der Rechner als Folge einer Hardware-Punktion zur Zeit des D₁ [--Signals aus dem Warte/Abtast-Befehl herausgeführt, und ein neues Befehlswort wird ausgeführt.

Das "Idle"-Signal meldet . externen Chips,ob sich das Daten-Chip im Leerlaufzustand befindet oder nicht, und es ändert den Zustand zu einer vorbestimmten S-Zeit und D-Zeit zur Synchronisierung der Zeitsteuergeneratoren des SCOM-Chips. Diese Synchronisierung ist ein Merkmal der Erfindung, da ein eigenes Synchronisierungssignal und ein eigener Übertragungsleiter nicht erforderlich sind, wie es in herkömmlichen Systemen der Fall wäre. Im Leerlaufzustand werden die R_echnerausgänge zu den Klemmen für die Segmente A bis G- und für den Dezimalpunkt mit der Frequenz der D-Zeitsignale betätigt, und der Rechner wartet auf weitere Informationen. Wenn sich der Rechner nicht im

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-U-

Leerlaufbetrieb "befindet, dann rechnet er tatsächlich und die externe Anzeige ist mit Ausnahme des Kennzeichenausgangs leer, der mit der Frequenz der S-Zeitsignale angezeigt wird. Auf diese V/eise liegt am Ausgang für das IDEE-Signal entweder ein hoher oder ein niedriger Signalwert an, der den rechnenden bzw. den nicht rechnenden Zustand repräsentiert. Der IDLE-Ausgang arbeitet in Abhängigkeit von dem Leerlauf-, Flip-Flop, das oben im Zusammenhang mit dem Halte-Zustand erörtert wurde, die den IDLE-Ausgang in Abhängigkeit von Befehlen wie "IDLE setzen" oder "IDLE auf lull stellen" selektiv betätigt, ob Daten tatsächlich bearbeitet werden oder nicht. Beispielsweise wird der "IPLE"—Befehl dazu verwendet, eine Synchronisierungsinf ormation bei D.. .Sq zum SCOM-Chip zu übertragen, wo mit Hilfe von Flankendetektorschaltungen der S-Zähler 38 .bei Sq synchronisiert und der D-Zeitsignalgenerator bei IL., gesetzt wird. Durch Programmieren eines "WAIT"-Befehls bei D^,- gefolgt von einem Befehl "IDLE setzen" überträgt die Anschlußklemme IDLE den Wechsel des Signalwerts von Eins auf Null bei D..Sq (wobei daran erinnert sei, daß IL. der nächste Befehlszyklus nach D.. ^ ist, da die D-Zeitsignale voranschreiten). Dies ist ein Merkmal des Rechners, das die Erniedrigung der Anschlußstiftzahl um eins im Vergleich zu den herkömmlichen Erfordernissen ermöglicht.

Der Idle-Befehl bewirkt zusätzlich zur Erzielung von Leerlaufbedingungen und der Synchronisierungszeitsteuerung auch noch andere Funktionen. Wenn eine Information hinsichtlich einer Kennzeichenbedingung zu anderen Chips gesendet worden ist, wird der Idle-Befehl dazu verwendet, anzuzeigen, mit v/elcher Frequenz die Kennzeicheninformation gesendet wird. Bei jeder Datenanzeige, was bedeutet, daß sich der Rechner im Leerlaufzustand befindet, wären die Kennzeichen mit der gleichen Zeitsteuerfrequenz wie die Registerinformation gesendet, was bedeutet, daß ein bestimmtes Kennzeichen während jedes Befehlszyklus (D-Zeit) übertragen wird. Somit kann das Kennzeichen abhängig von dem bestimmten Programm Funktionen wie Dezimal-

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punkte, Minuszeichen oder Kommas "betätigen.

Wenn sich der Rechner nicht in einem Leerlaufzustand befindet, liegt der IdTe-Befehl im "anderen" Zustand vor, bei dem die Kennzeichen mit der Frequenz der Zustandezeitsignale über^- tragen werden, was bedeutet, daß ein Kennzeichen pro Zustandszeit oder insgesamt sechzehn Kennzeichen pro Befehlszyklus oder pro D-Zeit übertragen werden. Das während dieser Zeit vorliegend« Kennzeichen kann zum selektiven B_etätigen anderer Chips abhängig davon, ob ein bestimmtes Ziffernkennzeichen gesetzt ist oder nicht, verwendet werden. Daher steuert der IdIe-Befehl, ob andere Chips ein bestimmtes Kennzeichen beobachten, indem sie wissen, ob sich der Rechner im Leerlaufbetrieb befindet oder nicht.

Die Bedingungsschaltung 80 erzeugt bei S- während des zweiten Bits des EXT-Signals einen Ausgangsbefehl COND, damit an dem Festwertspeicher ein bedingter Sprungbefehl gegeben wird. 7/enn bei einem bestimmten Prüfbefehl die Bedingungsschaltung und das COND-Bit gesetzt sind und das COND-Bit (das Bit S.,.) des Sprungbefehls ebenfalls gesetzt ist, dann wird eine neue erzeugte und im Halteregister gespeicherte Sprungadresse zum Adressiertmgs— register übertragen, so daß der" F_estwertspeicher veranlasst wird, zu dieser Adresse zu springen. Wenn die Bedingungsschaltung bezüglich des Bits S.., nicht gesetzt ist, wird das nächste Befehlswort in der Folge im Festwertspeicher ausgeführt. Wenn beispielsweise ein Software-Programm einen Sprungbefehl verlangt, wenn ein bestimmtes Kennzeichen gesetzt ist, dann wird zu einem bestimmten Zeitpunkt im Befehlszyklus das Kennzeichen geprüft, und wenn die Bedingungsschaltung in Bezug darauf, ob das Kennzeichen gesetzt war, gesetzt wird, dann springt der Festwertspeicher zu dem Speicherplatz des gewünschten Programms. Wenn die Bedingungsschaltung hinsichtlich des Kennzeichenzustandes nicht gesetzt wird, wird der nächstfolgende Befehl aus dem ursprünglichen Festwertspeicherplatz ausgeführt.

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Das Merkmal einer Bedingungsschaltung und eines COND-Signals verleiht dem Rechner die Möglichkeit, Entscheidungen abhängig von Bedingungen zu fällen, die unter der Steuerung durch die Software stehen, was die Vielseitigkeit erhöht. Eine weitere softwaregesteuerte Bedingung, die das Bedingungs -Flip-Flop setzen oder rücksetzen kann, ist das Niederdrücken einer bestimmten Taste der Tastatur, die die Flip-J¹IOp schaltung setzt. Als Antwort auf dieses bestimmte Setzen des Bedingungs-Flip-Flops beim Niederdrücken einer Taste der Tastatur wird der Abtastvorgang der Tastatur beendet. Das Bedingunge-Flip-Flop wird auch dann gesetzt, wenn während eines Additions- oder Subtraktionsvorgangs ein Übertragsignal an der letzten Stelle des Registers oder ein Borgen-Signal an der letzten Stelle erforderlich ist. In anderen Worten heißt das, daß das Bedingungs-Flip-Flop eine Anzeige eines Überlaufzustandes bewirkt. Das Bedingung-Flip-Flop, kann

auch bei einem bestimmten "Prüfkennzeichen"-Vorgang gesetzt werden, bei dem das Bedingungs-Flip-Flop auch gesetzt wird, wenn das Kennzeichen gesetzt ist, und umgekehrt.

D_as "BUSY"-Signal ist ein Eingangssignal des arithmetischen Chips, das in ähnlicherweise wie ein Kennzeichen geprüft werden kann. Beispielsweise bewirkt die Software bei einem Befehl "BUSY-Prüfen" ein Setzen der Bedingungsschaltung, wenn ein Eingangssignal an der "BUSY"-Klemme anliegt. Wenn der hier beschriebene erweiterungsfähige Rechner ein Drucker-Chip enthält, kann es für den Rechner erwünscht sein, im Leerlaufbetrieb zu bleiben, bis das Drucker-Chip das Ausdrucken des Ergebnisses beendet hat. Ein von der "BUSY"-Klemme des Drucker-Chips kommendes Eingangssignal zeigt dem arithmetischen Chip dabei an, daß der Drucker arbeitet und keine weiteren auszudruckenden Daten aufnehmen kann. Das arithmetische Chip überwacht die "BUSY"-Klemme, und wenn ein Signal an dieser Klemme liegt, wird die Bedingungsschaltung gesetzt, damit der Rechner einen bedingten Sprung zu einem bestimmten Wartezustand ausführen kann, bis der Drucker den Druckvorgang beendet hat und

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für die Aufnahme weiterer Informationen "bereit ist. Die "BUSY"-Klemme kann auch zur Erzeugung einer Warte "bedingung verwendet werden, "bis das Signal aufhört, und es kann auch zur Zuführung eines Rückkopplungssignals zum arithmetischen Chip hinsichtlich des Zustandes anderer peripherer Chips wie des 10-Register-Chips zusätzlich zum Drucker-Chip in der oben ■beschriebenen W_eise verwendet werden.

Die Eingabe/Ausgabe-Schaltung 82 wird sowohl zum Ausgeben von Daten, aus den Registern im sequentiell adressierten Speicher zu externen Chips als auch zur Eingabe von Daten von den externen Chips zum Daten-Chip verwendet. Die Entscheidung darüber, ob Daten eingegeben oder ausgegeben werden oder nicht und zu welchen Registemdie Daten übertragen werden, steht unter der Steuerung durch die Software.

Das A-Kennzeichen-Ausgangssignal TLGA wird dazu verwendet, bestimmte Bedingungen des Rechners, beispielsweise Fehler, arithmetischer Überlauf oder Eingabeüberlauf anzuzeigen. Das Ausgangssignal kann auch als Komma-Ausgangssignal verwendet werden, das im A-Kennzeichenregister gespeichert ist. Das A-Kennzeichen wird vom idle-Signal gesteuert, und es kann für eine Übertragung zu anderen Chips verwendet werden, während der Rechner sich in einem Arbeitszustand oder in einem Rechen— betriebszustand befindet. Wie bereits erläutert wurde,, er-'scheinen die Kennzeichen am A-Kennzeichenausgang einmal während ■ jeder gegebenen S-Zeit. Diese bestimmte KennzeicheninfOrmation wird zu anderen Chips übertragen, beispielsweise zum 10-Register-Chip, und es veranlaßt dieses Chip zusammen mit dem Idle— Signal, die übertragenen Daten in einem bestimmten Datenspeicher zu speichern. Eine derartige Verwendung der Kennzeichen ist ein Merkmal der Erfindung, da eine fast unbegrenzte Erweiterungsmöglichkeit mit peripheren Chips zusammen mit dem arithmetischen Chip und dem SCOM-Chip -vorliegt. Die mit Segment A bis Segment G bezeichneten Ausgänge sind die Ausgänge, über die die aus vier Bits bestehende Ausgangscodegruppe aus den Registern des se-"

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quentiell adressierten Speichers zur Anzeige übertragen wird, wobei sie anzeigt, welche Zahl wiederzugeben ist. Die erfindungsgemäße Anordnung mit zwei Chips enthält Segmentdecodierer 65, die so programmiert sein können, daß sie abhängig vom Register B arbeiten und/oder eine programmierbare Zahl von Segmenten liefern. Das heißt, daß manche Arten von Anzeigen zur Wiedergabe der Daten sieben Segmente erfordern, wie es hier dargestellt ist.' Der mit DPT bezeichnete Ausgang ist der Dezimalpunktausgang, der in Abhängigkeit vom DPT/D-Generator 71 unter der Steuerung durch das E 5-Register bei einer bestimmten D-Zeit betätigt wird. In der hier beschriebenen Ausführungsform ist keine externe Decodierung nötig, da der DPT-Ausgang direkt den bestimmten Dezimalpunkt in der Anzeige betätigt.

Die Ausgangsklemme I¹LGE kann auch zum Ausgeben der B-Kennzeicheninformation verwendet werden. In einem äußerst komplizierten System mit vielen peripheren Chips, bei denen Kennzeichen zum Steuern der Chips verwendet werden, ist es daher möglich, beide Gruppen der A-Kennzeichen und B-K_ennzeichen auszugeben. Der Ausgangsstift 11 für das Α-Kennzeichen ist oben bereits erläutert worden. Durch Ausgeben sowohl der A—Kenn— Zeicheninformation, als auch der B-Kennzeicheninformation werden die verfügbaren Steuermöglichkeiten verdoppelt. In der Komputertechnik ist unter einem Kennzeichen natürlich nur ein binäres Bit zu verstehen, das einen vorprogrammierten Zustand anzeigt, der zum Auslösen der Schaltungsanordnung verwendet werden kann.

!Format der Befehls-, Adressen- und Steuerwörter

In den Pig. 5a bis 5f sind Darstellungen von Befehlswörtern I₀ bis I₁₂ angegeben, wie sie von den verschiedenen, oben angegebenen, von programmierbaren Logikfeldern (PLA) gebildeten Decodierern decodiert werden. Fig. 5a bezeichnet die dreizehn Bits des Befehlsworts I_Qbis I.g» wie sie im Befehlsregister

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auf dem SCOM-Chip erscheinen, nachdem das Wort aus dem Festwertspeicher 20 gelesen worden ist. Die Formate für Operationen "bei Sprüngen (oder "bei Fortschaltungen) sind unterschiedlich, wie in den Pig. 5a und 5"b zu erkennen ist. Das Bit I₁₂ ist so dargestellt, daß es den Wert "1" hat, der anzeigt, «daß das Befehlswort entweder ein Portsehältst euerkommendo oder ein bedingtes Sprungkommendo und kein Befehl ist. Wenn das Bit I₁₁, das COED-BIt mit dem COND-BIt, das von außen vom arithmetischen Chip "bei S., übertragen wird,

ι - I

übereinstimmt, dann geben die Bits I₁ bis I₁₀ von Pig. 5a eine relative Sprungadresse an. Das bedeutet, daß die Bits I₁ bis I₁₀ eine E_rhöhungsnummer angeben, die zum vorherigen F_estwertspeicherplatz addiert oder davon subtrahiert werden soll wie das Bit Iq von Pig. 5a angibt, damit eine neue Adresse erzeugt wird, wie in Pig. 5g angegeben ist. Wenn das Bit Iq den Wert "Hull" hat, dann muß die relative Sprungadresse in den Bits I₁ bis I₁Q zur alten Adresse addiert werden, wenn das Bit I_Q den Wert "1" hat, dann muß die relative Sprungadresse von der alten Adresse subtrahiert werden.

Wenn das Bit I₁₂ des Befehlsworts im Befehlsregister 26 den Wert "Full" hat, dann repräsentieren die Bits Iq bis I₁₁ einen Befehl, der im arithmetischen Chip und im Decodierer 28 auf dem SCOM-Chip decodiert wird. Beispielsweise werden· die Bits Io bis I₁P im Ziffernmaskendecodierer 83 so decodiert, daß Maskierungsoperationen erhalten werden, die für ein M-PeId aus M₀ bis-M-., r- definiert sind, und daß eine Konstante Έ erhalten wird. Die Bits I. bis I₇ werden vom R-Decodierer 73 so decodiert, daß die angezeigten Registeroperationen geliefert werden. Die Bits I. bis I₇ werden in der D/S-Test-und Maskenvergleichsschaltung 68 so decodiert, daß die Kennzeichenmaske PMSK nach Pig. 5c zur Verfugung gestellt wird. Die Bits Iq bis Ip -werden im Sigma-Decodierer 74 zur Steuerung der Registerauswahl decodiert, während das Bit I-, den Codierer 77 zur Anzeige eines Additions— oder Subtraktionsvorgangs decodiert wird. Mach Fig. 5c werden die Bits I_Q bis I- vom Kennzeichen-

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decodierer 72 so decodiert, daß Kennzeichen-Steuerbefehle zum Steuern der Kennzeichenregister erzeugt werden. Der Decodierer 28 decodiert das Befehlswort so, daß Speicher- und Abruf-Befehle für die Register P und G geliefert werden.

Die Bits Iq bis I₇ bewirken auch eine Betätigung der K-Vergleichsschaltung 78, damit bestimmt wird, welcher K-Leiter der Tastatur durch ÄTiederdrücken einer Taste betätigt worden worden ist. Mach Jig. 5e erzeugen die im Kennzeichendecodierer 72 decodierten Bits Iq bis I, die Wartebefehle, mit denen der Rechner in den Wartezustand versetzt wird, bis eine bestimmte Bedingung, beispielsweise eine in den Bits I, bis I₇ codierte D-Zeit eintritt. Die Bits X. "bis I₇ werden in der Kennzeichenmasken-Vergleichsschaltung 68 decodiert, damit die Bedingung erzeugt wird, deren Auftreten den Wartezustand steuert.

Nach Pig. 5f wird der externe Steuerbefehl EXT vom Daten-Chip erzeugt,indem ein-"P Reg"— oder Konstantenfestwert— speicher-Abruf durchgeführt wird. Der Wert "1" im Bit S_Q des "P Reg"-Steuerbefehl gibt die Bedingung an, daß das arithmetische Chip nach einer bestimmten Adresse im Pestwertspeicher für Jidie Veranlassung eines bedingten Sprungs verlangt, wie es beispielsweise bei der Einsehaltlöschung der Pail ist. Der Wert "0" im Bit Sq gibt die Bedingungen an, daß das arithmetische Chip entweder den Konstantenfestwertspeicher adressieren, einen bedingten Sprung ausführen, oder lediglich COlCD- und HOLD-Signale übertragen kann. Die "P Reg"-Eintrittsschaltung (jam-in) ist während eines Konstantenabrufs inaktiv, bei dem der Pestwertspeicher normal fortgeschaltet werden kann. Das zweite Bit, das zur Zeit S.. auftritt, ist das COND-Bit zur Übertragung des Zustandes der Bedingungs-Plip-Plcp -zum SCOM-Chip, der anzeigt, daß ein bedingtes Ereignis aufgetreten ist, auf das der Pestwertspeicher antworten soll. Das zur Zeit S.. auftretende COltfD-Bit steuert, ob ein bedingter Sprung, wie er vom jüngsten Befehlswort aus dem

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Pestwertspeicher angegeben ist, ausgeführt werden soll oder nicht. Das "bedeutet, daß der Pestwertspeicher um die relative Sprungadresse fortgeschaltet wird, wie oben erläutert wurde, wenn das -von' Außen kommende S. Bit mit dem Bit Im* des Sprungbefehls übereinstimmt.

Das dritte von Außen kommende Bit, das zur Zeit Sp auftritt, ist der HOLD-Steuerbefehl, der anzeigt, daß das SCOM-Chip das Weiterschalten des Festwertspeichers verhindern soll und das P_estwertspeicher-Befehlswort für eine bestimmte Periode festhalten soll. Das HOLD-Bit spricht beispielsweise auf den Wartesignal-Generator 69 an.

Die Bits S, bis Sm₁- sind jeweils bestimmte absolute Adressen. Wenn das Bit S_Q den Wert "1" hat, dann stellen die Bits S^ bis S.. c- eine bestimmte Adresse im Pestwertspeicher dar, zu der der Pestwertspeicher springen soll. Wenn das Bit Sq den Wert "Null" hat, dann kann die von den Bits S~ bis S₁ <- angegebene Adresse die Speicheradresse des Speicherplatzes einer Konstante im Konstantenfestwertspeicher 35 sein, die für die Ausführung eines Konstantenabrufs oder eines bedingten Sprungs zu einem bestimmten Speicherplatz im Hauptfestwertspeicher verwendet wird. Bei einem Konstantenabrufbefehl, der vom Decodierer 28 decodiert wird, bewirkt die vorangehende EXT-Übertragung mit dem Wert "Null" zur Z_eit Sq den A^ruf der bestimmten Konstante.

In Pig. 5g ist das Codierungsformat für das Pestwertspeicher-Adressenwort dargestellt, wie es im Adressierungsregister 23 auf dem SCOM-Chip gespeichert ist.· Da die 1024 Befehlswörter zu jeweils 13 Bits im Pestwertspeicher 20 in einem PeId mit 64 χ 16 χ 13 Bits gespeichert sind, adressieren die Bits Aq bis A die 64 Zeilen im Pestwertspeicher, während die Bits A₇ bis Aq die Adressen der acht Spalten pro Zeile zur Auswahl der richtigen adressierten Spalte adressieren. Die Bits A^q bis A₁₂ stellen die Chip-Auswahl dar, und sie werden so decodiert,

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daß der Puffer 27 steuert, ob das Befehlswort aus dem Festwertspeicher 20 zum arithmetischen Chip übertragen wird, oder nicht.

Taktsteuerung

gesamte System arbeitet mit zwei extern zur Verfugung gestellten Taktsignalen 0^ und 0₂» ^{die in pi}S· ^a ^zu erkennen sind, sowie mit zwei intern erzeugten Taktsignalen P₁ und F₂. Für die Taktsignale 0* und 0« wird eine Frequenz von 250 kHz verwendet. Die Taktgeneratoren können herkömmlich aufgebaut sein; sie sind hier nicht dargestellt.

Eine Gruppe von Taktsignalen tf-i^ßflo ^{wird a}^-^s Zustande ze it bezeichnet, die die Zeit darstellt, die ein Bit aus jedem der Hauptregister A, B, C und D für die parallele Bearbeitung durch das Rechenwerk usw. benötigt. Die bei der erfindungsgemäßen Anordnung verwendete BCD Arithmetik erfordert für jede Stelle eine volle Gruppe von Taktimpulsen, so daß zur Ausführung arithmetischer Operationen mit allen sechzehn Stellen eines Registers 16 Zustandszeiten erforderlich sind. Sechzehn Zustandezeiten stellen eine D-Zeit oder einen Befehlszyklus dar, wie aus Fig. 6b zu erkennen ist.

Einzelne Adressierungsleiter in den Registern 50 bis 55 werden nur für die Dauer von drei Taktimpulsen 0^, P₁, 0₂ und nicht für die Dauer aller vier Taktimpulse erregt; diese Dreiergruppen werden ebenfalls als Zustandszeiten Sq bis S₁,- bezeichnet, wie in Fig. 6a zu erkennen ist. Die gleichen zur Betätigung der Adressierungsleiter des Adressierungsregisters 23 für den sequentiell adressierten Speicher erzeugten Zustandszeiten bewirken auch die Zeitsteuerung des restlichen Teils der Anordnung.

Die direkt aus den Zustandszeiten Sq bis S^c erzeugten D-Zeiten

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werden zum Abtasten der Tastatur und der Anzeige verwendet. Wie in Fig. 6Td- zu erkennen ist, zählen die D-Zeiten von D₁,-über D-,^, D₁,...bis D_Q abwärts, während die Zustandszeiten von Sq über S₁-, Sp...bis S₁₁- aufwärts zählen. Dieses Merkmal unterstützt das V_erfahren zur Mullunterdrückung, da vorangehende Nullen, die unterdrückt werden sollen, zuerst bei den höchstwertigen Stellen auftreten, während das Rechenwerk von rechts nach links mit den niedrigstwertigen Stellen zuerst : arbeiten muß.

Die Tastatur-Eingabematrix

In Pig. 7 ist eine 16 χ 7-Matrix dargestellt, bei der die Tasten der Tastatur zu erkennen sind, die so angeordnet sind, wie sie von den sechzehn ZiffernzeitSignalen D_n bis D abge- "

^υ 15 tastet werden und wie sie auf den sieben Ausgangs leitern KET bis KT festgestellt werden, von denen die Tastatur-Information in das System eingegeben wird. Wenn am Leiter KP zur Zeit des Ziffernzeitsignals D eine Spannung mit dem Signalwert "1" auftritt, dann ist di<5 Taste EE niedergedrückt,uswi Die Kombination eines Ziffernzeitsignals und eines Abtastleiters identifiziert eine Taste, und die sechzehn Ausdrücke und die sieben Ausdrücke sind im Rechner binär codiert, so daß sie in Form von 3 bzw. 4 Bits auftreten. In der Tabelle IA ist das Format dargestellt, mit dem Tastatur- und Ziffernzeitinformationen in das Tastaturregister 54 eingegeben werden, wobei der in der Tabelle I B angegebene Code für die K-Informatlon verwendet wird.Wenn zur Z_eit des Ziffernzeitsignals D₁₀ eine Taste am KP-Leiter nach einer Tastaturabtastung niedergedrückt ist, enthält das Tastaturregister das in der Tabelle IC angegebene Wort.

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MSB

Tabelle I A

	D4	D2
Ka

LSB

Tabelle I	K-Leiter	Ka	B-	Kb	Kc
KE	O	0	O
KO	0	0	1
KP	0	1	0
KQ	0	1	1
KR	1	0	0
KS	1	0	1
KT	1	1	O

	0	Tabelle	0	j I C	0	1	DlO	0
X		1		. 1
	KV

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Claims (81)

1. P a t e η t a η s ρ r ü c h e

   Elektronische Datenverarbeitungsanordnung mit wenigstens zwei integrierten Halbleiterschaltungseinheiten_;die Speichervorrichtungen zum Speichern nummerischer Daten sowie arithmetische Einrichtungen, die zum Bearbeiten der nummerischen Daten selektiv an die Speichereinrichtungen angekoppelt sind, sowie Eingabeeinrichtungen enthalten, gekennzeichnet durch Ausgangseinrichtungen, die auf zeitgesteuerte Signale in einer gegebenen, in einer der Schaltungseinheiten erzeugten Zykluszeit ansprechen, Einrichtungen zum Erzeugen eines Signals in einer der Schaltungseinheiten, das einen internen Betriebszustand dieser Schaltungseinheit anzeigt und eine ausgewählte zeitliche Beziehung zu der Zykluszeit und zu einer Unterzykluszeit innerhalb der Zykluszeit anzeigt, Kopplungs— einrichtungen zum Anlegen dieses Signals von einer der Schaltungseinheiten an wenigstens eine weitere Schaltungseinheit und Unterzyklus- und Zykluszeitsteuergeneratoren auf dieser einen weiteren Schaltungseinheit, -die auf das einen internen Betriebszustand anzeigende Signal unter Erzeugung von Unterzyklus- und Zykluszeitsignalen anspricht.
2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das den internen Betriebszustand anzeigende Signal in Abhängigkeit von einem Berechnungszustand oder von einem Zustand des Rechners, bei dem keine Berechnung ausgeführt wird, erzeugt wird.
3. 3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die eine integrierte Schaltungseinheit auf einem Halbleiter-Chip Einrichtungen zur Erzeugung eines mehrstelligen Steuerbefehlssignals in zeitgesteuerter Folge bezüglich der Unter— Zykluszeit erzeugt, daß das mehrstellige Signal eine erste

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   Gruppe von Stellen aufweist, die die internen Betriebszustände des ersten Halbleiterchips anzeigen, und daß eine zweite Gruppe von Stellen des mehrstelligen Signals abhängig von der ersten Gruppe eine Speicheradresse repräsentieren.
4. 4. Anordnung nach Anspruch 3> wobei die Anordnung ein tragbarer elektronischer Rechner ist, dadurch gekennzeichnet, daß auf dem ersten Halbleiterchip Tastatureingabeeinrichtungen vorgesehen sind, die in Abhängigkeit von Tastatursignalen an mehreren Leitern arbeiten, daß das Auftreten eines Tastatursignals zu einer bestimmten Zykluszeit die bestimmte Taste identifiziert, daß die Tastatureingabeeinrichtungen eine Speichervorrichtung zum seriellen Eingeben der Information in einem codierten format, die anzeigt, daß ein bestimmter Tastenleitor betätigt worden ist, und daß die Speichervorrichtung auch der seriellen Eingabe der bestimmten Zykluszeit dient.
5. 5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß das weitere Halbleiterchip einen Befehlsspeicher enthält, der in selektiver Weise von dem mehrstelligen Steuerbefehlssignal adressiert wird, und daß eine Stelle der ersten Gruppe von Stellen des Steuerbefehlssignals eine Unterbrechung der normalen Ablauffolge bei der Adressierung dieses Speichers her-Torruft.
6. 6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß eines der Bits der ersten Gruppe des Steuerbefehlsworts ein bedingter Sprungbefehl ist, der bewirkt, daß die Speichervorrichtung an dem in der zweiten Gruppe von Stellen enthaltenen Speicherplatz adressiert wird.
7. 7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die erste Gruppe ferner eine Stelle enthält,' die den Status eines internen Zustandes des einen Halbleiterchips darstellt.

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8. 8. Anordnung nach Anspruch 7, daß das eine Halbleiterchip Einrichtung enthält, die auf ein bestimmtes Unterzyklus— zeitsignal und entweder auf das Einschalten des Rechners oder auf eine Tastatureingabe anspricht, was eine Hardware-Löschung bewirkt, sodaß die Stelle der ersten Gruppe erzeugt wird, die den unbedingten Sprungbefehl repräsentiert.
9. 9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß das eine Halbleiterchip einen Ausgangspuffer enthält, der drei Zustände aufweisen kann und der zum Ausgeben des mehrstelligen Signals vorgesehen ist, das in Abhängigkeit von einem Steuerbefehl aus der Speichervorrichtung in einem Zustand festgehalten wird, der ein Ausgeben von Daten verhindert und das Eingeben von Daten auf dem einen Halbleiterchip ermöglicht.
10. 10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß der Ausgangspuffer an die Tastatureingabe-Speichervorrichtung angekoppelt ist, damit Daten eingegeben werden, wenn der Aus— gangspuffer in diesem Zustand festgehalten ist.
11. 11. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Unterzyklus-Zeitsteuergenerator nicht frei läuft und daß das einen internen Zustand anzeigende Signal jede Unterzyklusablauffolge auslöst.
12. 12. Datenverarbeitungsanordnung mit einem Festwertspeicher zum Speichern einer großen Zahl von Programmbefehlen und "einem Adressierungsregister zum Speichern einer Darstellung eines gegebenen Speicherplatzes in dem Festwertspeicher, gekennzeichnet durch ein Halteregister zum Speichern einer Darstellung eines weiteren Speicherplatzes in dem Festwertspeicher und Einrichtungen zum Adressieren des Festwertspeichers über das Adressierungsregister unter Verwendung einer der Darstellungen.
13. 13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß

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    die D_arstellung des weiteren Speicherplatzes die Adresse eines "bedingten Sprungs repräsentiert und daß Schalteinrichtungen die Adresse des "bedingten Sprungs "bedingt in das Adressierungsregister- schalten.
14. 14. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß das Adressierungsregister selektiv die Adresse eines "bedingten Sprungs und eine aufeinanderfolgend erhöhte vorherige Adresse speichert.
15. 15. Anordnung nach Anspruch 14, dadurch gekennzeichnet, daß das Adressierungsregister zum Eingeben des unbedingten Sprungs und der erhöhten Adresse sowie der Adresse des "bedingten Sprungs einen Serieneingang und einen Paralleleingang aufweist und daß ein serieller Ausgang und ein paralleler Ausgang zum Ausgeben der Adressierungssignale vorgesehen ist.
16. 16. Anordnung nach Anspruch 15, dadurch gekennzeichnet, daß das Halteregister einen Serieneingang und einen Parallelausgang aufweist.
17. 17. Anordnung nach Anspruch 16, gekennzeichnet durch einen Addierer zum Erzeugen der Adresse des "bedingten Sprungs in Abhängigkeit von einem Befehlswort aus der Speichervorrichtung.
18. 18. Anordnung nach Anspruch 17, gekennzeichnet durch sequentielle Erhöhungsvorrichtungen, die in Abhängigkeit von der vorhergehenden Adresse die sequentiell erhöhte Adresse erzeugen.
19. 19. Anordnung nach Anspruch 18, gekennzeichnet durch Einrichtungen, die in Abhängigkeit von einem unbedingten Sprungsignal die Adresse des unbedingten Sprungs erzeugen.
20. 20. Anordnung nach Anspruch 19, dadurch gekennzeichnet, daß die Anordnung einen Rechner bildet und daß die Einrichtung '.

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    zur Erzeugung des unbedingten Sprungsignals von Tastatur- ■ Steuerbefehlen abhängig ist.
21. 21 . Anordnung nach Anspruch 20, gekennzeichnet durch S ehalt einrichtungen, die in Abhängigice it von den Unterzyklus-Zeitsignalen des E_echners arbeiten.
22. 22. Anordnung nach Anspruch 21, gekennzeichnet durch Vergleichseinrichtungen zum Vergleichen der Darstellung eines Zustandes des Eechners mit einem Bit des Programmbefehls zur Erzeugung eines Sehaltsignals, -wobei die Schalteinrichtungen in Abhängigkeit von diesem Schaltsignal arbeiten.
23. 23. Datenverarbeitungsanordnung mit einer adressierbaren Speichervorrichtung zum Speichern einer großen Zahl von Pro-, grammbefehlswörtern und mit Adressierungseinrichtungen zum Bestimmen spezieller Speicherplätze in der Speichervorrich- ■-." tung, dadurch gekennzeichnet, daß die Adressierungseinrich— tungen Erhöhungseinrichtungen enthalten, die abhängig von dem Befehlswort aus einem ersten Speicherplatz einen zweiten, nicht benachbarten Speicherplatz erzeugen, der als nächster Speicherplatz adressiert werden soll, wobei der zweite Speieherplatz vom ersten Speicherplatz um eine relative Größe, entfernt liegt, die vom Befehlswort am ersten Speicherplatz angegeben wird. ..,"-- ...."■-
24. 24. Anordnung nach Anspruch.23, dadurch gekennzeichnet, daß die Erhöhungseinrichtungen Vorrichtungen aufweisen, die auf wenigstens einen in der Anordnung vorhandenen Zustand so ansprechen, daß sie teilweise den zweiten Speicherplatz angeben.
25. 25. Anordnung nach Anspruch 24, dadurch gekennzeichnet, daß die Erhöhungseinfichtungen einen Volladdierer aufweisen, der auf die Adresse des ersten Speicherplatzes und auf das Befehlswort unter Erzeugung der Adresse des zweiten Speicherplatzes anspricht.

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26. 26. Anordnung nach Anspruch 25, dadurch gekennzeichnet, daß das Befehlswort aus mehreren Bits "besteht, von denen eines ein Bedingungsbit ist, daß Vergleichseinrichtungen vorgesehen sind, die das Bedingungsbit mit einer Darstellung einer internen Betriebsbedingung des Rechners vergleichen, damit die Mressierungseinrichtungen eine Einwirkung auf den Speicher an dem zweiten Speicherplatz freigeben.
27. 27. Anordnung nach Anspruch 26, dadurch gekennzeichnet, daß an den Speicher Einheitserhöhungseinrichtungen zum Erhöhen der Adresse des ersten Speicherplatzes um den Wert 1 angekoppelt sind.
28. 28. Anordnung nach Anspruch 27, dadurch gekennzeichnet, daß die Einheitserhöhungseinrichtungen und die Erhöhungseinrichtungen in Abhängigkeit von den Vergleichseinrichtungen arbeiten, wodurch in einem Zustand der Vergleichseinrichtungen die Adresse des ersten Speicherplatzes um die relative Größe erhöht wird, während bei dem anderen Zustand der Vergleichseinrichtungen die erste Adresse um den Wert 1 erhöht wird.
29. 29. Anordnung nach Anspruch 23,· dadurch gekennzeichnet, daß bei der Adressierung des Speichers die Adresse eines ersten Speicherplatzes um eine im Befehlswort aus dem ersten Speicherplatz enthaltene relative Größe erhöht wird, damit die Adresse des nächsten, nicht benachbarten Speicherplatzes, der zu adressieren ist, beliefert wird.
30. 30. Datenverarbeitungsanordnung auf wenigstens einem Halbleiter-Chip mit Festwertspeichereinrich-tungen zum Speichern und Abgeben einer großen Anzahl von Programmbefehlen am Ausgang in paralleler Form, gekennzeichnet durch (a) Register— einrichtungen mit einem an den Parallelausgang des Speichers angeschlossenen Eingang und mit einem seriellen Befehlseingang sowie mit einem seriellen Befehlsausgang und einem parallelen Befehlsausgang für ausgewählte Befehle und (b) Ausgangs-

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    puffereinrichtungen, die den seriellen Befehlsausgang "bedingt an den seriellen Befehlseingang ankoppeln, damit in ausgewählter Weise eine Wiedereingabe des ausgewählten Befehlsworts in die Registereinrichtungen erfolgt.
31. 31. Anordnung nach Anspruch 30» .gekennzeichnet durch Decodier einrichtungen, die zum Decodieren des Befehlsworts nach der Wiedereingabe in die Registereinrichtungen an den parallelen Befehlseingang angekoppelt sind.
32. 32. Anordnung nach Anspruch 31, dadurch gekennzeichnet, daß der Rechner eine Multi-Chip-Anordnung ist, in der mehrere Chips vorgesehen sind, von denen jedes das Befehlsregister, die Ausgangspuffereinrichtungen und den Speicher enthält,; wobei die seriellen Befehlseingänge parallel geschaltet sind.
33. 33. Anordnung nach Anspruch 32, gekennzeichnet durch Schalteinrichtungen zum Steuern der Eingabe in das Befehlsregister aus dem !Pestwertspeicher in Abhängigkeit von einer von dem Rechner erzeugten Bedingung. ■
34. 34. Anordnung nach Anspruch 33, dadurch gekennzeichnet, daß der Speicher mit Hilfe eines Adressenworts adressierbar ist, und daß von dem Adressenwort abhängige Einrichtungen vorgesehen sind, die ein Chip-Auswahlsignal zur Freigabe eines ausgewählten Ausgangspuffers in der Multi-Chip-Anordnung erzeugen und übertragen.
35. 35. Datenverarbeitungsanordnung mit wenigstens einem Halbleiter-Chip mit einem Pestwert-Programmspeicher zum Speichern und selektiven Abgeben von Befehlswörtern in Abhängigkeit von einem Adressierungssignal und mit einem Speicher mit virtueller Masse, dadurch gekennzeichnet, daß (a) Zeilen und Spalten aus Speicherzellen vorgesehen sind, wobei die Spalten gruppiert sind, damit eine Polge von Bits, die das Befehlswort enthalten, auf Ausgangsleitern abgegeben wird, während die Zeilen zur Be-

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    Stimmung dieser Bits des Befehlsworts adressierbar sind, daß (b) Betätigungseinrichtungen in Abhängigkeit von einem Adressierungssignal in ausgewählter Weise Zeilen des Speicherfeldes "betätigen und daß (c) Spaltenauswahleinrichtungen auf das Adressierungssignal so ansprechen, daß eine "bestimmte Spalte von Speicherzellen des Speicherfeldes in ausgewählter Weise "betätigt wird, in dem an dJee ausgewählte Spalte selek-.tiv Schaltungsmasse angelegt wird und ein Ausgangsleiter zur Abgabe eines Bits des Befehlsworts an die ausgewählte Spalte angekoppelt wird, wobei die Zahl der Ausgangsleiter gleich der Zahl der Bits des Befehlsworts ist, während die Zahl der Masseleiter kleiner als die Zahl der Ausgangsleiter ist.
36. 36. Anordnung nach Anspruch 35, dadurch gekennzeichnet, daß das Speicherfeld für jeweils zwei Ausgangsleiter einen Masseleiter enthält, und daß jeder Masseleiter an seine zugehörigen zwei Ausgangsleiter über zwei Zellenspalten, die von den Spal— tenauswähleinrichtungen ausgewählt sind, selektiv angekoppelt ist.
37. 37. Anordnung nach Anspruch 36, dadurch gekennzeichnet, daß der Masseleiter über ein Schaltelement selektiv an Schaltungs— masse angekoppelt ist.
38. 38. Anordnung nach Anspruch 35, gekennzeichnet durch Vorladungseinrichtungen, die in Abhängigkeit von einer Phase eines Unterzyklus-Zeitsignals jeden Ausgangsleiter vorladen.
39. 39ν Anordnung nach Anspruch 38, dadurch gekennzeichnet, daß die Spaltenauswahleinrichtungen Vorrichtungen enliialten, die auf die Phase des Unterzyklus-Zeitsignals so ansprechen, daß jeder Spaltenleiter an einen entsprechenden Ausgangsleiter angekoppelt wird, so daß alle Spaltenleiter und alle Ausgangsleiter vorgeladen werden.
40. 40. Anordnung nach Anspruch 39, dadurch gekennzeichnet,, daß die Zeilenauswähleinrichtungen Vorrichtungen zum Vorladen je-

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    des Zeilenleiters in Abhängigkeit von der Phase des Unterzyklus-Zeitsignals enthalten.
41. 41. Anordnung nach Anspruch 40, dadurch gekennzeichnet, daß die Zeilenauswähleinrichtungen Schaltelemente enthalten, die in Abhängigkeit von dem Adressierungssignal einen vorgeladenen Zeilenleiter selektiv entladen.
42. 42. Elektronische Datenverarbeitungsanordnung in tragbarer Ausführung mit wenigstens einem Halbleiter-Chip und mit einem Befehlsspeicher zum Speichern einer großen Anzahl von Befehlswörtern und zum Abgeben eines ausgewählten Befehlsworts in Abhängigkeit von einem Steuerbefehlssignal, gekennzeichnet durch (a) Einrichtungen zum E_rzeugen des Steuerbefehlssignals, das eine erste und eine zweite Gruppe von Stellen aufweist, wobei die erste Gruppe der Stellen interne Betriebszustände der Datenverarbeitungsanordnung darstellt, während die zweite Gruppe der Stellen eine Speicheradresse abhängig von einer Stelle der ersten Gruppe von Stellen angibt, und (b) einen ebenfalls auf das Steuerbefehlssignal ansprechenden Konstantenspeicher zum Erzeugen einer mehrstelligen aus mehreren Bits bestehenden Konstante zur Ausführung in der Datenverärbeitungsanordnung.
43. 43. Anordnung nach Anspruch 42, dadurch gekennzeichnet, daß der Konstantenspeicher Konstantendecodiereinrichtüngen enthält, die ein Register zum Speichern der zweiten Gruppe der Stellen aufweisen und ein erstes Signal erzeugen, das angibt, ob der bestimmte Speicher adressiert worden ist'oder nicht, und die ein zweites Signal erzeugen, das den Speicherplatz der.bestimmten Konstante in dem Konstantenspeicher angibt, der adressiert wird.
44. 44. Anordnung nach Anspruch 43» gekennzeichnet durch (a) Einrichtungen, die in Abhängigkeit von einem Befehlswort aus dem Befehlsspeicher ein Abrufsignal erzeugen und (b) Einrichtungen, die auf das erste Signal und auf das Abrufsignal

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    unter Erzeugung eines Schaltsignals zum Durchschalten des zweiten Signals zu dem Konstantenspeicher als Adresse ansprechen.
45. 45. Anordnung nach Anspruch 44, dadurch gekennzeichnet, daß (a) der Befehlsspeicher, ein sequentiell adressierter Speicher mit Spaltenleitern ist, die von Unterzyklus-Zeitsignalen der Anordnung sequentiell abgetastet werden und daß (Td) der Konstantenspeicher Zeilen aufweist, die von den Unterzyklus-Zeitsignalen abgetastet werden.
46. 46. Anordnung nach Anspruch 45, dadurch gekennzeichnet, daß der Konstantenspeicher ein Festwertspeicher ist.
47. 47. Anordnung nach Anspruch 46, dadurch gekennzeichnet, daß der Festwertspeicher virtuell an Masse gelegt ist.
48. 48. Anordnung nach Anspruch 47, dadurch gekennzeichnet, daß der virtuelll an Masse gelegte Festwertspeicher aus einem Transistor bestehende Speicherzellen aufweist, wobei Transistoren in den Zeilen gemeinsam verbundene Gate-Elektroden und Transistoren in den Spalten miteinander verbundene Source-Elektroden und miteinander verbundene Drain-Elektroden aufweisen, und daß die Zeilen der Gate-Elektroden von den Unterzyklus-Zeitsignalen abgetastet werden.
49. 49. Anordnung nach Anspruch 48, dadurch gekennzeichnet, daß an den K_onstantenspeicher Adressierungseinrichtungen angekoppelx sind, die in Abhängigkeit von der zweiten Gruppe von Stellen und von dem Abrufsignal einen ausgewählten Spaltenleiter einer ausgewählten Speicherzelle an Schaltungsmasse ankoppeln und die Speicherzelle mit einem Ausgangsleiter verbinden.
50. 50. Anordnung nach Anspruch 49, dadurch gekennzeichnet, daß der Konstantenspeicher pro Bit des Konstantenworts nur einen

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    Ausgangsleiter aufweist. -
51. 51 . Anordnung nach Anspruch 50, gekennzeichnet durch Vorladungseinrichtungen, die in Abhängigkeit von einer Phase des Unterzyklus-Zeitsignals jeden der Spaltenleiter ein-

    schließlich der Ausgangsleiter selektiv vorladen.
52. 52. Anordnung nach Anspruch 50, dadurch gekennzeichnet, ,daß die Schaltungsmasse über Schaltelemente, die auf ein bestimmtes Unterzyklus-Zeitsignal ansprechen, an den Konstantenspeicher angekoppelt ist.
53. 53. Anordnung nach Anspruch 52, gekennzeichnet durch Einrichtungen zur Erzeugung eines Steuerbefehlssignals mit Speichereinrichtungen, die in Abhängigkeit von Tastatureingangssignalen der Anordnung und von Zyklus-Zeitsignalen die zweite. Gruppe der Stellen erzeugen.
54. 54. Datenverarbeitungsanordnung mit Datenspeiehereinrichtungen, die eine Gruppe von mehrstelligen Registern, enthalten und mit Auswahleinrichtungen zum Eingeben und Ausgeben von Daten in bzw. aus jedem Register der Gruppe, dadurch gekennzeichnet, daß die Datenspeichereinrichtungen ein zusätzliches mehrstelliges Register enthalten, das Einrichtungen zum Austauschen seiner Daten mit Daten anderer Register der Gruppe aufweist, jedoch nicht zum Eingeben oder Ausgeben von Daten zu bzw. aus ihm vorgesehen ist.
55. 55. Anordnung nach Anspruch 54, dadurch gekennzeichnet, daß ein R_echenwerk vorgesehen ist, daß die Auswähleinrichtungen Daten aus bestimmten Registern der Gruppe in das Rechenwerk eingeben und Daten aus dem Rechenwerk in ein Register der Gruppe eingeben, wobei die Auswähleinrichtungen einen Umlauf der Daten in jedem Register der Gruppe bewirken, und daß dem zusätzlichen Register Vorrichtungen zugeordnet sind, die für einen Datenumlauf in jedem Register sorgen.

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56. 56. Anordnung nach Anspruch 55, dadurch gekennzeichnet, daß das Rechenwerk ein , bitparallel, ziffernseriell
    arbeitendes Rechenwerk ist.
57. 57. Anordnung nach Anspruch 56, dadurch gekennzeichnet, daß die Gruppe der mehrstelligen Register und das zusätzliche mehrstellige Register ein sequentiell adressierter Speicher sind, der Stellenspalten aufweist, die nacheinander von Unterzyklus-Zeitsignalen der Anordnung abgetastet werden, wobei die Abtastung aller Stellen
    des Speichers eine Zykluszeit darstellt.
58. 58. Anordnung nach Anspruch 57, dadurch gekennzeichnet, daß das zusätzliche mehrstellige Register über die Gruppe der mehrstelligen Register an das Rechenwerk angekoppelt ist.
59. 59· Elektronische Datenverarbeitungsanordnung in Halbleitertechnik mit Befehlsspeichereinrichtungen zum Abgeben von Befehlswörtern, gekennzeichnet durch eine Wortspeicheran— Ordnung mit einer ersten Gruppe von Speichervorrichtungen zum Speichern von mehrstelligen, von einzelnen Bits gebildeten Wörtern, bei denen jede Stelle programmierbar und extern übertragbar ist, und Unterprogrammspeichervorrichtungen zum Speichern von mehrstelligen, aus einzelnen Bits gebildeten Wörtern unter Steuerung durch die Befehlsspeichereinrichtungen, zu denen eine Eingabe nur in Abhängigkeit von der ersten Gruppe von Stellen erfolgt, damit dadurch ein Austausch des Speicherinhalts erfolgt.
60. 60. Anordnung nach Anspruch 59, dadurch gekennzeichnet, daß in der Speicheranordnung jede Speichervorrichtung
    direkt Zugriffsspeicher enthält, die von Zeitsteuersignalen der Anordnung sequentiell betätigt werden.
61. 61. Anordnung nach Anspruch 60, dadurch gekennzeichnet, daß in der Speicheranordnung Steuereinrichtungen vorge-

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    sehen sind, die in Abhängigkeit von einer.decodierten Darstellung der Befehlswörter den Austausch der Inhalte der TJixterprogrammspeichervorrichtungen und der ersten Gruppe von Stellen steuern.
62. 62. Datenverarbeitungsanordnung .mit einem permanenten Speicher zum Speichern und selektiven Abgeben von Befehlswörtern, einer Tastatur zur Erzeugung einer Adresse für den Befehlsspeicher mit einem Feld aus Tasten in Zeilen und Spalten, bei dem die Spalten nacheinander von Zyklus-Zeitsignalen der Anordnung abgetastet werden, und mit Codiereinrichtungen, die an die Tastenzeilen so angekoppelt sind, daß eine codierte Darstellung einer bestimmten Zeilenbetätigung beim Niederdrücken einer bestimmten Taste erzeugt wird, dadurch gekennzeichnet, daß die

    Eingabeanordnung an den Codierer angekoppelte Einrichtungen aufweist, die auf die Darstellung der Tastenbetätigung und auf die Zyklus-Zeitsignale unter Erzeugung einer seriellen Darstellung ansprechen, die sowohl die bestimmte TaStenbetätigung als auch die Adresse repräsentiert, und daß an den permanenten Speicher Speichervorrichtungen angekoppelt sind, die die serielle Darstellung speichern.
63. 63. Anordnung nach Anspruch 62, dadurch gekennzeichnet, daß die Codiereinrichtungen sowohl die direkten als auch die komplementierten Darstellungen der bestimmten Zeilenbetätigung liefern.
64. 64. Anordnung nach Anspruch 63, dadurch gekennzeichnet, daß die Speichervorrichtungen einen sequentiell adressierten Speicher aufweisen, der Spalten enthält, die von Unterzyklus-Zeitsignalen der Zyklus-Zeitsignale sequentiell abgetastet werden.
65. 65. Anordnung nach Anspruch 64, dadurch gekennzeichnety daß die auf die Darstellungen ansprechenden Yorrichtun-

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    gen Einrichtungen enthalten, die in Abhängigkeit von dem direkten und von den komplementierten Darstellungen ein Freigabesignal zum Freigeben der seriellen Darstellung für die Eingabe in die Speichervorrichtungen erzeugen.
66. 66. Anordnung nach Anspruch 65, dadurch gekennzeichnet, daß die Vorrichtungen das Freigabesignal in Abhängigkeit von den direkten und komplementierten Darstellungen nur dann erzeugen, wenn die direkte Darstellung das Komplement der komplementierten Darstellung ist.
67. 67. Datenverarbeitungsanordnung mit einem permanenten Speicher zum Speichern einer großen Zahl von aus mehreren Bits gebildeten Befehlswörtern, gekennzeichnet durch Decodiereinrichtungen, die zum Empfangen von Befehlswörtern zur Bestimmung der Arbeitsweise der Anordnung angeschlossen sind, ein Rechenwerk, das zum Empfangen nummerischer Daten zur Ausführung von Punktionen in der Anordnung wahlweise angeschlossen ist, und an die Decodiereinrichtungen angeschlossene Einrichtungen, die in Abhängigkeit von speziellen Befehlswörtern eine ausgewählte Zahl von Bits eines Befehlsworts zum Rechenwerk für eine Bearbeitung dieser Bits durch das Rechenwerk übertragen.
68. 68. Anordnung nach Anspruch 67, gekennzeichnet durch Datenspeichereinrichtungen, die an das Rechenwerk angekoppelt sind und von den ilbertragungseinrichtungen die ausgewählte Zahl von Bits empfangen und als Daten speichern.
69. 69. Anordnung nach Anspruch 68, dadurch gekennzeichnet,daß die Übertragungseinrichtungen zweite Speichervorrichtungen aufweisen, die mit den Speichervorrichtungen zum Speichern und Liefern der ausgewählten Zahl von Bits zu dem Rechenwerk elektrisch gekoppelt sind.

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70. 70. Anordnung nach Anspruch 69, dadurch gekennzeichnet, daß der permanente Speicher ein Festwertspeicher ist.
71. 71. Anordnung nach Anspruch 70, dadurch gekennzeichnet, daß die zweiten Speichervorrichtungen an das Rechenwerk angekoppelte parallele Ausgänge und serielle Ausgänge zum seriellen Abgeben der ausgewählten Zahl von Bits aufweisen.
72. 72. Anordnung nach Anspruch 71, dadurch gekennzeichnet, daß die zweiten Speichervorrichtungen sowohl serielle als auch parallele Eingänge aufweisen, die an die Ausgänge des Rechenwerks zum Empfangen der ausgewählten Zahl von Bits angekoppelt sind.
73. 73. Ve^rfahren zur Erzeugung von Daten zur Bearbeitung in einem Rechenwerk einer Datenverarbeitungsanordnung mit wenigstens einem Halbleiter-Chip und mit einem permanenten Speicher zum Speichern und zum aufeinanderfolgenden selek-. tiven Abgeben einer großen Anzahl von mehrstelligen Befehlswörtern, die zumindest ein Rechenwerk in der Anordnung steuern, dadurch gekennzeichnet, daß (a) in eine Speicher- . _: vorrichtung eine ausgewählte Teilgruppe ^^er Stellen des Befehlsworts eingegeben wird und daß (b) die Teilgruppe aus der Speichervorrichtung in das Rechenwerk übertragen wird.
74. 74. Verfahren nach Anspruch 73, dadurch gekennzeichnet, daß das Befehlswort zur Erzeugung eines Steuersignals für das Steuern der Eingabe der ausgewählten Teilgruppe in die Speichervorrichtung decodiert wird.
75. 75. Datenverarbeitungsanordnung mit mehreren Datenregistern zum parallelen Speichern mehrerer, aus mehreren Bits bestehender Datenwörter, mit einem an die Datenregister angekoppelten Rechenwerk zum Ausführen arithmetischer und logischer Operationen in bitparalleler, ziffernserieller Weise an aus mehreren Bits bestehenden codierten Wörtern, gekenn-

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    zeichnet durch (a) eine Übertragweiterleitungsschaltung in dem vorgeladenen Rechenwerk mit Einrichtungen zum Vorladen einer Übertragssignalklemme, jedes Bits des Rechenwerks auf ein Bezugspotential während einer Phase eines Taktsignals und mit jedem Bit zugeordneten Einrichtungen zum selektiven Entladen der Üftertragsignalklemmen in Abhängigkeit von dem logischen Signalwert des Übertragsignals in das Bit aus der Übertragsignalklemme des vorherigen Bits und in Abhängigkeit von den entsprechenden Bits der Datenwörter und (b) Addiereinrichtungen mit Einrichtungen zum Vorladen einer Additionssignalklemme jedes Bits des Rechenwerks auf ein Bezugspotential während dieser einen Phase eines Taktsignals und mit jedem Bit zugeordneten Einrichtungen zum selektiven Entladen der Additionssignalklemme in Abhängigkeit von der. logischen Signalwerten entsprechender Bits der Datenwörter und vom Übertragsignal.
76. 76. Anordnung nach Anspruch 75, dadurch gekennzeichnet, daß die Einrichtungen zum Entladen der Übertrags ignalklemiae erste und zweite, in Serie geschaltete Feldeffekttransistoren mit isolierten Gate-Elektroden (IGI¹ET) aufweisen.
77. 77. Anordnung nach Anspruch 76, dadurch gekennzeichnet, daß die Einrichtungen zum Entladen der Übertragsignalklemme erste und zweite parallelgeschaltete Paare von in Serie geschalteten Feldeffekttransistoren mit isolierter Gate-Elektrode aufweisen.
78. 78. Anordnung nach Anspruch 77, dadurch gekennzeichnet, daß die Einrichtungen zum Entladen der Übertragsignalklemme parallel geschaltete erste und zweite Paare von in Serie geschalteten Feldeffekttransistoren mit isolierter Gate-Elektrode aufweisen und daß die Paare weiterhin seriell an fünfte und sechste in Serie geschaltete Feldeffekttransistoren mit isolierter Gate—Elektrode angeschlossen sind.

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79. 79. Anordnung nach Anspruch 78, dadurch gekennzeichnet, daß die Einrichtungen zum Entladen der Additionssignalklemme siebte und achte in Serie geschaltete Feldeffekttransistoren mit isolierter G-ate-Elektrode aufweisen.
80. 80. Anordnung' nach Anspruch 79, dadurch gekennzeichnet, daß die Einrichtungen zum Entladen der Additionssignalklemme parallel geschaltete dritte und vierte Paare von in Serie geschalteten Feldeffekttransistoren mit isolierter Gate-Elektrode aufweisen.
81. 81. Anordnung nach Anspruch 80, dadurch gekennzeichnet, daß an die Einrichtungen zum Entladen der Übertragsignalklemme und an die Einrichtungen zum Entladen der Additionssignalklemme Invertierungseinrichtungen angekoppelt sind, die ausgewählte Bits der Datenwörter zur A_usführung einer Subtraktionsfunktion invertieren.

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