DE2442191A1 - Verfahren und anordnung zur fehlerortsbestimmung in einem arbeitsspeicher - Google Patents
Verfahren und anordnung zur fehlerortsbestimmung in einem arbeitsspeicherInfo
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Description
C OMPAGlTIE H0NEYW3IL BULL
94, Avenue Gambetta
PARIS / Frankreich
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Unser Zeichen: H 1017
Verfahren und Anordnung zur Fehlerortsbestimmung in einem Arbeitsspeicher
Die Erfindung betrifft allgemein den Aufbau, den Betrieb
und die Wartung der in Datenverarbeitungssystemen vor- . handenen Arbeitsspeicher und insbesondere ein Verfahren
und eine Anordnung zur Fehlerortsbestimmung in einem solchen Speicher.
Die Arbeitsspeicher, d.h, die Speicher, in denen die Daten
nach Belieben geschrieben oder gelesen werden können, bilden ein wesentliches Element der Datenverarbeitungssysteme,
bei denen sie zu einem großen Teil nicht nur die Kapazität sondern auch die Geschwindigkeit und die Betriebszuverlässigkeit
bestimmen. Diese Speicher werden bislang am häufigsten mittels Ringkernen hergestellt, die an den Knoten eines Matrixnetzes
angeordnet sind und von den Schaltungen zur Adressierung sowie zum Schreiben und Lesen von Daten durch
quert werden. Da jeder Ringkern nur ein Informationsbit
speichern kann, war die Kapazität des Speichers direkt mit
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der Anzahl der in ihm enthaltenen Ringkerne verknüpft. Infolgedessen
enthielt ein Speicher großer Kapazität notwendigerweise eine sehr große Anzahl von Ringkernen und
Schaltungen und demzufolge war die Herstellung schwierig
und kostspielig, umsomehr als die Ringkerne möglichst kleine
Abmessungen hatten, um den Platzbedarf zu verringern
und die Betriebsgeschwindigkeit des Speichers zu steigern.
Zur Vermeidung dieser Nachteile der Ringkernspeicher ist
vorgeschlagen worden, die Arbeitsspeicher mit Hilfe von diskreten aktiven Bauelementen, wie etwa Transistoren, herzustellen. Diese Lösung, die zu einer sehr komplizierten
Verdrahtung und zu einem sehr großen Energieverbrauch ohne großen Gewinn hinsichtlich des Platzbedarfs und der Betriebsgeschwindigkeit
führte, ist schnell durch die Verwendung von integrierten Schaltungen und insbesondere von
hochintegrierten oder LSI-Schaltungen ersetzt worden, die
jeweils bei sehr geringem Platzbedarf eine große Anzahl von aktiven Bauelementen und somit von Speicherstellen sowie interne
Verzweigungs- und Steuerschaltungen enthalten, welche
eine beträchtliche Verringerung der Anzahl der äußeren Anschlüsse ermöglichen. Beispielsweise ist eine integrierte
Schaltung, die gewöhnlich für den Aufbau von Arbeitsspeichern verwendet wird und 1 024 Stellen enthält, ein
Siliziumplättchen mit einer Fläche von einigen Quadratmillimetern, welches in ein flaches Gehäuse mit einer Länge
unter 2 cm eingeschlossen ist, das mit weniger als etv/a zwanzig äußeren Anschlüssen versehen ist. Aufgrund der
Kompaktheit einer solchen integrierten Schaltung ist ihr Betrieb äußerst schnell und ermöglicht, auf jede Speicherstelle
in einem Mikrosekundenbruchteil zuzugreifen. Außerdem kann aufgrund der Tatsache, daß eine kleine Anzahl von
Anschlüssen den Zugriff auf sehr zahlreiche Speicherstellen gestattet, ein Speicher großer Kapazität bequem hergestellt
werden, indem mehrere gleiche integrierte Schaltungen auf eine gedruckte Schaltungsplatte mit geringem Platzbedarf
und mit verhältnismäßig einfacher Anordnung montiert werden. Diese Lösung hat besonders den Vorteil, daß jedwede fehlerhafte
integrierte Schaltung leicht ausgetauscht werden kann.
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Die innere Komplexität von solchen hochintegrierten Schaltungen
und die Schwierigkeit ihrer Herstellung bewirkt nämlich selbst in dem bevorzugten Fall von MOS (Metallr-Oxyd-Silicium)-Schaltungen,
die einfacher herstellbar und zuverlässiger sind, daß solche Schaltungen Störungen unterliegen
können, die geeignet sind, den Betrieb des Speichers
erheblich zu stören. Es ist somit wichtig, ein Verfahren zu Schaffen, welches die einfache Identifizierung jedweder
fehlerhaften Speicherstelle und das Auffinden der
entsprechenden integrierten Schaltung" ermöglicht, damit dieses Bauteil ausgetauscht werden kann;.
Die Erfindung verfolgt genau den Zweck, ein Verfahren und eine Anordnung für die Fehlerortsbestimmung in einem Ar^-
beitsspeicher zu schaffen, der im wesentlichen aus untereinander austauschbaren, gleichen Bauteilen gebildet ist,
wie etwa integrierten MOS-Schaltungen, die jeweils mehrere
adressierbare Stellen besitzen, welche jeweils in der Lage sind, mindestens ein Datenbit zu speichern. Gemäß einer
bekannten und bevorzugten Anordnung sind die Bauteile eines solchen Speichers in einer Matrix angeordnet, in der die Bauteile
ein und derselben Spalte ein und demselben Block und die Bauteile ein und derselben Zeile ein und demselben Bit oder ein
und derselben Gruppe von Datenbits entsprechen; als notwendige Folge enthält der Speicher Einrichtungen für die gleichzeitige
Adressierung der dieselbe Adresse aufweisenden Stellen sämtlicher Bauteile, Schaltungen für die gleichzeitige
Freigabe der Bauteile ein und desselben Blockes, Schaltungen zum parallelen Eingeben bzw. Ausgeben von Daten,
die mit den ein und demselben Bit entsprechenden Speicherstellen der Bauteile jeder Zeile verbunden sind, und Einrichtungen
zum selektiven Steuern des Schreibens oder des Lesens eines Wortes an der bezeichneten Adresse der
Bauteile des freigegebenen Blockes.
Das Verfahren nach der Erfindung, das für die Fehlerortsbestimmung
in einem Arbeitsspeicher des angegebenen Typs verwendbar ist, ist dadurch gekennzeichnet, daß es im we-
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sentlichen darin besteht, daß, nachdem in einer vorhergehenden Phase eine Folge von Testwörtern bestimmt worden
ist, welche jeweils ebensoviele Bits enthalten wie ein Speicherwort und zwischen welchen die beiden digitalen
Zustände derart verteilt sind, daß jedes Bit mindestens einmal jeden Zustand in der Folge darstellt,
- diese Folge von Testwörtern so oft wie erforderlich an den aufeinanderfolgenden Adressen ein und desselben ι
Blocks eingeschrieben wird, daß ein neutrales Wort in die anderen Blöcke eingeschrieben wird, daß der Inhalt
jeder Adresse des getesteten Blocks gelesen und mit dem entsprechenden Testwort verglichen wird, um gegebenenfalls
den Rang der nicht übereinstimmenden Bits und den Rang des Blocks anzuzeigen und auf diese Weise die
Zeile bzw. die Spalte zu identifizieren, zu denen das fehlerhafte Bauteil gehört,
- daß diese Operationen für denselben Block mit zyklischer Permutation der Testwörter in der Folge bis zur
Rückkehr zu ihrer Anfangsreihenfolge wiederholt werden, so daß für die beiden digitalen Zustände alle Stellen
jeder Adresse des Blocks getestet und auf diese Weise alle fehlerhaften Bauteile ein und derselben Spalte identifiziert
werden, und
- daß dann dieser gesamte Vorgang für jeden der Blöcke des Speichers reproduziert wird, damit alle seine fehlerhaften
Bauteile und/oder Schaltungen aufgefunden werden können.
Die Erfindung schafft außerdem eine Anordnung für die Durchführung
des vorgenannten Verfahrens, welche dadurch gekennzeichnet ist, daß sie im wesentlichen enthält:
- einen HilfsSpeicher, der die genannte Folge der Testwörter und zugeordnete Einrichtungen enthält, welche das
zyklische Lesen der Folge ab einem bestimmten Wort und die übertragung jedes gelesenen Worts zu den Datenschreib-
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schaltungen des Arbeitsspeichers ermöglichen,
- einen Wortvergleicher fürwortweisen Vergleich, der
einerseits mit dem Hilfsspeicher und andererseits mit den
Datenausgabeschaltungen des Arbeitsspeichers derart verbunden ist, daß er jedes Testwort empfängt, welches an
ein und derselben Adresse des Arbeitsspeichers eingeschrieben und dann gelesen wird/ und so aufgebaut ist, daß er am
Ausgang ein Signal abgibt, welches den Rang der nicht übereinstimmenden Bits angibt,
- ein erstes Register zum Aufzeichnen des Signals,
- ein zweites Register, welches mit den Blockfreigabeschaltungen des Arbeitsspeichers über Torschaltungen verbunden
ist, die durch das genannte Signal gesteuert werden, zum Auf zeichnen des Ranges des betreffenden Blockes im Falle
einer Nichtübereinstimmung von Bits„und
- Einrichtungen zum Koordinieren des Betriebes des Hilfsspeichers, des Vergleichers und der Register mit dem
Betrieb des Arbeitsspeichers.
Es ist so zu erkennen, daß die Erfindung ermöglicht, durch ein einfach durchzuführendes Wiederholverfahren und mit
Hilfe von Einrichtungen, die leicht in einem Arbeitsspeicher des betreffenden Typs vorgesehen werden können, sämtliche
möglichen Fehler eines solchen Speichers aufzufinden,
die seine Bauteile und/oder die diese verbindenden Schaltungen betreffen. Am Ende des genannten Wiederholverfahrens
kann nämlich die Anordnung die Liste sämtlicher fehlerhaften Bauteile, die jeweils mit dem Rang der Zeile
und dem der Spalte bezeichnet sind, zu welchen sie gehören, sowie der fehlerhaften Schaltungen liefern; die durch die.
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Verteilung der anscheinend fehlerhaften Bauteile identifiziert sind, nämlich durch die Gesamtheit der Bauteile
der Matrix/ wenn es sich um Adressier- oder Schreibsteuerschaltungen handelt, durch die Gesamtheit der Bauteile
ein und derselben Spalte, wenn es sich um die entsprechende Freigabeschaltung handelt, und schließlich durch die
Gesamtheit der Bauteile ein und derselben Zeile, wenn es sich um die entsprechenden Dateneingabe- oder Datenausgabeschaltungen
handelt.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen
der Erfindung. In den Zeichnungen zeigen:
Fig. 1 das Blockschaltbild eines Arbeitsspeichers
des betreffenden Typs, der mit einer Anordnung zur Fehlerortsbestimmung nach der Erfindung
versehen ist,
Fig. 2 ein Feld, welches das Format eines Datenwortes, eine Folge von Testwörtern nach der Erfindung
und ein neutrales Wort zeigt,
Fig. 3 einen Ablaufplan des Betriebes der Anordnung
zur Fehlerortsbestimmung von Fig. 1, und
die Fig.
4 bis 7 Diagramme, welche die Diagnostik von unterschiedlichen
Kategorien von Fehlern darstellen.
In Fig. 1 sind einerseits ein Arbeitsspeicher MV und andererseits eine zugeordnete "Fault Vector"-Anordnung FV
für die Ortsbestimmung von eventuellen Fehlern des Speichers dargestellt.
Der Arbeitsspeicher MV besteht im wesentlichen aus einem
Verdrahtungsträger Co, wie etwa einer gedruckten Schaltungskarte oder aber einem Modul mit dünnen oder dicken Schichten,
welche bzw. welcher mehrere gleiche Bauteile C11 — Cmn
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trägt, die jeweils beispielsweise aus einem hochintegrierten Schaltungsplättchen bestehen, das blank und freiliegend
auf dem Verdrahtungsträger Co montiert oder aber in ein Schutz- und Anschlußgehäuse eingeschlossen ist/ welches
seinerseits auf den Träger aufgesetzt ist, und zwar in beiden Fällen derart, daß die Bauteile einzeln ersetzt
werden können. Wie Fig. 1 deutlich zeigt, sind diese Bauteile C11 ... Cmn in einer aus Zeilen und Spalten gebildeten
Matrix auf dem Verdrahtungs£räger Cp verteilt, wobei von den beiden Indizes, die jedem Bauteil zugeordnet
sind, das erste die Spalte (1...m) und das zweite die Zeile (1....n) angibt, zu welchen sie gehören.
Die Bauteile Ci1....Cmn bestehen jeweils vorteilhafterweise,
wie bereits erwähnt, aus einer hochintegrierten Schaltung, die aufgrund bekannter Überlegungen in MOS-Technik hergestellt
ist. Jedes dieser Bauteile hat somit mehrere Adressen A1....Ap, die jeweils mindestens einer Speicherzelle entsprechen,
welche ein Informationsbit zu speichern in der Lage ist. Zur Vereinfachung der Beschreibung wird hier angenommen,
daß jedes Bauteil ρ = 2 (beispielsweise 1024) Adressen, von denen jede einer Speicherzelle entspricht,
umfaßt und demzufolge χ Adressiereingänge, einen Dateneingang
und einen Datenausgang zusätzlich zu den üblichen Anschlüssen für die Versorgung, Freigabe oder Blockierung
und Auswahl Lesen/Schreiben besitzt. Unter diesen Bedingungen kann der Zugriff auf eine bestimmte Speicherstelle irgendeines
der Bauteile C11 ....Cmn mittels eines Adressierbündels
A gesteuert werden, welches χ Leiter umfaßt, von denen jeder mit den Adressiereingängen desselben Ranges sämtlicher Bauteile
verbunden ist, wobei dieser Zugriff indessen nur für die bezeichnete Adresse der Bauteile ein und derselben Spalte
wirksam ist, deren Freigabeeingänge mit einem der m Leiter eines Freigabebündels B verbunden sind. Das heißt, daß
die Bauteile ein und derselben Spalte einen Block bilden, von welchem jede der ρ Adressen η Stellen umfaßt und beim
Schreiben oder Lesen ein Wort mit η Bits empfangen bzw.
abgeben kann, die mit Hilfe von Dateneingabe- und Datenausgabobündein
D mit η Leitern parallel geladen bzw. gelesen
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werden. Die Auswahl Schreiben/Lesen erfolgt mit Hilfe eines Schreibfreigabeleiters E, der mit dem entsprechenden
Eingang jedes der Bauteile Ci1....Cmn verbunden ist.
Der Arbeitsspeicher MV, der soeben beschrieben wurde,
arbeitet folgendermaßen:
Der Zugriff auf eine bestimmte Adresse A. eines gegebenen Blocks B, wird gesteuert, indem einerseits die χ Leiter
des Adressierbündels A in die jeweiligen digitalen Zustände versetzt werden, deren Kombination der Adresse entspricht,
und indem andererseits der dem Block entsprechende Freigabeleiter des Bündels B erregt wird. Wenn infolgedessen
ein Wort an der auf diese Weise ausgewählten Adresse des Arbeitsspeichers MV eingeschrieben werden soll, wird
die Schreibfreigabeschaltung E erregt und die η Bits des einzuschreibenden Wortes werden parallel in die entsprechenden
Stellen der Adresse geladen, die durch die η Leiter des Dateneingabebündels D bezeichnet ist. Umgekehrt wird für
das Lesen eines Wortes, welches zuvor an der gewählten Adresse geladen worden ist, die Schreibfreigabeschaltung im Ruhezustand
gelassen und die η Bits des zu lesenden Wortes werden durch die η Leiter des Datenausgabebündels D parallel
entnommen. Diese Operationen werden selbstverständlich unter der Kontrolle einer Steuereinheit (nicht dargestellt) ausgeführt,
mit welcher das Adressierbündel A und das Freigabebündel B sowie die Schreibauswahlschaltung E verbunden
sind. Die Dateneingabe- und Datenausgabebündel D sind ihrerseits mit äußeren Registern (nicht dargestellt) verbunden.
Bevor die Fehlerortsbestimmungs- oder "Fault Vector"-Anordnung
FV beschrieben wird, deren Zuordnung zu dem Arbeitsspeicher MV das eigentliche Ziel der Erfindung bildet,
empfiehlt es sich, die Fehler oder Störungen zu analysieren, die in diesem Speicher auftreten können, und das Verfahren
festzulegen, welches das Auffinden derselben ermöglicht:
Eine fehlerhafte Speicherzelle oder Schaltung kann entweder
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ständig in dem einen oder anderen der digitalen Zustände 0,1
bleiben oder einer anderen Veränderlichen "nachgeregelt"
sein, beispielsweise aufgrund einer ungewollten Verbindung.
Jedweder Fehler, der innerhalb eines Bauteils auftritt
oder nur dieses einzelne Bauteil beeinflußt (beispielsweise ein unterbrochener Stromkreis an einem seiner Anschlüsse),
äußert sich während des Betriebs des Speichers in Unregelmäßigkeiten
in den Datenschaltungen D1, die der Zeile ent-,
sprechen, zu welcher das fehlerhafte Bauteil gehört, wenn
es sich um den Block B, handelt, der der Spalte entspricht, zu welcher dasselbe Bauteil gehört. Gemäß der Art des Fehlers
können diese Unregelmäßigkeiten auftreten, wenn eine ganz
bestimmte Adresse A. aufgerufen wird, oder,für mehrere dieser
Adressen und sogar selbst für alle Adressen. Wenn jedes Bauteil an jeder seiner Adressen nicht eine sondern
mehrere (y) Speicherzellen enthielte, könnten diese Unregelmäßigkeiten ebenso in einer oder mehreren der y Zeilen
von entsprechenden Bits in Erscheinung treten. Diese Überlegungen sind indessen für die Durchführung der Erfindung
ohne Bedeutung, für welche es genügt, die Zeile und die Spalte der Matrix zu bestimmen, zu welchen das fehlerhafte
Bauteil gehört, das ausgetauscht werden soll. Wenn die Anzahl
der fehlerhaften Speicherzellen oder Schaltungen in einem Bauteil daher nebensächlich ist, ist es dagegen wichtig
zu kontrollieren, daß jede dieser Speicherzellen ein Datenbit für die beiden Binärzustände richtig speichern und
wieder abgeben kann. Die Notwendigkeit dieser doppelten Kontrolle hat Konsequenzen, die im folgenden erläutert
werden. . - .
Außer den individuellen Fehlern der Bauteile kann der Arbeitsspeicher
MV Verdrahtungsfehler aufweisen, die sich,
zwar innerhalb oder außerhalb der Matrix von Bauteilen befinden können, die sich aber alle hei dem Betrieb durch Unregelmäßigkeiten
äußern, welche mehrere Bauteile beeinflussen: wenn Unregelmäßigkeiten ein bestimmtes Bit von "
sämtlichen Blöcken beeinflussen, betrifft der Fehler deshalb
den entsprechenden Datenleiter DT.. ..Dn; umgekehrt, wenn die
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Unregelmäßigkeiten sämtliche Bits ein und desselben Blockes beeinflussen, betrifft der Fehler die Freigabeleitung
B1 ... .Bm dieses Blocks; schließlich drücken Unregelmäßigkeiten, welche sämtliche Bits von sämtlichen
Blöcken beeinflussen, einen Fehler aus, welcher entweder das Adressierbündel oder die Schreibfreigabeschaltung
betrifft.
Wie bereits erwähnt, schließt das richtige Auffinden der
Fehler des Arbeitsspeichers MV ein, daß jede Speicherzelle für die beiden digitalen Zustände 0 und 1 getestet
wird. Zu diesem Zweck werden gemäß der Erfindung in jede Adresse des Speichers nacheinander mehrere Testwörter
eingeschrieben, die jeweils ebensoviele Bits umfassen wie ein Speicherwort und auf die die beiden digitalen Zustände
0,1 derart verteilt sind, daß jedes Bit mindestens einmal jeden Zustand angenommen hat, wenn sämtliche Testwörter
eingeschrieben worden sind. Wenn das der Fall ist, genügt es nach dem Einschreiben eines der.Testwörter in
eine bestimmte Adresse, den Inhalt dieser Adresse zu lesen und ihn Bit für Bit mit dem Originaltestwort zu vergleichen
und jedwede nicht Übereinstimmung zwischen dem eingeschriebenen Bit und dem gelesenen Bit anzuzei-~ r
gen, die einen Fehler der entsprechenden Speicherzelle offenbart. Wenn dieser Vorgang für jedes der Testwörter
wiederholt worden ist, ist es sicher, daß sämtliche Speicherzellen der betreffenden Adresse für die beiden
digitalen Zustände getestet worden sind und daß somit sämtliche fehlerhaften Speicherzellen dieser Adresse aufgedeckt
worden sind.
Bei der Ausführung dieses Vorgangs ergeben sich zwei Probleme, nämlich einerseits die Definition des Testwörtervorrats,
der dem o.g. Kriterium genügt, und andererseits die Definition eines Verfahrens, welches die Ermittlung und das Auffinden
der Adressierungsfehler durch Einrichtungen ermöglicht, die in der folgenden ausführlichen Beschreibung angegeben sind.
Gemäß' der Erfindung werden diese beiden Probleme gemeinsam
gelöst, und zwar einerseits durch die Verwendung einer Folge
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von Testwörtern, die in einer bestimmten Reihenfolge angeordnet sind und dem o.g. Kriterium genügen, und andererseits
durch ein Testverfahren, welches im wesentlichen darin besteht, die Testwörterfolge so oft wie nötig in
die aufeinanderfolgenden Adressen ein und desselben Blockes
einzuschreiben, dann diese Operation für denselben Block
mit zyklischer Permutation der Testwörter in der Folge bis zur Zurückkehr zu ihrer Anfangsreihenfolge wieder zu
beginnen und schließlich diesen gesamten Vorgang für jeden der Blöcke des Speichers zu reproduzieren, wobei sich
selbstverständlich an jede Phase des Einschreibens der Testwörter in die Gesamtheit der Adressen eines Blocks
eine Phase des Lesens des Inhalts jeder seiner Adressen für den Vergleich mit dem entsprechenden Testwort anschließt.
Das Format der Testwörter entspricht offenbar ganz dem
der Speicherwörter: deshalb enthalten in dem in Fig. 2 dargestellten Fall, in welchem die durch den Arbeitsspeicher
MV verarbeiteten Datenwörter MD zwei Bytes, die jeweils von einem Paritätsschlüssel begleitet sind, d«h.
insgesamt 18 Bits umfassen, die Testwörter MT ebenfalls Bits. Damit jedes dieser Bits mindestens einmal jeden digitalen
Zustand annimmt, scheint es, daß die Verwendung eines beliebigen Testwortes und seines Komplements ausreichen
kann. Die Umkehrung eines Wortes, welches eine gerade Anzahl von Bits enthält, verändert jedoch nicht
seinen Paritätsschlüssel. Tatsächlich sind drei Testwörter MT1-3 erforderlich. Ohne die Beachtung der o.g. Bedingung
könnten diese Testwörter jeweilige Strukturen darstellen und in einer beliebigen Reihenfolge angeordnet sein.
Ihre Strukturen und ihre Folge werden indessen vorzugsweise derart festgelegt, daß nach ihrem Einschreiben in aufeinanderfolgenden
Adressen die Folge S der drei Testwörter MT1-3 der Tabelle von Fig. 2 diese unterschiedlichen Bedingungen
erfüllt.
Die Zahl der Testwörter die aus den o.g. Gründen mindestens
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gleich drei ist, soll außerdem eine zusätzliche Bedingung erfüllen, um das Ermitteln der Adressierfehler zu ermöglichen.
Jedweder Fehler, der eine Adressierschaltung beeinflußt, verändert nämlich die Adressen, auf welche der
Zugriff erfolgte, um einen Wert, der gleich einer Potenz von zwei ist. Es empfiehlt sich somit, unterschiedliche
Testwörter in Adressen einzuschreiben, die voneinander um eine beliebige Potenz von zwei, aber offenbar um weniger
als die Gesamtzahl der Adressen voneinander entfernt sind. Aufgrund des zyklischen Einschreiben^ der Testwörter (Wiederholung
der Folge) in aufeinanderfolgende Adressen des getesteten Blocks und unter Berücksichtigung der späteren
kreisförmigen Permutation dieser Testwörter ist die letztgenannte Bedingung erfüllt, wenn die Anzahl der Testwörter
der Folge keinen gemeinsamen Teiler mit jedweder mehrfachen Potenz von. zwei hat, die kleiner als die Gesamtzahl der Adressen
ist. Das "bedeutet, daß auch noch aus diesen Gründen die Folge mindestens drei Testwörter umfassen soll.
Schließlich, um jegliche Störung in den Datenschaltungen der Speicherstellen zu vermeiden, die zu sämtlichen nicht
getesteten,.Blöcken gehören, wird vorzugsweise in sämtliche
Adressen von allen diesen Blöcken ein neutrales Wort MT0
geladen, welches der Kombination der digitalen Zustände der Datenausgabeschaltungen im Ruhezustand entspricht,
nämlich 18 Bits in dem Zustand 0 bei dem in Fig. 2 dargestellten Beispiel.
Nachdem auf diese Weise das Testverfahren nach der Erfindung kurz erläutert worden ist, wird nun ein Beispiel von Einrichtungen
für seine Durchführung beschrieben, nämlich die Anordnung zur Fehlerortsbestimmung oder "Faultt Vector"-Anordnung
FV, die in Fig. 1 dargestellt ist:
Diese Anordnung umfaßt im wesentlichen einen HilfsSpeicher, der vorteilhafterweise aus einem permanenten Speicher MP
besteht, welcher die Folge von Testwörtern MT1....MTs enthält und mit zugeordneten Torschaltungen P1 versehen ist,
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welche das zyklische Lesen dieser Wörter und ihre Abgabe einerseits an die Dateneingabeschaltungen D des Arbeitsspeichers
MV ermöglichen, damit diese in den Speicher eingeschrieben
werden können, und andererseits an eine der Gruppen von Eingängen einer Vergleichselnrichtüng 0 ermöglichen, deren andere Gruppe von Eingängen mit den Datenausgabeschaltungen
D des Arbeitsspeichers MV verbunden ist. Diese Vergleichseinrichtung 0 führt den bitweisen Vergleich
jedes Testwortes, das vorher in eine bestimmte Adresse des Arbeitsspeichers MV eingetragen wurde, mit dem Wor-fr
durch, welches in dieser Adresse des Hauptspeichers gelesen wird, und liefert am Ausgang ein Signal, das ebensoviele
Bits enthält wie diese Wörter, die normalerweise alle in einem bestimmten digitalen Zustand gehalten werden und
von denen gegebenenfalla nur diejenigen Bits in den entgegengesetzten
Zustand gebracht sind, deren Rang dem der nicht übereinstimmenden Bits der Wörter entspricht,
die in dem permanenten Speicher MP und in dem Arbeitsspeicher MV gelesen wurden. Dieses Signal liegt einerseits
an einem Register N an, dessen Zustand den Rang der nicht übereinstimmenden Bits und somit den der Zeile von entsprechenden
Bauteilen angibt, sowie an einer ODER-Schaltung, deren Ausgangssignal Torschältungai P2 steuert, welche
die Verbindung jedes der Leiter Bt....Bm des Blockfreigabebündels mit einer entsprechenden Position eines Registers M kontrollieren, dessen Zustand folgIieh den Block
bezeichnet, zu welchem ein Bauteil gehört* das durch die
Vergleichseinrichtung 0 als fehlerhaft erkannt worden ist.
Die Register M und N stehen mit Ortsbestimmungsschaltungen L in Verbindung, die in jedweder geeigneten Weise die Liste
der im Verlauf des Testverfahrens als fehlerhaft erkannten Bauteile erstellen. Der Hilfsspeicher kann entweder durch
die Steuereinheit des Datenverarbeitungssystems, die zu diesem Zweck in entsprechender Weise programmiert ist,
oder durch einen Spezialsteuergenerator G geführt werden, der durch ein SpezialSignal F in Betrieb gesetzt wird und
gegebenenfalls in Abhängigkeit von Taktsignalen H sämtliche Befehle liefert, die für den sequentiellen Zugriff auf die
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aufeinanderfolgenden Adressen jedes der Blöcke des Arbeitsspeichers
MVf für das zyklische Lesen der Testwörter in
dem permanenten Hilfsspeicher MP, für die Schreibbetrieboder
Lesebetriebauswahl des Arbeitsspeichers und für die Steuerung der dem permanenten Speicher zugeordneten Torschaltungen
P1 sowie für die Vergleichseinrichtung 0 erforderlich sind.
Den kombinierten Betrieb des Arbeitsspeichers MV und der Fehlerortsbestimmungsanordnung FV zeigt der Ablaufplan
von Fig. 3:
In diesem Ablaufplan ist ein Testwort mit MTi bezeichnet,
wobei i von 1 bis s, der Gesamtzahl der Wörter in der Folge, variieren kann. Ebenso bezeichnet Aj irgendeine der Adressen
A1....p eines Blockes Bk, die irgendeiner der m Spalten von Bauteilen entspricht, während D1 ein Bit oder eine
Gruppe von Datenbits bezeichnet, die irgendeiner der η Zeilen von Bauteilen entsprechen.
Es ist, wie angegeben, angenommen, daß am Anfang des Testverfahrens
die Indizes i, j und k die Anfangswerte i = i = bzw. j = 1 bzw. k = k = 1 aufweisen.
Unter diesen Bedingungen zeigt der Ablaufplan, daß im Ver-Jauf
einer ersten Vorbereitungsphase das in dem permanenten
Speicher MP gelesene erste Testwort MT1 in die erste Adresse
Al des ersten Blocks B1 des Arbeitsspeichers MV eingeschrieben
wird, daß anschließend die Indizes i und j gleichzeitig um Eins inkrementiert werden (Schleife I), was das Lesen
des zweiten Testwortes MT2 in dem permanenten Speicher und sein Einschreiben in die zweite Adresse A2 desselben
Blocks BI des Arbeitsspeichers bewirkt. Durch die Tätigkeit der Schleife I wird dieser Vorgang wiederholt, bis
die Folge der Testwörter MTi-MTs erschöpft ist, von denen somit jedes in die Adresse A1 - As entsprechenden Ranges
des ersten Blocks B1 des Arbeitsspeichers eingeschrieben ist.
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Wenn die Folge der Testwörter auf diese Weise erschöpft ist (i = s), wird dieser Index auf seinen Anfangswert i = 1
zurückgebracht, während der Index j noch um Eins erhöht wird (Schleife II). So wird die Folge von Testwörtern MTI-MTs
durch die Wirkung der Schleife I erneut in dem permanenter
Speicher MP gelesen und in die nächsten Adressen As+1-Ä2s des ersten Blocks B1 des Arbeitsspeichers MV eingeschrieben.
Die Vorbereitungsphase setzt sich durch Wiederholung dieses Vorganges durch die kombinierte Tätigkeit der Schleifen I
und II fort, die das Einschreiben von Folgen von Testwörtern MTI-MTs in die aufeinanderfolgenden Adressen des
ersten Blocks B1 des Arbeitsspeichers MV sicherstellt, wobei die Testwörterfolgen so oft wie nötig bis zur Erschöpfung sämtlicher Adressen des Blocks (j = p) wiederholt
werden. Das Einschreiben des neutralen Worts MTQ
in die anderen Blöcke beendet die Vorbereitungsphase.
An dem Ende dieser letztgenannten Phase beginnt eine
Operationsphase, an deren Anfang die Indizes i und j auf ihre Anfangswert i bzw. 1 zurückgebracht werden» Im
Verlauf dieser Operationsphase wird durch die kombinierte Tätigkeit von Schleifen III und IV, die den Schleifen I
bzw. II gleichen, der Inhalt jeder der aufeinanderfolgenden Adressen Ai-Ap des Blocks B1 des Arbeitsspeichers MV
gelesen und durch die Vergleichseinrichtung 0 mit dem entsprechenden Testwort MTi verglichen, das'während der Vor-;
bereitungsphase in diese Adresse eingeschrieben wurde und
durch den permanenten Speicher MP erneut geliefert wird. Im Fall einer Nichtübereinstimmung zwischen den beiden
Bits desselben Ranges in einem in dem Arbeitsspeicher gelesenen Wort und in dem entsprechenden Testwort bewirkt
die Vergleichseinrichtung 0 die Angabe des Ranges 1 dieser Bits durch das Register N und gleichzeitig durch das
Register M die Angabe des Ranges k des betreffenden Blocks, nämlich des ersten Blocks in diesem Stadium des Testverfahrens.
Wenn sämtliche Adressen des ersten Blocks auf diese Weise
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getestet worden sind {j = ρ), führt das Eingreifen der
Schleife V zu dem Anfang der Vorbereitungsphase zurück, und zwar unter denselben Anfangsbedingungen wie ursprünglich,
bis auf den Unterschied, daß der Anfangswert i des Index i um Eins erhöht wird. So wird im Verlauf einer
zweiten Vorbereitungsphase die Folge der Testwörter, die nunmehr ab dem zweiten Wort, d.h. MT2....MTs-MTI gelesen
wird, zyklisch in die aufeinanderfolgenden Adressen Ai-Ap desselben Blocks B1 wie zuvor eingeschrieben, danach wird
im Verlauf einer zweiten Operationsphase der Inhalt jeder Adresse durch die Vergleichseinrichtung 0 mit dem entsprechenden
Testwort verglichen und jedwede Nichtübereinstimmung, wie zuvor, durch die Register M und N angegeben.
An dem Ende dieser zweiten Operationsphase führt die Schleife V zu dem Anfang eines neuen Zyklus aus Vorbereitungsphase und Betriebsphase zurück, nachdem noch der Anfangswert i des Index i um Eins erhöht worden ist, was eine
neue zyklische Permutation der Testwörter in der Folge bewirkt, aus der nunmehr MT3....MTs-MT1-MT2 geworden ist.
Der gesamte beschriebene Vorgang wiederholt sich unter der Kontrolle der Schleife V, bis sämtliche Testwörter nacheinander
den ersten Platz in der Folge (i = s) eingenommen haben. Wenn das der Fall ist, ist jede der Adressen AI-Ap
des ersten Blocks B1 somit nacheinander durch jedes der Testwörter nacheinander getestet worden und sämtliche etwaigen
Fehler der Bauteile des Blocks sind aufgedeckt worden.
Der folgende Block kann dann getestet werden, und zu diesem Zweck bringt die Schleife· VI die Indizes i und j auf ihre
ursprünglichen Anfangswerte zurück, erhöht aber den Index k um Eins.
Wenn sämtliche Blöcke auf diese Weise getestet worden sind (k = m), ist das Testverfahren beendet und es ist möglich,
die Diagnostik der etwaigen Fehler des Arbeitsspeichers MV aufgrund der Liste festzulegen, die durch die mit den Re-
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gistern M und N verbundenen Ortsbestimmungsschaltungen
aufgestellt worden 1st.
Diese Diagnostik kann in sehr einfacher Weise durchgeführt
werden, wie es die Diagramme in den Fig. 4 bis 7 symbolisch zeigen:
Wenn ein einzelnes Bauteil C,-, des Arbeitsspeichers MV
fehlerhaft ist, zeigen nämlich die Zähler M und N, wie in
Fig. 4 dargestellt, den Rang k der Spalte bzw. den Rang 1 der Zeile an, zu welchen das fehlerhafte Bauteil C,·,
gehört. Um die Möglichkeit von internen Störungen zu berücksichtigen,
die einzeln mehrere Bauteile betreffen, empfiehlt es sich selbstverständlich, daß die Listenaufstellung
Block für Block durchgeführt wird.
In dem in Fig. 5 dargestellten Fall, in welchem sich sämtliche Bauteile ein und desselben Blocks mit dem Rang k
unnormal verhalten, ist es ganz klar, daß sich die Ursache der Störung in der Blockfreigabeschaltung·des entsprechenden
Blocks Bk befindet. Umgekehrt und wie in Fig. 6 dargestellt, befindet sich in dem Fall, in welchem sich die Bauteile
ein und derselben Zeile 1 unnormal verhalten, die Ursache der Störung offenbar in den der Leitung Dl entsoreehenden
Dateneingabe- oder Datenausgabeschaltungen.
Schließlich kommt in dem in Fig. 7 dargestellten Fall-, in welchem sämtliche Bauteile der Matrix ein unnormales Verhalten
zeigen, die Störung entweder aus den Adressierschaltungen
A oder der Schreib/Lese-Auswahlschaltung E. ~
Damit ist insgesamt zu erkennen, daß das Verfahren und die
Anordnung nach der Erfindung ermöglichen, ;in einfacher
Weise etWaige Fehler eines Arbeitsspeichers des angegebenen Typs mit Hilfe einer Zusatzeinrichtung aufzufinden, die wenig
komplex ist und entweder selbständig oder in· Abhängigkeit von
den Steuereinheiten des Datenverarbeitungssystems, in, welchem
der getestete Speicher vorgesehen ist, benutztwerden
509810/1061' , ;:
Selbstverständlich ist die Erfindung jedoch keineswegs auf die lediglich als Beispiel beschriebenen und dargestellten
Benutzungsarten beschränkt. Die Erfindung umfaßt im Gegenteil sämtliche Einrichtungen, die technische
Äquivalente der beschriebenen und dargestellten sind, und zwar einzeln oder in Verbindung miteinander betrachtet
und im Rahmen der folgenden Ansprüche gebraucht.
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Claims (7)
1) Verfahren zur Fehlerortsbestimmung in einem Arbeitsspeicher,
der im wesentlichen aus einer Matrix von gleichen, untereinander austauschbaren Bauteilen, wie etwa
integrierten MOS-Schaltungen, die jeweils mehrere adressierbare Stellen haben, welche jeweils mindestens ein
Datenbit speichern können, aus Einrichtungen zum gleichzeitigen Adressieren der dieselbe Adresse aufweisenden
Stellen sämtlicher Bauteile, aus Schaltungen für die gleichzeitige Freigabe der einen Block bildenden Bauteile
ein und derselben Spalte, aus Schaltungen zur parallelen Dateneingabe bzw. Datenausgabe, die mit den ein-
und demselben Bit entsprechenden Speicherstellen der Bauteile jeder Zeile verbunden sind, und aus Einrichtungen
zum selektiven Steuern des Schreibens oder des Lesens eines Wortes an der bezeichneten Adresse 'der Bauteile des
freigegebenen Blocks gebildet ist, dadurch gekennzeichnet,
daß es im wesentlichen darin besteht, daß, nachdem in einer vorhergehenden Phase eine Folge von Testwörtern
bestimmt worden ist, welche jeweils ebensoviele Bits enthalten wie ein Speicherwort und zwischen welchen die beiden
digitalen Zustände derart verteilt sind, daß jedes Bit mindestens einmal jeden Zustand in der Folge darstellt,
- diese Folge von Testwörtern so oft wie erforderlich
an den aufeinanderfolgenden Adressen ein und desselben
Blocks eingeschrieben wird, daß ein neutrales Wort in die anderen Blöcke eingeschrieben wird, daß der Inhalt jeder
Adresse des getesteten Blocks gelesen und mit dem entsprechenden Testwort verglichen wird, um gegebenenfalls den
Rang der nicht übereinstimmenden Bits und den Rang des Blockes anzuzeigen und auf diese Weise die Zeile bzw.
die Spalte zu identifizieren, zu denen das fehlerhafte
Bauteil gehört,
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- daß diese Operationen für denselben Block mit zyklischer Permutation der Testwörter in der Folge bis zur
Rückkehr zu ihrer Anfangsreihenfolge wiederholt werden, so daß für die beiden digitalen Zustände alle Stellen jeder
Adresse des Blocks getestet und auf diese Weise alle fehlerhaften Bauteile ein und derselben Spalte identifiziert werden,
und
- daß dann dieser gesamte Vorgang für jeden der Blöcke des Speichers reproduziert wird, damit alle seine fehlerhaften
Bauteile und/oder Schaltungen aufgefunden werden können.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die Zahl der Testwörter der genannten Folge keinen .gemeinsamen
Teiler mit jedweder mehrfachen Potenz von zwei hat, die kleiner als die Zahl der Adressen jedes Bauteils ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein neutrales Wort, dessen sämtliche Bits im digitalen
Ruhezustand der Datenausgabeschaltungen sind, in sämtliche Adressen der Blöcke eingeschrieben wird, die nicht
gerade getestet werden.
4. Anordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sie
in Verbindung mit einem Arbeitsspeicher des angegebenen Typs im wesentlichen enthält:
- einen Hilfsspeicher, der die genannte Folge der Testwörter
und zugeordnete Einrichtungen enthält, welche das zyklische Lesen der Folge ab einem bestimmten Wort und
die übertragung jedes gelesenen Wortes zu den Datenschreibschaltungen
des Arbeitsspeichers ermöglichen,
- einen Wortvergleicher für bitweisen Vergleich, der einerseits mit dem HilfsSpeicher und andererseits mit den
Datenausgabeschaltungen des Arbeitsspeichers derart ver-
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bunden ist, daß er jedes Testwort empfängt, welches an ein- und derselben Adresse des Arbeitsspeichers eingeschrieben
und dann gelesen wird, und so aufgebaut ist, daß am Ausgang ein Signal abgegeben wird, welches den Rang von nicht
übereinstimmenden Bits angibt, wenn solche vorhanden sind,
- ein erstes Register zum Auf zeichnendes Signals und
somit zum Anzeigen der Zeile, zu welcher das fehlerhafte Bauteil gehört,
- ein zweites Register, welches mit den Blockfreigabeschaltungen des Arbeitsspeichers über Torschaltungen
verbunden ist, die durch das genannte Signal gesteuert werden, zum Aufzeichnendes Ranges des betreffenden Blockes
im Falle einer Nichtübereinstimmung von Bits und somit zum Anzeigen der Spalte, zu welcher das fehlerhafte Bauteil
gehört, und
- Einrichtungen zum Koordinieren des Betriebes des. Hilfsspeichers, des Vergleichers und der Register mit dem
Betrieb des Arbeitsspeichers.
5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß
der Zusatzspeicher ein permanenter Speicher ist.
6. Anordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet,
daß das erste Register und das zweite Register mit Ortsbestimmungsschaltungen verbunden sind, welche die Liste
der fehlerhaften Bauteile entsprechend der Kontrolle der aufeinanderfolgenden Blöcke des Speichers aufstellen.
7. Anordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet,
daß die Koordinierung des Betriebs des Hilfsspeichers, des Vergleichers und der genannten Register durch
eine SpezialSteuereinheit, gegebenenfalls unter der Steuerung der Taktsignale des Systems, ausgeführt wird.
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