DE2445878A1 - Steuerung zur beibehaltung der informationen in einem speicher mit verschwindendem informationsgehalt - Google Patents
Steuerung zur beibehaltung der informationen in einem speicher mit verschwindendem informationsgehaltInfo
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- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
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- G11C19/287—Organisation of a multiplicity of shift registers
Description
PATENTANWALT
H. F. ELLMEK 0//C070
6 O7)DSTElN 24400/0
FRIEDLNSSTRASSE 29/31
TELEFON: IUSTEtN 8237 ERA-22U3
p I63024
SPERRY RAND CORPORATION, flow York, N. ϊ,/ϋ. S. A,
Steuerung zur- Beibehaltung der Informationen in einem Speicher mit
verschwindendem Informationsgehalt
Die Krcfindung betrifft InforiaationssjjeicherchipSy deren Informationen
periodisch "aufgefrischt" v/erdon müssen.
Da ξ, B. bei den LSI-Speicherchips die Daten als elektrische Ladung
an einer· Zelle mit einer hohen Impedanz gespeichert werden und diese
Ladung exponentiell mit der Zeit wegsickerty muß die Zelle periodisch
nachgeladen oder bis auia Erreichen ihres anfänglichen Zustandes aufgefrischt
werden, damit die gewünschte binäre Perm der datendarstellenden
Ladung erhalten bleibt» In dem Aufnafca von T„ R. Jalther: "Dynamic
K-M)S Randoui-Aecess-Memory with Simplified Refresh" in der Zeitschrift;
"Computer Design", (Februar 1V73), Seiten 53 bis 58 ist ein Speicher
M3t sufalleverteilteifl Zugriff erläutert;s bei dem alle Zellen ihren eigenen
Aufladestromkreis besitzen, von dem die Zelle unter Verwendung
der Lese~/Schreibwahlleitung zwecks Steuerung aufgefrischt wird.
In dem-Auf sat SS von 14. Hoff: "Assembling Large-Array IC Memories" in
der Zeitschrift: "Electronic Design", (17» Februar 1972), Seiten 76
bis 81 ist ein v/eiterer Speicher mit zufallsverteiltem Zugriff arläutert,
bei dem die V/iederaufladung auf einzeln adressierten Adressen-Itiitungen
mit einer Frequenz eines 'faktsignals vorgenommen v/ird, die
ein ganzzahliger Teiler der Frequenz des Taktisgnals für das Schreiben
bzw. Lesen normaler Daten ist. Horraale Anforderungssignale f die während
des Ablaufes des i'/iederaufladezyklus empfangen werden, werden
von einem Leitwerk anerkannt., aber nicht eher ausgeführtT bis der
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BAD
Wiederaufladezyklus beendet ist. Hierdurch ergeben sich gelegentlich
längere Zugriffs- und Zykluszeiten. BeA anderen bekannten Anordnungen
a. Bo bei derjenigen, die im Aufsatz von Ii0 Geilhufe: "liore Bits/Chip
Leads to Εποηο-üical Semiconductor Memory Systems" (2O0 Februar 1V73)
> Seiten ?6 - 81 beschrieben ist, erfolg*:, der Wiederaufladevorgang auf
den 2inzeln adressierten Datenadressenleitimgen bei einer Taktsignalfrequena.
die ein ganas', ahliger Teiler do.r Takt Signalfrequenz beim
normalen Lesen bnrw» Schreiben von Daten int„ In diesem fall wird das
«'/iederaufladesignal über eine äußere Hnltipltsxschaltuag derart gekoppelt,
daß dsr Dati$nlese-/Schre:lbrorgan^ zeitlich mit dem ir/iederaufladen
nicht zusammenfällt und dem letzteren vorangeht.
Ein dynamisches Speichersystem aus einera einzigen LSI-Speicherchip
ist im Innern geraäis der Erfindung derart organisiert, daß W ähnliche
Speicherschleifen, die ein serielles Schieberegister mit abgerundetem
Ende bilden, je von einer Speicheradresse von C? bis H ~ 1 identifiziert
werden. Von awei Datentakt signal-Leitungen JO^ und 02 werden die
Daten seriell Bit für Bit durnh die Länge der Speicherschleife bei
einer Grundfrequenz F„ der Taktsignal^ übertragen. Von jedem Satz
Taktpulsen 0^ι$3 wercien die Daten seriell um ein Bit längs dar Speicherschleife
weifcergeschüben.
Bei der normalen Arbeltsweise des Speichers, also bei den. Lese-,
Schreib- oder Trennzyklen z. B. zwecks Abändern einer Information werden
die Jäten in derjenigen Speicherschleife, die durch eine zugehörige
Adressenleitungen von einem inneren Adressen-Decodieror gewählt
ist, der Reihe nach durch Jas abgerundete Ende hindurchgeschoben· Im
Lesezyklus werden die Daten in der rfeise ausgelesen, dai sie bein Aus·
tritt aus dem entfernten oder rückwärtigen Ende der einen gewählten Speicherschleife ausgeschleust und in das nahe oder vordere Ende dieser
Schleife über eine Umlaufleitung wieder eingespeist werden. Beim
Schreibvorgang wird der Umlauf der Daten blockiert, wenn sie aue der
gewählten Speicherschleife austreten, und neue Daten werden Über die
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gj£p On*"* 4^
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Umlaufleitung eingefügt. Im Leseabschnitt des erwähnten Trennzyklus
wird das Lesen ähnlich wie im normalen Lesezyklus ausgeführt, wenn man davon absieht, daß die Daten daran gehindert werden, vor dem. nachfolgenden
Schreibabs<shnitt erneut einzutreten, damit während des
Schreibabschnittes dieses Zyklus über die TJmlaufleitung neue Daten
eingefügt werden können*
Beim wiederaufladen des Speichers werden die Daten in den gewählten
Speicherschleife^ die mit Hilfe einer Taktsignalquelle für die anschließende
vfiederaufladung gewählt wurde(n), seriell durch das abgerundete
Ende hindurchgeschoben. Dieser Vorgang erfolgt also in einer vollständig geschlossenen Schleife r, wie dem Benutzer des Chip an sich
geläufig ist.
Die Ii Speicherschleifen des Chip sind in S Untergruppen mit 2n Speicherschleifen
(je Untergruppe) unterteilt, v/obei ι·ί Datenbits je Speicherschleife
vorgesehen sind« Im normalen Betrieb des Speichers werden die Daten bei der normalen Grundfrequenz F^ der Datentaktsignale, die
von einem inneren Adressen-Decodierer ausgewählt ist, durch die gewählte
Speicherschleife geschobene Irn Gegensatz hierzu werden sie bei
dein Wiederaufladevorgang mit der Taktsignalfrequens Fp nacheinander
durch alle M Speicherschleifen geschoben, wobei diese Taktsignalfrequenz
Fj, ein ganzzahliger Teiler der genannten Grundfrequenz F« ist,
also die Gleichung: Fß = SFR gilt, üine innere Taktsignalquelle zum
«fiederaufladen, die vom Datentaktsignal mit der Grundfrequenz F^ angetrieben
wird, erzeugt die Taktsignale mit der Taktsignalfrequenz F^
je Untergruppe, wobei die letzteren und die Wahlsignale für die Adresse der Daten gleichzeitig an einer gewählten Speicherschleife auftreten
können, ohne daß der Speichervorgang nachteilig beeinflußt wird. 'Herrn diese Takt signal quelle zum. nachfolgenden vJideraufladen tatsächlich
eine ständig laufende, vom Datentaktsignal angetriebene Schaltung istj werden die Di Speicherschleifen des Chip während des normalen
Speicherns in einem ständigen Zyklus aufgefrischt.
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Ausführungsbeispiele der Erfindung sißd in der Zeichnung wiedergegeben
und werden im folgenden ausführlich erläuterte Die Einzelheiten der
Figuren seigen die wichtigsten Merkmale, aäffllich
Figur 1 ein Speichersystem in Form eines Blockschaltbildes,
Figur 2 die im Speichersystem der Figur 1 auftretenden Signale in
Form seitlicher Auftragungen,
Figur 3 ein weiteres Speichersystem als Blocksehaltbild,
Figur 4 die im Speichersystem der Figur 3 auftretenden Signale in
Form seitlicher Äuftragungen
Figur 5 ein® weitere Ausfühnmgsfora des Speiehersystems nach Figur
3f In dem die Erfindung angewendet wird.
Das Speichersystem der Figur 1 weist eia LSX«Spei@Jlaerehip 10 mit einer
äußeren Taktsignalqusll© 20 für die Daten auf9 von der Bafcentaktsignale
fk und φ0 la sw@i Phasen dem LSI«Sp@ich©rehip 10 zugeleitet
werdenβ Mit ©insm Stück ans d@ai !Btsfaeren elöd ©is innerer Adressen»
Decodierer 12 sur jtasu&hl ©ia@r πο'& M Mr®ssenlei"6img©a 149 16, «·«··
18j die je einer won 1 OpeieherselileifeE Q9 l}.„o».li - 1 zugeordnet
sind, mad eine Takteigaalquell© 24 svw. nachfolgenden sfiederaufladen
ausgebildet3 die unter der Steuerung des Datentaktsignals $-^ auf einer
Leitung 22 das Taktsignal raa Viiederaufladen an Aufladetaktlei»
tuiigen 253 2O33.····2? anlegt. Die Taktsignalqaelle 24, «lie eine Eeihe
Taktpulse abgibt3 erregt die Aufladetaktieitiangen 25» 269·».*
27 jeweils mit je ©inem Taktpuls nacheinander bei der Onmdfrequena
Fj3, die mit der Taktsigaalfrequenss Fjj durch die bereits erwähnte
Gleichung? Fj5 =» MF^ in B&zlehunß steht.
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Allen Speicherschleifen O, 1, «..·.<,.. «Ν - 1 sind je zwei innare »/ahlglifcdör
30 und 31, 32 und 33?..*.««34 und 35 zugeordnet, die unter
der Steuerung des V/ahl signals einer Datonadrer.se in der Airussfenleitüng
14? 16,,:·«» oder 18 aus ά&ΐΛ Adr«sSSö*i-Decodierer 12 und/öaer des
Taktsignals ?·ιω Aufladen in der Aufladwtaktleitung 25, 26 oder 27 aus
der Takt signal quelle 24 die Date.itaktsignale JO-^ und 5i»2 beider Phasen
in die gewählten/ Speiehfcrschlöife(n) O, I3 =..<>.oder H-I einschleusen
9 damit bei jedem Zyklus des Datentaktsignals, die U Datenbits in
der (den) gewählten Speicherschleife(n) um eine Stufe oder Bitposition
und das am weitesten rechts angekommene Bit mit Hilfe von Aufladekreisen 15, 16 j„ ο ο ο oder 17 und Umlauf leitungen 36, 37f=»»cder 38 u;a das
Ende herum verschoben und in die a»a weitesten links liegende Bitposition der augehörigen Speicherschleife x-jieder eingebracht v/erden. Das
«ahl signal einer Datenadresse wird über eine Leitung 40, 43., .».oder
42 gleichzeitig als "Schaltsignal einer LeSüverknüpfungaschaltung 44*
4.5p»ο»«oder 46 zugeleitet} durch die das Datenbit zu feiner Datenschiene 47 hindurchläuft,. Falls das Datenbit ausgegeben v/erden soll.«, wird
von üirn&ra gleichzeitigen Chipeinsohaltsignal in einer Leitung 43 ein
Datenaus»/e;mgabeglied 5ü erregt, durch das das Datenbit in eine Dat«naus-/eingabeleitung
52 gelangt-.«, Beim Einschreiben Wird das Datenbit
der Datenaus»/e3Lflgabeleitung 52 zugeführt und das Potential an ei
ner Schreit einschalt ItI «ame WB
In der Schaltung nach der Figur 1 sind die M Speicherschleifön des LSI«
Speicherchip 10 in S Untergruppen mit 2n Speicherschleifen [ja b.it-ergruppe)
unterteilt, v/ob ei :i =» O ύι~.ά dementsprechend ü = S ist; es sind
also H Untergruppen mit einer Speicherschleife (je Untergruppe} vorhanden.
Vom Datentaktsignal 0^ in der Leitung 22 wird die Taktsignalquelle
24 «lit der Grundfrequenz F., der Datentakt signale angetrieben^ se
da« die Taktsignalquelle 24 Aufladesignale mit der Grundfroquenz FQ
an die Aufladefcalsrfcleitungen 25, 26,.,.,27 gemeinschaftlich, aber mit
der Taktöignalfrequenz F^ an jede Aufladefcaktleitung 25, 26,...27 gesondert
anlegt, wobei Fß = NF^ gilt.
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In Figur 2 sind die Signale seitlich aufgetragen, die während des Betriebs
des Speichers nach der Figur 1 auftreten. Wie angenommen sei, weist das LSX-Speieherchip IO insgesamt 32 Speicherschleifen iia Falle
von N = 32 mit einer Länge von 32 Bits in Falle von U = 32 auf,
wobei die Grundfrequena F^ der Datentaktsignalö mit der Taktsignalfrequenz
Fp aiini Aufladen des Speichers je Untergruppe durch die
Gleichung F^ =» IJFR in Beziehung gesetzt Isto Im Zeitpunkt t^ bringt
der Adr^ssen-Decodierer 12 das tfahlsignal d^r Datenadresse auf die
Adrussenleitung 14 und führt es den Wahlgliedern 30 und 31 zu, während
die Taktsignalquelle 24 zugleich das Aufladetaktsignal der Aufladetaktleitung 25 und den Wahlgliedern 3ü und 31 zuleitet» Die letzteren
werden vom Vfehlsignal in der Adressenleitung 14 und von Auflade
takt signal in der Aufladetaktleituag 25 eingeschaltet,
so daß die Datentaktsignale 0^ unc* $2 ^n ^e Speicherschleife 0 gelangen
und die Datenbits in dieser um eine Bitposition nach rechts verschieben,, Da somit der LeseVSchreibvorgang bei der einen gewählten
Speicherschleife zeitlich mit dar Frequenz der Datontaktsignale,
die vom Wahlsignal der Datenadresse geschaltet werden, und/oder der
Auflade takt signale gesteuert wird, ivird er bei der gleichzeitigen
Anlegung des Wahlsignals der Datenadressen und des Aufladetaktsignals an der gewählten Speicherschleife nicht nachteilig beeinflußt. Im
Zeitpunkt ti führt die Taktsignalquelle 24 ihr Aufladetaktsignal der
Aufladetaktleitung 26 und von dort den Wahlgliedern 32 und 33 zu,
während zugleich das Wahlsignal der Datenadresse aus dem Adressen-Decodierer
12 an den Wahlgliedern 30 und 31 andauert, Vom Wahlsignal
der Datenadresse an den l/ahlgliedern 30 und 31 werden unter Mitwirkung
des Datentaktsignals die Datenbits der Speicherschleife Ü um «ine zusätzliche Bitpositicn nach rechts geschoben, während das Aufladetaktsignal
in der Aufladetaktleitung 26 das Datentaktsignal veranlaßt,
die Datenbits in der Speicherschleife 1 um ©ine Bitposition
nach rechts zu schieben,,
Diese Folge dauert bis zum Zeitpunkt b^ok an» weim ^as Wahlsignal der
Datenadresse an den 'Jahlgliedern 30 und 31 das Datentakt signal zu einer
Verschiebung der Daten in der Speicherschleife ö um eine zusätzliche
Bitposition nach rechts veranlaßt„ nachdem das Datentaktsignal
auf der Adressenleitung 14 32«ial hintereixiander die Bits in der Speicherschleife
0 über das abgerundete Ende bis in ihre ursprünglichen Position geschoben hat, während die Taktsignalquelle 24 zugleich das
Aufladetaktsignal auf die Aufladetaktleitung 27 bringt, damit das
Datentaktsignal die Daten in der Speicherschleife H - 1 Uta eine Bit-»
position nach rechts uia das abgerundete Ende herum schieben kann, so
daß im Zeitpunkt t^2« die Daten in allen Speicherschleifen 1 bis N-I
uia eine Bitposition nach rechts verschoben sind. Aa dchltui des Lese-/
SchreibVorganges in der Speicherschleife u, bei dem die Daten einer
vollständigen Verschiebung iu Kreise unterwerfen und in ihre ursprünglichen
Positionen rückgespeichert wurden, niannt der Adressen-Decodierer
12 das Wahlsignal für die Datenadresse von der Adressenleitung 14 weg, wie tra Zeitpunkt t^«„ angegeben ist. Da jedoch die beiden Taktsignalquellen
20 und 24 ständig weiterlaufen, werden über die Leitungen 22 und 23 und die Aufladetakt leitungen 25, 26, .....und 27
die Speicherschleifen 0 bis H-I mit der Taktsignalfrequonss Fß
fortlaufend im Zyklus unabhängig voa Lese-/Schreibvorgang aufgeladen,
der mit Hilfe des Adressen-Decodierers 12 adressiert ist. Die K Speicherschleifen
werden also ununterbrochen der Reih« nach bei der Grundfrequenz Fjj wiederaufgeladen, wobei jede gesonderte Speicherschleife
mit der Takfcsignalfrequenz F^ = UFfl aufgefrischt wird.
Bei dem Speichersystem der Figur 3 in einer anderen Auöführung ist
ähnlich wie bei dem der Figur 1 ein einziges LSI-Speicherchip 100
vorgesehen, in dem ein innerer Adressen-Decodierer 102 eine von N
Adressen-Leitungen 104 - 105, 106 - 107, 108 - 109 auswählt. Im
Gegensatz zur Speicherschaltung der Figur 1 sind die N Speicherschleifen
des LSI-Speicherchip 100 in S Untergruppen alt 2n Speicherschleifen
je Untergruppe unterteilt; unter der Annahme von IJ - 32
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wie bei der Erläuterung der Figur 1 sind die N Speicherschleifen in
acht Untergruppen, nämlich die Untergruppen ü - 7 unterteilt, die dann je 2n Speicherschleifen enthalten, da S = 8 und η ·= 2 sind,
und dementsprechend sind vier Speicherschleifen je Untergruppe vorhanden.
Außerhalb des LSI-Speicherchip 100 ist ein Taktsignalquelle
110 für die Daten vorgesehens die über je eine Leitung 114 bzw. 116
die Taktsignale 0-^ und 02 in zwei Phasen an das LSI-Speicherchip
abgibt« Innerhalb des letzteren oder,aus einem einzigen Stück .nit ihm
ausgebildet, wird eine Taktsignalquelle 120 zum aufeinanderfolgenden
tfiederaufladen veranlagt, unter der Steuerung der beiden Taktsignale
0-j und 0p das Taktsignal zum Aufladen auf Leitungen 122, 123,
124· zu legen, da es aus einer Inipulsreihe besteht, deren Pulse der
Reihe nach mit der Grundfrequenz F^ der Datentaktsignale auf den Leitungen
122, 123So....l24 erscheinen; die einzelnen Pulse werden jedoch
den genannten Leitungen mit der TaktSignalfrequenz F^ zum Aufladen
zugeleitet. Den Speicherschleifen 0, 1, N - 1 sind jeweils
zwei V/ahlglieder 130, 131 bis 140, 141 zugeordnet. Das Taktsignal J^1
wird über die Leitung 114 parallel den zugeordneten "»/ahlgliedern der
Speicherschleifen, s. B. dem rfahlglied 130 der Speicherschleife ü zugeleitet,
während das Taktsignal 02 parallel in die zugehörigen l/ahlgliederj
z. B. in das V/ahlglied 131 der Speicherschleife 0 über die
Leitung Il6 gelangt. Im Gegensatz hierzu tritt das Taktsignal zum Aufladen aus der Taktsignalquelle 120 parallel in alle V/ahlgliedcr
aller Speicherschleifen der zugeordneten Untergruppe ein; beispielsweise ist die Leitung 124 parallel an allen Wahlgliedern 138 und
der Speicherschleife 28, sowie den Vfahlgliedern 140 und 141 der Speicherschleife
31 angeschlossen, die zu der Untergruppe 7 gehören. Das Auslesen eines Datenbit aus einer der N Speicherschleifen über eine
Datenschiene 144 und eine Datenaus-/eingabeleitung 146 unter Iütwirkung einer Schaltleitung 143 des LSI-Speicherchip 100 und einer Datenaus-Zeingabe-Verknüpfungsschaltung
150 entspricht v/eitgehend dem Lesevorgang in der Speicherschaltung nach der Figur I0
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In der Figur 4 sind die Signale über der Zeit aufgetragen, die während
des Betriebes der Speicherschaltung nach der Figur 3 auftreten. V/ie angenommen sei, weist das LSI-Speicherchip 100 insgesamt 32 Speicherschleifen
von je 32 Bits Länge auf, da II = 32 und M = 32 sei; ira
Falle von S — 8 steht die Grundfrequens F^ der Datentaktsigna3-e mit
der Taktsignalfrequens FR .zum V/iederaufladen durch die Gleichung;
Fq = SF-n in Beziehunge Im Zeitpunkt tQ bringt der Adressen-Decodierer
102 das Jahlsignal für die Datenadresse auf die Adressenleitung 104,
das in die V/ahlglieder 130 und 131 eintritt, während die Taktsignalquelle
120 das Taktsignal sum Aufladen über die Leitung 122 zugleich allen Vlahlgliedern 130, 131,....132, 133 der Speicherschleif en 0 bis
der Untergruppe 0 zuführt. Somit schalten das Jahlsignal für die Datenadresse in der Adressenleitung 104 und das Taktsignal zum
Aufladen in der Leitung 122 der »/ahlglieder 130 und 131 der Speicherschleife
0 ein, damit das Datentaktsignal der Speicherschleife 0 in der Untergruppe 0 zugeleitet wird, während nur das Taktsignal zum Aufladen
in der Leitung 122 zusätzlich parallel den V/ahlgliedern der Speicherschleifen 1, 2 und 3 der Untergruppe 0 aufgeprägt wird. Das
Wahlsignal für die Datenadresse und das Taktsignal zum Aufladen ermöglichen
an den V/ahlgliedern 130 und 131 gleichzeitig, daß das Datentaktsignal die Datenbits in der Speicherschleife 0 um eine Bitposition
nach rechts schiebt, während das Taktsignal zum Aufladen an den V/ahlgliedern, die den Speicherschleifen 1 bis 3 zugeordnet sind, zugleich
das Datentaktsignal zur Verschiebung der Datenbits in den Speicherschleifen 1 bis 3 um eine Bitposition nach rechts veranlaßt.«
Wenn im Zeitpunkt tj der Adressen-Decodierer 102 das t/ahlsignal der
Datenadresse über die Adressenleitung 104 den Wahlgliedern 130 und 131 der Speicherschleife 0 noch immer zuleitet,bringtdie Taktsignalquelle
120 sumaufeinanderfolgonden Aufladen das Taktsignal parallel
ZM allen V/ahlgliedern 134, 135,....136, 137» die den Speicherschleifen
4 bis 7 der Untergruppe 1 zugeordnet sind» Dann läßt das Jahlsignal
der Datenadresse an den Wahlgliedern I30 und I3I zu, daß das Datentaktsignal
die Datenbits in der Speicherschleife 0 um eine zu-
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sätaliche Bitposition nach rechts schiebt, während das Taktsignal in
der Leitung 123 das Datentaktsignal veranlaßt, die Datenbits in den Speicherschleifen 4 bis 7 der Untergruppe 1 um eine Bitposition nach
rechts au schieben»
Diese Folge der Arbeitsgänge läuft bis zu einem Zeitpunkt t^g weiter,
in dem. .das Wahlsignal der Datenadrcsse an den Wahlgliedern 130 und
131 zuläßts daß das Datentaktsignal die Datenbits in der Speicherschleife
0 um eine zusätzliche Bitposition nach rechts schiebt, damit
insgesamt acht Bitpositionen der Speicherschleife 0 um deren rechtes Ende herumgeschoben v/erden, während das Taktsignal zum V/iederaufladen
in der Leitung 124 das Datentaktsignal zu einer Verschiebung der Datenbits in den Speicherschleifen28 bis 3I der Untergruppe
7 um eine Bitposition nach rechts veranlaßt. Gleichzeitig sind die Datenbits in der Speicherschleife 0 der Untergruppe 0 um acht Bitpositionen
nach rechts geschoben, während die Datenbits in den Speicherschleifen 0 bis 31 der Untergruppen 1 bis 7 um nur eine Bitposition
nach rechts verschoben sind.
Xn den Zeitabschnitten von t^2 ^s ^53» von ^Aa b*s ^05 unc* ^05
^127 dauert die oben erläuterte Folge wie in der Zeitspanne von tQ
bis t^ an; im Zeitpunkt t-^7 wird das Uahlsignal der Datenadresse
von der Adressenleitung 104 und der Speicherschleife der Untergruppe 0 weggenommen. Nach insgesamt 32 Zyklen des Datentaktsignals zwischen
den Zeiten t^ und t·, 2o sind die Datenbits in der Speicherschleife
0 um ihre Enden herum um 32 Bitpositionen nach rechts gsojhoben,
während die Datenbits der Speicherschleifen 1 bis 31 der Untergruppen 0 bis 7 um vier Bitpositionen nach rechts um die Enden verschoben sind.
Aiii Schluß des Lese-VSchreibvorganges in der Speicherschleife ü,,bei
dem die Datenbits einer Verschiebung um die Enden unterworfen waren und au ihren ursprünglichen Positionen rückgespeichert sindP führen
die Taktsignalquellen 110 und 120 für die Daten bzw. zum Aufladen
ihre Ausgangssignale auf ihre zugehörigen Leitungen 114 und Ho bzw.
.· 10 509815/091
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122, 123,..=..124, damit die Speicherschleifen ü bis 31 der Untergruppen
Ö - 7 ununterbrochen iai Zyklus mit der Taktsignalfrequenz F^
wiederaufgeladen werden. Im Innern des LSI-Speicherchip 100 wird also
eine der N Speicherschleifen, die vom Adressen-Decodierer 102 ausgewählt
wird, vom Taktsignal der Datenadresse mit der Grundfrequenz Fj0 aufgefrischt, während die übrigen N-I Speicherschleifen vom ·
Taktsignal mit der Frequenz F^ wiederaufgeladen werden.
Aus der Figur 5 geht ein Blockschaltbild der Steuerung zum -/iederaufladen
nach der Figur 3 in einer etwas abgeänderten Form hervor«, Die
beiden gesonderten Datentaktsignale JZL und $2 werden einem Wghlglied
200 und 201 zugeleitet, deren Signale parallel allen Speicherschleifen 0 bis 3 der Untergruppe 0 zugeleitet v/erden. Das Taktsignal zum
Aufladen wird dann parallel den Wahlgliedern 200 und 201 über eine Leitung 204 zugeführt, während das Wahlsignal der Datenadresse
einer Untergruppe über eine' Leitung 2ü6 parallel an die rfahlglieder
200 und 201 herangebracht wird. Zusätzlich v/erden in dieser Schaltung
einzelne Speicheradressenschalter benötigt; beispielsweise ist ein solcher gesonderter Schalter mit einem Verknüpfungsglied 208 zura Auslesen
der Speicherschleife 0 verbunden, während andrerseits ein gesonderter Speicheradressenschalter für die Speicherschleife 3 mit
einem Verknüpfungsglied 210 zum Auslesen dieser Speicherschleife verbunden werden muß. Folglich wird in dieser Schaltung ein Adressen-Decodierer/
zur Auswahl einer der S Untergruppen-Adressen benötigt,
und ein v/eiterer Schleifenadressen-Decodierer 214 wird für die Auswahl
einer der 2n Einzelspeicherschleifen jeder Untergruppe verwendet,
liegen dieser Steuerschaltung zum Aufladen wird ein Lese-/Schreibvorgang
parallel in allen Speicherschleifen der adressierten Untergruppe, z. B. in den Speicherschleifen 0 bis 3 der Untergruppe 0 ausgeführt,
während alle Speicherschleifen jeder Untergruppe einer parallelen Aufladung wie bei der Schaltung in der Figur 3 unterliegen.
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Zusammenfassend betrachtet, wurde zuvor die innere Organisation eines
LSI-Speieherchip erläutert, um eine optimale Steuerung beim Wiederaufladen
der einzelnen Speicherschleifen au erreichen. Diese Speicherchips enthalten nämlich N übereinstimmende Speicherschleifen, in denen
M Datenbits, die in jeder Speicherschleife aufgenommen sind, für die Lese-, Schreib- und tfiederaufladevorgäage der Daten hintereinander
um die Enden herumgeschoben v/erden. Die N Speicherschleifen sind in S Untergruppen aus 2n Speichorschleifen (je Untergruppe) unterteilt,
wobei die Gleichung N - S,2n gültig ist; diese 2n Speicherschleifen
werden dann in jeder der S Untergruppen mit einer Taktsignalfrequenz Fj, aufgefrischt, die ein Teiler der Grundfrequenz Fp der Datentaktsignale
ist? so daß die Gleichung F^ = SFj1 gültig ist; bei dieser
Grundfrequenz Fß werden die normalen Lese-/Schreibvorgänge der Daten
durchgeführt» Von der Taktsignalquelle mit der Grundfrequenz Fß wird
die Taktsignalquelle zum Aufladen angetrieben, die alle N Speicherschleifen
ständig nacheinander mit der Taktfrequenz F^ auffrischt und
hierzu die inneren Wahlverknüpfungsglieder des LSI-Speieherchip anstelle
des inneren Decodierers zum Adressieren der Speicherschleifen verwendet; infolgedessen geschieht das Auffrischen oder viiederaufladen
des Speichers völlig in seinem Innern, ist also ein von einer äußeren SpeicherSteuerschaltung unabhängiger, innerer Vorgang.
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Claims (5)
1. Steuerschaltung zur Beibehaltung der Informationen in einem Speicherchip mit verschwindendem Informationsgehalt, in dem N gesonderte,
einander ähnliche Speicherschleifen von je einem seriellen Schieberegister mit abgerundeten Enden gebildet sind, das durch die
Zuführung eines Adressenwahlsignals aus einem Adressen-Decodierer an zwei dem Schieberegister zugeordnete Verknüpfungsglieder adressierbar
ist, dadurch gekennzeichnet, daß von einer außerhalb
des Speicherchip (10) angeordneten Datentakt-Signalquelle (20)
zwei gesonderte, gegeneinander phasenverschobene Reihen (0-^, )ZL) von
Datentaktpulsen erzeugbar sind, von denen die eine (0-, ) gleichzeitig
den ersten Verknüpfungsgliedern (30, 32, 34) aller Speicherschleifen (0 bis N-I) und einer Aufladetakt-Signalquelle (20) und die andere
Reihe (02) gleichzeitig den zweiten Verknüfungsgliedern (31>
33, 35) aller Speicherschleifen (0 bis N-I) zuführbar sind, und daß von der
Aufladetakt-Signalquelle (20), die von den Taktpulsen der ersten Reihe (0-, ) jeweils erneut einschaltbar ist, Speicherschleife für Speicherr
schleife je ein Aufladetaktpuls, der bis zum Ende des nachfolgenden
phasenverschobenen Taktpulses der anderen Reihe (0^) andauert, den
beiden Verknüpfungsgliedern (30 und 31; 32 und 33; 34 und 35) der betreffenden Speicherschleife (0 bis N-I) zuführbar ist.
2. Steuerschaltung nach dem Anspruch 1, dadurch gekennzeichnet, daß die Grundfrequenz (F^) der beiden Reihen
(0-^, 02) von Datentaktpulsen mit der Frequenz der Auflade takt pul se (Fp)
die an den beiden Verknüpfungsgliedern (z. B. 32 und 33) einer Speicherschleife
(z. B. 1) auftreten, durch die Gleichung: Fß = N»FR in
Beziehung gesetzt ist, wobei N die Gesamtzahl aller Speicherschleifen (0 bis N-I) ist.
3. Steuerschaltung zur Beibehaltung der Informationen in einem Speicherchip mit verschwindendem Informationsgehalt, in dem S
Untergruppen mit je 2ngesonderten, einander ähnlichen Speicherschlei-
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fen vorgesehen sind, die aus je einem seriellen Schieberegister mit ■
abgerundeten Enden bestehen, das durch die Zuführung eines Adressenwahlsignals
aus einem Adressen-Decodierer an zwei dem Schieberegister zugeordnete Verknüpfungsglieder adressierbar ist, dadurch
gekennzeichnet, daß von einer außerhalb des Speicherchip (100) angeordneten Datentakt-Signalquelle (110) zwei gesonderte, zueinander
phasenverschobene Reihen (JZi1, 02) von Datentaktpulsen erzeugbar
sind, von denen die eine (0τ_) gleichzeitig den ersten Verknüpfungsgliedern
(130, 132, 134, 136, 138, I40) der Speicherschleifen
(0 bis 31) aller Untergruppen (0 bis 7) und einer Aufladetakt-Signalquelle
(120) und die andere Reihe (02) gleichzeitig den zweiten Verknüpfungsgliedern
(131, 133, 135, 137, 139, 141) der Speicherschleifen
(0 bis 31) aller Untergruppen (0 bis 7) zuführbar sind, und daß von der Aufladetakt-Signalquelle (120), die von den Taktpulsen der
ersten Reihe (JO1) erneut einschaltbar ist, Untergruppe für Untergruppe
je ein Aufladepuls, der bis zum Ende des nachfolgenden phasenverschobenen Taktpulses der anderen Reihe (02) andauert, allen Verknüpfungsgliedern
(z. B. 130, 131, I32, 133) der Speicherschleifen (0 bis 3)
der betreffenden Untergruppe (z. B. 0) zuführbar ist.
4. Steuerschaltung nach dem Anspruch 3,dadurch gekennzeichnet,
daß die Grundfrequenz (Fp) der beiden Reihen
(JZi1, JZi2) von Datentaktpulsen mit der Frequenz der Aufladetaktpulse
(FR), die an den Verknüpfungsgliedern (z. B. I34, 135, 136, 137) der
Speicherschleifen (Obis 7) einer Untergruppe (z. B. 1) auftreten, durch die Gleichung: F^ = S.FR in Beziehung gesetzt ist, wobei S die
Gesamtzahl aller Untergruppen (0 bis 7) der Speicherschleifen (0 bis 3D ist.
5. Steuerschaltung zur Beibehaltung der Informationen in einem Speieherchip mit verschwindendem Informationsgehalt, in dem S Untergruppen
mit je 2n gesonderten, einander ähnlichen Speicherschleifen
in Form je eines seriellen Schieberegisters mit abgerundeten Enden vorgesehen sind, wobei durch die Heranführung eines Untergruppen-Adressenwahlsignals
aus einem Untergruppen-Adressen-Decodierer an zwei allen Schieberegistern einer Untergruppe zugeordnete Verknüpfungsglieder
und durch weitere Wahlsignale aus einem Speicheradressen-
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Decodierer die Speicherschleifen innerhalb der Untergruppen adressierbar
sind, dadurch gekennzeichnet, daß von einer außerhalb des Speicherchip angeordneten Datentakt-Signalquelle zwei
gesonderte, zueinander phasenverschobene Reihen (0-, , 02) von Datentaktpulsen
erzeugbar sind, von denen die eine (0-^) gleichzeitig den
ersten Verknüpfungsgliedern (200, ) aller Untergruppen (0,....)
und einer Aufladetakt-Signalquelle und die andere Eeihe (0o) gleichzeitig
den zweiten Verknüpfungsgliedern (201,....) aller Untergruppen (0,.....) zuführbar sind, und daß von der Äufladetakt-Signalquelle,
die von den Taktpulsen der ersten Reihe (0-^) einschaltbar ist, Untergruppe
für Untergruppe nacheinander je ein Äufladepuls den beiden Verknüpfungsgliedern (200, 201;....) der betreffenden Untergruppe (0,
) zuführbar ist.
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| US402503A US3859640A (en) | 1973-10-01 | 1973-10-01 | Concurrent data address and refresh control for a volatile lsi memory system |
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|---|---|
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| DE2445878A Expired DE2445878C2 (de) | 1973-10-01 | 1974-09-26 | Schaltungsanordnung für einen periodisch zu regenerierenden Datenspeicher mit mehreren Speicherschleifen |
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| GB (1) | GB1487750A (de) |
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Legal Events
| Date | Code | Title | Description |
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| OD | Request for examination | ||
| OGA | New person/name/address of the applicant | ||
| D2 | Grant after examination | ||
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