DE2455730A1 - Stabilisierte halbleiter-bauelemente und verfahren zur herstellung derselben - Google Patents

Stabilisierte halbleiter-bauelemente und verfahren zur herstellung derselben

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DE2455730A1 DE19742455730 DE2455730A DE2455730A1 DE 2455730 A1 DE2455730 A1 DE 2455730A1 DE 19742455730 DE19742455730 DE 19742455730 DE 2455730 A DE2455730 A DE 2455730A DE 2455730 A1 DE2455730 A1 DE 2455730A1
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Description

Dipl.-Ing. H. Sauerlar.d · Qn.-lng. H. König · Dipl.-Ing. K. Bongen ,.Patentanwälte · ■ 4000 Düsseldorf ao · Cecilienallee 7s · Telefon 43273s
22. November 1974 29 706 B
RCA Corporation, 30 Rockefeiler Plaza,
New York. N0Y0 10020 (V0St0A0)
"Stabilisierte Halbleiter-Bauelemente und Verfahren zur
Herstellung derselben"
Die Erfindung betrifft Halbleiter-Bauelemente, insbesondere stabilisierte Feldeffekt-Transistoren auf isolierten Substraten und ein Verfahren zur Herstellung derselben«. .-·-."
Instabilitäten, wie übermäßige Leckströme bei der G-atespannung Null wurden bei bestimmten Feldeffekt-Transistoren (FET), bei denen Silizium auf Saphir (SOS) aufgebracht ist, beobachtet«, Diese Instabilitäten machten sich insbesondere dann, bemerkbar, wenn die FETs bei Temperaturen oberhalb von 1500C betrieben wurden, wobei am häufigsten SOS/FETs mit η-leitendem Kanal betroffen waren. Die bekannten SOS/FETs mit η-leitendem Kanal zeigten häufig auch vorzeitiges Durchschalten neben den relativ hohen Source-Drain-Leckströmen«
Der Erfindung liegt die Aufgabe zugrunde, bei Halbleiter-Bauelementen der hier in Frage stehenden Art die vorstehend geschilderten Nachteile zu vermeiden«
Die Lösung dieser Aufgabe wird erreicht durch benachbart zu den beiden Seitenflächen in die Kanalzone eindotierte Randzonen mit höherem Gehalt an Leit- .
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6 fu
fähigkeitsmodifizierern als in der restlichen Kanalzone. Bei einem Ausfuhrungsbeispiel eines in der erfindungsgemäßen Weise stabilisierten Halbleiter-Bauelements ist eine Mesa aus einkristallinem halbleitendem Material auf einem isolierenden Substrat vorgesehene Die Mesa hat quer über das Substrat verlaufende Seitenflächen und eine zwischen gegenüberliegenden Seitenflächen verlaufende Kanalzoneβ Selektiv dotierte Randzonen der Kanalzone im Anschluß an die gegenüberliegenden Seitenflächen haben eine höhere Konzentration von Leitfähigkeitsmödifizierern als der Rest der Kanalzone, wodurch die Schwellenspannung in diesen dotierten Zonen erhöht und die Leckströme verringert werden«,
Bei einem weiteren Ausführungsbeispiel eines stabilisierten Halbleiter-Bauelements ist das Bauelement als FET mit η-leitendem Kanal ausgebildet, wobei zwischen gegenüberliegenden Seitenflächen einer Mesa aus Silizium
eine Kanalzone gebildet ist. Randzonen der Kanalzone im Anschluß an die gegenüberliegenden Seitenflächen sind mit einem p-leitenden Dotiermittel in einer Trägerkonzentration von wenigstens 5 χ 10 cm ^ dotierte
Das erfindungsgemäße Verfahren zur Herstellung der stabilisierten Halbleiter-FET-Bauelemente umfaßt das Dotieren von an gegenüberliegenden Seitenflächen einer Mesa aus halbleitendem Material gelegenen Randzonen einer Kanalzone derart, daß eine Kanalzone mit dotierten Randzonen gebildet wird, deren Konzentration an aktiven Ladungsträgern soweit erhöht ist, daß die Schwellenspannung an den Randzonen oberhalb der Schwellenspannung des normal betriebenen FET liegt.
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Die erfindungsgemäßen stabilisierten Halbleiter-Bauelemente und das Verfahren zur Herstellung derselben wird nachfolgend in Verbindung mit der Zeichnung näher erläutert, .und zwar zeigen:
Fig« 1 eine perspektivische Schnittansicht eines SOS/ FET gemäß der Erfindung, entlang der Linie 1-1 in Fig» 2 geschnitten;
Fig. 2 eine senkrechte Schnittansicht des in Fig. 1 gezeigten Bauelements entlang der Linie 2-2 in Fig. 1; und
Fig. 5 bis 9 schematische Ansichten, in denen die verschiedenen Verfahrensschritte bei der Herstellung eines erfindungsgemäßen, stabilisierten Halbleiter-Bauelements veranschaulicht sind.
Zunächst wird auf die Fige 1 und 2 Bezug genommen", in denen ein Ausführungsbeispiel eines stabilisierten Feldeffekt-Transistors 10 (FET) gezeigt ist. Der FET 10 weist ein Substrat 12 aus elektrisch isolierendem Material, beispielsweise aus Saphir oder Spinell auf. Eine Insel oder Mesa 14 aus einer Schicht aus halbleitendem Material, beispielsweise p-leitendem Silizium, Germanium oder Gallium-*Arsenid ist vorzugsweise epitaktisch auf einer glatten und ebenen Oberfläche 16 des isolierenden Substrats 12 aufgebracht. Die Mesa 14 weist zwei voneinander getrennte n+-leitende Source- und Drainzonen 18 bzw. 20 auf, die durch eine p-leitende Kanalzone 22 getrennt sind.
Während des Betriebs des. FET 10 im Anreicherungsmodus wird ein η-leitender Kanal im Abschnitt 23 der Kanalzone 22 in der Nähe der dem Substrat 12 abge-
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wandten Oberfläche 25 der Kanalzone 22 gebildet«. Die Kanalzone 22 ist mit einer Schicht 24 aus elektrisch isolierendem Material, beispielsweise Siliziumdioxid oder Siliziumnitrid abgedeckt. Die Isolierschicht 24 ist mit der Kanalzone 22 ausgefluchtet und hat die Funktion eines Gate-Isolators0 Eine Gate-Elektrode 27 aus (mit Phosphor) dotiertem polykristallinem Silizium ist über der Isolierschicht 24 vorgesehen und mit der Kanalzone 22 ausgerichtet. Eine Isolierschicht 29, beispielsweise aus Siliziumdioxid, ist über der Source- und der Drainzone 18 bzw. 20 und außerdem über der Gate-Elektrode 27 angebracht. Drei Fenster oder Öffnungen 26, 28 und 31 sind über der Source- und der Drainzone 18 und 20 und über der Gate-Elektrode 27 gebildet, um die Möglichkeit der Herstellung elektrischer Verbindung mit diesen Zonen und der Gate-Elektrode in bekannter Weise zu ermöglichen,,
Ein wesentliches Merkmal des neuen FET 10 ist die selektive Dotierung von Randzonen 32, 33» 34 und 35 neben den querverlaufenden Rändern oder Seitenflächen 36, 37, 38 und 39 des FET 10.
Die Seitenflächen 36 bis 39 der Halbleiter-Mesa 14 verlaufen quer über die Oberfläche 16 des isolierenden Substrats 12; die selektive Dotierung der Randzonen 32 bis 35 im Anschluß an die querverlaufenden Seitenflächen 36 bis 39 erfolgt vorzugsweise durch Ionenimplantation, Die selektive Dotierung der Randzonen 32 bis 35 kann jedoch auch mittels anderer bekannter Dotierverfahren und Einrichtungen erfolgen. Wenn die Source- und die Drainzone 18 bzw. 20 des FET 1 Cjfn-leitend sind, erfolgt die selektive Dotierung der Randzonen 32 bis 35 mit Leitfähigkeitsmodifizierern von entgegengesetztem Typ, d.h« p-leitenden
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Modifiziererrio Die Ausgangskonzentration der Ladungsträger der Halbleiter-Mesa 14 kann bei etwa 10 ca"' liegeno
Bei einem bevorzugten Ausführungsbeispiel des FET 10 als SOS/FET sollte die Ladungsträgerkonzentration der selektiv dotierten Randzonen 33 und 35 in. der Kanal-
16 —3
zone 22 bei wenigstens 5 x 10 cm liegen. Die selektive Dotierung der Randzonen 32 bis 35 erfolgt immer mit einem Dotierstoff von entgegengesetztem Leitungstyp zu dem in der Source- und Drainzone 18 bzw» 20 des FET 10 gegebenen Leitungstyp«,
Der Aufbau des neuen, stabilisierten FETs wird nachstehend zum besseren Verhältnis anhand des erfindungsgemäßen Verfahrens zur Herstellung desselben erläuterte
Es wird nunmehr auf Fig„ 3 Bezug genommen, in der das beispielsweise aus einkristallinem Saphir bestehende isolierende Substrat 12 gezeigt ist, dessen polierte Oberfläche 16 im wesentlichen parallel zu den (iT02) kristallographischen Ebenen des Substrats 12 verläuft,, Eine Halbleiterschicht 14a, die beispielsweise aus pleitendem, einkristallinem Silizium-bestehen kann, ist auf der Oberfläche 16 durch Pyrolyse von Silan bei etwa 9600C in Hp epitaktisch aufgewachsen und hat beim vorliegenden Ausführungsbeispiel eine (100)-Orientierung. Die Halbleiterschicht 14a hat eine Dicke von etwa 1 Pm und eine Ladungsträgerkonzentration zwischen etwa 1015cm""3 und 10i5cm"3 0 ·
Eine Isolierschicht 24a aus Siliziumdioxid oder einem anderen gegen Ätzangriff widerstandsfähigen und für Leitfähigkeitsmodifizierer undurchlässigen Material mit einer Dicke zwischen etwa 1000 % und 2000 & ist
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auf der Halbleiterschicht I4a niedergeschlagen. Die isolierende Schicht 24a kann auf jede bekannte Weise, beispielsweise durch Aufwachsen der Schicht 24a'mittels Oxidation der Halbleiterschicht 14a bei 90O0C in Dampf (oder bei 940°G in feuchtem Sauerstoff), erzeugt werden»
Ein Abschnitt der Isolierschicht 24a wird beispielsweise unter Anwendung fotolithographischer Verfahren und durch Ätzen in einer gepufferten HF-Lösung entfernt, wobei ein Restabschnitt der Isolierschicht 24b verbleibt, wie er in Fig. 4 gezeigt ist. Die Isolierschicht 24b ist eine gegen Ätzangriff widerstandsfähige und für Leitfähigkeitsmodifizierer undurchlässige Maske zur Bildung der Mesa 14 des Halbleitermaterials. Die Mesa 14 wird beispielsweise durch Ätzen in einer rauchenden n-Propanol-KOH-Ätzlösung erzeugte
Die Mesa 14 hat geneigte, querverlaufende Kanten oder Seitenflächen 36 bis 39» von denen in Fig„. 4 lediglich die Seitenflächen 36 und 38 sichtbar sind (während die Seitenflächen 37 und 39 in Fig. 2 gezeigt sind). Die selektive Dotierung der Halbleiter-Mesa 14 erfolgt vorzugsweise durch Ionenimplantation von Dotierstoffatomen zur Erzeugung der selektiv dotierten Randzonen 32 bis 35, wie sie in Fig. 5 gezeigt sind,, Eine bei 150 KeV senkrecht in die Mesa 14 implantierte Bor-
1 ^5 —2 ionendosis von 1 bis 2 χ 10 -Om stellt einen optimalen Kompromiß zwischen Stabilität und Randdurchbruchs spannung für einen FET mit η-leitendem Kanal der beschriebenen Art dare Die in die Randzonen 32 bis 35 implantierten Ladungsträger haben entgegengesetzten (p-leitenden) Leitungstyp gegenüber den n+- leitenden Source- und Drainzonen 18 bzwe 20, und sie
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haben in der in Fig. 5 gezeigten Weise von den Seitenflächen 36 bis 39 aus eine Tiefe von 1 Mm oder weniger„
Wesentlich ist bei den erfindungsgemäßen FETs und beim Verfahren zur Herstellung derselben, daß die an die Seitenflächen 37 und 39 anschließenden dotierten Randzonen 33 und 35 der Kanalzone 22 selektiv dotiert -werden, um einen stabilisierten FET zu erzeugen,, Die weitere selektive Dotierung der Seitenflächen der Source- und Drainzonen 18 bzw. 20 beeinträchtigt den Betrieb des FET nicht wesentlich und wird zugelassen, weil andernfalls gesonderte Verfahrensschritte zur Vermeidung dieser selektiven Dotierung erforderlich wären. Durch Dotierung sämtlicher Randzonen 32 bis 35 bleibt auch die Wahl der Art (Richtung), in welcher der FET in der Mesa 14 erzeugt werden kann.
Nach der selektiven Dotierung der Randzonen 32 bis 35 kann der stabilisierte FET mit einer Gäte-Elektrode entweder aus dotiertem, polykristallinem Silizium oder aus Metall versehen werden. .
Zur Herstellung des FET 10 mit einer Gate-Elektrode 27 aus dotiertem polykristallinem Silizium entsprechend der Figo 1 wird die Gate-Elektrode 27 aus polykristaXLinem Silizium durch Niederschlagen in der Dampfphase auf der Siliziumdioxidschicht 24b (Fig. 4) aufgebracht und dann mittels bekannter fotolithographischer Verfahren so begrenzt, daß sie mit der Kanalzone ausgerichtet ist, und Abschnitte der Siliziumdioxidschicht 24b werden ebenfalls durch Ätzen entfernt, um die Gate-Isolierschicht 24 zu bilden, wie in Fig. 6 gezeigt istο Unter Verwendung der Gate-Elektrode 27 als ätzresistente Maske werden die n+-leitende Source- und
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Drainzone 18 "bzw. 20 durch Einbringen von n-leitenden Dotierstoffen in der in Fig. 6 gezeigten Weise gebildete Die η -leitende Source- und Drainzone 18 bzw«, 20 können beispielsweise durch Einbringen von Phosphor in die Mesa 14 entweder in einem Diffusionsofen oder durch Ionenimplantation oder, wie bei anderen Ausführungsbeispielen, von einem dotierten Oxid erzeugt werden,, Während dieses Verfahrensschrittes kann die aus dotiertem polykristallinem Silizium bestehende Gate-Elektrode 27 gleichzeitig zur Erhöhung ihrer Leitfähigkeit dotiert werden.
Nach der Bildung der Source- und der Drainzone 18 bzw. 20 werden die Mesa 14 und die Gate-Elektrode 27 mit der Isolierschicht 29 aus Siliziumdioxid abgedeckt, wie in Fig. 7 gezeigt ist. In der Isolierschicht 29 werden mittels fotolithographischer Verfahren Öffnungen 26, 28 und 31 für elektrische Kontakte 40, 42 und 44 zur Source- und Drainzone 18 bzw. 20 und zur Gate-Elektrode 27 gebildet, wie in Fig. 7 gezeigt ist. Die Kontakte 40, 42 und 44 werden ebenfalls durch fotolithographische Techniken erzeugt, wie sie auf dem Gebiet der Halbleiterherstellung bekannt sind β
Zur Herstellung eines FET mit einer metallischen Gate-Elektrode wird die Isolierschicht 24b (Fig. 4) entfernt. Als nächstes werden die n+-leitenden Source- und Drainzonen 18a und 20a und die Kanalzone 22a mittels einer beliebigen bekannten fotolithographischen Technik, beispielsweise durch Einäiffundieren geeigneter Dotiermittel (Phosphor) in die Mesa 14 von einer gasförmigen oder aus dotiertem Oxid bestehenden Quelle oder durch Ionenimplantation erzeugt, wie in Fige 8 gezeigt ist. Die Mesa 14 wird
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dann zur Bildung einer Isolierschicht 24c in der in Fig. 9 gezeigten Weise oxidiert und Öffnungen 46 und 48 werden über der Source- und der Drainzone 18a bzw. 20a gebildet, so daß an diesen Zonen elektrische Kontakte 50 bzw, 52 angebracht werden können, wie sie in Fig. 9 gezeigt sind«, Eine metallische Gate-Elektrode 54 wird gebildet und die elektrischen Kontakte 50 und 52 zur Source- und Drainzone 18a bzw. 20a werden über die Öffnungen 46 bzwe 48 hergestellt, indem eine Niederschlagung von Metall, beispielsweise Aluminium, aus der Dampfphase durchgeführt wird, welches dann mittels fotolithographischer Verfahren (zu der in Fig. 9 gezeigten Form) begrenzt wirde Die Gate-Elektrode 54 aus Aluminium kann eine Dicke von etwa 14000 2. haben.
FETs, die so behandelt sind, daß sie die oben erwähnten dotierten Randzonen 32 bis 35 im Anschluß an die Seitenflächen 36 bis 39 der Mesa 14 aufweisen, haben relativ geringere Leckströme zwischen Source und Drain bei NuIl-VQrspannung im Vergleich zu FETs, die nicht in dieser Weise ausgebildet sind. Die selektive Dotierung der Randzonei 32 bis 35 ändert offensichtlich die physikalischen und chemischen Eigenschaften dieser Zonen, Die experimentellen Resultate zeigen, daß in der erfindungsgemäßen Weise hergestellte stabilisierte FETs Leckstromniveaus bei Null-Vorspannung haben, die zwei bis drei Größenordnungen geringer als bei Bauelementen ohne eine derartige Randstabilisierung sind. Die Stärke der selektiven Dotierung wird durch die erforderliche oder zulässige Durchbruchsspannung des FET begrenzt, jedoch ist es möglich, diese selektive Dotierung so zu optimieren, daß die Durchbruchsspannung des FET auf der erforderlichen Höhe gehalten wird, während gleichzeitig die erwähnten Vorteile-der selektiven Dotierung erhalten werden,.Eine Ladungs-
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16 — 3 1Q — trägerkonzentration zwischen 5 x 10 cm und 10 ^cm für die selektiv dotierten Randzonen 32 "bis 35 mit einem dem Leitungstyp der Source- und Drainzone entgegengesetzten Leitungstyp ist vorteilhaft für die Stabilisierung von FETs der beschriebenen Art.
Die erfindungsgemäß stabilisierten Bauelemente sind vorstehend zwar im Zusammenhang mit FETs mit n-leitendem Kanal beschrieben und dargestellt, jedoch liegt es im Rahmen des Erfindungsgedankens η-leitende Dotierstoffe in die an die Seitenflächen von Mesas mit FETs mit p-leitendem Kanal anschließenden Randzonen einzudotieren, um deren Stabilität bezüglich der Leckströme und Durchbruchsspannung zu verbessern.
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Claims (1)

  1. RCA Corporation, 30 Rockefeller Plaza, New York, N0Y0 10020 (V.St.A)
    Patentansprüche;
    Halbleiter-Bauelement mit einem Substrat aus elektrisch isolierendem Material, einer auf dem Substrat angeordneten Mesa aus einkristallinem, halbleitendem Material mit quer zum Substrat verlaufenden Seitenflächen und mit zwischen zwei der Seitenflächen verlaufender Kanalzone die zu einem Feldeffekttransistor, gehört, g e k e η η zeichnet durch benachbart zu den beiden Seitenflächen \37, 39) in die Kanalzone (22) eindotierte Randzonen (33, 35) mit höherem Gehalt an Leitfähigkeitsmodifizierern als in der restlichen Kanalzone (22).
    2ο Halbleiter-Bauelement nach Anspruch 1, dadurch gekennzeichnet , daß die Mesa (14) aus Silizium besteht und eine Source- (18) und eine Drainzone (20) eines ersten Leitungstyps aufweist, die durch die Kanalzone (22) voneinander getrennt sind, daß über diesen Zonen (18; 20; 22) eine Isolierschicht (29) liegt, unddaß die Konzentration von Leitfähigkeitsmodifizierern zwischen etwa 5 x 10 cm und 10 'cm" liegt, wobei diese von entgegengesetztem Typ wie die in der Source- und Drainzone (18; 20) enthaltenen Leitfähigkeitsmodifizierer sind.
    Halbleiter-Bauelement nach Anspruch 2, dadurch gekennzeichnet , daß es als Feldeffekttransistor (10) des Anreicherungstyps mit n-leitendem
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    Kanal (22) ausgebildet ist, und daß die Leitfähigkeitsmodifizierer von denen der Source- und der Drainzone (18; 20) entgegengesetztem Typ sind.
    4. Halbleiter-Bauelement nach Anspruch 1, d a d u r ch gekennzeichnet , daß es als auf einem Substrat (12) aus Saphir aufgebauter Feldeffekttransistor (10) mit η-leitender Kanalzone (22) ausgebildet ist, dessen Mesa (14) aus p-leitendem Silizium η-leitende Source- und Drainzonen (18; 20) aufweist, wobei über den Zonen (18; 20; 22) eine Isolierschicht (24; 29) liegt, daß über der Kanalzone (22) eine Gate-Elektrode (27) auf der Isolierschicht (24) vorgesehen ist, und daß die dotierten Randzonen (33; 35) in der Kanalzone (22) eine Leitfähigkeitsmodifizier-Konzen-
    16 —3 tration von wenigstens 5 x 10 cm haben, wobei wenigstens ein Teil der Leitfähigkeitsmodifizierer durch Ionenimplantation eingebracht ist.
    5· Halbleiter-Bauelement nach Anspruch 4, dadurch gekennzeichnet , daß die Gate-Elektrode (27) aus dotiertem, polykristallinem Silizium besteht, und daß p-Leitungs-Modifizierer vorgesehen sind, wodurch die Schwellenspannung der dotierten Randzonen (33; 35) höher als die Schwellenspannung des Feldeffekt-Transistors ist.
    6β Verfahren zur Herstellung eines stabilisierten Feldeffekt-Transistors mit einem isolierten Substrat und einer epitaktisch auf diesem aufgebrachten Schicht aus Halbleitermaterial, dadurch gekennzeichnet , daß auf einem Abschnitt dieser Schicht eine gegen Ätzangriff widerstandsfähige und für Leitfähigkeitsmodifizierer undurchlässige Maske gebildet wird; daß die nicht von
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    der Maske bedeckten Abschnitte der Schicht zur Bildung einer Mesa mit Seitenflächen entfernt werden, daß in die an die Seitenflächen angrenzenden Randzonen der Mesa Leitfähigkeitsmodifizierer zur Änderung von deren chemischen und/oder physikalischen Eigenschaften eingebracht werden, und daß in der Mesa eine Source-, Drain- und eine Kanalzone gebildet werden, von denen letztere zwischen zwei Seitenflächen verläuft und die eingebrachten Leitfähigkeitsmodifizierer in gegenüberliegenden Randzonen in einer Konzentration aufweist, durch die die Schwellenspannung dort über die normale Betriebsschwellenspannung des Feldeffekt-Transistors angehoben wird»
    7«, Verfahren nach Anspruch 6, . dadurch g e kennzeichnet , daß durch den Einbau von Leitfähigkeitsmodifizierem in die Randzonen die Leitfähigkeit des Halbleitermaterials im Anschluß an die Seitenflächen geändert wird, während die Maske auf der Mesa vorgesehen ist.
    8. Verfahren nach Anspruch 7, dadurch gekennzeichnet , daß die in die an die Seitenflächen der Kanalzone angrenzenden Randzonen eingebrachten Leitfähigkeitsmodifizierer die Konzentration dort auf einen Wert von wenigstens 5x 10 Atomen/cnr erhöhen, und daß Leitfähigkeitsmodifizierer eingebaut werden, deren Leitungstyp dem der Source- und Drainzone entgegengesetzt ist,
    9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet , daß das Bauteil zu einem Feldeffekt-Transistor mit η-leitendem Kanal ausgestaltet wirdj wobei die p-Leitung hervorrufenden
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    Leitfähigkeitsmodifizierer durch Ionenimplantation
    13 —2 einer Bormenge von etwa 1 bis 2 χ 10 ^ cm mit einer
    Energie von 150 KeY eingebracht werden, um eine La-
    dungsträgerkonzentration zwischen etwa 5 x 10 ™^
    1Q -^
    und 10 ^cm hervorzurufeno
    ■50 98 2 3V 06 4 8
    4*
    Leerseite
DE2455730A 1973-12-03 1974-11-25 Feldeffekt-Transistor mit einem Substrat aus einkristallinem Saphir oder Spinell Expired DE2455730C3 (de)

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