DE2455730B2 - Feldeffekt-Transistor - Google Patents
Feldeffekt-TransistorInfo
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- 230000005669 field effect Effects 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000003607 modifier Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 229910052594 sapphire Inorganic materials 0.000 claims description 4
- 239000010980 sapphire Substances 0.000 claims description 4
- 239000012777 electrically insulating material Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000000034 method Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 239000002800 charge carrier Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000000391 smoking effect Effects 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S148/00—Metal treatment
- Y10S148/053—Field effect transistors fets
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Description
Die Erfindung betrifft einen Feldeffekttransistor mit
einem Substrat aus elektrisch isolierendem Material, einer auf dem Substrat angeordneten Mesa aus
einkristallinem Halbleitermaterial mit quer zum Substrat verlaufenden Seitenflächen und mit einer Source-Zone
und einer Drain-Zone eines ersten Leitungstyps, die durch eine zwischen zwei der Seitenflächen
verlaufende Kanalzone des entgegengesetzten Leitungstyps getrennt sind, und mit einer isolierten
Gate-Elektrode.
Bei diesem in der Zeitschrift »Electronics« vom 25. September 1972, Seiten 113 bis 116, beschriebenen, aus
Silizium auf Saphir (SOS) hergestellten Feldeffekt-Transistor (FET) wurden Instabilitäten, wie übermäßige
Leckslröme bei der Gate-Spannung Null beobachtet. Diese Instabilitäten machen sich insbesondere im
Betrieb der Feldeffekt-Transistoren bei Temperaturen oberhalb von 1500C bemerkbar, wobei wiederum am
häufigsten SOS/FETs mit η-leitendem Kanal betroffen sind, die häufig auch vorzeitiges Durchschalten neben
den relativ hohen Source-Drain-Leckströmen zeigen.
Bei Feldeffekt-Transistoren mit in ein halbleitendes Substrat eindiffundierten Source- und Drain-Zonen
gemäß DE-OS 19 54 638 soll unerwünschten Leckstromwegen zwischen Source- und Drain-Zone durch
eine den Bereich des Feldeffekt-Transistors umgebende hochdotierte Zone des Substrats zu begegnen sein. Die
relativ hohe Dotierung dieses Gürtels soll dabei allerdings nur höchstens bis an den Bereich der Source-
und Drain-Zone und Kanal-Zone heran — also nicht in diese Bereiche hinein — reichen. Die Lehre aus dieser
Druckschrift kann nicht herangezogen werden, um die bei dem Bauelement eingangs genannter Art festgestellten
Instabilitäten zu verhindern, da dort ein isolierendes Substrat vorgesehen ist, welches den üblichen Dotierverfahren
nicht zugänglich ist
Der Erfindung liegt die Aufgabe zugrunde, den
ίο eingangs genannten Feldeffekt-Transistor so zu verbessern,
daß die an diesem Bauelement beobachteten Instabilitäten, insbesondere Leckströme bei der Gate-Spannung
Null, im wesentlichen beseitigt sind. Die erfindungsgemäße Lösung besteht in benachbart zu den
beiden Seitenflächen der Kanalzone in diese eindotierten Randzonen mit höherem Gehalt an Leitfähigkeitsmodifizierern
als und vom gleichen Leitungstyp wie in der restlichen Kanalzor.e.
Dadurch, daß bei dem in einer Mesa aus einkristallinem
Halbleitermaterial auf einem isolierenden Substrat hergestellten Feldeffekt-Transistor selektiv hochdotierte
Randzonen an gegenüberliegenden Mesa-Seitenflächen der Kanalzone mit höherer Dotierung als im Rest
der Kanalzone vorgesehen sind, werden die Schwellenspannung des Bauelements erhöht und die Leckströme
verringert. Bei einem n-Kanal-Feldeffekt-Transistor können die erfindungsgemäß im Anschluß an die
gegenüberligenden Seitenflächen der Kanalzone hochdotierten Kanalrandzonen vorzugsweise p-leitend
mit einer Trägerkonzentration von wenigstens 5χ i016cm-3dotiertsein.
Ein Ausführungsbeispiel eines erfindungsgemäßen Feldeffekt-Transistors und ein Verfahren zur Herstellung
derselben wird nachfolgend in Verbindung mit der Zeichnung näher erläutert, und zwar zeigt
F i g. 1 eine perspektivische Schnittansicht eines SOS/FET gemäß der Erfindung, entlang der Linie 1-1 in
Fi g. 2 geschnitten;
F i g. 2 eine senkrechte Schnittansicht des in F i g. 1 gezeigten Bauelements entlang der Linie 2-2 in Fig. 1; und
F i g. 2 eine senkrechte Schnittansicht des in F i g. 1 gezeigten Bauelements entlang der Linie 2-2 in Fig. 1; und
F i g. 3 bis 9 schematische Ansichten, in denen die verschiedenen Verfahrensschritte bei der Herstellung
eines erfindungsgemäßen, stabilisierten Halbleiter-Bauelements
veranschaulicht sind.
Zunächst wird auf die F i g. 1 und 2 Bezug genommen, in denen ein Ausführungsbeispiel eines stabilisierten
Fcldeffekt-Transisiors 10 (FET) gezeigt ist. Der FET 10
weist ein Substrat 12 aus elektrisch isolierendem
so Material, beispielsweise aus Saphir oder Spinell auf. Eine Insel oder Mesa 14 aus einer Schicht aus
halbleitendem Material, beispielsweise p-leitendem Silizium, Germanium oder Gallium-Arsenid, ist vorzugsweise
epitaktisch auf einer glatten und ebenen
5S Oberfläche 16 des isolierenden Substrats 12 aufgebracht.
Die Mesa 14 weist zwei voneinander getrennt η+ -leitende Source- und Drainzonen 18 bzw. 20 auf, die
durch eine p-leitende Kanalzone 22 getrennt sind.
Während des Betriebs des FET 10 im Anreichcrungsmodus wird ein η-leitender Kanal im Abschnitt 23 der Kanalzone 22 in der Nähe der dem Substrat 12 abgewandten Oberfläche 25 der Kanalzone 22 gebildet. Die Kanalzone 22 ist mit einer Schicht 24 aus elektrisch isclierendem Material, beispielsweise Siliziumdioxid oder Siliziumnitrid abgedeckt. Die Isolierschicht 24 ist mit der Kanalzone 22 ausgefluchtet und hat die Funktion eines Gate-Isolators. Eine Gate-Elektrode 27 aus (mit Phosphor) dotiertem polykristallinem Silizium
Während des Betriebs des FET 10 im Anreichcrungsmodus wird ein η-leitender Kanal im Abschnitt 23 der Kanalzone 22 in der Nähe der dem Substrat 12 abgewandten Oberfläche 25 der Kanalzone 22 gebildet. Die Kanalzone 22 ist mit einer Schicht 24 aus elektrisch isclierendem Material, beispielsweise Siliziumdioxid oder Siliziumnitrid abgedeckt. Die Isolierschicht 24 ist mit der Kanalzone 22 ausgefluchtet und hat die Funktion eines Gate-Isolators. Eine Gate-Elektrode 27 aus (mit Phosphor) dotiertem polykristallinem Silizium
ist über der Isolierschicht 24 vorgesehen und mit der
Kanalzone 22 ausgerichtet Eine Isolierschicht 29, beispielsweise aus Siliziumdioxid, ist über der Source-
und der Drainzone 18 bzw. 20 und außerdem über der Gate-Elektrode 27 angebracht Drei Fenster oder
Öffnungen 26,28 und 31 sind über der Source- und der Drainzone 18 und 20 und über der Gate-Elektrode 27
gebildet, am die Möglichkeit der Herstellung elektrischer Verbindung mit diesen Zonen und der Gate-Elektrode
in bekannter Weise zu ermöglichen. ι ο
Der FET 10 weist eine selektive Dotierung von Randzonen 32, 33,34 und 35 neben den querverlaufenden
Seitenflächen 36,37,38 und 39 der Mesa 14 auf.
Die Seitenflächen 36 bis 39 der Halbleiter-Mesa 14 verlaufen quer über die Oberfläche 16 des isolierenden
Substrats 12; die selektive Dotierung der Randzonen 32 bis 35 im Anschluß an die querverlaufenden Seitenflächen
36 bis 39 erfolgt vorzugsweise durch Ionenimplantation. Die selektive Dotierung der Randzonen 32 bis 35
kann jedoch auch mittels anderer bekannte.· Dotierverfahren und Einrichtungen erfolgen. Wenn die Source-
und die Drainzone 18 bzw. 20 des FET 10 n-!eitend sind,
erfolgt die selektive Dotierung der Randzonen 32 bis 35 mit Leitfähigkeitsmodifizierern von entgegengesetztem
Typ, d. h. p-leitenden Modifizierern. Die Ausgangskonzentration der Ladungsträger der Halbleiter-Mesa 14
kann bei etwa 1014 cm3 liegen.
Bei einem bevorzugten Ausführungsbeisp iel des
FET 10 als SOS/FET sollte die LadungsträgerKonzeniration
der selektiv dotierten Randzonen 33 und 35 in der Kanalzone 22 bei wenigstens 5 χ 10l6cm-J liegen.
Die selektive Dotierung der Randzonen 32 bis 35 erfofgt immer mit einem Dotierstoff von entgegengesetztem
Leitungstyp zu dem in der Source- und Drainzone 18 bzw. 20 des FET 10 gegebenen Leitungstyp.
Der Aufbau des FET wird nachstehend zum besseren Verständnis anhand eines Verfahrens zur Herstellung
desselben weiter erläutert.
Es wird nunmehr auf F i g. 3 Bezug genommen, in der das beispielsweise aus einkristallinem Saphir bestehende
isolierende Substrat 12 gezeigt ist, dessen polierte Oberfläche 16 im wesentlichen parallel zu den
llT02)-kristallographischen Ebenen des Substrats 12 verläuft. Eine Halbleiterschicht 14a, die beispielsweise
aus p-leitendem, einkristallinem Silizium bestehen kann. ist auf der Oberfläche 16 durch Pyrolyse von Silan bei
etwa 960°C in H2 epitaktisch aufgewachsen und hat
beim vorliegenden Ausführungsbeispiel eine (100)-Orientierung.
Dis Halbleiterschicht 14a hat eine Dicke von etwa 1 μΐπ und eine Ladungsträgerkonzentration
zwischen etwa 10'5cm-3und 1O16Cm-3.
Eine Isolierschicht 24a aus Siliziumdioxid oder einem anderen gegen Ätzangriff widerstandsfähigen und für
Leitfähigkeitsmodifizierer undurchlässigen Material mit einer Dicke zwischen etwa 100 nm und 200 nm ist auf
der Halbleiterschicht 14a niedergeschlagen. Die isolierende Schicht 24a kann auf jede bekannte Weise,
beispielsweise durch Aufwachsen der Schicht 24a mitteis Oxidation der Halbieiterschicht 14a bei 9U(T(J in
Dampf (oder bei 940° C in feuchtem Sauers eof f), erzeugt
werden.
Ein Abschnitt der Isolierschicht 24a wird beispielsweise unter Anwendung fotolithographischer Verfahren
und durch Ätzen in einer gepufferten HF-Lösung entfernt, wobei ein Restabschnitt der Isolierschicht 24b t>5
verbleibt, wie er in Fig. 4 gezeigt ist. Die Isolierschicht 24b ist eine gegen Ätzangriff widerstandsfähige und für
Leitfähigkeitsmodifi/ierer undurchlässige Maske zur Bildung der Mesa 14 des Halbleite:materials. Die Mesa
14 wird beispielsweise durch Ätzen in einer rauchenden n-Propanol-KOH-Ätz!ösung erzeugt
Die Mesa 14 hat geneigte, querverlsufende Seitenflächen
36 bis 39, von denen in Fig.4 lediglich die Seitenflächen 36 und 38 sichtbar sind (während die
Seitenflächen 37 und 39 in Fig.2 gezeigt sind). Die
selektive Dotierung der HaJbleiter-Mesa 14 erfolgt vorzugsweise durch Ionenimplantation von Dotierstoffatomen
zur Erzeugung der selektiv dotierten Randzonen 32 bis 35, wie sie in F i g. 5 gezeigt sind. Eine bei
150KeV senkrecht in die Mesa 14 implantierte Borionendosis von 1 bis 2 χ 1013cm-2 stellt einen
optimalen Kompromiß zwischen Stabilität und Randdurchbruchsspannung für einen FET mit n-Ieitendem
Kanal der beschriebenen Art dar. Die in die Randzonen 32 bis 35 implantierten Ladungsträger haben entgegengesetzten
(p-leitenden) Leitungstyp gegenüber den η+-leitenden Source- und Drainzonen 18 bzw. 20, und
sie haben in der in F i g. 5 gezeigten Weise von den Seitenflächen 36 bis 39 aus eine Tiefe von 1 pm oder
weniger.
Wesentlich ist bei der. erfindungsgemäßen FETs und beim Verfahren zur Herstellung derselben, daß die an
die Seitenflächen 37 und 39 anschließenden dotierten Randzonen 33 und 35 der Kanalzone 22 selektiv dotiert
werden, um einen stabilisierten FET zu erzeugen. Die weitere selektive Dotierung der Seitenflächen der
Source- und Drainzonen 18 bzw. 20 beeinträchtigt den
Betrieb des FET nicht wesentlich und wird zugelassen, weil andernfalls gesonderte Verfahrensschritte zur
Vermeidung dieser selektiven Dotierung erforderlich wären. Durch Dotierung sämtlicher Randzonen 32 bis
35 bleibt auch die Wahl der Art (Richtung), in welcher der FET in der Mesa 14 erzeugt werden kann.
Nach der selektiven Dotierung der Randzonen 32 bis 35 kann der stabilisierte FET mit einer Gate-Elektrode
entweder aus dotiertem, polykristallinem Silizium oder aus Metall versehen werden.
Zur Herstellung des FET 10 mit einer Gate-Elektrode
27 aus dotiertem polykristallinem Silizium entsprechend der F i g. 1 wird die Gate-Elektrode 27 aus polykristallinem
Silizium durch Niederschlagen in der Dampfphase auf der Siliziumdioxidschicht 24i>
(F i g. 4) aufgebracht und dann mittels bekannter fotolithographischer Verfahren
so begrenzt, daß sie mit der Kanalzone ausgerichtet ist, und Abschnitte der Siliziumdioxidschicht
246 werden ebenfalls durch Ätzen entfernt, um die Gate-Isolierschicht 24 zu bilden, wie in Fig.6
gezeigt ist. Unter Verwendung der Gate-Elektrode 27 als ätzresistente Maske werden die η+ -leitende Source-
und Drainzone 18 bzw. 20 durch Einbringen von n-lcitenden Dotierstoffen in der in F i g. 6 gezeigten
Weise gebildet. Die η+ -leitende Source- und Drainzone 18 bzw. 20 können beispielsweise durch Einbringen von
Phosphor in die Mesa 14 entweder in einem Diffusionsofen oder durch Ionenimplantation oder, wie
bei anderen Ausführungsbeispielen, von einem dotierten Oxid erzeugt werden. Während dieses Verfahrensschrittes
kann die aus dotiertem polykristallinem Silizium bestehende Gate-Elektrode 27 gleichzeitig zur Erhöhung
ihrer Leitfähigkeit dotiert werden.
Nach der Bildung der Source- und der Drainzone 18 bzw. 20 werden die Mesa 14 und die Gate-Elektrode 27
mi' der Isolierschicht 29 aus Siliziumdioxid abgedeckt, wie in F i g. 7 gezeigt ist. In der Isolierschicht 29 werden
mittels fotolithographischer Verfahren öffnungen 26,
28 und 31 für elektrische Kontakte 40, 42 und 44 zur
Source- und Drainzone 18 bzw. 20 und zur Gate-Elektrode 27 gebildet, wie in F i g. 7 gezeigt ist. Die Kontakte
40, 42 und 44 werden ebenfalls durch fotolithographische Techniken erzeugt, wie sie auf dem Gebiet der
Halbleiterherstellung bekannt sind.
Zur Herstellung eines FET mit einer metallischen Gate-Elektrode wird die Isolierschicht 24i>
(I-ig. 4) entfernt. Als nächstes werden die η+ -leitenden Sourcc-
und Drainzonen 18a und 20a und die Kanalzone 22«; mittels einer beliebigen bekannten fotolithographischen
Technik, beispielsweise durch Eindiffundieren geeigneter Dotiermittel (Phosphor) in die Mesa 14 von einer
gasförmigen oder aus dotiertem Oxid bestehenden Quelle oder durch Ionenimplantation erzeugt, wie in
Fig.8 gezeigt ist. Die Mesa 14 wird dann zur Bildung
einer Isolierschicht 24c in der in F i g. 9 gezeigten Weise oxidiert und öffnungen 46 und 48 werden über der
Source- und der Drainzone 18a bzw. 20a gebildet, so daß an diesen Zonen elektrische Kontakte 50 bzw. 52
angebracht werden können, wie sie in F i g. 9 gezeigt sind. Eine metallische Gate-Elektrode 54 wird gebildet,
und die elektrischen Kontakte 50 und 52 zur Source- und Drainzone 18a bzw. 20a werden über die öffnungen
46 bzw. 48 hergestellt, indem eine Niederschlagung von Metall, beispielsweise Aluminium, aus der Dampfphase
durchgeführt wird, welches dann mittels fotolithographischer Verfahren (zu der in F i g. 9 gezeigten Form)
begrenzt wird. Die Gate-Elektrode 54 aus Aluminium kann eine Dicke von etwa 1400 nm haben.
FETs, die die oben erwähnten dotierten Randzonen 32 bis 35 im Anschluß an die Seitenflächen 36 bis 39 der
Mesa 14 aufweisen, haben relativ geringere Leckströme /wischen Source und Drain bei Null-Vorspannung im
Vergleich zu FETs, die nicht in dieser Weise ausgebildet siiKi. üie selektive Dotierung der Randzonen 32 bis 35
änderi offensichtlich die physikalischen und chemischen
ίο Eigenschaften dieser Zonen. Die experimentellen
Resultate zeigen, daß die FETs nach der Erfindung Leckstromniveaus bei Null-Vorspannung haben, die
zwei bis drei Größenordnungen geringer als bei Bauelementen ohne eine derartige Randstabilisierung
sind. Die Stärke der selektiven Dotierung wird durch die erforderliche oder zulässige Durchbruchsspannung des
FET begrenzt, jedoch ist es möglich, diese selektive Dotierung so zu optimieren, daß die Durchbruchsspannung
des FET auf der erforderlichen Höhe gehalten wird, während gleichzeitig die erwähnten Vorteile der
selektiven Dotierung erhalten werden. Eine Ladungsträgerkonzentration zwischen 5x10l6cm-3 und
10lq cm -3 für die selektiv dotierten Randzonen 32 bis 35
mit einem dem Leitungstyp der Source- und Drainzone entgegengesetzten Leitungstyp ist vorteihaft für die
Stabilisierung von FETs der beschriebenen Art.
Hierzu 2 Blatt Zeichnungen
Claims (5)
1. Feldeffekt-Transistor mit einem Substrat aus elektrisch isolierendem Material, einer auf dem
Substrat angeordneten Mesa aus einkristallinem Halbleitermaterial mit quer zum Substrat verlaufenden
Seitenflächen und mit einer Source-Zone und einer Drain-Zone eines ersten Leitungstyps, die
durch eine zwischen zwei der Seitenflächen verlaufende Kanalzone des entgegengesetzten Leitungstyps getrennt sind, und mit einer isolierten
Gate-Elektrode, gekennzeichnet durch benachbart zu den beiden Seitenflächen (37, 39) der
Kanalzone (22) in diese eindotierte Randzonen (33, 35) mit höherem Gehalt an Leitfähigkeitsmodifizierern
als und vom gleichen Leitungstyp wie in der restlichen Kanalzone (22).
2. Feldeffekt-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Mesa (14) aus Silizium
besteht und daß die Konzentration von Leitfähigkeits-Modifizierern in den Randzonen (33, 35) der
Kanalzone (22) zwischen etwa 5xl016cm-3 und
1019cm-3 liegt.
3. Feldeffekt-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat (12) aus
Saphir besteht.
4. Feldeffekt-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die
Leitfähigkeitsmodifizierer in den Randzonen (33,35) der Kanalzone (22) durch Ionenimplantation eingebracht
sind.
5. Feldeffekt-Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die
Gate-Elektrode (27) aus dotiertem, polykristallinem Silizium besteht.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US420783A US3890632A (en) | 1973-12-03 | 1973-12-03 | Stabilized semiconductor devices and method of making same |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2455730A1 DE2455730A1 (de) | 1975-06-05 |
DE2455730B2 true DE2455730B2 (de) | 1981-04-23 |
DE2455730C3 DE2455730C3 (de) | 1985-08-08 |
Family
ID=23667832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2455730A Expired DE2455730C3 (de) | 1973-12-03 | 1974-11-25 | Feldeffekt-Transistor mit einem Substrat aus einkristallinem Saphir oder Spinell |
Country Status (13)
Country | Link |
---|---|
US (1) | US3890632A (de) |
JP (1) | JPS5212550B2 (de) |
BE (1) | BE822852A (de) |
BR (1) | BR7409904A (de) |
CA (1) | CA1013481A (de) |
DE (1) | DE2455730C3 (de) |
FR (1) | FR2253286B1 (de) |
GB (1) | GB1447849A (de) |
IN (1) | IN141988B (de) |
IT (1) | IT1025054B (de) |
NL (1) | NL7415694A (de) |
SE (1) | SE401581B (de) |
YU (1) | YU36421B (de) |
Families Citing this family (64)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1974-10-18 IT IT28598/74A patent/IT1025054B/it active
- 1974-10-26 IN IN2343/CAL/74A patent/IN141988B/en unknown
- 1974-11-15 FR FR7437729A patent/FR2253286B1/fr not_active Expired
- 1974-11-21 CA CA214,319A patent/CA1013481A/en not_active Expired
- 1974-11-25 DE DE2455730A patent/DE2455730C3/de not_active Expired
- 1974-11-25 GB GB5095374A patent/GB1447849A/en not_active Expired
- 1974-11-25 YU YU03133/74A patent/YU36421B/xx unknown
- 1974-11-27 BR BR9904/74A patent/BR7409904A/pt unknown
- 1974-12-02 NL NL7415694A patent/NL7415694A/xx not_active Application Discontinuation
- 1974-12-02 JP JP49139384A patent/JPS5212550B2/ja not_active Expired
- 1974-12-02 BE BE151070A patent/BE822852A/xx unknown
- 1974-12-02 SE SE7415065A patent/SE401581B/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
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YU36421B (en) | 1983-06-30 |
NL7415694A (nl) | 1975-06-05 |
SE401581B (sv) | 1978-05-16 |
FR2253286A1 (de) | 1975-06-27 |
CA1013481A (en) | 1977-07-05 |
FR2253286B1 (de) | 1978-09-22 |
US3890632A (en) | 1975-06-17 |
BR7409904A (pt) | 1976-05-25 |
IT1025054B (it) | 1978-08-10 |
SE7415065L (de) | 1975-06-04 |
DE2455730A1 (de) | 1975-06-05 |
BE822852A (fr) | 1975-04-01 |
AU7578974A (en) | 1976-05-27 |
JPS5212550B2 (de) | 1977-04-07 |
JPS50106591A (de) | 1975-08-22 |
DE2455730C3 (de) | 1985-08-08 |
YU313374A (en) | 1981-11-13 |
IN141988B (de) | 1977-05-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8263 | Opposition against grant of a patent | ||
8228 | New agent |
Free format text: KOENIG, R., DIPL.-ING. DR.-ING. BERGEN, K., DIPL.-ING., PAT.-ANW., 4000 DUESSELDORF |
|
C3 | Grant after two publication steps (3rd publication) |