DE2503318A1

DE2503318A1 - Speicheranordnung zum speichern eines eingangssignals mit einer mehrzahl bits

Info

Publication number: DE2503318A1
Application number: DE19752503318
Authority: DE
Inventors: Franklyn C Blaha; James R Cricchi
Original assignee: Westinghouse Electric Corp
Current assignee: CBS Corp
Priority date: 1974-01-29
Filing date: 1975-01-28
Publication date: 1975-08-14
Also published as: FR2259414A1; JPS5723346B2; GB1491621A; US3895360A; JPS50109636A; FR2259414B1

Description

DlPL.-lNG. KLAUS NEUBECKER 2503318

Patentanwalt
4 Düsseldorf 1 ■ SchadowplatzQ

Düsseldorf, 27. Jan. 1975 44,797
74206

Westinghouse Electric Corporation
Pittsburgh, Pa., V. St. A.

Speicheranordnung zum Speichern eines Eingangs-* signals mit einer Mehrzahl Bits

Die Erfindung bezieht sich auf Halbleiterspeicheranordnungen und insbesondere auf einen blockorientierten MNOS-Festspeicher mit wahlfreiem Zugriff (BORAM).

Ein bekanntes und laufend in Halbleiterspeichern verwendetes Transistorspeicherelement ist der Metall-Nitridoxid-Halbleiter-Transistor (MNOS). Dieses Schaltelement ist ein üblicher Oberflächen-Feldeffekt-Transistor, bei dem der Siliciumdioxid-Tor-Isolator durch einen doppelten Isolator ersetzt ist, der typischerweise aus einer unmittelbar auf dem Siliciumsubstrat angeordneten Siliciumdioxidschicht und einer über der Siliciumdioxidschicht angeordneten Siliciumnitridschicht besteht. Die Speicherwirkung bei einem MNOS-Element erreicht man unter Ausnutzung des Tunneleffektes durch elektrisch umkehrbaren Ladungstransport vom Silicium zu "Traps" für elektrische Ladung an der Siliciumdioxid-/Siliciumnitrid-Grenzflache. Die Schwellenspannung oder die an das Tor angelegte Spannung, die den Stromfluß zwischen, den Senken- und den Quellenelektroden einleitet, wird durch den Ladungszustand der Traps beeinflußt. Diese Traps werden herkömmlich durch Anlegen einer genügend großen Polarisationsspannung vorgegebener Polarität, die zwischen der Torelektrode

509833/0860

Telefon (0211) 32 08 58 Telegramme Custopat

und dem Substrat angreift, geladen oder entladen. Information wird aus dem Schaltelement über die Quellen- und die Senkenelektroden ausgelesen.

Bei einem MNOS-Speicherelement, das z. B. ein η-Substrat und p-Quellen- und Senkenbereiche aufweist, werden beim Anlegen eines relativ hohen positiven Polarisationspotentials.an das Tor, wenn das Substrat an Massepotential liegt (oder beim Anlegen eines negativen Potentials an das Substrat, wenn das Tor an Massepotential liegt), die Traps negativ aufgeladen und das Auftreten eines bleibenden p-Kanals zwischen den Senken- und Quellenelektroden verursacht, so daß sich ein erster oder niedriger Schwellenzustand einstellt. Dieser Zustand wird als der binäre "1"-Zustand bzw. als der LÖSCH-Zustand bezeichnet. Die Umkehr des vorgenannten relativ hohen Polarisationspotentials, d. h. das Anlegen eines hohen negativen Potentials an das Tor, wobei das Substrat an' Masse gelegt wird, lädt die Traps positiv auf und bildet einen η-Kanal zwischen Quelle und Senke sowie einen zweiten oder hohen Schwellenzustand, der als der binäre "0"-Zustand bezeichnet wird. Danach kann der Strom durch erneutes Anlegen eines geeigneten geringeren Vorspannungspotentials, das das "Lesevorspannungspotential" genannt wird, veranlaßt werden, zwischen der Quelle und der Senke zu fließen oder abgeschaltet zu bleiben. Der Zustand des Speicherelementes kann daher durch eine von zwei Arten gelesen werden, nämlich durch Erfassung der Spannung oder durch Erfassung des Stromes. Wenn das Element als Quellenfolger betrieben wird, ist die Spannung an der Quelle ein direktes Maß für den Zustand des Speicherelementes.

In der am 20. Januar 1972 eingereichten US-Patentanmeldung Ser. No. 219,463 wird ein MNOS-Speicherelement beschrieben, bei dem die Dicke der Siliciumdioxidschicht über den Quellen- und Senkenbereichen groß genug ist, um bei einer vorgegebenen Polarisationsspannung den. Durchtritt von Ladungsträgern (tunnelling) zu verhindern.

Zwischen den Quellen- und den Senkenbereichen ist jedoch die Dicke der Siliciumdioxidschicht bis auf einen Wert verringert,

50983 3/0860

2503313

der den Durchtritt von Ladungsträgern bei der vorgenannten, vorgegebenen Polarisationsspannung zuläßt. Das stellt sicher, daß das Speicherelement immer in der Anreicherungsweise arbeitet, d. h. das Element ist normalerweise nicht leitend, kann aber durch Anlegen eines geeigneten Potentials an das Tor leitend gemacht werden. Gleichzeitig vergrößert die größere Dicke des Oxids über den Quellen- und den Senkenbereichen die Tor-/Senken- und die Tor-ZQuellen-Durchbruchspannung, so daß die kapazitive Nebenkopplung herabgesetzt und die Leistungsdaten des Elementes verbessert werden. Ein ähnliches Festspeicherelement, das MNOS-Transistoren verwendet, ist z. B. in der US-PS 3 651 492 (George C. Lockwood) offenbart.

Es ist ferner bekannt, eine Mehrzahl Halbleiterspeicherelemente zu einem Feld (Matrix) zusammenzufassen und eine zusätzliche Schaltungsanordnung für den direkten Zugriff zu den Speicherelementen vorzusehen; eine solche Schaltung und ihr Betrieb sind in der US-PS 3 691 537 (James F. Burgess et al) erläutert. Ein weiteres Beispiel eines Speichers mit wahlfreiem Zugriff, der eine Matrix mit MNOS-Speicherelementen aufweist, wird in der US-Patentanmeldung Ser. No. 435,552 gezeigt. In dieser Anmeldung wird eine Matrixanordnung mit einer Mehrzahl MNOS-Speichertransistorelemente in Quellesubstratschaltung beschrieben, die Silicium auf Saphir-Substraten und Quellen aufweisen, die durch eine Adresseneinrichtung selektiv in Quellenfolgerschaltung mit einem ersten Knotenpunkt eines quergekoppelten bistabilen Verriegelungskreises, der ebenfalls aus MNOS-Schaltelementen besteht, gekoppelt werden. Ein zweiter Knotenpunkt ist zu den einzelnen Torelektroden der Mehrzahl Speichertransistoren mit Hilfe eines aus zwei MNOS-Lastelementen bestehenden Spannungsteilers rückgekoppelt. Das adressierte Transistor-Speicherelement weist einen Knotenpunktladezweig in Verbindung mit einem parallelen MNOS-Lastelement auf, das einen zweiten Knotenpunktladezweig bildet, so daß die Spannung bei "LESE"-Betriebsweise am ersten Knotenpunkt eine Funktion des Schwellenzustandes des Speicherelementes ist, um so den bistabilen Verriegelungskreis zu setzen. Eingangsdaten werden in ein adressiertes Speicherelement dadurch eingeschrieben, daß ein Eingangsdatensignal an den

509833/0860

-A-

zweiten Knotenpunkt gelegt und damit der bistabile Verriegelungskreis wiederum gesetzt wird. Die Spannung am zweiten Knotenpunkt wird mit dem Tor gekoppelt, und dann wird durch Anlegen eines anschließenden Speicherimpulses an den Kreis eine Polarisationsspannung erforderlicher Polarität zwischen dem Tor und der Senke aufgebaut, um entweder einen niedrigen oder einen hohen Schwellenzustand im Speicherelement einzustellen. Die mit dem ersten und dem zweiten Knotenpunkt gekoppelten Lastelemente bewahren die Gleichstrom- oder statischen Schaltungszustände. Die in der Elementanordnung vorhandenen "LESE"- und "SCHREIB"-Spannungen bewirken im hohen Schwellenzustand eine Erhöhung des Schwellenspeicherzustandes der adressierten Speicherelemente und verringern infolge der Kopplung aller Tore einzig mit dem zweiten Knotenpunkt und der Quellenfolger-Kopplung der gemeinsam angeschlossenen Quellensubstrate die Änderung der in den nicht adressierten Elementen während des "LESE"- und "SCHREIB"-Betriebs gespeicherten Ladung auf ein Minimum.

Die Speicher mit wahlfreiem Zugriff, die die oben beschriebenen MNOS-Speicherelemente enthalten, sind im Hinblick auf die darin speicherbare Datenmenge begrenzt. Bisher hat man, wenn die Speicherung größerer Mengen Datenblöcke gewünscht wurde, Speichersysteme wie Magnetplatten-, -trommel- oder -bandspeicher verwendet. Ein Plattensystem enthält beispielsweise mehrere Magnetplatten, von denen jede mit Hilfe eines mechanisch von Platte zu Platte und von Abschnitt zu Abschnitt der angewählten Platte geführten Kopfträgers zugänglich ist. Typischerweise wird beim Zugriff zu Daten von einem solchen großen Speichersystem der Kopfträger mechanisch zu einem ausgewählten Datenblock bewegt, d. h. es wird wahlfrei Zugriff zu diesen Daten genommen, und danach werden die Daten dieses Teils oder Blocks sequentiell oder seriell gelesen oder geschrieben. Diese Art von Speicher für große Datenmengen sind als blockorientierte Speicher mit wahlfreiem Zugriff (BORAM) bekannt und schlossen bisher typischerweise mechanisch bewegte Teile ein. Infolgedessen brachten solche BORAM-Speichersysteme sowohl hohe Anschaffungskosten

509833/0 86 0

— 3 -

als auch dauernde hohe Wartungskosten mit sich. Außerdem waren diese BORAM-Systeme aufgrund der in ihnen enthaltenen mechanisch bewegten Teile für den wahlfreien Zugriff zu einem Datenblock sehr groß; sie werden im herkömmlichen Sinne nicht als tragbar angesehen.

Aufgabe der Erfindung ist, ein MNOS-Speicherelement in eine Speichermatrix einzugliedern, aus der Daten seriell oder sequentiell ausgelesen bzw. entsprechend darin geschrieben werden können.

Zur Lösung dieser Aufgabe ist eine Speicheranordnung zum Speichern eines Eingangssignals mit einer Mehrzahl Bits erfindungsgemäß gekennzeichnet durch eine Matrix von in einer Matrix mit Zeilen und Spalten angeordneten Speicherelementen, von denen jedes in wenigstens einen ersten und einen zweiten Zustand entsprechend dem Eingangssignal gebracht werden kann; eine/auf ein wenigstens eine Zeile der Matrix festlegendes Adressensignal ansprechende Adresseneinrichtung, um die festgelegte Zeile der Speichermatrix zu aktivieren und damit das Lesen und Schreiben von Daten in dieser Zeile zu ermöglichen; eine Einrichtung zum sequentiellen Speichern, die mehrere Stufen aufweist, von denen jede einer Spalte der Speichermatrix entspricht, und die so ausgelegt ist, daß sie das Eingangssignal sequentiell aufnimmt und in den einzelnen Stufen einen Teil des Eingangssignals speichert, wobei die Einrichtung, nachdem alle Teile des Eingangssignals in einer gegebenen Anzahl ihrer Stufen untergebracht sind, eine Übertragung der Signalteile längs entsprechender Spalten der Speichermatrix bewirkt, so daß die Teile des Eingangssignals in die Speicherelemente der adressierten Zeile eingeschrieben werden; sowie durch eine zwischen die Einrichtung zum sequentiellen Speichern und die Speichermatrix geschaltete Zwischenspeicher- und Erfassungseinrichtung zum vorübergehenden Speichern der Teile des Eingangssignals und zur Feststellung, ob die Speicherelemente der festgelegten Zeile sich in ihrem ersten oder in ihrem zweiten Zustand befinden, ferner zur Abgabe entsprechender erster und zweiter Ausgangssignale an die entspre-

509833/0860

chenden Stufen der Einrichtung zum sequentiellen Speichern, wobei nach dem Unterbringen der Ausgangssignale von der Speichermatrix die Einrichtung zum sequentiellen Speichern die Ausgangssignale von dieser Einrichtung sequentiell überträgt, um ein zusammengesetztes Ausgangssignal aus den ersten und den zweiten Ausgangssignalen, wie sie in paralleler Form von den Speicherelementen der Matrixspalten erhalten werden, zu liefern.

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels in Verbindung mit der zugehörigen Zeichnung erläutert; es zeigen:

Fig. 1A einen Querschnitt eines in einer Speichermatrix gemäß der Erfindung zu verwendenden MNOS-Transistors vom Anreicherungstyp;

Fig. 1B eine Kurvendarstellung, die den Senken-Quellen-Strom in Abhängigkeit von der Torspannung des in Fig. 1A dargestellten MNOS-Speicherelementes veranschaulicht;

Fig. vereinfachte Darstellungen, die das in Fig. 1A 2A- 2D dargestellte MNOS-Transistorspeicherelement und seine verschiedenen Betriebsarten veranschaulichen;

Fig. 3 ein Blockschaltbild mit der Darstellung eines Aufbaus mit einer Speichermatrix mit den in Fig. IA dargestellten MNOS-Transistor-Speicherelementen, einer Adressierschaltung und einer Schaltung zum sequentiellen Speichern, so daß Daten gemäß der Erfindung in die Speichermatrix eingeschrieben und aus dieser ausgelesen werden können;

Fig. 4A . ein weiter ins einzelne gehendes schematisches Schaltbild mit den Schaltelementen der verschiedenen Blöcke des in Fig. 3 dargestellten Aufbaus;

Fig. 4B eine teilweise Darstellung der Speichermatrix bei ¹¹ SCHREIB"-Betrieb, bei dem Daten in die Speicher-

509833/0860

- 7 elemente eingeschrieben werden;

Fig. 5A - 51 und 6A - 61

ein Impulsdiagramm der zum Schreiben bzw. Lesen von Daten in den bzw. aus dem in den Fig. 3, 4A und 4B dargestellten Speicheraufbau angelegten Signale;

Fig. 7 ein Blockschaltbild, das die Zusammenfassung der in den Fig. 3 und 4A dargestellten Speicheraufbauten zu einem Speicherblock und die Zusammenfassung solcher Speicherblöcke erkennen läßt/ wobei zu jedem dieser Speicherblöcke wahlfreier Zugriff besteht und die Daten darin sequentiell gelesen oder geschrieben werden können;

Fig. 8 schematisch ein Schaltbild der im einzelnen wiedergegeberen Schaltelemente der in Fig. 3 schematisch dargestellten Eingangs-Treiberstufen;

* ο

Fig. 9 schematisch ein Schaltbild von Einzelheiten der Schaltung des in Fig. 3 schematisch dargestellten Zeilendekodierpuffers;

Fig. 10 eine schematische Darstellung des in Fig. 3 schematisch dargestellten Puffers für die Adressenaktivierung; und

Fig. 11 eine schematische Darstellung der im einzelnen wiedergegebenen Schaltelemente der in Fig. 3 schematisch gezeigten Ausgangs-Treiberstufe.

Die Erfindung wird unter Bezugnahme auf die zugehörige Zeichnung so beschrieben, daß die Eingliederung der Speicherelemente sowohl in eine Matrix und in einen Speicheraufbau als auch in ein BORAM-System übersichtlich und klar wird. Zunächst werden der besondere Aufbau sowie die Betriebsart und die Theorie der Arbeitsweise eines das grundlegende Speicherelement des BORAMs bildenden MNOS-

509833/0860

Transistors unter Bezugnahme auf Fig. 1A und 1B sowie 2Ά bis 2D beschrieben. Dann werden sowohl die Eingliederung eines solchen Speicherelements in eine Speichermatrix und in einen Aufbau mit einer solchen Speichermatrix als auch die Arbeitsweise des Aufbaus unter Bezugnahme auf Fig. 3., 4A und 4B, 5A bis 51 und 6A bis 61 beschrieben. Danach werden die Eingliederung mehrerer solcher Speicheraufbauten in Blöcke daraus und die Zusammenfassung mehrerer solcher Blöcke, wobei zu jedem Block wahlfreier Zugriff besteht und Daten in den bzw. aus dem angewählten Block sequentiell geschrieben oder gelesen werden können, unter Bezugnahme auf Fig. 7 erläutert. Um eine vollständige Beschreibung der vorliegenden Erfindung zu geben, werden der ins einzelne gehende Schaltungsaufbau des Zeilendekodierpuffers, des Puffers für die Adressenaktivierung, des Zeilendekodierers, des Eingangstreibers, des Ausgangstreibers, des Blockauswahlpuffers, des Schieberegisters, des übertragungsgatters und der Spalten-Erfassungs- und Speicher-Schaltkreise kurz beschrieben.

In Fig. 1A ist ein entsprechend der Anreicherungsbetriebsart beschränktes Metallnitridoxid-Halbleiterelement dargestellt, das im folgenden einfachheitshalber als MNOS bezeichnet wird und ein Substrat 10 aus Silicium mit in seine Oberfläche eindiffundierten ρ(+)-Quellen- und Senkenzonen 12 und 14 aufweist, die durch einen Zwischenraum mit einer typischen Breite in der Größenordnung von 12,7 um getrennt sind. Auf die Oberseite des Substrats 10 ist eine Schicht 16 aus Siliciumdioxid SiO-mit einer Dicke über den Quellen- und Senkenzonen in der Größenordnung von 500 A aufgebracht. Zwischen den Quellen- und Senkenzonen bzw. -bereichen 12 und 14 befindet sich ein Bereich 18 mit einer verringerten Dicke in der Größenordnung von 20 A, der eine Breite in der Größenordnung von 6,3 >n hat. An eine die Siliciumdioxidschicht 16 abdeckende Schicht 22 aus Siliciumnitrid Si₃N₄, die eine von dem Bereich 18 verringerter Dicke gebildete Absenkung 20 enthält, schließt sich eine Torelektrode 24 aus Aluminium oder einem anderen ähnlichen Material an, das auf die Oberfläche der Siliciumnitridschicht 22 aufgebracht ist und den zwischen den Quell- und Senkenbereichen 12 und 14 be-

50 9 83 3/0860

grenzten Torbereich überspannt. Ein solches Schaltelement wird als senken-Zquellengeschütztes MNOS-Speicherelement bezeichnet und ist in der vorgenannten US-Patentanmeldung Ser. No. 219,463 vom 20. Januar 1972 näher erläutert.

Die in Fig. 1B dargestellte Übertragungskennlinie zeigt den gegen die Tor-/Substratspannung des MNOS-Speicherelements aufgetragenen Senken-/Quellenstrom. Wenn eine positive Vorspannung v\,_o_ von z. B. + 25 V, bezogen auf das Substrat, an das Tor gelegt wird, ergibt sich eine Übertragungskurve 45, die für den als "niedriger" Schwellenzustand bezeichneten Zustand repräsentativ ist, d. h., es tritt nach Beseitigung der Vorspannung von 25 V ein Senken-/Quellenstrom nur dann auf, wenn die Vorspannung wieder auf den niedrigen Schwellenwert vergrößert wird. Wenn andererseits die Vorspannung anfangs umgekehrt wird, so daß -25 V, bezogen auf das Substrat, an das Tor gelegt werden, ergibt sich für die Übertragungskennlinie die Übertragungskurve 43, die für den als "hoher" Schwellenzustand bezeichneten Zustand repräsentativ ist. Dementsprechend ergeben die beiden verschiedenen möglichen Schwellenzustände Binärverhalten, so daß der niedrige Schwellenzustand bei seinem Auftreten eine binäre "1" und der hohe Schwellenzustand bei seinem Auftreten eine binäre "0" darstellen kann. Dementsprechend erhalt man für das in Fig. 1A dargestellte senken-/quellengeschützte Speicherelement Speicherverhalten, indem elektrisch in reversibler Form unter Ausnutzung des Tunnel-Effekts Ladungsträger von dem Silicium zu tiefen Traps an der Siliciumdioxid-ZSiliciumnitrid-Grenzschicht nur in dem dünnen Oxidteil des Tors geleitet werden.

In den Fig. 2A bis 2D sind die vier Betriebsarten eines p-Kanal-MNOS-Speicherelements nach der Erfindung dargestellt. Wird das Schreiben des binären "1"-Zustandes dem "LÖSCH"-Betrieb, wie in Fig. 2 dargestellt, gleichgesetzt, dann kann das MNOS-Speicherelement durch Anlegen der Torelektrode an Masse veranlaßt werden, den niedrigen Schwellenzustand eintreten zu lassen, d. h. durch Anlegen von annähernd 0 V an die Torelektrode einer als die Polarisationsspannung bezeichneten negativen Spannung

509833/0860

V = -25 V an das Substrat. Somit beträgt die Torspannung

V_ = O V und die Substratspannung V₀₀ = V-_T = -25 V. Dementia bb CJj

sprechend greift am Torisolator die Spannung V_T = -V_„ = +25 V

X bb

an. Ladungsübertragung entsprechend dem Tunnel-Effekt (tunnelling) tritt im n-Oxidbereich des Tors auf und hinterläßt in der Nähe der Nitrid-Oxidgrenzfläche insgesamt eine negative Ladung, die eine Inversionsschicht im Silicium dieses Bereichs erzeugt. Nachdem zwischen Quelle und Senke ein Inversionsbereich angeordnet ist, wird die Schwellenspannung durch den dicken Oxidteil des Tors bestimmt, so daß sich eine niedrige Schwellenspannung ^VTH ⁼ "^{3 V er}9^ibt·

Wie oben bemerkt, kann der hohe Schwellenwert während der "SCHREIB"-Betriebsart, wie in Fig. 2B dargestellt, durch An-Masse-Legen des Substrats und der Quelle eingestellt werden, während eine negative Spannung V„ = -25 V an das Tor gelegt wird. Es kann gezeigt werden, daß in diesem Zustand die Spannung über den Torisolator nun V_x = V_TT = -25 V wird. "Tunnelling"

ι w

tritt in den Nitrid-Oxid-Grenzflächen-Traps im dünnen Oxidteil des Tors auf und ergibt insgesamt eine positive Ladung. Diese verursacht eine verstärkte Schicht auf der Siliciumoberfläche, die zwischen Quelle und Senke des Transistors geschaltet ist, so daß die Schwellenspannung V zu V„_H = -10 V verschoben wird. Die Schwelle des Speicherelements wird in diesem Zustand durch den dünnen Oxidbereich des Tors anstatt durch den dicken Oxidbereich bestimmt. Es ist darauf hinzuweisen, daß sowohl bei der "LÖSCH"- als auch bei der "SCHREIB"-Betriebsart das Substrat und die Quelle die gleiche Spannung aufweisen, während die an die Senke gelegte Spannung V in beiden Fällen im wesentlichen -25 V beträgt.

Ein wichtiger dritter Zustand wird "SCHREIB-SPERR"-Betriebsart genannt, die,wie erläutert wird, auftritt, wenn die Quellenelektroden von nicht adressierten Speicherelementen sich in einem offenen Stromkreis befinden. Dann existiert an der Quelle aber noch eine verteilte Kapazität zur Masse. Die Spannungszustände für die "SCHREIB-SPERR"-Betriebsart werd^ln Fig. 2C dar-

509833/0860

gestellt. Weil die Quelle der angelegten Torspannung bei geerdetem Substrat und angelegtem Torpotential V_w = -25 V sehr dient folgt, ändert sich die Spannung über dem Kanal zwischen der Quellenspannung ^v _s = ^v _w ~ ^V _TH ^{und der an der} Senke auftretenden Spannung V₀. Deshalb ist die Spannung an dem verringerten Oxidteil beinahe gleich der Schwellenspannung ¥„„ = -3 V. Weil das nicht ausreicht, um den Speicher zustand zu ändern,, bleibt der niedrige Schwellenzustand erhalten. Durch Anschluß des Substrats an die Quelle findet eine Ladungsanreicherung statt, wie im folgenden erläutert werden wird.

Der Zustand des MNOS-Speicherelements kann auf zwei Arten gelesen werden, nämlich einerseits über die Spannung durch Erfassen der Spannung an der Quelle, wenn diese als Spannungsfolger geschaltet ist, oder aber durch Erfassen des Stromflusses, wenn die Vorspannung nach Einstellung entweder eines niedrigen oder aber eines hohen Schwellenzustandes während der ¹¹SCHREIB"-Betriebsart wieder angelegt wird. Das Element wird als Quellenfolger in der "LESE"-Betriebsart, wie in Fig. 2 dargestellt, betrieben, wobei die Quellenspannung V₀ sich mit V₀ = V₁, - V-« ändert und V_ typischerweise -15 V beträgt. Demgemäß ist V_mTJ = V_T und -3 V im niedrigen Schwellenzustand bzw. -10 V im hohen Schwellenzustand, und daher erhöht das Anlegen der Lesespannung V„ den hohen Schwellenzustand während der "LESE"-Betriebsart.

Die Art und Weise, wie die in den Fig. 1A und 2A bis 2D dargestellten Speicherelemente in eine Speicheranordnung 30 eingegliedert sind, wird zunächst allgemein unter Bezugnahme auf Fig. 3 und dann im einzelnen in Verbindung mit Fig. 4A und 4B erläutert werden. Die Speicheranordnung 3O weist eine Speichermatrix 32 aus mehreren Speicherelementen in Gestalt des in Fig. 1A dargestellten MNOS-Transistors auf, der in Spalten und Zeilen, wie in den Fig. 4A und 4B dargestellt, angeordnet ist. Wie in Fig. 4A und 4B dargestellt, sind die mit dem Buchstaben "m" bezeichneten Speicherelemente in einer Matrix mit 32 Spalten und 64 Zeilen angeordnet, die auf diese Weise 2048 der oi>en beschriebenen MNOS-Speicherelemente enthält. Wie später im ein-

509833/0 86 0

zelnen erläutert, is't die Speicheranordnung 30 in ein BORAM-Speichersystem aus mehreren solchen Speicheranordnungen 30 eingegliedert. Für den wahlfreien Zugriff zu einem der Blöcke (der mehrere Speicheranordnungen 30 aufweist) wird ein Blockauswahlsignal BS, wie in Fig. 5A dargestellt, erzeugt und, wie in Fig. 3 dargestellt, an einen Eingangstreiber 46 gelegt. Infolgedessen wird der Eingangstreiber 46, dessen Schaltungsaufbau später im einzelnen unter Bezugnahme auf Fig. 8 erläutert wird, in Betrieb gesetzt, um die Weiterleitung eines in Fig. 5B dargestellten binären Datenschreibsignals DW durch den Eingangstreiber 46 zu einer Einrichtung zum sequentiellen oder seriellen Speichern zu ermöglichen, die im vorliegenden Beispiel die Form eines Schieberegisters 44 hat. Das Schieberegister 44 hat 32 Stufen entsprechend den 32 Spalten der Speichermatrix 32. Ein Taktsignal der Frequenz f (nicht dargestellt) wird an den Eingangstreiber 46 gelegt, damit die Datenschreibsignale mit der Taktfrequenz f in das Schieberegister 44 geladen werden können. Ferner werden in den Fig. 5F und 5G dargestellte Schiebesignale der Phase 1 und der Phase 2 an das Schieberegister 44 angelegt, um den seriellen Eingang der Datenschreibsignale DW und ihre Verschiebung von Stufe zu Stufe innerhalb des Schiebereigsters 44 zu ermöglichen. Am Ende von 32 Taktfolgen sind die die Datenschreibsignale DW enthaltenden Eingangsdaten in jeder der 32 Stufen des Schieberegisters 44 untergebracht und bereit, durch ein Übertragungsgatter 42 und eine Einrichtung 38 zur Spaltenwahl und zum Wegspeichern in die Spalten des Speichermatrixfeldes 32 übertragen zu werden. Wie im einzelnen später erläutert werden wird, ermöglicht das Übertragung sgatter 42 als Reaktion auf ein Übertragungssignal TR die Übertragung der 32 im Schiebereigster 44 gespeicherten Daten-Bits zur Einrichtung 38 zur Spaltenwahl und zum Wegspeichern innerhalb einer Zeit, die dem 32-fachen der Taktdauer entspricht. Infolgedessen wird durch die Erfindung eine Multiplexfunktion in Betracht gezogen, um die Geschwindigkeit herabzusetzen, mit der die Zeilen adressiert werden müssen, und somit die benötigte Leistung und die Größe der Speicheranordnung 30 auf einem Minimum zu halten. Ferner läßt der Spalten-Erfassungs- und Speicher-

509833/0860

schaltkreis 38 eine verlängerte Schreibdauer zu, die länger als die zum Verschieben der im Schieberegister 44 gespeicherten

ist 32 Daten-Bits in den Schaltkreis 38 benötigte Zeiif. Außerdem kann das binäre Eingangssignal an das Schieberegister 44 angelegt werden, während vorher eingebrachte Daten in die Speicherelemente eingeschrieben werden. Für eine gegebene Eingangsdatenfrequenz f läuft die Datenübertragung zwischen dem Schaltkreis 38 und dem Schieberegister 44 mit einer Frequenz f/32 ab. Somit werden die Zeilen mit f/32 dekodiert, und alle Speicherelemente einer Zeile werden mit f/32 elektrisch beschrieben oder ausgelesen. Der Ablauf beim Löschen und Schreiben der in den Schaltkreis 38 gespeicherten Datensignale wird im einzelnen unter Bezugnahme auf Fig. 4A erläutert.

Um das Lesen oder Beschreiben eines Speicherelementes in einer der Zeilen X1 bis X64 der Speichermatrix 32 zu ermöglichen, werden Adressiersignale AO bis A5 an Zeilendekodierpuffer 34 angelegt, die in Fig. 9 im einzelnen dargestellt sind. Die gespeicherten Adressen werden ihrerseits an einen Zeilendekodierer 36 gelegt, der allgemein in Fig. 3 und im einzelnen in Fig. 4A dargestellt ist. Der Zeilendekodierer 36 hat allgemein die Form eines Dekodier-"Baumes" (decoder tree) und spricht auf die Adressensignale AO bis A5 an, um selektiv eine der Zeilen X1 bis X64 zu aktivieren, so daß Daten in die bzw. aus den Speicherelemente (n) der ausgewählten Reihe eingeschrieben bzw. ausgelesen werden können. Ferner ist ein auf ein in Fig, 5D dargestelltes Adressenaktiviersignal AE ansprechender Puffer 40 für die Adressenaktivierung zur Erzeugung von aufeinanderfolgenden Adressenaktiviersignalen AET und AE2 vorgesehen. Die Adressenaktiviersignale (AE) werden gegenüber der. Adressensignalen (AO bis A5) verzögert, um Adressenquerkopplungen auf einem Minimum zu halten. Die adressierte Zeile (X1 bis X64) wird ausgewählt, wenn AE ,seinen hohen Wert (+5 V) annimmt. Der genauere Aufbau des Puffers für die Adressenaktivierung wird ausführlich in Verbindung mit Fig. 10 beschrieben. ;

509833/086 0

Bei der "LESE"-Betriebsart werden, wie später im einzelnen erläutert wird, die gespeicherten Daten von einer ausgewählten Zeile der Speicherelemente übertragen und von dem Spalten-Erfassungs- und "Speicherschaltkreis 38 erfaßt. Anschließend werden die Daten parallel mittels des Übertragungsgatters 42 in das Schieberegister 44 übertragen. Danach wird das Schieberegister 44 veranlaßt, die gespeicherten Daten seriell über einen Ausgangstreiber 48 auszulesen. Der genaue Aufbau des Ausgangstreibers 48 wird später unter Bezugnahme auf Fig. 11 erläutert. Es können statt dessen ein zweiter Ausgangstreiber und ein weiterer Ausgangstreiber 47 ähnlich dem vorangehend beschriebenen verwendet werden, um die Frequenz und die Menge der in die Speicheranordnung 30 eingegebenen bzw. aus dieser ausgegebenen Daten zu vergrößern.

Die Arbeitsweise der Speicheranordnung 30 in ihren vier Betriebsarten "LÖSCHEN", "SCHREIBEN", "SCHREIBEN-SPERREN" und "LESEN" wird nun eingehender in Verbindung mit Fig. 4A und 4B sowie 2A und 2D erläutert. Für den "LÖSCH"-Betrieb wird eine negative Spannung vom Substrat an das Tor des MNOS-Speicherelements an~ gelegt, so daß das Speicherelement in seinen niedrigen Schwellenzustand gelangt. Um Daten in das Element zu schreiben, wird eine negative Spannung vom Tor an das Substrat gelegt, so daß das MNOS-Speicherelement in seinen hohen Schwellenzustand gelangt. Während des Schreibens werden ausgewählte Speicherelemente in ihren hohen Schwellenzustand gebracht, während die übrigen Elemente im niedrigen Schwellenzustand verbleiben; infolgedessen befinden sich am Ende des Schreibvorgangs die Speicherelemente unterschiedlich, je nach den in die Speicheranordnung 30 einzuschreibenden Daten, entweder in ihrem hohen oder in ihrem niedrigen Schwellenzustand. Die "SCHREIBEN-SPERREN"-Betriebsart entspricht der beim "SCHREIBEN" verwirklichten Betriebsart, wobei dann ein negatives Schreibpotential an die Torelektrode gelegt und der Quellenelektrode des Speicherelements ermöglicht wird, sich bis zu einer Spannung aufzuladen, die der Differenz zwischen der negativen Schreibspannung und der im Speicherelement eingestellten Schwellenspannung entspricht. Wie oben erläutert, reicht

509833/0860

die Differenz zwischen der Quellen- und der Torspannung nicht aus, um in das Speicherelement einschreiben zu können, das somit in seinem niedrigen Schwellenzustand verbleibt. Um Daten aus dem Speicherelement auszulesen, wird eine Lesevorspannung an das Tor des Speicherelementes gelegt, und das Potential,, auf das sich die Quelle auflädt, zeigt den Zustand an, in den das Speicherelement gebracht worden ist.

Die "LÖSCH"- und "SCHREIB"-Betriebsarten der Speicheranordnung werden nun in Verbindung mit Fig. 4A, 4B und 5Ά bis 51 erläutert. Der erste Schritt beim Schreiben von Daten in die Speicherelemente "m" der Speichermatrix 32 besteht darin, die Speicherelemente durch Überführen in den niedrigen Schwellenzustand oder den logischen "1"-Zustand zu löschen. Dies erfolgt durch Anklemmen der Tore der Speicherelemente "m" an ein positives Vorspannungspotential V_nnf das beispielsweise den Wert +5 V annimmt, während das gemeinsam mit den einzelnen Speicherelementen "m" verbundene Substrat durch ein Löschsignal CL, das während eines der in Fig. 5H gezeigten Zeitintervalls t„_x angelegt wird, das beispielsweise einen Wert von 10 ils annehmen kann, negativ vorgespannt wird. Wie in Fig. 4A dargestellt, weist jeder der die Speicherelemente "m" bildenden Feldeffekttransistoren (FETen) einen vierten, mit seinem Substrat verbundenen Anschluß auf. Der vierte Substratanschluß wird so mit dem CL-Leiter 39 verbunden, daß in noch zu erläuternder Weise das CL-Signal während des "LÖSCH"-Vorgangs an die Substrate der einzelnen Speicherelemente angelegt werden kann. Wie weiter durch die strich-punktierten Linien in Fig. 4A veranschaulicht, ist der Bereich der Speicheranordnung 30, in dem der Spalten-Erfassungsund Speicherschaltkreis 38 sowie die Speichermatrix vorgesehen sind, von den übrigen Bereichen mit dem Zeilendekodierer 36, dem Schieberegister 44 und dem Eingangs- sowie Ausgangstreiber isoliert. Im einzelnen wird das AE1-Signal an die Tore der anklemmenden FETen Q₁ bis Q_xß4 gelegt, um diese Transistoren leitend zu machen und dadurch die Vorspannung y__ an die Tore

509833/0860

der einzelnen Speicherelemente "m" innerhalb der Speichermatrix 32 über die betreffenden Ladeleitungen X₁ bis X_fi4 anzulegen. Ferner wird das Adressenaktiviersignal AE2 an den FET Q₁₄ angelegt, der das Tor des Transistors Q₁₀ mit dem negativen Potential des Löschsignals CL verbindet, das beispielsweise einen Wert von -20 V aufweist, so daß der Transistor Q₁₀ ausgeschaltet wird.

Die Ausgangssignale der Zeilendekodierpuffer 34 bilden Signale, die Tore der Dekodier-"Baum"-FETen AO¹ bis A5¹ aufladen, so daß ein Zweig der Dekodier-"Baum"-Transistoren entsprechend einer Matrixzeile leitend gemacht wird, wobei eine der 64 Zeilen ausgewählt oder adressiert wird. Wie in Fig. 5C und 5D dargestellt, werden die Adressensignale AO bis A5 während der "LÖSCH"-Betriebsart angelegt, worauf die Adressenaktiviersignale AE1 und AE1 nach einer Verzögerungsdauer t von ungefähr 400 ,us angelegt werden, so daß die Adressensignale auslaufen können, ehe die Adressenaktiviersignale AE1 und AE1 angelegt werden. Wie später im einzelnen erklärt wird, wird die Verzögerungsdauer t_AE durch die Puffer 40 für die Adressenaktivierung gesteuert. Wenn das AE1-Signal angelegt wird, d. h. in seinen hohen Zustand übergeht, werden die Klemm-FETen Q_x1 bis Q_x64 in ihren nicht leitenden Zustand gebracht, so daß die Vorspannung V_rn von den Zeilen X.1 bis X64 der Speichermatrix 32 isoliert wird. Ferner wird das Aktiviersignal AE1 an einen FET Q1 des Reihendekodierers 36 angelegt, so daß die Vorspannung V_GG an die Dekodier-"Baum"-Transistoren gelegt wird. Auf diese Weise werden in der "SCHREIB¹¹-Betriebsart die Klemm-FETen Q₁bis Q_xß4 in ihren nicht leitenden Zustand und der Transistor Q1 in seinen leitenden Zustand vorgespannt, so daß die Vorspannung V an die ausgewählte Zeile angelegt werden kann. Im Gegensatz dazu werden die FETen Q^₁ bis Q₃T₆₄ während weiterer Betriebsphasen leitend gemacht, so daß die Leiter X1 bis X64 der Speichermatrix 32 an eine Klemmspannung V_cc angeklemmt werden und der Transistor Qi nicht-leitend gemacht wird, um die Vorspannung V_r_ von den Zeilendekodiertransistoren A¹ zu isolieren. Auf diese Weise wird eine Isolation erzielt, indem die im Zeilendekodierer erzeugten Spannungen

509833/0860

von den in der Speichermatrix 32 erzeugten Spannungen isoliert werden. In der ausgewählten Zeile legen die FETen des Dekodier-"Baums" die Vorspannung V von -25 V an die leitenden Transistoren A¹/ um eine Spannung von im wesentlichen -15 V bis -17 V an die Speichertore der ausgewählten Zeile zu legen, wobei die Spannungsdifferenz auf dieSchwellenspannung dieser leitenden Transistoren zurückzuführen ist, so daß eine Gesamtspannung von -20 V bis -22 V am Torisolator des Speicher-FETs liegt, wobei +5 V an dessen Quelle und Substrat gelegt sind. Die Signalpegel von den Zeilendekodierpuffern 34 bis 34^ und ihre

el 3-

Komplemente bestimmen die Größe der an den adressierten Zeilenleiter bei der "LESE"- und "SCHREIB"-Betriebsart angelegten Vorspannung. Während der "SCHREIB"-Betriebsart werden die Tore der Zeilendekodier-FETen A¹ negativer gemacht, so daß eine Schreibvorspannung V_w von -15V bis -17 V am adressierten Zeilenleiter entsteht. In den nicht ausgewählten Zeilen wird die Vorspannung V_GG an den oder die nicht leitenden Transistor(en) des Dekodier-"Baums" gelegt, und deshalb bleibt eine Spannung von ungefähr +5 V in den Leitern der nicht ausgewählten Zeilen erhalten.

Nachdem die 32 Daten-Bits in das Schieberegister 44 getaktet worden sind, wird ein Datenübertragungssignal TR, wie es mit Fig. 5E gezeigt ist, an das Übertragungsgatter 42 angelegt, das, wie mit Fig. 4A gezeigt, einen FET Q_„ für jeweils eine der Spalten 2.. bis S₃₂ der Speichermatrix 32 aufweist. Bei der Datenübertragung sind sowohl das Phase 2-Signal 0 2 als auch das Übertragungssignal TR niedrig, wie das mit Fig. 5G bzw. 5E gezeigt ist, während das Adressenaktiviersignal AE hoch ist, wie mit Fig. 5E gezeigt; diese Signale ermöglichen somit, daß die Spalten-Erfassungs- und Speicher-Schaltungsanordnung 38 in einen Zustand entsprechend dem Eingangsdatensignal DW gesetzt wird. Wie aus Fig. 4A ersichtlich, läßt das Adressenaktiviersignal AE2 die Transistoren Q₁₄ und Q₁₆ nicht leitend werden, so daß die Transistoren Q₁₀ und Q₁₂ in Abhängigkeit von dem über den Übertragungsgatter-Transistor Q₃₃ zugeführten Eingangsdatensignal DW gesetzt werden können. Außerdem werden während dieses

509833/0860

Datenübertragungsintervalls die Daten als Ladung in einen FET Q₃₄ in dem Schieberegister 44 gespeichert, wobei es hier notwendig ist, daß das Phase 1-Signal 0 1 während dieses Intervalls sich im hohen Zustand befindet, wie das mit Fig. 5F gezeigt ist.

Wenn der Pegel oder das Niveau des vom Eingangstreiber 46 erhaltenen Eingangsdatensignals DW negativ, d. h. der logische Zustand "O" ist, ist das Tor oder Gatter des Transistors Q₁₀ gleichfalls negativ, so daß der Transistor 10 leitend gemacht wird und das Gatter des Transistors Q₁₂ und die Quelle der mit den entsprechenden Spalten verbundenen Speicherelemente "m" auf ein Potential von etwa + 4,5 V gelegt werden. Zu diesem Zeitpunkt nimmt der Speicherschreibimpuls MW wie mit Fig. 51 gezeigt einen Wert von ungefähr -25 V an, wobei er die einzelnen Zeilendekodierpuffer 34 beaufschlagt. Wie weiter ins einzelne gehend in Verbindung mit Fig. 9 erläutert, sprechen die Zeilendekodierpuffer auf den Speicherschreibimpuls MW und auf eines der Adressensignale A_Q bis A₅ an, so daß Ausgangssignale A₁ bis A₁ erzeugt und die Reihendekodiertransistoren des gewählten Zweiges leitend gemacht werden. Infolgedessen werden die Tore der Speicherelemente "ra" der gewählten Zeile auf eine Spannung im Bereich von -15V bis -17V gebracht. Somit wird ähnlich wie in Verbindung mit Fig. 2B beschrieben eine Spannung (V_G - V_g) in der Größenordnung von -19,5 V bis -21,5 V an den Speichertorisolator gelegt, so daß die Speicherschwellenspannung von dem Löschoder niedrigen Zustand von ungefähr -2 V zu -9 V, d. h. in den hohen Zustand verschoben wird. Wie dargelegt, entspricht der hohe Schwellenzustand ν_φ einer logischen "O" sowohl an dem Eingangs- als auch den Ausgangsdatenanschlüssen.

Das mit Fig. 4B gezeigte Speicherelement M_1/2 wird in der oben erläuterten Weise über sein Tor mit einer hohen Schreibspannung V_ beaufschlagt, während im Verlauf des SCHREIB-Betriebszustande ein Löschsignal CL von +5 V an das Substrat der einzelnen Speicherelemente, ein Potential von ungefähr -20 V über die Transistoren Q₃₁ bis Q_q32 ^an äie Senken der Speicherelemente und eine Spannung V_, von -17 V bis -15 V an die Tor-

509833/0860

elektroden der Speicherelemente der gewählten Reihe angelegt wird. Unter diesen Bedingungen liegt an dem Torisolator ein verhältnismäßig hohes negatives Potential, so daß dessen Schwellenspannung in den hohen Zustand verschoben und eine logische "O" in dem Speicherelement M₁ >₂ geschrieben wird.

Für den in Verbindung mit dem Speicherelement M₁ ,.., wie das in Fig. 4B gezeigt ist, erläuterten Fall, wobei der Eingangsdatenwert einer logischen "1" entspricht, wird das Eingangssignal von ungefähr +5 V dem Tor des Transistors Q~_Q zugeführt, so daß der Transistor stärker leitend gemacht wird und das Tor des Transistors Q₁₂ und die Quelle der Speicherelemente der zugehörigen Spalte durch das entsprechende Speicherelement auf ein Potential in der Größenordnung von -18V aufgeladen werden können. Infolgedessen hat die an der Isolierschicht des Speichertors des Elements M₁^₁ eine Spannung in der Größenordnung von -2 V, was einem Schwellenspannungsabfall unter seine Torspannung entspricht, und somit bleibt das Speicherelement auf seiner niedrigen Schwellenspannung bzw. in seinem gelöschten Zustand. Die Arbeitsweise des Speicherelements M₁ ,.. einer ausgewählten Zeile entspricht der Schreib-/Sperrstufe, wie sie oben in Verbindung mit Fig. 2C erläutert wurde. Weiter entspricht die niedrige Schwellenspannung V„ eines Speicherelements einer logischen "1" in den Eingangs- und Ausgangsdatensignalen.

Die mit einer nicht ausgewählten Zeile gekoppelten Speicherelemente M₂ .. und M„y₂ sind an ihren einzelnen Toren und Substraten mit einer Spannung von ungefähr +5 V beaufschlagt; infolgedessen liegt an ihren Speichertorisolierschichten eine Spannung von 0 V, und ihre Schwellenspannungen V„ bleiben unbeeinträchtigt.

Die Arbeitsweise der Speicheranordnung 30 beim Lesen in der Speichermatrix 32 gespeicherter Daten wird nachstehend in Verbindung mit Fig. 4A und 6A bis 61 erläutert. Allgemein wird die Speichermatrix 32 durch paralleles übertragen der in den Speicherelementen einer ausgewählten Zeile gespeicherten 32

509833/0860

Informations-Bits durch die Spalten-Erfassungs- und Speicher-Schaltungsanordnung 38 in das Daten-Schieberegister 44 gelesen. Die Daten werden ihrerseits seriell aus dem Schieberegister 44 über den Ausgangstreiber 48 gelesen. Ähnlich wie oben in Verbindung mit der SCHREIB-Betriebsart erläutert, besteht der erste Schritt der LESE-Betriebsart darin/ eine der Zeilen X-bis Χ,, auszuwählen, indem die Adressensignale A bis A₁. entsprechend Fig. 6B an die Zeilendekodierpuffer 34 angelegt werden. Die Zeilendekodierpuffer 34 legen ihrerseits Signale an, um die Tore der Transistoren eines Zweiges des Zeilendekodierers 36 aufzuladen, so daß eine der Zeilen X₁ bis X_fi. ausgewählt wird. In der LESE-Betriebsart wird den Zeilendekodier-FETen A¹ ein weniger negatives Potential (vgl. Fig. 9) als in der SCHREIB-Betriebsart zugeführt, so daß über den Leiter zu den Toren der Speicherelemente der adressierten Zeile eine Lesevorspannung V₁, in der Größenordnung von -8 V erzeugt wird. Es wird ein Verzögerungsintervall t_A„ nach dem Anlegen der Adressensignale A_Q bis A₅ (vgl. Fig. 6B und 6C) vorgesehen, ehe die Aktiviersignale AE1 und AE1 an die mit den Zeilenleitern verbundenen Transistoren ζ)_χ1 bis Q_x64 angelegt werden, so daß die Transistoren Q_xl bis Q_x6λ nicht leitend gemacht werden, wodurch die entsprechenden Zeilenleiter von der Klemmspannung V_n befreit werden und die Quelle der Speicherelemente der gewählten Zeile sich auf die Lesevorspannung aufladen kann. Speziell werden die Transistoren A¹ des Zeilendekodierers 36 entsprechend der ausgewählten Zeile im wesentlichen leitend gemacht, so daß das Vorspannungspotential V_GG an die Tore der Speicherelemente "m" der ausgewählten Reihe angelegt und eine Lesevorspannung an die Speicherelemente abgegeben wird. Die Tore der Speicherelemente der nicht gewählten Zeilen bleiben in einem vorgeladenen Zustand von +5 V.

Der Adressenaktivier-Puffer 40 verzögert das Adressenaktiviersignal AE2 gegenüber dem Anlegen des Adressenaktiviersignals AE1, so daß die Transistoren Q₁₄ und Q₁₆ (die als Auslöse- oder Einleitungsschalter wirken) leitend gemacht werden und die Spalten-Erfassungs- und Speicher-Schaltungsanordnung 38 deaktiviert

509833/0860

bleibt, bis die Tore der Speicherelemente "m" der ausgewählten Zeile sich auf die Lesevorspannung aufladen können. Nach dem Anlegen der verzögerten Adressensignale AE werden die Transistoren Q₁„ und Q₁ _c nicht leitend, so daß die Tore der Transistoren

I 4 Io

Q₁ und Q₁₂ von ihrer Klemmspannung V_cc von beispielsweise 5 V befreit werden. Die dem Leiter 39 zugeführte Löschspannung CL liefert die Klemmspannung V. Zu diesem Zeitpunkt können sich die Tore der Transistoren Q_1n und Q₁ ρ negativ aufladen. Die vorerwähnte Verzögerung zwischen den Adressenaktiviersignalen AE1 und AE2 gewährleistet, daß der Weg, um entweder den Transistor Q_1n oder aber den Transistor Q₁„ der Schaltungsanordnung 38 zu setzen, nur vom Zustand des entsprechenden Speicherelements "m", nicht aber von der Fortpflanzungsverzögerung der Speichervorspannung über den Zeilendekodierer 36 abhängig ist.

Die Größe (Impedanz) des in Fig. 4A. auf der rechten Seite der Schaltungsanordnung 38 gezeigten Transistors Q₁₀ ist im Verhält-

I ο

nis zu der Größe des Transistors, der das in der Speichermatrix 32 zu lesende Speicherelement "m" bildet, so gewählt, daß entweder das Tor des Transistors Q₁- oder aber des Transistors Q_1n je nach dem Schwellenzustand des gelesenen Speicherelements "m" als erstes aufgeladen wird. Wenn das gelesene Speicherelement "m" sich auf seinem niedrigen Schwellenzustand befindet, in dem seine Schwellenspannung V_TM = -2 V bis -4 V und seine Quellenspannung V_c = V_n - V,™ = (-8 V) - (-4 V) = -4 V ist, beaufschlagt die Quelle des gelesenen Speicherelements "m" den Erfassungs-Knotenpunkt und das Tor des Transistors Q₁- mit einem Potential von -4 V. Die Transitoren Qi₂' Q-i s ^un<^ ^2O kü^⁰¹¹ ©inen Spannungsteiler, und die an dem Verbindungspunkt zwischen den Transistoren Q₁₂ und Q₁₈ anstehende Spannung liegt in der Größenordnung von +5 V, wenn das Tor des FET Q₁₂ negativ, d. h. der FET Q₁₂ leitend ist. Die während des niedrigen Zustands am Erfassungs-Knotenpunkt auftretende Spannung dient somit dazu, das Tor des Transistors Q₁₂ zunächst negativ aufzuladen und den FET Q₁₂ leitend zu machen, so daß die Senke des Transistors Q₁₂ und das Tor des Transistors Q_1n auf die Löschspannung CL von beispielsweise +5 V geklemmt werden. Der Ausgang vom Tor des

50983 3/0860

Transistors Q.. liegt somit auf einem Potential von ungefähr +5 V, entsprechend dem "1"-Zustand für die Situation, in der das Speicherelement "m" sich in seinem niedrigen Schwellenzustand befindet.

Wenn das Speicherelement "m" sich umgekehrt in seinem hohen Schwellenzustand (V„ = -6 V bis -13 V) entsprechend Daten mit dem Niveau einer logischen "O" befindet, nimmt die Spannung an der Quelle des zu lesenden Speicherelements "m" einen Wert V₀ = V-, - V_m„ = -8 V (-13 V) = +5 V an. Infolgedessen lädt sich das Tor des Transistors Q₁_ zunächst negativ auf, so daß das Tor des Transistors Q₁₂ auf eine positive Spannung geklemmt, der Transistor Q₁~ nicht leitend gemacht und der Ausgang, d. h. das Tor des Transistors Q_1Of auf einem leicht negativen Niveau gehalten wird, das das Niveau einer logischen "0" repräsentiert.

Ein beträchtlicher Vorteil des Arbeitens in der oben beschriebenen LESE-Betriebsart besteht darin, daß der hohe Schwellenzustand der Speicherelemente "m" erhöht oder praktisch in jeder LESE-Betriebsart neu geschrieben wird. Es kann daher in einer Speichermatrix 32, wie sie oben beschrieben wurde, Information geschrieben und gespeichert werden, ohne befürchten zu müssen, daß wiederholtes Auslösen dieser Information das Niveau des gespeicherten Signals absinken lassen würde. Es können daher Signale über längere Zeitintervalle hinweg in eine solche Matrix eingeschrieben und darin gespeichert werden, wobei die gespeicherte Information dann in der Tat bei jedem Auslösen von Information erhöht oder erneut geschrieben wird. Speziell wird während der oben beschriebenen LESE-Betriebsart an der Quelle des Speicherelements eine +5 V-Spannung aufgebaut, während am Tor des Speicherelements eine Spannung in der Größenordnung von -8 V aufgebaut wird. Wie ein Vergleich mit der oben beschriebenen SCHREIB-Betriebsart zeigt, lassen solche Spannungen das Speicherelement "m" in seinen hohen Schwellenzustand übergehen, wobei in seiner IsolierSpeicherschicht eine entsprechende Ladung aufgebaut wird. Im niedrigen Schwellenspannungszustand des Speicherelements "m" wird die Quelle mit einer Spannung von ungefähr

50983 3/0860

-4 V beaufschlagt, um eine Spannung von ungefähr -4 V an der Speicherisolierschicht des Speicherelements aufzubauen, so daß es zu einem Minimum an Lese-Beeinträchtigung der im Speicherelement "m" gespeicherten Niedrigschwellenzustand-Information kommt. Das vorbeschriebene Vergrößerungs- oder auch Anreicherungs-Schreiben wird näher in der bereits erwähnten US-Patentanmeldung Ser. No. 435 552 erläutert.

Nach dem Anlegen der Adressenaktiviersignale AE entsprechend Fig. 6 und dem Setzen der die Spalten-Erfassungs- und Speicher-Schaltungsanordnung 38 bildenden Verriegelung wird das Übertragungssignal TR entsprechend Fig. 5D anlegt, so daß 32 von den Speicherelementen der gewählten Zeile erhaltene Daten-Bits zu den entsprechenden Stufen des Schieberegisters 44 gelangen. Die Phase 1- und Phase 2-Signale 0 1 und 0 2 der Fig. 6E bzw. 6F dienen zur Verschiebung der eingegebenen Daten von Stufe zu Stufe des Schieberegisters 44, so daß ein Ausgangs- oder Datenlese-Signal DR entsprechend Fig. 6G erhalten wird.

Fig. 7 zeigt die Eingliederung einer Mehrzahl Speicheranordnungen 30, wie sie mit Fig. 3 im einzelnen dargestellt sind, in ein blockorientiertes System 70 mit Speichern wahlfreien Zugriffs (BORAM). Wie noch zu erläutern, ist das BORAM-System entsprechend einer möglichen Ausführungsform der Erfindung so aufgebaut, daß es 16 Megabits oder 2 Megawörter mit jeweils 8 Bits speichern kann. Wie mit Fig. 7 gezeigt, sind acht Speicheranordnungen 30 so angeordnet, daß sie einen einzigen Block 60 bilden. Jeder Block 60 des BORAM-Systems 70 kann 2048 Wörter speichern, wobei jedes Wort (oder Zeichen) acht Bits lang ist. Wie oben erläutert ist jede Speichermatrix 32 der Speicheranordnung 30 aus Speicherelementen aufgebaut, die in einer Matrix mit 32 Spalten und 64 Zeilen angeordnet sind und 2048 Wörter speichern können. Um dieses Wort- und Bit-Format unterbringen zu können, wird zu den Blöcken 60 jeweils über ein Blockauswahlsignal BS" Zugriff genommen, wobei jedes der acht Bits eines Wortes in ein entsprechendes der acht Speichersysteme 3O₁ bis 30_g eingelesen (bzw. daraus ausgelesen) wird. Wie mit Fig. 7 gezeigt, sind 1024 Blöcke 60 mit 8192 Spei-

5 0 9 8 3 3/0860

cheranordnungen 30 vorgesehen. Im Betrieb wird ein Blockauswahlsignal BS, das für einen der Blöcke 6CL bis 6O-i_O24 ^reP^räsentativ ist, erzeugt, um diesen Block zu aktivieren, so daß Information in diesen Block eingelesen bzw. aus diesem ausgeschrieben werden kann. Wie oben erläutert, ist die Speicheranordnung 30 lediglich in der Lage, Daten von der Speichermatrix 32 seriell oder sequentiell einzugeben oder zu lesen. Es ist davon auszugehen, daß die den einzelnen Speicheranordnungen 30 eines einzelnen Blocks 60 zugeführten Adressensignale A bis A₁. gleichzeitig angelegt werden, wobei das entsprechende Bit eines Worts sequentiell Zeile für Zeile gelesen wird, so daß die parallel von den einzelnen Speicheranordnungen 30 erhaltenen Ausgänge den Bits eines einzelnen Worts entsprechen. So kann jeder der 1024 Blöcke 60 wahlfrei bzw. direkt angewählt und die Information sequentiell oder seriell in den ausgewählten Block 60 eingeschrieben bzw. aus diesem ausgelesen werden.

Der mit Fig. 4A schematisch gezeigte Daten-Eingangstreiber 46 wird genauer in Verbindung mit Fig. 8 erläutert. Der Eingangstreiber 46 hat die doppelte Aufgabe, einmal als Dateneingangspuffer zu wirken, zum andern eine "Extra"-Schieberegisterstufe zu bilden. Diese Extra-Schieberegisterstufe ist notwendig, weil die Daten während des Schreibübertrags von dem Eingang der einzelnen 32 Stufen des Schieberegisters 44 abgenommen werden. Bei 32 Schieberegisterstufen würden die Daten sich nach 32 Taktimpulsen am Ausgang der einzelnen 32 Stufen befinden. Die erwähnte Pufferfunktion gewährleistet, daß die in die Speichermatrix 32 einzuschreibenden Daten am Eingang der einzelnen 32 Stufen anstehen, wenn das Schreibübertragsignal TR auftritt. Der Eingangstreiber 46 spricht rasch (Abfallzeit = 50 ns) auf die 2 MHz-Dateneingangs frequenz an. Transistoren Q₄₂ und Q₄₆ verhindern, daß die Schaltung Leistung aufnimmt, wenn der Block nicht angewählt ist (BS hoch). Der Leistungsverbrauch ist bei diesem Ausführungsbeispiel 10 mW.

Wie mit Fig. 8 gezeigt, wird der Eingangstreiber 46 durch Anlegen des Blockwahlsignals BS an die Transistoren Q₄₂ und Q₄₆

509833/086Q

aktiviert. Ferner werden die Phase 1- und Phase 2-Signale der Fig. 5F und 5G an die Transistoren Q₄₃ und Q₅₄ angelegt, um die mit den Buchstaben DW bezeichneten binären Eingangsdaten mit dem Arbeitsablauf des Schieberegisters 44 zu synchronisieren. Speziell wird der Ausgang des Eingangstreibers 46, der durch die Buchstaben DW¹ bezeichnet ist, synchron an den Eingang, d. h. den Transistor Q₂₈^ des Schieberegisters 44 angelegt.

Der schematisch in Fig. 3 gezeigte Ausgangstreiber 48 wird weiter ins einzelne gehend in Verbindung mit Fig. 11 erläutert. Der Ausgangstreiber 48 ist ein Dreizustandstreiber mit TTL- und CMOS-kompatiblem Ausgang. Transistoren Q,q und Q₇₄ klemmen die Tore der Ausgangstransistoren Q₇₃ und Q_{7 g} auf +5 V, wenn der Block nicht angewählt ist (BS hoch). Das gewährleistet, daß beide

Transistoren Q_nr und Q„_o gesperrt sind und der Ausgang (DR) sich /0/0

im Zustand einer hohen Impedanz befindet, wenn der Block 60 nicht ausgewählt ist, so daß die Ausgangsdatenleitungen in einer ODER-Verknüpfung miteinander verdrahtet werden können. Der Ausgangstreiber 48 unterliegt an beiden Enden Beschränkungen. An seinem Eingang muß der Transistor Q_g verhältnismäßig klein sein, so daß er das Schiebregister 44 nicht zu stark belastet. Am Ausgang müssen die Transistoren Q_7fi und Q₇ο groß sein, um die notwendige Energie für den TTL-Ausgang zur Verfügung zu stellen. Infolgedessen kann eine Abfallzeit in der Größenordnung von 70 ns¹ erzielt werden, die für eine 2MHz-Datenfrequenz ausreicht. Die in Fig. gezeigte Ausgangskurve reicht von 0 bis +5 V. Das niedrige Ό V-Niveau wird durch die Speisespannung V_vv. bestimmt. Das verhindert, daß zusätzlicher Strom über die Diodenklemmung der TTL-Pufferschaltungen fließt. Wenn V = -5 V, schwingt der Ausgang um volle +5 V auf -5 V (wenngleich langsamer), was mit dem CMOS-Puffer kompatibel ist, wenn ein solcher verwendet werden sollte. Auf diese Weise wird die Schutzdiode am Eingang des CMOS-Puffers nicht in Durchlaßrichtung vorgespannt, und es fließt kein übermäßiger Strom. Die Verlustleistung des als Beispiel gezeigten Ausgangstreibers 48 beträgt 30 mW. Für eine bestimmte kapazitive

2 Last muß eine zusätzliche dynamische Leistung P = CV f vorgesehen sein. Für C = 50 pF, V = 5 V, f = 2 MHz ist Ρ_β dann = 2,5 mW.

50983 3/0860 _:

Einer der in Fig. 3 schematisch gezeigten Zeilendekodierpuf fer ist weiter ins einzelne gehend in Verbindung mit Fig. 9 erläutert. Es versteht sich, daß für jede Adressenleitung ein Zeilendekodierpuf fer 34' vorgesehen ist. Der Zeilendekodierpuffer 34' erhält das +5 V Adressensignal und wandelt es in komplementäre +5 V und -10 V-PMOS-Niveau-Ausgänge um, um den Zeilendekodierer 36 zu betreiben. Es werden Abfallzeiten von 200 ns (70 % des vollen Werts) verwendet, da die X-Dekodierkreise bei f/32 arbeiten. Es wird ein Gegentakttreiber verwendet, um den Leistungsbedarf auf einem Minimum zu halten. Transistoren Qq₆, Qg₈ ^u^d Q-J₀₀/ Q-102 ermöglichen (erfordern es jedoch nicht), daß die an die Adressenleitungen angelegten Aktivier signale A.. und ÄT in der SCHREIB-Betriebsart auf -20 V gehen. Mit anderen Worten, bei der LESE-Betriebsart schwingen die Tore der adressierten Zeile auf eine genügend tiefe Spannung ab, um den Zustand des Speicherelements "m" ohne Beeinträchtigung seines Speicherzustands zu lesen. Jedoch schwingen die Tore des Speicherelements "m" in der adressierten Zeile während der SCHREIB-Betriebsart weiter ins Negative, um das Schreiben von Daten zu ermöglichen. Transistoren Qg₆λ Qgο und Q₁₀Qf Q-i 02 l^assen ^^ie adressierte Zeile weiter ins Negative

(d. h. -20 V) als in der LESE-Betriebsart schwingen, um ein Schreiben zu ermöglichen, wenn das Speicherschreibsignal (MW) anwesend ist. Die Verlustleistung während der LESE-Betriebsart beträgt für den gesamten Zeilendekodierpuffer 34' der Fig. 9 2 mW. In der SCHREIB-Betriebsart wächst die Verlustleistung wegen der in dem MW-Schaltkreis (Q₁^₀, Q--.^ oder Q_no Q_nc) verbrauchten

I U«& IUU "ö, 3D

Leistung auf 7 mW an.

Der mit Fig. 3 schematisch gezeigte Puffer 40 für die Adressenaktivierung wird in Verbindung mit Fig. 10 nachstehend genauer erläutert. Der Puffer 40 hat einen Eingang, nämlich das Tor des Transistors 110, und vier Ausgangssignale AE1 und AE1 sowie AE2 und AE2, die an den Verbindungspunkten zwischen den Transistoren Q₁₂₀ und Q₁₂₂, Q₁₂^ und Q₁₂₆, Q₁₃₂ und Q₁₃₄ sowie Q₁₃₆ und Q₁₃₈ erhalten werden. Die Grundaufgabe des Puffers 40 zur Adressenaktivierung besteht darin, das Signal AE zu puffern und die Signale AE1 und AE2 sowie ihre Komplemente zu puffern, die für

509833/0860

einen niedrigen Leistungsbedarf und eine einwandfreie Zeitgebung notwendig sind. Der Puffer 40 hat drei Paare MOS-FET-Inverter, wovon das zweite Paar die benötigten Ausgangssignale liefert. Der Puffer 40 braucht nicht besonders schnell zu sein, so daß alle Betriebszustände außer dem Signal AE2 eine Abfallzeit von ungefähr 200 ns (+5 V auf 70 % der maximalen negativen Ausschwingung) haben. Das Signal AE2 hat eine Abfallzeit von 1/us. Es ist viel langsamer, um für die notwendige Verzögerung im Hinblick auf ein einwandfreies Arbeiten der Spalten-Erfassungs- und Speicher-Schaltungsanordnung 38" zu sorgen. Der Transistor Q_11? stellt sicher, daß AE1 und AE niedrig (entsprechend einer logischen ¹¹O") sind, wenn sein Block 60 nicht ausgewählt (BS" hoch) oder AE niedrig ist. Die Bedingung, daß AE während der LÖSCH-Betriebsart niedrig ist, ist notwendig, um sicherzustellen, daß alle Zeilen der Speicher-Matrix 30 während des LÖSCH-Betriebszustands gelöscht werden. Wenn kein Block 60 aus- oder angewählt ist, so liegt keine Spannung an dem Speichertorisolator. Die Transistoren Q₁₃₀ und Q₁₂R ^zwiⁿ9^en AEI ⁱⁿ seinen niedrigen Zustand, wenn das Schreibsignal MW anwesend und der Block 60 angewählt ist. Damit stehen die -20 V-Schreibspannung während der SCHREIB-Betriebsart für den Zeilendekodierer 36 zur Verfügung.

Ein wichtiges Merkmal des Puffers für die Adressenaktivierung besteht darin, daß nur das erste Paar Inverter (Q₁₁₀, Q₁₁₂ ^un<^ Q₁₁₆, Q₁₁₈) Leistung verbraucht und nur jeweils ein Paar Inverter leitend ist. Das ist möglich, weil die Verfügbarkeit der komplementären Signale beide Transistoren in den verbleibenden vier Invertern daran hindert, gleichzeitig zu leiten. Die geschätzte Verlustleistung im LESE-Betriebszustand beträgt für den mit Fig. 10 gezeigten Puffer 40 5 mW. Im SCHREIB-Betriebszustand wird die Verlustleistung nicht erhöht, da der MW-Kreis Q₁₃₀/ Qi20 nur mit dem AE1-Signal verbunden ist, das in der SCHREIB-Betriebsart stets negativ ist. Es besteht somit kein Gleichstromzweig, und die Leistung wird nicht erhöht.

Patentansprüche: 509833/0860

Claims

Patentansprüche :

j 1. / Speicheranordnung zum Speichern eines Eingangssignals mit einer Mehrzahl Bits, gekennzeichnet durch eine Matrix von in einer Matrix mit Zeilen und Spalten angeordneten Speicherelementen, von denen jedes in wenigstens einen ersten und einen zweiten Zustand entsprechend dem Eingangssignal gebracht werden kann; eine auf ein wenigstens eine Zeile der Matrix festlegendes Adressensignal ansprechende Adresseneinrichtung, um die festgelegte Zeile der Speichermatrix zu aktivieren und damit das Lesen und Schreiben von Daten in dieser Zeile zu ermöglichen; eine Einrichtung zum sequentiellen Speichern, die mehrere Stufen aufweist, von denen jede einer Spalte der Speichermatrix entspricht, und die so ausgelegt ist, daß sie das Eingangssignal sequentiell aufnimmt und in den einzelnen Stufen einen Teil des Eingangssignals speichert, wobei die Einrichtung, nachdem alle Teile des Eingangssignals in einer gegebenen Anzahl ihrer Stufen untergebracht sind, eine übertragung der Signalteile längs entsprechender Spalten der Speichermatrix bewirkt, so daß die Teile des Eingangssignals in die Speicherelemente der adressierten Zeile eingeschrieben werden; sowie durch eine zwischen die Einrichtung zum sequentiellen Speichern und die Speichermatrix geschaltete Zwischenspeicher- und Erfassungseinrichtung zum vorübergehenden Speichern der Teile des Eingangssignals und zur Feststellung, ob die Speicherelemente der festgelegten Teile sich in ihrem ersten oder in ihrem zweiten Zustand befinden, ferner zur Abgabe entsprechender erster und zweiter Ausgangssignale an die entsprechenden Stufen der Einrichtung zum sequentiellen Speichern, wobei nach dem unterbringen der Ausgangssignale von der Speichermatrix die Einrichtung zum sequentiellen Speichern die Ausgangssignale von dieser Einrichtung sequentiell überträgt, um ein zusammengesetztes Ausgangssignal aus den ersten und den zweiten AusgangsSignalen, wie sie in paralleler Form von den Speicherelementen der Matrixspalten erhalten werden, zu liefern.

509833/0860
2. Speicheranordnung nach Anspruch 1, gekennzeichnet durch eine blockorientierte Speicheranordnung mit einer Mehrzahl Speicherblöcke zum Schreiben des Eingangssignals in binärer Form und zum Auslesen von Datenwörtern mit einer ausgewählten Zahl Bits, sowie dadurch, daß die einzelnen Blöcke "jeweils eine Speicheranordnung für jedes Bit des Datenworts aufweisen und die Speicherblöcke auf ein einziges Blocksignal ansprechen, so daß die Bits der Datenwörter parallel in die entsprechenden Speicheranordnungen des Speicherblocks eingeschrieben bzw. aus diesen ausgelesen werden.
3. Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speicherelemente jeweils einen MNOS-FeIdeffekttransistor aufweisen.
4. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß jeder MNOS-Feldeffekttransistor (MNOS-FET) einen ersten Senken-, einen zweiten Quellen- sowie einen Toranschluß aufweist und zusammen mit den weiteren MNOS-FETen der Matrix auf einem gemeinsamen Halbleiter-Substrat angeordnet ist.
5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die MNOS-FETen jeweils über einen vierten Anschluß mit ihrem Substrat verbunden sind.
6. Speicheranordnung nach Anspruch 5, gekennzeichnet durch eine Einrichtung zur Beaufschlagung der einzelnen vierten Anschlüsse der MNOS-FETen der Speichermatrix mit einem CL-Signal zur Überführung der MNOS-FETen in ihren ersten Zustand.
7. Speicheranordnung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine der Adresseneinrichtung zugeordnete Schreibeinrichtung zur Beaufschlagung der aktivierten Zeile der Speichermatrix mit einem Sehreibvorspannungssignal und damit zur Durchführung des Schreibens des von der "■ Zwischen-

509833/0860

speicher- und Erfassungseinrichtung den Speicherelementen der festgelegten Zeile zugeführten Eingangssignals.
8. Speicheranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Zwischenspeicher- und Erfassungseinrichtung mehrere bistabile Stufen aufweist, die jeweils mit einer entsprechenden Spalte der Matrix gekoppelt sind und erste und zweite Schalter enthalten, die ihrerseits jeweils einen ersten Steueranschluß zur Bestimmung der zwischen ihrem zweiten und dritten Anschluß vorhandenen Impedanz haben, daß der erste Anschluß des zweiten Schalters an einen mit dem zweiten Anschluß des ersten Schalters und mit seiner entsprechenden Spalte der Matrix verbundenen ersten Erfassungs-Knotenpunkt und der erste Anschluß des ersten Schalters mit einem mit dem zweiten Anschluß des zweiten Schalters verbundenen zweiten Knotenpunkt gekoppelt ist, ferner das Ausgangssignal der bistabilen Stufe abgibt.
9. Speicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß der erste und zweite Schalter jeweils einen MNOS-FET aufweist.
10. Speicheranordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die bistabilen Stufen erste Vorspannungseinrichtungen zur Beaufschlagung des zweiten Knotenpunkts mit einer ersten Vorspannung aufweisen, deren Größe so gewählt ist, daß, wenn das über die Spalte mit dem ersten Knotenpunkt verbundene eine Speicherelement sich in seinem ersten Zustand befindet, der zweite Schalter leitend gemacht wird, um den ersten Anschluß des ersten Schalters mit einer zweiten Vorspannung zu beaufschlagen und damit den ersten Schalter in seinen nichtleitenden Zustand zu bringen und ein für den ersten Zustand des Speicherelements repräsentatives erstes Ausgangssignal abzugeben, während,wenn das eine Speicherelement sich in seinem zweiten Zustand befindet, der erste Schalter zuerst leitend gemacht wird, so daß die zweite

509833/0860

Vorspannung die erste Elektrode des zweiten Schalters beaufschlagt und damit den zweiten Schalter nichtleitend macht und die zweite Vorspannung als das zweite Ausgangssignal der bistabilen Stufe abgibt.
11. Speicheranordnung nach Anspruch 10, dadurch gekennzeichnet, daß die bistabile Stufe ferner eine zwischen die einzelnen ersten Elektroden des ersten und zweiten Schalters geschaltete Schalteinrichtung sowie eine Adressenaktivier-Einrich— tung zur Erzeugung eines Adressenaktiviersignals und zur Beaufschlagung der Schalteinrichtung damit aufweist, um die Schalteinrichtung nach der Beaufschlagung der Ädressenaktiviereinrichtung durch das Adressensignal nichtleitend zu machen, so daß die bistabile Stufe auf die Ausgänge der Speicherelemente ansprechen kann.
12. Speicheranordnung nach Anspruch 10 oder 11 in Verbindung mit Anspruch 3 bis 7 und 8 bis 9, dadurch gekennzeichnet, daß der MNOS-Transistor der einzelnen Speicherelemente von einem MNOS-Transistor gebildet ist, der in einen hohen und einen niedrigen Schwellenzustand überführbar ist, und daß die Adressenaktiviereinrichtung eine Einrichtung zur Beaufschlagung der festgelegten Zeile mit einer geeigneten Iiesevorspannung aufweist, so daß die Quellenanschlüsse der in ihrem niedrigen Schwellenzustand befindlchen MNOS-FETen die bistabile Stufe ihren ersten Ausgang und die in ihren hohen Schwellenzustand gebrachten MNOS-FETen die bistabile Stufe ihren zweiten Ausgang abgeben lassen.
13. Speicheranordnung nach Anspruch 12, dadurch gekennzeichnet, daß die an den Tor-Anschlüssen der Speicherelement-MNOS-PETen aufgebaute Lesevorspannung und die Spannung, auf die die Quellenanschlüsse der Speicherelement-MNOS-FETen sich in ihrem hohen Zustand aufladen, die Eingangssignale nach jedem Auslesen von Daten aus den Speicherelement-MNOS-FET-Schaltelementen erneut in diese einschreiben.

50983 3/08 60
14. Speicheranordnung nach einem der Ansprüche 1 bis 13, gekennzeichnet durch eine Einrichtung zur Erzeugung eines Adressenaktivier signals und eine erste und zweite den Spalten und Zeilen der Matrix zugeordnete Klemmeinrichtung zur selektiven Beaufschlagung der Spalten und Zeilen der Matrix mit der ersten bzw. zweiten Vorspannung, und daß die Adressenaktivier-Einrichtung die erste bzw. zweite Klemmeinrichtung nach dem Anlegen der Adressensignale an die Adresseneinrichtung mit dem Adressenaktiviersignal beaufschlagt, um die erste und zweite Klemmeinrichtung nichtleitend zu machen und die - Zeilen und Spalten von der ersten bzw. zweiten Vorspannung zu trennen.
15. Speicheranordnung nach Anspruch 14, dadurch gekennzeichnet, daß ferner eine Adressenpuffereinrichtung zur Aufnahme und Speicherung des Adressensignals vorgesehen ist und daß die Adresseneinrichtung auf das in der Adressenpuffereinrichtung gespeicherte Adressensignal anspricht, um die festgelegte Zeile der Speichermatrix in Übereinstimmung mit dem Adressensignal zu aktivieren.
16. Speicheranordnung nach Anspruch 15, gekennzeichnet durch eine übertragungseinrichtung zur Durchführung der übertragung der Eingangssignale von der sequentiellen Speichereinrichtung über die Zwischenspeicher- und Erfassungseinrichtung zu den Spalten der Speichermatrix nach dem Anlegen der Adressenaktiviersignale an die erste und zweite Klemmeinrichtung .
17. Speicheranordnung nach Anspruch 16, dadurch gekennzeichnet, daß ferner eine Schreibeinrichtung vorgesehen ist, um die Adressenpuffereinrichtung nach dem übertragen der Eingangssignale an die Spalten der Matrix mit einem Schreib-Signal zu beaufschlagen und damit die übertragung der Adressensignale an die Adresseneinrichtung zu bewirken, so daß die festgelegte Zeile aktiviert wird und die Speicherelemente

509833/0860

- 33 - 25033

entsprechend den längs der Spalten der Speichermatrix zu ihnen übertragenen Eingangssignalen in ihren ersten bzw. zweiten Zustand gelangen.

KN/ot/jn/sg 3

509833/0860