DE2547120A1 - Bild-zu-bild-vergleich-kodiersystem - Google Patents

Description

BLUMBACH · WESER · BERGEN · KRAMER ZWIRNER - HIRSCH 9 5S 4 7 1

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

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Nippon Telegraph & Telephone Public Corporation 1-6, 1-chome, Uchisaiwai-cho, Chiyoda-Ku, Tokyo, Japan

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Bild-zu-Bild-Vergleich-Kodiersystem

Die Erfindung betrifft ein Bild-zu-Bild~Vergleich-Kodiersystem zur übertragung eines Signals, wie eines Fernsehsignals, das eine relativ hohe Bild-zu-Bild-Korrelation aufweist, unter Komprimierung der Bandbreite des Signals. Mit Bild hist hier grundsätzlich ein Vollbild (oder Halbbild) auf einem Fernsehsichtgerät, beispielsweise einem Fernsehempfänger, gemeint. Dabei bezieht sich die Erfindung auf ein Bild-zu-Bild-Vergleich-Kodiersystem gemäß dem Oberbegriff des Hauptanspruchs.

Ein Bild-zu-Bild-Vergleich-Kodiersystem, für das im englischsprachigen Raum der Ausdruck interframe coding system verwendet wird, stellt eine Vorrichtung zur Verringerung der Übertragungs-Bit-Rate dar. Bei dieser Vorrichtung

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München: Kramer · Dr.Weser · Hirsch — Wiesbaden: Blumbach · Dr. Sergen · Zwiner

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wird eine Differenz zwischen den Signalen aufeinander folgender Bilder zur Erzeugung eines kennzeichnenden Differenzsignals verwendet, wenn immer die Differenz einen gegebenen Schwellenwert überschreitet, und alleine das kennzeichnende Differenzsignal wird codiert und auf einen Pufferspeicher gegeben, um mit gleichförmiger Bitfolgegeschwindigkeit oder Bitrate übertragen zu werden. Beispielsweise kann ein Eingangsvideosignal in die Digitalform beispielsweise eines 8-Bit-PCM-Codes gebracht werden. Das in Digitalform gebrachte Signal wird einem Bild-Subtrahierer zugeführt, in welchem die Differenz zwischen dem Wert des zugeführten Signals und dem Wert eines Bildelementes der entsprechenden Position eines in einem Bildspeicher gespeicherten vorausgehenden Bildes erzeugt wird. Das resultierende Differenzsignal wird auf eine Schwellenwertschaltung gegeben, in welcher oberhalb eines gegebenen Schwellenwertes ein Signal als kennzeichnendes Differenzsignal abgeleitet wird, das in einem Quantisierer beispielsweise in einen Zf-Bi t-Code umgewandelt wird. Der erhaltene Code wird sequentiell in den Pufferspeicher einegeschrieben und von dort mit gleichförmiger Bitrate als Sendecode übertragen. Andererseits wird der Ausgangscode vom Quantisierer in einen 8-Bit-Code eines Pegels umgewandelt, der einen Quantisierungsbereich darstellt, in welchem dieser sich befand, und ein Vorzeichenbit wird zu dem 8-Bit-Code -

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hinzugefügt. Der umgewandelte Code und das Ausgangssignal vom Bildspeicher v/erden miteinander addiert und in den Bildspeicher geschrieben. Mit einem solchen Bild-zu-Bild-Vergleich-Kodiersystems wird die Anzahl der Sendecode reduziert und die Übertragungsbandbreite beträchtlich komprimiert, wenn sich das Videosignal wenig ändert. Wenn jedoch eine rasche Änderung im aufzunehmenden Bild eintritt, erhöht sich die Häufigkeit des Auftretens des kennzeichnenden Differenzsignals beträchtlich, was zu einem Überlauf des Pufferspeichers führt. Die Verwendung eines Pufferspeichers mit einer Kapazität, die zur Verhinderung eines solchen Überlaufs ausre-icht, führt nicht nur zu hohen Kosten, sondern auch zu einer unangenehmen Situation, wenn das System beispielsweise für ein Fernsehtelefon verwendet wird, da sich dann eine Verzögerung des Bildsignals gegenüber dem Sprachsignal ergibt. Folglich ist die Kapazität des Pufferspeichers auf zwei oder höchstens drei Bilder beschränkt. Daher wird ein Überlauf des Pufferspeichers wahrscheinlich, was zu einem Informationsverlust führt und eine beträchtliche Verschlechterung der Bildqualität bei einer raschen Änderung des aufzunehmenden Bildes ergibt.

Eine verbesserte Anordnung, die das Auftreten eines solchen Überlaufs gering macht, ist als FRODEC-System bekannt, das beispielsweise in dem Artikel "Transmitting Television as Clusters of Frame-to-Frame Differences" von J.C.Candy und anderen beschrieben ist, der erschienen ist in

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B.S.T.J., Vol. 50, No. 6.(1971 Juli-August-Ausgabe), Seiten 1889 bis 1917· Bei diesem System wird die Pufferspeicherbelegung überwacht, und der Schwellenwert der Schwellenwertschaltung, v/elcher das Ausgangssignal des Bildsubtrahierers zugeführt wird, wird der Belegung entsprechend gesteuert. Wenn sich die Belegung des Pufferspeichers dessen voller Kapazität nähert, wird der Schwellenwert somit erhöht, um die Erzeugung des kennezeichnenden Differenzsignals und damit die Anzahl der in den Pufferspeicher einzuschreibenden Codes zu verringern. Ein übermäßig hoher Schwellenwert verursacht jedoch eine schrittweise Änderung des Bildsignals, was die Bildqualität verschlechtert. Folglich kann der Schwellenwert nicht über einen breiten Bereich gesteuert werden, so daß die Wahrscheinlichkeit für einen überlauf bei einer raschen Änderung des aufzunehmenden Bildes bestehen bleibt. Als weitere Alternativen sind ein Unterabtastwertmode, bei welchem bei einer raschen Änderung des aufzunehmenden Bildes nicht jedes Bildelement, sondern nur jedes zweite Bildelement extrahiert wird, und die Begrenzung des Informationsinhalts durch eine Änderung der Arbeitsweise auf einen Zeilenwechselmoden vorgeschlagen worden, bei welchem die Kodierung für jede zweite Abtastzeile stattfindet. Die Bildqualität wird jedoch bei diesen Arbeitsweisen verschlechtert, und sie treten bei einem sich rasch ändernden Bild sehr häufig auf, so daß die Gesamtbildqualität verschlechtert ist.

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Wie zuvor erwähnt, wird bei dem Bild-zu-Bild-Vergleich-Kodiersystem lediglich das kennzeichnende Differenzsignal für die Übertragung kodiert. Demzufolge wird das empfangene Signal auf der Empfangsseite decodiert, um das kennzeichnende Differenzsignal zu erzeugen, das zu dem Wert eines entsprechenden Bildelementes eines aus dem Bildspeicher ausgelesenen vorausgehenden Bildes addiert wird, und die Summe wird in den Bildspeicher eingeschrieben, so daß man das decodierte Signal erhält. Das decodierte digitale Signal wird dann in ein analoges Signal umgewandelt, um das ursprüngliche Videosignal wieder herzustellen. V/egen der sequentiellen Bildung der Summe aus dem Wert des empfangenen decodierten Signals und dem Signalwert vom empfangsseitigen Bildspeicher wird jeder Codefehler, der im Übertragungskanal auftritt, direkt in den empfangsseitigen Bildspeicher geschrieben, so daß ein solcher Fehler erhalten bleibt. Im Hinblick auf diesen Mangel werden die 8-Bit-PCM-Code von einigen horizontalen Abtastlinien pro Bild nach der Analog-Digital-(A-D)Umwandlung direkt auf den Pufferspeicher gegeben, und auf der Empfangsseite werden die empfangenen PCM-Codes direkt in den Bildspeicher geschrieben, ohne zum entsprechenden Code vom Bildspeicher addiert worden zu sein. Die horizontalen Abtastzeilen, für welche die PCM-Code direkt eingegeben werden, werden für aufeinander folgende Bilder verschoben, so daß der Bildspeicher auf der Empfangsseite über mehrere Bilder hin aufgefrischt werden kann. Wenn für eine längere Zeitdauer keine Änderung.

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im aufzunehmenden Bild stattfindet, entsteht umgekehrt im sendes-eitigen Pufferspeicher eine Unterbelegung, die zu der Schwierigkeit führt, daß einmal ausgelesene Daten wiederholt ausgelesen v/erden. Um eine solche Unterbelegung zu verhindern, ist es zur Praxis geworden, die Differenzbildung auszuschalten und den PCM-Code direkt an den Pufferspeicher für die Übertragung zu liefern. Dadurch kann der empfangsseitige Bildspeicher aufgefrischt werden, wenn der Belegungsgrad des Pufferspeichers beträchtlich reduziert ist.

Wie zuvor zusammengefasst, ist der PCM-Code von der A-D-Umwandlung direkt übertragen worden, um den empfangsseitigen Bildspeicher aufzufrischen. V/enn die Auffrischungsmethode nicht angewendet wird, wird das kennzeichnende Differenzsignal vom Differenzsignal abgeleitet und für die Übertragung als ein Code mit reduzierter Bitzahl quantisiert, und dieser Code wird auf der Empfangsseite decodiert, um das Summensignal zu bilden. Jedoch wird durch den Quantisierungsvorgang oder dergleichen eine Bildqualitätsverschlechterung bewirkt mit dem Ergebnis, dafi ein aufgrund der Auffrischungsmethode erhaltener Bereich hoher Bildqualität als Streifen in einem wiedergewonnenen Bild erscheint, der für aufeinanderfolgende Bilder vertikal wandert, und zwar deswegen, weil sich dieser Bereich von Bild zu Bild ändert.

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Es ist Aufgabe der vorliegenden Erfindung, ein Bild-zuBild-Vergleich-Codiersystem verfügbar zu machen, mit welchem sich eine hohe Bildqualität erreichen läßt.

Weiterhin soll ein solches Codiersystem verfügbar gemacht werden,· das gegen das Auftreten eines Überlaufs des Pufferspeichers, der zur Glättung der übertragungsbi träte verwendet wird, gefeit ist und auch keine Bildqualitätverschlechterung aufweist·

Ferner soll ein Bild-zu-Bild-Vergleich-Codiersystem verfügbar gemacht werden, das eine hohe Bildqualität sicherstellt, wohingegen der Betrieb in den Unterabtastwert- oder Unterzeilenmoden möglichst gering gehalten wird.

Außerdem soll ein Bild-zu-Bild-Vergleich-Codiersystern verfügbar gemacht werden, mit welchem sich eine hohe Bandkompressionswirkung und eine hohe Bildqualität erreichen lassen·

Ferner soll ein Bild-zu-Bild-Verglelch-Codiersystem geschaffen werden, das einen empfangsseitigen Bildspeicher auffrischt, ohne daß ein Streifen auftritt.

Ein Eingangsvideosignal wird in einem A-D-V/andler auf gleiche Weise, wie sie bei bekannten Vorrichtungen angewendet worden

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ist, beispielsweise in einen 8-Bit-PCM-Code umgewandelt. In einem Bildsubtrahierer wird die Differenz zwischen dem PCM-Code und dem Code der entsprechenden Position eines vorausgehenden Bildes, das von einem Bildspeicher geliefert wird, gebildet. Das Ausgangssignal des Subtrahierers wird erfindungsgemäß auf einen Größeneinsteller gegeben, und die Größe wird gesteuert in Abhängigkeit von der gegenwärtigen Belegung eines Pufferspeichers, der zur Glättung der Ubertragungs-Bit-Rate verwendet wird. Nähert man sich beispielsweise der vollen Belegung des Pufferspeichers, wird die Größe zunehmend in digitaler Weise gedämpft. Das Differenzsignal einer gesteuerten Größe wird in einem Codierer quantisiert und beispielsweise als Zf-Bit-Code ausgegeben, der einen repräsentativen Pegelwert in einem bestimmten Quantisierungsbereich anzeigt, in welchem das Differenzsignal erschienen ist. Der den Quantisierungsbereich angebende Code wird in den zur Glättung der Ubertragungs-Bit-Rate verwendeten Pufferspeicher geschrieben und aus diesem mit gleichförmiger Bitfolgegeschwindigkeit oder Bitrate zur übertragung ausgelesen. Der Belegungsgrad des Pufferspeichers wird festgestellt, um den Größeneinsteller in Abhängigkeit von diesem Belegungsgrad zu steuern. Der den repräsentativen Pegel anzeigende Code vom Codierer wird auf einen Bildaddierer gegeben, in welchem er zum Ausgangssignal vom Bildspeicher addiert wird. Auf diese Weise wird die Größe des Differenzausgangs-

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signals dem Belegungsgrad des Pufferspeichers entsprechend gesteuert, so daß der Kompressionseffekt verbessert und die Möglichkeit eines Überlaufs im Vergleich zu einer herkömmlichen Schwellenwertsteuerung verringert ist.

Da die Schwellenwertsteuerung vermieden ist, ist eine schrittweise Bildänderung ausgeschaltet und durch eine Verwischung ersetzt, die zu einer Verminderung der visuell wahrnehmbaren Verschlechterung führt. Der Bandkomprimierungseffekt kann wesentlich dadurch verbessert werden, daß ein in variable Wortlänge codierender Codierer verwendet wird, der den quantisierten Code vor dessen Zuführung zum Pufferspeicher in einen anderen Code mit einer variablen Bitzahl umwandelt, so daß die Bitzahl entsprechend einer vorgegebenen Regel bei einer zunehmenden Häufigkeit seines Auftretens reduziert wird. Der vom Codierer gelieferte Code mit dem repräsentativen Pegel kann in seiner Größe durch einen Größeneinsteller gesteuert werden, der in einer gegenüber dem ersten Größeneinsteller entgegengesetzten Weise arbeitet, wodurch die Fähigkeit verbessert wird, einer Änderung des Eingangssignals zu folgen. In diesem Fall ist es erforderlich, einen Code, der die vom sendeseitigen Größeneinsteller ausgeübte Steuerung angibt, zur Empfangsseite zu übertragen, wo die Größe des decodierten Codes in Abhängigkeit von einem Code gesteuert werden kann, der die auf der Empfangsseite festgestellte Größensteuerung angibt.

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Ferner wird erfindungsgemäß nicht das Ausgangssignal des A-D-Wandlers, sondern das Ausgangssignal des Addierers oder das Eingangssignal für den Bildspeicher auf den sendeseitigen Pufferspeicher gegeben, wenn der emp'fangsseitige Bildspeicher aufgefrischt wird. Da das Auffrischungssignal durch den Quantisierer beeinflusst wird oder dieselbe Bildqualität wie dasjenige Signal hat, welches außerhalb der Auffrischungszeitdauer übe-rtragen wird, wird das Auftreten des Streifens auf dem wiedergewonnenen Bild vermieden.

Weiterbildungen und Ausgestaltungen der Erfindung sind d«n Unteransprüchen zu entnehmen.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels näher erläutert. In der zugehörigen Zeichnung zeigen:

Fig· 1 ein Blockdiagramm der Grundanordnung des erfindungsgemäßen Bild-zu-Bild-Vergleich-Codiersystems;

Fig. 2 ein Blockdiagramm einer Ausführungsform des erfindungsgemäßen Codiersystems;

Fig.. 3 ein Blockdiagramm einer empfangsseitigen Anordnung zum Empfang eines dem erfindungsgemäßen Codierungssystem entsprechend codierten Signals; und

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Fig. k ©in Beispiel für die Belegung des Pufferspeichers.

Gemäß Fig. 1 wird ein Eingangs-Video-Signal in Analogform auf einen Eingangsabschluß 1 geführt und von dort auf einen A-D-Wandler 2 (Analog-Digital-Wandler), in welchem das Eingangssignal periodisch für jedes Bildelement abgetastet und dann in einen 8-Bit-PCM-Code umgewandelt wird, der in Abhängigkeit vom abgetasteten Wert einen von beispielsweise 2% Amplitudenwerten darstellt. Der PCM-Code wird einem Subtrahierer 3 zugeführt, in welchem die Differenz gebildet wird zwischen dem zugeführten PCM-Code und einem Code von einer entsprechenden Bildelementposition des codierten Signals des unmittelbar vorausgehenden Bildes, der aus einem Bildspeicher if ausgelesen wird. Ein Vorzeichen-Kennzeichnungs-Bit zur Kennzeichnung der Polarität des Signals wird auf den Ausgang des Subtrahierers 3 gegeben, wodurch ein 9-Bit-PCM-Code gebildet wird. Das Ausgangssignal vom Subtrahierer 3 ist jedoch häufig Nulloder bleibt auf einem niedrigen Wert, sofern nicht eine rasche Änderung in dem durch das- Eingangssignal dargestellten Bild auftritt.

Erfindungsgemäß ist ein Größeneinsteller 5 vorgesehen, welchem das Differenzsignal zugeführt wird, um dessen Pegel in digitaler Weise zu steuern. Das bezüglich seines Pegels gesteuerte Differenzsignal wird auf eine Schwellenwertschaltung 6 geführt, die beim Auftreten eines einen ge-

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gebenen Schwellenwert überschreitenden Signals ein kennzeichnendes Differenzsignal erzeugt. Wenn eine geringe Bildänderung auftritt, wird das kennzeichnende Differenzsignal selten erzeugt, wohingegen es bei einem sich rasch ändernden Bild sehr oft erzeugt wird. Das in 9-Bit-PCM-Codefor.m vorliegende kennzeichnende Differenzsignal , das einen von insgesamt 511 Pegelwerten für beide Polaritäten kennzeichnet, wird auf einen Codierer 7 gegeben, an dessen Ausgang ein 2f_rBit-Code auftritt, der von beispielsweise 16 Quantisierungsbereichen einen bestimmten darstellt, in welchem er aufgetreten ist. Die Quantisierungsbereiche sind so eingerichtet, daß ein Quantisierungsbereich eines niedrigen Pegelwertes eine geringe Breite aufweist, wobei die Breite des Quantisierungsbereiches mit größer werdendem Pegelwert ansteigt.

Das codierte Ausgangssignal wird über eine Schaltereinrichtung 8 auf einen Pufferspeicher 9 gegeben, der dazu verwendet wird, die Ubertragungsbit-Rate auszugleichen. Dieser Eingangscode wird als serieller Code in den Speicher 9 geschrieben und später aus diesem mit gleichförmiger Bit-Rate ausgelesen und zu einem Ausgangsanschluß 10 als Ubertragungscode geliefert. Auf diese Weise wird das kennzeichnende Differenzsignal im Codierer 7 quantisiert, um von diesem als if-Bit-Code abgegeben zu werden, und ein Signal, das kennzeichnend für einen repräsentativen Pegelwert des

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quantisierten Codes ist, wird im 9-Bit-Codeform auf einen Addierer 11 gegeben, wo es zu einem aus dem Bildspeicher k ausgelesenen Code für das entsprechende Bildelement des vorhergehenden Bildes addiert wird. Mit anderen V/orten, der if-Bit-Code vom Codierer 7 wird in das PCM-Signal de codiert, dann in den Bildspeicher k geschrieben und daraufhin nach einem Bild aus diesem ausgelesen und zum Subtrahierer 3 bzw. Addierer 11 geliefert.

Der Erfindung entsprechend ist eine Steuerschaltung 12 vorgesehen, die den Besetzungsgrad des Pufferspeichers 9 überwacht, um die Amplitude des Differenzsignals mit Hilfe des Größeneins tellers 5 zu komprimieren, v/enn der gespeicherte Inhalt die volle Kapazität des Pufferspeichers erreicht. V/enn die Häufigkeit des Auftretens des kennzeichnenden Differenzsignals ansteigt und als Folge davon die im Pufferspeicher 9 gespeicherte Informationsmenge zunimmt, wird die Amplitude des vom Subtrahierer kommenden Differenzsignals komprimiert, wodurch die Häufigkeit des Auftretens des kennzeichnenden Differenzsignals, das den in der Schwellenwertschaltung 6 eingestellten Schwellenwert überschreitet, reduziert und damit ein überlauf des Pufferspeichers verhindert wird.

Die Schaltungseinrichtung δ befindet sich normaler V/eise in einer Position, in welcher sie den Ausgang des Codierers

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mit dem Pufferspeicher 9 verbindet. Sie wird jedoch zur anderen Position umgestellt, wenn der Bildspeicher auf der Empfangsseite erfindungsgeraäß aufgefrischt wird, so daß das Ausgangssignal des Addierers 11 oder das in den Bildspeicher if eingegebene decodierte Signal zum Pufferspeicher 9 gegeben wird. Das Schalten der Schalteinrichtung findet periodisch statt und auch dann, wenn die im Pufferspeicher 9 gespeicherte Informationsmenge reduziert und ein Unterschreiten der Speicherkapazität bewirkt wird. Da das Signal,welches den Bildspeicher auf der Empfangsseite auffrischt, dieselbe Qualität aufweist, wie sie das normaler V/eise auf der Empfangsseite decodierte Signal hat, ist das Auftreten eines Streifens im gespeicherten Bild auf der Empfangsseite ausgeschaltet. Da das Auffrischungssignal im wesentlichen dieselbe Qualität wie das zuvor erwähnte decodierte Signal hat, wird mit der Erfindung eine erhöhte V/ahrnehmbarkeit des Streifens auf dem gespeicherten Bild der Empfangsseite ausgeschaltet. Eine solche erhöhte Wahrnehmbarkeit dieses Streifens tritt auf, wenn das Ausgangssignal des A-D-Wandlers 2 als Auffrischungssignal übertragen wird, und zwar aufgrund der Tatsache, daß die Qualität des übertragenen Bildes im Vergleich zum Ausgangscode vom A-D-Wandler 2 gegenüber dem Fall ohne Pegelkomprimierung verschlechtert v/ird, wenn die Pegelkomprimierung im Größeneinsteller 5 stattfindet.

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Eine Ausführungsform des erfindungsgemäßen Zwischenbildcodiersystems wird nun anhand der Fig. 2 ausführlich beschrieben. In Fig. 2 sind Teile, die solchen in Fig. 1 entsprechen, mit den gleichen Bezugsziffern gekennzeichnet. Wie zuvor wird das Videosignal in analoger Form, das auf den Eingangsanschluß 1 gegeben v/ird, für jedes Bildelement mit Hilfe des A-D-Wandlers 2 in einen 8-Bit-PCM-Code umgewandelt. Der PCM-Code wird über einen Synchronisiersignalseparator 15 auf den Subtrahierer 3 gegeben. Der Synchronisiersignalseparator 15 erzeugt an seinem Anschluß 16 ein Bildsynchronisiersignal und an seinem Anschluß 17 ein Horizontalsynchronisierungssignal. Die beiden Synchronisierungssignale von den Anschlüssen 16 und 17 werden auf einen Adressengenerator 18 gegeben, der eine Reihe digitaler Adressensignale erzeugt, welche die Position der Bildelemente angeben, die den jeweils eingegebenen PCM-Codes auf dem Bildfeld entsprechend. Das Ausgangssignal des Separators 1 5 v/ird auf den Subtrahierer 3 gegeben, in welchem eine Differenz zwischen diesem Ausgangssignal und dem decodierten Signal des unmittelbar vorausgehenden und vom Bildspeicher L± gelieferten Bildes zur Erzeugung eines 9-Bit-Differenzsignals verwendet v/ird, das auf den Größeneins teller 5 gegeben wird.

Im Größeneinsteller 5 v/ird das Differenzsignal direkt zu einer UND-Schaltung 26 und außerdem zu digitalen Multiplizierern 20 bis 22 geliefert. Diese Multiplizierer bilden

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in digitaler Weise ein Produkt aus dem Differenzsignal und Coeffizienten k- bis k.,, die durch jeweilige Coeffizientenschaltungen 23 bis 25 gegeben sind. Die Ausgangssignale der Multiplizierer 20 bis 22 werden auf UND-Schaltungen 27, 28 bzw. 29 geführt. Unter der Steuerung der Steuerschaltung 12passiert eines der Differenzsignale von den UND-Schaltungen 26 bis 29 eine ODER-Schaltung 30, von wo es als Ausgangssignal des Einstellers 5 auf die Schv/ellenwertschaltung 6 gegeben wird. Die Schwellenwertschaltung 6 erzeugt ein kennzeichnendes Differenzsignal für ein Eingangssignal, das einen voreingestellten Schwellenwert überschreitet und liefert dies zum Codierer 7. Bei jedem Auftreten des kennzeichnenden Differenzsignals wird ein Gatter 31 für eine gegebene Zeitdauer geöffnet, um den vom Adressengenerator 18 erzeugten Adressencode für das gleichzeitig auftretende Bildsignal seriell durch eine ODER-Schaltung 32 zum Pufferspeicher 9 durchzulassen, wo es eingeschrieben wird. Bevor das codierte Ausgangssignal für das kennzeichnende Differenzsignal übertragen wird, wird somit das seine Position im Bildfeld anzeigende Adressensignal übertragen.

Das kennzeichnende Differenzsignal wird mit Hilfe eines im Codierer 7 enthaltenen Quantisierers 33 quantisiert und zur Schaltereinrichtung 8 als Jf-Bit-Code ausgegeben, der einen bestimmten Quantisierungsbereich angibt. Außer-

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dem wird es zu einem Bewerter 34 geliefert. Der Bewerter 3if leitet ein einen Pegelwert darstellendes 9-Bit-Signal entsprechend dem besonderen Quantisierungsbereich vom eingegebenen 4-Bit-Code ab und liefert dieses Signal auf einen zweiten Größeneinsteller 35. Der Quantisierer 33 und der Bewerter 34 können als ein einziger Baustein hergestellt sein.

Das Ausgangssignal von der Schaltereinrichtung 8 wird auf einen Konverter 36 zur Umwandlung in einen Code mit unterschiedlicher Wortlänge geliefert, der den Zf-Bit-Eingangscode in einen anderen Code umwandelt, der eine Bitzahl aufweist, die mit zunehmender Häufigkeit des Auftretens des if-Bit-Codes abnimmt, um die Gesamt-Bitzahl weiter zu reduzieren, wie es von M.C.Chow in IEE Transactions on Communication Technology, Dez.1971» Vol-com-19» No. 6, Seite 923, im Artikel "Variable-Length-Redundancy Removal Coders for Differentially Coded Video Telephone Signals" beschrieben ist. Das vom Konverter 36 in Form eines seriellen Codes ausgegebene Signal gelangt durch ein Sperrgatter 37 und eine ODER-Schaltung 32 und wird im Pufferspeicher 9 eingeschrieben, der dazu verwendet wird, die Ubertragungs-Biträte zu glätten oder auszugleichen. Das Auslesen aus dem Pufferspeicher.9 geschieht mit gleichförmiger Bitrate, die auf den Ausgangsänschluß 10 gelangt.

ORIGINAL INSPECTED

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Die Größe des Pegelv/ertdarstellungssignals vom Codierer wird im zweiten- Größeneinsteller 35 in einer V/eise gesteuert, die derjenigen entgegengesetzt ist, welche durch den ersten Großeneinsteller 5 angewendet wird. Zu diesem Zweck wird das Pegelwertdarstellungssignal direkt sowohl auf eine UND-Schaltung 47 als auch auf Digital-Multiplizierer 4I bis 43 gegeben. Die Multiplizierer ZfI bis 43 bilden ein Produkt aus dem Pegelwertdarstellungssignal und dem entsprechenden der Coeffizienten l/k.., 1/kp und l/k-,, die durch Coeffizientenschaltungen 44 bis If6 gegeben sind, und liefern ihr Aus gangs signal auf UND-Schaltungen 48, 49 bzw. 50. Einer der Code von den UND-Schaltungen 47 bis 50 gelangt durch eine ODER-Schaltung 51 und wird als Ausgangssignal vom Einsteller 35 auf den Addierer 11 gegeben. Das Ausgangssignal des Addierers 11 wird in den Bildspeicher 4 geschrieben und aus diesem nach einem Bild ausgelesen, um auf den Subtrahierer 3 bzw. den Addierer 11 gegeben zu werden.

Die Steuerschaltung 12 umfasst einen umkehrbaren Zähler 53, der bei jeder Eingabe eines Bits der Information von der ODER-Schaltung 32 in den Pufferspeicher 9 um eins aufwärts und jedes Mal, wenn ein Bit aus dem Speicher 9 zum Ausgangsanschluß 10 ausgelesen wird, um eins abwärts zählt. Der Zählstand des Zählers ^3 v/ird zum Vergleich mit vorbestimmten Bezugswerten, die in Bezugs-

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schaltungen 57 "bis 59 gebildet sind, auf mehrere Komparatoren 54 bis 56 gegeben. V/enn der Zählstand irgend einen dieser Bezugswerte überschreitet, nimmt der Ausgang eines entsprechenden Komparators einen hohen Wert oder eine "1" an. V/enn beispielsweise ein Videoeingangssignal ein Frequenzband von l± MHz aufweist, kann der Pufferspeicher 9 eine Kapazität von 200 k Bits haben, und die Bezugsschaltungen 57j 58 und 59 können Bezugswerte 50.000, 110.000 bzv/. I7O.OOO aufweisen. Die Ausgangssignale der Komparatoren 54 *>is % v/erden auf eine Schaltung 60 geführt, die eine Kombination von UND-Schaltungen aufweist, so daß ein Ausgangssignal mit hohem Pegel (H) an einem Anschluß 61 erzeugt wird, wenn lediglich der Komparator 5if ein "1 "-Ausgangssignal erzeugt, ein H-Ausgangssignal am Anschluß 62 erzeugt wird, v/enn lediglich die Komparatoren 54 und ^ ein "1"-Ausgangssignal erzeugen, und ein H-Ausgangssignal lediglich am Anschluß 63 erzeugt wird, wenn alle Komparatoren 54 bis 56 ein "1 "-Ausgangssignal aufweisen. Die an den Anschlüssen 61 bis 63 erscheinenden Ausgangssignale werden auf entsprechende Dateneingangsanschlüsse D von D-Flipflops 64» 65 bzw. 66 gegeben. Jedes Mal, wenn mit Hilfe des Synchronisiersignalseparators 16 ein Bildsynchronisiersignal festgestellt wird, wird das Dateneingangssignal in diese Flipflops 64 bis eingegeben«, Deren Q-Ausgangs signale werden als Ausgangssignal der Steuerschaltung 12 auf die UND-Schaltungen 27,

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28 bzw. 29 des Größeneinstellers 5 und auf die UND-Schaltungen Zf 8, Zf9 bzw. 50 des Größeneinstellers 35 gegeben, und ihre negierten Werte werden alle auf UND-Schaltungen 26 und Zf7 geführt.

Fährt man mit obigem Beispiel fort und nimmt man an, daß der im Pufferspeicher 9 gespeicherte Inhalt kleiner als 50.000 Bits ist, werden lediglich die UND-Schaltungen 26 und Zf7 in den Einstellern 5 und 35 geöffnet, wodurch das Differenzsignal ohne Amplitudenkomprimierung auf die Schwellenwertschaltung 6 und das Pegelwertdarstellungssignal vom Codierer 7 direkt auf den Addierer 11 gegeben wird. Wenn der Bit-Inhalt im Pufferspeicher 9 50.000 Bits nicht übersteigt, nimmt der Anschluß 61 einen H-Pegel an, der auf das Flipflop 6Zf gegtjen wird, um die UND-Schaltungen 2.7 und 1+8 frei zu geben. Die Coeffizienten k.j, k- und k, können zu 3/Zf, 2/Zf bzw. 1/Zf gewählt werden, und in diesem Fall erleidet das Differenzsignal eine Amplitudenunterdrückung um einen Faktor 3/4» bevor es zur Schwellenwertschaltimg 6 geliefert wird, während das Pegelwertdarstellungssr.gnal um einen Faktor Zf/3 gedehnt wird, bevor es zum Addierer 11 geliefert wird. Wenn die Besetzung des Speichers 9 weiter ansteigt und 110.000 Bits übersteigt, nimmt der Anschluß 62 einen Η-Pegel ein, der die UND-Schaltungen 28 und 49 freigibt, so daß das Differenzsignal eine Amplitudenunterdrückung

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um einen Faktor 2/if erleidet, bevor es der Schwellenwertschaltung 6 zugeführt wird, während das Pegelwertdarstellungssignal um einen Faktor k/2. vergrößert wird, bevor es auf den Addierer 11 gegeben wird. Wenn der Bit-Inhalt im Pufferspeicher 9 größer wird und einen bestimmten Schwellenwert übersteigt, wird solchermaßen die Amplitude des Differenzsignals komprimiert, um das Auftreten des kennzeichnenden Differenzsignals von der Schwellenwertschaltung 6 zu reduzieren, so daß ein überlauf vom Pufferspeicher 9 minimal gemacht wird. Im Gegensatz zu einer Steuerung des Schwellenwertes in der Schwellwertschaltung 6 v/ird die Amplitude der j enigsn Komponente des Differenzsignals, v/elche den Schwellenwert übersteigt, im Einsteller 5 komprimiert, so daß die Wahrscheinlichkeit eines Überlaufs reduziert wird und das gespeicherte Bild sich nicht schrittweise ändert, sondern verwaschen ist, so daß die sichtbar wahrnehmbare Verschlechterung möglichst klein wird. Da das Pegelwertdarstellungssignal im Gegensatz zu der auf das Differenzsignal ausgeübten Steuerung im Einsteller 35 gesteuert v/ird, erhält man vom Addierer ein decodiertes Signal, das nahezu das Originalsignal wiedergibt, so daß sich die Nachlaufgeschwindigkeit bei einer Änderung des Eingangssignals erhöht.

Es ist erforderlich, denselben Inhalt, wie er im senderseitigen Bildspeicher if gespeichert ist, in einem BiId-

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speicher auf der Empfangsseite zu speichern. Um die Größe des Pegelwertdarstellungssignals zu steuern, ist es auch notwendig, diese Steuerungsinformation auf die Empfangsseite zu übertragen. Zu diesem Zweck werden im vorliegenden Beispiel vier Code Vq bis V^ als das BiIdsynchronisierungssignal verwendet, und gemäß der Steuerung durch den Einsteller 5 selektiv übertragen. Genau gesagt sind mehrere Bildsynchronisierungscodegeneratoren 70 bis 73 vorgesehen, deren Ausgangscode V_Q bis V, auf mehrere UND-Schaltungen 7k> 75, 76 bzw. 77 gegeben werden, und die Ausgangssignale von den Anschlüssen 61 bis 63 werden auf die OTiD-Schaltungen 73, 76 bzw. gegeben. Die negierten Werte aller Ausgangssignale von den Anschlüssen 61 bis 63 v/erden auf die UND-Schaltung 7k geführt. Zusätzlich empfangen die UND-Schaltungen 7k bis 77 auch das Ausgangssignal vom Anschluß 16, der eine Feststellung des Rahmensynchronisiersignals anzeigt. Wenn das Differenzsignal keine Amplitudenunterdrückung erleidet, bewirkt die Feststellung des Bildsynchronisiersignals, daß der Bildsynchronisiercode V_Q in serieller Form vom Codegenerator 70 über die UND-Schaltung 7k und die ODER-Schaltung 78 auf die ODER-Schaltung 32 geliefert und von dort in den Pufferspeicher 9 eingeschrieben wird. Wenn das Differenzsignal eine Amplitudenkomprimierung um einen Faktor 3/k erleidet, gelangt der Bildsynchronisiercode V. in der seriellen Form, in v/elcher er vom

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Codegenerator 71 geliefert vrird, durch die UND-Schaltung 75 und die ODER-Schaltungen 78, 32, um in den Bildspeicher 9 eingeschrieben zu werden. Wenn das Differenzsignal eine Amplitudenkomprimierung um einen Faktor 2/i+ erleidet, wird das Bildsynchronisiersignal Vp vom Codegenerator 72 in den Bildspeicher geschrieben, und wenn die Amplitudenkomprimierung einen Faktor 1/4 ausmacht, wird der Bildsynchronisiercode V^ vom Codegenerator 73 in den Pufferspeicher 9 geschrieben·

Es wird nun die Steuerung der Schaltereinrichtung δ beschrieben. Es ist Aufgabe der Schaltereinrichtung 8, den Konverter 36 zur Umwandlung in einen Code mit unterschiedlicher V/ortlänge mit dem Addierer 11 für eine gegebene Zeitdauer zu verbinden, beispielsweise für fünf aufeinanderfolgende horizontale Abtastzeilen während eines Bildes, v/obei die fünf horizontalen Abtastzeilen für aufeinanderfolgende Bilder sequentiell verschoben werden. Zu diesem Zweck wird das Ausgangssignal vom Anschluß 16, das die Feststellung des Bildsynchronisiersignals anzeigt, auf einen Bildzähler 79 gegeben,bei welchem es sich um einen Ringzähler mit einem vollen Zählstand von 105 handelt und dessen Ausgangsanschlüsse mit entsprechenden von mehreren UND-Schaltungen A₁ , A* _QC- verbunden sind. Das Horizontalsynchronisierausgangssignal vom Anschluß 17 wird auf einen Horizontalzähler 80 geführt, bei welchem

609819/08 j 5

-Zk-

es sich um einen Ringzähler mit einem vollen Zählstand handelt, der gleich der Anzahl der horizontalen Abtastzeilen des Videoeingangssignals ist, beispielsweise 525· Der Ausgang eines jeden fünften Ausgangsanschlusses 1, 6, 111 16..ι 525 ist so angeschlossen, daß eine Vielzahl Flipflops FF, bis FF, _Qt- gesetzt und das unmittelbar vorausgehende Flipflop in sequentieller Weise zurückgesetzt wird, Dadurch werden Impulse, die fünf aufeinanderfolgenden horizontalen Abtastzeilen entsprechen und mit der Zeit verschoben werden, von den Flipflops FF^ bis FF^ Q₁- erhalten und auf die UND-Schaltungen A. bis A,_QI- geführt. Das Ausgangssignal von den UND-Schaltungen A, bis A- _Q(- gelangt durch eine ODER-Schaltung 81 und eine weitere ODER-Schaltung 82 und wird auf den Steueranschluß der Schaltereinrichtung 8 geliefert. Demzufolge ist die Schaltungseinrichtung mit dem Addierer 11 während des ersten Bildes während einer der ersten bis fünften horizontalen Abtastzeile entsprechenden Zeitdauer verbunden, während des zweiten Bildes während einer der sechsten bis elften horizontalen Abtastzeile entsprechenden Zeitdauer, und so weiter. Somit verschiebt sich die Zeitdauer, während welcher die Schaltereinrichtung mit dem Addierer 11 verbunden ist, für aufeinanderfolgende Bilder um eine fünf Zeilen entsprechende Zeitdauer. Auf diese Weise wird das Ausgangssignal vom Addierer 11 während eines Bildes für ein gegebenes Zeitintervall als Auffrischungssignal

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? η Λ 7 1 / Π

übertragen.

Das Auffrischungssignal wird auch übertragen, wenn der gespeicherte Inhalt im Pufferspeicher 9 beträchtlich verringert ist und dadurch eine Unterbelegung dieses Speichers verursacht wird. Genau gesagt, wird der Zählstand im Zähler 53 der Steuerschaltung 12 im Komparator 67 mit dem in der Schwellenwertschaltung 68 vorgegebenen Schwellenwert verglichen und das Ausgangssignal des !Comparators 67 wird über eine Negationsschaltung 8^ auf den Setzanschluß eines Flipflop 85 und außerdem direkt, das heißt ohne durch eine Negationsschaltung zu gelangen, auf dessen Rücksetzanschluß gegeben. Wenn der im Pufferspeicher 9 gespeicherte Inhalt unter den in der Schwellenwertschaltung 68 vorgegebenen Schwellenwert, beispielsweise 20.000 Bits, verringert wird, wird das Flipflop 85 gesetzt und sein Ausgangssignal wird über eine ODER-Schaltung 82 auf den Steueranschluß der Schaltereinrichtung

wenn

8 geführt. Mit anderen Worten,/derAm Pufferspeicher 9 gespeicherte Inhalt auf einen V/ert unter 20.000 Bits reduziert wird, wird das Ausgan,5ssignal des Addierers 11 auf .den Konverter zur Umwandlung in einen Code mit unterschiedlicherWortlänge gegeben, um das Auffrischungssignal zu übertragen. Wenn der im Pufferspeicher 9 gespeicherte Inhalt auf einen Wert oberhalb 20.000 Bits ansteigt, v/ird das Flipflop 85 zurückgesetzt, wodurch die Schaltereinrichtung 8 v/ieder mit dem Codierer 7 verbunden v/ird.

— 26 6098 1 9/08 3 b

ORIGINAL INSPECTED

? !S A 7 I ? Γ)

Wenn das Auffrischungssignal übertragen wird, ist es erforderlich, dieses direkt in den empfangsseitig angeordneten Bildspeicher einzuschreiben ohne dieses einem aus dem Bildspeicher ausgelesenen Code hinzu zu addieren. Somit ist es erforderlich, die Übertragung des Auffrischungssignals an die Empfangsseite zu signalisieren. Zu diesem Zweck ist ein Horizontalsynchronisiercodegenerator 87 vorgesehen, der die Übertragung des Differenzsignals oder des Ausgangssignals des Codierers ? anzeigt, sowie ein Horizontalsynchronisiercodegenerator 88, der die übertragung des Auffrischungssignals oder des Ausgangssignals des Addierers 11 anzeigt. Die Ausgangssignale dieser Codegeneratoren 87» 88 v/erden auf UND-Schaltungen 89 bzw. 90 gegeben, die außerdem das Ausgangssignal vom Anschluß 17 empfangen, das die Feststellung eines Horizontalsynqhronisiersignals anzeigt. Zusätzlich wird das Ausgangssignal der ODER-Schaltung 82 oder das Steuersignal für die Schaltereinrichtung 8 auf die UND-Schaltung 90 geführt, während dessen negiertes Signal auf die UND-Schaltung Ö9 gegeben wird. Wenn die Schaltereinrichtung 8 mit dem Codierer 7 verbunden ist, gelangt deshalb der in serieller Form vorliegende Horizontalsynchronisiercode H^, der vom Codegenerator 87 geliefert v/ird, durch die UND-Schaltung 89 und die ODER-Schaltung 32, um bei jeder Feststellung des Horizontalsynchronisiersignals in den Pufferspeicher eingeschrieben zu werden. Wenn die Schaltereinrichtung 8

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" ^2?" ? fi A 7 i ? η

mit dem Addierer 11 verbunden ist, gelangt der in serieller Form vorliegende Horizontalsynchronisiercode H~, der vom Codegenerator 88 geliefert wird, durch die UND-Schaltung und die ODER-Schaltung 32, um bei jeder Feststellung des Horizontalsynchronisiersignals in den Pufferspeicher 9 eingeschrieben zu werden. Immer wenn die Steuercode, wie das Adressensignal, der Bildsynchronisiercode, der Horizontalsynchronisiercode oder dergleichen, auf die ODER-Schaltung 32 gegeben werden, wird verhindert, daß das Ausgangssignal des Konverters 36 zur Umwandlung in einen Code mit unterschiedlicher Wortlänge durch die UND-Schaltung 37 gelangt. Wenn dies auch nicht dargestellt ist, so wird die Gesamtschaltung natürlich durch einen Takt gesteuert, der von einem Grundtaktgenerator stammt.

In Fig. 3 ist eine Anordnung beschrieben, die auf der Empfangsseite verwendet wird. Das Digitalsignal mit gleichmäßiger Bitrate, das über den übertragungsweg empfangen worden ist, wird auf einen Eingangsanschluß 100 gegeben und von dort auf einen für variable Wortlänge geeigneten Decodierer 101, einen Steuersignaldetektor 102 und einen Horizontalsynchronisiercodedetektor 103. Der für variable Wortlänge geeignete Decodierer 101 funktioniert entgegengesetzt wie der Konverter 36 zur Umwandlung in einen Code mit unterschiedlicher Wortlänge, der in Fig. 2 gezeigt ist und auf der Sendeseite ange-

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-²⁸ - / h 4 7 ί ? η

ordnet ist. Das Ausgangssignal des Decodierers 101 wird auf mehrere UND-Schaltungen 10Jf bis 109 geführt. Der Detektor 102 dient als Detektor für ein Steuersignal, wie das Adressensignal, den Synchronisiercode oder dergleichen, und immer wenn ein Steuersignal festgestellt ist, wird eine UND-Schaltung 10/+ freigegeben, um das im Ausgangssignal vom Decodierer 101 enthaltene Steuersignal durch die UND-Schaltung 10/+ und eine ODER-Schaltung 110 hindurchzulassen, so daß dieses Signal in einen Pufferspeicher 111 eingeschrieben werden kann. Wenn der Detektor 103 den Horiztonalsynchronisiercode E. feststellt, der dann erzeugt wird, wenn das codierte Ausgangssignal für das kennzeichnende Differenzsignal übertragen worden ist, nimmt ein Anschluß 103 einen Η-Wert (hohes Potential) an. Wenn dagegen der die Übertragung des Auffrischungssignals anzeigende Horizontalsynchronisiercode H festgestellt worden ist, nimmt ein Anschluß 11Zf einen H-Pegel an. Wenn H₂ festgestellt ist, wird ein Flipflop 116 gesetzt, dessen Ausgangssignal auf eine UND-Schaltung 105 und dessen negiertes Signal, auf die UND-Schaltungen 106 bis 109 geführt wird. Während des Empfangs des Auffrischungssignals wird somit lediglich die Schaltung IO5 aus der Gruppe der UND-Schaltungen IO5 bis IO9 freigegeben, um das Ausgangssignal des Decodierers 101 passieren zu lassen, das über eine ODER-Schaltung 117, eine UND-Schaltung 118

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" ²⁹" ? h /■ 7 ρ η

und eine ODER-Schaltung T10 zum Pufferspeicher 111 gelangt, um dort eingeschrieben zu werden.

Der am Eingangsanschluß 100 empfangene Code wird außerdem auf einen Bildsynchronisiercodedetektor 119 geleitet. Wenn der Bildsynchronisiercode V_n festgestellt wird, was anzeigt, daß auf der Senderseite keine Anplitudenunterdrückung oder-Kompression des Differenzsignals vorgenommen worden ist, nimmt ein Anschluß 130 einen H-Pegel ein. Wenn die Bildsynchronisiercode V- , V^ und V^ festgestellt werden, was einer Amplitudenkomprimierung um einen Faktor 3A-» 2/if bzw. 1A- entspricht, wird ein H-Pegel-Ausgangssignal an Anschlüssen 131» 132 bzw. 133 erzeugt. Das Ausgangssignal an den Anschlüssen 130 bis 133 wird auf den Setzanschluß eines Flipflops aus einer Gruppe Flipflops 13^· t>is 137 und außerdem auf den Rücksetzanschluß aller anderen Flipflops gegeben. Wenn beispielsweise der Anschluß 130 einen Η-Pegel annimmt, wird das Flipflop 13^ gesetzt, während alle anderen Flipflops 135 his 137 zurückgesetzt werden. Das Setzausgangssignal der Flipflops \~5k bis 137 wird auf eine Gruppe von UND-Schaltungen 138, 139, 1^0 bzw. 1/fl geführt.

Das Ausgangssignal der UND-Schaltungen 107 bis 109 wird auf eine Gruppe digitaler Multiplizierer 120, 121 bzw.

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~³⁰" ? fi h'/1 ? η

122 gegeben, die dieses Ausgangssignal mit einem Koeffizienten 1/k bis 1/k~ multiplizieren. Diese Koeffizienten werden in entsprechenden Koeffizientenschaltungen 123 125 gebildet. Die in den Koeffizientenschaltungen 123 125 gebildeten Koeffizientenwerte stellen den Reziprok-Wert derjenigen Koeffizientenwerte dar, die in den Koeffizientenschaltungen 23 bis 25 des auf der Sendeseite angeordneten Größeneinstellers 5 gebildet werden. Die Ausgangssignale dieser Multiplizierer 120 bis 122 v/erden auf UND-Schaltungen 139, 1^0 bzw. 1 ZfI gegeben. Eine UND-Schaltung 13S empfängt das Ausgangssignal von der UND-Schaltung 106. Die Ausgangssignale von den UND-Schaltungen 138 bis Tif 1 gelangen durch die ODER-Schaltung 117, die UND-Schaltung 118 und die ODER-Schaltung 110, um im Pufferspeicher 111 eingeschrieben zu v/erden. Wenn der Bildsynchronisiercode V₀ empfangen worden ist,passiert demzufolge das Ausgangssignal des Decodierers 101 die UND-Schaltung 106, so daß es keiner Amplitudensteuerung unterzogen wird, und gelangt dann durch die UND-Schaltung 138, um anschließend im Pufferspeicher 111 eingeschrieben zu werden. V/enn der Detektor 119 den Bildsynchronisiercode V₁ feststellt, wird die UND-Schaltung 139 freigegeben, so daß das Ausgangssignal des Decodierers 101 im Multiplizierer mit einem Faktor 1/k. multipliziert wird. Folglich wird dieses Ausgangssignal um einen Falttor expandiert, der der

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- 31 - 7 Fi 4 7 I ? Γ)

sendeseitig durchgeführten Amplitudenunterdrückung oder Amplidutenkompression entspricht, bevor es in den Pufferspeicher 111 eingeschrieben wird. Wenn das Steuersignal von der UITD-Schaltung 1Oi+ zum Einschreiben in den Pufferspeicher 111 ausgegeben wird, wird die UIID-Schaltung 118 gesperrt, um zu verhindern, daß das Ausgangssignal des Decodierers 101 zum Pufferspeicher 111 gelangt.

Die im Pufferspeicher 111 gespeicherten Daten v/erden einem Serien-Parallel-V/andler 150 in derjenigen Reihenfolge zugeführt, in welcher sie in den Speicher 111 eingeschrieben werden. Ein Taktgenerator 151 wird vom Pufferspeicher 111 getrieben und der dadurch erzeugte Takt wird auf einen Synchronisiersignalgenerator 152 gegeben, der ein Bildsynchronisiersignal und ein Horizontalsynchronisiersignal erzeugt, die dann auf einen Synchronisiercodegenerator 1 53 gegeben werden, der einen Horizontalsynchronisiercode Hp erzeugt, der an einen Komparator 160 geliefert wird. Die Kombination von Bildsynchronisiersignal und Horizontalsynchronisiersignal wird außerdem auf einen Adressengenerator 157 gegeben, der der Reihe nach denselben Adressencode erzeugt, wie er senderseitig von dem in Fig« E gezeigten Adressengenerator 18 erzeugt worden ist, und der erzeugte Adressencode wird einem Komparator 161 zugeführt. Die Komparatoren 160 und 161 empfangen außerdem das Ausgangssignal vom Serien-Parallel-V/andler I50.

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"³²" ■ ? s 4 ν 17η

Wenn in Komparator 161 Übereinstimmung festgestellt wird, schaltet dessen Ausgangssignal eine Schaltereinrichtung 165 auf Durchlaß, wodurch der diesem speziellen Adressencode folgende Differenzcode vom Wandler 150 auf einen Addierer 166 gelangt. Ein von einem Bildspeicher 167 ausgelesener Code wird ebenfalls auf den Addierer 166 geführt, und das Summensignal gelangt durch eine Schaltreinrichtung 168 und wird in den Bildspeicher 167 eingeschrieben. Der in den Speicher 167 eingeschriebene Code wird von dort ein Bild später ausgelesen.

Während derjenigen Zeit, während welcher ein Adressencode in den Serien-Parallel-Wandler 150 eingegeben wird, tritt ein wiederholter Umlauf dadurch auf, daß der Inhalt des Bildspeichers 167 ausgelesen wird, durch den Addierer 166 gelangt und wieder in den Bildspeicher 167 eingelesen wird. Der vom Bildspeicher 167 ausgelesene Code wird außerdem zur Umwandlung in ein Analogsignal auf einen D-AWandler 169 gegeben, so daß an einem Ausgangsanschluß 170 wieder ein Videosignal hergestellt wird. Wenn sich ein Teil des übertragenen Videosignals ändert, wird diese Änderung in der zuvor beschriebenen Weise codiert und zusammen mit dem zugehörigen Adressencode übertragen. Der Adressencode wird mit Hilfe des Serien-Parallel-Wandlers 150 auf der Empfangsseite festgestellt, und die codierte Änderung gelangt vom Wandler 150 zum Addierer 166, so daß

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-33- ?S/,7 1?n

eine Korrektur des aus dem Bildspeicher 167 ausgelesenen Codes vorgenommen wird.

Wenn andererseits vom Komparator 160 eine Übereinstimmung festgestellt wird, was die Übertragung des Auffrisehungssignals anzeigt, treibt das Ausgangssignal des Komparators 160 eine Schaltung 172, deren Ausgangssignal die Schaltereinrichtung 168 für eine Horizontalperiode auf den Ausgang des Serien-Parallel-Wandlers 150 schaltet, wodurch der Code vom Pufferspeicher 111 während einer Horizontalperiode durch den Wandler 1 50 gelangt und in den Bildspeicher 167 eingeschrieben wird. Auf diese V/eise wird das Auffrischungssignal direkt in den Bildspeicher 167 eingeschrieben, um dessen Inhalt zu erneuern.

Es ist zuvor erwähnt worden, daß der zweite Größeneinsteller 35 auf der Sende sei te (Fig. 2) Y/eggelassen werden kann.

In diesem Fall wird eine entsprechende Änderung auf

die der Empfangsseite dadurch vorgenommen, daß die/Änderung des Bildsynchronisiercodes feststellende Schaltung 119, die Flipflops 13If bis 137, die UND-Schaltungen 107 bis 109 und 138 bis IZfI, die Multiplizierer 120 bis 122 und die Koeffizientenschaltungen 123 bis 125 entfernt werden. Auf diese Weise wird das Ausgangssignal von den UND-Schaltungen 105 und 106 direkt auf die ODER-Schaltung 117 gegeben. Wenn der Konverter 36 zur Umwandlung in einen

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Code mit unterschiedlicher V/ortlänge nicht verwendet wird, wird der für variable Wortlänge geeignete Decodierer 101 entfernt. Gemäß vorausgehender Beschreibung ist die Größe des Differenzsignals über vier Bereiche gesteuert worden. Die Anzahl solcher Bereiche kann jedoch geändert werden. Außerdem können die Schwellenwertschaltung 6 und der Codierer 7, die als getrennte Komponenten dargestellt worden sind, auf einem einzigen Baustein miteinander vereint werden.

Aus der vorausgehenden Beschreibung ist ersichtlich, daß das erfindungsgemäße Bild-zu-Bild-Vergleich-Codiersystem einen überlauf des Pufferspeichers 9 dadurch verhindert, daß die Größe des Differenzsignals entsprechend der Belegung des Pufferspeichers 9 gesteuert wird, so daß die Wahrscheinlichkeit einer wesentlichen Qualitätsverschlechterung des gespeicherben Bildes ausgeschlossen wird. Bei einem experimentiellen Beispiel ist die Bild-zu-Bild-Vergleich-Codierung angewendet worden auf ein Videosignal in einem Fernsehsystem mit einer Nennfrequenzbandbreite von if MHz, wobei eine Person während der Bilder O bis 7 ruhig sitzen blieb, während der Bilder 70 bis 90 ihr Gesicht zur'Fernsehkamera hin bewegte, während der Bilder 90 bis 1IfO aufstand und wegging und während der .Bilder 1 if0 bis 200 zurückkam (Figo if). Der Schwellenwert der Schwellenwertschaltung wurde in Abhängigkeit von dem Be-

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? κ /, ν ι ? η

legungsgrad des Pufferspeichers gesteuert. Der in diesem Speicher gespeicherte Inhalt ist in Fig. if B dargestellt, welche zeigt, daß während einer raschen Änderung im aufzunehmenden Bild Überläufe oder Kapazitätsüberschreitungen des Pufferspeichers auftraten, dessen Kapazität 200 k Bits betrug. Wenn man dagegen die Erfindung anwendet und das Differenzsignal mit einem Faktor 3/k steuert, wenn der im Pufferspeicher gespeicherte Inhalt 50 k Bits überschreitet, mit einem Faktor 2Af-, wenn der gespeicherte Inhalt . 110 k Bits überschreitet und mit einem Faktor 1/if, wenn der gespeicherte Inhalt 170 k Bits übersteigt, ergibt sich das in Fig. if C gezeigte Ergebnis, aus welchem man ersehen kann, daß kein Überlauf auftritt. Dies beweist die ausgezeichnete Leistungsfälligkeit des erfindungsgemäßen Systems. Bei diesem Experiment wurde der in Fig. 2 gezeigte zweite Größenehsteller 35 weggelassen.

Wenn eine Umschaltung nach herkömmlicher Arbeitsweise verwendet wird, das heißt, eine Umschaltung auf einen Unterabtastwertmoden oder einen Wechselzeilenmoden, um den Überlauf noch stärker zu verhindern, ist der Anteil, welchen diese Moden im Verhältnis zur Gesamtwirkung bilden, gegenüber dem herkömmlichen System verringert, so daß man eine hohe Bildqualität erreicht. Außerdem tritt die Verschlechterung der Fähigkeit, einer raschen Änderung im aufzunehmenden Bild zu folgen, nicht stufenweise auf

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7 1 7 Π

sondern sie erscheint als ein Verschwimmen des Bildes, so daß die visuell wahrnehmbare Verschlechterung vermindert ist. Da zur Auffrischung des empfangsseitigen Bildspeichers 167 das jenige Auffrischungssignal verwendet wird, welches durch den Codierer 7 und dergleichen erzeugte Quantisierungsfehler in seiner Information enthält, wird zwischen den aufgefrischten Bereichen und den nicht aufgefrischten Bereichen im wesentlichen die gleiche Bildqualität aufrecht erhalten, so daß das Auftreten eines quer über das Bild verlaufenden Streifens vermieden wird.

«U9819/0835

Claims (1)

1. BLUMBACH · WESER . BERGEN · KRAMER

   ZWIRNER . HIRSCH ,

   PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

   33»

   Postadresse München: Patentconsult 8 München 60 Radeckestraße 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237

   75/8732

   Patentansprü ehe

   J Bild-zu-Bild-Vergleich-Kodiersystem mit einem Subtrahierer zur Erzeugung eines Differenzsignals entsprechend der Differenz zwischen einem Eingangssignal und einem Ausgangssignal eines Bildspeichers, mit einem das Differenzsignal quantisierenden Codierer zur Erzeugung eines codierten Ausgangssignals, mit einem Pufferspeicher, in welchen das codierte Ausgangssignal geschrieben wird, wobei der Codierer außerdem ein Pegelwertdarstellungssignal erzeugt, das die Größe seines codierten Ausgangssignals angibt, und der Inhalt des Pufferspeichers mit gleichförmiger Geschwindigkeit ausgelesen wird, und mit einem Addierer zur Bildung der Summe aus Pegelwertdarstellungssignal und Bildspeicheraus gangssignal, wobei das Summensignal in den Bildspeicher eingeschrieben und von dort ein Bild später ausgelesen wird, gekennzeichnet durch einen zwischen den Subtrahierer (3) und Codierer (7)

   München: Kramer · Dr.Weser · Hirsch — Wiesbaden: Blumbach · Dr. Bergen · Zwirner

   6(J98 19/0835

   geschalteten Größeneinsteller (5) zur Steuerung der Größe des Differenzsignals und eine den Belegungsgrad des Bildspeichers (Zj.) überwachende Steuerschaltung (12) zur Steuerung des Größeneinstellers (5) in Abhängigkeit vom festgestellten Belegungsgrad.

   2. Codiersystem nach Anspruch 1, gekennzeichnet durch eine zwischen den Codierer (7) und den Pufferspeicher (9) geschaltete Schaltereinrichtung (8), mit welcher der Eingang des Pufferspeichers an den Ausgang des Addierers (11) anschließbar ist, und eine Steuervorrichtung zum periodischen Steuern der Schaltereinrichtung.

   3· Codiersystem nach Anspruch 1 oder 2, dadurch gekennzei chne t, daß zv/ischen den Codierer (?) und den Pufferspeicher (9) ein Konverter (36) zur Umwandlung in einen Code mit unterschiedlicher V/ortlänge geschaltffc ist, mit dem eine Codeumwandlung entsprechend einer vorbestimmten Regel durchführbar ist.

   if. Codiersystem nach Anspruch 3, gekennzeichnet durch eine zv/ischen den Codierer (7) und den Konverter zur Umwandlung in einen Code mit unterschiedlicher Wortlänge (36) geschaltete Schaltereinrichtung (8), mit der der Eingang des Pufferspeichers (9) an den Ausgang des Addierers (11) anschließbar ist, und eine Steuervor

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   ORIGINAL fMSPSCTED - 3 -

   2547170

   richtung zum periodischen Steuern der Schaltereinrichtung.

   5. Codiersystem nach einem der Ansprüche 1 bis ij-, gekennzeichnet durch einen zwischen den Codierer (7) und den Addierer (11) geschalteten zweiten Größeneinsteller (35) zur Steuerung der Größe in der gegenüber dem ersten Größeneinsteller (5) entgegengesetzten Richtung·

   6· Codiersystem nach Anspruch 5, gekennzeichnet durch einen Codegenerator (73) zur Erzeugung eines Codes, der den gesteuerten Zustand des zweiten Größeneinstellers (35) angibt und an den Pufferspeicher (9) weitergibt.

   7. Codiersystem nach Anspruch 6, gekennzeichnet durch eine Detektorschaltung zur Gewinnung des den gesteuerten Zustand des Größeneinstellers anzeigenden Codes aus dem gesendeten und empfangenen Code, eine Steuereinrichtung zur Steuerung der Größe des empfangenen Codes in Abhängigkeit vom gewonnenen Code und in einer gegenüber der Steuerung durch den eisten Größeneinsteller entgegengesetzten Richtung, und eine Addiereinrichtung, mit welcher der Steuercode und das Bildspeicherausgangssignal addiert und dann in ein digitales Videosignal decodiert v/erden.

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   8. Codiersystem nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß zwischen den Größeneinsteller (5) und den Codierer (7) eine Schwellenwertschaltung (6) geschaltet ist, mit welcher ein einen gegebenen Pegelwert übersteigender Teil des Ausgangssignals des Größeneinstellers als kennzeichnendes Differenzsignal auf den Codierer führbar ist.

   9. Codiersystem nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Größeneinsteller eine Vielzahl Komprimierungseinrichtungen zur Komprimierung des Differenzsignals mit einem gegebenen Faktor aufweist, wobei der Faktor einer Komprimierungseinrichtung von dem einer jeden anderen Komprimierungseinrichtung verschieden ist, sowie eine Auswahleinrichtung zur Auswahl eines Ausgangssignals von einer dieser Komprimierungseinrichtungen, und daß die Steuerschaltung eine Detektoreinrichtung zur Feststellung der Bildspeicherbelegung aufweist, die mehrere Belegungsgrade zu unterscheiden vermag, sowie eine auf die Detektoreinrichtung ansprechende Einrichtung zur Erzeugung eines die Auswahleinrichtung steuernden Signals.

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