DE2609698A1 - Elektronischer rechner - Google Patents

Description

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1 BERLIN-DAHLEM 33 · PODBIELSKIALLEE 68 8 MÜNCHEN 22 . WlDENMAYERSTRASSE 49

Ing. C. Olivetti & C._# S.p.A. ^BERLIN:

25 885 MÜNCHEN: DIPL.-ING. HANS-H. WEY

Berlin, den 5. März 1976

Elektronischer Rechner

Die Erfindung bezieht sich auf einen elektronischen Rechner, der in der Lage ist, Dateriblöcke (Aufzeichnungen) zwischen dem Arbeitsspeicher des Rechners und einer peripheren Einheit auszutauschen, die die Funktionen eines externen Speichers mit hoher Kapazität, wie beispielsweise einer Magnetplattenoder -trommeleinheit, durchführt.

Insbesondere betrifft die Erfindung einen solchen Rechner mit einem Arbeitsspeicher, der Instruktionen und Daten enthalten kann, einer Zentraleinheit, die die im Arbeitsspeicher aufgezeichneten Instruktionen ausführen kann, wenigstens einer peripheren Einheit, die Informationen auf einen Aufzeichnungsträger schreiben und lesen kann, und einer Steuereinheit, die Sätze von Informatianszeichen von vorbestiramter Länge zwischen dem Arbeitsspeicher und der peripheren Einheit austauschen kann.

Es ist eine Anordnung zum Übertragen von Datenblöcken auf den (oder von dem) Arbeitsspeicher bekannt, die auf der Unterbrechung des gerade ausgeführten Programms beruht. Im allgemeinen wird dies "unmittelbare Mehrfachsteuerung" (DMC) genannt,

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Diese Anordnung macht von einem Steuerprogramm und einer Steuerschaltung Gebrauch, die Daten aus dem externen Speicher auf den Arbeitsspeicher übertragen können. Die Zentraleinheit hat die Aufgabe, die Übertragung einzuleiten, indem sie dem DMC-Programm die Anfangs- und die Schlußadresse des zu übertragenden Datenblocks anzeigt. Die DMC unterbricht die Arbeit des laufenden Programms üblicherweise für vier Maschinenzyklen, wann immer die periphere Einheit zur Datenübertragung bereit ist. Am Ende der Übertragung jedes einzelnen Worts nimmt die Zentraleinheit die Ausführung des unterbrochenen Programms wieder auf. Wenn die Übertragung des ganzen Datenblocks erledigt worden ist, sorgt ein geeignetes Signal dafür, daß die DMC die Zentraleinheit nicht weiter unterbricht.

Der Nachteil dieses Systems ist hauptsächlich auf die Langsamkeit der Übertragung zurückzuführen insoweit, als bei jeder Unterbrechung ein einziges Wort übertragen wird, während vier Maschinenzyklen ausgeführt werden. Außerdem wird während dieser vier Zyklen die Übertragung der Zentraleinheit überlassen, die deshalb das gerade ausgeführte Programm wesentlich verzögert.

Daher ist es die Aufgabe der Erfindung, eine Anordnung zu erhalten, die die Operation der Zentraleinheit nur einmal unterbrechen kann, um die Übertragung eines ganzen Datenblocks auf den oder von dem Speicher zu bewirken und die Zentraleinheit während der Übertragung des ganzen Blocks nicht voll zu belegen.

Gemäß der vorliegenden Erfindung wird diese Aufgabe bei einem elektronischen Rechner mit einem Arbeitsspeicher, der Instruktionen und Daten enthalten kann, einer Zentraleinheit, die die

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im Arbeitsspeicher aufgezeichneten Instruktionen ausführen kann, einer peripheren Einheit, die Informationen auf einen Aufzeichnungsträger schreiben und lesen kann, und einer Steuereinheit, die Sätze von Informationszeichen von vorbestimmter Länge zwischen dem Arbeitsspeicher und der peripherer Einheit austauschen kann, gelöst durch eine Schalteinrichtung, die den Austausch des ersten Zeichens jedes Satzes über die Zentraleinheit und der verbleibenden Zeichen des Satzes unmittelbar zwischen der peripheren Einheit und dem Arbeitsspeicher befehligen kann.

Weitere Ausbildungen der Erfindung sind in den Unteransprüchen angegeben.

Einzelheiten und Vorteile der Erfindung sind anhand eines in der Zeichnung dargestellten Ausführungsbeispiels nachstehend näher beschrieben. Es zeigen:

Fig. 1 ein Blockdiagramm eines die Erfindung verkörpernden Rechners;

Fig. 2A, 2B, 2C das Adressenregister und das Register der Daten, die die Eingabe des Speichers darstellen;

Fig. 3 die Steuerschaltungen für die Handhabung der Datenübertragung vom Speicher zu der peripheren Einheit oder umgekehrt;

Fig. 4 die Steuerschaltungen, die für die periphere Einheit von Bedeutung sind;

Fig. 5 ein Flußdiagramm des Mikroprogramms, welches die Datenübertragung vom Speicher zu der peripheren Einheit oder umgekehrt handhabt;

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Fig. 6 ein Zeitdiagrarrtm der Signale, die bei der übertragung vom Speicher zu der peripheren Einheit betroffen sind;

Fig. 7 ein Zeitdiagramm der Signale, die bei der Übertragung von der peripheren Einheit zum Speicher betroffen sind; und

Fig. 8 ein Zeitdiagramm, welches sich auf die Zeit bezieht, die die verschiedenen Teile des Rechners aufbringen zum Wechsel der Datenblöcke zwischen dem Speicher und der peripheren Einheit oder umgekehrt.

Die Funktionsblöcke eines Rechners, der die Anordnung gemäß der Erfindung verwendet, werden jetzt anhand der Fig. 1 beschrieben. Dieser Rechner umfaßt:

Eine Zentraleinheit oder CPU 1, die die in einem Arbeitsspeicher oder RAM 4 aufgezeichneten Instruktionen unter Verwendung der an sich bekannten Technik des Mikroprogrammierens ausführen kann, d.h. jede Instruktion des auszuführenden Programms wird von einem Satz Mikroinstruktionen durchgeführt, die aus einem Nur-Lese-Speicher 30a gelesen werden; einer Kanallogik 2, der die zur Steuerung des Datenaustausches zwischen der CPU 1 und einer Gruppe von peripheren Einheiten notwendigen Schaltungen enthält; ein logisches Schnittstellennetzwerk 10, um die Übertragung der Datenblöcke zwischen dem RAM 4 und einer logischen Steuereinheit 13 zu handhaben. Die logische Steuereinheit 13, ist ihrerseits mit einer peripheren Magnetplatteneinheit 14 verbunden, an die sie die mit dem RAM 4 auszutauschenden Daten liefert bzw. aus der sie diese Daten entnimmt. Die Arbeitsweise der Zentral-

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einheit 1 und der Kanallogik 2 werden nicht beschrieben, weil sie schon in der DT-OS 20 59 319 beschrieben sind.

Der RAM 4 ist ein beliebiger Lese-z^Schreib-Speicher mit wahlfreiem Zugriff irgendeines bekannten Typs wie z.B. ein MOS oder Magnetkernspeicher. Dieser Speicher wird von einem 16-Bit Register MAR-6 adressiert, der mit einem Selektor 9 verbunden ist. Der Selektor 9 speist auch eine Datenübertragungssteuerexnheit 8, die seinerseits ein Schnittstellenregister MIR-7 des Speichers verbindet, der die Daten, die die Eingabe des RAM 4 darstellen enthalten kann. Der Selektor 9 ist über einen Kanal 17 mit einem Schaltnetzwerk 3 verbunden, das einen Teil der CPU I darstellt. Die Schalteinheit 3 wird durch die von dem R0M-30a erzeugten Befehle in Erwiderung des Funktionscodes gesteuert, der in das Instruktionsregister 30 eingespeichert ist. Die Funktion des Selektors dient zum Bestimmen, ob Bytes aus der CPU 1 als Daten behandelt werden, die zu speichern sind (über MIR-7), oder als Adressen, die in das MAR 6 einzuschreiben sind. Die Datenübertragungssteuereinheit 8 ist außerdem über einen Datenkanal 15 mit der logischen Steuereinheit 13 verbunden. Die Datenübertragungseinheit ist ein Datenübertragungsschalter, der als Quelle, der im RAM 4 zu schreibenden Daten entweder die logische Steuereinheit 13 oder die CPU 1 (über den Selektor 9) auswählt.

Das Schaltnetzwerk 3 ist über einen Kanal 18 mit einem Register MDR-5 für die aus dem RAM 4 gelesenen Daten verbunden. Das Register MDR-5 ist über einen Kanal 19 mit einem Instruktionsregister (IR) 30 verbunden, das

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einen Teil der CPU 1 bildet und mit dem ROM 30a verbunden ist, der die Maschinenbefehle ausgibt. Das Netzwerk 3 ist mit den peripheren Einheiten 11 und mit der logischen Steuereinheit 13 über einen Kanal 20 verbunden, der die Ausgabedaten übermittelt. Ein Kanal 21 verbindet die peripheren Einheiten 11 und die logische Steuereinheit 13 mit dem Netzwerk 3, um die in die CPU I eingespeisten Daten in dieses Netzwerk einzuführen. Es sei erwähnt, daß die von den Kanälen 21 und 20 getragenen Daten passend von der Kanallogik 2 während des Dialogs mit den peripheren Einheiten 11 und der logischen Steuereinheit 13 verarbeitet werden. Die Kanäle 24 und 26 verbinden die peripheren Einheiten 11 bzw. die logische Steuereinheit 13 um die Befehle von dem und für die Kanallogik 2 zu übermitteln. Ein Kanal 23 verbindet das logische Schnittstellennetzwerk 10 mit dem RAM 4, um die Befehle zu übermitteln, die sich auf den Austausch von Daten zwischen der Platteneinheit 14 und dem RAM 4 beziehen. Ein Kanal 31 verbindet das logische Schnittstellennetzwerk 10 mit den Registern MDR-5, MIR-7 und MAR-6, um die Signale zu übertragen, die die Daten bzw. die Adressen bereitstellen. Ein Kanal 16 verbindet das logische Schnittstellennetzwerk mit der CPU 1, um die Befehle zu empfangen und zu übermitteln, die zu Einschalt-, Zeitfolge- und Sperroperationen gehören. Ein Kanal 25 verbindet das logische Schnittstellennetzwerk mit der logischen Steuereinheit 13 zum Austausch der Signale, die sich auf den direkten Zugriff zum RAM 4 beziehen.

Schließlich ist die logische Steuereinheit 13 mit der Platteneinheit 14 über eine Zuleitung 27 verbunden, die die Daten die reihenweise aus der Magnetplatte gelesen werden, übermitteln kann, während eine Zuleitung 28 die Signale übermittelt, die auf die Platte zu schreiben sind. Schließlich überträgt ein Kanal 29 die Steuersignale, die zwischen der

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logischen Steuereinheit 13 und der Platteneinheit 14 ausgetauscht werden.

Das Speicheradressierregister MAR-6 soll nun anhand von Fig. 2A beschrieben werden. Dieses Register ist von vier 4-Bit Binärzählern 6A bis 6D gebildet. Die Eingänge der Zähler 6A bis 6D werden durch die Leitungen NOOON bis N003N, N004N bis N007N, N008N bis NOlIN bzw. N012N bis N015N gebildet, welche den Kanal 17 bilden, während die Ausgänge ICOON bis ICO3N, ICO4N bis IC07N, IC08N bis IClIN bzw. IC12N bis IC15N sind, welche den Kanal 22 bilden. Die Zeitfolgeeingabe wird durch eine Leitung 32 gebildet, welche das Signal MAlNO trägt, das von dem logischen Schnittstellennetzwerk Io koinint, während eine in dem Kanal 31 enthaltene Leitung das Signal TC08N trägt, das die laufende, im Register gespeicherte Adresse um Eins erhöhen kann. Verbindungen 33 übertragen die Überträge zwischen den vier Zählern. Jede Adresse kann in das Register MAR-6 an den Eingängen NOOON bis N015N eingedrückt werden, oder Adressen können reihenweise abgezählt werden durch Anwendung der Erhöhungseingabe TC08N.

Fig. 2B zeigt die Datenübertragungssteuereinheit 8 und das Register MIR—7 für die Daten, die die Speichereingabe darstellen. Das Register JMIR-7 wird von zwei 4-Bit Verriegelungsregistern 7A und 7B, gebildet, deren Eingaben die Signale NIOOO bis NI030 bzw. NI040 bis NIO70 sind, wobei diese Eingaben den Kanal 33 (Fig. 1) bilden, deren zugehörigen Ausgaben die Signale DIOOO bis DI030 und DI040 bis DI070 sind, die den Kanal 34 darstellen. Das Signal, das das Schreiben auslöst, wird durch das auf der Leitung 40 vorhandene und vom logischen Schnittstellennetzwerk 10 kommende Signal MADlN gebildet. Die Datenübertragungssteuer-

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einheit 8 wird aus acht Schaltungen 8A bis 8H gebildet, deren Logik-Diagramm in Fig. 2C wiedergegeben ist. Jede dieser Schaltungen wird von zwei UND-Elementen 37 und 38 gebildet, deren Ausgänge mit einem ODER-Element 39 verbunden sind. Das UND-Element 37 hat als Eingabendas zugehörige Signal NOO bis N, welches von der CPU 1 über den Kanal 17 kommt, und ein Signal ACDlO, welches von dem logischen Schnittstellennetzwerk 10 kommt. Das UND-Element 38 hat als Eingaben das zugehörige Signal AIO bis N, welches von der logischen Steuereinheit 13 kommt und den Zugriff zum Speicher unmittelbar von der Platteneinheit darstellt, und das Signal ACDlN. Die Ausgaben NIOOO bis NI070 der ODER-Elemente 39A bis 39H bilden die acht Eingaben des Schnittstellenregisters MIR-7. Das Ergebnis davon ist, daß, wenn das Signal ACDlO=I ist, das Byte (das von der CPU 1 kommt), welches auf dem Kanal 17 (NOOON bis N007N) vorhanden ist, im MIR-7 aufgezeichnet wird, während, wenn ACDlO=O ist (daher ACDlN=I), das Byte, welches auf dem Kanal 15 (AIOON bis AI07N) vorhanden ist und von der logischen Steuereinheit 33 kommt, aufgezeichnet wird.

Das logische Netzwerk 10, welches den Austausch von Zeichenblöcken zwischen dem RAM 4 und der logischen Steuereinheit 13 handhabt, wird nun anhand der Fig. 3 beschrieben. Dieses Netzwerk wird von einem Oszillator 41 gebildet, welcher ein Signal CLOCO erzeugt, das an die Zeitfolgeeingabe von Flip-Flops 43 bis 46 angelegt ist; ein Zeitfolgeregler 42 erzeugt acht Zeitfolgesignale TOOOO bis T0070, von denen jedes mit Bezug auf das vorhergehende verzögert wird um eine Zeit die gleich einer Periode des Signals CLOCO (siehe Fig. 6A) ist. Die Signale TOOOO bis T0070 und TOOON bis T007N, von denen letztere die entsprechenden

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negierten Signale sind, werden als Eingabe an alle diese UND, ODER und NICHT-UND Logikschaltungen angelegt, deren Ausgäbenerfordern, daß sie an einem besonderen Punkt des Zyklus des RAM 4 eingestellt werden. Das logische Schnittstellennetzwerk 10 erhält von der CPU 1 über den Kanal die Signale TEO2O, CMRCO, CMCSO und CMCTO. Die Signale CMRCO und TEO2O werden als Eingabe an ein UKD-Eiement 47 angelegt, dessen Ausgabe MAINO negiert (MAINN) und als Eingabe an ein UND-Element 49 zusammen mit dem Signal CMCSO angelegt ist. Das Signal MAINN wird zusammen mit der negierten Form von CMCSO, das ist CMCSN, als Eingabe an ein UND-Element 48 angelegt. Die Ausgaben SEIiEN und RELEN der UND-Elemente 49 bzw. 48, werden an einen der Eingänge der NICHT-UND-Elemente 50 und 51 angelegt. Die andere Eingabe dieser NICHT-UND-Elemente wird durch das Signal LETTN bzw. LETTO gebildet, so daß das Ergebnis ist, daß die NICHT-UND-Elemente 50 und 51 als ein Flip-Flop verbunden sind, dessen Setzeingabe von dem Signal SELEN gebildet ist und dessen Rücksetzeingabe von dem Signal RELEN gebildet ist, während die Ausgaben von den Signalen LETTO bzw. LETTN gebildet werden. Das Signal LETTO bildet zusammen mit den Signalen TOO2N und T0030 die Eingabe des NICHT-UND-Elements 53, dessen Ausgabe MALEN an den RAM 4 gesandt wird, um einen Lesezyklus des Speichers RAM. 4 zu befehlen.

Die Ausgabe LETTN des NICHT-UND-Elementes 51 wird als Eingabe an ein NICHT-UND-Element 52 angelegt zusammen mit den Zeitfolgesignalen T002N und T0050. Die Ausgabe des NICHT-UND-Elernentes 52 ist das Signal SCRlN, welches zum RAM 4 gesandt wird, um einen Druckzyklus zu befehlen. Das Signal MAINO, welches die Ausgabe durch das UND-Element 47 ist, wird zum Speicheradressierregister MAR-6 (Fig. 2A) gesandt,

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um darin die von der CPU 1 kommenden Signale auf dem Kanal NO-17 zusammen mit dem Signal Ci¹KRO bereitzustellen. Die Signale T0040 und TOO7O werden als Eingabe an ein UND-Element 54 angelegt, welches das Signal ADRlN erzeugt. Dieses Signal wird negiert (ADRlO) und an die logische Steuereinheit 13 gesandt und, falls diese vorher das Signal EPRl ausgesandt hat, wird es auf Empfang von ADRlO zum Austausch von Datenblöcken unmittelbar mit dem RAM 4 vorbereitet. Nach Empfang des Signals ADRlO sendet die logische Steuereinheit 13 das Signal ACCEA mit der Bedeutung einer Anforderung auf unmittelbaren Zugriff aus. Dieses Signal wird zusammen mit dem Signal TOO4N als Eingabe an ein UND-Element 55 angelegt, während seine negierte Form ebenfalls gepaart mit dem Signal T004N als Eingabe an ein UND-Element 56 angelegt wird. Die Ausgänge der UND-Elemente 55 und 56 bilden die SETZ- bzw. RÜCKSETZ-Eingänge des Flip-Flops 45. Die Ausgaben ACDlO und ACDlN des Flip-Flops 45 versetzen die Datenübertragungssteuereinheit 8 (Fig. 2B) in einen derartigen Zustand, daß sie zum Eingeben von Daten in das Schnittstellenregister MIR-7 unter den auf dem NO-Kanal 17 oder auf dem AI-Kanal 15 vorhandenen Daten eine Auswahl treffen kann. Das Signal ACDlN wird zusammen mit den Signalen TE020 und CMCTO als Eingabe an ein NICHT-UND-Element 57 angelegt. Die Ausgabe des NICHT-üND-Elements wird zusammen mit dem Signal ADMAN an ein UND-Element 58 angelegt. Die Ausgabe MADlN des UND-Elements 58 wird vom Leiter 40 getragen, um die vorher durch das Signal ACDlO ausgewählte Dateneingabe in das Schnittstellenregister MIR-7 (Fig. 2B) vorzubereiten.

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Das Signal ACDlO wird zusammen mit den Signalen LETTO, TOO2N und T0040 als Eingabe an ein NICHT-UND-Element angelegt, das als Eingabe das Signal ADLEN aussendet. Ein NICHT-UND-Element 73 hat die vier Signale ACDlO, LETTN, T002N und TOO6N als Eingabe und erzeugt das Signal ADMAN als Ausgabe. Die Signale ADLEN und ADMAN werden als Eingabe an ein ODER-Element 6O angelegt, dessen Ausgabe das Signal ADELN ist. Dieses Signal wird an die logische Steuereinheit 13 gesandt bzw. es hat die Bedeutung des Schreibendes im RAM 4 im Falle der Übertragung von der Plattenexnhext 14 zum RAM 4 oder eines Zeichens, das im Falle der Übertragung vom RAM 4 zur Platteneinheit 14 gelesen wurde. Das Signal ACCEA aus der logischen Steuereinheit 13wLrd zusammen mit dem Signal TOO7O als Eingabe an ein UND-Element 61 angelegt, dessen Ausgang mit dem SETZ-Eingang des Flip-Flops 46 in Verbindung steht. Ein UND-Element 62 hat die Signale TOOlN, TOO2N und T007N als Eingaben, und dessen Ausgabe wird an den RÜCKSETZ-Eingang des Flip-Flops 46 angelegt. Die Ausgabe TCO8N des Flip-Flops 46 wird an die Leitung 31 (Fig. 2A) angelegt und dazu verwendet, die Speicheradresse beim Austausch von Daten in unmittelbarem Zugriff zu erhöhen. Die Signale TC08N und TOO7O werden als Eingabe an ein NICHT-ODER-Element 63 angelegt, dessen Ausgang den SETZ-Eingang des Flip-Flops 44 bildet. Die Ausgabe CICLO des Flip-Flops 44 bestimmt die Dauer des Zyklus des RAM 4, die im Falle des unmittelbaren Zugriffs aus der Plattenexnhext 14 verlängert wird. Ein NICHT-ODER-Element 64 hat die 'Signale T0030 und T004N als Eingaben, während ein NICHT-ODER-Element 65 die Signale T0050 und T006N als Eingaben hat. Die Signale LETTO und TA040, von denen das letzte durch das NICHT-ODER-Elernent 64 die Ausgabe ist, werden an die Eingänge eines UND-Elements 66 angelegt, Das UND-Element 67 hat das Signal LETTN und die Signalaus-

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gäbe TAO6O durch das NICHT-ODER-Element 65 als Eingaben. Die als Ausgabe von den UND-Elementen 66 und 67 kommenden Signale werden als Eingabe an das ODER-Element 68 angelegt, Die Ausgabe desODER-Elements 68 wird an den RÜCKSETZ-Eingang des Flip-Flops 44 angelegt.

Die Signale ACCEA, LETTO, TOO2N und TAO4O werden als Eingabe an ein UND-Element 69 angelegt, dessen Ausgabe als Eingabe an ein UND-Element 71 zusammen mit dem allgemeinen aus der CPU 1 kommenden Rücksetzsignal RESEN angelegt wird. Die Ausgabe REAFN des UND-Eleraents 71 wird an den direkten RÜCKSETZ-Eingang des Flip-Flops 43 angelegt. Die Signale ACCEA, T004N und TOO5N werden als Eingabe an ein UND-Element 70 angelegt, dessen Ausgabe REABO an den RÜCKSETZ-Eingang des Flip-Flops 43 angelegt wird. Die Ausgabe TEABO des Flip-Flops 43 wird an die CPU I gesandt und zeigt an, daß der Speicher gerade einen Leseoder Schreibzyklus ausführt und daß daher der RAM 4 belegt ist. Die Signale T0060, LETTO und ACDlN werden als Eingabe an ein NICHT-UND-Element 72 angelegt und führen das Signal TESLA als Ausgabe zu. Dieses Signal wird an die CPU I gesandt, um anzuzeigen, daß ein aus dem RAM 4 gelesenes Zeichen im Register MDR-5 vorhanden ist.

Der die Erfindung betreffende Teil des logischen Netzwerks der logischen Steuereinheit 13 wird nun anhand von Fig. 4 beschrieben.

Zwei Datenkanäle 20 und 96,jeder mit einer Kapazität von acht Bits, sind die Eingaben in eine Datenübertragungssteuereinheit 82. Der Kanal 96 befindet sich innerhalb der logischen Steuereinheit 13 und trägt die aus einem Parallelisierer 103 kommenden Zeichen, der die aus der Platte 14

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gelesenen Bits parallelisiert. Der Kanal 20 kommt aus der CPU 1 und trägt die aus dem RAM 4 gelesenen Daten. Das Signal ORMEN kommt aus der CFU 1 über den Kanal 26 und zeigt die Übertragungsrichtung an: ORMEN=I löst den Kanal 96 aus, ORMEN=O löst den Kanal 20 aus. Der Ausgang der Datenübertragungssteuereinheit 82 ist als Eingang mit beiden Abschnitten A und B, 83 und 84 eines Speicherpuffers für die sich im Übergang befindlichen Daten verbunden. Die Pufferabschnitte 83 und 84 sind zwei Speicher mit wahlfreiem Zugriff, von denen jeder eine Kapazität von 16 Zeichen mit je acht Bits aufweist.

Das Auslösen wird durch die Signale REMAN bzw. REMBN bewirkt, die, wenn sie auf dem logischen "1"-Pegel stehen, anzeigen, daß das Lesen ausgelöst wird, während sie auf dem logischen "O"-Pegel das Schreiben auslösen. Die Adresse der Zelle, auf der gearbeitet werden soll, wird für den A-Abschnitt auf dem Kanal 99 und für den B-Abschnitt 84 auf dem Kanal vorgelegt. Diese Adressen werden durch Binärzähler 80 bzw.81 erzeugt, deren auslösende Eingänge von dem Signal RESNN gesteuert werden. Das ODER-Element 88 hat die Signale ECOT und ADELN als Eingaben und das Signal NECO als Ausgabe. Das Vorhandensein des Signals NECO zeigt an, da 3 pin Λ.ι.-L Tirch von Zeichen mit dem Speicher im Gange ist. Tatsächlich ist ECOT=I, wenn der Austausch über die CPU I stattfindet, und das wird entweder während des Lesens aus dem RAM 4 oder während des Schreibens des ersten Zeichens im RAM 4 erreicht. Wenn andererseits das Schreiben im RAM 4 nicht die CPU I betrifft, wird ADELN=I insoweit erreicht, als es das logische Schnittstellennetzwerk 10 ist, das das Schreiben der auf dem AI-Kanal 15 vorhandenen Zeichen im RAM 4 steuert. Die Signale NECO und LEBBO werden als Eingabe an das UND-Element 90 angelegt, dessenAusgabe COCAN die vom Zähler 80

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erzeugte Adresse erhöht. Das Signal IiEBBO wird innerhalb der logischen Steuereinheit 13 erzeugt und zeigt an, daß das Lesen des B-Abschnitts 84 des Puffers im Gange ist. Auf ähnliche Weise werden die Signale LEBBN und NECO als Eingabe an das UND-Element 89 angelegt, dessen Ausgabe COCBN die vom Zähler 81 erzeugte Adresse erhöht, der die Zelle des B-Abschnitts 84 des Puffers, in der das Zeichen geschrieben wird, adressiert. Die abwechselnd aus dem A-Abschnitt 83 oder dem B-Abschnitt 84 gelesenen Daten werden als Eingabe an eine DatenübertragungsSteuereinheit 85 angelegt, die als Auswähleingabe das Signal LSGRO innerhalb der logischen Steuereinheit 13 hat. LEGRO=I wählt als Eingabe den Ausgabekanal 102 aus dem B-Abschnitt 84 aus, während LEGRO=O den Ausgabekanal lol aus dem A-Abschnitt auswählt. Der Ausgabekanal 104 aus der Datenübertragungs-Steuereinheit 85 wird als Eingabe mit einer Datenübertragungsentsteuereinheit 86 verbunden. Die Ausgabekanäle aus der Datenübertragungsentsteuereinheit 86 sind der AI-Kanal 15, der Kanal 21 und der Kanal 104, der die Eingabe eines Serialisierers 87 bildet. Das Signal LEGEO bewirkt die Auswahl der zu aktivierenden Ausgabe, d.h. LEGEO=O aktiviert den Kanal 104 zwecks AufZeichnens auf der Platte 14, während LEGEO=I dxe Kanäle 15 und 21 zwecks Schreibens im RAM 4 aktiviert.

Das Signal ADRlO wird durch das logische Schnittstellennetzwerk 10 an die logische Steuereinheit 13 gesandt, um einen durch 10 selbst gesteuerten Datenaustausch zu starten. Andererseits kommt das Signal RICAO aus der CPU I und zeigt an, daß die Pegel "1"-Unterbrechungsanforderung, die vorher von der logischen Steuereinheit 13 gesandt wurde, gewährt worden ist. ADRlO und RICAO werden als Eingabe an ein UND-

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Element 97 angelegt, dessen Ausgabe SEACN an den unmittelbaren SETZ-Eingang eines Flip-Flops 95 angelegt wird. Die Ausgabe ACCEA des Flip-Flops 95 wird an das logische Schnittstellennetzwerk 10 gesandt und startet wirkungsvoll den Datenaustausch, der vom Netzwerk 10 zwischen dem RAM 4 und der Einheit 13 gehandhabt wird.

Der Ausgang RPMAO des Zählers 80 und der Ausgang RPMBO des Zählers 81 werden aktiviert, wenn die Adressen der betreffenden Puffer auf Null zurückkehren, nachdem alle vorhandenen Adressen abgetastet worden sind: Dies entspricht der Puffer-Voll-Bedingung. Die Signale RPMAO und ADRlO werden als Eingabe an ein UND-Element 92 angelegt, während RPMBO und ADRlO als Eingabe an ein UND-Element 91 angelegt werden. Die Ausgaben der UND-Elemente 91 und 92 werden als Eingabe an das NICHT-ODER-Element angelegt, das das Signal RADIN erzeugt. Das Signal RADIN wird zusammen mit dem Signal ECORN als Eingabe an ein UND-Element 94 angelegt, das das Signal REACN erzeugt. REACN wird an den unmittelbaren RÜCKSETZ-Eingang des Flip-Flops 95 angelegt. Das Signal ECORN kommt aus der CPU 1 und dient dazu, das Ende der Verbindung der logischen Steuereinheit 13 mit dem logischen Schnittstellennetzwerk Io anzuzeigen.

Die Arbeitsweise der Anordnung zwecks unmittelbaren Zugriffs zum RAM 4 durch die Platteneinheit 14 oder umgekehrt wird nun kurz zusammengefaßt.

1. Die CPU 1 trifft im Verlauf des Programms auf eine EINGABE-AUSGABE-Instruktion (STIO), die den Austausch eines Datenblocks oder von Datenblöcken zwischen dem RAM 4 und der Platteneinheit 14 anfordert. Diese

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Instruktion weist technische Informationen auf, die sich auf

die Anfangsadresse (im RAM 4) der Übertragung,

- die Zahl der zu übertragenden Blöcke, von denen jeder aus 256 Zeichen besteht, und

- die Anfangs-SEKTOR-Adresse (auf der Platte) der Übertragung beziehen.

Die Magnetplatte ist in eine integrale Zahl von SEKTOREN unterteilt, von denen jeder in eine ganze Zahl von KETTEN, beispielsweise 16, unterteilt ist. Jede Kette hat eine feste Länge, die 16 Zeichen entspricht. Jeder Block umfaßt 256 Zeichen, die in 16 Ketten unterteilt sind, und belegt einen SEKTOR. Die kleinste Übertragungsmenge entspricht einem Platten-SEKTOR, nämlich 16 Ketten. Natürlich dient diese Anordnung lediglich zur Erläuterung und ist in keiner Weise beschränkend.

2. Die CPU 1 lädt die im RAM 4 befindliche Anfangs-Übertragungsadresse und die Zahl der benötigten SEKTOREN in Hilfsregister 12 (Fig. 1). Dann sendet sie an die logische Steuereinheit 13 die Befehle zum Positionieren des Magnetkopfes an den betroffenen Anfangs-SEKTOR. Es sei z.B. angenommen, daß eine Übertragung von der Platteneinheit 14 zum RAM 4 stattfindet.

3. Die logische Steuereinheit 13 lädt den A-Abschnitt des Puffers mit den aus der Magnetplatte gelesenen Daten und sendet das erste Zeichen, das zusammen mit dem Signal EPRl übertragen werden soll, mittels des Kanals 21 an die CPU 1.

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4. Die CPU 1 führt ein Mikroprogramm aus, das dieses Zeichen im RAM 4 bei der in einem der Hilfsregister 12 gespeicherten Adresse schreibt.

Die CPU 1 bereitet im RAM 4 diejenige Adresse vor, bei der das erste Zeichen der KETTE aufgezeichnet werden soll, die am Ende der Übertragung der gerade übertragenen KETTE ausgesandt wird. Wenn die letzte KETTE betroffen ist, schließt diese die Verbindung mit der logischen Steuereinheit 13 durch ein Aussenden des Signals ECORO ab. Diese Vorbereitung findet parallel mit den folgenden Phasen, wie aus Fig. 8 ersichtlich, statt.

5. Das logische Schnittstellennetzwerk 10 erzeugt das Signal ADRIN, das das Abtastsignal für die Einheit 13 zum Hervorrufen einer Anforderung auf unmittelbarem Zugriff (ACCEA) zum RAM 4 bildet.

6. ACCEA wird bereitgestellt und durch das Flip-Flop 45 synchronisiert, das das Signal ACDlO aussendet, welches ein besonderes Funktionieren des RAM 4 bestimmt. Dieses Funktionieren besteht darin, daß aufeinanderfolgende Zyklen des RAxM 4 mit zunehmenden Adressen befehligt werden. Der RAM 4 bleibt mit Bezug auf die CPU 1 belegt, weil das Signal TEABO auf "1" gehalten wird.

Im Falle von Schreibzyklen werden die zu schreibenden Daten unmittelbar durch die logische Steuereinheit 13 mittels des AI-Kanals 15 gesandt und im Schnittstellenregister MIR-7 durch das Signal ADMAN bereitgestellt.

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Im Falle von Lesezyklen werden die aus dem RAM 4 gelesenen Daten durch die logische Steuereinheit mittels des üblichen Leitwegs der CFU 1 (NC-Kanal 18 und Kanal 20) entnommen und bei der Ankunft des Signals ADELN verwendet, das von dem logischen Schnittstellennetzwerk lO erzeugt wird.

Die Arbeitsweise der Anordnung wird nunmehr im einzelnen beschrieben mit der Ausnahme, daß arigenonmen wird, daß die obigen Schritte 1 und 2 ausgeführt worden sind insoweit, als sie nicht die Erfindung betreffen. Andererseits werden sämtliche folgenden Schritte im einzelnen beschrieben.

Während der Übertragung von Daten von der Platteneinheit 14 zum RAM 4, nachdem die aus der Platteneinheit 14 gelesenen Daten parallelisiert worden sind, werden diese über den Kanal 96 und die Datenübertragungssteuereinheit 82 nacheinander zu den A- und B-Abschnitten 83 und 84 des Puffers getragen.

Die Adressierung wird wechselseitig durch die Zähler 80 und 81 geliefert, in denen die Adressen mittels des Signals CARLO erhöht werden, das bei jedem Byte erzeugt wird, welches aus der Platteneinheit 14 vom Parallelisierer 103 gelesen wurde.

Wenn andererseits die Übertragung der Daten vom RAM 4 zur Platteneinheit 14 stattfindet, werden die Adressen entweder durch das aus der CPU I kommende Signal ECOT oder durch das aus dem logischen Schnittstellennetzwerk lO kommende Signal ADELN erzeugt. Es sei bemerkt, daß

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für jede Übertragungsrichtung die beiden Datenpufferabschnitte 83 und 84 abwechselnd lesend und schreibend arbeiten; d.h., während einer von ihnen die die Eingabe darstellenden Zeichen aufzeichnet, werden aus dein anderen gleichzeitig die in ihm enthaltenen Zeichen gelesen.

Die aus einem der beiden Pufferabschnitte 83 und 84 gelesenen Zeichen werden über einen der Kanäle lOl und 102 auf die Datenübertragungssteuereinheit 85 und danach mittels des Kanals 1O4 auf die Datenübertragungsentsteuereinheit 86 übertragen. Die Signale REi-IAN, PvSMSN, LEGEO und LEGRO legen den ungefähren Weg der aus dem Abschnitt 83 oder 84 gelesenen Zeichen fest. Das Signal LEGEO legt außerdem fest, ob der AI-Kanal 15 und der Kanal 21 oder der Kanal 104, der den Serialisierer 87 verbindet, aktiviert werden müssen. In jedem Fall wird die Übertragung des ersten Zeichens über die CPU I bewirkt.

Damit dies geschehen kann, sendet die logische Steuereinheit 13 das Signal EPRl aus, das die CPU 1 in einen derartigen Zustand versetzt, daß sie das fortschreitende Mikroprogramm unterbricht und dazu übergeht, das die unmittelbare Übertragung handhabende Mikroprogramm auszuführen, deren Flußdiagraram in Fig. 5 wiedergegeben ist. Das Signal EPRI zeigt außerdem an, daß dieses Mikroprogramm mit höchster Priorität ausgeführt wird und deshalb nicht unterbrochen werden kann. Block 106 setzt das Signal ECOFO auf Null, was die Bedeutung des Endes der Verbindung durch die CPU 1 hat, wenn es sich auf Pegel 1 befindet, und dieser Block stellt deshalb eine Initialisierung dar. Block 107 setzt das Signal EPRl auf Null und

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unterbricht deshalb die Ausführung des Mikroprogramms von Fig. 5. Die CPU 1 ist bereit, die Ausführung dieses Mikroprogramms in jedem Moment wieder aufzunehmen, weil die Hilfsregister 12, die sie zur Ausführung desselben verwendet, ausschließlich diesem Mikroprogramm für die gesamte Dauer des Austausches zugeteilt sind.

Bei der Ankunft eines weiteren Signals EPRl aus der logischen Steuereinheit 13 führt die CPU 1 die logische Entscheidung 108 aus, die die Übertragungsrichtung prüft. Der Block 110 wird dann ausgeführt, wenn die Übertragung gerade in Richtung vom RAM 4 zur Platteneinheit 14 stattfindet, die das erste Zeichen der KETTE auf die Platte aufzeichnet und das Zeitfolgesignal ECOTO aussendet. Wenn die Übertragung gerade von der Platteneinheit 14 zum RAM 4 stattfindet, wird der Block 109 ausgeführt, der im Aufzeichnen des ersten Zeichens der KETTE im RAM 4 besteht.

Dann wird der Block 111 ausgeführt, der die Anfangsadresse der KETTE errechnet, die der im Fortschritt befindlichen folgt. Beim Beispiel der Erfindung wird diese Adresse durch Addieren von 16 zu der von den Blöcken 109 oder 110 verwendeten Adresse erhalten.

Der Block 112 vermindert die Zahl der KETTEN, die noch innerhalb der Grenzen eines SEKTORS zu übertragen sind. Dann wird die logische Entscheidung 113 ausgeführt, welche prüft, ob die verminderte Zahl im vorhergehenden Block gleich Null ist oder nicht. Im zutreffenden Fall wird der Block 114 ausgeführt, anderenfalls wird ein Sprung zum Block 107 ausgeführt, der, wie schon erwähnt, die

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CPU 1 in einen derartigen Zustand versetzt, daß sie ein alternatives Mikroprogramm niedrigerer Priorität ausführt.

Wenn deshalb ein Sektor (der bei der vorliegenden Anordnung von 16 KETTEN gebildet wird) vollständig übertragen worden ist, wird das Signal ECOFO (Block 114) ausgesandt, das dieses Ereignis der logischen Steuereinheit 13 anzeigt. Die Maschine geht dann an die Ausführung des Blocks 115, der die Zahl der Sektoren vermindert, welche noch übertragen werden müssen. Die folgende logische Entscheidung 116 prüft diese Zahl, um zu überprüfen, ob alle Sektoren übertragen worden sind. Falls diese Zahl von Null verschieden ist, wird ein Sprung zum Block 106 ausgeführt, und die beschriebenen Operationen werden wiederholt. Wenn andererseits diese Zahl Null ist, wird der Block 117 ausgeführt, wobei dieser Block die Übertragung durch Setzen der Signale ECOTO und ECORO abschließt.

Was nun die logische Entscheidung 108 anbelangt, so wird diese bei der Ankunft des aus der logischen Steuereinheit kommenden Signals EPRl ausgeführt. Während der Ausführung des folgenden Blocks 110 oder 109 führt die CPU 1 die Übertragung eines Zeichens zwischen dem RAM 4 und der Einheit oder umgekehrt aus.

Die für diese Übertragungen charakteristischen Signale sind in Fig. 6A und 7A dargestellt. Aus diesen Figuren ist offensichtlich, daß während des Speicherzyklus (der von einer Vorderkante bis zur nächsten des Signals CICLO dauert) das NICHT-UND-Element 54 (Fig. 3) das Signal ADRIN aussendet, das die logische Steuereinheit 13 dazu drängt, die Anforderung

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auf unmittelbaren Zugriff zum RAM 4 mittels des Signals ACCEA auszusenden. In der Tat wird aus Fig. 4 ersichtlich, wie das UND-Element 97 das Signal SEACN aussendet, das ACCEA erzeugt. Es wird darauf hingewiesen, daß das Signal R.ICAO anzeigt, daß die CPU I das erste auszutauschende Zeichen empfangen hat. Das Signal ACCEA (Fig. 6B und 7B) besteht während derjenigen Zeichenaustauschphase fort, die durch das logische Schnittstellennetzwerk lO gesteuert wird.

Das Signal TEABO wird zusammen mit dem Signal CICLO erzeugt und zeigt der CPU 1 an, daß der Speicher belegt ist: Weitere Zyklen des RAM 4, die von der CPU I befehligt werden, werden deshalb nicht angenommen, solange wie TEABO fortbesteht. Natürlich wird TEABO am Ende der Übertragung jeder KETTE (Fig. 6B und 7B) zurückgesetzt.

Das Signal ACCEA setzt das Flip-Flop 45, das das Signal ACDlO aussendet. Das Signal ACDlO besteht auch während aller darauffolgenden Zyklen des RAM 4 fort und wird am Ende der KETTE zurückgesetzt. Die Funktion des ACDlO besteht darin, die Daten auszuwählen, die die Eingabe des Registers MIR-7 (Fig. 2) darstellen, und tatsächlich lädt ACDlN=O (d.h. ACDlO=I) das Register MIR-7 im ersten Schreibzyklus im RAM 4 mit dem von der CPU 1 auf dem NO-Kanal 17 gesandten Zeichen, während in den folgenden vom logischen Schnittstellennetzwerk 10 befehligten Zyklen das Signal ACDlN=I das Register MIR-7 mit dem Zeichen lädt, das von der logischen Steuereinheit 13 auf dem Al-Kanal 15 gesandt wurde. Das Signal ACDlN liefert zusammen mit der von den Signalen CMCTO und TEO2O bewirkten Datenzeitfolge aus der CPU 1 über das NICHT-

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UND-Element 57 das Signal MADAN. Das UND-Slement 58, das die Signale MADAN und ADMAN als Eingabe hat (das letztere zeigt an, daß ein Schreibzyklus gerade ίτη RAM 4 ausgeführt wird), erzeugt das Signal MADlN, das die Daten im Eingaberegister MIR-7 bereitstellt. Das Erhöhen des Registers MAR-6 wird bei jedem Zyklus des RAM 4 durch das Signal MAINO bewirkt, das durch das UND-Element 47 erzeugt wird. Das Signal SCRIN (Fig. 7A) stellt den Beginn des Schreibzyklus des RAM 4 zeitlich ein und wird durch das NICHT-UND-Eletnent 52 erzeugt, während das Lesen durch das Signal MALEN (Fig. 6A), das vom NICHT-UND-Elernent 53 erzeugt wird, zeitlich eingestellt wird. Die Signale ADMAN und ADLEN werden durch die NICHT-UND-Elemente 73 bzw. 59 am Ende des Schreibzyklus im Falle von ADMAN und am Ende des Lesezyklus im Falle von ADLEN erzeugt. Das aus der ODER-Funktion von ADMAN und ADLEN erhaltene Signal ADELN wird an das ODER-Element 88 der logischen Steuereinheit gesandt und liefert das Signal NECO. Das Signal NECO wird dazu verwendet, die Adressxerungszähler 80 und 81 der Pufferabschnitte 83 und 84 zu erhöhen. Abschließend wird bei jedem Speicherzyklus der Speicher durch das Signal ENBLN freigegeben.

Eine zusammenfassende Beschreibung der Arbeitsweise mit besonderem Bezug auf die Zeiten, die die das System ausmachenden Einheiten auf den Austausch der KETTEN der Zeichen zwischen der CPU 1 und der Platteneinheit 14 oder umgekehrt verwenden, wird nun unter Bezugnahme auf Fig. 8 gegeben.

Die von der logischen Steuereinheit 13 auf das Laden einer KETTE von 16 Zeichen in den Pufferabschnitt 83 oder in den Pufferabschnitt 84 verwendete Zeit beträgt

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ungefähr 50 Mikrosekunden und wird durch (3) in Fig. 8 angezeigt. Folglich wird alle 50 Mikrosekunden ein den Block 108 von Fig. 5 aktivierendes Signal EPRl ausgesandt.

Die von der CPU 1 auf das Ausführen der Makroinstruktionen zwischen dem Block 108 und dem Block 113 und auf das Zurückspringen zum Block 107 verwendete Zeit beträgt ungefähr 15 Mikrosekunden und wird durch (4) in Fig. 8 angezeigt. Daher ist diese Zeit die von der CPU 1 verwendete Zeit zum Handhaben des Austausches einer KETTE von 16 Zeichen.

Gleichzeitig mit dem Signal EPRl sendet die logische Steuereinheit 13 weiterhin das Signal ACCEA aus, das, wie schon ersichtlich wurde, das logische Schnittstellennetzwerk 10 in einen derartigen Zustand versetzt, daß es den Austausch einer KETTE von 16 Zeichen zwischen dem RAM und der Einheit 13 oder umgekehrt unmittelbar handhaben kann.

Die auf das:

1) Aufzeichnen der 15 aus der logischen Steuereinheit kommenden Zeichen bei aufeinanderfolgenden Adressen (es wird darauf hingewiesen, daß das erste Zeichen der KETTE immer von der CPU 1 im RAM 4 mittels des Blocks 109 von Fig. 5 geschrieben wird) oder

2) Lesen der 15 eine KETTE vervollständigenden Zeichen aus dem RAM 4

vom Netzwerk lO verwendete Zeit beträgt ungefShr 20 Mikrosekunden und wird in Fig. 8 durch (2) angezeigt.

Somit werden zwei Arbeitsgänge gleichzeitig ausgeführt:

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1) Die CPU 1 führt das Schreiben oder Lesen des ersten Zeichens der KETTE in den oder aus dem RAM 4 aus und bereitet die nächste übertragung vor (Blöcke 108 bis 113);

2) das logische Schnittstellennetzwerk 10 tauscht die verbleibenden Zeichen der KETTE aus und belegt den RAM für 20 Mikrosekunden.

Es wurde gesagt, daß das Intervall zwischen zwei aufeinanderfolgenden Signalen EPRl (in den Pufferabschnitt oder 84 geladene KETTE) 50 Mikrosekunden beträgt. Daraus folgt, daß ungefähr ^l/3 der Zeit (¹⁵/5O) der CPU I für den Austausch einer KETTE in Anspruch genommen wird,

während die verbleibenden /3 durch die CPU 1 für das Benutzerprogramm in Anspruch genommen werden, das der Rechner parallel ausführt. Diese Zeit wird in Fig. 8 durch (5) angezeigt.

Was die Speicherbelegung anbelangt, so nimmt diese 20 Mikrosekunden, d.h. ²/5 ihrer Zeit, für den Austausch einer KETTE in Anspruch (diese Zeit wird durch (2) in Fig. 8 angezeigt), während sie für die verbleibenden /5 zur Verfügung der CPU 1 steht (diese Zeit wird in Fig. 8 durch (1) angezeigt).

Es ist nun klar, wie mittels der dargestellten Anordnung der Austausch von Zeichenblöcken zwischen dem Arbeitsspeicher eines Rechners und einer externen peripheren Einheit mit der vom RAM 4 zugelassenen Höchstgeschwindigkeit ermöglicht wird. Außerdem geht aus dem Gesagten hervor, daß durch Verwendung eines einzigen besonderen

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Kanals (des AI-Kanals 15) und einer kleinen hinzugefügten Einrichtung (des logischen Schnittstellennetzwerks 10) es möglich ist, den Austausch von Zeichenblöcken mit einem Zeitaufwand von nur ^-/3 der Zeit der Zentraleinheit 1 mit der von der Platteneinheit 14 zugelassenen Höchstgeschwindigkeit zu bewirken.

Aus dem Gesagten geht weiterhin klar hervor, daß bei Nichtvorhandensein der die Erfindung verkörpernden Anordnung der Austausch der einzelnen KETTEN von der CPU I für jedes Zeichen einzeln mittels der aufeinanderfolgenden Ausführung von lö-Zeichen-Austausch-Mikroinstruktionen gehandhabt werden muß, die durch die Blöcke 109 und llO von Fig. 5 dargestellt werden. Folglich wendet die CPU I 100 % ihrer Zeit für die Ausfünrung des Austauschens auf und muß alle anderen Operationen stoppen.

Andererseits versetzt die die Erfindung verkörpernde An-Ordnung die CPU 1 in die Lage, /3 der Dauer des Austauschens von Zeichen dem Ausführen anderer Operationen zu widmen. Diese Operationen brauchen nicht nur von der Art der innerhalb der CPU I (Errechnung) ausgeführten zu sein, sondern können auch den Austausch mit dem RAM 4 umfassen, weil, wie ersichtlich wurde, für /5 der KETTEN-Übertragungszeit der RAM 4 der CPU I zur Verfügung steht.

Patentansprüche; Ma/MP - 25 885

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Claims (5)

1. Patentansprüche

   l) Elektronischer Rechner mit einem Arbeitsspeicher, der Instruktionen und Daten enthalten kann, einer Zentraleinheit, die die im Arbeitsspeicher aufgezeichneten Instruktionen ausführen kann, wenigstens einer peripheren Einheit, die Informationen auf einen Aufzeichnungsträger schreiben und lesen kann, und einer Steuereinheit, cie Sätze von Informationszeichen von vorbestimrater Länge zwisehen dem Arbeitsspeicher und der peripheren Einheit austauschen kann, gekennzeichnet durch eine Schalteinrichtung (8), die den Austausch des ersten Zeichens jedes Satzes über die Zentraleinheit (1) und der verbleibenden Zeichen des Satzes unmittelbar zwischen der peripheren Einheit (14) und dem Arbeitsspeicher (4) befehligen kann.
2. 2. Rechner nach Anspruch 1, der weiterhin einen ersten Kanal, der die periphere Einheit mit dem Arbeitsspeicher über die Zentraleinheit verbinden kann, und einen zweiten Kanal aufweist, der die periphere Einheit unmittelbar mit dem Arbeitsspeicher verbinden kann, dadurch gekennzeichnet, daß die Schalteinrichtung einen Stromkreis (8), der den ersten Kanal (17) üblicherweise mit dem Arbeitsspeicher (4) verbinden und betätigt werden kann, um den zweiten Kanal (15) mit dem Arbeitsspeicher zu verbinden, eine Steuerschaltung (13), die ein Befehlssignal (ACCEA) erzeugen kann, wenn ein Satz von Zeichen zum Austausch bereit ist, und eine Verzögerungsschaltung (45) aufweist, die vom Befehlssignal zwecks Betätigens des

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   Schalt-Stromkreises (8) gesteuert wird, nachdem das erste Zeichen des Satzes ausgetauscht wurde, wodurch die verbleibenden Zeichen des Satzes mittels des zweiten Kanals übertragen werden.
3. 3. Elektronischer Rechner nach Anspruch 2, bei dem die Steuerschaltung einen Pufferspeicher aufweist, der wahlweise mit der peripheren Einheit oder mit der Zentraleinheit verbunden werden und wenigstens zwei der Sätze enthalten kann, gekennzeichnet durch Steuereinrichtungen (Fig. 4), die gleichzeitig das Aufzeichnen eines Satzes von Zeichen aus der peripheren Einheit (13) und das Lesen des vorher im Pufferspeicher (83,8) aufgezeichneten Satzes befehligen können.
4. 4. Elektronischer Rechner nach Anspruch 3, gekennzeichnet durch ein Signal (ADELN) zum Aktivieren des Pufferspeichers, das von der Steuereinheit zum Aktivieren des Austausches von einem der Sätze von Zeichen zwischen dem Arbeitsspeicher und dem Pufferspeicher ausgesandt wird.
5. 5. Elektronischer Rechner nach Anspruch 2, 3 oder 4, der weiterhin ein Register zum Adressieren des Arbeitsspeichers aufweist, gekennzeichnet durch eine Einrichtung (46), die auf das Befehlssignal (ACCEA) zwecks Erhöhens des Inhalts des Adressierregisters während des Austauches der Zeichen über den zweiten Kanal (15) anspricht.

   Ma/MP - 25 885

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