DE2614000A1

DE2614000A1 - Einrichtung zur diagnose von funktionseinheiten

Info

Publication number: DE2614000A1
Application number: DE19762614000
Authority: DE
Inventors: Robert John Woessner
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-04-14
Filing date: 1976-04-01
Publication date: 1976-10-28
Also published as: IT1064170B; US4023142A; JPS548056B2; CA1056458A; FR2308142B1; FR2308142A1; DE2614000C2; GB1485257A; JPS51123535A

Description

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Böblingen, den 29. März 1976 jo-fe

Anmelderin: International Business Machines

Corporation, Arinonk, H.Y. IO5O4

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: RO 975 004

Einrichtung zur Diagnose von Punktionseinheiten

Die Erfindung betrifft eine Einrichtung zur Diagnose (Prüfung) von Punktionseinheiten einer elektronischen Datenverarbeitungsanlage während des Betriebs, vorausgesetzt, daß die zu prüfende Punktionseinheit nicht die zentrale Steuereinheit selbst ist.

Herkömmliche Anordnungen zum Prüfen von Punktionseinheiten innerhalb elektrischer Datenverarbeitungsanlagen, wie sie beispielsweise im IBM Technical Disclosure Bulletin, Vol. 12, Nr. 12 vom März 1970, Seite Iol4 beschrieben sind, verfügen nicht über eine direkte Adressierung der einzelnen zu prüfenden Einheiten und sie brauchen Simulationsschaltkreise. Einige herkömmliche Anordnungen, wie sie beispielsweise in der US-PS 3 806 878 beschrieben sind, verlangen die Benutzung einer Pehlersuchinstruktion und haben keine separate RAS-Sammelschiene.

Weitere bekannte Systeme (vgl. US-PS 3 825 901) haben keinen direkten Zugriff zu allen Triggern, Registern und anderen Elementen des Computersystems. Auch diese Systeme sind nicht in der Lage, die ausgefallene Einheit durch ein Prüfmuster zu prüfen, das den

|3etrieb einzelner logischer Elemente prüfen kann, sondern sie arbeiten mit Punktionsprüfmustern und lassen die einzelne zu prüfende Punktionseinheit, wie beispielsweise eine ALU, laufen, um festzustellen, ob sie in der vorgesehenen Weise arbeitet. Ein Punktions Prüfmuster wird beispielsweise an die ALU gesendet, um festzustellen, (pb sie beispielsweise im Addierbetrieb richtig arbeitet. Es gibt

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keine Möglichkeit, das Arbeiten einzelner logischer Elemente ohne Rücksicht auf die Betriebsart der geprüften Einheit zu prüfen.

Die bekannten Systeme sind des weiteren nicht in der Lage, den Diagnosebetrieb einer zu prüfenden Funktionseinheit gleichzeitig zum normalen Betrieb des Systems durchzuführen, weil sie die ausfallende Funktionseinheit nicht adressieren können und keine Spezialsystemtakte für die ausfallende Funktionseinheit vorsehen.

Es ist daher eine Aufgabe der vorliegenden Erfindung, jede Ein-/ Ausgabe-Type der Funktionseinheit aus dem Rest des Systems adressieren zu können, mit Ausnahme der CPU, die vom Rest des Systems nicht adressiert werden kann. Die gewünschte Funktionseinheit kann separat adressiert und mit Systemtakten zur Ausführung eines Taktzyklus, eines Schiebezyklus, eines Maschinenzyklus oder eines Instruktionszyklus versehen werden, während der Rest des Systemes mit Systemtakten arbeitet, die im normalen Systembetrieb auftreten.

Die Aufgabe der Erfindung besteht also im Aufbau eines verbesserten Gerätes in einem Computersystem zum seriellen Laden von Prüfdaten in eine Funktionseinheit, die dann veranlaßt wird, einen Prü betrieb zu durchlaufen, der:

a) Zugang zu allen internen Speicherelementen auf einem LSI-Chip I oder einer austauschbaren Einheit hat,

b) eine gemeinsame RAS-Sammelschiene an jede Funktionseinheit des Computersystemes angeschlossen hat,

c) separat jede Funktionseinheit des Computersystems adressieren kann und

d) die adressierte Funktionseinheit ohne Benutzung der Schaltkreise! der Zentraleinheit (CPU) durchlaufen lassen kann, und so den gleichzeitigen Betrieb der CPU im Normalbetrieb und den Betrieb der ausgefallenen Einheit im Prüfbetrieb ermöglicht.

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Die Aufgabe der Erfindung wird gelöst durch die im Hauptanspruch angegebenen Merkmale.

Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind ,den Unteransprüchen zu entnehmen.

Die vorliegende Erfindung hat also den Vorteil, daß sie besonders ; für Computersysteme geeignet ist, die mit Arbeitsstationen arbeiten. Eine ausfallende Arbeitsstation kann geprüft werden, während der Rest des Systems im Normalbetrieb weiterläuft. Das ist beson- \ ders vorteilhaft gegenüber herkömmlichen Lösungen dort, wo das ge-. samte System in den Prüfbetrieb geschaltet ist. i

' I

i Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigen: :

Fig. 1 in einem Blockdiagramm ein die vorliegende Er-

findung enthaltendes Computersystem

; Fign. 2a, 2b, und ; 2c zusammengenom- , men gem. Fig. 2 in einem Blockdiagramm den Systemkontrolladapter der Fig. 1 und die die gemeinsame RAS-Sam- : melleitung bildenden Leitungen, j

Fig. 3 einen Lageplan der Fign. 2a, 2b und 2c, j

Fig. 3a das Instruktionsformat einer Instruktion im

ROM zum Arbeiten im harten Kernbetrieb,

Fig. 3b das Instruktionsformat von Instruktionen im

ROM oder RAM zum Arbeiten im IOC-Betrieb

Fig. 4 in einem Logikdiagramm diejenigen Elemente des

Systemkontrolladapters, die zur Signallieferung für die gemeinsame RAS-Sammelschiene gehören,

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und eine typische Funktionseinheit einschließlich der Logik zum Ableiten der Funktionseinheit und der Logik zum Steuern des Anlegens von Taktimpulsen an die Funktionseinheit einschließlich der Darstellung der in einen Schieberegisterring geschalteten Logik der Funktionseinheit,

Fig. 5 schematisch eine typische Verriegelung des in

einer typischen Funktionseinheit, wie sie in Fig. 4 gezeigt ist, verwendeten Typs,

Fig. 6 in einem schematischen Logikdiagramm die Verbindung von Verriegelungen einer typischen Funktionseinheit für den Normalbetrieb und in der Konfiguration eines Schieberegisterringes für Diagnosezwecke,

Fig. 7 in einem schematischen Logikdiagramm die Taktsteuerlogik A, B im Systemkontrolladapter,

Fig. 8 in einem Zeitdiagramm die Signale der Fig. 7

und die Art, wie einem Takt B ein Takt A und einem Takt A ein Takt B folgen kann,

Fig. 9 in einem schematischen Logikdiagramm die Taktsteuerung Cl, C2 und die Verteilerlogik,

Fig. 10 in einem Zeitdiagramm die Steuerung der Taktsignale Cl, C2 für eine Stopfolge und eine anschließende Schritterlaubnistaktfolge Cl, C2,

Fig. 11 in einem Zeitdiagramm die Steuerung der Taktsignale Cl, C2 für eine Stopfolge und für anschließende Takte Cl, C2 für eine Maschinenzyklus folge und

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Fig. 12 in einem Zeitdiagramm die Steuerung der Taktsignale Cl, C2 für eine Stopfolge, gefolgt von den Takten Cl, C2 für eine Instruktionszyklusfolge.

In Fig. 1 ist ein Ausführungsbeispiel der Erfindung in einem Computersystem mit gespeichertem Programm dargestellt, das einen konventionellen Hauptspeicher 10 zum Speichern von Daten enthält. Der Speicher 10 wird unter Steuerung einer Hauptspeichersteuereinheit 15 adressiert, die sich in der Zentraleinheit (CPU) 20 befindet. Der Datenweg zwischen der CPU 20 und dem Speicher 10 ist durch die ;Sammelleitung 11 dargestellt, während die Adreßbahn durch die Sammelleitung 12 wiedergegeben ist.

Obwohl der Speicher 10 Instruktionen und Daten enthalten könnte, sind die Instruktionen in einem konventionellen Steuerspeicher

25 gespeichert, der über die Steuerspeichersteuerung 30 und die CPU 20 adressiert wird. Der Adreßweg ist durch die Sammelleitung

26 und der Datenweg durch die Sammelleitung 27 dargestellt. Die ■CPU 20 steht mit einem Kanal 40 über eine bidirektionale Samme1- ^!leitung 35 in Verbindung. Der Kanal 40 ist ein konventioneller ^anal und enthält Register zum Puffern von Datenübertragungen zwischen der CPU 20 und einem Ein-/Ausgabe-Untersystem (E/A-Untersystem).

;Das E/A-Untersystem enthält einen Plattenspeicherantrieb 50, der

'Programme und Daten für das System und das Untersystem speichert. Programme und Daten können in das System eingegeben oder aus diesem über die Ladeeinheit 60 entnommen werden. Diese Einheit ist konventionell und hat im allgemeinen die Form eines Plattenspeicherlaufwerkes mit einer oder mehreren herausnehmbaren Platten oder die Form einer Magnetbandeinheit.

Andere E/A-Geräte sind über die E/A-Steuergeräte (IOC) 70 und 80 an das System angeschlossen. Die IOC ¹S. 70 und 80 sind als kleine Steuerrechner ausgelegt und enthalten Speicher und eine zentrale Verarbeitungseinheit.

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Der Plattenspeicherantrieb 50, die Ladeeinheit 60 und die IOC's 70 und 80 sind mit dem Kanal 40 über eine bidirektionale Sammelleitung 45 verbunden. Das IOC 70 steuert die E/A-Geräte einschließlich einer Tastatur (KBD) und eines Bildschirmes (CRT), die durch den Block 76 dargestellt sind, einen Drucker 77 und einen Systemkontrolladapter 100, der über die Sammelleitungen 75 und 78 an das IOC 70 angeschlossen ist. Das IOC 80 steuert die Kommunikationsgeräte, die durch den Block 90 dargestellt sind, und über die bidirektionale Sammelleitung 85 an das IOC 80 angeschlossen sind.

Punktionseinheiten des Systems, d.h. die Hauptspeichersteuerung j 15 j die CPU 20, die Steuerspeichersteuerung 30, der Kanal 40, der Plattenspeicherantrieb 50, die Ladeeinheit 60 und die IOC ¹S 70 und 80 sind an eine gemeinsame Leitung (RAS) 110 für die Zwecke der Fehlerprüfung, Diagnose und Wartung angeschlossen, die auch mit dem Systemsteueradapter 100 verbunden ist.

Der Systemsteueradapter 100 ist in Fig. 2 im einzelnen ge- , zeigt und wie ein kleiner Steuercomputer aufgebaut, jedoch enthält er keine Rechen- und Logikeinheit (ALU). Für solche Funk- '■ tionen ist er vom IOC 70 oder 80 abhängig. Wenn das Computersy- [ stern keine IOC's hat, kann der Systemkontrolladapter 100 seine eigene ALU haben, sonst braucht er Komponenten der CPU 20. Dieses würde nicht den gleichzeitigen Betrieb des Systems und des Systemsteueradapters 100 gestatten.

!Der Systemsteueradapter 100 enthält den Taktgeber für das Com-Iputersystem. Der Oszillator 101 ist ein konventioneller Quarzoszillator und liefert Impulse an die Taktlogik 102. Die Taktlogik 102 enthält Verstärker und Impulsformer zum Formen der Taktimpulse Cl und C2, die der Taktsteuerungs- und Verteilungslogik 103 zugeführt werden. Hier genügt die Feststellung, daß es die Taktsteuerungs- und Verteilungslogik 103 dem Systemsteueradapter ermöglicht, Taktimpulse für eine Einheit wahlweise zu sper- ; ren und danach Takt impulse Cl und C2 für eine Takt schritt folge,

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eine Maschinenzyklusfolge oder eine Instruktionszyklusfolge zu liefern. Der Systemsteueradapter 100 kann auch die Takte A CLK und B CLK für Schiebeoperationen liefern, die unter Programmsteuerung innerhalb des Systemsteueradapters stehen und mit einer durch das Programm festgelegten Rate auftreten können.

Die Taktleitungen 111 und 112 sind repräsentativ für die Takte ; Cl und C2 für jede Funktionseinheit innerhalb des Computersystems,| d.h., es gibt ein Paar Taktleitungen für die Takte Cl und C2 j für jede Punktionseinheit, und die Taktleitungen 111 und 112 sind j iein Teil der Fehlerprüf-, Diagnose- und Wartungseinheit(RAS). Die ! Leitung 110 zur RAS enthält auch die Leitungen 113 und 114 für ί die Takte A CLK und B CLK, die Leitung 116 für ein Testsignal, ; die Leitung 117> die eigentlich aus einer Gruppe von 16 Leitungen ;für die Adressen der Funktionseinheit, z.B. X in Fig. 4., oder des Schieberinges (170) besteht, die Leitung 118, die eine serielle Datenausgabeleitung ist, und die Leitung 119, die eine serielle Dateneingabeleitung ist. Die aus den 16 Leitern bestehende Leitung 1117, liefert eine diskrete Adresse zur Adressierung einer jeden IFunktionseinheit oder eines jeden Schieberinges einer jeden Funk- j tionseinheit innerhalb eines Computersystemes für Diagnosezwecke, j Diese Adressiereinrichtung ist von der Adressierung einer Funktion^ einheit im Computersystem bei der Ausführung des Programmes in der j CPU 20 unabhängig.

Die Takte A CLK und B CLK auf den Leitungen 113 bzw. 114 werden füif Diagnosezwecke benutzt und ihre spezielle Funktion wird später beschrieben. Hier genügt die Feststellung, daß die Takte A CLK und ¹B CLK unter Programmsteuerung, die in dem später noch zu beschreibenden Block 104 enthalten ist, auftreten. Die Takte A CLK und B CLK stammen von einem Register 120 für die Betriebsart 1, das untei)· Programmsteuerung geladen wird. Die das Programm für den Systemsteueradapter 100 bildenden Instruktionen stehen in einem Festwertspeicher (ROM) 130 und in einem Randomspeicher (RAM) 140. ; Die Instruktionen im ROM 130 liefern die Basisinstruktionen für das'

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Laden von Instruktionen in den RAM 14O₅ so daß der Systemsteueradapter 100 betriebsbereit gemacht wird, d.h., bestimmte Kerninstruktionen im ROM 130 sind ihrer Art nach sehr grundlegend und dienen dazu, den Systemsteueradapter mit den Funktionen starten zu lassen, den Systemsteueradapter zu initialisieren, die Kommunikation mit einem IOC festzulegen und den RAM 140 mit Instruktionen vom Plattenspeicherantrieb 50 oder von der Ladeeinheit 60 über das IOC zu laden.

Der ROM 130 wird unter Steuerung des Adreßregisters (CSAB) 131 adressiert, das am Anfang geladen oder unter Steuerung eines Signales INIT CSAB auf der Leitung 132, das von der Laufsteuerung 150 kommt, auf eine feste Adresse gezwungen wird. Das Signal INIT CSAB resultiert in einem Fall aus einer Stromeinsehaltfolge des Computersystems. Die Kerninstruktion im ROM 130 ist im einzelnen in Fig. 3a gezeigt und besteht aus l6 Bits. Bit 0 ist ein Datenfluß- oder Verzweigungsbit. Die Bits 1 bis einschließlich 4 definieren ein Operationsfeld oder die auszuführende Verzweigungsoperation, wenn Bit 0 eine Verzweigungsoperation anzeigt. Bei einer Datenflußoperation definieren die Bits 5 bis einschließlich 7 die Bestimmung (Ziel), die Quelle oder das Steuerfeld, das in den Bits 8 bis einschließlich 15 enthalten ist. Wenn es sich um eine Verzweigungsoperation handelt, enthalten die Bits 5 bis einschließlich 15 die Adresse derjenigen Instruktion, zu der zu verzweigen ist.

Die Instruktionen im ROM I30 werden durch den Logikblock 135 decodiert, der eine Logikschaltung zur Bestimmung des Typs der auszuführenden Operation enthält, d.h., eine Datenflußoperation oder eine Verzweigungsoperation; weiterhin enthält er eine Logik zur* Interpretation des Operationsfeldes oder der Verzweigungsoperationsbedingung, eine Logikschaltung zur Erkennung der Bestimmung (des Ziels), der Quelle oder des Steuerfeldes und eine Logikschaltung zur Bildung der Verzweigungszieladresse.

Das Adreßregister 13I wird auch zur Adressierung des RAM 140 benutzt. Die Auswahlleitungen I36 und 141 von der CS- und WRT-Steu-RO 975 004 R Π 9 8 A /+ / Π 7 R U

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erung ΙβΟ bestimmen, ob der ROM I30 oder der RAM 140 adressiert
werden. Die CS- und WRT-Steuerung I60 empfängt Eingangssignale
von den Registern (CSl) I6I, (CS2) 162 und (WRT) I63. Das Register 161 wird mit Adreßdaten vom IOC 70 über die Sammelleitung 75 geladen. Die Sammelleitung 75 besteht eigentlich aus Datenleitungen und Adreßleitungen. Ob sie beide Leitungstypen enthält, hängt von der jeweiligen Implementierung der Erfindung ab. Der ROM I30 und
der RAM l40 können z.B. im IOC 70 enthalten sein, und dann würde
die Sammelleitung 75 keine Adreßleitungen enthalten.

Die drei werthohen Bits der Adresse auf der Sammelleitung 75 werden in das Register Ιβΐ eingegeben. Diese drei werthohen Bits werden in diesem speziellen Fall zur Entwicklung der Auswahlsignale
für den ROM und den RAM benutzt.

Der RAM 140 wird durch die Ausführung einer IOC-Instruktion vom
ROM 130 mit Instruktionen geladen. In diesem Fall wird die Instruktion im ROM 130 nicht durch den Logikblock 135 decodiert,
sondern durch die Torsehaltungen 79 an das IOC 70 über die Sam- ^; melleitung 78 weitergeleitet und die Instruktion vom ROM I30 wird , im IOC 70 decodiert. Wenn Instruktionen vom ROM I30 durch den Lo- j

gikblock 135 decodiert werden, ist das als Kernbetrieb definiert
und dient, wie oben gesagt, zur Initialisierung des Systemsteuer- , adapters 100, des IOC 70, des Plattenspeicherantriebs 50 und der ; Ladeeinheit 60. j

Nachdem die Kernoperation abgeschlossen ist, schaltet der System- \ Steueradapter in den IOC-Betrieb um, worin Instruktionen vom j ROM 130 und vom RAM 140 im IOC 70 decodiert werden. Somit wird j die Instruktion vom ROM 130 im IOC 70 decodiert, und dadurch sen- I det das IOC 70 eine Adresse über die Sammelleitung 75 an das Adreßregister (CSAB) 131. Die werthohen Bits der Adresse werden ja bekanntlich in das Register I6I gesetzt, wodurch die CS- und WRT-Steuerung 160 Auswahlsignale (SEL) entwickelt, und in diesem Fall j wird ein RAM-Aus wahl signal SEL RAM auf der Leitung 141 zum Auswäh-| len des RAM 140 entwickelt. Das IOC 70 liefert dann Daten auf die

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Sammelleitung 75 und zum (DBO-)Register 142. Diese Daten werden über die Tore 143 in das Schieberegister 170 geleitet, das entweder seriell oder parallel arbeiten kann und in diesem Fall parallel arbeitet, wodurch die Daten vom Register 170 über die Sammelleitung 171 in den RAM 140 laufen. In den RAM 140 wird somit unter Steuerung eines Schreibsignales WR auf der Leitung 144 ein Datenbyte eingeschrieben. Es gibt ein Schreibsignal zum Schreiben eines ■ niedrigen Byte und ein Schreibsignal zum Schreiben eines hohen Byte*, d. h.j der RAM 140 ist 2 Bytes groß. Das niedrige Byte wird zuerst eingeschrieben. In einem weiteren Zyklus wird dann das hohe Byte i eingeschrieben. Somit läuft ein weiterer Operationszyklus zum j Schreiben des hohen Byte ab. Wiederholte Zyklen dienen zum Schreiben niedriger und hoher Bytes in den RAM 140, bis dieser komplett geladen ist. Instruktionen zur Operationssteuerung des Systemsteueradapters werden dann aus dem RAM 140 gelesen. Der RAM 140 läuft im Lesebetrieb, wenn kein Schreibsignal WR auf der Leitung 144 vor-j liegt. :

Im IOC-Betrieb haben die Instruktionen das in Pig. 3b dargestell- |

te Format. Das Format für die ROM- und RAM-Instruktionen ist im IOC-Betrieb dasselbe, d.h., die ROM-Instruktion besteht im IOC-Betrieb aus 17 Bits, der ROM 130 ist 18 Bits groß. Diese 18 Bits bestehen im Kernbetrieb aus 16 Instruktionsbits und zwei Paritätsbits. Im IOC-Betrieb bestehen diese 18 Bits aus 17 Instruktionsbits und einem Paritätsbit. Der RAM 140 ist gleicherweise 18 Bits groß, und diese 18 Bits enthalten im wesentlichen zwei Datenbytes plus zwei Paritätsbits. Im IOC-Betrieb werden die 17 Bits jedoch als Instruktionsbits benutzt; ein Bit dient als Paritätsbit. Im IOC-Betrieb brauchen die 17 Bits drei Operationszyklen, d.h., einen Zyklus zum Schreiben des niedrigen Byte, einen zum Schreiben des hohen Byte und einen Zyklus zum Schreiben des |l7-ten Bits und des Paritätsbits. Das vorliegende Ausführungsbeispiel ist natürlich nicht auf eine Instruktion von 17 Bits Größe beschränkt, obwohl das IOC 70 in dieser speziellen Ausführung jedoch mit einer Instruktion von 17 Bits arbeitet. Die wichtigen

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Gesichtspunkte der Anordnung betreffen jedoch den gleichzeitigen Betrieb des Systems und der fehlerhaften Punktionseinheit. :

;Zum vollen Verständnis des Ablaufs und der Anordnung muß man nicht nur die Arbeitsweise des Systemsteueradapters 100 kennen, son- ! dem auch berücksichtigen, daß die Elemente einer jeden Punkti- ; ;onseinheit als Schieberegister so verbunden sind, wie es in der I US-Patentschrift Nr. 3 806 89I beschrieben ist. Eine typische : !Punktionseinheit 200 ist in Fig. 4 gezeigt, wo die Trigger und j 1 Register dieser Einheit darstellungsgemäß in der Konfiguration j !des Schieberegisters 210 verbunden sind." Die Trigger und Register ^;der Punktionseinheit arbeiten nur im Diagnosebetrieb als langes !Schieberegister. Fig. 5 zeigt eine typische Verriegelungsschaltung ider Punktionseinheit 200 einmal im Normalbetrieb und einmal als Schieberegister. Die Verriegelungsschaltung 215 kann irgendeine ;Verriegelungsschaltung in der Punktionseinheit 200 zur Übernahme einer typischen Verriegelungsfunktion sein. Im Normalbetrieb wird ■die Verriegelungsschaltung 215 durch die Takte Cl und G2 verriegelt; j und entriegelt. Der Takt Cl wird an die Leitung 216 angelegt, die {den Inverter (N) 217 und den UND-Inverterblock (AI) 220 speist, j der einen Teil Ll der Verriegelungsschaltung 215 bildet. Die : (Ausgabe des Inverters 217 speist den UND-Inverterblock 218, der j

ebenfalls den Dateneingang 0 (DO) empfängt. I

|Der UND-Inverterblock 219 wird für die serielle Schiebeoperation benutzt und durch ein Signal +SERIAL DAT und den Ausgang des !inverters 221 gespeist. Der Inverter 221 wird durch ein Taktsignal A CLK gespeist, das auch an die UND-Inverterschaltung 220 angelegt wird. Die Ausgänge der UND-Inverterschaltungen 218, 219 und 220 werden ODER-verknüpft und liefern einen Ausgang mit negati-· vem Pegel auf die Leitung 222. Der positive Pegel auf der Leitung 224 wird vom Inverter 223 abgenommen, der durch den ODER-Ausgang der UND-Inverterschaltungen 218, 219 und 220 gespeist wird. Der Ausgang des Inverters 223 wird ebenfalls auf die UND-Inverterschaltung 220 und die UND-Inverterschaltung 228 des L2-Teiles der Verriegelungsschaltung 215 zurückgeführt. Die UND-Inverter-

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Schaltung 228 wird auch durch den Ausgang des Inverters 227 gespeist, der einen Eingang vom ODER-Glied 226 empfängt. Das ODER-Glied 226 empfängt die Taktsignale C2 und B CLK. Der Ausgang des ODER-Gliedes 226 wird auch an die UND-Inverterschaltung 229 angelegt. Die Ausgänge der UWD-Inverterschaltungen 228 und 229 werden ODER-verknüpft, wodurch der negative Ausgangspegel vom L2-Teil
der Verriegelungsschaltung 215 auf der Leitung 230 genommen wird. Der positive Pegel erscheint auf der Leitung 232, die an den Ausgang des Inverters 231 angeschlossen ist, der durch den ODER-Ausgang der UND-Inverterschaltungen 228 und 229 gespeist wird. Die
Ausgabe des Inverters 231 wird auch auf die UWD-Invertersehaltung 229 zurückgeführt.

Die Verriegelungsschaltung 215 besteht im wesentlichen aus den beiden Teilen Ll und L2, die ohne Steuerleitungen miteinander verbunden sind. Die Daten in Ll und L2 sind nach Anlegen der Takte Cl
und C2 an die Verriegelungsschaltung 215 identisch. Wenn die Verriegelungsschaltung 215 jedoch als ein Element oder eine Position eines Schieberinges betrieben wird, werden nicht die Takte Cl und C2, sondern der Takt A CLK angelegt, um Daten in den Teil Ll der Verriegelungsschaltung 215 zu schieben. Der Takt B CLK wird angelegt, um die Daten vom Teil Ll in den Teil L2 zu übertragen.

In Fig. 6 ist im einzelnen die Verbindung von vier Verriegelungsschaltungen 215 zu einem Schieberegisterring gezeigt. Der Ausgang des Inverters 231 der Verriegelungsschaltung 215 für die Position 1 ist mit dem Eingang SERIAL DAT des UND-Inverterblockes 219 der Verriegelungsschaltung 215 für Position 2 verbunden. In ähnlicher Weise ist der Ausgang des Inverters 231 der Verriegelungsschaltung 215 für Position 2 mit dem Eingang SERIAL DAT des UND-Inverter- " blockes 219 der Verriegelungsschaltung 215 für die Position 3
verbunden und die Ausgabe des Inverters 231 für diese Verriegelungsposition wird an den Eingang SERIAL DAT des UND-Inverterblockes
219 der Verriegelungsschaltung 215 für Position 4 angelegt. Das
Signal SERIAL DAT kommt vom Systemsteueradapter 100 über die Leitung 118 der Sammelschiene (RAS-Bus) 110. Die auf der Leitung 232

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erscheinenden Datensignale SERIAL DAT I werden an den Systemsteueradapter über die Leitung 119 der Sammelschiene (RAS-Bus) 110 zurückgeleitet.

Der für die vorliegende Anordnung besonders wichtige Teil des Systemsteueradapters 100 ist in Fig. 4 dargestellt. Das Diagnoseadreßregister 175 ist ein 8 Bit großes Register, dessen Ausgänge durch die hohen und niedrigen Tore I76 und 177_} die durch die Signale HL und LL geschaltet werden, auf 16 Leitungen zur diskreten Adressierung einer beliebigen von 16 Punktionseinheiten codiert werden. Das Signal SH R ADR auf der Adreßleitung 117 zusammen mit anderen Signalen vom Systemsteueradapter 100 wird dazu benutzt, die Punktionseinheit aus dem System herauszuschalten und das Taktsignal B CLKL an die adressierte Punktionseinheit zu geben.

Die Taktsignale A CLKL und B CLKL kommen vom Betriebsartenregister! 120. Die an die A-B-Taktsteuerung 104 angelegten Signale sind im einzelnen in Fig. 7 gezeigt. Die Taktsignale A CLKL und B CLKL werden den ODER-Gliedern 113A bzw. 114B direkt zugeführt. Diese Schaltung ermöglicht die Erzeugung der Taktsignale A CLK und B CLKi und der Programmsteuerung durchwiederholtes Einschalten undRück- i stellen des Registers 120. Das Taktsignal A CLK kann auch über diej UND-Glieder 105 und 106 erzeugt werden. Diese UND-Glieder werden j vorbereitet durch ein Zulassungssignal +A/B CLKZ, das vom Betriebsh artensteuerregister I90 in Fig. 2 kommt. Die Erscheinungsreihen- | folge der Taktsignale A CLK und B CLK wird bestimmt durch Schal- , ten der A/B L Position des Betriebsartensteuerregisters I90. Die Signalausgabe dieser Position wird über den Inverter I9I an das UND-Glied I05 angelegt. Der andere Eingang zum UND-Glied 105 ist das Taktsignal Cl. Der Eingang des UND-Gliedes 106 ist direkt mit dem Ausgang A/B L des Registers I90 verbunden und ein Eingang dient zum Empfang des Taktsignales C2. Wenn also die A/B L Position des Betriebsartensteuerregisters I90 verriegelt ist, dann wird ein A CLK-N-Taktsignal durch ein Taktsignal C2 erzeugt, wogegen bei Entriegelung dieser Position das A CLK-Taktsignal durch das Taktsignal Cl erzeugt wird.

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Das B CLK-Taktsignal kann auch über die UND-Glieder 107 und 108 ähnlich erzeugt werden wie das A CLK-Taktsignal über die UND-Glieder 105 und 106. Das UND-Glied 107 wird durch das A/B L-Signal vom Betriebsartensteuerregister I90 vorbereitet, wogegen das UND-Glied 108 durch die Ausgabe des Inverters 19I vorbereitet wird. Das Taktsignal Cl erzeugt ein B CLK-Taktsignal über das UND-Glied IO7, wenn A/B L verriegelt ist. Das C2-Signal erzeugt das B CLK-Taktsignal über das UND-Glied 108, wenn A/B L entriegelt ist. Wenn also A/B L verriegelt ist, erzeugt der Takt Cl das B CLK-Taktsignal und der Takt C2 das A CLK-Taktsignal. Dadurch wird also zuerst das B CLK-Taktsignal und dann das A CLK-Taktsignal erzeugt. Wenn A/B L entriegelt ist, erzeugt das Cl-Taktsignal den A-CLK-Takt und das C2-Taktsignal den B CLK-Takt, so daß das A CLK-Taktsignal zuerst auf- ■ tritt. Dann kommt das B CLK-Taktsignal. Die verschiedenen Signalfolgen für den A CLK-Takt und den B CLK-Takt sind im Zeitdiagramm der Fig. 8 dargestellt. Die Taktsignale A CLK und B CLK auf den Leitungen II3 und 114 werden, wie oben gesagt, zur seriellen Eingabe und zum Auslesen von Prüfdaten aus den Triggern und Registern benutzt, die als Schieberegister 210 in der Funktionseinheit 200 geschaltet sind.

Einzelheiten der C£-C2-Taktsteuerungs- und Verteilerlogik 103, Pign;. 2 und 4, für die Taktsignale Cl und 02 sind in Fig. 9 dargestellt. Allgemein gesprochen, bietet die C1-C2 Taktsteuerungs- und Verteilerlogik IO3 eine Möglichkeit, die Taktsignale Cl und C2 bezüglich der adressierten Punktionseinheit zu stoppen und danach die adressierte Funktionseinheit wahlweise die Taktsignale Cl und C2 empfan-f gen zu lassen. Die Taktsteuerungs- und Verteilerlogik 103 enthält i 0in sechsstelliges Register 300. Die erste Stelle des Registers 300| ist die Stelle oder Position 301, die ein Signal STOP zum Stoppen ! ,der Takte Cl und C2 für die jeweils adressierte Funktionseinheit j !liefert. Die Position 301 wird durch das Taktsteuersignal GT CLK ^C vom Decodierer 195 in Fig. 2 und das DBO -O-Bit der Sammelleitung 75 gesteuert. Die Taktsignale Cl und C2 von der Taktlogikschaltung 102 (Fig. 2a) speisen direkt jeden Punktionseinheitentaktsteuerblock 310 der Taktsteuerungs- und Verteilerlogik 103,

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die so viele PunktionseinheitentaktSteuerblocks 310 enthält, wieadressierbare Schieberinge vorhanden sind, d.h., mindestens einen
für jede Punktionseinheit.

Abhängig von der Stellung des Bits DBO 2 liefert die Position 302
des Registers 300 ein Signal MA CY. Das Signal MA CY wird an den
Punktionseinheitentaktsteuerblock 310 über das UND-Glied 311 und
das ODER-Glied 312 angelegt. Das UND-Glied 311 wird vorbereitet , durch die Ausgabe des Inverters 313, die an Ll der Position 303 ^: gegeben wird. Ll der Position 303 wird durch das Signal MA CY und ι das Taktsignal C2 gespeist. Das Taktsignal Cl speist das L2 der Po-; $ition 303, während für alle anderen Positionen des Registers 300 ! das Taktsignal Cl des Ll der betreffenden Position speist. Somit j jLst das Signal MA CY während eines Taktsignales Cl und eines Taktsignales C2 vorhanden und fällt mit dem nächsten Taktsignal Cl ab, ! weil der Inverter 313 dann das UND-Glied 31I abschaltet. ;

t>ie Position 304 des Registers 300 wird durch das Bit DBO 3 ein-

igeschaltet und liefert in diesem Zustand das Signal INST STEP, j

[das an das UND-Glied 314 angelegt wird, welches das ODER- ;

JGlied 312 speist. Das Signal INST STEP speist auch einen Instruk- :

jtionsschrittzähler 3I6, der von den DBO-Bits 0 bis 2 unter Steu- 1 ierung eines Signales L CO von der Decodierlogik 135 in Fig. 2c j geladen wird. Der Zähler 316 wird durch die Taktsignale Cl und C2 j |heruntergezählt, wenn das Signal INST STEP von der Position 304 j !verfügbar ist. Die Ausgänge des Zählers 316 speisen das ODER-Glied j ;317, und seine Ausgabe wird an das UND-Glied 314 angelegt, das durcjh ein Signal vom ODER-Glied 317 vorbereitet wird, sobald der Zähler
316 einen von Null verschiedenen Wert enthält. Wenn der Zähler 3I6 tfull enthält, ist das UND-Glied 314 gesperrt. Somit wird das Signal INST STEP durch das UND-Glied 314 an das ODER-Glied 312 so
lange geleitet, wie der Zähler 316 auf einem von Null verschiedenen! Wert steht.

Die Position 305 des Registers 300 wird durch das DBO 4 Bit geschaltet und liefert ein Signal BLOCK C2, das den Inverter 318

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speist. Die Ausgabe des Inverters 318 speist das UND-Glied 331 der Punktionseinheitentaktsteuerblocks 310. Die Position 306 des Registers 300 wird durch das DBO 5 Bit geschaltet und liefert ein Signal BLOCK Cl an den Inverter 319· Die Ausgabe des Inverters 319 wird direkt auf das UND-Glied 336 der Funktionseinheitentaktsteuerblocks 310 gegeben.

Jeder Funktionseinheitentaktsteuerblock 310 ist identisch, und es gibt, wie bereits gesagt, mindestens so viele Blocks 310 wie Punktionseinheiten. Jeder Funktionseinheitentaktsteuerblock 310 hat somit dieselben Eingänge mit Ausnahme der Eingangsleitung 117 für das Signal SH R ADR. Der Funktionseinheitentaktsteuerblock 310 mit dem Signal SH R ADR wird zur Adressierung der Funktionseinheit 200 entsprechend der Detaildarstellung benutzt. Der Funktionseinheitentaktsteuerblock 310 enthält das UND-Glied 325, das das Signal STOP von der Position 301 des Registers 300, das Taktsignal C2, Das Signal SH R ADR und die Ausgabe eines Inverters 327 empfängt, die durch das UND-Glied 326 zugeführt wird. Das UND-Glied 326 empfängt die Ausgabe des ODER-Gliedes 312 und das Signal SH R ADR. Das UND-Glied 325 steuert die Einschaltung von Ll 328. Das L2 329 wird durch die Ausgabe des Ll 328 und das Taktsignal Cl verriegelt. Die Ausgabe des L2 329 speist den Inverter 330, der einen Eingang zum UND-Glied 331 liefert. Das UND-Glied 331 empfängt auch das Taktsignal C2 und die Ausgabe des Inverters 318 und liefert ein Taktsignal C2 auf die Leitung 112, wenn es nicht entweder durch den Inverter 318 oder den Inverter 330 gesperrt ist.

Das Ll 33 wird unter Steuerung des UND-Gliedes 332 verriegelt, das das Taktsignal C2, das Signal SH R ADR, die Ausgabe des Inverters 327 und das Signal STOP von der Position 301 empfängt. Das L2 334 empfängt das Taktsignal Cl. Die Ausgabe des Ll 333 speist den Inverter 335, der wiederum einen Eingang an das UND-Glied liefert. Das UND-Glied 336 empfängt auch das Taktsignal Cl und die Ausgabe des Inverters 319 und liefert ein Taktsignal Cl auf die Leitung 111, wenn es nicht durch die Inverter 319 oder 335 ge-

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sperrt ist.

Wie aus den Pign. 10, 11 und 12 zu ersehen ist, werden die Signale Cl und C2 durch die gerade beschriebene Anordnung gesperrt und können danach wahlweise auftreten. Wenn die Position 301 ein Stopsignal an die UND-Glieder 325 und 332 liefert, verriegelt das UND-Glied 325 Ll 328, und das UND-Glied 332 Ll 333 beim Auftreten eines Taktsignales C2. über den Inverter 335 sperrt 333 dann das UND-Glied 336, so daß das Taktsignal Cl am Durchgang zur ; adressierten Punktionseinheit gehindert wird. Das Taktsignal Cl , überträgt jedoch den Zustand von Ll 328 in L2 329_} wodurch diese ; ; über den Inverter 330 das UND-Glied 331 sperrt, so daß das Taktsignal C2 nicht zur adressierten Punktionseinheit durchkommt. _;

Taktschritte, d.h. ein Cl-Takt oder ein C2-Takt, können an die j adressierte Punktionseinheit durch entsprechendes Laden der Positionen 302, 305 und 306 gesendet werden. Die Position 302 lie-'fert ein Signal MA CY, wodurch das UND-Glied 329 die UND-Glieder 325 und 332 über den Inverter 327 sperrt. Die UND-Glieder 331 und 336 werden somit auf diesem Weg nicht länger gesperrt, idie Positionen 305 und 306 könnten jedoch noch Sperrsignale an ι diese UND-Glieder liefern. Unter den gerade beschriebenen Bedingungen würde das Taktsignal Cl ausgelöst, wenn die Position 306 ;auf Null gestellt ist. Ein Taktsignal C2 wird dadurch geliefert, daß man die Position 305 auf Null stellt. Die Taktschrittfolge ist in Pig. IO gezeigt.

Ein Maschinenzyklus ist eine Folge aus einem Taktsignal Cl und einem anschließenden Taktsignal C2. Für einen Maschinenzyklus müssen also die beiden Positionen 305 und 306 auf Null gesetzt seiji. Die Maschxnenzyklusfolge ist in Pig. Il gezeigt.

Ein Instruktionsschrittsignal ist abhängig vom Wert im Instruktionsschrittzähler 316 veränderlich. In diesem speziellen Beispiel kann der in Fig. 12 gezeigte Instruktionszyklus eine Folge eines Taktsignales Cl und eines anschließenden Taktsignales C2, eines

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zweiten Taktsignales Cl und eines zweiten Taktsignales C2 sein, wenn der Instruktionsschrittzähler 316 auf vier gesetzt ist oder der Instruktionszyklus kann eine Folge aus drei Signalen Cl und drei Signalen C2 sein, wenn der Instruktionsschrittzähler 316 auf sechs gesetzt ist, wobei jedem dieser drei Cl-Signale ein Signal ι der drei Signale C2 folgt.

Die Taktsignale Cl und C2 vom Funktionseinheitentaktsteuerblock speisen die Funktionseinheit 200 über die Leitungen 111 bzw. 112, wobei nach der Darstellung in Fig. 4 speziell die Takte Cl und C2 die Takterzeugungslogik 250 speisen. Ob eine Funktionseinheit eine Takterzeugungslogik 250 enthält oder nicht, hängt '

von den Forderungen der jeweiligen Funktionseinheit ab. Die ; Funktionseinheit 200 braucht nach der Darstellung beispielsweise für ihren normalen Betrieb die Takte Tl bis T4. Zur Vereinfachung der Zeichnung ist die Funktionseinheit 200 jedoch so dargestellt, : als ob sie nur die Takte Cl und C2 braucht. Der Takt Cl wird an das UND-Glied 252 angelegt, das das Taktsignal Cl über das ODER- ; Glied 253 an die Trigger, Verriegelungsschaltungen und Register der Funktionseinheit 200 für ihren normalen Betrieb weiterleitet. Die Ausgabe des ODER-Gliedes 253 wird darstellungsgemäß an jedes zweite L2 der Funktionseinheit angelegt, weil das Verriegelungsprinzip mit Ll, L2 keine übertragung von Daten zwischen den Glie-

dern gestattet, die durch denselben Taktimpuls geschaltet werden. Dieses wird in der US-Patentschrift Nr. 3 783 254 erläutert. Die Taktsignale Cl und C2 werden auch an jedes zweite Ll so angelegt, daß Ll, L2 normal betätigt werden. Das Taktsignal C2 speist auch das UND-Glied 256, das durch die Ausgabe des Inverters 264 vorbereitet wird. Das UND-Glied 256 speist das ODER-Glied 257, und seine Ausgabe wird an jedes zweite L2 angelegt, dessen Ll durch das Taktsignal Cl getakelt wird. Das UND-Glied 255 funktioniert insofern ähnlich wie das UND-Glied 251, als es dieselben Eingänge hat, speist jedoch das ODER-Glied 257 und nicht das ODER-Glied 253·

Um die Ll und L2 als Schieberegister 210 zu betätigen, empfängt das durch das Signal SH R ADR vorbereitete UND-Glied 251 RO-975 oö*— 609844/0764

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auch das B CLK-Taktsignal von der A/B-Taktsteuerung 104 über die Leitung 114, so daß das durch das UND-Glied 251 geleitete Signal durch das ODER-Glied 253 darstellungsgernäß auf L2 geleitet wird. Das A CLK-Taktsignal speist das erste Ll ^!des Schieberegisters 210, das auch ein Signal auf der Leitung !+SERIAL DAT O vom Register 170 empfängt. Die Ausgabe der letzten ίPosition des Schieberegisters 210 wird an das UND-Glied 280 angelegt, das durch das Signal SH R ADR auf der Leitung 117 vorbereitet wird. Die Ausgabe des UND-Gliedes 280 läuft in das ODER-Glied 281, das auch Eingänge von anderen Punktionseinheiten hat und dessen Ausgabe die Eingabe SERIAL DAT I zum Register I70 ist.

₍Wenn die Punktionseinheit 200 nicht im Normalbetrieb betrieben !wird, liefert das Register 175 ein Signal SH R ADR auf die Leistung 117, und das Register I85 liefert ein Signal TEST auf die Leitung II6 zum UND-Glied 261. Das UND-Glied 261 speist das ODER-Glied 263 und dieses wiederum den Inverter 264. Das ODER- ;Glied 263 empfängt auch einen Eingang vom UND-Glied 262, das das Signal SH R ADR und ein Signal POR empfängt, das eine Rückstellung :der Einschaltung der Stromversorgung angibt. Die Ausgabe des Iniverters 264 bildet ein Sperrsignal für die UND-Glieder 265, um |die Punktionseinheit 200 aus der Schnittstelle zu den E/A-Kanälen !herauszuschalten, die aus den Sammelschienen 75 oder 85 bestehen ikann, die zu den IOC's. 70 oder 80 führen, oder aus der Sammelleijtung 45, die zum Kanal 40 führt. Das Sperrsignal vom Inverter wird auch an die UND-Glieder 275 angelegt, um die Punktionseinheit von ihrem angeschlossenen E/A-Gerät abzuschalten.

Im nichtnormalen Betrieb wird das Schieberegister 210 der Funktionseinheit seriell mit Datenmustern vom Register 170 geladen. Das Register 170 kann parallel mit dem gewünschten Datenmuster geladen werden. Dann werden die Taktimpulse A CLK und B CLK an das Register I70 über die Leitungen 113 bzw. 114 angelegt, um die Daten über die Leitung 118 an Ll der ersten Position des Schieberegisters 210 der Punktionseinheit 200 auszuschieben. Der Inhalt des Schieberegisters 210 wird durch die Takte A CLK und B CLK ver-

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schoben und seine Ausgabe an das UND-Glied 280 angelegt, das durch das Signal SH R ADR vorbereitet ist. Die Ausgabe des UND-Gliedes 280 speist das ODER-Glied 281 und dessen Ausgabe ist das Signal +SERIAL DAT I auf der Leitung 119, das an das Schieberegister 170 zurückgeführt wird. Das ODER-Glied 281, das die logische ODER-Punktion nur darstellen soll, empfängt Eingänge von den anderen Punktionseinheiten 200 und ist normalerweise eine ODER-Verdrahtung.

Die +SERIAL DAT O-Leitung 118 und die +SERIAL DAT I-Leitung 119 werden ebenfalls an das Antivalenzglied 400 geführt. Durch diese Anordnung können vom Schieberegister 210 empfangene Daten seriell bitweise verglichen werden mit einem in das Register 17O geladenen erwarteten Ergebnismuster. Die Ausgabe des Antivalenzgliedes speist das UND-Glied 401, das durch ein Fehlererlaubnissignal PE vom Register I80 vorbereitet ist. Die Ausgabe des UND-Gliedes 401 ist ein Fehlersignal, das vom Systemsteueradapter 100 benutzt wird.

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Claims

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PATENTANSPRÜCHE

Einrichtung zur Diagnose (Prüfung) von Punktionseinheiten einer elektronischen Datenverarbeitungsanlage während des Betriebs, vorausgesetzt, daß die zu prüfende Punktionseinheit nicht die zentrale Steuereinheit selbst ist, gekennzeichnet durch einen Systemsteueradapter (100; Fig. 1), der die zu prüfendenPunktionseinheiten (z.B. 15, 3O₃ 40, 70) mittels eines Auswählsignals (Adresse) (175; Fig. 4) aufruft und ein Prüfsignal (Test) an die zu prüfende Punktionseinheit anlegt (z.B. Leitung 116 in Fig. 4) und durch eine Einrichtung in jeder Funktionseinheit (200), die auf das Auswählsignal und das Rufsignal anspricht und die zu prüfende Funktionseinheit vom normalen Betrieb in den Diagnosebetrieb umschaltet.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Systemsteueradapter (100; Fig. 1) eine Einrichtung (103, 104, 120, 170; Fig. 4) aufweist, über die er Daten und Taktsignale an die für die Prüfung ausgewählte Punktionseinheit (200) anlegt, um dieselbe während des

: Diagnosebetriebs zu steuern.

;3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Systemsteueradapter (100; Fig. 1) nach der Verarbeitung von an die zu prüfende Funktionseinheit (200; Fig. 4) übertragenen Prüfdaten, die Ergebnisdaten abruft (über das UND-Tor 280 und das ODER-Tor 281) und in einem eigenen Register (170) für die Diagnose zwischenspeichert.

4. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Systemsteueradapter (100; Fig. 1) Taktsignale an die ausgewählte zu prüfende

Einheit überträgt, um die Ausführung eines Operationszyklus ' zu bewirken.

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5. Einrichtung nach einem oder mehreren der Ansprüche

1 bis 53 dadurch gekennzeichnet, daß der Systemsteueradapter (100; Fig. 1) Taktsignale an die ausgewählte zu prüfende Punktionseinheit überträgt, um einen Verschiebezyklus in dem aus dem wichtigsten und zu prüfenden Trigger-, Verriegelungsschaltungs- und Registerstufen gebildeten Schieberegister (210; Fig. 4) der zu prüfenden Funktionseinheit (200) auszuführen, um entweder Prüfdaten in dieses Schieberegister einzugeben oder aber nach der Prüfung die Resultatdaten aus diesem Schieberegister herauszuschieben.

6. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet,

daß der Systemsteueradapter (100; Fig. 1) zu der ausgewählten zu prüfenden Funktionseinheit Signale überträgt, die diese zur Durchführung eines Instruktionszyklus veranlassen.

7. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet,

daß der Systemsteueradapter mit den zu prüfenden Funktionseinheiten über eine Dxagnosesammelleitung (110) und über . mindestens eine Ein-/Ausgabegerätesteuereinheit (70) verbunden ist, die als Diagnoseadapter dient und sowohl die ; Auswählsignale als auch die genannten übrigen Steuersigna- ■ ι le sowie die Prüfdaten zu den zu prüfenden Funktionseinhei- j ! ten, wie auch die Ergebnisdaten der Prüfung aus den zu ι prüfenden Funktionseinheiten in den Systemsteueradapter j ■ überträgt, daß ferner eine erste logische Steuerung in I den Funktionseinheiten vorgesehen ist, die auf ein Auswähl- ; signal und eins der Steuersignale vom Diagnoseadapter an- ; spricht, indem sie eine Datenübertragung zwischen der aus-

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gewählten zu prüfenden Einheit und allen übrigen Einheiten sperrt, daß zweite logische Schaltungen vorgesehen sind, die auf andere Steuersignale ansprechen, indem sie die Prüf-¹ operationen in der ausgewählten zu prüfenden Einheit initiieren und schließlich in dem Diagnoseadapter eine Einrichtung vorgesehen ist, die in serialer Form Daten aus der ausgewählten zu prüfenden Einheit abruft, nachdem diese ihre Operation ausgeführt hat und daß schließlich in dem Diagnoseadapter eine Einrichtung zur Prüfung der Ergebnisprüfdaten vorgesehen ist.

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