DE2646296B2 - Elektronische assoziative'Mehrrechner-Schaltungsanordnung mit einem modularen Aufbau - Google Patents
Elektronische assoziative'Mehrrechner-Schaltungsanordnung mit einem modularen AufbauInfo
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- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Description
Die Erfindung bezieht sich auf eine elektronische assoziative Mehrrechner-Schaltungsanordnung mit
einem modularen Aufbau.
Es sind verschiedene Schaltungsanordnungen von Mehrrechner-Systemen bekannt (Elektronik 1969, Heft
7, Seiten 217 bis 220), die allgemein in Multicomputer-
Systeme und Multiprozessor-Systeme sowie in Obergangs-
und Mischformen einteilbar sind. Beispielsweise sind Systeme bekannt, bei denen den einzelnen
Prozessormodulen ein oder mehrere Speichermodule zugeordnet sind, die ihrerseits mit Ein/Ausgabe-Steuermodulen
verbunden sind. Die Steuermodute sind über Ein/Ausgabekanäle miteinander verbunden. Im Fall der
Zusammenschaltung von η Rechenanlagen dieses Aufbaus werden zur Ermöglichung einer direkten
Verbindung zwischen jedem beliebigen Paar von Prozessormodulen n(n—\)l2 Kanäle und n(n— 1)
Kanalsteuerangen benötigt Auch für andere bekannte Mehrrechner-Systeme ergibt sich entweder eine sehr
hohe Zahl von Verbindungskanälen, oder es wird ein gemeinsamer Speicher benötigt, der η Eingänge hat
Beispielsweise ist eine derartige modulare Schaltungsanordnung bekannt (US-PS 34 80 914), bei der sämtliche
Prozessoren an einen gemeinsamen zentralen Speicher angeschlossen sind und jeweils über eine eigene
Steuerschaltung an eine Sammelleitung angeschlossen sind. Dies ist indessen sehr aufwendig und hindert eine
einfache Erweiterung durch Anfügung weiterer Module, die einzelnen Prozessoren sind verhältnismäßig abhängig
voneinander, sie tragen zu einem komplexen Speicheraufbau bei und können nicht ohne weiteres
erheblich vermehrt werden. Der Zugriff eines Prozessors zu den von einem anderen Prozessor erarbeiteten
Daten im gemeinsamen zentralen Speicher beeinträchtigt den Betrieb des gesamten Systems.
Bei Anordnungen zum Informationsaustausch zwischen datenverarbeitenden Systemen und daran angeschlossenen
Untersystemen ist es auch bekannt (DE-OS 23 61 401), daß jeder Prozessor eines als Signalprozessor
bezeichneten Untersystems nicht nur Zugriff zum gemeinsamen Hauptspeicher, sondern auch zu einem
eigenen Speicher hat Der Informationsaustausch von einem Untersystem zur Zentraleinheit, die den Austausch
initiiert, erfolgt so, daß der Steuerfluß über Steueradapter und der Datenfluß über Hauptadapter
erfolgt Auch hierbei ergibt sich durch eine Vermehrung der beteiligten Untersysteme eine äußerst komplexe
Gesamtanordnung, die der beliebigen Vergrößerung Grenzen setzt
Demgegenüber liegt der Erfindung die Aufgabe zugrunde, die modulare Schaltungsanordnung so zu
gestalten, daß ohne Begrenzung durch die Schaltungskomplexität eine beliebige Vergrößerung des modularen
Aufbaus möglich ist Dies wird durch die im Anspruch 1 gekennzeichnete Erfindung erreicht. Demnach
weist — wie bei einigen bekannten Anordnungen — jeder Prozessor seinen eigenen Speicher auf und sind
jeweils eine Anzahl von Prozessoren, die eine Gruppe bilden, mit einer gemeinsamen Steuereinheit verbunden.
An die Gruppe können noch weitere Gruppen angeschlossen werden. Die Zentralisierung beschränkt
sich also auf die gemeinsame Steuereinheit innerhalb der einzelnen Gruppen, die sowohl den Datenaustausch
innerhalb der Gruppe als auch von Gruppe zu Gruppe organisiert Hierzu weist die Steuereinheit einen
speziellen Aufbau auf, aufgrund dessen einerseits der Steuerfluß und andererseits der Datenfluß blockweise
zwischengespeichert und dann weitergegeben wird. Die erfindungsgemäße Schaltungsanordnung ermöglicht,
daß jeder Speicher der einzelnen Prozessoren an den Prozessor und an die Sammelleitung der Gruppe
angeschlossen ist, also ein Speicher mit zwei Eingängen sein kann. Die Schaltung für die Initiierung des
Austauschs kann im Prozessor sehr einfach sein, und innerhalb jeder Gruppe sind alle Prozessoren und die
eine Steuereinheit an die eine Sammelleitung angeschlossen. Diese Schaltungsanordnung hat einen verhältnismäßig
einfachen, billigen, sehr zuverlässigen und vollkommen modularen Aufbau. Während die den
einzelnen Prozessoren eigenen Speicher eine gute gegenseitige Unabhängigkeit der Prozessoren und ihrer
Verarbeitungsvorgänge mit sich bringen und außerdem eine automatische Anpassung der Speichergröße an das
ίο gesamte Prozessorvolumen ergeben, führt die je
Sammelleitung nur einmal erforderliche Steuerschaltung zu einer erheblichen Ersparnis im Aufbau und zu
einer guten Lösung eventueller Probleme, die sich aufgrund der dezentralisierten Speicher im Hinblick auf
Datenübertragungen einstellen können. Die Datenübertragung zwischen den Speichern der Prozessoren stört
in keiner Weise den Betrieb der Prozessoren.
Die assoziative Eigenschaft der Mehrrechner-Schaltungsanordnung
ergibt die Möglichkeit der Erkennung von Daten in Realzeit unabhängig von ihrer Zahl und
der Komplexität ihres Aufbaus. Insbesondere in der Ausführung nach Anspruch 7 kann die charakterisierende
Einheit zusammen mit der Recheneinheit mit sehr wenigen Befehlen die sogenannte »Hamming-Distanz«
zwischen zwei beliebig langen binären Signalzügen bestimmen und eine sehr schnelle Signalerkennung
durchführen.
Dies spielt insbesondere dann eine Rolle, wenn komplexe Verarbeitungsvorgänge in Realzeit durchzuführen
sind. Verarbeitungsvorgänge dieser Art sind beispielsweise beim Steuern fortschreitender, schneller
und komplexer Operationen, in der Verkehrssteuerung und in der selbst nur angenäherten Erkennung von
Daten und Mustern zu finden. Zur Durchführung dieser Operationen sind verschiedene Arten digitaler Prozessoren
bekannt die jedoch seriell arbeiten, so daß auch die auf ein Minimum verringerten Verarbeitungszeiten
noch lang sind und so Möglichkeits- und Kostenprobleme mit sich bringen. In der letzten Zeit sind parallele
Verarbeitungssysteme vorgeschlagen worden, die eine Mehrzahl üblicher Prozessoren verwenden. Sie benötigen
jedoch Verbindungen untereinander, die allgemein mit großen Schaltvorrichtungen und jedenfalls mit sehr
komplizierten und nicht ausreichend modularen Systemen verbunden sind, was wiederum zu erheblichen
Kosten, Wandlungsproblemen und Programmierproblemen führt.
Weitere Einzelheiten, Vorteile und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen
so und aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Figuren.
Es zeigt
F i g. 1 einen in vereinfachter Weise den allgemeinen Aufbau der erfindungsgemäßen Schaltungsanordnung
veranschaulichenden Blockschaltplan,
Fig.2 einen Funktions-Blockschaltplan von Verarbeitungseinheiten
UA in F i g. 1,
F i g. 3 einen Funktions-Blockschaltplan von Überwachungseinheiten
DECin F i g. 1,
F i g. 4 einen Arbeitsplan der Folge von Betriebsvorgängen des Datenaustauschs zwischen den operativen
Einheiten des Systems.
F i g. 1 zeigt den allgemeinen Aufbau der Datenverarbeitungs-Schaltungsanordnung,
die aus einer Mehrzahl von in Untersystemen gruppierten Mikroprozessoren und aus den Datenaustausch zwischen den Mikroprozessoren
steuernden Einheiten gebildet ist. In der Zeichnung sind als Beispiel drei Untersysteme SSl,
552, 553 schematisch dargestellt, von denen es jedoch
so viele als notwendig geben kann, wie es von der besonderen Art des Verarbeitungsvorgangs gefordert
wird. Jedes Untersystem besteht aus einer Mehrzahl von Mikroprozessoren UA, nämlich LMIl, UA12, ...,
UA in für das Untersystem 551; UA 2t, UA 22
UA 2/7 für das Untersystem 552; und UA 31, UA 32
UA 3/3 für das Untersystem 553.
Die digitalen Mikroprozessoren UA sind selbststeuernd und programmierbar und haben jeweils ihren
eigenen Speicher, dessen Kapazität nach Bedarf vergrößert werden kann. Sie sind gemäß üblichen
Aufbau und Techniken dargestellt mit der Ausnahme einiger Eigenschaften, die die Anordnung und den
Aufbau bestimmter Schaltungen betreffen, die den »charakterisierenden Teil« des Mikroprozessors bilden.
Die Mikroprozessoren können nicht nur die üblichen Verarbeitungsvorgänge durchführen, sondern auch eine
assoziative Suche im Speicher, wie im einzelnen unter Bezugnahme auf F i g. 2 gezeigt wird.
Steuereinheiten DECi, DEC2, DECZ koordinieren die auf den Datenaustausch zwischen den Mikroprozessoren
UA des gleichen Untersystems oder verschiedener Untersysteme bezogenen Vorgänge. Der Aufbau
dieser Einheiten wird später im einzelnen unter Bezugnahme auf F i g. 3 beschrieben.
Dem Senden von Daten von einem Untersystem zu einem anderen dienen Sender-Zwischenschaltungen
TRA I1 TRA 2, TRA 3, denen Empfänger-Zwischenschaltungen
RECt, REC2, REC3 entsprechen. Diese Einheiten sind in der in Fig. 1 gezeigten Weise
folgendermaßen miteinander verbunden:
Jeder Mikroprozessor UA kann mit jeder anderen Einheit UA, DEC, TRA, RECdes gleichen Untersystems
über eine allgemeine in beiden Richtungen wirksame Sammelleitung 1 im Untersystem 551, 2 im Untersystem
552 und 3 im Untersystem 553 Verbindung haben. Die Sammelleitungen 1, 2, 3 sind die gemeinsamen
Verbindungswege für alle Signale und Daten. Auf diesen Sammelleitungen laufen die auszutauschenden
Daten, die Zeit- und Steuersignale sowie andere Signale
mit digitaler Bedeutung, die im folgenden als »Austauschparameter« bezeichnet werden und spezielle
Aufgaben haben.
Diese Austauschparameter sind: die Adressen, die die unmittelbar mit der Sammelleitung verbundenen Prozessoren
UA oder die indirekt über die Sender-Zwischenschaltung TRA und die Empfänger-Zwischenschaltung
REC die zur betrachteten Zeit von der Steuereinheit DEC gesteuert sind, verbundenen Prozessoren
UA angeben; Speicheradressen für die in den Prozessoren UA enthaltenen Speicher; auf die Größe
und Geschwindigkeit des Austauschs bezogene Information; und schließlich Zeit- und Steuersignale. Jeder
Mikroprozessor UA kann außerdem mit anderen im Untersystem enthaltenen oder nicht darin enthaltenen
Einheiten über eine geeignete in zwei Richtungen wirkende Einzelverbindung kommunizieren. In der
Zeichnung ist eine in beiden Richtungen wirkende Verbindung 7,8 des Mikroprozessors UA 11 bezeichnet
Die Verbindungen zwischen den verschiedenen Untersystemen werden durch die modularen Verbindungselemente,
nämlich die Sender-Zwischenschaltungen TRA und die Empfänger-Zwischenschaltungen
REC geschaffen, die, wie dargestellt, Zwischenschaltungseinheiten
zwischen zwei in beiden Richtungen wirkenden Verbindungen sind, die zu zwei verschiedenen
Untersystemen gehören, beispielsweise zwischen
den Sammelleitungen 1 und 2, 2 und 3. Jede Sender-Zwischenschaltung TRA ist mit ihrer zugeordneten
Empfänger-Zwischenschaltung REC über eine in zwei Richtungen wirkende Verbindung verbunden. In
der Zeichnung sind eine Verbindung 4 zwischen den Schaltungen TRA 1 und REC2, eine Verbindung 5
zwischen den Schaltungen TRA 2 und RECI und eine Verbindung 6 zwischen der Schaltung TRA 3 und einer
möglichen weiteren Schaltung REC, die in der
ίο Zeichnung nicht mehr enthalten ist, dargestellt.
Die Bezeichnung der beiden Zwischenschaltungen TRA und REC (Sender und Empfänger) und die die
Verbindungen 4, 5, 6 charakterisierende Rirhtung betreffen nur den Austausch wichtiger Daten, nicht
is jedoch die Fortschreitungsrichtung der diesen Austausch
begleitenden Steuersignale. Die Verbindungen sind tatsächlich hinsichtlich solcher Signale in beiden
Richtungen wirkend.
Ein Verbindungsvorgang zwischen den Einheiten erfolgt folgendermaßen:
Ein Verbindungsvorgang zwischen den Einheiten erfolgt folgendermaßen:
Zu einer gewissen Zeit verlangt einer der Prozessoren UA, beispielsweise UA 11, aufgrund von Informationen,
die er verarbeitet oder irgendwie enthält, daß ein zweiter Prozessor UA, beispielsweise UA12, eine
bestimmte Gruppe von Daten zu einem dritten Prozessor UA, beispielsweise UA 22, schickt. Hierdurch
bildet sich die folgende Einteilung der betrachteten Prozessoren:
ein den Austausch fordernder Prozessor UA-,
ein die auszutauschenden Daten abgebender sendender Prozessor UA;
ein die auszutauschenden Daten abgebender sendender Prozessor UA;
— ein die auszutauschenden Daten empfangender Prozessor UA.
Es kann auch der folgende Prozessor der sendende Prozessor oder der empfangende Prozessor sein: in
diesem Fall sind zwei und nicht drei Einheiten am Austausch beteiligt
Der die Verbindung fordernde Prozessor UAU
sendet sämtliche auf den durchzuführenden Austausch, der später noch im einzelnen beschrieben wird,
bezogenen Befehle an die entsprechende Steuereinheit DEC 1 über die Sammelleitung 1; sodann übernimmt die
Einheit DECi die Steuerung der sendenden und der empfangenden Zwischenschaltung 77Ml bzw. RECi
offensichtlich für die Belange der Operationen des geforderten Datenaustauschs. Ist der Datenaustausch
beendet so beginnen die betroffenen Prozessoren UA wieder unabhängig voneinander zu arbeiten, und die
so Steuereinheit DECi nimmt ihre Ruhestellung ein und wartet auf weitere mögliche Forderungen für einen
Austausch.
F i g. 2 zeigt schematisch in Funktionsblöcken einen der digitalen Prozessoren UA. Er umfaßt eine übliche
Leitungs-Zwischenschaltung IL1, eine den Speicherbetrieb
schaltende und steuernde Schalt- und Steuereinheit CC, einen Speicher ME, eine allgemeine Steuerschaltung
CG 1 für den Mikroprozessor, einschließlich Zeitgebern, und eine Gruppe ED von Verarbeitungsschaltungen.
Die Schalt- und Steuereinheit CC wird von der
allgemeinen Steuerschaltung CG 1 gesteuert und ist so aufgebaut daß der Speicher AfE an die Gruppe der
Bearbeitungsschaltungen ED gekettet ist, wenn der Mikroprozessor an den im Speicher enthaltenen Daten
Verrichtungen auszuführen hat Die Einheit CC kann außerdem den Speicher ME auch Ober die Leitungs-Zwischenschaltung
IL1 und die Sammelleitung 1 an die
Steuereinheit DEC(F i g. t) ketten, wenn der Mikroprozessor
an einem Datenaustausch mit anderen mit der Sammelleitung 1 verbundenen Einheiten interessiert ist.
Der Speicher ME (F i g. 2) kann von der Schalt- und Steuereinheit CC die folgenden Signale empfangen:
eine Schreib/Lese-Information über eine Verbindung 15; Schreib/Lese-Adressen über eine Verbindung 16;
und zu speichernde Eingangsdaten über eine Verbindung 17. Der Speicher Aufliefert Ausgangsdaten an die
Einheit CC und an die Gruppe von Verarbeitungsschaltungen ED über eine Verbindung 14. Eine Verbindung 7
dient einer möglichen Speichervergrößerunß.
Die allgemeine Steuerschaltung CG 1 steuert über eine Verbindung 31 die Schalt- und Steuereinheit CC,
die den Speicher steuert und adressiert, und kommuniziert über diese Einheit CC. die Leitungs-Zwischenschaltung
IL 1 und die Sammelleitung 1 mit der Steuereinheit DfC(F ig.1).
Die Gruppe der Datenverarbeitungsschaltungen ED (F i g. 2) besteht grundsätzlich aus Rechenschaltungen,
Registern und logischen Einheiten und kann vom Speicher ME kommende Daten über die Verbindung 14
empfangen. Außerdem kann sie die Schalt- und Steuereinheit CC über eine Verbindung 10 mit den im
Speicher ME zu speichernden Daten speisen und kann die Schalt- und Steuereinheit CC über eine Verbindung
11 mit auf diese Daten bezogenen Speicheradressen speisen. Außerdem ist die Gruppe ED über eine
Verbindung 32 an die allgemeine Steuerschaltung CG 1 gekettet und kann über eine Verbindung 8, die auch die
erforderlichen Steuersignale überträgt, Daten mit peripheren äußeren Einheiten austauschen.
Aus diesen Darlegungen ergeben sich die: Mikroprozessoren allgemein gesprochen als Universal-Verarbeitungsvorrichtungen.
Die Charakterisierung dieser Einheiten für die speziellen Verarbeitungsvorgänge, wie sie
für die spezifische Aufgabe des Systems notwendig sind, ergibt sich aus dem Innenaufbau der Gruppe ED, die im
folgenden im einzelnen erläutert wird.
Diese Gruppe ED umfaßt außer üblicherweise in den Verarbeitungseinheiten von Mikroprozessoren vorhandenen
Schaltungen zwei Multiplexer MXi und MX 2,
eine logische und arithmetische Einheit UL und ein sammelndes Register RA. Diese Teile der Schaltungsgruppe ED sind bekannt und können entsprechend
bekannten Kriterien entworfen sein. Auch stehen dem Fachmann im vorliegenden Rahmen alternative Möglichkeiten
zur Verfügung. Eine den Prozessor UA für die spezielle Funktion, für die er im Verarbeitungssystem
dient, charaktersierende Einheit UC kann durch Verwendung einer Anzahl von logischen Vorrichtungen
gebildet sein, die eine gut definierte Fläche der Karte der gedruckten Schaltung innehalten, auf der der
Prozessor UA gebildet ist Der Aufbau der Einheit UC ist innerhalb der definierten Zone der Schaltungsgruppe
ED frei, wobei hierzu eine andere Zone korreliert ist,
ebenfalls mit einer freien Zusammensetzung, im allgemeinen die Steuerschaltung CG 1.
In der Zeichnung ist schematisch ein polyvalenter
Aufbau aus einem Register RE, einem arithmetischen Addierer SA und der Schaltung eines Zählers OV
dargestellt Von der charakterisierenden Einheit UC werden entsprechend den empfangenem Befehlen
verschiedene Operationen durchgeführt Der Grundaufbau kann unverändert bleiben, wodurch eine Massenherstellung
zu niedrigen Kosten ermöglicht Lit
Der Zähler CN zählt sogleich, also innerhalb der
Laufzeit durch die üblichen Halbleiter· Logik-Schaltwerke, die Zahl der Zeit um Zeit an einem Ausgang 20
des sammelnden Registers RA auftretenden Bits. Diese Bits steilen, wie noch klarer beschrieben wird, den
booleschen Wert »1« dar. Das Zählergebnis wird zum -, arithmetischen Addierer SA und dem Register RE
geleitet, die zusammen ebenfalls ein sammelndes Register bilden.
Um den Gleichheitsgrad zwischen den im Speicher ME gespeicherten Datenfolgen zu messen, führt die
ίο logische und arithmetische Einheit UL »Exklusiv-ODER«-Vorgänge
durch. Die aus diesen Vorgängen resultierenden Bits mit dem booleschen Wert »1« werden im Register RA gespeichert, im Zähler QV
gezählt und im Register Angesammelt. Die angegebene Messung resultiert aus diesen Vorgängen.
Die beschriebenen Vorgänge werden gleichzeitig durch einzelne Mikroprozessoren UA parallel und
unabhängig durchgeführt, und zwar aufgrund der in jedem von ihnen vorhandenen Zeitsteuerung, die in der
Steuerschaltung CG 1 enthalten ist. Dieser unabhängige Vorgang findet statt, bis die Prozessoren einen
Datenaustauschvorgang wünschen. In diesem Fall wird unter Beschränkung auf diese Austauschvorgänge die
Zeitsicherung der beteiligten Mikroprozessoren UA durch die Steuereinheit DEC(F i g. 1) durchgeführt, die
für die Austauschsteuerung bestimmt ist.
Fig.3 zeigt als Blockschaltplan die Schaltung der
Steuereinheit DEC, die, wie beschrieben, allen Mikroprozessoren desselben Untersystems gemeinsam zur
Verfügung steht und die Aufgabe hat, die Interkommunikationsvorgänge zwischen den Mikroprozessoren zu
koordinieren.
Gemäß Fig.3 besteht die Steuereinheit aus einer üblichen Leitungs-Zwischenschaltung IL 2, einer allgemeinen
Steuerschaltung CG 2 für die Einheit DfCmit in
die Steuerschaltung einbezogenen Zeitsteuerungen, einem Austauschregister SD, das die auszutauschenden
Daten empfängt, speichert und sendet, und einer Schaltung GPS zur Steuerung der Austauschparameter,
wobei diese Schaltung Parameter empfängt, sendet und verarbeitet, die den Durchtritt der Daten entweder
zwischen zwei Prozessoren UA des gleichen Untersystems SS oder zwischen zwei Prozessoren UA, die zwei
unterschiedlichen Untersystemen SS angehören, ermöglichen. In diesem letzteren Fall erfolgt der
Durchtritt der Daten über die Sender-Zwischenschaltung TRA (Fig. 1) des Untersystems SS, zu dem die
Steuereinheit DEC gehört, und über die Empfänger-Zwischenschaltung REC, die zum zweiten Intersystem
so gehört.
Die Schaltung GPS zur Steuerung der Austauschparameter
besteht gemäß F i g. 3 aus drei Funktionsblökken, nämlich einem ersten Akkumulator AB, der einige
Austauschparameter speichert, nämlich die Adressen der in den Austausch einbezogenen Prozessoren UA
und die Anzahl der auszutauschenden Datenblöcke, einem zweiten Akkumulator AM, der einige andere
Austauschparameter speichert nämlich die Speicheradressen, und einem Register RF, das die auf die
Frequenz des Austausche und auf die Kodes des Austauschendes bezogenen Austauschparameter verarbeitet
Während der Phase der Anforderung eines Austausche von einem der Prozessoren UA empfangen
sämtliche Teilschaltungen, die die Schaltung GPS zur Steuerung der Austauschparameter bilden, vom anfordernden
Prozessor UA über die Sammelleitung 1, die Leitungs-Zwischenschaltung IL 2 und eine Verbindung
65 alle auf den durchzuführenden Datenaustausch
bezogenen Befehle. Die Teilschaltungen speichern die Befehle unter Steuerung durch die Schaltung CG 2. Im
einzelnen empfängt der Akkumulator AB, der von der Schaltung CG 2 über eine Verbindung 51 gesteuert und
getaktet wird, vom anfordernden Prozessor UA die folgenden Austauschparameter: die Adresse des anfordernden
Prozessors UA,die Adresse des sendenden Prozessors UA; die Adresse des empfangenden
Prozessors UA und die Anzahl der auszutauschenden Datenblöcke. Da es möglich ist, daß mehrere Prozessoren
UA gleichzeitig derselben Steuereinheit DEC die Durchführung eines Datenaustausche auftragen, sind
Prioritätskriterien vorgesehen, gemäß denen die zeitlich zuerst begonnene Anforderung oder die von einer
räumlich näher an der Einheit DEC befindlichen Position stammende Anforderung zufriedengestellt
wird.
Der Akkumulator Mßspeichert und gruppiert die vier empfangenen Parameter, wobei jeder Prioritätswert
eine Gruppe erzeugt. Jede Gruppe besetzt einen Satz von vier Stellen eines im Akkumulator selbst enthaltenen
Speichers. Zu Beginn der Operationsphase des Austauschs auf entsprechende von der Steuerschaltung
CG 2 über die Verbindung 51 empfangene Befehle hin gibt der Akkumulator AB ausgangsseitig auf einer
Verbindung 61 drei empfangene Parameter ab, nämlich die Adressen des anfordernden Prozessors UA, des
sendenden Prozessors UA und des empfangenden Prozessors UA. Diese Adressen wählen über die
Leitungs-Zwischenschaltung IL 2 und die Sammelleitung 1 die am Austauschvorgang beteiligten Prozessoren
UA, zu denen die Steuereinheit DECdann sprechen
soll. Während der Phase des Datenaustauschs erniedrigt der Akkumulator AB den Inhalt der Speicherstelle, an
der er zuerst die Zahl der auszutauschenden Datenblökke gespeichert hat, um 1. Sofern eine Mehrzahl von
Anforderungen für eine Austausch stattgefunden haben und deshalb mehrere Stellen gehalten wurden, werden
diese aufeinanderfolgend auf der Basis der Austausch-Reihenfolge verringert, wie im folgenden erklärt wird.
Hat der Inhalt der auf die Zahl der auszutauschenden Datenblöcke bezogenen Speicherzelle den Wert »0«
erreicht, ist also der letzte Block im Programm ausgetauscht worden, so sendet der Akkumulator AB
über die Verbindung 51 ein Kontrollsignal zur Steuerschaltung CG 2, die die ablaufende Datenaustauschoperation
beendet.
Der Akkumulator AM für die Speicheradressen, der von der Steuerschaltung CG 2 über eine Verbindung 52
gesteuert und getaktet wird, empfängt vom anfordernden Prozessor UA, wie erwähnt, die ihn betreffenden
Austauschparameter, nämlich die Adresse der Anfangs-Speicherstelle
des sendenden Prozessors UA und die Adresse der Anfangs-Speicherstelle des empfangenden
Prozessors UA. Auch in diesem Fall sind in der beschriebenen Weise Prioritätskriterien vorgesehen,
um gleichzeitige Anforderungen für Datenaustausch zu beherrschen, und auf der Grundlage dieser Prioritätskriterien
werden die verschiedenen Austauschvorgä.nge gemäß einer bestimmten Reihenfolge durchgeführt
Während der Phase der Anforderung eines Datenaustauschs speichert und gruppiert der Akkumulator AM
die beiden empfangenen Parameter, wobei jeder Prioritätswert zu einer Gruppe führt Jede Gruppe hält
einen Satz von zwei Stellen eines im Akkumulator selbst enthaltenen Speichers. Zu Beginn der Austauschphase
werden vom Akkumulator AM nicht nur entsprechende Befehle von der Steuerschaltung CG 2 auf der
Verbindung 52 empfangen, sondern es werden auch ausgangsseitig auf einer Verbindung 62 entweder
dieselben Adressen, die er vorher von dem anfordernden Mikroprozessor UA empfangen hat, oder diese
entsprechend vermehrt, oder noch weitere, die er selbst erzeugt hat, wie noch beschrieben wird, abgegeben.
Über die Leitungs-Zwischenschaltung IL 2 und die Sammelleitung 1 wählen diese Adressen in den am
Austausch beteiligten Prozessoren UA Speicherstellen,
ίο aus denen die auszutauschenden Daten extrahiert
werden müssen oder zu denen sie übertragen werden müssen.
Während des Datenaustauschs erhöht der Akkumulator AM ebenfalls um 1 den Inhalt der Stellen seines
is eigenen Speichers, die die Speicheradressen der
Prozessoren UA enthalten, von denen die auszutauschenden Daten ausgelesen werden oder in die sie
eingeschrieben werden. Dieser Vorgang erfolgt automatisch und für jeden Prioritätswert in gleicher Weise.
Der Akkumulator AM soll außerdem die Adresse der Speicherstelle des anfordernden Prozessors UA erzeugen,
die die Anfangsstelle zum Auslesen von Parametern bildet. Entsprechend der Erfassung jedes der
Austauschparameter erzeugt der Akkumulator AM eine um 1 erhöhte Adresse in Bezug zur Anfangsadresse.
Diese Adressenemission endet mit der Erfassung der Austauschparameter, die die letzte Speicherstelle
belegen.
Das von der Steuerschaltung CG 2 über eine Verbindung 54 gesteuerte und getaktete Register ÄFfür
Parameter der Frequenz und des Austauschendes empfängt vom anfordernden Prozessor UA, wie
erwähnt, zwei Austauschparameter, nämlich die Austauschfrequenz und den Kode des Austauschendes.
Auch in diesem Fall sind zur Beherrschung mehrerer gleichzeitiger Anforderungen für Datenaustausch Prioritätskriterien
vorgesehen, aufgrund derer die verschiedenen Austauschopsrationen gemäß einer bestimmten
Reihenfolge durchgeführt werden. In der Phase der Anforderung eines Austauschs speichert und gruppiert
das Register RF die beiden empfangenen Parameter, wobei jeder Prioritätswert zu einer Gruppe führt. Jede
Gruppe belegt einen Satz von zwei Stellen eines im Register selbst enthaltenen Speichers. Während der
Austauschphase gibt das Register ÄFauf der Basis des
empfangenen Parameters »Frequenz des Austauschs« auf der Verbindung 54 zur Steuerschaltung CG 2 die für
die Schaltung CG 2 notwendigen Befehle zum Beabstanden der verschiedenen Datenaustauschvorgänge
sowohl gegeneinander auf der Basis der verschiedenen Prioritätswerte als auch hinsichtlich autonomer Verarbeitungszyklen
der Prozessoren UA, die in die vorgesehenen Datenaustausche einbezogen sind.
Zur Veranschaulichung der Bedeutung des Begriffs »Frequenz des Austauschs« seien ein bestimmter Datenaustausch mit einer Priorität Pi angenommen, der alle η autonomen Verarbeitungszyklen beispielsweise eines sendenden Prozessors UA auftritt, sowie ein weiterer Datenaustausch mit einer Priorität Pj, der alle m autonomen Verarbeitungszyklen eines anderen sendenden Prozessors UA auftritt Die Schaltung CG 2 steuert die Arbeit der Einheit DEQ indem sie zwischen die auf die verschiedenen Austausche von den verschiedenen Prozessoren bezogenen Operationen
Zur Veranschaulichung der Bedeutung des Begriffs »Frequenz des Austauschs« seien ein bestimmter Datenaustausch mit einer Priorität Pi angenommen, der alle η autonomen Verarbeitungszyklen beispielsweise eines sendenden Prozessors UA auftritt, sowie ein weiterer Datenaustausch mit einer Priorität Pj, der alle m autonomen Verarbeitungszyklen eines anderen sendenden Prozessors UA auftritt Die Schaltung CG 2 steuert die Arbeit der Einheit DEQ indem sie zwischen die auf die verschiedenen Austausche von den verschiedenen Prozessoren bezogenen Operationen
f>5 eine Zwischenzeit einschiebt so daß keiner von ihnen in
einer Wartestellung und deshalb während mehrerer zeitintervalle leerlaufend bleibt Ersichtlich speichert die
Steuerschaltung DEC sowohl die Daten als auch den
Zustand des angehaltenen Datenaustauschs. Diese Speicherung hat also einen vorübergehenden Charakter
und dauert nur solange, als die Steuereinheit DEC einen anderen Austauschvorgang durchführt, der auf der Basis
einer entsprechenden Anforderung entweder von höherer Priorität oder unter Berücksichtigung einer
unterschiedlichen Frequenz eines anderen Datenaustauschs eingeschoben worden ist.
Der Betrieb der Steuereinheit DEC kann als Zeitteilungsvorgang betrachtet werden, der durch
logische Kriterien gesteuert wird. Diese Kriterien sind eine Funktion der Austauschfrequenz und der Priorität.
Es handelt sich deshalb um eine andere Art von Zeitteilungsvorgang als ein genau und automatisch
sequentielles Multiplexsystem, wie es in anderen Techniken angewandt wird.
Schließlich gibt auf der Basis von Steuersignalen, die von der Steuerschaltung CG 2 über die Verbindung 54
geliefert werden, das Register RF ausgangsseitig auf einer Verbindung 64 den vorher empfangenen Parameter
des Austauschendes ab und sendet ihn in der üblichen Weise zu den anfordernden, sendenden und
empfangenen Prozessoren UA, die somit informiert werden, daß eine gegebene Folge des Datenaustauschs
vorüber ist.
Das Austauschregister SD, das ebenfalls, und zwar über eine Verbindung 46, von der Steuerschaltung CG 2
gesteuert und getaktet wird, empfängt im gegebenen zeitlichen Abstand vom sendenden Prozessor UA über
die Sammelleitung 1, die Leitungs-Zwischenschaltung IL 2 und die Verbindung 65 einen bestimmten
Datenblock und speichert ihn in einem darin enthaltenen geeigneten Speicher. In einem folgenden Zeitintervall,
zu dem von der Steuerschaltung CG 2 stets über die Verbindung 46 Steuersignale zu ihm gesendet werden,
sendet das Austauschregister SD diesen Datenblock zum empfangenden Prozessor UA über eine Verbindung
63, die Leitungs-Zwischenschaltung IL 2 und die Sammelleitung 1.
Die Funktionsblöcke der Fig. 1, 2 und 3 können zur
Erfüllung der Funktionen auf verschiedene Weise geschaltet sein und können bei Kenntnis der Funktionen
vom Fachmann dargestellt werden. Die Zeichnung zeigt eine bevorzugte Zusammenstellung der verschiedenen
Bauelemente.
Im folgenden wird der Betrieb der erfindungsgemäßen Schaltungsanordnung unter Bezugnahme auf den
Datenaustausch, der die das System charakterisierende Hauptfunktion darstellt, beschrieben.
Der Mikroprozessor UA (Fig. 1), der einen Datenaustausch
benötigt, sucht Zugang zur Steuereinheit DEC, indem er an diese entweder direkt, falls der
Austausch innerhalb des gleichen Untersystems durchzuführen ist, oder über die Zwischenschaltungen TRA
und REQ falls der Austausch zwischen verschiedenen Untersystemen durchzuführen ist, bestimmte Signale
sendet, die auf der gemeinsamen Sammelleitung 1, 2 oder 3 übergehen. Die Steuerschaltung CG2 (Fig.3)
der angesprochenen Steuereinheit DECwähh einen der
Zugang zu ihr suchenden Prozessoren UA auf der Basis der bereits beschriebenen Zeit- und Raumprioritätskriterien,
also Zeit der Anforderung und Stellung des Prozessors UA im gegebenen Untersystem, aus. Der
ausgewählte Prozessor wird der nun anfordernde Prozessor. Die Steuereinheit DEC steuert die Austauschfolge,
die einer bestimmten Zahl von Mikroprozessorgruppen dient, nämlich so vielen, als Prioritätswerte vorgesehen sind, und arbeitet, wie gesagt, von
logischen Kriterien gesteuert zeitmultiplex.
Die Schaltung CG2 sendet zum ausgewählten anfordernden Prozessor UA ein Signal, das eine erste
Phase einleitet, die die Anforderung für einen Austausch darstellt. Als Antwort hierauf sendet der Prozessor UA
zur Steuereinheit DEC und in dieser zum Akkumulator AB seine Adresse, die der Akkumulator AB speichert
und auf der Sammelleitung 1 zum Prozessor UA über die Verbindung 61, die Zwischenschaltung IL 2 und die
Sammelleitung 1 zurückschickt. Gleichzeitig sendet der Akkumulator AM auf Befehl von CG 2 hin zum selben
Prozessor UA über einen analogen Weg die Adresse der Speicherzelle des Prozessors UA, die den ersten der
Austauschparameter enthält, die UA zur Steuereinheit DEC senden muß, um den Austausch zu ermöglichen.
Der anfordernde Prozessor UA sendet dann zur selben Steuereinheit DEC die im folgenden genannten
Austauschparameter, die einen einfachen und genau definierten Austauschvorgang identifizieren:
1) Die eigene Adresse, also die des anfordernden Prozessors, die in der ersten Phase gesendet wird;
2) die Adresse des Prozessors UA, dem die auszutauschenden Daten entnommen werden müssen, also
des sendenden Prozessors;
3) die Adresse des Prozessors UA, der diese Daten zu empfangen hat, also des empfangenden Prozessors;
4) die Zahl der auszutauschenden Datenblöcke;
5) die Adresse der Anfangs-Speicherstelle des sendenden Prozessors UA, also die Adresse der
Speicherstelle des ersten auszutauschenden Datenblocks;
6) die Adresse der Anfangs-Speicherstelle des empfangenden Prozessors UA;
7) die Austauschfrequenz;
8) die Kodekonfiguration des Austauschendes.
Die mit 1), 2), 3), 4) bezeichneten Parameter werden vom Akkumulator AB(F i g. 3) gespeichert, die mit 5), 6)
bezeichneten Parameter vom Akkumulator AM und die mit 7), 8) bezeichneten Parameter im Register RF.
Nachdem diese Parameter von der Schaltung GPS der Steuereinheit DEC aufgenommen worden sind,
übernimmt die Einheit DECdie Steuerung und Taktung des empfangenden und des sendenden Prozessors UA.
und zwar des gleichen Untersystems oder von verschiedenen Untersystemen. Der Austausch findet
Block um Block zu Zeitspannen statt, die von der Austauschfrequenz bestimmt sind, vom Speicher des
sendenden Prozessors zum Speicher des empfangenden Prozessors, beginnend mit den Speicherstellen, die
durch die unter 5) und 6) genannten Adressen identifiziert sind, für die Zahl der Blöcke, die von dem
unter 4) genannten Parameter identifiziert wird.
Die Zeitspannen zwischen den Übertragungen eines gegebenen Blocks und der nächsten Übertragung
können innerhalb eines weiten Bereichs schwanken. Sofern diese Zeitspannen ausreichend lang sind, können
die empfangenden und sendenden Prozessoren autonom arbeiten und die in ihnen enthaltenen Daten
verarbeiten. Während solcher Zeitspannen kann, wie gesagt, ein Datenaustausch zwischen anderen Prozessoren
UA stattfinden, die eine vom laufenden Datenaustausch unterschiedliche Priorität haben.
Der Arbeitsplan gemäß Fig.4 veranschaulicht die
Folge der Operationen der Aneignung von Austauschparametern und Datenaustausch in Bezug zu einem
gegebenen Prioritätswert
Im Ruhezustand ist die allgemeine Steuerschaltung
CG 2 der Steuereinheit DfC(F i g. 3) im in F i g. 4 durch
das Bezugszeichen A TTESA bezeichneten »Warte«-Zustand: In diesem Zustand sucht die Schaltung stetig in
der Prioritäts-Wählfol?e nach einer möglichen Anforderung
für eine Datenübertragung in allen Prioritätsebenen, wie in Fig.4 unter dem Bezugszeichen PCS
(Priority choice sequence) angegeben ist, wobei Prioritäten Pn, Pi, Pi die Beziehung Pn
< Pi < Pl erfüllen.
Nimmt der Teil der Steuereinheit DEC eine von einem der Prozessoren UA abgegebenen Anforderung
für einen Austausch an, so wird dies in der allgemeinen Steuerschaltung CG 2 gespeichert, während die Schaltung
auf die relative Anordnungsfolge wartet Während dieser Wartezeit kann der anfordernde Prozessor UA
autonome Verarbeitungsvorgänge durchführen. Die Folge der Erfassung der Austauschparameter EPAS ist
in der Zeichnung als auf die Prioritätsebene Pi bezogen dargestellt. Es ist nur eine einzige Erfassung von
Austauschparametern je Prioritätsebene zugelassen, dann müssen Datenaustauschvorgänge Z?E5folgen. Erst
am Ende dieses Vorgangs kann die anschließende Erfassungsfolge EPAS für die gegebene Prioritätsebene
stattfinden.
Die Zustände A 1, A 2, A 3, A 4, A 5, A 6, A 7 und A 8
stellen die aufeinanderfolgende Erfassung der acht genannten Austauschparameter dar. Die Steuerschaltung
CG2 (Fig.3) der Steuereinheit DEC die für die
gesamte Erfassung mit dem anfordernden Mikroprozessor UA verbunden ist, betreibt die genannte Folge. Die
acht Parameter werden in acht aufeinanderfolgenden Speicherplätzen des anfordernden Mikroprozessors
UA gespeichert, wobei diese Speicherplätze, wie beschrieben, vom Akkumulator AM adressiert werden.
Die Erfassung der Parameter folgt unter Steuerung durch den Akkumulator AB, der den anfordernden
Prozessor UA adressiert. Die Parameter werden als vollständig erfaßt angenommen, wenn sie in den
Speicher der Akkumulatoren AB und AM oder im Register /?Fgespeichert sind. w
Die Folge der Datenaustauschvorgänge DES gemäß F i g. 4 ist in zwei charakteristische Unterfolgen
eingeteilt, nämlich in eine Folge für den Austausch der durch Zustände Sl und 52 realisierten Informationsblöcke und eine Folge für das Ende des Austausche, die «
durch Zustände Fl, F2, F3 dargestellt ist. Es sei zuerst angenommen, daß Entscheidungselemente RA 1, RA 2
und RS den Ausgangswert »0« aufweisen. Es wird dann die erste der beiden genannten Unterfolgen vom
Zustand A 8 der Parametererfassungsfolge EPAS w erreicht. Anschließend werden die Zustände 51 und S 2
ausgeführt. Diese Zustände 51 und 52 werden in geschlossenem Zyklus wiederholt, bis ein Entscheidungselement
FB den Ausgangswert »0« hat. Weist nach einer bestimmten Schrittzahl, wie noch beschrieben
wird, das Entscheidungselement FB den Ausgangswert »1« auf, so ist die zweite der Unterfolgen erreicht,
die aus den Zuständen Fl, F2, F3 besteht, und schließlich der Ruhezustand.
Während des Zustands 51 wird ein bestimmter Datenblock vom sendenden Mikroprozessor UA zur
Steuereinheit DEC übertragen. Während des Zustands S2 wird der gleiche Datenblock von der Steuereinheit
DEC zum empfangenden Mikroprozessor UA übertragen. Diese Vorgänge werden von der Steuerschaltung t>5
CG 2 der Steuereinheit DECgesteuert und getaktet und erfolgen in der beschriebenen Weise.
Der betrachtete Datenblock wird von einer Stelle des Speichers ME(F i g. 2) des sendenden Prozessors UA zu
einer analogen Speicherstelle des empfangenden Prozessors UA gesendet Die Adressiervorgänge des
empfangenden und des sendenden Prozessors erfolgen mit Hilfe des Akkumulators AB der Steuereinheit DEC
Die Adressiervorgänge der Speicherstellen von ME (F i g. 2) der beiden Prozessoren UA erfolgt mit Hilfe
des Akkumulators AM(F i g. 3). Die relativen Operationen der Adressenerhöhung für die anschließenden
Blöcke und Speicherstellen erfolgt ebenfalls mit Hilfe des Akkumulators AM, wie vorher unter Bezugnahme
auf die Steuereinheit DECbeschrieben wurde. Nachdem alle Austausche durchgeführt sind, nimmt das En scheidungselement
FB (Fig.4) den Ausgangswert »i« an,
und die Folge »Ende des Austauschs« ist erreicht
Während der Zustände Fl, F2, F3 wird die Kodekonfiguration »Ende des Austauschs« an den
Prozessor, der den Austausch angefordert hat, an den sendenden und an den empfangenden Prozessor
übertragen. Diese Übertragung wird vom Register RF (F i g. 3) aufgrund der Steuerung durch die Steuerschaltung
CG 2 gesteuert.
Das Entscheidungselement RAX (F i g. 4) dient dem
Ziel der Ermöglichung einer schnellen Rückkehr zur Prioritäts-Wählt jlge PCS, also zum Wartezustand, am
Ende der Parametererfassungsfolge EPAS: dies ermöglicht die Durchführung einer weiteren Erfassung von
Austauschparametern mit einem vom soeben betrachteten /-ten Prioritätswert abweichenden Prioritätswert,
bevor die Datenaustauschfolge bezüglich des /-ten Prioritätselements beginnt Das Kriterium, mit dem das
Entscheidungselement RA 1 beginnt, ist nicht vorbestimmt und kann von Mal zu Mal auf der Basis der
Vorgänge festgelegt werden, die eines der Untersysteme von Mal zu Mal durchführen soll. Beispielsweise
kann RA 1 den Wert »1« haben, wenn am Ende einer Parametererfassungsfolge mit der Priorität Pi eine
weitere Anforderung nach Datenaustausch vorliegt, die eine höhere Priorität als der soeben ablaufende
Austausch hat. Dies ist im Grunde die bereits genannte »Steuerung mit logischen Kriterien« der zeitmultiplexen
Arbeitsweise.
Das Entscheidungselement RA 2 soll die Rückkehr zur Prioritäts-Wählfolge PCS am Ende eines elementaren
Datenaustauschvorgangs DES ermöglichen. Hierfür können viele Gründe vorliegen, beispielsweise, in der
kürzestmöglichen Zeit Parameter zu erlassen, die sich auf einer Anforderung für einen Datenaustausch mit
größerer Priorität als der des soeben stattfindenden Datenaustausche beziehen. Die über die Funktion des
Entscheidungselements RA 1 angestellten Betrachtungen gelten auch hinsichtlich der Funktion des Entscheidungselements
RA 2.
Das Entscheidungselement RR dient dem Ziel, den Übergang von einer Erfassungsfolge EPAS mit einer
Priorität Pi zu einer Folge von Datenaustauschvorgängen DES mit einer Priorität A-1 zu ermöglichen. Über
die in anderen Austauschfolgen (1... n) angeordneten analogen Entscheidungselemente ist es möglich, Prioritätsauswählungen
> 1 durchzuführen. In der Zeichnung bezeichnet RRi+1 den Ausgang der »1« des auf den
Prioritätswert Pi+1 bezogenen Elements RR. Die über
die Funktion des Entscheidungselements RA 1 angestellten Betrachtungen gelten auch für die Funktion des
Entscheidungselements RR.
Das EntscheidungFelement RS soll den Übergang
vom Ende einer Operation des elementaren Austauschs mit einem Prioritätswert Pi zu einer Operation des
elementaren Austauschs in einer anderen Prioritätsebene ermöglichen. Dies erfolgt durch geeignete Blöcke
oder Elemente RS In der Zeichnung bezeichnet RSi+1 den Ausgangs wert »1« des Elements RS bezogen auf
den Prioritätswert Pi+\. Die für die Funktion des Entscheidungselements RA 1 angestellten Betrachtun-
gen gelten auch für das Entscheidungselement RS.
Auf diese Weise ermöglichen die Entscheidungselemente RR und RS den Austausch von Daten in
verschiedenen Prioritätsebenen durch Ausnutzung der Zeitmultiplextechnik im Hinblick auf die Austauschfrequenzen.
Hierzu 4 Blatt Zeichnungen
Claims (7)
1. Elektronische assoziative Mehrrechner-Schaltungsanordnung mit einem modularen Aufbau aus
einer Mehrzahl von jeweils über einen eigenen Speicher verfügenden Prozessoren, zwischen denen
in Realzeit Daten austauschbar sind, die hinsichtlich verschiedener Datenaustauschvorgänge zeitmultiplex
arbeitet und zum Steuern Austauschparameter verwendet, die Angaben zum sendenden und zum
empfangenden Prozessor umfassen, dadurch gekennzeichnet, daß jeweils eine Anzahl von
Prozessoren ^iM 11, UA 12, .., LiAIn; UA2i,
t/A 22, ..„ UA 2n; UA 31, UA 32, .., UA 3n) über
eine Sammelleitung (1, 2,3) mit einer dieser Anzahl von Prozessoren gemeinsamen Steuereinheit (DEC)
verbunden ist, die eine interne Steuer- und Zeitgebungsschaltung (CG 2) zur Steuerung der
zeitlichen Folge der Datenaustauschvorgängs, eine von ihr gesteuerte Schaltung (GPS) zur gesteuerten
Zwischenspeicherung der Austauschparameter, die von einem fordernden Prozessor die Austauschparameter
empfängt, speichert und sie zum sendenden und zum empfangenden Prozessor weitergibt, und
einen ebenfalls von ihr gesteuerten Daten-Zwischenspeicher (SD), der die auszutauschenden Daten
vom sendenden Prozessor empfängt, sie speichert und sie zum empfangenden Prozessor weitergibt,
enthält
2. Elektronische assoziative Mehrrechner-Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Schaltung (GPS) zur gesteuerten Zwischenspeicherung der Austauschparameter
einen ersten Akkumulator (AB) enthält, der vom fordernden Prozessor (UA) die auf die Adresse des
fordernden Prozessors, die Adresse des sendenden Prozessors und die Adresse des empfangenden
Prozessors sowie auf die Zahl der auszutauschenden Datenblöcke bezogenen Austauschparameter empfängt,
diese Parameter speichert, die Adressen zu den betreffenden Prozessoren sendet, die gespeicherte
Zahl der auszutauschenden Datenblöcke jedesmal, wenn ein Datenblock ausgetauscht worden
ist, um eine Einheit erniedrigt und, wenn diese Zahl den Wert »0« erreicht hat, die Steuer- und
Zeitgeberschaltung (CG 2) davon informiert, daß der Austausch beendet ist (F i g. 3).
3. Elektronische assoziative Mehrrechner-Schaltungsanordnung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Schaltung (GPS) zur gesteuerten Zwischenspeicherung der Austauschparameter
einen zweiten Akkumulator (AM) enthält, der vom fordernden Prozessor (UA) die auf die
Adresse der den ersten zu übertragenden Datenblock enthaltenden Speicherstelle des sendenden
Prozessors und der den ersten zu empfangenden Datenblock aufnehmenden Speicherstelle des empfangenden
Prozessors bezogenen Austauschparameter empfängt, zum fordernden Prozessor die Adresse der Speicherstelle des ersten Austauschparameters,
den dieser Prozessor zur Steuereinheit (DEC) zu senden hat, sendet und schließlich
jedesmal, wenn zwischen den beiden Prozessoren ein Datenaustausch stattgefunden hat, die Adresse
der Speicherstellen der gesendeten oder empfangenen Datenblocks um »1« erhöht und jedesmal, wenn
ein Parameter von der Steuer- und Zeitgebersichaltung (CG 2) erfaßt worden ist, die Adresse der
Speicherstelie des jeweiligen Austauschparameters um »1« erhöht (F i g. 3).
4. Elektronische assoziative Mehrrechner-Schaltungsanordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die Schaltung (GPS)
zur getrennten Zwischenspeicherung der Austauschparameter ein Register (RF) enthält, das vom
fordernden Prozessor (UA) auf die Datenausiauschfrequenz und den Kode des Austauschendes
ίο bezogene Parameter empfängt und unter Verwendung
der ersteren Parameter und eines Prioritätsschemas der Steuer- und Zeitgeberschaltung (CG 2)
logische Kriterien für eine Festlegung der Arbeitsfolge des Datenaustausches liefert (F i g. 3).
5. Elektronische assoziative Mehrrechner-Schaltungsanordnung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die die Anordnung bildenden Prozessoren (UA) in Untersysteme (SSi,
552, 553,...) eingeteilt sind, von denen jedes aus
einer Anzahl von Prozessoren (UA) und aus einer Steuereinheit (DEC) besteht, an die die Prozessoren
für die Daienaustauschvorgänge zwischen den Prozessoren gekettet sind (F i g. 1).
6. Elektronische assoziative Mehrrechner-Schaitungsanordnung
nach Anspruch 5, dadurch gekennzeichnet, daß für den Datenaustausch zwischen verschiedenen Untersystemen (SSi, 552, 553,...)
in den Untersystemen Sender-Zwischenschaltungen (TRA) und Empfänger-Zwischenschaltungen (REC)
vorhanden sind, von denen eine Sender-Zwischenschaltung (TRA) des den sendenden Prozessor (UA),
der in den Austausch einbezogen ist, enthaltenden Untersystems mit einer Empfänger-Zwischenschaltung
(REC) des den empfangenden Prozessor (UA), der in den Austausch einbezogen ist, enthaltenden
Untersystems verbunden ist und die Gesamtheit der beiden miteinander verbundenen Sender- und
Empfänger-Zwischenschaltungen (TRA, REC) als in einer Richtung übertragender Kanal zwischen den
Prozessoren der verschiedenen Untersysteme dient (Fig. 1)·
7. Elektronische assoziative Mehrrechner-Schaltungsanordnung nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß jeder der Prozessoren (UAH...) über eine charakterisierende Einheit
(UC) verfügt, die aus einem Register (RE) einem arithmetischen Addierer (SA) und einem Zähler
(CN) besteht und mit einer Recheneinheit (UL) zum Messen des Gleichheitsgrads von in einem Speicher
(ME) gespeicherten Datenfolgen zusammenwirkt, wobei die Recheneinheit (UL) an den Datenfolgen
Exklusiv-ODER-Verknüpfungen durchführt und die aus diesen Verknüpfungen resultierenden Bits mit
dem Pegel »1« in einem Register ('Λ/ψ gespeichert,
vom Zähler (CN) gezählt und im Register (RE) mit Hilfe des arithmetischen Addierers (SA) gesammelt
werden (F ig. 2).
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