DE2718454A1 - Als halbleiterschaltung ausgefuehrte speichervorrichtung - Google Patents

Als halbleiterschaltung ausgefuehrte speichervorrichtung

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Description

PATENTANWÄLTE F.W. HEMMERICH · GERO MÖLLER · D GrOSSE F. POLLMEIER 72
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C 20.4.1977
Als Halbleiterschaltung ausgeführte Speichervorrichtung
Diese Erfindung befaßt sich mit einer als Halbleiterschaltung ausgeführten Speichervorrichtung, sie befaßt sich insbesondere aber mit einem programmierbaren Festspeicher (PROM), durch den die Dateneingabe zeitlich verkürzt wird.
In jüngster Zeit ist der programmierbare Festspeicher als eine Ausführung des Festspeichers oder Lesespeichers vielfach in Computern und Datenprozessoren eingesetzt worden. Wenn nun die einzelnen Speicherzellen eines programmierbaren Festspeichers (PROM) aus Metallcxidhalbleiter-Transistoren oder MOS-Transistoren mit differenzierendem Steuergatt (floating gate) oder aus ähnlichen Schaltungselementen bestehen, dann kann der Speicherinhalt bespielsweise von außerhalb des programmierbaren Festspeichers (PROM) her mit Ultravilolettstrahlen gelöscht werden, damit neue Daten in die Speicherzellen eingelesen werden können. Aus diesem Grunde ist eine derartige Speichervorrichtung eine sehr nützliche und hilfreiche Etappe in der Entwicklung neuer Datenverarbeitungstechniken, Datenverarbeitungsverfahren und dergleichen mehr,
Bei einem bekannten programmierbaren Festspeicher (PROM) wird die Dateneingabe derart gesteuert und geregelt, daß die Daten einer jeden Worteinheit in das Speicherfeld eingegeben und eingelesen werden, wobei die Programm-Operation in jedem Wort seriell wiederholt wird Das aber bedeutet, daß dann, wenn
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die Speicherkapazität eines Halbleiterchips größer wird, sich auch die Zeit, die für das Eingeben und Einlesen der Daten erforderlich ist, entsprechend länger wird. Weil nun die Daten nur in Einwort-Einheiten eingegeben werden können, beträgt beispielsweise im Falle eines N-leitenden Halbleiterchips mit differenzierendem Steuergatt (floating gate) die Eingabezeit für eine Speicherzelle nicht mehr als 100 ms, aber die Programmierungszeit, die für das gesamte Speicherfeld erforderlich ist beträgt beispielsweise für 1 K-Wort 100 Sekunden. Eine Lösung, die eine Verkürzung der Programmzeit ermöglicht, besteht darin, die Anzahl der Bits für ein Wort, (das für gewöhnlich aus 8 Bits besteht), sehr groß zu machen, was wiederum, weil die Speicherkapazität gleich bleibt, zur Folge hat, daß die Anzahl der Wort verringert wird„ Wird aber je Worteinheit die Anzahl der Bits in dem Speicherfeld erhöht, dann sind zahlreiche Datenübertragungsleitungen erforderlich, damit aber auch größere Anzahl von Außenanschlüssen für die Dateneingabe und für die Datenausgabe, was wiederum zur Folge hat, daß die Vorteile der großintegrierten Halbleiterschaltungen oder LSI-Halbleiterschaltungen nicht mehr wahrgenommen werden können und daß es weiterhin zur Störungen an den Übergängen zwischen den Zentraleinheiten (CPU) und den Peripheriesystemen kommen kann.
Was die bisher bekannten programmierbaren Festspeicher betrifft, so ist die Zeit für die Datenausgabe kurz (400 bis 500 ns), während andererseits wieder-
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um die Zeit, die für das Eingeben spezifischer Programme, Daten und dergleichen mehr sehr lang ist. Dies hat dann zu Schwierigkeiten geführt, ganz besonders im Hinblick auf die Überprüfung der Charakteristika von programmierbaren Festspeichern (PROM), die in Serie hergestellt worden sind, sowie in den Fällen, in denen innerhalb einer kurzen Zeit, Daten in eine große Anzahl von programmierbaren Festspeichern (PROM) eingegeben und eingelesen werden müssen.
Ziel dieser Erfindung ist somit die Schaffung einer als Halbleiterschaltung ausgeführten Speichervorrichtung mit einer gegenüber den bisher bekannten Speichervorrichtungen kürzeren Dateneingabe'zeit.
Gegenstand dieser Erfindung ist eine als Halbleiterschaltung ausgeführte Speichervorrichtung, zu der gehören:- ein Speicherfeld oder eine Speichergruppe in Form einer XY-Matrix; ein X-Dekoder und ein Y-Dekoder, die jeweils im Hinblick auf die Speicherzellen die Richtungen X und Y der Adressen festlegen; eine erste Gatterschaltung für die Richtung Y, die mit dem Y-Dekoder und dem Speicherfeld oder der Speichergruppe in Verbindung steht und die Daten aus den von den X- und Y-Dekodern bestimmten Adressen abruft und herausliest; eine Datenabruf-Steuerschaltung, die mit der ersten Y-Gattersteuerung verbunden ist; Datenübertragungsleitungen, die mit der Datenabruf-Steuerschaltung verbunden sind, und sowohl für die Dateneingabe als auch für die Datenausgabe verwendet werden; eine Dateneingabeschaltung mit einer zweiten Y-Gattorschaltung, die mit den Datenübertragungslei-
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tungen ist, die die Aufschaltdaten als Worteinheit sequentiell eingibt und mehrere der Speicherzellen in Übereinstimmung mit den Y-Adressensignalen auswählt und ansteuert; eine mit der zweiten Y-Gatterschaltung verbundene, verriegelnde Registerschaltung zum zeitweiligen und vorübergehenden Aufnehmen und Festhalten der in die Gatterschaltung eingegebenen und übertragenen Daten; schließlich auch noch eine mit der verriegelnden Registerschaltung und mit dem Speicherfeld oder der Speichergruppe verbundene Dateneingabe-Steuerschaltung, die das Übertragen und Eingeben der von der verriegelnden Registerschaltung festgehaltenen Daten in die jeweiligen Speicherzellen übernimmt, die von der zweiten Y-Gatterschaltung festgelegt und bestimmt worden sind.
Diese Erfindung wird nachstehend nun anhand des in Zeichnung dargestellten Ausführungsbeispieles (der in Zeichnung dargestellten Ausführungsbeispiele) näher erläutert«, Die Zeichnung zeigt in:-
Fig. 1 Ein Blockdiagramm für eine bevorzugte Ausführung des Erfindungsgegenständes.
Fig. 2 Einen Signal-Zeit-Plan für die Programmierungsoperation der mit Fig. 1 dargestellten Vorrichtung.
Fig. 3 Ein ausführliches Schaltbild betreffend die mit Fig. 1 dargestellte Speichervorrichtung.
In der Zeichnung und auch in der Patentbeschreibung sind gleichartige und ähnliche Teile mit der gleichen Hinweiszahl gekennzeichnet, wobei insbesondere Fig. 1 ein Ausführungsbeispiel des Erfindungsgegen-
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Der mit Fig. 1 dargestellte programmierbare Festspeicher (PROM) hat eine Speicherkapazität von 512 Worten (32 χ l6) von 4 Bits. Alle Y-Adressen-Speicherzellen, doh. alle Spaltenadressen-Speicherzellen, (l6 χ k) werden als eine Einheit behandelt, und zwar derart, daß eine Programmierung der Eingabedaten gleichzeitig durchgeführt wird, was wiederum zur Folge hat, daß die Dateneingabezeit für jedes Halbleiterchip des programmierbaren Festspeichers (PROM) verkürzt werden kann.
Das Speicherfeld 11 ist in Matrixform für 512 Worte (mit 512 χ h Speicherzellen) ausgeführt. Der X-Dekoder 12 legt die jeweilige Reihe des Speicherfeldes 11 in der X-Richtung fest, während von dem Y-Dekoder 13 die Spalte des Speicherfeldes 11 in Y-Richtung festgelegt und bestimmt wird, wobei für den Datenabrufbetrieb eine Wortadresse im Speicherfeld 11 bestimmt und festgelegt wird. Das bedeutet, die Daten, die aus einer bestimmten Adresse abgerufen werden, werden über die Y-Gatterschaltung Ik in die Datenabruf schal fcung 15 übertragen«, Diese Datenabruf schaltung 15 steht ihrerseits wiederum über die Datenübertragungsleitungen D1 bis D, mit den Außenanschlüssen dieses programmierbaren Festspeicherchips (PROM) in Verbindung,und zwar derart, daß ein aus k Bit bestehendes Einheitswort abgerufen und nach außen übertragen wird.
Die vorerwähnten Externanschlüsse werden aber auch als Dateneingangsanschlüsse dann verwendet f wenn die Daten eingegeben und eingelesen werden. Während des Vorganges der Dateneingabe werden die Eingabedaten
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über die Datenübertragungsleitung D bis D. in die Datenübertragungsschaltung oder Dateneingabeschaltung l6 übertragen, die der Kern dieser Erfindung ist. Der Datenübertragungsschaltung oder Dateneingabeschaltung l6 ist die Y-Gatterschaltung 17 zugeordnet, (die als zweite Y-Gatterschaltung bezeichnet wird). Diese zweite Y-Gatterschaltung 17 übernimmt nacheinander von den Datenübertragungsleitungen D bis D. die aus k Bits bestehenden Daten, die jeweils eine Worteinheit bilden,, Zur Dateneingabeschaltung
16 gehören weiterhin die verriegelnde Registerschaltung 18, in der die von der Gatterschaltung 17 übernommenen Daten zeitweilig und vorrübergehend festgehalten und gespeichert werden, sowie "eine Dateneingabe-Steuerschaltung 19. Anders ausgedrückt:- unabhängig und separat von der ersten Y-Gatterschaltung l4 für das Abrufen und Herauslesen der Daten ist die zweite Y-Gatterschaltung 17 in einer Schaltungsstufe vor der Dateneingabe-Steuerschaltung 19 angeordnet. Diese zweite Y-Gatterschaltung 17 wird von dem vorerwähnten Y-Dekoder oder Spalten-Dekoder 13| d,h, durch die Y-Adressensignale, und auch von einem Datenabtastsignal DST, das der Gatterschaltung
17 aufgeschaltet wird, derart gesteuert und geregelt, daß die verriegelnde Registerschaltung (latch circuit)
18 dazu gebracht wird, zeitweilig und vorrübergehend die Dateneingaben, die zu den Y-Speicherzellen oder zu den Spalten-Speicherzellen gehen, zu übernehmen und festzuhalten. Die Anzahl der sich in in der verriegelnden Registerschaltung 18 befindlichen Bits
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ist die gleiche wie bei allen Speicherzellen (l6 χ h), die auf der X-Linie angeordnet sind,, Die Steuersignal-Generatorschaltung 20 ist derart konstruiert und ausgelegt, daß sie Steuersignale der verschiedensten Arten erzeugen kann«
Der mit Fig. 2 dargestellte Signal-Zeit-Plan verdeutlicht den zeitlichen Steuerungsablauf für den programmierbaren Festspeicher (PROM) während des Dateneingabevorganges, und zwar auf der Grundlage einer positiven Logikschaltung« Diese Programm-Betriebsart kann unterteilt werden in eine Periode, (dem Datenzyklus), in dem das Ausgabe-/Eingabesignal R/V den Logikzustand (spannungsführenden Zustand) 1I1 hat, und in eine Periode, (dem Programmzyklus), in dem das Eingabe-/Ausgabesignal den Logikzustand 1O1 hat (und keine Spannung führt). Nun ist die Schaltung derart ausgelegt und ausgeführt, daß das Signal R/W der Datenausgebe-Steuerschaltung 15 und der Dateneingabe-Steuerschaltung Ic zugeführt und aufgeschaltet wird, wobei dann wiederum das Chip-Auswahl- oder Chip-Artsteuerungssignal CS der Datenausgabe-Steuerschaltung 15 zugeführt und aufgeschaltet wirdo Nun wird das Datenabtastsignal DST auf die Gatterschaltung I7 aufgeschaltet und dadurch wiederum die verriegelnden Datenregister (latches) zeitlich gesteuert und geregelt.
Zunächst einmal werden während des Datenzyklus, wenn R/W = 1I1 ist und wenn CS = 0 ist, die Dateneingabe-Steuerschaltung 19 und die Datenausgabe-Steuerschaltung 15 nicht arbeiten können, so daß während dieses
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Betriebszustandes nur eine Übertragung der Daten von den Datenübertragungsleitungen D bis D. aus auf die verriegelnde Registerschaltung (latch circuit) 18 möglich ist, Zu diesem Zeitpunkt werden der Gatterschaltung 17 vom Y-Dekoder 13 aus Y-Adressensignale ebenfalls aufgeschaltet und zugeführt, was wiederum zur Folge hat, daß die als Eingang aufgeschalteten Daten in Übereinstimmung mit der Adressensequenz zu diesem Zeitpunkt durchgeschaltet werden und in die verriegelnde Registerschaltung 18 übergeben und eingegeben werden. Die zeitliche Steuerung und Regelung der Dateneingabe wird von den Datenabtastsignalen DST bestimmt, die zur Datenfolge synchron sind. Die geringerwertigen Bits der Adressensignale werden zunächst einmal mit der entsprechenden Spaltenrichtung des Speicherfeldes 11 in Übereinstimmung gebracht, während die höherwerigen Bits den Eingängen des X-Dekoders 12 entsprechen, so daß dadurch die Daten seriell mit allen Bits (8x4 Bits) innerhalb einer kurzen Zeit in die verriegelnde Registerschaltung (latch circuit) 18 übertragen und eingegeben werden.
Wechselt dann bei R/11 = 1O1 und CS = 1O1 die Operation in den Betriebszustand Programmzyklus, dann erfolgt auch eine Umschaltung der Eingabe-Steuerschaltung 19 in einen Betriebszustand, in dem diese Schaltung arbeiten kann, wobei dann die Programmimpulse gemeinsam und gleichzeitig in Übereinstimmung mit den Eingabedaten, die während der zuvor beschriebenen Operation zeitweilig und vorübergehend
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in der verriegelnden Registerschaltung 18 festgehalten worden sind, in die spezifizierten 16 χ 4-Speicherzellen übertragen und eingelesen werden. Während eines Programmzyklus liegen die Ausgänge des X-Dekoders 12 fest, beispielsweise auf der X-Leitung (l), und alle Daten, die durch den Y-Dekoder 13 ausgewählt und in die verriegelnde Registerschaltung 18 übertragen worden sind, werden dann von dort aus gemeinsam und gleichzeitig in das Speicherfeld 11 eingegeben. Das aber bedeutet, daß die Daten gemeinsam und gleichzeitig für eine zum Speicherfeld gehörende bestimmte Gruppe von Speicherzellen programmiert werden, denen das Adressensignal des X-Dekoders 12 aufgeschaltet worden ist und die duch die Gatterschaltung 17 bestimmt und angesteuert worden ist, woraufhin dann der Datenzyklus und der Programmzyklus erneut für eine Speicherzellengruppe entsprechend den Adressen des nächsten X-Dekoders 12 und des nächsten Y-Dekoders 13 durchgeführt werden»
Damit aber wird dadurch, daß eine verriegelnde Registerschaltung 18 und eine Dateneingabe-Steuerschaltung 19 vorgesehen und jeweils mehreren Speicherzellen zugeordnet sind, beispielsweise allen drei Speicherzellen in einer Spalte, die Zeit für die Dateneingabe gegenüber den bisher bekannten Ausführungen, bei denen die Dateneingabe in Worteinheiten erfolgt, sehr stark verkürzt. Das bedeutet, daß wie zuvor beschrieben, die Schaltung derart ausgelegt und ausgeführt ist, daß die geringerwertigeren Adressenbits in Reihenrichtung den Speicherzellen des Speicherfel-
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des 11 zugeordnet werden, während die höherwertigeren Bitadressensignal dem X-Dekoder 12 aufgeschaltet und zugeführt werden, so daß aus diesem Grunde die Daten während der Programmierungsoperation unbehindert in sequentieller Weise, wie dies bei den bisher bekannten programmierbaren Festspeichern (PROM) der Fall ist, eingegeben und eingelesen werden können. Weiterhin können während des Abrufens und Herauslesens der Daten die verriegelnde Registerschaltung 18 und die Dateneingabe-Steuerschaltung 19 nicht arbeiten, weil dann für die Speichervorrichtung der Betriebszustand R/W = 1O1 und DST = 1I1 gegeben ist, so daß aus diesem Grunde alle üblichen Steuerungsverfahren Verwendung finden können, die auch im Zusammenhang mit den bekannten programmierbaren Festspeichern (PROM) eingesetzt werden«
Für das Kernstück dieser Erfindung ist es auch unwesentlich, ob mit positiver Schaltlogik oder mit negativer Schaltlogik gearbeitet wird.Die Konstruktion und Ausführung muß natürlich entsprechend den von außen her aufzuschaltenden Signalen modifiziert und geändert werden„ Darüber hinaus kann die gleichzeitige und im Hinblick auf die Speicherzellengruppe ausgerichtete Datenprogrammierung entweder mit Reiheneinheiten oder mit Spalteneinheiten durchgeführt werden, wobei in jedem dieser Fälle die Speicherzellen, die eine Reihe (Spalte) bilden in mehrere Blöcke für jeweils einige Datenwörter unterteilt sein können und die sequentielle Programmierung für jeden Block durchgeführt und vorgenommen werden kann.
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Wie aus dem mit Fig„ 3 wiedergegebenen ausführlichen Schaltbild für die Speichervorrichtung nach
Fig. 1 zu erkennen ist, setzt sich das Speicherfeld 11 aus den Speicherzellen MC zusammen, die
wiederum eine Matrix (i + l) χ (j + l) bilden,
(wobei 1 Bit ein Wort ist). Weiterhin wird in jeder Speicherzelle MC jeweils ein Metalloxidhalbleter-
Transistor oder MOS-Transistor T mit differenziell
rendem Steuergatt (floating gate) verwendet und
eingesetzt. Bei den Schalttranssitoren T„, handelt
es sich um Transistoren, welche über die in X-Richtung oder auf die Reihen des Speicherfeldes wirkenden Speicheradressensignalen, die auf Steuerelektroden der Schalttransistoren aufgeschaltet werden, dehQ durch die Adressensignale X bis X., gesteuert und geschaltet werden. In diesem Falle sind die
mit Fig, 1 wiedergegebenen Adressendekoder, doh„ die Adressendekoder 12 für X und 13 für Y nicht dargestellt. Die Gatterschaltung l4 setzt sich aus (j + l) Feldeffekttransistoren FET zusammen, wobei das für
die Spaltenansteuerung entsprechende Adresserisignal Y bis Y. einem jeden dieser Feldeffekttransistoren zugeführt und aufgeschaltet wird, wobei diese Feldeffekttransistoren mit einer einzelne Datenübertragungsleitung D über die Datenübertragungs-Steuerschaltung 15, die ihrerseits wiederum von einer Steuerschaltung 21 gesteuert und geregelt wird, verbunden sind. Darüber hinaus ist die vorerwähnte Datenübertragungsleitung D über eine Steuersignal-Einstellschaltung 22 auf die Gatterschaltungen 17 bis 17j
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geführt, wobei diese Schaltungsanordnung derart ausgelegt, und ausgeführt ist, daß dann, wenn die Daten eingegeben werden, diese Leitungen die Daten von den Eingangsanschlüssen übernehmen, woraufhin die Daten durch die Steuersignal-Einstellschaltung 22 in die verriegelnden Registerschaltungen 18 bis 18 . der Reihenfolge nach übertragen und dort gespeichert werden.
Zu diesem Zwecke werden die für die Spaltenauswahl oder die Spaltenansteuerung bestimmten Adressensignale Y bis Y. sowie die Datenabtastungssignale DST von der Steuerungssignal-Generatorschaltung 20 aus der Gatterschaltung 17 zugeführt und aufgeschaltet, und die verriegelnden Registerschaltungen 18 bis 18 . bestehen jeweils aus 5 Feldeffekttransistoren FET, so daß sie die Ausgangssignale der Gatterschaltungen 17O bis 17 . aufnehmen und speichern können. Von der Steuerschaltung 19 aus werden die R/W-Signa-Ie den Dateneingabe-Steuerschaltungen 19n bis 19-aufgeschaltet, die jeweils einer der vorerwähnten verriegelnden Regis terse hai tungen 18_^ bis 18 . zugeordnet sind, wobei die Schaltungsanordnung von der Konstruktion her derart ausgelegt ist, daß dann, wenn das Signal R/W den Logikzustand 1O1 hat, in selektiver Weise mit der gleichen Adresse (Xn) in jeder Spalte der Speicherzelle ein Programmierungsimpuls aufgeschaltet wird, woraufhin das Eingeben oder Einlesen der Daten durchgeführt werden kann.
Bei einem derart konstruierten programmierbaren Festspeicher (PROM) werden die Speicherzellen, die den Adressen (j +l) entsprechen, gleichzeitig und
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und gemeinsam programmiert» War für die Programmierung eines der bisher bekannten und als Halbleiterchip ausgeführten programmierbaren Festspeichers (PROM) eine Programmierungszeit von T = N χ t ( mit N gleich der Anzahl von Worten für einen Chip) erforderlich, dann kann nunmehr ein programmierbarer Festspeicher (PROM) mit der gleichen Speicherkapazi-
T
tat in einer Zeit von/ ρ . ^j \ programmiert wer
j + 1
den» In diesem Falle steht >v für die Gesamtzahl der Datenzyklen, d.h. für die Dateneingabezeit, die bei der verriegelnden Registerschaltung 18 erforderlich ist, wobei ein Datenzyklus rund 100 ns bis 1 ;us dauert, was im Verglich mit einer Programmierungszeit von 100 Millisekunden für eine Adresse eine vernachlässigbare kurze Zeit isto Damit aber ist für den mit Fig„ 3 wiedergegebenen programmierbaren Festspeicher (PROM) gegenüber den bisher bekannten programmierbaren Festspeichern (PROM) eine Verkürzung der Dateneingabezeit von — — gegeben.
Bei diesem Ausführungsbeispiel ist die Matrix des Speicherfeldes 11 als eine (i + l) χ (j + l)-Matrix ausgeführt, und wenn die Anzahl der Spalten (j + l) erhöht wird, wirkt sich der Verkürzungseffekt trotz gleichbleibender Speicherkapazität noch nachhaltiger aus. In diesem Falle wird jedoch der Bereich, der von Bereich, der von den verriegelnden Registerschaaltungen, von den Dateneingabeschaltungen und von sonstigen Steuerschaltungen belegt wird, größer. Weiterhin wird in dem vorerwähnten Ausführungsbeispiel nur eine Datenübertragungsleitung dargestellt,
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werden aber, wie dies mit Fige 1 dargestellt ist, mehrere Datenübertragungsleitungen D bis D verwendet, dann braucht das Bit-Wort-Verhältnis nicht 1 Bit zu betragen, sondern es kann ein Bit-Wortverhältnis von k Bits je Wort oder von 8 Bits je Wort gegeben sein. Diese Strukturen eines Speicherfeldes werden stark eingeschränkt durch den Ausgleich zwischen der Fläche des Chips und der Anzahl der äußeren Anschlüsse, und es ist wünschenswert, daß diese Punkte dann in Betracht gezogen werden, wenn das Verhältnis zwischen der tatsächlichen Verkürzung der Dateneingabezeit und der Menge der Daten, die gespeichert werden können, festgelegt wird, doh. wenn die Speicherkapazität als Grundlage genommen wird. Wenn nun die vorerwähnte Speichervorrichtung als eine nur für das Lesen bestimmte Halbleiterschaltung ausgeführt ist, bei der eine Dateneingabe elektrisch möglich ist (PROM), dann sind die einzelnen Speicherzellen nicht auf die Ausführung einer Metalloxid-Halbleiterschaltung oder MOS-HaIbleiterschaltung mit differenzierendem Steuergatt (floating gate) beschränkt, so daß der Aufbau der Dateneingabe-Steuerschaltung 19, der Gatterschaltung 17 und der verriegelnden Registerschaltung 18 bei der Verwirklichung dieser Erfindung auch vielfach modifiziert und verändert werden kann, Znsbesondere im Hinblick auf die Dateneingabe-Steuerschaltung 17 sind sehr wahrscheinlich verschiedenartige Schaltungsausführungen und Anschlussverhältnisse bei einer Veränderung der Wortstruktur notwendig, das gleiche gilt auch für den Aufbau einer aus mehreren Halblei-
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terchips bestehenden Speichervorrichtung. Für das zuvor beschriebene Ausführungsbeispiel sind beispielsweise die Spaltenadressensignale Y bis Y. angenommen worden, so daß in den Reihen-Einheiten (j + l) der Speicherzellen die Speicherzellen nacheinander von den Gatterschaltungen 17n nis angesteuert und ausgewählt werden, es ist aber jedoch auch möglich, gleichzeitig und gemeinsam eine Vielzahl von Speicherzellen zu programmieren, die von den Reihenadressensignalen X bis X. angesteuert und ausgewählt werden.
Wenn, wie dies schon beschrieben worden ist, diese Erfindung verwendet wird, dann kann die Dateneingabezeit einer als programmierbarer Festspeicher (PROM) verwendeten und als Halbleiterschaltung ausgeführten Speichervorrichtung sehr stark verkürzt werden, dann können die Eigenschaften leicht überprüft werden, dann kann der Verwender die Programmierung schnelle durchführen, und zwar mit jedem Dateneingabesystem und ohne wesentliche Modifikationen und Veränderungen an der Dateneingabe und der Datenausgabe der bisher bekannten programmierbaren Festspeicher (PROM).
Es dürfte klar sein, daß an dem Erfindungsgegenstand zahlreiche Modifikationen und Änderungen vorgenommen werden können. Es dürfte aber auch klar sein, daß innerhalb des Rahmens der dieser Patentbeschreibung beiliegenden Patentansprüche die Erfindung auch anderes realisiert werden kann, als dies in diesem Zusammenhange beschrieben worden ist.
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Claims (6)

  1. Patentansprüche:-
    Als Halbleiterschaltung ausgeführte Speichervorrichtung bestehend aus : -
    einem Speicherfeld, das sich aus mehreren in Form einer XY-Matrix angeordneten Speicherzellen zusammensetzt;
    einem X-Dekoder und einem Y-Dekoder, die jeweils die Adressen X und Y für die Speicherzellen festzulegen und inzusteuern haben; einer ersten Y-Gatterschaltung, die mit dem Y-Dekoder und dem Speicherfeld verbunden ist und die Daten, deren Adressen von den Dekodern X und Y festgelegt worden sind, abzurufen und herauszulesen hat;
    einem mit der vorerwähnten ersten Y-Gatterschaltung verbundenen Datenausgabe-Steuerschaltung; Datenübertragungsleitungen, die mit der Datenausgabe-Steuerschaltung verbunden sind und sowohl für die Dateneingabe als auch für die Datenausgabe verwendet und herangezogen werden. Die als Halbleiterschaltung ausgeführte Speichervorrichtung
    dadurch gekennzeichnet, daß eine Dateneingabeschaltung, der eine zweite Y-Gatterschaltung zugeordnet ist, auf die Datenübertragungsleitungen geführt ist und die Daten als Worteinheiten übernimmt, dann eine Reihe von Speicherzellen in Sequenz auswählt und ansteuert und zwar in Übereinstimmung mit den Y-Adressensignalen, die die Speicherzellen bestimmen; daß eine verriegelnde Registerschaltung
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    schaltungsmäßig auf die zweite Y-Gatterschaltung geführt ist und zeitweilig und vorübergehend die Daten, die in die Gatterschaltung übertragen worden sind aufnimmt und festhält; daß schließlich eine Dateneingabe-Steuerschaltung mit der verriegelnden Gatterschaltung oder Registerschaltung und mit dem Speicherfeld verbunden ist und veranlaßt, daß die von der verriegelnden Registerschaltung festgehaltenen Eingabedaten in die über die zweite Y-Gatterschaltung angesteuerten und ausgewählten jeweiligen Speicherzellen übertragen werden.
  2. 2. Als Halbleiterschaltung ausgeführte Speichervorrichtung nach Anspruch 1,
    dadurch gekennzeichnet, daß einer jeden der Speicherzellen Metalloxidhalbleiter-Transistoren oder MOS-Transistoren mit differenzierendem Steuergatt (floating gate) züge ordne t s ind o
  3. 3. Als Halbleiterschaltung ausgeführte Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Steuerungssignal auf die zweite Y-Gatterschaltung geschaltet wird; daß ein Lese-/Schreibesignal sowohl der Dateneingabe-Steuerschaltung als auch der Datenausgabe-Steuerschaltung aufgeschaltet wird, wobei von dem Dateneingabe-/Datenausgabe im Hinblick auf das Eingabθprogramm ein Datenzyklus und ein Programmzyklus festgelegt werden; daß während des Datenzyklus die Daten synchron mit dem Steuerungssignal aus der Y-Gatter-
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    PATENTANWÄLTE F.W. HEMMERICH · GERD MÖLLER · D. GRCSSE · ?. POuLMEIER 72
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    schaltung in die verriegelnde Registerschaltung übertragen werden, während während des Programm zyklus die von der verriegelnden Registerschaltung festgehaltenen Daten in die adressierten Speicherzellen übertragen werden, und zwar dadurch, daß ihnen Programmierungsimpulse aufgeschaltet werden.
  4. 4. Als Halbleiterschaltung ausgeführte Speichervorrichtung nach irgendeinem der vorerwähnten Ansprüche,
    dadurch gekennzeichnet, daß sich das Speicherfeld aus mehreren Worteinheiten zusammensetzt und daß die Daten gleichzeitig und gemeinsam in alle Speicherzellen einer X-Reihe übertragen und eingegeben werden.
  5. 5. Als Halbleiterschaltung ausgeführte Speichervorrichtung nach irgendeinem der vorhergehenden Patentansprüche,
    dadurch gekennzeichnet, daß eine Vielzahl der Einheitsworte auf der X-Reihe angeordnet sind, die unterteilt ist in mehrere Speicherblöcke, die jeweils aus einigen Einheitsworten bestehen, wobei die Daten gleichzeitig und gemeinsam für einen jeden Block übertragen und eingegeben werden.
  6. 6. Als Halbleiterschaltung ausgeführte Speichervorrichtung nach Anspruch kt
    dadurch gekennzeichnet, daß die geringerwertigeren Adressenbits den Speicherzellen in Y-Richtung des Speicherfeldes
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    PATENTANWÄLTE F.W. HEMMERICH · GERC MCLLER · D. GROSSE · F. POLLMEIER 72
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    zugeordnet werden, wohingegen die höherwertigeren Adressenbits der X-Richtung des Speicherfeldes zugeordnet werden.
    7· Als Halbleiterschaltung ausgeführte Speichervorrichtung im wesentlichen in Übereinstimmung mit der Patentbeschreibung und den der Patentbeschreibung beiliegenden Zeichnungen«,
    - Ende -
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DE2718454A 1976-04-26 1977-04-26 Als Halbleiterschaltung ausgeführte Speichervorrichtung Expired DE2718454C3 (de)

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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5625295A (en) * 1979-08-06 1981-03-11 Nec Corp Semiconductor device
JPS5651093A (en) * 1979-09-28 1981-05-08 Nec Corp Semiconductor storage device
JPS56134390A (en) * 1980-03-21 1981-10-21 Fujitsu Ltd Rom element
DE3177270D1 (de) * 1980-10-15 1992-02-27 Toshiba Kawasaki Kk Halbleiterspeicher mit datenprogrammierzeit.
FR2493641A1 (fr) * 1980-11-03 1982-05-07 Efcis Reseau logique integre a programmation electrique simplifiee
JPS57167186A (en) * 1981-04-08 1982-10-14 Nec Corp Memory circuit
GB2112256B (en) * 1981-11-18 1985-11-06 Texas Instruments Ltd Memory apparatus
JPS58122687A (ja) * 1982-01-14 1983-07-21 Nec Corp 半導体記憶装置
JPS59180894A (ja) * 1983-03-31 1984-10-15 Nippon Denso Co Ltd 不揮発性メモリに対するデ−タ書き込み制御装置
US4752907A (en) * 1983-08-31 1988-06-21 Amdahl Corporation Integrated circuit scanning apparatus having scanning data lines for connecting selected data locations to an I/O terminal
US4628480A (en) * 1983-10-07 1986-12-09 United Technologies Automotive, Inc. Arrangement for optimized utilization of I/O pins
US5136546A (en) * 1984-09-26 1992-08-04 Hitachi, Ltd. Semiconductor memory
JPS6180597A (ja) * 1984-09-26 1986-04-24 Hitachi Ltd 半導体記憶装置
JPS62501736A (ja) * 1985-02-11 1987-07-09 アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド Ｅ↑２ｐｒｏｍｓのための効率的なペ−ジモ−ド書込回路
US5165039A (en) * 1986-03-28 1992-11-17 Texas Instruments Incorporated Register file for bit slice processor with simultaneous accessing of plural memory array cells
US4785424A (en) * 1986-05-27 1988-11-15 Seeq Technology, Inc. Apparatus for page mode programming of an EEPROM cell array with false loading protection
US5313420A (en) * 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
US5195056A (en) * 1987-05-21 1993-03-16 Texas Instruments, Incorporated Read/write memory having an on-chip input data register, having pointer circuits between a serial data register and input/output buffer circuits
US5008856A (en) * 1987-06-29 1991-04-16 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
JP2895488B2 (ja) 1988-04-18 1999-05-24 株式会社東芝 半導体記憶装置及び半導体記憶システム
US6978342B1 (en) 1995-07-31 2005-12-20 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US5845313A (en) 1995-07-31 1998-12-01 Lexar Direct logical block addressing flash memory mass storage architecture
US6728851B1 (en) 1995-07-31 2004-04-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US8171203B2 (en) 1995-07-31 2012-05-01 Micron Technology, Inc. Faster write operations to nonvolatile memory using FSInfo sector manipulation
EP0856851B1 (de) * 1997-01-30 2004-03-24 Motorola, Inc. Schaltung und Verfahren zum Verriegeln einer Bitleitung in einem nichtlflüchtigem Speicher
US6279071B1 (en) 1998-07-07 2001-08-21 Mitsubishi Electric And Electronics Usa, Inc. System and method for column access in random access memories
US7102671B1 (en) 2000-02-08 2006-09-05 Lexar Media, Inc. Enhanced compact flash memory card
US7167944B1 (en) 2000-07-21 2007-01-23 Lexar Media, Inc. Block management for mass storage
GB0123419D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Data handling system
GB0123417D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Improved data processing
GB0123421D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Power management system
GB0123416D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Non-volatile memory control
GB0123410D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Memory system for data storage and retrieval
GB0123415D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Method of writing data to non-volatile memory
US6950918B1 (en) 2002-01-18 2005-09-27 Lexar Media, Inc. File management of one-time-programmable nonvolatile memory devices
US6957295B1 (en) 2002-01-18 2005-10-18 Lexar Media, Inc. File management of one-time-programmable nonvolatile memory devices
US7231643B1 (en) 2002-02-22 2007-06-12 Lexar Media, Inc. Image rescue system including direct communication between an application program and a device driver
US6973519B1 (en) 2003-06-03 2005-12-06 Lexar Media, Inc. Card identification compatibility
WO2005059854A2 (en) 2003-12-17 2005-06-30 Lexar Media, Inc. Electronic equipment point-of-sale activation to avoid theft
US7725628B1 (en) 2004-04-20 2010-05-25 Lexar Media, Inc. Direct secondary device interface by a host
US7370166B1 (en) 2004-04-30 2008-05-06 Lexar Media, Inc. Secure portable storage device
US7464306B1 (en) 2004-08-27 2008-12-09 Lexar Media, Inc. Status of overall health of nonvolatile memory
US7594063B1 (en) 2004-08-27 2009-09-22 Lexar Media, Inc. Storage capacity status
TWI308692B (en) * 2005-10-26 2009-04-11 Sunplus Technology Co Ltd Programmable memory and accessing method of the same
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3824564A (en) * 1973-07-19 1974-07-16 Sperry Rand Corp Integrated threshold mnos memory with decoder and operating sequence
US3895360A (en) * 1974-01-29 1975-07-15 Westinghouse Electric Corp Block oriented random access memory
US3906461A (en) * 1974-03-29 1975-09-16 Sperry Rand Corp Integrated MNOS memory with decoder

Also Published As

Publication number Publication date
US4130900A (en) 1978-12-19
GB1582272A (en) 1981-01-07
DE2718454C3 (de) 1980-02-07
DE2718454B2 (de) 1979-05-23
JPS52130536A (en) 1977-11-01

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