DE2734361B2 - Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleilerspeicliereinrichiung der im Oberbegriff des Patentanspruchs 1 angegebenen, aus der US-PS 39 69 706 bekannten Art.

In der herkömmlichen Halbleiterspcichereinrichiung, beispielsweise einem Speicher mit wahlfreiem Zugriff mit 4096 Speicherzellen (nachstehend der Einfachheit halber mit »4KRAM« bezeichnet), werden 6-Bit-Zeilcn- und 6-Bit-Spaltenadressendaten zugeführt zu sechs Adresseneingangsstiften, wobei jeder Adressen^ingangsstift verbunden ist mit Zeilen- und Spalten-Adresscnpuffcrschaltungen, von denen jede ein Adresseneingangssignal Λ, von ΤΓΙ. (Transistor-Transistor-Logik)-Niveau empfängt, um wahre und koiiiplenicntüre Signale a, und äj von MIS- oder MOS-Niveau zu erzeugen, und diese Signale a,und H] verwendet werden zum Treiben von Reihen- und Spalten-Dekodern für das Wählen einer bestimmten Speicherzelle. In einer derartigen 4KRAM-Einrichtung müssen für jeden Adresseneingangss'ift zwei Adrcssenpufferschaltungen (für Reihen-Adressenwahl und Spalten-Adressenwahl) vorgesehen sein, so dal.-die benötigten Adressenpufferschaltungen insgesamt 12 (6 χ 2=12) sind. Das Vorsehen einer großen Anzahl von Adressenpufferschallungen würde die folgenden Probleme herbeiführen: Im Falle eines Speichers mit wahlfreiem Zugriff, welcher eine große Kapazität hat, würde zu viel Energie ■j verbraucht werden. Die Integration der Schaltungsdichte kann nicht verbessert werden. Die Eingangskapazität an dem Adresseneingangsstift wird groß. Fehloperationen, wie beispielsweise fehlerhafte Adressenwahl, treten aufgrund der damit verbundenen Erhöhung der Anzahl ι» von periphären Schaltungen leicht auf, so daß die Zuverlässigkeit der Gesamtschaltungsanordnung gering ist.

Aus der US-PS 39 42 160 ist ein Speicher mit

wahlfreiem Zugriff bekannt, bei dem 5-ßit-Zeilenadres-

n sen und 6-Bit-Spaltenadressen den 5 bzw. 6 Zeilen- und Spaltenadressenstiften zugeführt werden; dabei sind 5 Zeilen- und 6 Spalten-Adresseripuffer vorgesehen.

Wegen der großen Anzahl von Adressenpuffern wird bei dem bekannten Speicher eine große Leistung

Ji) verbraucht.

Aus der US-PS 39 38 109 ist ferntr -?in Speicher mit wahlfreiem Zugriff bekannt, bei dem die Adressenpufferschaltung ebenfalls mit Zeilen- und Spalten-Adresscndaten gespeist wird. Es sind daher zwei Arten 2Ί von Adressenpufferschaltungen notwendig, um die Zeilen- und Spalten-Adressendaten zu verarbeiten. Auch hierbei wird durch die Adressenpufferschaltungen viel Leistung verbraucht.

Der Erfindung liegt daher die Aufgube zugrunde, eine in Halbleiterspeichereinrichtung zu schaffen, die möglichst wenig Leistung verbraucht.

Diese Aufgabe wird bei der gattungsgemäßen Halblci'.erspeichereinrichtung erfindungsgemäß durch die im kennzeichnenden Teil des Palentanspruchs I ti angegebenen Maßnahmen gelöst.

Da erfindungsgemäß die Adressensctzschaltungen doppelt ausgenutzt werden, läßt sich der Energieverbrauch erheblich senken. Dabei arbeitet d'.e erHndungsgemälic Halbleiterspeichereinrichtung stabil und zuver-I" lässig, hat eine geringe Eingangskapazitäl und erlaubt ei;,e hohe Integrationsdichte.

Bevorzugte Weiterbildungen und Ausgestaltungen der erfindungsgemäßen Halbleiterspeichereinrichtung sind Gegenstand der Patentansprüche 2 bis 8.
ι; Die Erfindung wird nachstehend anhand von in der Zeichnung schematisch dargestellten Ausführungsbeispielen näher erläutert. Es zeigt

Fig. I eine Adrcssenwühlschaltung gemäß einer Ausführungsforni der vorliegenden Erfindung,
■ι Fig-2 Signalwellenformen /ur Erläuterung der Arbeitsweise der in F i g. I gezeigten Schaltung,

Fig. i in schematisierter Darstellung ein Ausfühnmrsbeispiel der Erfindung, in welchem die in Fig. 1 gezeigte Adressenwählschaltung auf eine 4KKAM-hinrichtung angewan.lt ist, und

F i g. 4 einen Teil einer 4K.RAM-Einrichtung, welche vom F.rfinder vorgeschlagen wurde, jedoch nicht die Merkmale der vorliegenden Erfindung enthält.

Vor Beschreibung der Ausführungsformen der

"·> vorliegenden Erfindung wird anhand der Fig.4 eine 4KRAM-Einrichtung erläutert, welche vom Erfinder vorgeschlagen wurde, jcdoih nicht die Merkmale der vorliegenden Erfindung enthält.

Fig.4 zeigt einen Teil einer 4KRAM-Einrichtung, h"> welche sechs äquivalente F.ingangsschaltungcn mit sechs Adrcsseneingangsstiflen aufweist, welchen sechs Adresseneingangssignale A_n- A-, jeweils zugeführt werden, von denen nur ein Adresseneingangssigiuil An als

einem Spcicherzcllcnabschnitl zugeordnet dargestellt ist. Line X(ZcHc)-Leitungsadrcsscnsignalsetzschaltung 10 wird durch ein Trcibcrsignal Φ\ angetrieben, um das Adrcssencingangssignal Aa von ΤΠ.-Niveau in zwei unterschiedliche Signale an und an von MIS- oder MOS-Nivcau (VWNivcau) umzuwandeln, und eine X(ZeHe)-1.eiiungsdekodertrcibcrschaluing 11 gibt X-Dckodertrcibersignalc aox und äiü ab. Andererseits wird eine V(Spalle)-Lcitungs-Adrcsscnsignalsetzschaltung 12 angetrieben durch ein Trcibersignal Φγ und wandelt das Ailrcsseneingangssignal A₁, von TTI.-Niveau in zwei unterschiedliche Signale a., und u„ von MIS Niveau um. und eine > (Spa I te) I. ei lungs - Dekoder trcibcrschaltiing 13 gibt zwei )Dckodcrtreibersignale an und λ, > ab. Somit ist das in I-ig. 4 dargestellte Ausführungsbcispiel eine Adressenwählschaltung. bei welcher ein Adrcsscncingangssignal Λ.> A- und V-Adresscnsignalsetzschaltungcn zugeführt wird, um .V- und V-Dekodiereinrichtungen /u treiben. Die Adresscnsignalsetzschallung wird auch mit Adressenpuffer- oder Verklinkungsschaltung bc/eichnet.

Nachstehend wird die Verbindung mti der Speicherzelle beschrieben. In Γ i g. 4 bezeichnen die Bczugs/iffern Aa bis Ad XJZcileJ-l.eitungs-Wählclckoder. die Bezugs/iffcrn β,ι bis 6/; Torschaliiingen und 7,7 und 7b selektive Vorverstärker. Die .Speicherzellen 8,7 bis Sp. welche mit A- und V-Leitungcn verbunden sind, sind durch die selektiven Vorverstärker la und 7 b in zu ei symmetrisch zueinander angeordneten Gruppen geteilt. Die Wirkung einer derartigen symmetrischen Aufteilung liegt darin, die Differentialstoning im Fingangssignal zu den Vorverstärkern zu verringern. Ferner empfangen zur Verringerung der Ausgiingsbelastungskapazität der Adrcsscnpufferschaliung die X-Dekoder 4,7 bis Ad nicht nur die Ausgangsgrößen .in χ und äiü der Treiberschaltung 11. welcher das Adrcssensignal Λ, zugeführt wird, sondern auch die .Ausgangsgrößen von den anderen Treiberschaltungen, welchen die anderen Adressensignale (A--A--,) zugeführt wvrdcn. Darüber hinaus werden gemäß F i g. 4 zwei Torschallungcn durch einen Dekoder getrieben (beispielsweise die Tor^chaltungen 6a und 66 für den Dekoder Aa). so daß zweckmäßigerweise ein einzelner Dekoder cmc 2- Hit Konfiguration schaffen kann. Das Paar von Torschaltungen empfängt Rit -Wählsignale Ί>\ \ und Φ mi. welche unterschiedliche Phasen haben und durch die anderen Adresscnsignalc gesteuert werden, damit die Torschaltungen nicht gleichzeitig Ausgangsgrößen »1« abgeben.

HSpalte)-1.citungs-Wähldekoder 5,7 und 56 empfangen die Ausgangsgrößen λ,» und ÄTfdcr V-Dekodcrtreiberschallung 13 ;owie ebenfalls die Ausgangsgrößen von den anderen Treiberschaltungen, welchen die anderen Adressensignale (A]-A-J zugeführt werden. Die Ausgangsgrößen der V-Dekodcr 5a und 5b werden a ι l/OiF.ingangs/AusgangsJ-Pufferschaltungen 9a und 9d gegeben. ί L'T-Transistoren Q., und Qb dienen zum Vorbelasten der Leitungen (d. h. Ziffernleitungen) zu den selektiven Vorverstärkern 7a und Tb bei einem Vop-Niveau zur Zeit des Nichtwählens des Plättchens (CE). d- h. wenn das Plättchen nicht gewählt wird, und die FET-Transistoren Q₍ und ζ),; dienen zum Vorbclasten der Leitungen (d. h. Ziffcrnlcitungen) zu den selektiven Vorverstärkern 7a und Ib bei einem V/jp-Nivcau zur Zeit des Nichtwählens des Plättchens.

Bei der Schaltung gemäß F-" i g. 4 ist zu bemerken, daß jeder der nur vier X"-Dckoder und nur zwei V-Dckoder lediglich der besseren Übersichtlichkeit halber in der Zeichnung nur drei F.ingängc hat. Tatsächlich erzeugen

die den anderen Adrcsscncingangssignalcn A\ bis A', zugeordneten X-Dckodcrtreibcrschaltungen jeweils ihre Ausgangsgrößen au. au bis aiv. äTV. und jeder X-Dekoder hat fünf Eingänge, welchen die Ausgangssignalc <1ολ. «ii.v, ajA.ajx und ,74 χ jeweils zugeführt werden bei einer geeigneten Kombinaten der wahren Eigengrößc der Komplcmentärgroßc ihrer Signale. Bei der gesamten Hinrichtung sind 32 ( = 2') X-Dckodcr und folglich 64 ( = 2 χ 34) Torschallungcn vorgesehen. Beispielsweise empfängt der erste X-Dckodcr ao.v, 3i.x. .i;\. n\\ und ,7.IX. der Ib. X-Dekoder empfängt ä»x. ä\\. ii;\. äi\ und ,/ι\· der 17. X-Dekoder empfängt anx. <7i x, ,7jx. ,7]χ und ,7i\ und der i2 Λ Dekoder empfängt am. a ι χ. .7 m. a ι χ ιιηιΙ;»4χ. Die Ausgangsgrößen a-,\ und,TV χ der X Dekodertreiberschalliing. welche dem Adresseneingangssignal Αί zugeordnet ist. werden für die Rit-Wählsignulc '/'χ 1 und '/'χ» verwendet, welche den Torschalttingcn 6,7 bis 6/j ziigclührl werden Andererseits ist zu bemerken, daß jeder V-Dekotier sechs Eingänge hat, zu welchen die Ausgangsgrößen am. an, a>>. an. β4> und a-,> von sechs den Adresseneingangssignalen Au— /V-, zugeortlneten > Dekodertreiberschaltungen jeweils zugeführt werden bei einer geeigneten Kombination der wahren Figengröße und der Komplemcntärgröße ihrer Signale. In der gesannen Finrichtung sind 64 V-Dekoder vorgesehen.

Beispielsweise empfängt der erste V-Dckodcr ani. an. Hi.. a_i>. j?4> uns a,i. und der 64. >'-Dekoder empfängt an», a* >. ί.·ι..ι». «74» und a-,».

Fntsprcchcnd den Adresscnwählschaltungen mit einer derartigen Anordnung, wie oben beschrieben, werden tlic den gewählten Adressen entsprechenden X-uiid >-Adressensignalsetzschaltiingcn gesetzt, die mit den A- und >'-Adresscnsignalsetzschaltungen verbundenen A- und >'-Dekoder werden getrieben und gewünschte X- und V-I.cilungen werden gewählt, um die in der Speicherzelle gespeicherte Information zu verarbeiten.

jedoch benötigt die oben beschriebene Adressenwählschaltung zwei Adrcsscnsignalsctzschaltungcn (für A Adressenwahl und V-Adressenwahl) für jedes Adressencingangssignal. Das heißt, es werden 12 Adressensignalsct/schaltungcn für eine vollständige 4KRAM-F.inrichtung benötigt und somit treten die folgenden Probleme auf: Die !2 Adrcssensignalsetzschaltungen (Adrcssenpufferschaliungen). welche in einer 4KRAM-F.inrichlung verwendet werden, verbrauchen eine ziemlich hohe Fnergic. was insbesondere für einen Speicher mit wahlfreiem Zugriff (RAM), welcher eine größere Kapazität hat. ungünstig ist. Ferner wirkt sich die Tatsache, daß eine große Anzahl von Adressenpufferschaltungen verwendet werden, nachteilig auf die Verbesserung in der Integrationsdichte aus und erhöht auch die Fingangskapazität an jedem Adresseneingangsstift. Außerdem führt die sich ergebende Erhöhung der Anzahl von periphären Schaltungen zur Erhöhung der Gefahr von Fehloperationen, wie beispielsweise fehlerhafte Adressenwahl etc, so daß die Zuverlässigkeit der Einrichtung gering wird.

Die vorliegende Erfindung wurde gemacht, um diese Probleme zu beseitigen.

F i g. 1 zeigt eine Adressenwählschaltung gemäß einer Ausführungsform der Erfindung. Wie in dieser Zeichnungsfigur gezeigt, wird ein Adresseneingangssignal A₀ einer Adrcssensignalsetzschaltung (Adressenpufferschaltung) 1 zugeführt, deren Ausgangsgrößen ao und aö einer X(Zeile)Leitungs-Dckoderireiberschaltung 2 und einer VfSpalte)-Leitungswähl-Dekodertreiberschaltung

3 zugeführt werden. Die A'-Dekodertrcibersehaliung 2 wird durch ein X-Dckodcrlreibcr-Taktsignal Φ ν angetrieben, während die V-Dckodcrtreiberschaltung 3 durch ein V-DckoJcrtrcibcr-Taktsignal Φ> angetrieben wird, welches mit Bezug auf das Taktsignal Φα phasenverzögert ist. X- und V-Dekodcr (nicht dargestellt) werden auf eine Zeitleilwcise durch die Ausgangsgrößen der Treiberschaltungen angetrieben.

Die Adrcssensignalsctzschallung (Adrcssenpuffcrschaltung) 1 ist mit einer dynamischen Flipflopschaltung versehen, welche die I⁷RT Transistoren Q\ bis Qn umfaßt, um ilen Energieverbrauch zu verringern. Line Queilspannung Vp/; (12 V) wird den Drain-Elektroden der I.ast-I ET-Transistorcn Q\ und Q₂ zugeführt, deren Gatc-Elcktrodcn mit einem Last-I ET-Transistor-Trcibersignal Φ« (14 V) versorgt wird, welches ein .Spannungsniveau hat, das hoch genug ist, um eine Ausgangsgröße abzugeben, die der Queilspannung an irvlom Hpr Ancoanodnnlpnniinltip i7_n

J p _o .J - ...

A. flor

Adrcsscnsignalsct/.sehaltung 1 zur Zeit der Plättchenwahl gleich ist. FürdieTreibcr-FET-Transistorcn (?jund Qa ist die Gate-Elektrode eines FET-Transistors verbunden mit der Drain-Elektrode des anderen und ihre Source-Elektrodcn sind gemeinsam mit einem Bc/.ug- oder Erdpotential durch den Steuer-EET-Transistor Qt, verbunden, dessen Gatc-Elcktrodc durch ein Adrcssenpuffcrtrcibcrsignal '/'2 gesteuert wird.

Um diese Flipflop-Schaltung unausgeglichen zu machen, wird das Verhältnis W/L der Kanalbrcite W zur Kanallänge /. des FET-Transistors Qi unterschiedlieh zi¹ dem des Γ ET-Transistors Qi gemacht, so daß die Steilheit #_mdcs FET Q₄ größer ist als die des FET Q_s.

Der FF.T Q·,, dessen Gale-Elcklrodc durch ein Flipflop-Rücksetzsignal Φ\ gesteuert wird, ist vorgesehen zum Rücksetzen der Ausgangsknotenpunkte an und äö der Adressensetzschaltung 1 zu demselben Potentialniveau, wenn die Kapazitäten G und Cj an den Knotenpunkten an und äö geladen werden. Zwischen die Drain-Elektrode des FET Qs und das Bezugs- oder Erdpotential ist eine Reihenschaltung der FET-Transi- *o stören Q₁ und Qh geschaltet. Die Gate-Elektrode des Adrcsseneingangs-FET Qi wird mit dem Adresseneingangssignal An beaufschlagt und die Gate-Elektrode des Steuer-FET Q* wird durch das Adressenpuffertreibersign al Φ? gesteuert.

Die X-Dckodcrtreiberschaltung 2 weist eine parallele Verbindungsschaltung von in Serie geschalteten Treiber-FET-Transistoren Q₁₀ und ζ)ΐ2 und in Serie geschalteten Treiber-FET-Transistoren Qw und Qu auf. Der Ausgang a₀ der Adressensignalsetzschaltung 1 wird auf 5« die beiden FET-Transistoren ζ>ιο und Qu aufgeprägt, und der Ausgang H₀ der Schaltung 1 wird auf die beiden FET-Transistoren Qi₂ und Qu aufgeprägt. Am Ende der parallelen Verbindungsschaltung ist die Quellspannung Vdd über einen Steuer-FET Qg angeschaltet, deren Gate-Elektrode durch ein X-Dekodertreiber-Taktsignal Φχ gesteuert wird. Die Adressensignalsetzschaltung 1 ist mit der X-Dekodertreiberschaltung 2 über Übertragungs-FET-Transistoren Qu und ζ>Ή verbunden, welche das Taktsignal Φχ empfangen. Die Ausgangsgröße «> Box wird von dem Verbindungspunkt der in Serie geschalteten FET-Transistoren Qw und Q\i abgenommen, während die Ausgangsgröße äöx von dem Verbindungspunkt der in Serie geschalteten FET-Transistoren Qu und (P13 abgenommen wird. Die FET-Tran- ^M sistoren Qm, Q\b, Qn uns Q'25, deren Gate-Eiektroden durch ein Zeilen(oder /YJ-Adressenabtastimpulssignal RAS gesteuert werden, sind vorgesehen, um ein Schwanken der Ausgangsgrößen zu verhindern.

Die V-Dekodertrciberschaltung 3 ist ähnlich der A'-Dckodcrtreiberschaltung 2 ausgebildet. Insbesondere ist eine parallele Verbindungsschaltung von in Serie verbundenen Antriebs-FET-Transistoren de und Qm und in Serie geschalteten Antriebs-FET-Transistoren Q,q und Qi\ vorgesehen. Die Ausgangsgröße flo der Adressensignalsetzschaltung 1 wird auf die Gate-Elektroden der Trciber-FET-Qia und φι aufgeprägt über einen Übertragungs-FET Q22· welcher ein V-Dekodertreibertaktsignal Φ>< empfängt. Andererseits wird die Ausgangsgröße ,in auf die Gatcclektrodcn der Treiber-FET-Transistorcn Q₂n und C^ aufgeprägt über einen Übcrtragungs-FET Qn. welcher ebenfalls das V-Dekodcrtreibcrtaktsignal '/»>■ empfängt. Ein Ende der Parallclvcrbindungsschaltung ist mit der Queilspannung V/v» verbunden über einen Steuer-FET Qm, dessen Galeclektrodc durch das Taktsignal '/>>· gesteuert wird. Dir Aiisgnngsgrnßpn äiy. und :in\ worden jeweils von dem Verbindurgspunkt der in Serie geschalteten FET-Transistoren Qw und Q₂] und dem Verbindungspunkt der in Serie geschalteten FET-Transistoren Q₁^ und Q_2n abgenommen. Die FET-Transisiorcn Q_:t. Q;_t. Qib und Q'ik. deren Gate-Elektroden durch_ein Spalten (oder V/Adressenabtastimpulssignal CAS gesteuert werden, sind vorgesehen, um ein Schwanken der Ausgangsgrößen zu verhindern.

Sämtliche obengenannten FET-Transistoren sind vom η-Kanal-A nreicherungs-Isolierschicht-Typ.

Nachfolgend wird die Funktionsweise der Adressenwahl in der Schaltungsanordnung gemäß Fig. I erklärt anhand der F i g. 2, welche Signalwellenformcn zeigt, die bei der Erläuterung der Betriebsweise der in F i g. 1 gezeigten Schaltung nützlich sind.

Gemäß Fig. 2 hat das Signal Φη zum Treiben der Last-FET-Transistoren Q\ und Q₂ der Adressensignalsetzschaltung 1 ein erstes Spannungsniveau (8 V) während einer Periode vom Zeitpunkt in bis zum Zeitpunkt t₂, so daß die Last-FET-Transistoren Q\ und Qi leitend sind. Entsprechend sind die den Ausgangsknotenpunkten a₀ und F_n zugeordneten Kapazitäten G und C₂ aufgeladen bis zur Hälfte (6 V) der Quellspannung Vnn(\2 V) über die Last-FET-Transistoren Q, und Q₂. Andererseits hat das Flipflop-Rücksetzsignal Φι ein hohes Niveau während der Periode von ίο bis /2. so daß der FET Qj leitend ist. Infolgedessen werden die Kapazitäten G und C₂ genau auf dasselbe Niveau (6 V) zurückgesetzt.

Wenn das Flipflop-Rücksetzsignal Φ\ das Bezugspotential-Niveau (CND) über den Zeitpunkt T_} hinaus annimmt, wird der FET Qj ausgeschaltet. Inzwischen steigt das Last-FET-Antriebssignal Φο von dem ersten Spannungsniveau auf ein höheres Niveau über Vdd + Δ V, {Δ V₁ = V,_h + Δ V,_h) und daher können die dem Quellspannungsniveau Vdd entsprechenden Spannungswerte, welche den Drain-F.Iektroden der Last-FET-Transistoren Q\ und Q₂ aufgeprägt werden, von den Source-EIektroden der Last-FET-Transistoren Q₁ und Qz abgenommen werden. Zur gleichen Zeit nimmt das Adressenpuffertreibersignal Φ2 das Niveau Vdd an. so daß der FET Q, eingeschaltet wird, um die in den Kapazitäten Q und Cj gespeicherten Ladungen freizugeben. Infolgedessen wird die Adressensignalsetzschaltung 1 in einen der beiden Zustände entsprechend der Beschaffenheit oder dem Wert des Adresseneingangssignais Ao gesetzt.

Wenn das Adresseneingangssignal Ao auf einem niedrigen oder »O«-Niveau ist, wird der FET Qj.

welchem das Signal Ao aufgeprägt wird, abgetrennt, so daß die dem Ausgangsknotenpunkt äö zugeordnete Kapazität Ci ihre gespeicherte Ladung als einen Strom h entlädt, welcher durch den Antriebs-FET Qi und den FET Q_n fließt, während die in der dem Ausgangsknotenpunkt -Jo zugeordneten Kapazität Q gespeicherte Ladung als ein Strom /j freigegeben wird, welcher durch den Antriebs-FET Q* und den FET Q₆ fließt. Da die Steilheit g_m des Antriebs-FET Q* größer gemacht ist als die des Antriebs-FET Qt, wie oben beschrieben, ist clic Kapazität G früher aufgeladen, als die Kapazität Ci, so daß die Ausgangsgrößen a_n und ää jeweils beim niedrigen (»0«) und hohen (»I«) Niveau gesetzt werden.

Andererseits ist, wenn das Adresseneingungssignal A» in einem hohen oder »!«-Niveau ist, der FET Qj leitend, [•"olglich werden die in der dem Ausgangsknotenpunkt •ίο zugeordneten Kapazität Ci gespeicherten Ladungen ais ein Sirorn i'i durch die FET-Traiisisioren Qi und Qt, sowie ein Strom /ι durch die FET-Transistoren Qi und Qy, freigegeben. Und wenn die Steilheit der FET-Transistorcn Q), Q*· Qk und Qi derart gewählt werden, daß l\ + h > Λ, entlädt sich die Kapazität Ci früher als die Kapazität Ci, so daß die Ausgangsgrößen ·ΐο und So jeweils bei dem hohen (»l«)und niedrigen (»O«)-Niveau gesetzt werden.

Somit wird die dynamische Flipflop-Schaltung, welche die Antriebs-FET-Transistoren Q] und Qa mit unterschiedlichen Steilheiten aufweisen, für eine Adressensignalsetzschaltung verwendet. Daher ist es, wenn der Unterschied zwischen den Steilheiten groß genug gemacht wird, möglich, zu verhindern, daß eine kleine Differenz zwischen Ci und Ci eine Fehloperation herbeiführt, in welcher die Adressensignalsetzschaltung I unabhängig von dem Adresseneingangssignal An gesetzt wird.

Wie oben beschrieben, gibt, wenn das Eingangssignal An das niedrige Niveau hat. die Adressensignalsetzschaltung 1 die GND- und V/w-Niveau-Signale an den Ausgangsknotenpunkten an und äö ab. Dann nimmt zum Zeitpunkt U das X-Dekodertreiber-Taktsignal <P\ das Von-Niveau an, um einen Betrieb der X-Dekodertreiberschaltung 2 zu bewirken. Folglich werden die Ausgangsgröße ans von GWD-Niveau und die Ausgangsgröße aov von V/jp-Niveau erzeugt in Übereinstimmung mit der G/VD-Niveau-Ausgängsgröße 3o und der Vo/j-Niveau-Ausgangsgröße ao der Adressensignalsetzschaltung I, so daß der Α-Dekoder eine vorgegebene X-Leitung wählt. Wenn das K-Adressenabtastimpulssignal CAS das G/VD-Niveau annimmt, nach Beendigung der A'-Adressenwähloperation, nimmt das Last-FET-Treibersigna! Φ₃ entsprechend das hohe Niveau (höher als Vpo + Δ V₁) und das Adressenpuffertreibersignal ¹Pi nimmt das Voo-Niveau an. Infolgedessen wird die Flipflop-Schaltung gesetzt, so daß, wenn das Adresseneingangssignal Aa beispielsweise das hohe Niveau aufweist, die Ausgangsgrößen ao und äö sich jeweils beim Voo- bzw. G/VD-Niveau befinden. Gleichzeitig mit der Änderung des Spalten-Adressen-Abtastimpulssignals C4Snimmtdas K-Dekodertreiber-Taktsignal Φ γ das Vby-Niveau an, so daß die Y- Dekodertreiberschaltung 3 betätigt wird, um ihre Ausgangsgrößen a_Oy und Ooy, welche das hohe bzw. das G/VD-Niveau haben, zu erzeugen. Demzufolge wird der K-Dekoder getrieben, um eine vorgegebene V-Leitung zu wählen.

Zur Zeit des Nichtwählens eines Plättchens, wenn beide Signale /MSund G4Sauf dem hohen Niveau sind, sind die ein Schwanken der Ausgangsgröße verhindernden FET-Transistoren Q\$, Cie>, Qii, Qn. Qi^ Q'i^ (At> und Q'it, leitend, um die Ausgangsgrößen auf dem G/VD-Niveau zu halten, so daß eine fehlerhafte Adressenwahl aufgrund einer Störung niemals eintritt.

Wie aus der Erläuterung der Betriebsweise leicht einzusehen, bilden die FET-Transistoren Qm und Qu, die FET-Transistoren Qw und <?u, die FET-Transistoren Qw und Qio sowie die FET-Transistoren Qw und Q21 in den X- und V-Dekodertreiberschaltungen 2 und 3 gemäß Fig. I jeweils Gegentaktpuffer. Somit hat jede der X- und V-Dekodertreiberschaltungen 2 und 3 eine große sogenannte Treibfähigkeit zum Treiben und Dekodern.

Fig. J zeigt ein Ausführungsbeispiel, in welchem die oben beschriebene Adrcsscnwählschaltung gemäß der vorliegenden Erfindung auf eine 4KRAM-Einricht:.;ig angewandt ist.

Die dargestellte erfindungsgemäße Adrcssenwähl-

AdressenpufferschalUing) 1, welcher das Adresseneingangssignal A_n zugeführt wird, sowie je eine X(Zeile)- und r^Spalte)-Dekodertreiberschaltung 2 bzw. 3 auf, welchen die Ausgangsgrößen ao und äö der Adressensignalsetzschaltung 1 gemeinsam aufgeprägt werden. Die Anordnung und die Verbindungen zwischen den .Y(ZeUe)-Dekodern 4a bis 4c/, den Torschaltungen 6a bis 6/j, den Speicherzellen 8a bis 8p, den selektiven Vorverstärkern 7a und Tb, den V(Spalte)-Dekodern 5a und 5b und den Eingangs-Ausgangs-Schaltungen 9a und 9b entsprechen vollkommen denen gemäß Fig.4, so daß zur Vermeidung von Wiederholungen auf die dortigen Ausführungen Bezug genommen wird.

Ein Merkmal des Ausführungsbeispiels gemäß F i g. 3 liegt darin, daß das Halbleiterplättchen 20 zwischen jedem der Adresseneingangsstifte A_n bis A^ und den X- und V-Dekodern eine Adressensignalsetzschaltung und X- und K-Dekodertreiberschaltungen aufweist, zu welchen die Ausgangsgröße der Adressensignalsetzschaltung gemeinsam zugeführt wird.

Wie aus der vorstehender. Beschreibung der erfindungsgemäßen Ausführungsform ersieht/";h, kann in dem Fall, in welchem die Erfindung auf eine 4KRAM-Einrichtung angewandt wird, die 4KRAM-Einrichtung realisiert werden durch Vorsehen von nur 6 Adressensignalsetzschaltungen oder Pufferschaltungen für 6 Adresseneingangssignale An bis A^.

Gemäß der vorliegenden Erfindung kann somit die Anzahl der Adressenpufferschaltungen kleiner sein verglichen mit der herkömmlichen Halbleiterspeichereinrichtung, so daß der Energieverbrauch beträchtlich verringert werden kann. Die vorliegende Erfindung verwendet 6 Adressenpufferschaltungen. während die in F i g. 4 gezeigte Einrichtung 12 Adressenpufferschaltungen verwendet, und somit beträgt die durch die Pufferschaltungen bei der Erfindung verbrauchte Energie nur etwa die Hälfte der Energie, weiche durch die Pufferschaltungen in der Schaltungsanordnung gemäß Fig.4 verbraucht wird. Ferner ermöglicht die Verringerung der Anzahl der verwendeten Pufferschaltungen eine Verbesserung in der Integrationsdichte, und die Verringerung der Anzahl von Adresseneingangsstiften und der Anzahl von periphären Schaltungen stellt eine stabile Funktion und eine hohe Zuverlässigkeit der erfindungsgemäßen Schaltungsanordnung siciier. Ferner sind erfindungsgemäß die ein Schwanken der Ausgangsgrößen verhindernden FET-Transistoren vorgesehen, so daß eine fehlerhafte Adressenwahl verhindert und ein großer Störungsspielraum erreicht werden kann. Die Taktimpuissignale <?xund Φ γ zum Treiben der

X- und V-Dekoder auf eine Zeitteilweise können auf bekannte Weise durch Hindurchleiter, der Zeilen- und Spalten-Adressenabtastimpulssignale RAS und CAS jeweils durch geeignete Verzögerungsstufen erzeugt werden (vgl. beispielsweise F i g. 3, 4, 5 und 6 der US-Patentschrift_39_69 706). Das Zeilen-Adressenabtastimpulssignal /?/4Sist dasselbe wie ein gewöhnliches Plättchensteuersignal (CE), während das Spalten-Adressenabtastimpulssignal CAS durch ein Signal gebildet werden kann, welches man durch das verzögerte /MS-Signal und das V-Leitungswählsignal erhalt, das von außen zugeführt wird. Somit benötigt die Erfindung keine neue Schaltung, sondern nur übliche Schaltungen, und der Stcuermechanismus ist ebenfalls einfach, so daß die erfindungsgemä3e Schaltungsanordnung einfach und besonders nützlich ist.

Die vorliegende Erfindung ist keinesfalls auf die oben

Kr»ci^V»»-i*»l-»<»r»i> Λ tief ι'ιΙί πtnrrc fnrrrt Ki^Cr¹Iirin I/ I ervnilprn

kann zahlreiche Varianten umfassen.

Die koifkrete Ausbildung der Adressensignalsetzschaltung (Adresscnpufferschaltung) I kann von jeder Art sein, welche die gewünschte Funktion ermöglicht. Das gleiche gilt für die X- und K-Dekodcrtreiberschal tungen.

Beispielsweise können, um die Flipflop-Schaltung der Adressensignalsetzschaltung unausgeglichen zu machen, entweder die den Ausgangsknotenpunkten zugeordpdten Kapazitäten G urd Ci oder die Steilheiten ^mder Last-FET-Transistoren Q\ und (^unterschiedlich zueinander gemacht werden.

In dem Fall, wenn die Kapazitäten C\ und C2 derart sind, daß Ci < Q, werden die Steilheiten g,„ der Last-FET-Transistoren Q\ und Qj einander gleichgesetzt und die Steilheiten der Treiber-FET-Transistoren Qt und Qa werden ebenfalls zueinander gleichgesetzt. Zum Zeitpunkt des Nichtwählens eines Plättchens ist. wenn die Ausgangsknotenpunkte a» und ao an demselben Potential sind, die in der dem Ausgangsknotenpunkt aö zugeordneten Kapazität C? gespeicherte Ladung größer als die Ladung, welche in der der Kapazität C\ *o gespeichert ist, die mit dem Ausgangsknotenpunkt a₀ verbunden ist. Wenn das Adresseneingangssignal A_n auf dem niedrigen Niveau zur Zeit des Nichlwählens eines Plättchens ist, entlädt sich daher die Kapazität C, früher als die Kapazität Cj. Dann werden die Ausgangsgrößen ao und ao auf das GA/D-Niveau bzw. das V/)/rNiveau gesetzt. Wenn das Adresseneingangssignal A_n auf dem hohen Niveau ist, wird der FET Q? eingeschaltet. In diesem Fall werden, da der Pfad des Stroms /1 herbeigeführt ist, die Ausgangsgrößen ao und äö auf die Niveaus V/>obzw. GA/Dgesetzt.

Andererseits werden in dem Fall, wenn die Steilheit des Last-FET Q\ größer gemacht ist als die des Last-FET Q2, die Ausgangskapazitäten Ci und Ci und die Steilheiten der Antriebs-FET-Transistoren Qi und Q* einander gleichgesetzt. Nachdem die Ausgangsgrößen ao und ao dasselbe Potential durch das Leiten des FET Qi zur Zeit des Nichtwählens eines Plättchens angenommen haben, werden die in den mit den Ausgangsknotenpunkten verbundenen Kapazitäten gi speicherten Ladungen entladen als Ströme h und U zum Zeitpunkt des Wählens eines Plättchens. Wenn das Adresseneingangssignal An auf dem niedrigen Niveau liegt, werden tue Kapazitäten Ci und G über die Last-FET-Transistoren (?i'und Q2 wieder aufgeladen. In diesem Fall wird die Kapazität O früher aufgeladen als die Kapazität G. da die Steilheit des HT Q_t größer ist als die des FET Q2, so daß die Ausgangsgrößen Sn und .in auf das V/j/rNiveau bzw das Ci/V/>Niveau geset/l u/i-rilpn Wpnn ilm Aiirn^i-npinj^nijJSMjJniil An :inf dem hohen Niveau ist, wird der FET Q₁ eingeschaltet. Folglich entlädt sich die Kapazität C> aufgrund der Ströme /1 und h früher als die Kapazität Ci, so daß die Ausgangsgrößen äö und ;io auf das GND- b/w. /Vp/rNiveau gesetzt werden.

Wenn auch X- und V'-Dekoderschaltungen, welche durch den Ausgang der Adressenwählsehaltung getrieben werden, vorstehend beschrieben und zeichnerisch dargestellt sind, können diese jede andere Ausbildung haben, welche die gewünschte Funktion ermöglicht. Beispielsweise können sie durch die bekannte Anordnung gemäß Fig. IO der US-Patentschrift J9 69 706 ersetzt werden.

Ferner wenn auch in dein oben beschriebenen besonderen Ausführungsbeispiel die vorliegende Erfindung bei einer 4KRAM-Einrichtung angewandt wurde, ist darauf hinzuweisen, daß die Erfindung auf irgendeinen Speicher mit wahlfreiem Zugriff (RAM), wie beispielsweise einen IKRAM oder einen I6KRAM, angewandt werden kann.

Weiterhin sollen in dem oben beschriebenen Ausführungsbeispiel sämtliche FET-Transistoren vom n-Kanul-Anreicherungstyp sein, jedoch erhält man dieselbe Wirkung durch Verwendung von FET-Tninsistoren vom p-Kanal-Anreicherungstyp anstelle t.^r zuerst genannten. In einem derartigen Fall ist es nur notwendig, die Polarität der verwendeten Energiequelle umzukehren.

Die vorliegende Erfindung ist in weitem Umfang anwendbar auf Adressenwählschaltungen für Halbleiterspeichereinrichtungen, bei welchen sich die Notwendigkeit von zwei unterschiedlichen logischen Ausgangssignalen für jedes Adresseneingangssignal ergibt.

Hierzu 4 Blatt Zeichnungen

Claims (8)

Patentansprüche:

1. Halbleiterspeichereinrichtung mit einer Matrix von in Zeilen und Spalten angeordneten Speicherzellen, mit einer Adressensignalsetzeinrichtung, die ein Adresseneingangssignal empfängt und an ihren Ausgangsknotenpunkten zwei gewählte unterschiedliche Adressensetzsignale erzeugt, mit einer Zeilen-Dekoderschaltung zum Treiben der Zeilen entsprechend den Adressensetzsignalen und einer Spalten-Dekoderschaltung zum Treiben der Spalten entsprechend den Adressensetzsignalen, dadurch gekennzeichnet, daß die Adressensignalsetzeinrichtung aus einer einzigen Adressensignalsetzschaltung (1) zum gemeinsamen Dekodieren der Zeilen und Spalten besteht, daß eine Zeilen-Dekodertreiberschaltung (2) zwischen der einzigen Adressensignalsetzschaltung (1) und der Zeilen-Dekoderschaltung (4a, 4b, 4c, 4d) vorgesehen ist, die zwei mit uen Ausgängen der einzigen Adressensignalsetzschaltung (1) verbundene Eingänge und zwei Ausgänge aufweist, die an die Eingänge der Zeilen-Dekoderschaltung (4a, 46,4c, 4d) angeschlossen sind, wobei die Zeilen-Dekodertreiberschaltung (2) auf ein Zeilen-Dekodertreibertaktsignal (Φχ) anspricht und an ihren be-den Ausgängen zwei unterschiedliche Zeilen-Dekodertreibersignale (a_o.\, äöx) entsprechend den beiden Adressensetzsignalen (a.0, äo) erzeugt, daß zwischen der einzigen Adressensignalsetzschaltung (1) und der Spalten-DekoderscLJtung (5a, 5b) eine Spaiten-Dekodertreibersch?''ung (J) vorgesehen ist, deren zwei Eingänge mit den beiden Ausgängen der einzigen Adressensignalsetzsc·" iltung (1) und deren zwei Ausgänge mit den Eingängen der Spalten-Dekodcrschaltung (5a, 5b) verbunden sind, wobei die Spalten-Dekodertreiberschaltung (3) auf ein Spallcn-Dekodertreibertaktsignal (<PJ anspricht und an ihren beiden Ausgängen zwei unterschiedliche Spalten-Dekodertreibersignale (any, äö>) enisprechcnd den beiden Adressensetzsignalen (an, äTi) cr/eugt, und daß die Zeilen- und Spalten-Dekodirireibertaktsignale (a_o\, äöÄ⁷; a„„ H^) zueinander phasenverschoben sind, so daß die Zeilen- und Spalten-Dekoderschaltungen (4a, 4b. 4c, 4d; 5a, 5b) zeitvcrschoben getrieben werden.

2. Halblciterspeichercinrichtung nach Anspruch I, dadurch gekennzeichnet, daß die Adresscnsignalsct/st'hal tung (I) aufweist:

a) cine Flipflnp-Schalttingseinrichlung mit einem ersten und einem /weilen Treiber-Feldeffekttransistor (FET) (Qi, Qa) und einem ersten und /weiten Last-FET (Q\, Qi), wobei die Gate-Flektrode und die Drain-Elektrode des ersten Trcibcr-FET jeweils verbunden sind mit der Drain-Elektrode und Gate-Elektrode des /weiten Treiber-FET, die Source-Elektroden des •-•rsten und /weiten Treiber-FET gemeinsam verbunden sind, der crslc und zweite Lu.sl-fLT (Qi, Qi) jeweils geschaltet sind zwischen die Drain-Elektrode des ersten Trcibcr-FET und ein erstes He/ugspotential (Vi>n)bzv/. /wischen die Drain-Elektrode des /weiten Treiber-FET und das erste Be/ugspotential, die Drain-Elektroden des ersten und /weiten Trcibcr-FF.T jeweils die zwei Ausgangsknotenpunkte der Adrcsscnsignalscl/schaltung bilden und wobei die Gate-Elektroden des ersten und zweiten Last-FET durch ein erstes Taktsignal (Φ_ο) steuerbar sind,

b) einen ersten Steuer-FET (Qt), welcher zwischen > die Source-Elektroden des ersten und zweiten

Treiber-FET und ein zweites Bezugspotential (GND) geschaltet ist und dessen Gate-Elektrode durch ein zweites Taktsignal (Φ?) steuerbar ist,

in c) eine Einrichtung (CA), welche auf ein drittes

Taktsignal (Φι) anspricht, um die beiden Ausgangsknotenpunkte der Adressensignalsetzschaltung auf dasselbe Potentialniveau rückzusetzen, sowie

ti d) einen Adresseneingangs-FET (Qj) und einen

zweiten Steuer-FET (CA), welche in Reihe geschaltet sind zwischen die Drain-Elektrode des ersten Treiber-FET und das zweite Bezugspotential, wobei die Gate-Elektrode des

Ό Adresseneingangs-FET mit dem Adressenein-

gangssignat beaufschiagbar ist und die Gate-Elektrode des zweiten Steuer-FET steuerbar ist durch das zweite Taktsignal (Φ2).

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3. Halbleiterspeichereinrichtung nach Anspruch 2,

dadurch gekennzeichnet, daß die Steilheiten des ersten und des zweiten Treiber-FET (CA, CA) in der Adressensignalsetzschaltung (I) unterschiedlich zueinander sind.

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4. Halbleiterspeichereinrichiung nach Anspruch 2.

dadurch gekennzeichnet, daß die Steilheiten des ersten und des zweiten Last-FET (Q\, CA) i" der Adressensignalsetzschaltung (I) unterschiedlich zueinander sind.

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5. Halbleilerspeichereinrichtung nach Anspruch 2,

dadurch gekennzeichnet, daß die Adressensignalsetzschaltung (I) eine erste und eine zweite Kapazität (G, Ci) aufweis;, welche jeweils mit den zwei Ausgangsknotenpunkten gekoppelt sind und

in deren Werte unterschiedlich zueinander sind.

6. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gckenn/eichnet, daß jede der Zeilen- und Spalten-Dekodertreiberschaltungcn (2,3) aufweist

f ■ a) eine parallele Verbindungsschaltung von in

Serie geschalteten dritten und vierten Treiber-FET (Qu), Q\2\ CAe, CAo) und in Serin geschalteten fünften und sechsten Treiber-FET (Cu, Ci j; Q\f, CAi)- wobei die Gate-Elektroden

·<> der drillen und sechsten Treiber-FET miteinander verbunden sind und die Gate-Elektroden der vierten und achten Treiber-FET miteinander verbunden sind und ein Ende der parallelen Verbindungsschaltung angeschlossen ist an das

>■· /weile Be/ugspolential,

b) einen dritten Stcuer-FET (CA; CA?), welcher /wischen das andere Ende der parallelen Vcrbindungsschallung dnd das erste Be/ugspotentiiil geschaltet ist, sowie

^Mi 1) erste und /,weite Überlragungs-FF,T (Qu, Q\y, Q22, Q'22), welche jeweils /wischen (lic, zwei Ausgangsknolenpunkte der AdrcssensignalsiM/schaltting (I) und die Gate-Elektrode der drillen und vierten Trcibcr-FET geschaltet sind,

h·· wobiM die Gale-Elektrodcn des dritten

Steuer-FET und des ersten und zweiten (ibcrlragungs-FET in der Zeilcn-Dekodertrcibcrschallung gesteuert werden durch das

Zeilen-Dekodertreibertakisignal, der Verbindungspunkt des dritten und vierten Tre'iber-FET und der Verbindungspunkt des fünften und sechsten Treiber-FET in der Zeilen-Dekodertreiberschaltung jeweils die beiden Ausgangsknotenpunkte der Zeilen-Dekodertreiberschaltung bilden, die Gate-Elektroden des dritten Sleuer-FET und des ersten und zweiten Obertvagungs-FET in der Spalten-Dekodertreiberschaltung (3) gesteuert werden durch das Spalten-Dekodertreibertaktsignal, und wobei der Verbinduiigspunkt des dritten und vierten Treiber-FET und der Verbindungspunkt des fünften und sechsten Treiber-FET in der Spalten-Dekodertreiberschaltung jeweils die beiden Ausgangsknotenpunkte der Spalten-Dekodertreiberschaltung bilden.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß ein Ausgangsgrößen-Schwanken verhindernde FET-Transistoren (Q_ib, <?I5, Q'n. Qh). deren Gate-Elektroden durch ein Zeilen-Adressenabtastimpulssignal (RAS) gesteuert werden, jeweils mit den zwei Ausgangsknotenpunkten, der Gate-Elektrode des dritten Treiber- FET und der Gate-Elektrode des vierten Treiber-FET in der Zeilen-Dekodertreiberschaltung (2) verbunden sind, und Ausgangsgrößen-Schwankungen verhindernde FET-Transistoren (Q₂₄, Q₂I, Q'^ C)₂₆), deren Gate-Elektroden durch ein Spalten-Abtastimpulssignal (CAS)gesteuert werden, jeweils mit den zwei Ausgangsknotenpunkten, der Gate-Elektrode des dritten Treiber-FET und der Gate-Elektrode des vierten Treiber-FET in der Spalten-Dekodertreiberschaltung (Y) verbunden sind.

8. Halbleiterspeichereinrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzellenmatrix (8a bis Sp), die einzige Adressensignalsetzschaltung (!), die Zeilen-DekoderscHallung (4a, 4b, 4c, 4d), die Spalten-Dekoderschaltung (5.J, 5b), die Zeilen-Dekodertreiberschaltung (2) und die Spalten-Dekodertreiberschaltung (3) auf einem Halbleiterchip aus gebildet sind.