DE2740056C2 - - Google Patents

Description

Die Erfindung betrifft ein fehlertolerantes Multiprozessorsystem, mit wenigstens zwei getrennten Prozessormodulen, von denen jedes eine zentrale Verarbeitungseinheit, einen Speicher und einen Eingabe-/Ausgabekanal aufweist, mit einem Interprozessor-Bussystem, um Befehle und Daten zwischen den Prozessormodulen auszutauschen, mit wenigstens zwei zwischen den Prozessormodulen angeordneten und für den Anschluß von Peripheriegeräten vorgesehenen Geräteanschlüssen, die den Datenaustausch zwischen den einzelnen Prozessormodulen und den zugehörigen Peripheriegeräten steuern, sowie mit wenigstens zwei, von dem Interprozessor- Bussystem getrennten Ein-/Ausgabe-Leitungen, die jeweils zwischen dem Eingabe-/Ausgabekanal eines der Prozessormodule und den Geräteanschlüssen verlaufen, um diese Geräteanschlüsse mit wenigstens zwei Prozessormulden zu verbinden.

Bei einem derartigen Computersystem mit mehreren Rechenwerken können die untereinander verbundenen Prozessormodule entweder parallele Datenverarbeitung durchführen oder im Mehrprogrammbetrieb in zeitlicher Verzahnung arbeiten. Dies hat zwei entscheidende Vorteile: Durch die Möglichkeit des Simultanbetriebs mehrerer Prozessoren kann die Verarbeitungsgeschwindigkeit, insbesondere von großen Datenmengen, erheblich erhöht werden, und das Versagen eines Prozessors führt nicht sofort zum Totalausfall des gesamten Computersystems, da für die Rechenarbeit immer noch wenigstens ein zweites Prozessormodul zur Verfügung steht.

Computersysteme mit mehreren Prozessormodulen zeichnen sich also durch erhöhte Auswahlsicherheit aus, jedoch gewährleistet das Vorhandensein mehrerer getrennter Prozessoren allein noch nicht, daß das System beim Versagen eines beliebigen Bauteils unbedingt betriebsfähig bleibt. Eine Möglichkeit, eine in nahezu jedem denkbaren Fall ununterbrochene Datenverarbeitung zu gewährleisten, besteht darin, daß man zwei oder mehr große monolithische Rechner zusammenarbeiten läßt, oder daß man mehrere Kleinrechner miteinander verbindet, um auf diese Weise einen Simultanbetrieb zu ermöglichen. Die erste Möglichkeit, große monolithische Rechner miteinander zu verbinden, ist unverhältnismäßig teuer, da überflüssigerweise auch Gehäuse und Kühleinrichtungen mehrfach beschafft werden müssen. Bei der anderen Lösung, mehrere Kleinrechner untereinander zu verbinden, ergibt sich der Nachteil, daß man ein spezielles Verbindungsglied zwischen den Rechnern vorsehen muß, welches ursprünglich nicht für eine derartige Betriebsweise konstruiert worden ist. Die erforderliche Verbindung wird in der Regel über die Eingabe-/Ausgabekanäle hergestellt. Solche Verbindungen arbeiten jedoch zwangsläufig langsamer als interne Übertragungseinrichtungen innerhalb des einzelnen Rechners. Aus mehreren Kleinrechnern zusammengestellte Multiprozessorsysteme zeichnen sich deshalb durch eine relativ niedrige Arbeitsgeschwindigkeit aus und sind durch das nachträgliche Vorsehen spezieller Baugruppen überdies teuer.

Bei den bisher bekannten Anordnungen ergeben sich weitere Schwierigkeiten bezüglich der Herstellung der Verbindungen zu den Peripheriegeräten. Werden nämlich mehrere Peripheriegeräte an einen einzigen Eingabe-/Ausgabekanal eines Prozessormoduls angeschlossen, so stehen im Falle des Versagens dieses Prozessormoduls die Peripheriegeräte dem System selbst dann nicht zur Verfügung, wenn der gestörte Prozessor über entsprechende Verbindungen mit einem oder mehreren weiteren Prozessoren in Kommunikationsverbindung steht. Zur Vermeidung dieser Schwierigkeiten ist es bisher üblich, einen Eingabe-/Ausgabe-Leitungsschalter zu verwenden, welcher die Eingabe-/Ausgabe-Leitungen so miteinander verbindet, daß die Peripheriegeräte auch dann zugänglich bleiben, wenn der mit diesen Peripheriegeräten zusammenarbeitende Prozessor versagt. Solche speziellen Leitungsschalter sind jedoch nicht nur kostspielig, sondern sie stellen überdies eine weitere Fehlerquelle dar, welche zum Ausfall eines erheblichen Teils des gesamten Computersystems führen kann.

Aus "P. H. Enslow (Editor), Multiprocessor and Parallel Processing", 1974, J. Wiley & Sons, Seiten 238-249, ist bereits eine Multiprozessoranlage mit zwei getrennten Prozessormodulen bekannt, von denen jeder eine zentrale Verarbeitungseinheit, einen Speicher sowie einen Eingabe-/ Ausgabekanal aufweist. Die beiden getrennten Prozessormodule sind mittels einer Interprozessor-Busleitung direkt miteinander verbunden, so daß Signale und Daten zwischen den Prozessormodulen übertragen werden können. Dieses vorbekannte Multiprozessorsystem weist ferner mehrere Geräteanschlüsse auf, welche zwischen den Prozessormodulen angeordnet sind und für die Steuerung des Datentransfers zwischen den Prozessormodulen und den damit in Beziehung stehenden Peripheriegeräten vorgesehen sind.

Diese Geräteanschlüsse sind als Zweikanal-Schalter ausgebildet. Es sind ferner zwei von der Interprozessor-Busleitung getrennte Ein-/Ausgabe-Leitungen vorhanden, die jeweils zwischen dem Eingabe-/Ausgabekanal eines der Prozessormodule und einem der Geräteanschlüsse verlaufen, so daß jeder Geräteanschluß mit beiden Prozessormodulen verbunden ist.

Aus "Elektrisches Nachrichtenwesen", 1972, Band 47, Seiten 157-161, ist ebenfalls ein Computersystem mit zwei getrennten Verarbeitungseinheiten bekannt, die über ein Sammelschienensystem mit Koppelnetz-Zugriffseinrichtungen, mit Ein-/Ausgabe-Einheiten und verschiedenen speziellen Einrichtungen für die automatische Überwachung und Wartung des Systems verbunden sind. Die zwei Verarbeitungseinheiten können untereinander über einen Datenkanal Information austauschen. Jede Verarbeitungseinheit enthält ferner einen Taktgeber, der regelmäßig Programmunterbrechungen vornimmt, sowie eine Statuseinheit. Ein Fehlererkennungsverfahren umfaßt die gegenseitige Prüfung der beiden Verarbeitungseinheiten. Beim Auftreten eines Fehlers meldet die Statuseinheit der gestörten Verarbeitungseinheit den Ausfall an die andere Verarbeitungseinheit, welche dann alle Verbindungen, die bisher die gestörte Verarbeitungseinheit bediente, übernimmt.

Da, wie bereits ausgeführt, das Vorsehen von mehreren, sich im Störfall ersetzender Prozessormodule, allein nicht ausreicht, um in jedem denkbaren Fall eine ununterbrochene Datenverarbeitung zu gewährleisten, handelt es sich bei keinem der vorbekannten Systeme um ein wirklich fehlertolerantes, also ausfallgeschütztes Computersystem.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein fehlertolerantes Multiprozessorsystem zu schaffen, welches sowohl beim Auftreten eines Fehlers innerhalb des Systems, als auch bei Erweiterung oder Wartung voll betriebsfähig bleibt.

Bei der Lösung dieser technischen Aufgabe wird ausgegangen von einem Multiprozessorsystem der eingangs erwähnten Art; gelöst wird die Aufgabe dadurch, daß das Interprozessor- Bussystem wenigstens zwei parallele Interprozessor- Schienen umfaßt, von denen jede mit den einzelnen Prozessormodulen verbunden ist, daß Steuereinrichtungen vorgesehen sind, die dem Interprozessor-Bussystem und den Prozessormodulen zugeordnet sind und den Austausch von Befehlen und Daten zwischen den jeweils zwei Prozessormodulen über die eine oder die andere Interprozessor-Schiene steuern, und daß ferner jeder Geräteanschluß wenigstens zwei getrennte Zugänge für die Verbindung mit zwei Prozessormodulen und wenigstens zwei getrennte Anschlüsse für Peripheriegeräte aufweist.

Bei dem erfindungsgemäß ausgebildeten Multiprozessorsystem sind alle wesentlichen Baugruppen, also Rechenwerke, Geräteanschlüsse für Peripheriegeräte und Datenwege, mindestens doppelt vorhanden. Die Aufteilung sämtlicher Rechnerfunktionen auf mehrfach vorhandene, unabhängige Module gewährleistet, daß bei Ausfall eines beliebigen Rechnermoduls mindestens ein weiteres entsprechendes Modul als Ersatz zur Verfügung steht, so daß die Datenverarbeitung nicht unterbrochen werden muß. Allenfalls muß eine gewisse Verschlechterung der Arbeitsgeschwindigkeit so lange in Kauf genommen werden, bis die ausgefallene oder gestörte Baugruppe wieder voll betriebsfähig ist. Hierbei kontrolliert sich das Rechnersystem selbst. Bemerkt beispielsweise ein Prozessor, daß ein anderer nicht mehr antwortet, so wird dieser für tot erklärt, gleichgültig, ob ein elektronisches Bauteil ausfiel oder ob seine Software in einen unkontrollierten Zustand verfiel. Ein anderer paralleler Prozessor übernimmt sofort die Aufgaben des ausgefallenen Rechenwerks, wobei alle wichtigen Programme automatisch und ohne Unterbrechung weiterlaufen. Bei einem derartigen fehlertoleranten System merkt selbst beim Ausfall größerer Teile ein Anwender am Bedienungsterminal nichts; nach außen ist das fehlertolerante Multiprozessorsystem ein ganz normaler Computer, nur eben weitgehend ausfallgeschützt.

Aufgrund des streng modularen Aufbaus läßt sich jede größere Einheit aus- oder einbauen, ohne daß eine Betriebsunterbrechung des Systems erforderlich wird. Das System läßt sich deshalb sowohl horizontal durch die Hinzunahme von weiteren Prozessormodulen als auch vertikal durch die Hinzunahme von Peripheriegeräten erweitern, ohne daß die laufende Datenverarbeitung unterbrochen werden muß oder eine Abänderung der übrigen Hardware oder der Software erforderlich wäre. Extreme Ausbaubarkeit ist deshalb ein weiterer wesentlicher Vorteil des erfindungsgemäßen Multiprozessorsystems.

Bevorzugt weist jedes Prozessormodul eine Interprozessor- Steuereinrichtung auf. Ferner ist es zweckmäßig, wenn jede einzelne Interprozessor-Schiene in Verbindung mit der zugehörigen Leitungssteuereinheit (Leitungssteuer-Schienen- Steuereinrichtung) und der Interprozessor-Steuereinrichtung eines der Prozessormodule ein selektives Mehrfach-Verbindungssystem von jedem beliebigen Prozessormodul zu jedem beliebigen anderen Prozessormodul bildet.

Die Ausfallsicherheit wird weiter erhöht, wenn für jedes Prozessormodul und für jeden Geräteanschluß zumindest zwei unabhängige Spannungsquellen vorgesehen sind.

Vorteilhaft ist jede einzelne Interprozessor-Schiene als synchron arbeitende Mehrfachleitung ausgebildet, und enthalten die Leitungssteuereinheiten einen Schienentaktgeber zur Zeitsynchronisation. Zwischen sämtlichen Prozessormodulen sind stets zumindest zwei voneinander völlig unabhängige Leitungswege vorhanden, so daß das Versagen einer der Interprozessor-Schienen nicht zu einer Unterbrechung des Datentransfers zwischen den angeschlossenen Prozessormodulen führen kann. Der in den Leitungssteuereinheiten vorgesehene Schienentaktgeber erlaubt es, daß die zentralen Verarbeitungseinheiten in den Prozessormodulen mit einer zur Taktfrequenz der Schienentaktgeber unterschiedlichen Taktfrequenz arbeiten, so daß die Informationen über die Interprozessor-Schienen mit sehr hoher Geschwindigkeit übermittelt werden können, ohne daß eine Übereinstimmung mit der Taktfrequenz der zentralen Verarbeitungseinheiten bestehen muß. Bei Verwendung unterschiedlicher Taktfrequenzen für die zentralen Verarbeitungseinheiten und die Leitungssteuereinheiten wird kein Haupttaktgeber benötigt, durch dessen Versagen das gesamte System eine Betriebsunterbrechung erleiden könnte.

In vorteilhafter Weiterbildung des erfindungsgemäßen Multiprozessorsystems enthalten die Interprozessor-Steuereinrichtungen wenigstens zwei Eingabe-Warteschlangenteile, je eines für jede vorhandene Interprozessor-Schiene, und ein mehrfach genutztes Ausgabe-Warteschlangenteil. Jedes Eingabe- Warteschlangenteil enthält zweckmäßigerweise eine Schienenfüllzustands-Logik, ein Senderegister, einen Eingabe- Warteschlagen-Puffer, einen Eingabe-Warteschlangen- Zähler sowie eine Prozessorleerzustands-Logik. Jedes Ausgabe-Warteschlangenteil enthält zweckmäßig ein Empfangsregister, eine Prozessorfüllzustands-Logik, eine Schienenleerzustands-Logik, einen Ausgabe-Warteschlangen- Zähler, einen Ausgabe-Warteschlangen-Puffer und einen Ausgabe-Warteschlangen-Zeiger.

Diese speziell ausgebildeten Interprozessor-Steuereinrichtungen überwachen und steuern sämtliche Übertragungsvorgänge auf den Interprozessor-Schienen. Es wird die Priorität der Datenübertragung zwischen zwei beliebigen Prozessormodulen sowie ein Zeitrahmen für die Übertragung von Informationen über die Interprozessor-Schienen zwischen einem ausgewählten Sender-Empfänger-Paar bestimmt. Die sowohl im Eingabe-Warteschlangenteil wie auch im Ausgabe- Warteschlangenteil vorgesehenen Puffer können durch eine der zentralen Verarbeitungseinheiten entleert und gefüllt werden, ohne daß die Informationsübertragung auf der zugehörigen Interprozessor-Schiene gestört wird. Außerdem kann eine Datenübertragungsgeschwindigkeit erzielt werden, welche höher ist, als sich bei einer Direktübertragung zwischen zwei Prozessormodulen erreichen ließe. Mehrere Datenübertragungen zwischen Paaren von Prozessormodulen können so miteinander zeitlich verzahnt werden, so daß sich scheinbar ein Simultanbetrieb ergibt.

In vorteilhafter Ausgestaltung der Erfindung enthält der Eingabe-/Ausgabekanal eines jeden Prozessormoduls einen Mikroprozessor, eine Datenweglogik und eine Steuerlogik, wobei die Datenweglogik ein Kanalspeicherdaten-Register, ein Ein-/Ausgabe-Datenregister, ein Kanalspeicheradressen- Register, ein Zeichenzähl-Register, ein Adressenregister, ein Prioritätsauflösungs-Register sowie eine Prioritätserzeugungs- und Prüflogik enthält. Dieses Eingabe-/ Ausgabe-System gewährleistet, daß das Versagen eines einzigen Prozessormoduls den Betrieb des Gesamtsystems nicht beeinträchtigen kann. Es ist ferner für sehr hohe Übertragungsgeschwindigkeiten geeignet. Jeder Eingabe-/ Ausgabekanal arbeitet nach dem Blockmultiplexverfahren, bei dem die Daten blockweise scheinbar simultan übertragen werden.

Hierzu weisen in zweckmäßiger Weitergestaltung der Erfindung die Geräteanschlüsse eine gemeinsame Schnittstellenlogik auf, welche über Verbindungsleitungen mit den zumindest doppelt vorhandenen Zugängen verbunden sind. Diese gemeinsame Schnittstellenlogik enthält eine Eigentumsverriegelung, welche die Verbindung der Schnittstellenlogik mit einem der Zugänge bestimmt. Die Geräteanschlüsse verfügen ferner jeweils über ein Steuerteil, welches mit der gemeinsamen Schnittstellenlogik verbunden ist. Dieses Steuerteil enthält zweckmäßigerweise einen Puffer. Die mehreren Zugänge eines jeden Geräteanschlusses umfassen vorteilhaft ein Paritätsprüfregister, eine Wahlverriegelung und eine Freigabeverriegelung.

Erfindungsgemäß sind die Zugänge jedes Geräteanschlusses so ausgebildet, daß die getrennten Zugänge logisch und physikalisch voneinander völlig unabhängig sind. Kein Bestandteil eines Zugangs bildet einen Bestandteil eines anderen Zugangs, so daß bei Versagen eines einzelnen Bauteils bei einem Zugang der Betrieb des anderen Zugangs nicht beeinträchtigt werden kann. Logische Einrichtungen gewährleisten, daß in jedem Zeitpunkt nur ein bestimmter Zugang für den Zugriff ausgewählt ist, so daß die Übertragung eventuell fehlerhafter Daten zu einem Zugang niemals zu einer Störung oder Blockierung eines anderen Zugangs führen kann. Zu jedem Geräteanschluß stehen mehrere Übertragungswege zur Verfügung, so daß eine Betriebsstörung eines der Übertragungswege nicht zu einem Ausfall, sondern allenfalls zu einer Verringerung der Datenverarbeitungs- Geschwindigkeit führen kann. Alle Geräteanschlüsse sind so gepuffert, daß sich alle Datenübertragungen zwischen den Geräteanschlüssen und den jeweiligen Ein/-Ausgabekanälen mit der maximal möglichen Übertragungsgeschwindigkeit abspielen. Da sich die Puffer nicht in den Ein-/Ausgabekanälen, sondern in den Geräteanschlüssen befinden, wird die Pufferung nur auf das bei dem betreffenden System erforderliche Maß beschränkt. Eine gesonderte Pufferung für jedes Peripheriegerät zwecks Verhinderung eines evtl. Überlaufens erübrigt sich somit.

In zweckmäßiger Weiterbildung der gemäß der Erfindung jeweils doppelt vorgesehenen Stromversorgung zumindest für jeden Geräteanschluß und jedes Prozessormodul ist jeder Geräteanschluß über eine Primärleitung, eine Ersatzleitung und einen automatischen Schalter an die wenigstens zwei unabhängige Spannungsquellen angeschlossen. Sollte eine der Spannungsquellen versagen, so wird automatisch auf eine andere Spannungsquelle umgeschaltet, wobei jede der vorhandenen Spannungsquellen den gesamten Energiebedarf des Geräteanschlusses decken kann. Zweckmäßigerweise umfaßt der automatische Schalter eine erste Diode, welche der Primärleitung zugeordnet ist, und eine zweite, der Ersatzleitung zugeordnete Diode. Diese beiden Dioden steuern automatisch den Stromfluß von der betreffenden Spannungsquelle zum zugehörigen Geräteanschluß entweder über die Primärleitung oder über die Ersatzleitung, wobei die Spannungsquellen gleichzeitig gegeneinander isoliert sind. Hierdurch wird verhindert, daß eine ausgefallene Spannungsquelle auch zum Ausfall der betreffenden anderen Spannungsquelle führt. Der Übergang von der einen Spannungsquelle auf die andere erfolgt dabei ohne jede Spannungsunterbrechung.

Ein zusätzlich zwischen dem Geräteanschluß und den zur Spannungsquelle führenden Leitungen vorgesehener, manuell betätigter Schalter ermöglicht es, den betreffenden Geräteanschluß von beiden zugehörigen Spannungsquellen abzuschalten, wenn dies zu Zwecken der Wartung oder des Austausches erforderlich ist.

Von Vorteil ist ferner eine Spannungsüberwachungs-Schaltung an jedem Geräteanschluß, welcher anspricht, wenn die erforderliche Betriebsspannung unterschritten wird.

Gemäß einer weiteren vorteilhaften Ausführungsform des erfindungsgemäßen Multiprozessorsystems ist der Speicher eines jeden Prozessormoduls über zwei Zugänge sowohl der zentralen Verarbeitungseinheit als auch dem Eingabe-/Ausgabekanal zugeordnet. Hierdurch kann die zentrale Verarbeitungseinheit des betreffenden Prozessormoduls Zugriff zum Speicher nehmen, während der Ein-/Ausgabekanal ebenfalls mit dem Speicher direkt und unter Umgehung der Zentralverarbeitungseinheit zusammenarbeiten kann. Diese doppelte Zugriffsmöglichkeit zum Speicher hat den Vorteil, daß die Zugriffe durch die zentrale Verarbeitungseinheit und den Ein-/Ausgabekanal zeitlich miteinander verzahnt werden können, was die Verarbeitungsgeschwindigkeit weiter erhöht.

Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein perspektivisches Blockdiagramm eines fehlertoleranten Multiprozessorsystems mit mehreren Prozessormodulen, die durch zwei Interprozessorleitungen miteinander verbunden sind, wobei zu jeder Leitung eine Steuereinrichtung gehört, sowie mit mehreren, jeweils zwei Zugänge aufweisenden Geräteanschlüssen, wobei jeder Geräteanschluß mit den Ein-Ausgabe-Leitungen von zwei Prozessormodulen verbunden ist;

Fig. 2 in einem Blockschaltbild Einzelheiten der Verbindungen zwischen den Leitungssteuereinrichtungen und den einzelnen Prozessormodulen sowie die Verbindungen zwischen jeder Leitungssteuereinrichtung und der Interprozessor-Steuereinrichtung eines Prozessormoduls;

Fig. 3 weitere Einzelheiten der logischen Einrichtung einer der in Fig. 2 dargestellten Leitungssteuereinrichtungen;

Fig. 4 Einzelheiten der logischen Einrichtung für den mehrfach ausgenutzten Ausgabepuffer und die Steuereinrichtung bei der Interprozessor-Steuereinrichtung eines Prozessormoduls gemäß Fig. 2;

Fig. 5 die logische Einrichtung für ein Eingabewarteschlangenteil der Interprozessor-Steuereinrichtung für ein Prozessormodul;

Fig. 6 ein Zustandsdiagramm einer logischen Einrichtung für eine Leitungssteuereinrichtung, aus dem ersichtlich ist, auf welche Weise die logische Einrichtung durch die zu der Leitungssteuereinrichtung führenden Protokolleitungen beeinflußt wird, die Verbindungen zwischen der Leitungssteuereinrichtung und den Prozessormodulen herstellen;

Fig. 7 ein Zustandsdiagramm, das für die logischen Einrichtungen des mehrfach ausgenutzten Ausgabewarteschlangenteils gemäß Fig. 4 gilt;

Fig. 8 ein Zustandsdiagramm, das für die logischen Einrichtungen des Eingabewarteschlangenteils gemäß Fig. 5 gilt;

Fig. 9 einen Ablaufplan für die Übertragung eines Datenpakets zwischen einem als Sender arbeitenden Prozessormoduls und einem als Empfänger arbeitenden Prozessormoduls;

Fig. 10 ein logisches Diagramm der Schienenleerzustands-Logik und der Prozessorfüllzustands-Logik des Ausgabewarteschlangenteils gemäß Fig. 4;

Fig. 11 eine Aufstellung von logischen Gleichungen für das logische Diagramm in Fig. 10;

Fig. 12 ein Blockschaltbild der Ein-Ausgabe-Einrichtung des Multiprozessorsystems nach Fig. 1;

Fig. 13 ein Blockschaltbild des Ein-Ausgabekanals eines Prozessormoduls;

Fig. 14 einen Ein-Ausgabekanal;

Fig. 15 ein Protokolldiagramm für den Ein-Ausgabekanal, das Zustandsänderungen der T-Leitung bei der Durchführung eines Ein-Ausgabe-Vorgangs veranschaulicht, der durch das Mikroprogramm der Zentraleinheit durchgeführt wird;

Fig. 16 ein Protokolldiagramm für den Ein-Ausgabekanal, das die Zustandsänderungen der T-Leitung für eine Wiederanschluß- und Datenübertragungsfolge veranschaulicht;

Fig. 17 ein Protokolldiagramm für den Ein-Ausgabekanal, das die Zustandsänderungen der T-Leitung bei einem Abfrage-Ein-Ausgabebefehl oder einem Abfragebefehl mit hoher Priorität veranschaulicht, welche durch das Mikroprogramm der Zentraleinheit eingeleitet werden, wobei die dargestellte Folge über die T-Leitung zu einem Geräteanschluß übertragen wird;

Fig. 18 eine Tabelle zur Identifizierung der in Fig. 15 bis 17 genannten Aufgaben;

Fig. 19 ein Blockschaltbild, das den allgemeinen Aufbau der Zugänge und einen Geräteanschluß erkennen läßt;

Fig. 20 ein Blockschaltbild des Zugangs von Fig. 19;

Fig. 21 ein Blockschaltbild der Einzelheiten der Datenwege der der Schnittstelle zugeordneten gemeinsamen logischen Einrichtung des Geräteanschlusses nach Fig. 19;

Fig. 22 ein Blockschaltbild eines Datenpuffers im Steuerteil eines Geräteanschlusses nach Fig. 19;

Fig. 23 eine graphische Darstellung der Arbeitsweise des Datenpuffers nach Fig. 22 und 19;

Fig. 24 ein Ablaufschema, das die Beziehung zwischen "SERVICE OUT" aus dem Eingabe-Ausgabekanal und der Eingabe von Daten in das Zugangsdatenregister nach Fig. 21 veranschaulicht und außerdem erkennen läßt, auf welche Weise die Paritätsprüfung begonnen wird, bevor dem Register Daten eingegeben werden, und wie dieser Vorgang fortgesetzt wird, bis die Daten dem Register vollständig eingegeben worden sind;

Fig. 25 Einzelheiten der in Fig. 19 und 12 dargestellten Stromversorgungsschaltung;

Fig. 26 ein logisches Diagramm der Puffersteuerlogik des Datenpuffers nach Fig. 22 als Bestandteil eines Geräteanschlusses;

Fig. 27 eine Aufstellung der logischen Gleichungen für das Wählregister nach Fig. 20, wobei diese logischen Gleichungen durch die Zugangssteuerlogik nach Fig. 20 realisiert werden;

Fig. 28 einen Ablaufplan des zwei Leitungen betreffenden Austausches zwischen dem Ein-Ausgabekanal 109 und den Zugängen;

Fig. 29 ein logisches Diagramm für den Austausch nach Fig. 28, wobei die Logik nach Fig. 29 einen Bestandteil der T-Leitungsmaschine 143 des Ein-Ausgabekanals 109 nach Fig. 13 bildet;

Fig. 30 ein Blockschaltbild eines Stromverteilungssystems mit mehreren getrennten, unabhängigen Spannungsquellen, die den jeweils zwei Zugänge aufweisenden Geräteanschlüssen so zugeordnet sind, daß Gewähr dafür besteht, daß für jeden Geräteanschluß sowohl eine primäre Spannungsquelle als auch eine Ersatzspannungsquelle verfügbar ist;

Fig. 31 eine vergrößerte Teildarstellung einer Schalteinrichtung zum Umschalten zwischen der primären Spannungsquelle und der Ersatzspannungsquelle für einen Geräteanschluß;

Fig. 32 ein Blockschaltbild mit Einzelheiten der Spannungsquellen nach Fig. 30;

Fig. 33 ein Blockschaltbild mit Einzelheiten der senkrechten und der waagerechten Leitungen zum Zuführen von Strom von den getrennten Spannungsquellen nach Fig. 30 zu den einzelnen Geräteanschlüssen, wobei diese Anordnung das Auswählen zweier einzelner Spannungsquellen als primäre Spannungsquelle oder Ersatzspannungsquelle für einen bestimmten Geräteanschluß erleichtert;

Fig. 34 ein Blockschaltbild des Speichersystems mit Einzelheiten des Speichers eines Prozessormoduls nach Fig. 1;

Fig. 35 in einem Blockschaltbild Einzelheiten des Kartenteils des Speichers nach Fig. 34;

Fig. 36 in einem Blockdiagramm den Aufbau des logischen Speichers mit vier logischen Adressenbereichen und vier getrennten Kartenbereichen, die den vier logischen Adressenbereichen entsprechen, wobei auch Einzelheiten der Bits und der Felder eines einzelnen Eintrags des Kartenteils dargestellt sind;

Fig. 37 in einem Blockdiagramm Einzelheiten eines der Speichermodule nach Fig. 34, wobei dieser Modul als Halbleiterspeichermodul ausgebildet ist;

Fig. 38 die Schaltung eines Prüfbitgenerators, der bei dem Halbleiterspeichermodul nach Fig. 37 verwendet wird, wobei auch die logischen Gleichungen für zwei der 8-Bit-Paritätsbäume angegeben sind, mit denen bei dem Prüfbitregister gearbeitet wird;

Fig. 39 ein Diagramm eines Prüfbitkomparators, der bei dem Halbleiterspeichermodul nach Fig. 37 benutzt wird, wobei auch die logische Gleichung des 9-Bit-Paritätsbaums für das Syndrombit Null angegeben ist;

Fig. 40 ein Diagramm eines Syndromdecodierers, wie er bei dem Halbleiterspeichermodul nach Fig. 37 verwendet wird, wobei auch die logischen Gleichungen für den Betrieb des logischen Teils des Syndromdecodierers angegeben sind;

Fig. 41 ein logisches Diagramm einer Bitkomplementiereinrichtung, die bei dem Halbleiterspeichermodul nach Fig. 37 benutzt wird; und

Fig. 42 eine Darstellung der Funktionsabläufe in einem Multiprozessorsystem mit zwei Prozessoren, das nach einem Anwendungsprogramm arbeitet, welches einen kontinuierlichen Betrieb erfordert.

In Fig. 1 ist ein Teil eines erfindungsgemäßen Multiprozessorsystems in einer perspektivischen Ansicht dargestellt, wobei das Multiprozessorsystem insgesamt mit 31 bezeichnet ist.

Zu dem Multiprozessorsystem 31 gehören mehrere einzelne Prozessormodule 33, von denen jedes eine Zentraleinheit 105, einen Speicher 107, einen Ein-Ausgabekanal 109 und eine Interprozessor-Steuereinrichtung 55 aufweist.

Die einzelnen Prozessormodule sind untereinander durch Interprozessorschienen 35 verbunden.

Bei einer bestimmten Ausführungsform des Multiprozessorsystems 31 sind bis zu sechszehn Prozessormodule 33 durch zwei Interprozessorschienen 35 verbunden, die in Fig. 1 als X-Leitung bzw. als Y-Leitung bezeichnet sind.

Zu jeder Interprozessor-Schiene 35 gehört eine Steuereinrichtung 37.

Die Leitungssteuereinrichtungen 37, die Interprozessor-Schienen 35 und die Interprozessor-Steuereinrichtungen 55 bilden zusammen mit zugehörigen Mikroprozessoren 113, Mikroprogrammen 115 und Leitungsempfangstabellen 150 (Fig. 2) ein Interprozessorleitungssystem. Aufbau und Wirkungsweise dieses Systems werden im folgenden anhand von Fig. 2 bis 11 und Fig. 42 näher erläutert.

Zu dem Multiprozessorsystem 31 gehört ein Ein-Ausgabe-System zum Übertragen von Daten zwischen den Prozessormodulen 33 und Peripheriegeräten, z. B. Platten 45, Terminals 47, Magnetbandantrieben 49, Kartenlesern 51 und Zeilendruckern 53, wie es in Fig. 1 gezeigt ist.

Zu dem Ein-Ausgabe-System gehören Ein-Ausgabe-Leitungen 39, die jeweils einem Eingabe-Ausgabe-Kanal 109 eines Prozessormoduls zugeordnet sind, sowie ein oder mehrere jeweils mit mehreren Zugängen versehene Geräteanschlüsse 41, die mit den Eingabe-Ausgabe- Leitungen 39 in Verbindung stehen.

Bei dem dargestellten Ausführungsbeispiel weist jeder Geräteanschluß 41 zwei Zugänge 43 zum Anschließen an zwei verschiedene Prozessormodule 33 auf, so daß ein Zugriff zu jedem Geräteanschluß jeweils durch zwei Prozessormodule möglich ist.

Gemäß Fig. 12 gehören zu dem Ein-Ausgabe-System ein Mikroprozessor 119 und ein Mikroprogramm 121 im Eingabe-/Ausgabe-Kanal 109, die für Ein- und Ausgabe-Übertragungen vorgesehen sind.

Gemäß Fig. 12 sind der Mikroprozessor 113 und das Mikroprogramm 115 der Zentraleinheit 105 sowie eine Ein-Ausgabe-Steuertabelle 140 im Hauptspeicher 107 jedes Prozessormoduls 33 dem Eingabe-/Ausgabe- Kanal 109 betriebsmäßig zugeordnet.

Aufbau und Wirkungsweise dieser und weiterer Teile des Ein-Ausgabe- Systems werden im folgenden anhand von Fig. 12 bis 29 näher erläutert.

Weiterhin gehört zu dem Multiprozessorsystem ein Stromverteilungssystem 301, das den von getrennten Spannungsquellen gelieferten Strom auf die Prozessormodule 33 und die Geräteanschlüsse 41 so verteilt, daß eine Wartung während des Betriebs möglich ist, wobei eine redundante Stromversorgung für jeden Geräteanschluß vorhanden ist.

Gemäß Fig. 30 gehören zu dem Stromverteilungssystem mehrere getrennte unabhängige Spannungsquellen 303.

Für jeden Prozessormodul 33 ist eine gesonderte Spannungsquelle 303 vorhanden, und eine Vielfachleitung 305 führt den Strom von jeder Spannungsquelle 303 aus der Zentraleinheit 105 und dem Speicher 107 des betreffenden Prozessormoduls 33 zu.

Ferner zeigt Fig. 30, daß jeder Geräteanschluß 41 so geschaltet ist, daß er über einen automatischen Schalter 311 von zwei getrennten Spannungsquellen 303 aus mit Strom versorgt werden kann. Wenn eine Spannungsquelle für einen bestimmten Geräteanschluß versagt, wird somit dieser Geräteanschluß jeweils durch die betreffende andere Spannungsquelle 303 versorgt, und die Umschaltung erfolgt zügig und ohne jede Unterbrechung oder Pulsation des zugeführten Stroms.

Das Stromverteilungssystem arbeitet mit dem Doppelzugang des Geräteanschlusses zusammen, um einen ununterbrochenen Betrieb und einen ständigen Zugang zu den Peripheriegeräten zu gewährleisten, wenn entweder ein einzelner Zugang 43 oder eine einzelne Spannungsquelle 303 versagt.

Weiterhin ist bei dem Multiprozessorsystem bei mehreren Systemteilen gemäß Fig. 25 eine Regelschaltung 182 vorhanden, die gewährleistet, daß die Stromzufuhr zu dem betreffenden Systemteil innerhalb gewisser Grenzen gehalten wird.

Beispielsweise ist eine solche Regelschaltung bei jeder Zentraleinheit 105, bei jedem Geräteanschluß 41 und bei jeder Leitungssteuereinrichtung 37 vorhanden.

Die Regelschaltung hat die Aufgabe, ein Signal zu erzeugen, durch das der Pegel der dem betreffenden Teil zugeführten elektrischen Energie festgelegt wird, und wenn diese Energie nicht innerhalb vorbestimmter zulässiger Grenzen liegt, wird das Signal benutzt, um unmittelbar das zugehörige Leitungssignal desjenigen Teils zu sperren, zu dem die Regelschaltung gehört.

Die Regelschaltung arbeitet in vier verschiedenen Betriebszuständen, und zwar beim Abschalten der Stromzufuhr, beim Übergang zur Stromzufuhr, während der Zufuhr von Strom sowie beim Übergang aus dem Einschaltzustand in den Abschaltzustand.

Die Regelschaltung für die Stromzufuhr initialisiert sämtliche logischen Zustände des Systems, wenn die Zufuhr von Strom eingeleitet wird, und gemäß der Erfindung erfüllt die Regelschaltung eine zusätzliche und sehr wichtige Aufgabe, denn sie ermöglicht einen störungssicheren Betrieb, bei dem Wartungsarbeiten ohne Betriebsunterbrechungen durchgeführt werden können. Zu diesem Zweck wird die erfindungsgemäße Regelschaltung auf neuartige Weise verwendet, um die Schnittstellenleitungen zu steuern, über die sämtliche Interkommunikationsleitungen des Systems betrieben werden.

Aufbau und Wirkungsweise des Stromverteilungssystems werden im folgenden anhand von Fig. 30 bis 33 näher erläutert.

Zu dem Multiprozessorsystem gehört ein Speichersystem, bei dem der physikalische Speicher gemäß Fig. 36 in vier logische Adressenbereiche für Anwenderdaten, Systemdaten, den Anwendercode und den Systemcode unterteilt ist.

Zu dem Speichersystem gehören gemäß Fig. 34 eine Karte 407 und eine Steuerlogik 401 zum Umsetzen aller logischen Adressen in physikalische Adressen und zum Anzeigen von Seiten, die bei dem Bit aus dem primären Speicher fehlen, das im sekundären Speicher vorhanden ist, wie es erforderlich ist, um ein virtuelles Speichersystem zu realisieren, bei dem die physikalischen Seitenadressen für die Benutzer unsichtbar sind.

Das Speichersystem ist über zwei Zugänge erreichbar, und zwar über die Zentraleinheit 105 und den Eingabe-/Ausgabekanal 109. Somit kann der Eingabe-/Ausgabekanal 109 direkt mit dem Speicher 107 zusammenarbeiten, d. h. nicht über die Zentraleinheit 105, wenn Daten zu und von einen Geräteanschluß 41 übertragen werden sollen.

Aufbau und Wirkungsweise des Speichersystems werden weiter unten anhand von Fig. 34 bis 41 näher erläutert.

Das Speichersystem ist mit einem Fehlernachweissystem versehen, das dazu dient, alle Einzelbitfehler zu korrigieren und alle Doppelbitfehler nachzuweisen, wenn bei dem Speichersystem der Halbleiterspeicher benutzt wird. Gemäß Fig. 37 wird bei diesem Fehlernachweissystem ein 16-Bit-Datenfeld in Verbindung mit einem 6-Bit-Prüffeld verwendet, und es ist ein Datenbitkomplementierer 487 zum Korrigieren von Einzelbitfehlern vorhanden.

Einzelheiten des Fehlernachweissystems werden im folgenden anhand von Fig. 37 bis 41 näher erläutert.

Bevor mit der eingehenden Beschreibung des Systems und der vorstehend genannten Teile begonnen wird, sei bemerkt, daß in der Beschreibung bestimmte Bezeichnungen verwendet werden, deren Bedeutung nachstehend erläutert ist.

Der Ausdruck "Software" bezeichnet ein Betriebssystem oder Befehle eines Benutzerprogramms; der Ausdruck "Firmware" bezeichnet ein Mikroprogramm das in einem Festspeicher enthalten ist, und der Ausdruck "Hardware" bezeichnet elektronische logische Einrichtungen und Datenspeicher.

Bei dem Betriebssystem handelt es sich um ein Hauptsteuerprogramm, das in jedem Prozessormodul abläuft, und das die primäre Kontrolle der Zuweisung aller Systemelemente bewirkt, die für den Prozessormodul zugänglich sind. Das Betriebssystem erfüllt eine Planungsfunktion und bestimmt, welchem Prozeß der betreffende Prozessormodul vorbehalten sein soll. Ferner bestimmt das Betriebssystem die Benutzung des primären Speichers (Speicherverwaltung), und es betreibt das Dateisystem zur Verwaltung des sekundären Speichers. Weiterhin verwaltet das Betriebssystem das Nachrichtensystem. Hierdurch wird die Übertragung von Informationen über die Interprozessorleitung ermöglicht.

Der Aufbau des Betriebssystem entspricht dem modularen Aufbau des Multiprozessorsystems, d. h., es sind keine "global" zu benutzenden Elemente vorhanden.

Auf dem unteren Niveau des Software-Systems werden zwei fundamentale Sachverhalte realisiert, und zwar Verfahren und Nachrichten.

Ein Verfahren oder Prozeß ist die fundamentale Einheit der Steuerung innerhalb eines Systems.

Zu jedem Prozeß gehören private Datenraum- und Registerwerte und ein möglicherweise mehrfach ausgenutzter Codesatz. Ein Prozeß kann auch einen Zugriff zu einem gemeinsamen Datenraum bewirken.

In einem Prozessormodul 33 sind gleichzeitig mehrere Prozesse gleichzeitig vorhanden.

Bei den Prozessen kann es sich um durch den Benutzer geschriebene Programme handeln, oder den Prozessen können bestimmte Aufgaben zukommen, z. B. die Steuerung einer Ein-Ausgabe-Vorrichtung oder die Erzeugung bzw. Löschung anderer Prozesse.

Ein Prozeß kann Dienstleistungen von einem anderen Prozeß anfordern, und dieser andere Prozeß kann sich im gleichen Prozessormodul 33 befinden wie der die Anforderung stellende Prozeß, oder der andere Prozeß kann sich in einem beliebigen anderen Prozessormodul 33 befinden.

Die Prozesse arbeiten asynchron, und daher benötigen die Prozesse ein Kommunikationsverfahren, das es ermöglicht, eine Anforderung von Dienstleistungen in eine Warteschlange einzuordnen, ohne daß ein "Wettrennen" stattfindet, d. h., ohne daß sich ein Zustand ergibt, bei dem sich das Ergebnis danach richtet, bei welchem Prozeß die Folge von Vorgängen zuerst begonnen wurde; daher werden "Nachrichten" benötigt, d. h., ein geordnetes System der Kommunikation zwischen den verschiedenen Prozessormodulen, auf das im folgenden näher eingegangen wird.

Ferner muß das Erscheinungsbild aller Kommunikationen zwischen den Prozessormodulen für die Prozesse das gleiche sein, d. h., ohne Rücksicht darauf, ob sich die Prozesse im gleichen Prozessormodul oder in verschiedenen Prozessormodulen befinden.

Aus der folgenden Beschreibung wird ersichtlich, daß der Aufbau der Software dem Aufbau der Hardware entspricht, und daß verschiedene Prozesse bezüglich ihrer Anordnung und Funktion als bestimmten Teilen der Hardware gleichwertig betrachtet werden können.

Ebenso wie der Eingabe-/Ausgabe-Kanal 109 über die Ein-Ausgabe-Leitung 39 mit dem Geräteanschluß 41 verkehrt, kann z. B. ein Benutzerprozeß unter Benutzung des Nachrichtensystems eine Aufforderung an den Prozeß richten, der dem Geräteanschluß 41 zugeordnet ist, und dann meldet der Prozeß des Geräteanschlusses seinen Zustand zurück, wie auf ähnliche Weise der Geräteanschluß 41 Informationen über die Ein-Ausgabe-Leitung 39 zu dem Eingabe-/Ausgabe-Kanal 109 zurückmeldet.

Die zweite fundamentale Größe des Software-Systems, d. h. die Nachricht, besteht aus einer Anforderung von Dienstleistungen sowie etwa benötigten Daten. Wenn der Aufforderung nachgekommen worden ist, werden alle benötigten Werte zu dem Prozeß zurückgeleitet, von dem die Aufforderung stammte.

Wenn eine Nachricht zwischen Prozessen übermittelt werden soll, die sich in zwei verschiedenen Prozessormodulen 33 befinden, werden die Interprozessor-Schienen 35 benutzt. Wie erwähnt, erscheint jedoch für die Prozesse jeder Informationsaustausch zwischen Prozessen in der gleichen Weise, d. h., ohne Rücksicht darauf, ob sich die Prozesse im gleichen Prozessormodul 33 oder in verschiedenen Prozessormodulen befinden.

Dieser Aufbau der Software bietet mehrere Vorteile.

Das zum Aufbau der Software angewandte Verfahren gewährleistet außerdem einen erheblich zuverlässigeren Betrieb. Da es möglich ist, die Software in Abschnitte zu unterteilen, lassen sich die Abmessungen der Module verkleinern, und die Schnittstellen zwischen den Modulen sind deutlich ausgeprägt.

Durch die funktionelle Unterteilung wird auch die Wartung des Systems erleichtert.

Die deutliche Abgrenzung der Module und der Schnittstellen beim Software-System bietet außerdem den Vorteil, daß sich das System leicht erweitern läßt, z. B. durch Hinzufügen weiterer Prozessormodule 33 oder Geräteanschlüsse 41 zu dem Multiprozessorsystem.

Ein weiterer Vorteil für einen Benutzer des Multiprozessorsystems und des Software-Systems besteht darin, daß der Benutzer beim Schreiben seines Programms den tatsächlichen Aufbau der Maschine oder die physikalische Lage anderer Prozesse nicht zu kennen braucht.

Ebenso wie die Hardware bietet auch die Software mehrere funktionell gleichwertige Module mit redundanten Verbindungen.

Beispielsweise können für Nachrichten zwischen Prozessen in verschiedenen Prozessormodulen 33 beide Interprozessor- Schienen 35 benutzt werden. Außerdem können Geräteanschlüsse 41 durch Prozesse gesteuert werden, die in beliebigen der Prozessormodule 33 enthalten sind, welche in Verbindung mit dem Geräteanschluß stehen.

Das Multiprozessor-Hardware-System und das Software-System nach der vorstehenden Beschreibung ermöglichen es dem Benutzer, ein fehlertolerantes Anwendungsystem zu entwickeln, da die Module in Mehrfachausführung vorhanden sind und redundante Verbindungen aufweisen.

Das Interprozessor-Bussystem

Wie erwähnt, sind die einzelnen Prozessormodule 33 gemäß Fig. 1 untereinander durch zwei Interprozessor-Schienen 35 verbunden, zu denen die X-Leitung und die Y-Leitung gehören, wobei jede Leitung durch eine zugehörige Steuereinrichtung 37 gesteuert wird. Jede Interprozessor-Schiene 35 bildet in Verbindung mit der zugehörigen Steuereinrichtung 37 und der betreffenden Interprozessor- Steuereinrichtung 55, die zu jedem Prozessormodul 33 gehört, einen Mehrfachmodul-Verbindungsweg von jedem beliebigen Prozessormodul zu jedem beliebigen anderen Prozessormodul des Systems. Die Verwendung von zwei Schienen 35 gewährleistet, daß bei dem System zwei unabhängige Leitungswege zwischen sämtlichen Prozessormodulen vorhanden sind. Daher kann ein Versagen einer der Schienen 35 nicht zu einer Unterbrechung des Verkehrs zwischen den Prozessormodulen führen.

Die Leitungssteuereinrichtung 37 für jede Interprozessor-Schiene 35 ist gemäß der Erfindung vorzugsweise von den Prozessormodulen 33 getrennt.

Bei jeder Interprozessor-Schiene 35 handelt es sich um eine asynchron arbeitende Mehrfachleitung, bei der die Zeitsynchronisation durch einen Leitungstaktgeber bewirkt wird, der zu der betreffenden Steuereinrichtung 37 gehört. Die Interprozessor- Steuereinrichtungen 55 sämtlicher Module, die einer Leitung zugeordnet sind, führen Zustandsänderungen synchron mit dem Leitungstakt durch, wenn Daten über die Leitung übertragen werden.

Wie im folgenden erläutert, arbeitet die Zentraleinheit 105 mit einem anderen Takt als das Interprozessor-Bussystem. Während des Füllens einer Ausgabewarteschlange oder des Leerens einer Eingabe-Warteschlange bei der Interprozessor-Steuereinrichtung 55 durch die Zentraleinheit 105 läuft der Betrieb mit der Taktfrequenz der Zentraleinheit ab. Jedoch findet die Übermittlung von Datenpaketen über die Interprozessor-Schienen stets bei der Leitungstaktfrequenz statt.

Ein wichtiges Merkmal der Erfindung besteht darin, daß die Informationen über die Interprozessor-Schienen mit hoher Geschwindigkeit übermittelt werden, ohne daß eine Übereinstimmung mit den Taktfrequenzen der verschiedenen Zentraleinheiten 105 zu bestehen braucht. Die Geschwindigkeit, mit der Informationen über die Interprozessor-Schienen übermittelt werden, ist außerdem erheblich höher als die Geschwindigkeit, die bei direktem Zugriff zu den Speicherteilen 107 entsprechend der Speicherarbeitsgeschwindigkeit möglich wäre. Dies gewährleistet, daß eine ausreichende Leitungsbandbreite auch dann zur Verfügung steht, wenn bei einem Multiprozessorsystem zahlreiche Prozessormodule vorhanden sind.

Ein Vorteil der Verwendung unterschiedlicher Taktfrequenzen bei den Zentraleinheiten 105 besteht darin, daß kein Haupttaktgeber benötigt wird, durch dessen Versagen das gesamte System eine Betriebsunterbrechung erleiden würde.

Die Interprozessor-Steuereinrichtung 55 enthält logische Einrichtungen und Sperreinrichtungen, die es ermöglichen, die Interprozessor-Schienen 35 mit einer bestimmten Taktfrequenz und jede Zentraleinheit 105 mit ihrer eigenen unabhängigen Taktfrequenz zu betreiben, ohne daß Daten verlorengehen.

Über die Interprozessor-Schienen 35 werden die Informationen in Form von Mehrwortpaketen übermittelt. Bei einer bevorzugten Ausführungsform der Erfindung enthält jedes Paket 16 Wörter, d. h. 15 Datenwörter und ein Prüfwort.

Die Steuerlogik innerhalb der Leitungssteuereinrichtung 37 und die Interprozessor-Steuereinrichtungen 55 der einzelnen Module 33 folgen einem detaillierten Protokoll. Dieses Protokoll dient dazu, für die Übertragung von Datenpaketen ein Sender-Empfänger-Paar und einen Zeitrahmen festzulegen. Am Ende des Zeitrahmens für die Übermittlung eines Datenpakets wird die Leitungssteuereinrichtung 37 für eine weitere derartige Folge freigegeben. Auf welche Weise diese Aufgaben durchgeführt werden, wird aus der folgenden Beschreibung des Aufbaus anhand von Fig. 3 bis 9 ersichtlich.

Da der Aufbau der Y-Leitung der gleiche ist wie derjenige der X-Leitung, wird im folgenden nur eine dieser Leitungen im einzelnen beschrieben.

Gemäß Fig. 2 gehören zu jedem Leitungsbündel der Interprozessor-Schienen 35 sechzehn einzelne Datenleitungen 57, fünf einzelne Protokolleitungen 59, eine Taktleitung 61 und eine Wählleitung 63 für jeden Prozessormodul 33.

Gemäß Fig. 2 sind bei der Interprozessor-Steuereinrichtung 55 jedes Prozessormoduls 33 zwei Eingabewarteschlangenteile 65, d. h., ein X-Teil und ein Y-Teil, sowie ein Mehrfach ausgenutzter Ausgabewarteschlangenteil 67 vorhanden.

Gemäß Fig. 4 gehört zu dem mehrfach ausgenutzten Ausgabewarteschlangenteil 67 ein Ausgabewarteschlangenpuffer 69, der eine Speicheraufgabe erfüllt. Bei einer bevorzugten Ausführungsform kann der Puffer 69 sechzehn Wörter zu je sechzehn Bits aufnehmen. Der Puffer 69 wird durch die Zentraleinheit geladen und hält die Daten bis zum Zeitpunkt der Datenpaketübertragung fest, d. h., bis die Daten aus dem Puffer auf eine noch zu erläuternde Weise zu der betreffenden Leitung übermittelt werden.

Ferner weist der Ausgabewarteschlangenteil 67 ein Empfangsregister 71 auf, bei dem es sich bei der bevorzugten Ausführungsform der Erfindung um ein 4-Bit-Register handelt, das durch die Zentraleinheit mit der Nummer des Prozessormoduls geladen wird, zu dem die Daten übermittelt werden.

Zu dem Steuerteil des Ausgabewarteschlangenteils 67 gehören eine Prozessorfüllzustands-Logik 73, die synchron mit dem Takt der Zentraleinheit arbeitet, eine Schienenleerzustands-Logik 75, die synchron mit dem Takt der X- oder Y-Leitung betrieben wird, und ein Ausgabewarteschlangenzähler 77. Während des Füllens des Ausgabewarteschlangenpuffers 69 durch die Zentraleinheit tastet der Ausgabewarteschlangenzähler 77 den Puffer 69 ab, um die einzugebenen Daten jedem der sechzehn Wörter des Puffers zuzuführen; sobald das sechzehnte Wort in dem Puffer 69 gespeichert ist, beendet der Zähler 77 den Füllzustand.

Ferner weist der Ausgabewarteschlangenteil 67 einen Ausgabewarteschlangenzeiger 79 auf, der den gesamten Ausgabewarteschlangenteil entweder mit der X-Leitung oder der Y-Leitung der Schiene 35 verbindet. Der Ausgabewartschlangenzeiger 79 ermöglicht eine gemeinsame Ausnutzung der Zustands-Logik 73 und 75 und des Puffers 69 durch die X- und Y-Leitungen der Interprozessor-Schienen 35.

Gemäß Fig. 3 gehören zu der Leitungssteuereinrichtung 37 eine Logik 81 für den Steuerzustand der Leitung, ein Senderzähler 83, ein logischer Prozessorwählteil 85, ein Empfangsregister 87, ein Paketzähler 89 und ein Schienentaktgeber 91.

Gemäß Fig. 5 gehören zu jedem Eingabewarteschlangenteil 65 eine Schienenfüllzustands-Logik 93, die synchron mit dem Leitungstakt arbeitet, ein Senderegister 95, ein Eingabewarteschlangenpuffer 97, ein Eingabewarteschlangenzähler 99 und eine Prozessorleerzustands-Logik, die synchron mit dem Takt der Zentraleinheit betrieben wird.

Fig. 6 ist ein Zustandsdiagramm der Leitungssteuerlogik 81 der Leitungssteuereinrichtung 37.

Fig. 7 ist ein Zustandsdiagramm der Logik-Einrichtungen 73 und 75 des Ausgabewarteschlangenteils 67.

Fig. 8 ist ein Zustandsdiagramm der Zustands-Logiken 93 und 101 des Eingabewarteschlangenteils 65.

Gemäß Fig. 7 kann die Prozessorfüllzustands-Logik 73 entsprechend der Beschriftung vier verschiedene Zustände annehmen, und zwar die Zustände "LEER", "FÜLLEN", "GEFÜLLT" und "WARTEN". Die Schienenleerzustands-Logik 75 kann gemäß Fig. 7 vier verschiedene Zustände annehmen, und zwar "LEERLAUF", "SYNCHRONISATION", "SENDEN" und "ERLEDIGT".

In Fig. 7 bezeichnen die Vollinien mit Pfeilen jeweils Übergänge aus dem gegenwärtigen Zustand in den nächsten Zustand. Die an den mit Vollinien gezeichneten Pfeilen endenden gestrichelten Pfeile bezeichnen Bedingungen, die erfüllt sein müssen, damit der dargestellte Übergang stattfinden kann.

Die Synchronisation von mit relativ zueinander asynchronen Takten arbeitenden Zustands-Logiken bedingt einen sorgfältigen Aufbau eines Verriegelungssystems. Diese wichtigen Verriegelungen sind in den Zustandsdiagrammen durch die gestrichelten Pfeile bezeichnet. Die Verriegelungen bewirken eine Synchronisation von zwei Zustands-Logiken. In Fig. 7 und 8 bezeichnen somit die die gestrichelten Pfeile zwischen den Zustands-Logiken Signale, durch welche die angegebenen Übergänge bei den Zustands-Logiken synchronisiert bzw. qualifiziert werden.

Bezüglich des Zustandes "FÜLLEN" bei der Logik 73 sei bemerkt, daß der Speicherausgabewarteschlangenzustand erst dann zum Verlassen des Zustands "FÜLLEN" führt, wenn der Ausgabewarteschlangenzähler 77 nach dem Beginn einer mit Null beginnenden Zählung das Zählergebnis 15 erreicht hat, woraufhin vom Zustand "FÜLLEN" auf den Zustand "GEFÜLLT" übergegangen wird.

Entsprechend ist zu bemerken, daß der Zustand "SENDEN" der Logik 75 bei dem Wähl- und Sendebefehlszustand erst endet, wenn der Ausgabewarteschlangenzähler 77 das Zählergebnis 15 erreicht, woraufhin vom Zustand "SENDEN" auf den Zustand "ERLEDIGT" übergegangen wird.

In Fig. 7 bezeichnet der Stern einen Schaltschritt des Ausgabewarteschlangenzählers 77.

Fig. 6 zeigt das Zustandsdiagramm der Logik 81 der Leitungssteuereinrichtung und läßt erkennen, daß diese Logik grundsätzlich vier verschiedene Zustände annehmen kann, und zwar die Zustände "LEERLAUF", "ABRUFEN", "EMPFANGEN" und "SENDEN".

Für Fig. 6 gelten die für Fig. 7 gemachten Bemerkungen. Ein voll ausgezogener Pfeil bezeichnet einen Übergang von einem Zustand in einen anderen, und ein zu einem solchen Pfeil führender gestrichelter Pfeil bezeichnet einen Zustand, der auftreten muß, um den durch den betreffenden ausgezogenen Pfeil bezeichneten Übergang zu ermöglichen. Ein einer Zustandsänderung beigefügter Stern bezeichnet in diesem Fall die Tatsache, daß gleichzeitig mit dem angegebenen Übergang der Senderzähler 83 um eine Einheit weitergeschaltet wird.

In Fig. 6 bezeichnen die als gestrichelte Pfeile gezeichneten Ausgabelinien Protokollbefehle, die von der Leitungssteuereinrichtung an die Interprozessor-Schiene abgegeben werden.

In Fig. 6 und 7 bezeichnet ein von einem Zustand ausgehender gestrichelt gezeichneter Pfeil ein logisches Ausgangssignal des betreffenden Zustandes, z. B. ein logisches Ausgangssignal zu einer Protokolleitung (bei der Schienenleerzustands-Logik 75) oder zu einer Zustandsleitung des Prozessormoduls (bei der Prozessorfüllzustands-Logik 73).

Fig. 8 zeigt die Zustandsdiagramme für die Schienenfüllzustands-Logik 93 und die Prozessorleerzustands-Logik 101.

Das Zustandsdiagramm für die Schienenfüllzustands-Logik 93 gibt vier verschiedene Zustände an, und zwar "SYNCHRONISATION", "BESTÄTIGUNG", "EMPFANG" und "GEFÜLLT".

In dem Zustandsdiagramm für die Prozessorleerzustands-Logik 101 sind vier Zustände angegeben, und zwar "RÜCKSETZEN", "BEREITSCHAFT", "UNTERBRECHUNG" und "ZWISCHENSPEICHERN".

Bezüglich der Bedeutung der als Vollinie bzw. gestrichelt gezeichneten Pfeile in Fig. 8 gelten die vorstehend bezüglich Fig. 6 und 7 gemachten Angaben.

In Fig. 8 bezeichnet der Stern das Weiterschalten des Eingabewarteschlangenzählers 99 um eine Einheit.

Fig. 9 ist ein Ablaufschema, das die zeitliche Folge erkennen läßt, in der sich die Zustandsänderungen nach Fig. 6, 7 und 8 abspielen.

Mit Hilfe der in Fig. 9 dargestellten Folge von Schritten wird die Übermittlung eines Datenpakets von einem Prozessormodul zu einem anderen mit der Leitungstaktfrequenz durchgeführt, wobei angenommen ist, daß der betreffende Empfängermodul für den Empfang des Datenpakets bereit ist.

Fig. 9 veranschaulicht die zeitliche Abfolge bei einer erfolgreichen Paketübermittlung, wobei die einzelnen Signale von oben nach unten dargestellt sind, während die Zeit für die Leitungstakte von links nach rechts aufgetragen ist.

In Fig. 9 bezeichnet die oberste Linie den Zustand der Leitungssteuereinrichtung, wobei jeder Unterteilungsabschnitt eine Taktperiode bzw. einen Zyklus des Leitungstaktgenerators 91 nach Fig. 3 bezeichnet. Jede der zeitlichen Unterteilungen der obersten Linie setzt sich senkrecht nach unten gegenüber den verschiedenen Signalen fort, deren Bedeutung auf der linken Seite von Fig. 9 angegeben ist.

Von den in Fig. 9 von oben nach unten aufeinander folgenden Signalen ist das erste Signal unterhalb der den Zustand der Leitungssteuereinrichtung bezeichnenden Linie das Sendeanforderungssignal (eines der in Fig. 3 mit 59 bezeichneten Protokollgruppe) und insbesondere das Signal, das von dem logischen Ausgabewarteschlangenteil 67 eines beliebigen Prozessormoduls 33 stammen kann. Das Signal wird zu dem logischen Leitungssteuerzustandsteil 81 der Leitungssteuereinrichtung 37 nach Fig. 3 übermittelt.

Das in Fig. 9 als nächstes dargestellte Wählsignal repräsentiert ein Signal, das von dem logischen Prozessorwählteil 85 der Leitungssteuereinrichtung 37 ausgeht, und das jeweils nur über eine der Wählleitungen 63 zu einem zugehörigen Prozessormodul 33 übertragen wird.

Das nächste in Fig. 9 dargestellte Signal, d. h. das Sendebestätigungssignal, kann nur durch einen bestimmten Prozessor 33 erzeugt werden, wenn dieser Prozessor gewählt worden ist, und wenn sich seine Schienenleerzustands-Logik 75 im Sendezustand befindet, wie es dem dritten Zustand nach Fig. 7 entspricht. Dieses Sendebestätigungssignal wird durch die Leitungssteuereinrichtung 37 benutzt, um die Identität eines Prozessormoduls 33 festzustellen, der ein Datenpaket zu senden wünscht.

Das nächste Signal, d. h. das Empfangsbefehlssignal, repräsentiert ein Signal der Leitungssteuereinrichtung 37, das über eine der Protokolleitungen 59 übermittelt wird und zwei Aufgaben zu erfüllen hat:
Erstens fragt dieses Signal in Verbindung mit dem Empfängerwählsignal den Empfängerprozessormodul 33 ab, um festzustellen, ob dieser Empfängermodul empfangsbereit ist, wie es durch den Bestätigungszustand nach Fig. 8 angezeigt wird,
Zweitens hat dieses Signal die Aufgabe, die Schienenleerzustands-Logik 75 des empfangenden Moduls zu sperren, so daß das empfangende Modul nicht in der Lage ist, eine vorgesehene Empfängernummer zu der Datenschiene gelangen zu lassen, wenn der Ausgabewarteschlangenteil des betreffenden Empfängermoduls 33 ebenfalls ein eigenes Datenpaket bereithält, das gesendet werden soll.

Während der Zeit, während welcher der Senderprozessor das Sendebestätigungssignal liefert, führt er auch die Empfängernummer der Schiene zur Verwendung durch die Schienensteuereinrichtung 37 zu. Bei der Interprozessor-Schiene 35 handelt es sich natürlich um eine nicht richtungsgebundene Schiene, so daß die Informationen der Datenschiene 57 durch beliebiges Modul zugeführt werden können, um entweder durch die Leitungssteuereinrichtung 37 zu Steuerzwecken oder durch einen anderen Prozessor zur Übermittlung von Informationen verwendet zu werden. Es sei bemerkt, daß ein Modul 33 der Schiene Daten nur zuführen kann, wenn seine Wählleitung festgelegt ist, während das Empfangsbefehlssignal noch nicht vorhanden ist.

Während das Empfangsbefehlssignal erzeugt wird, führt die Leitungssteuereinrichtung 37 die Sendenummer der Datenleitung 57 zu, damit sie von dem gewählten Empfängerprozessormodul aufgefangen wird.

Das nächste Signal nach Fig. 9, d. h. das Empfangsbestätigungssignal, repräsentiert ein Signal, das von der Schienenfüllzustands-Logik 93 des gewählten empfangenen Moduls an den logischen Leitungssteuerzustandsteil 81 der Leitungssteuereinrichtung 37 über eine der Protokolleitungen 59 abgegeben wird, um anzuzeigen, daß sich der gewählte Empfängermodul im Bestätigungszustand nach Fig. 8 befindet und somit bereit ist, das Datenpaket zu empfangen, das durch den Sendermodul zur Übermittlung bereitgehalten wird.

Wird das Empfangsbestätigungssignal durch den Empfängermodul nicht erzeugt, werden das Senderwählsignal und der Sendebefehl nicht erzeugt, und es findet keine Übertragung eines Datenpakets innerhalb des Zeitrahmens statt.

Steht das Empfangsbestätigungssignal an, läuft die Sendebefehlsfolge nach Fig. 9 ab.

Der Sendebefehl nach Fig. 9 repräsentiert ein Signal, das vom logischen Leitungssteuerzustandsteil 81 der Leitungssteuereinrichtung 37 ausgeht und der Schienenleerzustands-Logik 75 des Senderprozessormoduls 33 über eine der Protokolleitungen 59 zugeführt wird.

In Verbindung mit einem Wählsignal des Senderprozessormoduls gibt das Sendebefehlssignal den Senderprozessormodul frei, so daß dieser ein Datenpaket dem Empfängermodul während der sechzehn Takte zuführt, die vom Sendebefehlssignal erfaßt werden.

In Fig. 9 bezeichnet die letzte Linie die Informationen, die in den Datenleitungen 57 während der vorstehend beschriebenen Folge vorhanden sind.

Die Daten werden der Schiene durch den gewählten Senderprozessormodul zugeführt und beim Empfängerprozessormodul gemäß Fig. 5 dem Eingabewarteschlangenpuffer 97 innerhalb dieses Zeitrahmens, d. h. eines Zyklus von sechzehn Takten, eingegeben. Hierbei ist angenommen, daß das Empfangsbestätigungssignal in Abhängigkeit von dem Empfangsbefehlssignal von der Leitungssteuereinrichtung empfangen wurde.

Wäre das Empfangsbestätigungssignal nicht von der Leitungssteuereinrichtung empfangen worden, wäre das Sendebefehlssignal nicht aufgetreten, und die Leitungssteuereinrichtung 37 würde wieder in ihren Abrufzustand nach Fig. 6 zurückgekehrt sein.

Im folgenden wird anhand von Fig. 2, 7, 10 und 11 ein typischer Arbeitsgang des Ausgabewarteschlangenpuffers 67 und eines Prozessormoduls 33 beschrieben.

Gemäß Fig. 10 gehören zu dem logischen Prozessorfüllzustandsteil 73 zwei Kippschaltungen A und B, und der logische Leitungsleerzustandsteil 75 weist zwei Kippschaltungen C und D auf.

Gemäß den Zustandszuweisungen, die in Fig. 10 für die Kippschaltungen A und B bzw. C und D angegeben sind, ist der Zustand "LEER" durch A=0 und B=0 definiert. Der Zustand "FÜLLEN" ist durch A=1 und B=0 definiert. Der Zustand "GEFÜLLT" ist durch A=1 und B=1 definiert, während der Zustand "WARTEN" durch A=0 und B=1 definiert ist.

Auf ähnliche Weise definieren entsprechende Kombinationen von Zuständen bei den Kippschaltungen C und D die Zustände "LEERLAUF", "SYNCHRONISATION", "SENDEN" und "ERLEDIGT". Die soeben genannten Zustandszuweisungen könnten auch in Form logischer Gleichungen angegeben werden. Z. B. gilt für den Zustand "LEER" · ; diese Schreibweise ist in Fig. 11 bei den logischen Gleichungen angewendet.

Gemäß Fig. 7 entspricht der Ausgangszustand nach dem Einschalten der Stromzufuhr oder nach der manuellen Rückstellung dem im linken oberen Teil von Fig. 7 dargestellten Leerzustand.

Der Leerzustand der Prozessorzustands-Logik 73 bewirkt, daß der Zentraleinheit 105 ein Bereitschaftssignal zugeführt wird, um das Vorhandensein dieses Zustandes anzuzeigen, wie es in Fig. 7 durch den gestrichelten Pfeil RDY angedeutet ist.

Wenn eine Übertragung über die Interprozessor-Schiene erforderlich ist, liefert die Firmware (Mikroprogramm) der Zentraleinheit in Abhängigkeit von dem Bereitschaftssignals ein Speicherempfangssignal, das in Fig. 7 durch den gestrichelten Pfeil S/RCV angedeutet ist und eine Qualifizierung (Synchronisation) des Übergangs bewirkt, durch den aus dem Leerzustand in den Zustand "FÜLLEN" übergegangen wird.

Zum Überführen von Daten in den Ausgabeschlangenpuffer 69 erzeugt die Firmware der Zentraleinheit ein Speicherausgabewarteschlangensignal entsprechend dem gestrichelten Pfeil CNT 15 S/OUTQ für jedes in dem Puffer 69 zu speichernde Wort.

Jedes dieser Speicherausgabewarteschlangensignale schaltet den Ausgabewarteschlangenzähler 77 weiter, wobei bei Null begonnen wird, bis das Zählergebnis 15 erreicht ist.

Sobald das sechzehnte Speicherausgabewarteschlangensignal erscheint, erfolgt ein Übergang aus dem Zustand "FÜLLEN" in den Zustand "GEFÜLLT", wie es in Fig. 7 durch den als Vollinie gezeichneten Pfeil angedeutet ist.

Der Zustand "GEFÜLLT" der Prozessorfüllzustands-Logik bildet einen Synchronisationszustand für die Schienenleerzustands-Logik, wie es in Fig. 7 durch den gestrichelten Pfeil angedeutet ist, der vom Zustand "GEFÜLLT" der Logik 73 nach unten zu der Logik 75 verläuft.

Die Prozessorfüllzustands-Logik 73 verbleibt im gefüllten Zustand, bis die Schienenleerzustands-Logik 75 danach den Zustand "ERLEDIGT" erreicht hat.

Bei der Schienenleerzustands-Logik 75 wird gemäß Fig. 7 der Ausgangszustand "LEERLAUF" beim Einschalten der Stromzufuhr oder beim manuellen Rückstellen erreicht.

Die Schienenleerzustands-Logik 75 verbleibt im Leerzustand, bis der Übergang in den Synchronisationszustand zugelassen wird, wie es in Fig. 7 durch den gestrichelten Pfeil angedeutet ist, der vom Zustand "GEFÜLLT" der Prozessorfüllzustands-Logik 73 ausgeht.

Die Schienenleerzustands-Logik 75 arbeitet dann weiter, ohne daß eine Qualifikation erforderlich ist, um aus dem Synchronisationszustand in den Sendezustand überzugehen.

Beim Sendezustand wird das Sendeanforderungssignal der Schiene und der Schienensteuereinrichtung zugeführt, wie es in Fig. 7 durch den gestrichelten Pfeil SND REQ angedeutet ist, der von dem Zustand "SENDEN" ausgeht.

In Abhängigkeit von diesem Sendeanforderungssignal fragt die Leitungssteuerlogik 81 nach Fig. 6 die Prozessormodule nacheinander ab, bis der Sender identifiziert ist, wie es weiter oben anhand von Fig. 9 beschrieben wurde.

Die Leitungssteuereinrichtung gibt ein Empfangsbefehlssignal und ein Wählsignal an den vorgesehenen Empfängerprozessormodul ab, und beim Empfang des Empfangsbestätigungssignals geht sie zu dem in Fig. 9 ebenfalls identifizierten Datenpaket-Zeitrahmen über.

Während des Datenpaket-Zeitrahmens erzeugt die Leitungssteuereinrichtung das Wählsignal für den Senderprozessormodul sowie das Sendebefehlssignal für diesen Modul.

In Fig. 7 sind das Wählsignal SEL und das Sendebefehlssignal SMD CMD als in das Diagramm eintretend dargestellt, wobei qualifizierende (synchronisierende) Übergänge den Zustand "SENDEN" verlassen bzw. ihm zugeführt werden.

Während die Wähl- und Sendebefehlssignale anstehen, schaltet jeder Leitungstakt den Ausgabewarteschlangenzähler 77 weiter, wobei mit dem Zählerergebnis Null begonnen wird.

Bei der sechzehnten Taktperiode der Wähl- und Sendebefehlssignale wird der Übergang, der den Sendezustand beendet und das Fortschreiten zum Zustand "ERLEDIGT" bewirkt, qualifiziert bzw. synchronisiert, wie es in Fig. 7 durch einen gestrichelten Pfeil angedeutet ist.

Wenn die Schienenleerzustands-Logik 75 den Zustand "ERLEDIGT" erreicht hat, wird ein Übergang der Prozessorfüllzustands-Logik 73 aus dem Zustand "GEFÜLLT" in den Zustand "WARTEN" qualifiziert, wie es in Fig. 7 bei dem Zustand "ERLEDIGT" durch einen gestrichelten Pfeil angedeutet wird.

Hierauf qualifiziert der Zustand "WARTEN" der Prozessorfüllzustands-Logik 73 einen Übergang der Schienenleerzustands-Logik 75 aus dem Zustand "ERLEDIGT" in den Leerlaufzustand, wie es in Fig. 7 durch den gestrichelten Pfeil im Anschluß an den Zustand "WARTEN" angedeutet ist.

Schließlich qualifiziert die Schienenleerzustands-Logik 75, die sich im Leerlaufzustand befindet, den Übergang der Prozessorfüllzustands-Logik 73 aus dem Zustand "WARTEN" in den Zustand "LEER", wie es in Fig. 7 durch den von dem Zustand "LEERLAUFEN" ausgehenden gestrichelten Pfeil angedeutet ist.

Nunmehr ist ein Datenpunkt durch den Prozessormodul dem Ausgabewarteschlangenpuffer 69 eingegeben und über die Schiene 35 zu dem Empfängerprozessormodul übermittelt worden, und die Prozessorfüllzustands-Logik 73 sowie die Schienenleerzustands-Logik 75 sind jeweils in ihren ursprünglichen Zustand zurückgekehrt.

Die vorstehende Beschreibung bezieht sich auf die in Fig. 7 dargestellten Übergänge und Qualifikationen. Die Wirkungsweise der Logiken 73 und 75 bei den anhand von Fig. 7 beschriebenen Vorgängen wird im folgenden anhand des logischen Diagramms in Fig. 10 und der in Fig. 11 angegebenen logischen Gleichungen näher erläutert.

Die in Fig. 10 dargestellten Kippschaltungen A und B sind als JK-Kippschaltungen ausgebildet, die mit Flankentriggerung arbeiten, d. h. bei denen Zustandsänderungen nur bei Taktübergängen auftreten, wie es in Fig. 10 auf der linken Seite der Kippschaltungen A und B durch kleine Dreiecke und die zugehörigen Beschriftungen angedeutet ist.

Das logische Diagramm in Fig. 10 dient in erster Linie zur Veranschaulichung des Übergangs von einem Zustand in einen anderen bei den Zustandsmaschinen nach Fig. 7. Beispielsweise spielt sich der Übergang vom Leerlaufzustand in den Synchronisationszustand bei der Schienenleerzustands-Logik 75 in der nachstehend beschriebenen Weise ab.

Um einen Übergang aus dem Leerlaufzustand in den Synchronisationszustand zu bewirken, muß die Zustandsvariable C nach Fig. 10 eingestellt werden.

Die logische Gleichung für den J-Eingang der Zustandsvariablen C ist in Fig. 11 dargestellt und mit 103 bezeichnet. Bei dieser Gleichung entspricht die Verriegelung, die in Fig. 7 durch den gestrichelten Pfeil zwischen dem Füllzustand der Prozessorfüllzustands-Logik 73 zu dem Übergang dargestellt ist, der Größe (A+B] bzw. dem Ausdruck (GEFÜLLT) in der Gleichung 103. Der Zustand bzw. der Leerlaufzustand in der Gleichung 103 nach Fig. 11 entspricht dem in Fig. 7 dargestellten Leerlaufzustand. Das Glied J der Gleichung entspricht dem J-Eingang der Kippschaltung C nach Fig. 10. Das Glied (C) entspricht dem wahren Ausgangssignal der Kippschaltung C nach Fig. 10.

Anhand von Fig. 10 und 11 werden keine weiteren Zustandsübergänge nach Fig. 7 beschrieben, denn es wird angenommen, daß diese Übergänge, die entsprechend dem logischen Diagramm in Fig. 10 und den logischen Gleichungen nach Fig. 11 durchgeführt werden, durch das vorstehende Beispiel des Übergangs aus dem Leerlaufzustand in den Synchronisationszustand hinreichend verdeutlicht worden sind.

Fig. 10 und 11 zeigen das logische Diagramm bzw. die logischen Gleichungen für das Zustandsdiagramm des Ausgabewarteschlangenpuffers 67. Für das Eingabewarteschlangenteil 65 und die Leitungssteuereinrichtung 37 sind keine entsprechenden logischen Diagramme bzw. logischen Gleichungen dargestellt worden, da diese denjenigen nach Fig. 10 und 11 ähneln und sich den Zustandsdiagrammen in Fig. 6 und 8 ohne weiteres entnehmen lassen.

Gemäß Fig. 1 ist jeder Prozessormodul 33 des Multiprozessorsystems mit den beiden Interprozessor-Schienen 35 verbunden, und er kann über jede Schiene mit sich selbst und mit jedem anderen Prozessormodul verkehren. Bei jeder Übertragung eines Datenblocks bildet ein Prozessormodul die Quelle bzw. den Sender, während ein anderer Modul den Bestimmungsort oder Empfänger bildet.

Die Übermittlung von Daten durch einen Prozessormodul über eine der Interprozessor-Schienen 35 wird mit Hilfe der Software unter Verwendung des Sendebefehls eingeleitet und durchgeführt.

Beim Sendebefehl arbeiten das Mikroprogramm 11 nach Fig. 2 und der Mikroprozessor 113 der Zentraleinheit mit dem gemeinsam ausgenutzten Ausgabewarteschlangenteil 67 der Interprozessor-Steuereinrichtung 55 zusammen, um einen Datenblock aus dem Speicher 101 auszulesen, um den Datenblock in Pakete zu zerlegen, um Paketprüfsummenwörter zu berechnen und um den Datenblock paketweise über eine Schiene zu dem Empfangsprozessormodul zu übermitteln. Parameter, die dem Sendebefehl zugeführt werden, spezifizieren die Anzahl der Wörter in dem Datenblock, die Startadresse des Datenblocks, die zu benutzende Schiene, den Empfängerprozessor und einen maximalen anfänglichen Zeitsperrenwert zum Abwarten der Verfügbarkeit des Ausgabewarteschlangenteils 67.

Der Sendebefehl endet erst nach der Übermittlung des gesamten Datenblocks; somit erscheint das Senden eines Datenblocks vom Software-Standpunkt als ein einziger Vorgang. Jedoch ist der Sendebefehl unterbrechbar und wiederaufnehmbar, so daß die Reaktion des Betriebssystems auf andere Vorgänge nicht durch die Länge der Zeit beeinträchtigt wird, die zur Beendigung eines Sendebefehls benötigt wird.

Der Empfang von Daten durch einen Prozessormodul über die Interprozessorschienen wird nicht durch einen Software-Befehl bewirkt, denn die Zeitpunkte des Eintreffens und die Quellen der Datenpakete lassen sich nicht voraussagen. Der Empfang von Daten wird durch den Empfänger freigegeben, kann jedoch nicht durch den Empfänger eingeleitet werden.

Der Mikroprozessor 113 der Zentraleinheit unterbricht die Verarbeitung der Software-Befehle nach Bedarf, um das Leitungsempfangs-Mikroprogramm 115 ablaufen zu lassen. Das Mikroprogamm entnimmt gemäß Fig. 2 das empfangene Datenpaket einem der Eingabewarteschlangenteile 65 der Interprozessor-Steuereinrichtung 55, woraufhin die Daten in einem Speicherpuffer gespeichert und die richtige Paketprüfsumme geprüft wird.

Das erneute Zusammenstellen empfangener Pakete zu Datenblöcken erfolgt gemäß Fig. 2 mit Hilfe der Schienenempfangstabelle 150 im Speicher. Die Schienenempfangstabelle enthält 32 Einträge mit je zwei Wörtern, die den beiden Interprozessor-Schienen 35 entsprechen, welche bei dem hier beschriebenen Ausführungsbeispiel eines Multiprozessorsystems zu den sechzehn vorhandenen Prozessormodulen führen. Jeder einer Schiene und einem Sender entsprechende Eintrag der Schienenempfangstabelle enthält ein Adressenwort und ein Zählwort. Das Adressenwort gibt an, in welchem Puffer der Systemdatenzone von dem Sender eintreffende Daten gespeichert werden sollen. Das Zählwort gibt an, wieviele Datenwörter noch verbleiben, bis die Übertragung des Datenblocks durch den Sender beendet ist.

Während des Empfangs jedes Datenpakets unterbindet der Mikroprozessor 113 der Zentraleinheit die Verarbeitung von Software-Befehlen, und das Schienenleerzustands-Mikroprogramm 115 wird aktiviert. Dieses Mikroprogramm liest die Adressen- und Zählwörter aus dem Eintrag der Schienenempfangstabelle des Senders, speichert das Datenpaket in dem angegebenen Bereich, prüft die Richtigkeit der Paketprüfsumme und führt eingestellte Werte der Adressen- und Zählwörter in den Eintrag der Schienenempfangstabelle zurück. Wenn das Datenpaket bewirkt hat, daß das Zählergebnis den Wert Null erreicht, oder wenn es eine falsche Prüfsumme enthielt, erzeugt das Schienenempfangs-Mikroprogramm ein Unterbrechungssignal, um der Software die Beendigung des Datenblocks zu melden. Dann nimmt das Mikroprogramm der Zentraleinheit die Verarbeitung der Software-Befehle an dem Punkt wieder auf, an dem die Verarbeitung unterbrochen wurde, ohne daß irgendeine Störung mit Ausnahme einer Verzögerung des gerade ablaufenden Programms eintritt.

Ein wichtiges Merkmal der Erfindung besteht darin, daß Datenblöcke, die von verschiedenen Sendern stammen, sämtlich gleichzeitig durch einen Empfangsprozessormodul aus Datenpaketen zusammengestellt werden können, die in beliebiger Reihenfolge eintreffen. Dieses zeitlich verzahnte Zusammenstellen von Datenblöcken aus Paketen wird so durchgeführt, daß es für die den Empfängerprozessor steuernde Software transparent ist. Die Software wird nur durch die erfolgreiche Beendigung von Datenblöcken oder fehlerhafte Übermittlungen unterbrochen.

Ferner ist die Tatsache von Bedeutung, daß bei der Interprozessor-Schienenhardware in zwei Bereichen eine zeitliche Verzahnung oder eine zeitliche Unterteilung erreicht worden ist.

Erstens ermöglichen es jede Interprozessorschiene und die zugehörige Schienensteuereinrichtung, Datenpakete nach Bedarf zwischen jedem Sender und jedem Empfänger zu übermitteln. Die Rundanfrage durch eine Schienensteuereinrichtung zur Identifizierung eines eine Anforderung stellenden Senders gewährleistet, daß sämtlichen Prozessormodulen gleiche Chancen gegeben werden, über die betreffende Schiene zu senden. Jede Schiene bildet einen Verkehrsweg, der in zeitlicher Verzahnung und ohne jedes Vorurteil von sämtlichen Prozessormodulen benutzt werden kann.

Zweitens wird jeder Eingabewarteschlangenteil 65 der Interprozessor-Steuereinrichtung 55 eines Prozessormoduls in zeitlicher Verzahnung durch von mehreren Sendern eintreffende Datenpakete benutzt. Mit anderen Worten, die Eingabewarteschlangenlogik und der Speicher eines Prozessors sind während der Dauer der Übertragung eines Datenblocks nicht einem einzigen Sender vorbehalten. Vielmehr wird jedes empfangene Datenpaket in der richtigen Weise dem Speicher durch die Schienenempfangstabelle zugeführt, und zwar durch den dem betreffenden Sender und der betreffenden Schiene entsprechenden Eintrag. Datenblöcke, die von verschiedenen Sendern stammen, werden im Speicher des Empfängers in der richtigen Weise zusammengestellt, und zwar ohne Rücksicht auf die Reihenfolge, in der die Sender von der Schiene Gebrauch machen.

Einem Prozessormodul stehen zwei Möglichkeiten zur Verfügung, um seine Fähigkeit, Datenpakete über die X-Schiene oder die Y-Schiene zu empfangen, festzulegen.

Erstens ist für jede Interprozessormaschine ein entsprechendes Bit im Unterbrechungsmaskenregister der Zentraleinheit vorhanden. Wenn das Maskenbit ansteht, werden Mikrounterbrechungen für die betreffende Schiene zugelassen. Mikrounterbrechungen (Aktivierung des Schienenempfangs-Mikroprogramms) erfolgen, wenn die Prozessorleerzustands-Logik 101 nach Fig. 5 bei einem Eingabewarteschlangenteil 65 den Mikrounterbrechungszustand erreicht, nachdem ein Datenpaket von einem Eingabewarteschlangenpuffer empfangen worden ist. Steht beim Empfang eines Datenpakets das Maskenbit nicht an, werden die Mikrounterbrechung und die nachfolgende Verarbeitung des Datenpakets zur Eingabe in den Speicher aufgeschoben, bis das Maskenbit durch einen Software-Befehl gesetzt wird.

Software-Operationen, z. B. die Änderung eines Eintrags der Schienenempfangstabelle, werden durchgeführt, während die Mikrounterbrechungen gesperrt sind, um unvorhersehbare Ergebnisse zu vermeiden. Es gehen keine Datenpakete verloren, während die Mikrounterbrechungen gesperrt sind. Das erste empfangene Datenpaket wird im Eingabewarteschlangenpuffer festgehalten, bis die Mikrounterbrechung freigegeben wird. Nachfolgende Übertragungen von Datenpaketen bei gefülltem Eingabewarteschlangenpuffer werden zurückgewiesen, denn die Schienenfüllzustands-Logik 93 befindet sich im Zustand "GEFÜLLT" und ist daher unfähig, in Abhängigkeit vom Wählsignal des Empfangsbestätigungssignal zu erzeugen.

Ein zweites Mittel zum Bestimmen der Fähigkeit, Datenpakete über die Schiene zu empfangen, besteht in der Maßnahme, die durch den Prozessormodul getroffen wird, nachdem bei der X-Schiene oder der Y-Schiene eine Empfangsbeendigungsunterbrechung stattgefunden hat (Aktivierung einer Einrichtung zum Unterbrechen des Betriebssystems).

Wird bei einem empfangenen Datenpaket ein Prüfsummenfehler festgestellt, oder wenn das in einem Datenblock verbleibende Wortzählergebnis der Schienenempfangstabelle den Wert Null erreicht, während dem Speicher ein Datenpaket eingegeben wird, setzt das Schienenempfangs-Mikroprogramm bei der X-Schiene oder der Y-Schiene das Beendigungsunterbrechungszeichen. Anderenfalls gibt das Mikroprogramm gemäß Fig. 8 das Signal RINT an die Prozessorleerzustands-Logik 101 ab, um den Empfang eines weiteren Datenpakets zu ermöglichen. Wird jedoch das Beendigungssignal gesetzt, wird das Signal RINT nicht abgegeben.

Somit ist die Software-Unterbrechungseinrichtung, die auf die Beendigung des Empfangs durch die Schiene anspricht, dafür verantwortlich, daß das Signal RINT ausgegeben wird (mit Hilfe einer RIR-Software-Instruktion), um den Eingabewarteschlangenteil 65 wieder freizugeben. Bis dies geschieht, verbleibt die Schienenfüllzustands-Logik 93 im Zustand "GEFÜLLT", und es werden keine weiteren Datenpakte empfangen.

Das Beendigungsunterbrechungssignal kann daher entweder eine Datenblockübertragung bezeichnen, bei der sich das Senden und Empfangen fehlerlos abgespielt haben, oder eine Teilübertragung, bei der ein Prüfsummenfehler festgestellt wird, wobei die Beendigungsunterbrechung als Folge des Nachweises eines Prüfsummenfehlers erfolgt. Im letzteren Fall fährt der Sender fort, den Datenblock zu senden, doch scheidet der Empfänger den Datenblock aus, nachdem der Prüfsummenzähler nachgewiesen worden ist. Dieser Fehler zeigt sich im Zählwort der Schienenempfangstabelle als negativer Wert. Hierauf wird im folgenden näher eingegangen.

Der Sendebefehl ist ein Befehl, der vier Parameterwörter im Registerstapel der Zentraleinheit erfordert.

Das erste der vier Parameterwörter ist ein Zählergebnis der Anzahl der zu übermittelnden Wörter. Dieser Wert muß der Zahl entsprechen, die von der Schienenempfangstabelle im Empfängerprozessormodul erwartet wird, wenn die Übermittlung erfolgreich vollständig durchgeführt werden soll.

Das zweite Parameterwort ist die um 1 verkleinerte Adresse im Systemdatenbereich des Senderprozessorspeichers, wo sich die zu übermittelnden Daten befinden.

Das dritte Parameterwort ist ein Zeitsperrwert, der der vollständigen Übermittlung eines einzelnen Datenpakets mit 15 Datenwörtern zugeteilt ist. Die Sperrzeit beginnt neu für jedes durch den Sendebefehl übermittelte Datenpaket.

Das vierte Parameterwort bezeichnet die zu benutzende Interprozessor-Schiene (X-Schiene oder Y-Schiene) und den Empfängerprozessormodul. Die höchste Bitstelle des Parameterworts bezeichnet die Schiene, während die vier nachgeordneten Bits bei einer Ausführungsform der Erfindung die Nummer des Empfängerprozessormoduls bezeichnen.

Am Ende eines Sendebefehls sind zwei verschiedene Zustände möglich.

Der erste Zustand besteht darin, daß bei einem Datenpaket eine Zeitsperre aufgetreten ist, daß die übrigen Datenpakete nicht übermittelt wurden, und daß die Durchführung des Befehls an diesem Punkt beendet wurde. In diesem Fall werden die verbleibenden Pakete des Datenblocks nicht übermittelt.

Der zweite mögliche Zustand zeigt an, daß eine erfolgreiche Übertragung eines Datenblocks beendet worden ist.

Gemäß einer anfänglichen Zusammenfassung des Sendevorgangs bewirkt somit der Sendebefehl, daß der Ausgabewarteschlangenpuffer 69 (Fig. 4) mit fünfzehn Datenwörtern gefüllt wird, daß eine ungeradzahlige Paritätsprüfsumme angehängt wird, und daß der Schienensteuereinrichtung 37 gemeldet wird, daß ein Datenpaket zur Übermittlung bereitsteht. Nachdem jeweils ein Datenpaket mit sechzehn Wörtern übermittelt worden ist, wird der Ablauf des Sendebefehls dort wieder aufgenommen, wo er unterbrochen wurde. Wenn das letzte Paket des Datenblocks weniger als fünfzehn Wörter enthält, werden die verbleibenden Wörter mit Nullen aufgefüllt. Der Befehl endet, wenn das letzte Paket übermittelt worden ist.

Fig. 5 zeigt das zugehörige logische Diagramm und Fig. 7 das Zustandsdiagramm für die Sendehardware.

Die erste Wirkung der Sendebefehlsfolge besteht in der Ausgabe des Senderempfangssignals an die Prozessorfüllzustands-Logik 73 (Fig. 4) und der über die Leitung M nach Fig. 4 erfolgenden Zuführung der Empfängerprozessornummer zum Empfangsregister 71. Gleichzeitig wird der Ausgabewarteschlangenzeiger 79 entsprechend dem höchsten Bit aus der Leitung M eingestellt, um den Ausgabewarteschlangenteil 67 mit der X-Schiene oder der Y-Schiene zu verbinden.

Das Speicherempfangssignal nach Fig. 4 veranlaßt die Prozessorfüllzustands-Logik 73, die sich anfänglich in ihrem Leerzustand nach Fig. 7 befindet, in den Zustand "FÜLLEN" nach Fig. 7 überzugehen. Dieser Vorgang bewirkt, daß gemäß Fig. 4 das Empfangsregister 71 mit der Nummer des Empfängerprozessors geladen wird.

Nunmehr ist der Ausgabewarteschlangenteil 67 bereit, das Datenpaket in den Ausgabeschlangenpuffer 69 aufzunehmen. Jetzt werden dem Speicher bis zu fünfzehn Wörter entnommen und mit Hilfe der Leitung M nach Fig. 4 im Ausgabewarteschlangenspeicher 69 gespeichert. Das Speichersignal bewirkt, daß jedes in der Leitung M erscheinende Wort dem Ausgabewarteschlangenpuffer 69 an einer Speicherstelle eingegeben wird, die durch den Ausgabewarteschlangenzähler 77 bezeichnet wird. Außerdem bewirkt jedes Signal für die Speicherung in dem Ausgabewarteschlangenspeicher, daß der Ausgabewarteschlangenzähler 77 um eine Einheit weitergeschaltet wird.

Während die Wörter dem Speicher entnommen werden, wird das Adressenwort um 1 vergrößert, und das zu übermittelnde Wörterzählergebnis wird um 1 verkleinert. Wenn das Zählergebnis den Wert Null errreicht, bevor dem Speicher fünfzehn Wörter entnommen worden sind, wird der verbleibende Teil des Ausgabewarteschlangenpuffers 69 mit Nullen gefüllt, um das Datenpaket zu vervollständigen.

Während die Wörter dem Ausgabewarteschlangenpuffer 67 eingegeben werden, berechnet das Mikroprogramm 115 (Fig. 2) eine Modulo-2-Summe der Datenwörter. Nachdem das fünfzehnte Datenwort geladen worden ist, wird dieses ungeradzahlige Prüfsummenwort der sechzehnten Speicherstelle des Puffers 67 eingegeben.

In diesem Zeitpunkt enthält der Ausgabewarteschlangenzähler 77 das Zählergebnis 15, und dieser Wert veranlaßt in Verbindung mit dem Ausgabewarteschlangenspeichersignal die Prozessorfüllzustands-Logik 73, gemäß Fig. 7 aus dem Zustand "FÜLLEN" in den Zustand "GEFÜLLT" überzugehen.

Jetzt hat das Mikroprogramm 115 das Laden der Daten in den Ausgabewarteschlangenpuffer 69 beendet. Das Mikroprogramm wartet nunmehr darauf, daß das Datenpaket übermittelt wird, und zu diesem Zweck prüft es das Auftreten des Bereitschaftssignals RDY nach Fig. 7.

Während das Mikroprogramm 115 auf die Übermittlung des Datenpakets wartet, schaltet es einen Zeitgeber weiter, und wenn dieser Zeitgeber abläuft, bevor das Bereitschaftssignal RDY auftritt, führt das Mikroprogramm gemäß Fig. 4 der Prozessorfüllzustands-Logik 73 das Signal CLOQ zum Freimachen des Ausgabewarteschlangenpuffers zu, wodurch die Logik 73 veranlaßt wird, gemäß Fig. 7 in ihren Leerzustand zurückzukehren, woraufhin das Mikroprogramm dann den Sendebefehl mit einer Zeitablaufanzeige beendet.

Während des normalen Betriebs ermöglicht es der Zustand "GEFÜLLT" der Prozessorfüllzustands-Logik 73 der Leitungsleerzustands-Logik 75, gemäß Fig. 7 aus dem Leerlaufzustand in den Synchronisationszustand überzugehen. Danach wird automatisch vom Synchronisationszustand auf den Sendezustand übergegangen, und hierdurch wird bewirkt, daß das Sendeanforderungssignal der Schienensteuereinrichtung 37 zugeführt wird. Das Sendeanforderunsgsignal leitet eine noch zu beschreibende Datenpaket-Übertragungsfolge ein.

Wenn, wie erwähnt, der Senderprozessormodul durch die Schienensteuereinrichtung 37 mittels einer Abfrage identifiziert worden ist, und wenn der Empfängerprozessormodul die Übertragung des Datenpakets mit Hilfe des Empfängerbestätigungssignals akzeptiert hat, wird das Datenpaket aus dem Ausgabewarteschlangenpuffer 69 nach Fig. 4 über den Ausgabewarteschlangenzeiger 79 einer der Datenschienen 57 zugeführt, um dem Eingabewarteschlangenpuffer Empfängerprozessormoduls eingegeben zu werden.

Sobald das sechzehnte Wort der Schiene zugeführt wird, bewirkt das Zählergebnis 15 des Ausgabewarteschlangenzählers in Verbindung mit dem Sendebefehlssignal und dem Senderwählsignal, daß die Schienenleerzustandslog 99999 00070 552 001000280000000200012000285919988800040 0002002740056 00004 99880ik 75 gemäß Fig. 7 aus dem Senderzustand in den Zustand "ERLEDIGT" übergeht.

Das Erreichen des Zustandes "ERLEDIGT" ermöglicht es der Prozessorfüllzustands-Logik 73, aus dem Zustand "GEFLÜLLT" in den Wartezustand überzugehen, wie es in Fig. 7 durch den gestrichelten Pfeil angedeutet ist, der vom Zustand "ERLEDIGT" zu dem soeben genannten Übergang verläuft.

Hierauf ermöglicht der Wartezustand einen Übergang aus dem Zustand "ERLEDIGT" in den Leerlaufzustand, wie es in Fig. 7 dargestellt ist.

Schließlich ermöglicht der Leerlaufzustand einen Übergang aus dem Wartezustand in den Leerzustand, wie es ebenfalls in Fig. 7 gezeigt ist.

Der Leerzustand der Prozessorfüllzustands-Logik 73 liefert das Bereitschaftssignal RDY für das Mikroprogramm 115.

Wenn das soeben übermittelte Datenpaket das letzte des betreffenden Datenblocks war, wird der Sendebefehl beendet, und die erfolgreiche Übertragung des Datenblocks wird angezeigt.

Ist das übermittelte Datenpaket nicht das letzte des Datenblocks, wird die vorstehend beschriebene Folge wiederholt, bis alle Wörter des Blocks übermittelt worden sind, oder bis ein Zeitablauffehler aufgetreten ist.

Der Sendebefehl läßt sich unterbrechen und wieder aufnehmen; jedoch ist der Sendebefehl nur zwischen Datenpaketen unterbrechbar, und eine Unterbrechung des Sendebefehls hat keine Wirkung auf die übermittelten Daten.

Somit läßt sich mit Hilfe eines einzigen Software-Befehls, d. h. des Sendebefehls, ein Datenblock von bis zu 32 767 Wörtern von einem Senderprozessormodul zu einem Empfängerprozessormodul übermitteln, und die Genauigkeit der Übermittlung wird durch die Paketprüfsumme geprüft. Außerdem spielt sich die Übermittlung mit einer hohen Geschwindigkeit ab, da es die Pufferung durch den Ausgabewarteschlangenpuffer 69 des Senderprozessormoduls ermöglicht, die Übermittlung bei der Interprozessor-Schienengeschwindigkeit unabhängig von der Speichergeschwindigkeit des Senderprozessormoduls durchzuführen. Auf diese Weise wird eine wirtschaftliche Benutzung dieses Kommunikationswegs zwischen mehreren Prozessormodulen bei Zeitunterteilung ermöglicht.

Wie erwähnt, wird kein Empfangsbefehl erzeugt.

Damit ein Prozessormodul Daten über eine Interprozessorschiene empfangen kann, muß das Betriebssystem bei diesem Modul zuerst einen Eintrag für die Schienenempfangstabelle aufstellen. Jeder Eintrag enthält die Adresse, wo die eintreffenden Daten gespeichert werden, und die Anzahl der erwarteten Wörter.

Während der Senderprozessormodul den Sendebefehl ausführt und Daten über die Schiene sendet, speichern die Schienenempfangshardware und das Mikroprogramm 115 des Empfängerprozessormoduls die Daten entsprechend dem zugehörigen Schienenempfangstabelleneintrag, wobei dies in zeitlicher Verzahnung mit der Ausführung des Software-Programms geschieht.

Wenn der Empfängerprozessormodul die erwartete Anzahl von Wörtern von einem bestimmten Sender empfängt, wird das gerade ablaufende Programm unterbrochen, und die Übertragung über die betreffende Schiene wird zu Ende geführt.

Fig. 5 zeigt das logische Diagramm und Fig. 8 das Zustandsdiagramm der Schienenempfangshardware.

Wie erwähnt, sind bei jedem Prozessormodul gleichartige X- und Y-Eingabewarteschlangenteile 65 für die X- und Y-Schienen vorhanden. Im folgenden wird daher nur einer der Eingabewarteschlangenteile näher beschrieben.

Nach der Beendigung eines vorausgehenden Empfangsvorgangs geht die Prozessorleerzustands-Logik 101 gemäß Fig. 8 aus dem Rückstellzustand in den Bereitschaftszustand über, wodurch es der Schienenfüllzustands-Logik 93 ermöglicht wird, aus dem Synchronisationszustand in den Bestätigungszustand überzugehen.

Dieser Bestätigungszustand des Eingabewarteschlangenteils 65 läßt gemäß Fig. 2 in Abhängigkeit von einem Wählsignal 63 des Prozessormoduls 33 ein Empfangsbestätigungssignal zu der Schienensteuereinrichtung 37 gelangen. Hierdurch wird die Bereitschaft des X-Eingabewarteschlangenteils 65 zum Empfangen des Datenpakets angezeigt.

Bei der vorstehend im einzelnen beschriebenen Paketübermittlungsfolge ermöglichen es das Wählsignal des Prozessormoduls und das Empfangsbefehlssignal der Schienenfüllzustands-Logik 93, aus dem Bestätigungszustand in den Empfangszustand überzugehen.

Bei dieser Zustandsänderung wird das Senderregister 95 nach Fig. 5 mit der Nummer des Senderprozessormoduls geladen.

Beim Empfangszustand wird das Datenpaket aus der Datenschiene unter der Steuerwirkung des Eingabewarteschlangenzählers 99 in den Eingabewarteschlangenpuffer 97 überführt.

Sobald das sechzehnte Wort des Datenpakets geladen wird, erfolgt gemäß Fig. 8 der Übergang aus dem Empfangszustand in den Zustand "GEFÜLLT".

Jetzt ermöglicht es der Zustand "GEFÜLLT" der Prozessorleerzustands-Logik 101, gemäß Fig. 8 aus dem Bereitschaftszustand in den Mikrounterbrechungszustand überzugehen, wodurch der Unterbrechungslogik der Zentraleinheit ein Signal zugeführt wird, um das Füllen der Eingabewarteschlange zu melden. Dieses Signal bewirkt, daß am Ende des nächsten Software-Befehls eine Mikrounterbrechung stattfindet, wenn das der Schiene entprechende Maskenbit ansteht.

Das durch die Unterbrechung aktivierte Schienenempfangs-Mikroprogramm 115 führt gemäß Fig. 5 zunächst der Prozessorleerzustands-Logik 101 ein Verriegelungssignal zu. Hierdurch wird bewirkt, daß die Prozessorleerzustands-Logik 101 aus dem Mikrounterbrechungszustand in den Zwischenspeicherzustand übergeht.

Das Verriegelungssignal dient außerdem zum Wählen der X- oder Y-Warteschlange; dies gilt jedoch mit der Einschränkung, daß dann, wenn beide Eingabewarteschlangen gefüllt und freigegeben sind, die X-Warteschlange gewählt wird.

Als nächstes gibt das Mikroprogramm 115 gemäß Fig. 5 das Signal K/SND aus, das bewirkt, daß das Senderregister 95 seinen Inhalt an die K-Schiene abgibt, um die Nummer des das Datenpaket sendenden Prozessors zu erhalten.

Mit Hilfe dieser Prozessornummer liest das Mikroprogramm 115 den Schienenempfangstabelleneintrag des Senderprozessors, um die Adressen- und Zählwörter zu erhalten.

In das Zählwort Null oder negativ, wird das Datenpaket verworfen; in diesem Fall gibt das Mikroprogramm 115 gemäß Fig. 5 das Signal RINT ab, das die Prozessorleerzustands-Logik 101 veranlaßt, gemäß Fig. 8 aus dem Zwischenspeicherzustand in den Rückstellzustand überzugehen. In diesem Fall wird kein weiterer Vorgang durchgeführt. Die Mikrounterbrechung wird beendet, und die Verarbeitung des Software-Befehls wird wieder aufgenommen.

Ist das Zählergebnis positiv, liest das Mikroprogramm 115 Wörter aus dem Eingabewarteschlangenpuffer 97 aus, umd sie der K-Schiene mit Hilfe des in Fig. 5 dargestellten Signals K/INQ zuzuführen.

Bei jedem Auftreten des Signals K/INQ wird der Eingabewarteschlangenzähler 99 betätigt, um den Eingabewarteschlangenpuffer 97 abzutasten.

Während jeweils ein Datenwort aus dem Eingabewarteschlangenzähler 97 ausgelesen wird, wird das Zählwort verkleinert, das Speicheradressenwort wird vergrößert, und das Datenwort wird im Speicher gespeichert.

Wenn das Zählwort den Wert Null erreicht, sind keine weiteren Wörter mehr im Speicher vorhanden, es wird eine Durchführungsunterbrechungsmarke gesetzt, und die Senderprozessornummer wird an einer Speicherstelle festgehalten. In diesem Fall verbleibt die Schienenfüllzustandslogik 93 im Zustand "GEFÜLLT", bis die Löschung durch einen RIR-Befehl der Software erfolgt.

Wenn ein Datenblock vollständig empfangen worden ist, enthält somit das Zählwort einen Wert zwischen -14 und Null. Nachdem die Beendigungsunterbrechung stattgefungen hat, werden keine weiteren Übertragungen zu dem Prozessor über die Schiene zugelassen, welche die Unterbrechung bewirken, bis bei der Eingabewarteschlange die Löschung durch einen RIR-Befehl erfolgt ist.

Während die Datenwörter im Speicher gespeichert werden, wird eine Modulo-2-Summe der Daten des Pakets berechnet.

Ist die Prüfsumme schlecht, wird das Wortzählergebnis im Eintrag der Schienenempfangstabelle auf -256 eingestellt, es wird eine Beendigungsunterbrechungsmarke gesetzt, und die Nummer des Senderprozessors wird gespeichert. Wie zuvor verbleibt die Schienenfüllzustandslogik 93 im Zustand "GEFÜLLT", bis die Löschung durch einen RIR-Befehl erfolgt.

Erreicht das Zählwort nicht den Wert Null, und ist die Prüfsumme gut, gibt das Schienenempfangsmikroprogramm 115 gemäß Fig. 5 das Signal RINT an die Prozessorleerzustands-Logik 101 ab, so daß die Logik 101 aus dem Zwischenspeicherzustand in den Rückstellzustand übergeht.

Wenn die Logik 101 den Rückstellzustand erreicht, kann gemäß Fig. 8 die Schienenfüllzustands-Logik 93 aus dem Zustand "GEFÜLLT" in den Synchronisationszustand übergehen.

Wenn dieser Punkt erreicht ist, ist die Logik in den Zustand zurückgeführt worden, in dem sie sich vor dem Empfang des Datenpakets befand, so daß der Empfang weiterer Pakete ermöglicht wird.

Diese weiteren Pakete können vom gleichen Sender stammen und den betreffenden Datenblock ergänzen, oder sie können von irgendeinem anderen Sender stammen.

Auf diese Weise wird die Tätigkeit des Schienenempfangsmikroprogramms 115 beendet, und der Mikroprozessor 113 nimmt die Verarbeitung von Software-Befehlen wieder auf.

Wenn eine Schienenempfangs-Beendigungsunterbrechung stattgefunden hat, entnimmt die Software-Unterbrechungseinrichtung die Nummer des Senderprozessors der Speicherstelle, wo sie festgehalten wurde, und die Unterbrechungseinrichtung kann dann feststellen, ob ein Prüfsummenfehler aufgetreten ist, und zwar durch Prüfen des Schienenempfangstabellen-Zählwortes des betreffenden Senderprozessors.

Ist ein Übermittlungsfehler aufgetreten, ist das Zählwort auf -256 eingestellt worden. Anderenfalls enthält das Zählwort einen Wert zwischen -14 und Null.

Wie erwähnt, ist somit die Schienenempfangsbeendigungs-Softwareunterbrechungseinrichtung dafür verantwortlich, daß mit Hilfe eines RIR-Software-Befehls das Signal RINT ausgegeben wird, um den Eingabewarteschlangenteil 65 wieder freizugeben.

Ebenso wie das Senden eines Datenblocks durch einen Senderprozessormodul durch die Software als ein einziger Vorgang betrachtet wird, bewirkt auch der Empfang von Daten durch einen Empfängerprozessor keine Software-Unterbrechung bei dem Empfängerprozessormodul, bis der gesamte Datenblock empfangen worden ist, oder bis ein Fehler aufgetreten ist. Außerdem kommen die Eingabewarteschlangenteile 65 als Puffer zur Wirkung, um die Übermittlung von Daten mit der Schienenübertragungsgeschwindigkeit zu ermöglichen, wobei Daten im Speicher gespeichert werden können, und wobei die Prüfung der Daten bei der Speichergeschwindigkeit möglich ist. Diese Möglichkeit der Benutzung der hohen Übertragungsgeschwindigkeit bei der Schiene gewährleistet, daß die Schiene eine ausreichende Bandbreite hat, um gleichzeitig mehrere Prozessormodule mit zeitlicher Unterteilung zu bedienen. Schließlich ermöglicht es die Verwendung eines Prüfsummenwortes bei jedem Datenpaket in Verbindung mit dem Empfängerprozessormodul, die Genauigkeit der über den Multiprozessorkommunikationsweg empfangenen Daten zu prüfen.

Informationen, die über die Interprozessorschiene gesendet werden, werden unter der steuernden Wirkung des Betriebssystems gesendet und von einem Prozeß in einem Prozessormodul 33 zu einem anderen Prozeß in einem anderen Prozessormodul übertragen. Wie weiter unten erläutert, ist ein Prozeß eine fundamentale Steuereinheit im Software-System; und in einem Prozessormodul 33 sind gleichzeitig mehrere Prozesse vorhanden. Die Informationen, die zwischen Prozessen in verschiedenen Prozessormodulen über die Interprozessorschiene übertragen werden, bestehen aus zwei Arten von Elementen, und zwar Steuerpakten und Daten.

Die Steuerpakete dienen dazu, den Empfängerprozessormodul 33 über den Beginn von Nachrichten, Löschungen und Datenübertragungen zu informieren.

Während die Interprozessorschienen 35 die Prozessormodule 33 untereinander verbinden, verkehrt ein Prozeß innerhalb eines bestimmten Prozessormoduls mit einem oder mehreren anderen Prozessen in einem anderen Prozessormodul mit Hilfe eines Verfahrens für den Multiplexbetrieb der Interprozessorschiene. Daher enthält der Schienenverkehr zwischen zwei Prozessormodulen 33 Teile von Interprozessorkommunikationen, die sich in verschiedenen Verarbeitungsstadien befinden. Viele Interprozeßkommunikationen sind daher zeitlich miteinander verzahnt, so daß der Verkehr scheinbar simultan erfolgt.

Die Hardware bewirkt eine zeitliche Unterteilung der Benutzung der Interprozessorschiene 35 auf dem Datenpaketniveau, und jeweils mehrere Prozesse verkehren miteinander sowohl innerhalb der Prozessormodule 33 sowie im erforderlichen Ausmaß über die Interprozessorschienen 35 bei Nachrichtenübertragungen, die zeitlich miteinander verzahnt sind. In keinem Fall wird eine Interprozessorschiene 35 einer bestimmten Kommunikation zwischen zwei Prozessen zugeteilt.

Die Dateninformationen werden über die Interprozessorschiene in Form eines oder mehrerer Pakete gesendet, und ihnen geht stets ein Steuerpaket voraus, und in jedem Fall folgt ein Nachlaufpaket.

Die den Datenpaketen vorausgehenden Steuerpakete werden benötigt, da eine Schiene niemals einer bestimmten Nachricht vorbehalten ist, und ein solches Steuerpaket ist daher erforderlich, um die Nachricht einwandfrei zu identifizieren und anzuzeigen, wieviele Daten in der Nachricht enthalten sind.

Die Übertragung der Informationen, d. h. des Steuerpakets, der Daten und des Nachlaufpakets, erfolgt als unteilbare Einheit, sobald sie begonnen worden ist. Der Senderprozessormodul sendet den Datenblock als einzelne Sendung, die sich aus einer bestimmten Anzahl von Datenpaketen zusammensetzt, und er sendet das Nachlaufpaket als gesonderte Sendung; erst wenn dies geschehen ist, ist der Senderprozessormodul in der Lage, Informationen zu senden, die sich auf eine andere Nachricht beziehen.

Das Nachlaufpaket hat zwei Aufgaben zu erfüllen.

Wenn während einer Datenübertragung ein Fehler auftritt, so daß der Rest des Datenblocks verworfen werden muß, zeigt das Nachlaufpaket erstens das Ende des Datenblocks an.

Wenn der Sender versucht, zu viele Daten zu senden, so daß der Datenblock wiederum verworfen werden muß, bildet das Nachlaufpaket zweitens ein Mittel zur Erkennung der Tatsache, daß Daten übermittelt worden sind, und daß die Datenübertragung vollständig durchgeführt wurde.

Die Informationen werden entweder doppelt über verschiedene Wege übertragen, so daß Gewähr dafür besteht, daß die Informationen zum Empfänger gelangen, oder es ist eine Empfängerbestätigung erforderlich, so daß die Informationen notfalls wiederholt werden. Somit kann ein Fehler bei einer einzelnen Schiene nicht zu einem Informationsverlust führen, und ein solcher Fehler macht sich für die beiden dabei in Frage kommenden Prozesse nicht bemerkbar.

Die Schienenempfangssoftware verriegelt sich mit der Schienenempfangshardware (siehe den Eingabewarteschlangenteil 65 in Fig. 2) durch die Steuerung der Informationsübertragung aus dem Eingabewarteschlangenteil in den Speicher 107.

Dies macht es z. B. möglich, die Informationen der Schienenempfangstabelle zu verändern, ohne daß ein Zeitmangel auftritt bzw. sich Synchronisationsprobleme ergeben.

Sobald die Informationen der Schienenempfangstabelle aktualisiert worden sind, wird die Verriegelung dadurch beseitigt, daß die vorherige Beendigungsunterbrechung gelöscht wird, und daß die Schienenempfangs-Mikrounterbrechungen dadurch wieder freigegeben werden, daß im Maskenregister das Schienenmaskenbit gesetzt wird.

Hierdurch werden zwei Wirkungen hervorgerufen. Die Eingabewarteschlangenhardware kann ein Datenpaket in die Eingabewarteschlange aufnehmen, und dem Schienenempfangsmikroprogramm ist es möglich, diese Informationen aus der Eingabewarteschlange in den Speicher zu überführen.

Das Hardware-Software-System ist so aufgebaut, daß auch beim Versagen der Stromzufuhr zu dem System keine Informationen verlorengehen, d. h. auch dann nicht, wenn die Versorgung mit Wechselstrom aus dem Netz vollständig ausfällt, oder wenn Netzschwankungen auftreten, die zu einem kurzzeitigen Versagen der Stromzufuhr zu einem Teil des Systems führen.

Bei dem Hardware-Software-System wird gemäß Fig. 3 ein Stromversorgungswarnsignal dem Eingabewarteschlangenteil 65 nach Fig. 2 zugeführt, so daß der Eingabewarteschlange höchstens ein weiteres Informationspaket eingegeben werden kann, nachdem das Warnsignal eingetroffen ist.

Die Software erzeugt in diesem Fall einen Sendebefehl, um zu bewirken, daß die Eingabewarteschlangen gefüllt sind. Hierdurch wird praktisch gewährleistet, daß keine Übertragungen zu Ende geführt werden, nachdem das Warnsignal dem Prozessormodul 33 zugeführt worden ist, so daß der Zustand jeder Übertragung bekannt ist, wenn die Stromversorgung der logischen Einrichtungen unterbrochen wird.

Die Interprozessorschienen 35 werden durch das Betriebssystem benutzt, um festzustellen, daß sich weitere Prozessormodule des Systems in Betrieb befinden. In Abständen von N Sekunden sendet jeder Prozessormodul 33 über jede Interprozessorschiene ein Kontrollpaket zu jedem Prozessormodul. In Abständen von 2N sec muß jeder Prozessormodul ein solches Paket von jedem Prozessormodul des Systems empfangen haben. Ein Prozessormodul, der nicht reagiert, wird als abgeschaltet betrachtet. Wenn ein Prozessormodul seine eigene Nachricht nicht erhält, weiß dieser Modul, daß bei ihm eine Störung vorliegt, und daraufhin arbeitet er nicht mehr mit Ein-Ausgabe-Geräteanschlüssen zusammen.

Fig. 42 zeigt schematisch, auf welche Weise ein bestimmtes Anwendungsprogramm ohne Unterbrechung ablaufen kann, und zwar auch dann, wenn verschiedene Teile des Multiprozessorsystems ausfallen.

Jede der Einzeldarstellungen in Fig. 42 zeigt ein Multiprozessorsystem mit zwei Prozessormodulen 33, die durch zwei Interprozessorschienen 35, d. h. eine X-Schiene und eine Y-Schiene miteinander verbunden sind, ferner mit einem Geräteanschluß 41, der mehrere Tastaturterminals steuert, sowie mit einem weiteren Geräteanschluß 41 zum Steuern einer Platte.

In Fig. 42 veranschaulichen die Einzeldarstellungen, daß verschiedene Teile des Multiprozessorsystems betriebsunfähig werden und danach als betriebsfähig wieder in Gebrauch genommen werden.

Die Folge beginnt mit der Darstellung in der linken oberen Ecke von Fig. 42 und spielt sich in der durch die breiten Pfeile bezeichneten Reihenfolge ab. Somit beginnt die Folge mit dem angegebenen Anfangszustand, und sie setzt sich fort über einen Zustand, bei dem die Zentraleinheit 0 abgeschaltet ist, einen dritten Zustand, bei dem die Zentraleinheit 0 wieder in Betrieb genommen worden ist, einen vierten Zustand, bei dem die Zentraleinheit 1 abgeschaltet ist, und einen fünften Zustand, bei dem die Zentraleinheit 1 wieder in Betrieb ist.

Bei dem Anfangszustand des Multiprozessorsystems, wie er in Fig. 42 in der linken oberen Ecke dargestellt ist, ist eine Kopie PA des Anwendungsprogramms aktiv. Diese Kopie führt einen Systemaufruf durch, um die Kopie PB zu Sicherungszwecken zu erzeugen, woraufhin das Anwendungsprogramm PA der Kopie PB Informationen zuführt. Sämtliche Ein- und Ausgabevorgänge laufen hierbei über den Prozessormodul 0. Bei desem Anfangszustand kann jede Interprozessorschiene 35 versagen oder abgeschaltet werden, wie es in Fig. 42 bei der X-Schiene durch Querstriche angedeutet ist, und sie kann erneut in das Multiprozessorsystem eingeführt werden, ohne daß irgendeine Wirkung auf das Anwendungsprogramm PA hervorgerufen wird.

Bei der nächsten Einzeldarstellung in Fig. 42 mit der Bezeichnung "Zentraleinheit 0 abgeschaltet" ist der Prozessormodul 0 betriebsunfähig. Das Multiprozessorsystem informiert das Anwendungsprogramm PA, daß dieser Modul betriebsunfähig ist, und daraufhin versucht das Anwendungsprogramm PA nicht mehr, mit dem Programm PB zu verkehren. Sämtliche Ein- und Ausgabevorgänge werden durch das Multiprozessorsystem so umgeschaltet, daß sie über den Prozessormodul 1 laufen, und das Anwendungsprogramm fährt fort, die Terminals ohne jede Unterbrechung über die Ein-Ausgabeleitung 39 zu bedienen, die den Prozessormodul 1 mit den Geräteanschlüssen 41 verbindet, wie es in Fig. 42 bei der Leitung 39 auf der rechten Seite durch einen Pfeil angedeutet ist.

Der nächste Betriebszustand des Multiprozessorsystem ist in Fig. 42 im oberen Teil in der Mitte dargestellt und mit "Zentraleinheit 0 wieder in Betrieb" bezeichnet; der Prozessormodul 0 wird jetzt mittels eines vom Bedienungsplatz aus erteilten Befehls wieder in Betrieb gesetzt. Nunmehr wird der Prozessormodul 0 von der Platte aus mit Hilfe des Prozessormoduls 1 erneut mit dem Multiprozessorsystem geladen. Das Anwendungsprogramm PA wird informiert, daß der Prozessormodul 0 jetzt betriebsfähig ist, und das Anwendungsprogramm PA veranlaßt das Multiprozessorsystem, eine weitere Kopie des Anwendungsprogramms im Prozessormodul 0 zu erzeugen; diese weitere Kopie ist in Fig. 42 mit PC bezeichnet. Die Terminals arbeiten ohne Unterbrechung weiter.

Nunmehr wird der Prozessormodul 1 betriebsunfähig, wie es in Fig. 42 durch die Beschriftung "Zentraleinheit 1 abgeschaltet" angedeutet ist. Das Anwendungsprogramm PC wird hierüber durch das Multiprozessorsystem informiert, und das Anwendungsprogramm PC übernimmt die Anwendung. Das Multiprozessorsystem führt sämtliche Ein- und Ausgabevorgänge über den Prozessormodul 0 durch. Die Terminals arbeiten wiederum ohne Unterbrechung weiter.

Schließlich wird gemäß der Einzeldarstellung im rechten oberen Teil von Fig. 42 mit der Bezeichnung "Zentraleinheit 1 wieder in Betrieb" der Prozessormodul 1 durch einen vom Bedienungsplatz und von der Platte aus mit Hilfe des Prozessormoduls 0 erneut mit dem Multiprozessorsystem geladen. Das Anwendungsprogramm PC wird informiert, daß der Prozessormodul 1 wieder zur Verfügung steht, und das Anwendungsprogramm PC veranlaßt das Multiprozessorsystem, im Prozessormodul 1 eine weitere Kopie von sich selbst zu erzeugen, die in Fig. 42 als Anwendungsprogramm PD bezeichnet ist.

Nunmehr befinden sich alle Teile des Multiprozessorsystems wieder im betriebsfähigen Zustand.

Während der gesamten beschriebenen Zeitspanne wurden somit beide Interprozessorschienen und beide Prozessormodule betriebsunfähig, um danach wieder in das System eingefügt zu werden, doch wurde der Betrieb mit dem Anwendungsprogramm und den Terminals nicht unterbrochen.

Ein wichtiges Merkmal des Multiprozessorsystems besteht darin, daß nicht nur das Anwendungsprogramm weiter ablaufen kann, wenn irgendein Teil ausgefallen ist, sondern daß es auch möglich ist, den ausgefallenen Teil instandzusetzen und/oder auszutauschen, während das Anwendungsprogramm weiter abläuft. Dies gilt nicht nur für die Prozessormodule und die Interprozessorschienen, sondern auch für alle übrigen Teile des Systems, z. B. die Stromquellen, die Gebläse im Gestell usw. Somit ist das Multiprozessorsystem 31 tatsächlich ein ohne Unterbrechnung betreibbares System.

Ein-Ausgabesystem und Geräteanschluß mit zwei Zugängen

Wie erwähnt, gehören zu dem Multiprozessorsystem 31 nach Fig. 1 ein Ein-Ausgabesystem und Geräteanschlüsse 41 mit je zwei Zugängen.

Die allgemeine Aufgabe des Ein-Ausgabesystems besteht darin, die Übermittlung von Daten zwischen einem Prozessormodul 33 und Peripheriegeräten zu ermöglichen.

Ein wichtiges Merkmal der Erfindung besteht darin, daß die Übermittlung von Daten über redundate Wege möglich ist, um einen Betrieb zu gewährleisten, bei dem allenfalls eine Verlangsamung eintreten kann, so daß das Versagen eines Prozessormoduls 33 oder eines Teils eines Geräteanschlusses 41 die Übermittlung von Daten zu und von einem bestimmten Peripheriegerät nicht behindert.

Jeder Geräteanschluß 41 besitzt zwei Zugänge 43 und weitere Einrichtungen, die in Verbindung mit zwei zugehörigen Ein-Ausgabeleitungen 39 auf eine noch zu erläuternde Weise den redundaten Zugriff zu einem Peripheriegerät ermöglichen.

Das erfindungsgemäße Ein-Ausgabe-System weist ferner einige besonders wichtige Merkmale auf, die sich auf seine Leistungsfähigkeit auswirken. Eines dieser Merkmale besteht in der Geschwindigkeit bzw. der Bandbreite, mit der die Ein-Ausgabe-Schienenanordnung betrieben werden kann. Die Geräteanschlüsse 41 sammeln Daten von Peripheriegeräten, von denen die Daten mit relativ niedrigen Geschwindigkeiten übermittelt werden, und sie übermitteln die gesammelten Daten zu den Prozessormodulen nach einem Bündelmultiplexverfahren mit einer Geschwindigkeit, die gleich oder nahezu gleich der Speichergeschwindigkeit der Prozessormodule 33 ist.

Gemäß Fig. 1 arbeitet jeder Prozessormodul 33 mit mehreren einzelnen Geräteanschlüssen 41 zusammen, und diese Tatsache macht es möglich, daß jeder Geräteanschluß über die jeweils doppelt vorhandenen Zugänge 43 bei einem einzigen Multiprozessorsystem mit mehreren Prozessormodulen 33 verbunden wird.

Gemäß Fig. 12 steuert jeder Geräteanschluß 41 eine oder mehrere Vorrichtungen über Anschlüsse 111, die eine Sternschaltung bilden, bei der jede Vorrichtung unabhängig mit dem Geräteanschluß verbunden ist.

Gemäß Fig. 12 ist an einen Geräteanschluß 41 ein Plattenantrieb 45 und an einem anderen Geräteanschluß ein Magnetbandantrieb 49 angeschlossen.

Gemäß Fig. 12 gehört zu jeder Zentraleinheit 105 ein Mikroprozessor 113, dem jeweils ein Mikroprogramm 115 zugeordnet ist. Ein Teil des Mikroprogramms 115 wird durch den Mikroprozessor 113 in Erfüllung von Ein-Ausgabe-Befehlen für das Ein-Ausgabe-System durchgeführt. Gemäß Fig. 12 gehören zu den Ein-Ausgabe-Befehlen der Befehl EIO (Durchführung der Ein- und Ausgabe), der Befehl IIO (Ein-Ausgabe-Abfrage) und der Befehl HIIO (Abfrage von Ein- und Ausgabe mit hoher Priorität); diese Befehle sind in Fig. 15, 16 und 17 mit weiteren Einzelheiten dargestellt.

Dem Mikroprozessor 113 ist der Zugriff zur Ein-Ausgabeleitung 39 über den Eingabe-/Ausgabekanal 109 gemäß Fig. 12 mit Hilfe mehrerer Leitungswege 117 möglich.

Gemäß Fig. 12 gehört zu dem Eingabe-/Ausgabekanal 109 ein Mikroprozessor 119, dem ein Mikroprogramm 121 zugeordnet ist.

Bei dem Multiprozessorsystem hat das Mikroprogramm 121 die einzige Aufgabe, die im folgenden anhand von Fig. 16 beschriebene Wiederanschluß- und Datenübertragungsfolge durchzuführen.

Gemäß Fig. 12 gehört zu dem Eingabe-/Ausgabekanal 109 jedes Prozessormoduls 33 eine Datenweglogik 123.

Gemäß Fig. 13 gehören zu der Datenweglogik 123 ein Kanalspeicherdatenregister 125, ein Ein-/Ausgabe-Datenregister 127, ein Kanalspeicheradressenregister 129, ein Zeichenzählregister 131, ein Adressenregister 133 für aktive Vorrichtungen, ein Prioritätsauflösungsregister 135 sowie eine Paritätserzeugungs- und Prüflogik 137.

Zu dem Leitungsweg 117 nach Fig. 12 gehören gemäß Fig. 13 zwei Schienen, und zwar die M-Schiene und die K-Schiene.

Die M-Schiene ist eine Ausgangsschiene des Mikroprozessors 113, die Daten zu dem Ein-Ausgabe-Datenregister 127 übermittelt.

Die K-Schiene bildet eine Zuführungsschiene, die Daten von der Datenweglogik 123 zu dem Mikroprozessor 113 übermittelt.

Gemäß Fig. 12 verbindet ein Leitungsweg 139 die Datenlogik 123 mit dem Speicher 107.

Gemäß Fig. 12 gehören zu dem Leitungsweg 139 ein Hardware-Leitungsweg 139A und zwei logische Leitungswege 139B und 139C im Speicher 107 jedes Prozessormoduls 33.

Die logischen Leitungswege 139B und 139C werden im folgenden anhand von Fig. 16 näher erläutert.

Zu dem Hardware-Leitungsweg 139A gehören gemäß Fig. 13 drei Zweigleitungen.

Die erste Zweigleitung 139A-1 überträgt Daten vom Speicher zum Kanalspeicherdatenregister 125.

Ein zweite Zweigleitung 139A-2 überträgt gemäß Fig. 13 Daten vom Kanalspeicheradressenregister 129 zum Speicher.

Gemäß Fig. 13 überträgt ein dritter Leitungsweg 139A-3 Daten vom Ein-/Ausgabe-Datenregister 127 zum Speicher.

Gemäß Fig. 12 gehört zum Ein-Ausgabe-Kanal eines Prozessormoduls 33 ein Steuerlogikteil 141.

Zu dem Steuerlogikteil 141 gehören wiederum gemäß Fig. 13 eine T-Schienen-Maschine 143 sowie Anforderungsleitungen, und zwar gemäß Fig. 14 eine Rückverbindungsleitung 145, eine Unterbrechungsanforderungsleitung 147 für niedrige Priorität, eine Unterbrechungsanforderungsleitung 149 für hohe Priorität und eine Rangleitung 151.

Zu der in Fig. 12 und 14 dargestellten Ein-/Ausgabeleitung 39 gehören ferner mehrere Kanalfunktionsleitungen 153, 157 und 159, die auch in Fig. 13 angedeutet sind. Die Markierungsschiene bzw. die T-Schiene 153 besteht aus vier Leitungen, die als Funktionsleitungen zur Wirkung kommen und gemäß Fig. 14 sind drei Leitungen vorhanden, die Austauschleitungen bilden; hierzu gehören die Leitung 155 (Bedienung, Ausgabe), die Leitung 157 (Bedienung, Eingabe) und die Leitung 159 (Stop, Eingabe), die gemäß der Beschriftung in Fig. 14 Austauschleitungen bilden.

Gemäß Fig. 12 und 14 gehört zu der Ein-/Ausgabeleitung 39 ferner eine Gruppe von Datenleitungen 161, 163, 165, 167 und 169.

Die Leitungen 161 der Datenschiene und die Paritätsleitung 163 arbeiten richtungsunabhängig und dienen als Datenleitungen, und gemäß Fig. 14 umfaßt diese Gruppe sechzehn Datenschienenleitungen 161 und eine Paritätsleitung 163.

Die Leitungen 165 (Ende der Übertragung), 167 (Auffüllung, Ausgabe) und 169 (Auffüllung, Eingabe) dienen als Datenzustandsleitungen und zeigen bestimmte Bedingungen an, die sich bei den Datenleitungen 161 und 163 von Zeit zu Zeit ergeben können.

Schließlich gehört gemäß Fig. 12 und 14 zu der Ein-/Ausgabeleitung 39 eine Rücksetzleitung 171.

Jeder der in Fig. 18 dargestellten T-Schienen-Befehle erfordert ein bestimmtes Format bei der Datenschiene 161, während ein T-Schienen-Befehl gültig ist. Dieses spezielle Datenschienenformat ist in Fig. 18 bezüglich der bevorzugten Ausführungsform für die T-Schienen-Funktionen "Adresse und Befehl laden" (LAC) und "Lesen des Vorrichtungszustandes" (RDST) dargestellt.

Im Fall der T-Schienen-Funktion LAC geben die Daten bzw. das Feld, das über die Leitungen 0 bis 5 der Datenschiene 161 übermittelt wird, die durchzuführende Operation an; das Feld, das über die Leitungen 8 bis 12 der Datenschiene übertragen wird, benennt den Geräteanschluß 41 bzw. den Zugang 43, der an die Datenschiene 161 angeschlossen ist, an welchen der Befehl adressiert ist; das über die Datenschienenleitungen 13 bis 15 übertragene Feld gibt an, welche mit dem Geräteanschluß verbundene Vorrichtung durch den Geräteanschluß 41 in Abhängigkeit von diesem Befehl betätigt werden soll.

Im Fall der T-Schienen-Funktion RDST zeigen Datenschienenbits 0, 1, 2 und 3 an, daß ein Eigentümerfehler vorliegt, bzw. daß eine Unterbrechung bevorsteht, bzw. daß die Vorrichtung gesetzt ist, bzw. daß ein Paritätsfehler vorhanden ist. Die Bits 4 bis 15 melden den vorrichtungsabhängigen Zustand.

Über die T-Schiene werden die Funktionen in drei Folgen übertragen; wie es nachstehend anhand von Fig. 15, 16 und 17 beschrieben ist.

Jede T-Schienen-Funktion wird durch den Kanal herbeigeführt, und eine Austauschfolge wird zwischen dem Eingabe-/Ausgabekanal 109 und dem Geräteanschluß 41 unter Benutzung der Austauschleitungen 155, 157 und 159 durchgeführt, um den Empfang der T-Schienen-Funktion zu bestätigen. Die Steuerung der T-Schiene und des Austausches ist die Aufgabe der T-Schienen-Maschine 143 nach Fig. 13.

Fig. 23 zeigt einen Ablaufplan, der die Wirkung des Austausches zwischen dem Eingabe-/Ausgabekanal 109 und den Zugängen 43 erkennen läßt.

Gemäß Fig. 28 überträgt die Leitung 155 das Signal SVO (Bedienung, Ausgabe), während die Leitung 157 das Signal SVI (Bedienung, Eingabe) überträgt.

Der Kanaltaktzyklus ist für die Signale SVO und SVI in senkrechter Orientierung dargestellt.

Gemäß Fig. 28 ist das Signal SVI (Bedienung, Eingabe) nicht mit dem Kanaltakt synchronisiert, und es kann in jedem beliebigen Zeitpunkt durch den Geräteanschluß hervorgerufen werden, und zwar in Abhängigkeit von einem Bedienungs-Ausgabe-Signal des Eingabe-/Ausgabekanals 109.

Bevor das Signal SVO gegeben wird, benennt der Kanal 109 die T-Schienen-Funktion und erforderlichenfalls die Datenschiene.

Dann liefert der Kanal 109 ein Bedienungsausgabesignal, wie es in Fig. 28 durch den senkrechten Anstieg 279 angedeutet ist, und das Signal SVO bleibt wahr, bis der Geräteanschluß mit dem Signal SVI (281) reagiert, um den Kanalbefehl zu bestätigen; das Signal SVI bleibt wahr, bis der Kanal das Signal SVO verschwinden läßt.

Wenn der Geräteanschluß 41 das Bedienungseingabesignal SVI liefert, beseitigt der Kanal 109 das Bedienungsausgabesignal SVO, wie es in Fig. 28 durch den senkrechten Abfall 283 angedeutet ist, innerhalb einer Zeitspanne, die typisch zwischen einem und zwei Taktzyklen liegt, und in Abhängigkeit hiervon läßt der Geräteanschluß das Bedienungseingabesignal SVI entsprechend dem senkrechten Abfall 285 in Fig. 28 verschwinden.

Nachdem der Geräteanschluß 41 das Bedienungseingabesignal SVI zum Verschwinden gebracht hat, kann der Kanal 109 erneut ein Bedienungsausgabesignal SVO für die nächste Übermittlung liefern; jedoch liefert der Kanal das Signal SVO erst nach dem Verschwinden des Signals SVI.

In Fig. 28 bezeichnen die Pfeile 281A, 283A und 285A die Reaktionen auf die Vorgänge 297, 281 und 283.

Der Austausch wird mit der Hinterflanke des senkrechten Abfalls 285 nach Fig. 28 beendet.

Bei einer Ausgabeübertragung akzeptiert das Schnittstellen-Datenregister 213 des Geräteanschlusses die Daten an der Vorderflanke des Signals SVO (senkrechter Anstieg 279), und die Daten werden zum Steuerteil 187 des Geräteanschlusses (Fig. 19) an der Rückflanke des Signals SVO entsprechend dem senkrechten Abfall 283 in Fig. 28 übertragen.

Bei einer Eingabeübertragung akzeptiert der Kanal 109 Daten vom Geräteanschluß an der Rückflanke des Signals SVO entsprechend dem senkrechten Abfall 283 nach Fig. 28.

Somit wird ein Austausch über zwei Leitungen benutzt, um den Informationsaustausch zwischen dem Kanal 109 und dem zugehörigen Geräteanschluß 41 zu bewirken, da diese Teile asynchron arbeiten.

Hierbei handelt es sich um den allgemeinen Austauschzustand, der in Fig. 15, 16 und 17 als Austausch 2L bezeichnet ist.

Außerdem kommen ggf. zwei spezielle Überlegungen bezüglich des Austausches in Frage.

Erstens werden Kanalbefehle, die zum Wählen eines Geräteanschlusses benutzt werden, nicht durch das Signal SVI ausgetauscht, denn während dieser Zeit wird kein einzelner Geräteanschluß gewählt.

Gemäß Fig. 18 gehören zu diesen Befehlen die nachstehenden Befehle:

SEL:
Wählen
LAC:	Adresse und Befehl laden
HPOL:	Unterbrechungsabruf bei hoher Priorität
LPOL:	Unterbrechungsabruf bei niedriger Priorität und
RPOL:	Wiederverbindungs-Unterbrechungsabruf

Ferner werden Befehle, die benutzt werden, um eine Folge zu beenden, nicht durch das Signal SVI ausgetauscht, denn sie bewirken, daß sich ein gewählter Geräteanschluß selbst abschaltet.

Zu diesen Befehlen gehören gemäß Fig. 18 die folgenden Befehle:

DSEL:
Abschalten
ABTI:	Befehl (Ein-Ausgabe) abbrechen und
ABTD:	Daten verwerfen

Bei allen genannten Befehlen, die nicht ausgetauscht werden, liefert der Kanal gemäß Fig. 28 das Signal SVO bzw. 155 während einer bestimmten Zeitspanne von z. B. zwei Taktperioden, und dann läßt der Kanal das Signal SVO verschwinden. Diese Art des Austausches ist in Fig. 15, 16 und 17 als Austausch 1L bezeichnet.

Zweitens wird eine Datenübertragung normalerweise ausgetauscht, abgesehen davon, daß dann, wenn ein Geräteanschluß zu melden wünscht, daß er keiner weiteren Bedienung bedarf, dieser Geräteanschluß anstelle des Signals SVI das Signal STI (Eingabestopp) zurückgibt. Wenn danach das Signal SVO von dem Kanal fallen gelassen wird, schaltet sich der Zugang selbst ab. Im übrigen bewirkt das Signal STI einen Austausch in der gleichen Weise wie das Signal SVI.

Als weitere Bedingung für alle Austausche gilt, daß der Kanal dann, wenn er die Abgabe des Signals SVO vorbereitet, einen Zeitgeber anlaufen läßt (Bestandteil der T-Schienen-Maschine 143 nach Fig. 13), der dann abläuft, und ein Fehlersignal setzt, wenn der nächste Austauschzyklus nicht innerhalb der durch den Zeitgeber bestimmten Zeitspanne eingeleitet und zu Ende geführt wird. Wenn der Zeitgeber abläuft, wird ein Fehlersignal an einem geeigneten Punkt innerhalb der Folge gesetzt, und dem Geräteanschluß 41 wird gemäß der Beschreibung anhand von Fig. 15, 16 und 17 entweder das Signal ABTI (EIO-, IIO- oder HIIO-Folge) oder das Signal ABTD (Wiederanschlußfolge) zugeführt.

Fig. 29 zeigt die Logik für den in Fig. 28 dargestellten Austausch. Diese Logik bildet einen Bestandteil der T-Schienen-Maschine 143 nach Fig. 13 und ist für die vorstehend genannte allgemeine Austauschbedingung verantwortlich.

Zu der Logik nach Fig. 29 gehören eine Bedienungsausladekippschaltung 287 und eine Bedienungseingabe-Synchronisationskippschaltung 289. Gemäß Fig. 29 sind die Kippschaltungen 287 und 289 physikalisch innerhalb des Kanals 109 untergebracht.

Zu dem Geräteanschluß 41 gehören eine Verknüpfungslogik 291 und ein Sender 293 der ein Bedienungseingabesignal SVI zum D-Eingang der Kippschaltung 289 zurücksendet.

Die Logik nach Fig. 29 arbeitet in der nachstehend beschriebenen Weise.

Der Eingabe-/Ausgabekanal 109 setzt das Bedienungsausgabesignal, indem er den J-Eingang der Kippschaltung 287 einschaltet; wenn der nächste Taktzyklus beginnt, wird das Bedienungsausgabesignal den Geräteanschluß durch einen Sender 295 zugeführt.

Wenn die Verknüpfungslogik 291 des Geräteanschlusses betriebsbereit ist, gibt sie den Sender 293 frei, um das Bedienungseingabesignal SVI zu der Kippschaltung 289 zurückzuleiten und hierdurch den Austausch abzuschließen.

Gemäß Fig. 19 ist bei dem Geräteanschluß mit zwei Zugängen jeder der beiden Zugänge 43 eines Geräteanschlusses 41 durch eine physikalische Verbindung 197 mit der gemeinsamen Schnittstellenlogik 181 verbunden, deren Einzelheiten aus Fig. 21 ersichtlich sind, und jeder Zugang 43 ist außerdem über eine logische Verbindung 183 der gemeinsamen Schnittstellenlogik 181 so zugeordnet, wie es durch eine Eigentumsverriegelung 185 bestimmt wird.

Wie in Fig. 19 durch die Verbindungslinie 180 angedeutet, ist die gemeinsame Schnittstellenlogik 181 dem Steuerteil 187 des Geräteanschlusses 41 zugeordnet. Zu diesem Steuerteil 187 gehört ein Puffer 189.

Die in Fig. 19 schematisch angedeuteten, doppelt vorhandenen Zugänge 43, deren Einzelheiten aus Fig. 23 ersichtlich sind, bilden wichtige Bestandteile des erfindungsgemäßen Multiprozessorsystem, denn sie gewährleisten, daß sich der Betrieb des Ein-Ausgabe-Systems bei einer Störung allenfalls verlangsamt, jedoch nicht unterbrochen wird.

Die Zugänge 43 und die zugehörigen Systemteile sind so aufgebaut, daß die beiden Zugänge eines Geräteanschlusses 41 logisch und physikalisch voneinander unabhängig sind. Somit bildet kein Bestandteil eines Zugangs 43 einen Bestandteil des anderen Zugangs 43 eines bestimmten Geräteanschlusses 41, und das Versagen eines einzelnen Teils, z. B. eines integrierten Schaltkreises, bei einem Zugang kann den Betrieb des anderen Zugangs nicht beeinträchtigen.

Jeder Zugang 43 arbeitet gemäß Fig. 19 als Schnittstelle zwischen einem Prozessormodul 33 und einem Geräteanschluß und schließlich über den Geräteanschluß zwischen dem Prozessormodul und der betreffenden Vorrichtung. Der Zugang 43 bildet die Einheit, die mit dem Prozessormodul sowie mit dem Steuerteil 187 des Geräteanschlusses verkehrt, und zwar jeweils entsprechend dem Zustand der Eigentümerverriegelungseinrichtung 185.

Mit anderen Worten, der Zugang 43 selbst stellt die Verbindung zu einem Prozessormodul durch Setzen seines Wählbits 173 in der nachstehend beschriebenen Weise in Abhängigkeit von über den Eingabe-/Ausgabekanal 109 empfangenen Befehlen her.

Jeder einzelne Zugang 43 eines bestimmten Geräteanschlusses 41 kann unabhängig mit einem Prozessormodul 33 verbunden werden, und zwar gleichzeitig damit, daß der andere Zugang des Geräteanschlusses mit einem anderen Modul verbunden wird. Jedoch bestimmt die Eigentumsverriegelung 185 die logische Verbindung zwischen dem Steuerteil 187 des Geräteanschlusses und einem der beiden Zugänge 43 derart, daß in jedem Zeitpunkt nur ein Zugang den Geräteanschluß steuern kann.

Die Decodierlogik bestimmt, welche Funktion in jedem bestimmten Zeitpunkt durch die T-Schiene 153 übertragen wird.

Die Steuerlogik kombiniert T-Schienen-Funktionen, um bestimmte Funktionen des Zugangs herbeizuführen, z. B. um ein Wählbit zu setzen, um ein Wählbit zu löschen oder um den Unterbrechungszustand abzulesen.

Die Wirkungsweise der Steuerlogik ist in Fig. 27 durch die zugehörigen logischen Gleichungen dargestellt.

Wenn in der noch anhand von Fig. 15, 16 und 17 zu beschreibenden Weise eine Verbindungsfolge über die Ein-/Ausgabeleitung 39 übermittelt werden soll, wird einer der Zugänge 43, und zwar nur der an die Ein-/Ausgabeleitung 39 angeschlossene Zugang eines Geräteanschlusses 41 im logischen Sinne durch Setzen des zugehörigen Wählbits nach Fig. 19 an die Schiene angeschlossen.

Diese logische Verbindung wird durch einen Teil der Daten bestimmt, die bei dieser Verbindungsfolge übermittelt werden. Nach dem Herstellen der Verbindung reagiert der betreffende Zugang 43 auf Kanalprotokolle dadurch, daß er Informationen zwischen dem Kanal und dem Steuerteil des Geräteanschlusses weitergibt. Der Vorrichtungsadressenkomparator 193 ist derjenige Bestandteil des Zugangs 43, welcher die eindeutige Adresse des Zugangs bestimmt.

Der Vorrichtungsadressenkomparator 193 nach Fig. 20 bestimmt die eindeutige Adresse für einen bestimmten Zugang 43 dadurch, daß er das Vorrichtungsadressenfeld in der Datenschiene 161 während einer T-Schienen-Funktion LAC mit Adressenrangierleitungen vergleicht, die einem bestimmten Zugang 43 zugeordnet sind. Wenn die durch den Kanal 109 übermittelte Adresse der durch die Rangierleitungen bei einem bestimmten Zugang 43 bestimmten Adresse entspricht, wird gemäß Fig. 27 das Glied ADD COMP generiert, und die Wahlverriegelung 173 für diesen Zugang wird gesetzt, wobei angenommen ist, daß die übrigen in Fig. 27 angegebenen Bedingungen das Setzen des Wählbits zulassen. Hierauf reagiert der Zugang 43 auf alle T-Schienen-Operationen, bis die Folge mit der Löschung des Wählbits endet.

Zu den in Fig. 27 verwendeten Abkürzungen gehören die folgenden:

ADD COMP:
Adressenvergleich (Geräteanschlußadresse)
PAROKFF:	Paritätsrichtigkeits-Kippschaltung
SEL:	Wählen
OWN:	Eigentümer und
SELBIT:	Wählbit

Das Paritätsprüfregister 177 nach Fig. 20 steht insofern in einer Beziehung zu der Paritätserzeugungs- und Prüflogik 137 nach Fig. 13, als diese Logik bei der Ausgabe die Parität generiert, die durch das Register 177 des Zugangs 43 geprüft werden soll, und diese Parität muß zutreffen; anderenfalls wird der Vorgang durch den Ein-Ausgabe-Kanal 109 des Prozessormoduls 33 abgebrochen. Bei der Eingabe generiert die gemeinsame Schnittstellenlogik 181 auf ähnliche Weise das Paritätssignal, das durch die Paritätslogik 137 geprüft wird.

Gemäß Fig. 24 wird die Paritätsprüfung eingeleitet, bevor dem Register Daten eingegeben werden, und diese Paritätsprüfung wird fortgesetzt, bis das Register sämtliche Daten enthält. Mit anderen Worten, bei der D-Schiene wird die Parität durch das Zugangsparitätsregister immer dann geprüft, wenn der Kanal das Signal SVO mit einer Ausgabe-T-Schienen-Funktion liefert, und die Parität wird während der Dauer des Signals SVO überwacht, um zu gewährleisten, daß die Daten in der D-Schiene während der Dauer des Signals SVO stabil sind, während der Zugang die Daten zum Datenregister 213 nach Fig. 21 übermittelt.

Diese Paritätsprüfung findet bei jeder Transaktion innerhalb einer T-Schienen-Folge statt, und wenn während einer beliebigen Transaktion innerhalb der Folge ein Paritätsfehler aufgetreten ist, wird dieser Fehler in Abhängigkeit von einer T-Schienen-Funktion während einer Folge als Zustandsbit zurückgemeldet. Beispielsweise zeigt bei der EIO-Folge nach Fig. 18 und 15 die Rückführung des P-Bits für das Signal RDST an, daß der Zugang während der EIO-Folge einen Paritätsfehler bestimmt hat.

Gemäß Fig. 18 ist das Paritätsfehlerbit ein Bit Nr. 3 in der D-Schiene, das in Abhängigkeit von einer RDST-Funktion in der T-Schiene erscheint.

Tritt ein Paritätsfehler in irgendeinem Zeitpunkt außerhalb einer EIO-Folge auf, wird dieser Paritätsfehler während des Leseunterbrechungszustandes RIST der T-Schiene auf ähnliche Weise gemeldet, wie es weiter oben bezüglich des Signals RDST in der T-Schiene beschrieben ist.

Gemäß Fig. 24 wird der Paritätsfehler am Beginn einer EIO-, IIO- oder einer HIIO-Folge oder einer Wiederanschlußfolge gelöscht.

Wird während irgendeiner Folge ein Paritätsfehler festgestellt, wird er durch das Paritätsprüfregister registriert, um über die D-Schiene in Abhängigkeit von einer T-Schienen-Funktion RDST oder RIST zurückgemeldet zu werden.

Gemäß Fig. 20 hat die Freigabeverriegelung 175 bei dem Zugang 43 die Aufgabe, es dem Ein-Ausgabe-System zu ermöglichen, sich von Fehlern einer bestimmten Art zu erholen, die anderenfalls beide Ein-Ausgabe-Schienen betriebsunfähig machen würden, welche mit einem bestimmten Geräteanschluß 41 verbunden sind. Die Freigabeverriegelung 175 ermöglicht dies, indem sie nicht zuläßt, daß der Zugang 43 der Ein-/Ausgabeleitung 39 irgendwelche Signale zuführt.

Die Freigabeverriegelung 175 wird durch einen speziellen Sperrbefehl gelöscht. Hierbei handelt es sich um eine T-Schienen-Funktion in Form eines Ladeadressenbefehls LAC, wobei ein spezieller Operationscode über die D-Schiene 161 übertragen wird.

Nach dem Löschen der Freigabeverriegelung 175 kann diese Einrichtung nicht programmäßig zurückgesetzt werden.

Zu dem Zugang 43 gehört ein Zustandsmultiplexer 195, der den weiter obenerwähnten Eigentümerfehler zurückleitet, wenn der Geräteanschluß 41 logisch mit dem anderen Zugang 43 dieses Geräteanschlusses verbunden ist, um anzuzeigen, daß der Geräteanschluß zu dem anderen Zugang gehört, und daß diesen Zugang zugeführte Befehle ignoriert werden.

Bei dem Zugang 43 nach Fig. 20 ist ein Schnittstellensender- und -empfänger 197 für jede Eingabeleitung vorhanden, d. h. für die Leitungen SVI, STI, Datenschiene, Parität, PADI, RCI, LIRQ, HIRQ der Ein-Ausgabe-Schiene 39 nach Fig. 14. Die Sende- und Empfangseinrichtungen 197 übermitteln Daten von dem Zugang 43 zu dem Eingabe-/Ausgabekanal 109, wenn die Wahlverriegelung 173 gesetzt ist und die T-Schienen-Funktion bei der T-Schiene 153 es erfordert, daß der Geräteanschluß 41 Informationen zu dem Kanal zurückleitet. Die Einrichtungen 197 übermitteln ständig Informationen von der Datenschiene 161 aus zu dem Zugang 43.

Ein Merkmal der Erfindung besteht darin, daß die Stromzuführungsregelschaltung 182 in Zuordnung zu den Sende- und Empfangseinrichtungen 197 zur Wirkung kommt, um das Verhalten der Sende- und Empfangseinrichtungen zu regeln, wenn der Geräteanschluß 41 ein- oder ausgeschaltet ist, und zwar derart, daß die Übermittlung fehlerhafter Signale zu der Ein-Ausgabe-Schiene verhindert wird, während die Stromzufuhr ein- oder ausgeschaltet wird. Dieses Merkmal ist vom Standpunkt der Aufrechterhaltung der Übertragungsverbindungen von besonderer Bedeutung.

Gemäß Fig. 20 gehören zu jeder Sende- und Empfangseinrichtung 197 ein Empfänger 198 und ein Sender 200.

Zum Freigeben des Senders 200 dient eine Freigabeleitung 202.

Der Freigabeleitung 202 werden mehrere Glieder zugeführt, und zwar das Wählbit 173, eine erforderliche Eingabefunktion aus der T-Schiene und ein Signal der Stromversorgungsschaltung 182.

Bei einer bestimmten Ausführungsform der Erfindung wird das Signal der Stromversorgungsschaltung mittels einer "wire or"-Verbindung dem Ausgang des Gatters zugeführt, das die übrigen Glieder so kombiniert, daß das Ausgangssignal der Stromversorgungsschaltung die übrigen Glieder dadurch wirkungslos macht, daß sie die Freigabeleitung 202 abschaltet. Hierdurch wird gewährleistet, daß der Sender 200, bei dem es sich z. B. um einen Schaltkreis vom Typ 8T26A oder 7438 handelt, in den Zustand des hohen Widerstandes gebracht wird, bis die Stromversorgungsschaltung feststellt, daß die Stromversorgung ausreicht, um ein einwandfreies Arbeiten der integrierten Schaltkreise sicherzustellen. Die Ausgangsstufe der Stromversorgungsschaltung ist so ausgebildet, daß sich eine Eigenschaft vorteilhaft ausnutzen läßt, die bei dem hier verwendeten integrierten Schaltkreis für die Sende- und Empfangseinrichtung gegeben ist. Wenn bei diesem speziellen integrierten Schaltkreis die Treiberfreigabeleitung 202 zwischen zwei Diodenspannungsabfällen über dem Erdpotential gehalten wird, werden die Ausgangstransistoren des Senders ohne Rücksicht auf den Pegel der Stromzufuhr zu dem integrierten Schaltkreis in den Abstandzustand gebracht. Dies gewährleistet, daß die Treiberschaltung die Schiene nicht betätigen kann.

Diese spezielle Kombination von Merkmalen ermöglicht eine Betriebsweise, bei welcher das Ausgangssignal des integrierten Schaltkreises geregelt wird, wenn die Stromzuführung einsetzt oder sich verringert; im Gegensatz hierzu ist normalerweise das Ausgangssignal eines integrierten Schaltkreises nicht definiert, wenn die Stromzufuhr einen bestimmten Pegel unterschreitet.

Die gleiche Schaltung wird bei den X- und Y-Schienen des Interprozessorschienensystems benutzt, um die Sende- und Empfangseinrichtungen zu steuern und die durch die Interprozessorsteuereinrichtung 55 erzeugten Steuersignale zu kontrollieren. Gemäß Fig. 30 ist jede Zentraleinheit 105 mit einer Spannungsüberwachungsschaltung 182 versehen, die der Stromversorgungsschaltung 182 des Geräteanschlusses ähnelt. Somit steuern die Stromversorgungsschaltungen die Sender für alle Geräteanschlüsse 41 und sämtliche Interprozessor-Steuereinrichtungen 55.

Weitere Einzelheiten der Spannungsüberwachungsschaltung 182 sind aus Fig. 25 ersichtlich.

Die Stromversorgungschaltung hat die Aufgabe, zwei verschiedene Spannungspegel der Quelle für eine Spannung von 5 V zu detektieren.

Wenn die Stromzufuhr versagt, fühlt die Schaltung 182 den Punkt, an dem die Spannung einen bestimmten Pegel unterschreitet, bei dem die Logik des Geräteanschlusses oder der Zentraleinheit in einen unbestimmten Zustand übergeht. An diesem Punkt liefert die Schaltung Signale, um das System gegenüber der Logik zu schützen, die danach einen nicht definierbaren Zustand annimmt.

Der zweite Spannungspegel, der durch die Spannungsüberwachungsschaltung gefühlt wird, ist ein Wert, der Auftritt, wenn die zugeführte Spannung zunimmt. Dieser zweite Pegel, bei dem die Spannung gefühlt wird, ist im Vergleich zu dem ersten Pegel um etwa 100 mV höher, damit das System mit Hysterese arbeitet, um das Auftreten von Schwingungen zu verhindern.

Die Stromversorgungsschaltung verbleibt in einem stabilen Zustand, nachdem sie eine der Spannungsbedingungen gefühlt hat, bis sie die andere Spannungsbedingung fühlt, woraufhin eine Zustandsänderung eintritt. Der Zustand, in dem sich die Stromversorgungsschaltung jeweils befindet, bestimmt den Spannungspegel, bei dem der Übergang in den anderen Zustand herbeigeführt wird.

Somit liefert die Spannungsüberwachungsschaltung 182 ein Signal, durch das angezeigt wird, daß die zugeführte Spannung innerhalb vorbestimmter zulässiger Betriebsgrenzen für den Geräteanschluß 41 liegt. Ist dies nicht der Fall, wird das Ausgangssignal der Schaltung 182 dazu benutzt, auf direktem Wege die betreffenden Schienensignale des Geräteanschlusses 41 zu sperren.

Die Spannungsüberwachungsschaltung 182 erzeugt ein binäres Ausgangssignal. Bei dem Ausgangssignal 1 liegt die Spannung innerhalb der zulässigen Grenzen. Erscheint das Ausgangssignal 0, zeigt diese Tatsache an, daß die Spannung unter einer zulässigen Grenze liegt.

Zu der in Fig. 25 dargestellten Spannungsüberwachungsschaltung 182, die nachstehend näher erläutert wird und mit dem Geräteanschluß 41 zusammenarbeitet, weist sieben Ausgangstreiberstufen auf, von denen Gebrauch gemacht wird, um die Schaltung 182 mit dem Geräteanschluß 41 zu verbinden. Zwar wird die gleiche Schaltung 182 auch bei der Zentraleinheit 105 und der Schienensteuereinrichtung 37 verwendet, doch sind in diesen Fällen weniger Ausgangstreiberstufen vorhanden.

Gemäß Fig. 25 gehören zu der Schaltung 182 eine Stromquelle 184 und ein Differentialverstärker 186.

Der Differentialverstärker 186 weist als einen Eingang eine Leitung 188 zum Zuführen einer temperaturkompensierten Bezugsspannung und als zweiten Eingang eine Leitung 190 auf, wobei das über die Leitung 190 zugeführte Eingangssignal die Spannung anzeigt, die durch die Schaltung 182 gefühlt werden soll.

Die in der Leitung 188 erscheinende Bezugsspannung wird durch eine Zenerdiode 192 bestimmt.

Zu dem Differentialverstärker 186 gehören zwei einander angepaßte Transistoren 194 und 196.

Die in der Leitung 190 erscheinende Spannung wird durch Widerstände 198, 200 und 202 bestimmt, bei denen es sich um Metallfilmwiderstände handelt, durch die der Schaltung 182 eine hochgradige Temperaturstabilität verliehen wird.

Die in den Leitungen 204 und 206 erscheinenden Ausgangssignale des Differentialverstärkers 186 werden einer Anordnung mit drei Transistoren 208, 210 und 212 zugeführt, die ihrerseits den Hauptausgangssteuertransistor 214 steuert.

Der Hauptausgangssteuertransistor 214 treibt sämtliche mit ihm verbundenen Ausgangstreiber. Bei der in Fig. 25 dargestellten Anwendung der Schaltung 182 bei einem Geräteanschluß 41 treibt der Hauptausgangstransistor 214 z. B. die Ausgangsstufen 216-228. Die Ausgangsstufe 216 dient zum Löschen der Logik, die Ausgangsstufen 218, 220 und 222 werden in Verbindung mit den Schnittstellenvorrichtungen eines Zugangs 43 des Geräteanschlusses verwendet, und die Ausgangsstufen 224, 226 und 228 arbeiten mit der Schnittstellenvorrichtung des anderen Zugangs 43 des Geräteanschlusses zusammen.

Schließlich ist bei der Schaltung 182 eine Hysterese-Regeleinrichtung 230 vorhanden, zu der Widerstände 232 und 234 sowie ein Transistor 236 gehören.

Nimmt man an, daß während des Betriebs aus dem Abschaltzustand in den Einschaltzustand übergegangen wird, wird die Spannung der Stromquelle 184 dem Differentialverstärker 186 und dem Hauptausgangssteuertransistor 214 zugeführt. In diesem Zeitpunkt ist die in der Leitung 190 vorhandene Spannung niedriger als die Spannung in der Leitung 188, so daß der Differentialverstärker 186 den Hauptausgangssteuertransistor 214 im abgeschalteten Zustand hält. Hierdurch werden die Ausgangsstufen 216-228 eingeschaltet.

Hierdurch wird erreicht, daß die Schaltung 182 das Ausgangssignal 0 liefert, um anzuzeigen, daß die Spannung nicht innerhalb der gewünschten Grenzen liegt.

Nimmt die Spannung zu, erhöht sich die Eingangsspannung in der Leitung 190, bis sie gleich der Bezugsspannung in der Leitung 188 ist. An diesem Punkt treibt der Differentialverstärker 186 den Hauptausgangssteuertransistor 214, der somit eingeschaltet wird. Hierdurch wird die Basistreiberspannung bei den Ausgangsstufen 216-228 beseitigt, so daß diese Stufen abgeschaltet werden. Nunmehr liefert die Schaltung 182 das Ausgangssignal 1, um anzuzeigen, daß die Spannung innerhalb der erforderlichen Grenzen liegt.

Nunmehr kommt die Hysterese-Regelschaltung 230 zur Wirkung. Während sich die zugeführte Spannung erhöhte, war der Transistor 236 der Hysterese-Regelschaltung 230 eingeschaltet. Wenn dies der Fall ist, scheint der Widerstandswert des Widerstandes 202 kleiner zu sein als derjenige Wert, der vorhanden ist, wenn der Transistor 236 abgeschaltet ist.

Der Punkt, an dem der Hauptausgangssteuertransistor 214 eingeschaltet wird, ist der Punkt, an dem der Hysterese-Regeltransistor 236 abgeschaltet wird. Das Abschalten des Hysterese-Regeltransistors 236 führt zu einem kleinen Spannungssprung in der Leitung 190, durch den der Differentialverstärker 186 in dem Zustand verriegelt wird, bei dem er den Hauptausgangstransistor 214 im eingeschalteten Zustand hält.

Die Stromversorgungsschaltung 182 bleibt in diesem Zustand stabil, wobei der Hauptausgangssteuertransistor 214 eingeschaltet ist, während die Ausgangstreiberstufen 216-228 abgeschaltet bleiben, bis die Spannung von dem Wert +5 V bis unterhalb eines Schwellenwertes zurückgeht, der durch die an der Leitung 190 liegende Spannung bestimmt wird.

Sobald die Spannung in der Leitung 190 die Bezugsspannung in der Leitung 188 unterschreitet, d. h., wenn die Spannung beim Versagen der Stromzufuhr unter 5 V zurückgeht, schaltet der Differentialverstärker 186 den Hauptausgangssteuertransistor 214 ab, wodurch die Ausgangstreiberstufen 216-228 eingeschaltet werden.

Da der Hysterese-Regeltransistor 236 während des Spannungsabfalls abgeschaltet war, muß die dem Eingang der Schaltung 182 zugeführte Spannung etwas weiter zurückgehen, als bis zu dem Punkt, an dem die Schaltung 182 fühlte, daß die Spannung während des Einschaltstadiums innerhalb der erforderlichen Grenzen lag.

Diese Differenz oder Hysterese wird verwendet, um zu verhindern, daß ein bei der zugeführten Spannung von 5 V vorhandenes Rauschen bei der Schaltung zu irgendwelchen Schwingungen führt, die fälschlicherweise anzeigen, daß die Stromzufuhr versagt.

Die Spannungsüberwachungsschaltung 182 nach Fig. 25 ermöglicht ein sehr genaues Fühlen der beiden genannten Spannungen, mittels welcher der jeweilige Zustand nachgewiesen wird, d. h., ob das Ausgangssignal eine 1 oder eine 0 ist.

Damit die beiden Spannungen sehr genau gefühlt werden können, muß es bei der Schaltung 182 möglich sein, anfängliche Toleranzen bei den verschiedenen Schaltungselementen sowie während des Betriebs auftretene Temperaturänderungen zu kompensieren. Bei der Schaltung 182 bildet die Zenerdiode 192 das einzige kritische Schaltungselement, bei dem eine Kompensation infolge seiner anfänglichen Toleranzen erforderlich ist, und diese Kompensation wird dadurch bewirkt, daß der Widerstand 198 entsprechend gewählt wird.

Diese Temperaturkompensation wird dadurch ermöglicht, daß die Zenerdiode 192 eine aktive und nicht etwa eine passive Zenerdiode ist. Ferner wird eine wirksame Temperaturkompensation dadurch erreicht, daß die beiden Transistoren des Differentialverstärkers 186 einander angepaßt sind, und daß die Widerstände 198, 200 und 202 als Metallfilmwiderstände ausgebildet sind.

Zu jedem Zugang 43 gehören mehrere Verbindungsleitungen, die in Fig. 19 und 20 insgesamt mit 179 bezeichnet sind. Hierzu gehören die einzelnen Leitungen 201, von den 16 die Eingangsschiene bzw. die I-Schiene bilden, ferner Vorrichtungsadressenleitungen 203, Ausgangsschienenleitungen 205, von denen 16 vorhanden sind, eine Eigentumsübernahmeleitung 207 sowie allgemeine Leitungen 209, die z. B. Paritätssignale übertragen, die T-Schiene und weitere ähnliche Leitungen, die im Hinblick auf die verwendete Hardware erforderlich sind.

Die Leitungen 201, 203, 205, 207 und 209 entsprechen den mit den gleichen Bezeichnungen versehenen Leitungen nach Fig. 21, wo die gemeisame Schnittstellenlogik in einem Blockschaltbild dargestellt ist. Jedoch sind zwei Sätze jeder dieser Leitungen nach Fig. 21 vorhanden, da die gemeinsame Schnittstellenlogik 181 jedem der beiden Zugänge 43 eines Geräteanschlusses 41 zugeordnet ist.

Gemäß Fig. 21 gehört zu der gemeinsamen Schnittstellenlogik 181 die auch in Fig. 19 dargestellte Eigentumsverriegelung 185, mittels welcher die logische Verbindung zwischen der gemeinsamen Schnittstellenlogik 181 und einem Zugang 43 bestimmt wird, von dem das Eigentumübernahmesignal über die Leitung 207 empfangen worden ist.

Wie erwähnt, wird das Eigentumübernahmesignal durch die Zugangshardware aus einem gemäß Fig. 18 in der T-Schiene erscheinenden Adressen- und Befehlsladesignal mittels eines bestimmten Operationscodes im Befehlsfeld der D-Schiene abgeleitet. Wenn der Zugang gemäß Fig. 18 das Signal LAC über die T-Schiene von dem Kanal empfängt, prüft die Zugangslogik das Befehlsfeld, d. h. die 6 oberen Bits, aus der D-Schiene. Wenn das Befehlsfeld einen Code enthält, der einen Eigentumsübernahmebefehl angibt, erzeugt die Zugangshardware ein Signal, um die Eigentumsverriegelung 185 zu setzen, damit der Zugang mit der gemeinsamen Schnittstellenlogik und dann mit dem Steuerteil des Geräteanschlusses verbunden wird. Wenn das Befehlsfeld einen Löschbefehl angibt, liefert die Zugangshardware ein Signal zum Löschen der Freigabeeinrichtung des Zugangs. Dieser Vorgang spielt sich nur dann ab, wenn das Vorrichtungsadressenfeld in der D-Schiene mit den Vorrichtungsadressenschaltleitungen des Zugangs übereinstimmt, und wenn während des Befehls kein Paritätsfehler nachgewiesen wird. Mit anderen Worten, wenn bei dem Signal LAC ein Paritätsfehler nachgewiesen wird, werden keine Befehle ausgeführt, was auch für den Eigentumsübernahmebefehl, den Löschbefehl usw. gilt.

Auf diese Weise erhält der Eingabe-/Ausgabekanal 109, der den Eigentumsübernahmebefehl ausgibt, die Kontrolle über den Geräteanschluß 41, und der andere Zugang 43 wird logisch abgeschaltet. Das Eigentumsübernahmesignal kann auch ein harte Löschung des inneren Zustandes der Steuereinrichtung bewirken.

Der Zustand der Eigentumsverriegelung 185 nach Fig. 21 bestimmt auch, welcher Zugang Informationen durch den Multiplexer 211 leiten kann. Sobald die Eigentumsverriegelung 185 in einer bestimmten Richtung gesetzt ist, verbleibt sie in diesem Zustand, bis von dem anderen Zugang ein Eigentumsübernahmebefehl empfangen wird. Das Erscheinen eines Signals in der Ein-Ausgabe-Rücksetzleitung IORST bewirkt ebenfalls, daß das Eigentum an den anderen Zugang übergeben wird, nachdem der innere Zustand des Geräteanschlusses gelöscht worden ist.

Steuersignale werden durch den Zustand der Eigentumsverriegelung 185 sowie von dem betreffenden Zugang 43 gewählt und durch den Multiplexer 211 dem Steuerteil 187 eines Geräteanschlusses über einen Satz von Steuerleitungen 215 zugeführt. Daten werden wahlweise dem betreffenden Zugang 43 über Leitungen 205 entnommen und dem Datenregister 213 eingegeben und der Steuereinrichtung gemäß Fig. 21 über eine Ausgabeschiene 217 dargeboten.

Einige der Steuerleitungen 215, und zwar die Leitungen 215A, werden benutzt, um den Multiplexer 220 zu steuern, wenn Informationen aus der Steuereinrichtung gewählt werden, die über Leitungen 219 übermittelt werden, um über die Eingabeschiene 201 zu den Zugängen 43 (Fig. 20) zurückgeführt zu werden und schließlich zu dem Kanal 109 eines Prozessormoduls 33 zu gelangen. Eine Leitung 221 führt die Vorrichtungsadresse von dem betreffenden Zugang 43 zu der Eingabeschiene 201 und von dort aus zu dem Eingabe-/Ausgabekanal 109 zurück.

Der Datenpuffer 189 nach Fig. 19 ist in Fig. 22 mit weiteren Einzelheiten dargestellt.

Gemäß der Erfindung weisen viele der Geräteanschlüsse 41 einen Puffer für mehrere Wörter auf, der Informationen mit einer relativ niedrigen Geschwindigkeit von einem Peripheriegerät aufnimmt und diese Informationen dann mit oder nahezu mit der Speichergeschwindigkeit zu dem Prozessormodul überträgt, um eine maximale Ausnutzung der Bandbreite des Kanals zu ermöglichen.

Bezüglich des Aufbaus der Puffer ist es wichtig, daß die Geräteanschlüsse 41 in der Lage sind, miteinander zusammenzuarbeiten, um Zugang zu dem Kanal 109 zu erhalten, damit fehlerhafte Betriebszustände vermieden werden. Damit die Geräteanschlüsse 41 einwandfrei zusammenarbeiten können, müssen die Puffer 189 für mehrere Wörter nach bestimmten Grundsätzen ausgebildet sein.

Auf diese Grundsätze wird im folgenden näher eingegangen.

Wenn ein Geräteanschluß einen Wiederanschluß an den Kanal 109 anfordert, muß eine ausreichende restliche Puffertiefe zur Verfügung stehen, damit alle Geräteanschlüsse 41, denen eine höhere Priorität zukommt, und ein Geräteanschluß mit einer niedrigeren Priorität bedient werden können, und damit die Wiederanschluß-Wartezeit bei der Wiederanschlußanforderung auftreten kann, ohne die noch verbleibende Tiefe des Puffers zu erschöpfen. Gemäß Fig. 23 wird dies als "Pufferschwelle" T bezeichnet.

Nachdem der Puffer bedient worden ist, muß er genügend lange warten, um eine Bedienung aller Geräteanschlüsse 41 mit niedrigerer Priorität zu ermöglichen, bevor eine weitere Wiederanschlußanforderung gestellt wird. Dies wird im folgenden als "Rückhaltung" (holdoff) bezeichnet. Gemäß Fig. 23 ist die Puffertiefe D die Summe der Rückhaltetiefe und der Schwellwerttiefe.

Die Rückhaltetiefe und die Schwellwerttiefe sind eine Funktion mehrerer variabler Größen; hierzu gehören die Vorrichtungsgeschwindigkeit, die Kanalgeschwindigkeit, die Speichergeschwindigkeit, die Wiederanschlußzeit, die Anzahl der Geräteanschlüsse mit höherer Priorität an der Ein-Ausgabe-Schiene, die Anzahl der Geräteanschlüsse von niedrigerer Priorität an dieser Schiene und die maximal zulässige Datenbündellänge.

Einem Geräteanschluß von hoher Priorität an der Ein-Ausgabe-Schiene arbeitet mit einer größeren Anzahl von Geräteanschlüssen von niedrigerer Priorität an der gleichen Schiene zusammen als ein anderer Geräteanschluß mit geringer Priorität an der gleichen Ein-Ausgabe-Schiene, und daher benötigt der Geräteanschluß mit der höheren Priorität eine größere Rückhaltetiefe als der Geräteanschluß mit niedrigerer Priorität. Entsprechend benötigt ein Geräteanschluß mit niedriger Priorität an einer Ein-Ausgabe-Schiene eine größere Schwellwerttiefe als ein Geräteanschluß von höherer Priorität. Bei einem Geräteanschluß ist der Puffer 189 so ausgebildet, daß Vorteil aus der Tatsache gezogen werden kann, daß sich bei einer Vergrößerung der erforderlichen Rückhaltung die benötigte Schwellenwerttiefe verringert, und daß eine Vergrößerung der benötigten Schwellenwerttiefe zu einer Verringerung der erforderlichen Rückhaltetiefe führt. Zu diesem Zweck wird die Beanspruchung, bei der eine Wiederanschlußanforderung gestellt wird, variabel gemacht, wobei sich die tatsächliche Einstellung nach den Merkmalen der Geräteanschlüsse mit höherer bzw. niedrigerer Priorität bei einer bestimmten Ausbildung des Ein-Ausgabe-Kanals richtet. Somit entspricht die Puffertiefe dem Maximum der Schwellenwerttiefe für den schlimmsten Fall oder der Rückhaltetiefe für den schlimmsten Fall und nicht etwa der Summe dieser beiden Größen. Daher kann man die Puffertiefe auf einen Mindestwert verkleinern und die zum Füllen oder Leeren des Puffers benötigte Zeit abkürzen.

In Fig. 23 sind einige dieser Parameter graphisch dargestellt, wobei die Zeit auf der waagerechten Achse und die Wörter im Puffer auf der senkrechten Achse aufgetragen sind, um einen Ausgabevorgang darzustellen.

Beginnt man an dem Punkt D im linken oberen Teil von Fig. 23 und nimmt man an, daß der Puffer bis zur vollen Puffertiefe gefüllt ist, werden Daten zu einem Geräteanschluß mit einer Geschwindigkeit übermittelt, die durch die Linie mit dem Anstieg -R_D angedeutet ist, und diese Datenübermittlung setzt sich fort, ohne daß ein Wiederanschlußsignal erzeugt wird, bis sich die Puffertiefe bis auf die Schwellwerttiefe verringert hat, die in Fig. 23 dem Schnittpunkt 223 zwischen der Linie mit dem Anstieg -R_D und der Schwellwerttiefenlinie T entspricht.

An diesem Punkt wird an den Kanal 109 die Wiederanschlußaufforderung gestellt, wie es auf der waagerechten Zeitachse von Fig. 23 angegeben ist.

Die Übermittlung von Daten aus dem Puffer wird mit der Geschwindigkeit fortgesetzt, die der Linie mit dem Anstieg -R_D entspricht, und die Aufforderung wird durch Geräteanschlüsse mit höherer Priorität zurückgehalten, und zwar bis zu dem Punkt 225, an dem die Aufforderung durch den Kanal 109 anerkannt wird, woraufhin der Ein-Ausgabe-Kanal mit seiner Wiederanschlußfolge für diesen Geräteanschluß beginnt.

An dem Punkt 227 ist das erste Datenwort durch den Kanal 109 zu dem Puffer 189 des Geräteanschlusses übermittelt worden, und dann überträgt der Kanal 109 Datenwörter mit einer Geschwindigkeit, die der Linie mit dem Anstieg R_C entspricht, wobei diese Datenwörter zu dem Puffer 189 gelangen.

Gleichzeitig fährt der Geräteanschluß 41 fort, Datenwörter aus dem Puffer mit der Geschwindigkeit -R_D zu übertragen, so daß die Gesamtgeschwindigkeit der Eingabe in den Puffer 189 der Linie mit dem Anstieg R_C-R_D entspricht, bis der Puffer an dem Punkt 229 erneut gefüllt ist. Sobald der Puffer gefüllt ist und sich der Geräteanschluß von dem Kanal 109 abschaltet, wird die Datenübertragung mit der Geschwindigkeit fortgesetzt, die gemäß Fig. 23 der Linie mit dem Anstieg -R_C entspricht.

In Fig. 23 entspricht die Strecke t_r der Zeit, die zum Aufrufen und Wählen des Geräteanschlusses und zum Übertragen des ersten Wortes benötigt wird. Hierauf wird im folgenden anhand von Fig. 16 erneut eingegangen.

In Fig. 23 bezeichnet der Buchstabe B die Strecke, die der Dauer eines Datenbündels entspricht. Diese Datenbündelzeit ist ein dynamischer Parameter. Die Länge eines bestimmten Bündels richtet sich nach der Übertragungsgeschwindigkeit des Geräteanschlusses, der Übertragungsgeschwindigkeit des Kanals, der Anzahl von Geräteanschlüssen, bei denen Übertragungen ablaufen, sowie der Kanalwiederanschlußzeit. Die maximale Zeit, die für ein Bündel zugelassen wird, wird so gewählt, daß sich eine möglichst kleine erforderliche Puffertiefe ergibt, wobei hohe Übertragungsgeschwindigkeiten möglich sind, und wobei die Anzahl der Geräteanschlüsse berücksichtigt ist, die gleichzeitig eine Übertragung bewirken können.

Fig. 22 ist ein Blockschaltbild einer bestimmten Ausführungsform eines erfindungsgemäßen Puffers 189 zur Erfüllung der anhand von Fig. 23 geschilderten Erfordernisse bezüglich der Rückhaltetiefe und der Schwellenwerttiefe.

Gemäß Fig. 22 gehören zu dem Puffer 189 ein Eingabepuffer 231, ein Pufferspeicher 233, ein Ausgabepuffer 235, ein Eingabezeiger 237, ein Ausgabezeiger 239, ein Multiplexer 241, eine anhand von Fig. 26 näher zu beschreibende Puffersteuerlogik 243, ein an letztere angeschlossener Multiplexer 245 und ein Beanspruchungszähler 247.

Ferner führen gemäß Fig. 22 zwei Gruppen 217 und 249 von Dateneingabeleitungen zu dem Eingabepuffer 231.

Zu der Gruppe 249 gehören sechzehn Dateneingabeleitungen.

Die andere Gruppe 217 setzt sich aus sechzehn Ausgabeschienenleitungen zusammen.

Die eine oder andere Gruppe von Eingabeleitungen führt jeweils Eingangssignale über den Puffer 231 und eine Gruppe von Leitungen 251 dem Pufferspeicher 233 zu. Hierbei sind sechzehn Leitungen 251 vorhanden.

Die Daten werden dem Pufferspeicher 233 entnommen und dem Ausgabepuffer 235 über sechzehn Leitungen 253 zugeführt.

Der Ausgabepuffer 235 übermittelt die Daten gemäß Fig. 19 und 21 zurück zu der gemeinsamen Schnittstellenlogik 181 über eine Gruppe von sechzehn Leitungen 219 sowie zu den in Fig. 1 dargestellten Vorrichtungen 45, 47 bzw. 49, 51 und 53 über eine Gruppe von sechzehn Leitungen 255.

Der Eingabezeiger 237 und der Ausgabezeiger 239 arbeiten mit dem Multiplexer 241 in der nachstehend beschriebenen Weise zusammen.

Werden Daten aus dem Eingabepuffer 231 in den Pufferspeicher 233 überführt, ist der Eingabe-Zeiger 237 mit dem Pufferspeicher 233 über den Multiplexer 241 verbunden, um die Stelle zu bestimmen, an der das Wort geschrieben wird.

Werden Daten aus dem Pufferspeicher 233 in den Ausgabepuffer 235 überführt, ist der Ausgabezeiger 239 mit dem Pufferspeicher 233 über den Multiplexer 241 verbunden, um die Stelle zu bestimmen, der das Wort entnommen wird.

Die Aufgabe der Puffersteuerlogik 243 nach Fig. 22 und 26 besteht darin, die Beanspruchung des Puffers 189 zu verfolgen. Diese Beanspruchung wird durch den Füllungs- oder Leerungsgrad des Puffers in Verbindung mit der Richtung der Übertragung bezüglich des Prozessormoduls (Eingabe oder Ausgabe) bestimmt. Die Beanspruchung nimmt zu, wenn der Geräteanschluß Zugriff zu dem Puffer nimmt, und sie verringert sich, wenn der Zugriff zu dem Puffer durch den Kanal erfolgt.

Bei der Ausführungsform nach Fig. 22 und 26 mißt der Beanspruchungszähler 247 die zunehmende Beanspruchung von 0 bis 15 an einem Eingang und die abnehmende Beanspruchung von 0 bis 15 an einem Ausgang. Bei einer hier nicht dargestellten anderen Ausführungsform würde bei der Puffersteuerlogik zusätzlich die Übertragungsrichtung berücksichtigt, so daß zwei neue Leitungen Zugriff zu den Zeigern 237 und 239 nehmen würden und der Beanspruchungszähler stets eine zunehmende Beanspruchung messen würde.

Gemäß Fig. 22 werden einer Kanalanforderungsleitung 215 (siehe auch Fig. 21) und einer Geräteanschluß-Anforderungsleitung 257, die mit dem Steuerteil 187 des Geräteanschlusses in Verbindung steht, Signale zugeführt, um einen Zugriff zu dem Pulver 189 anzuzeigen.

Der Multiplexer 245 wählt eine dieser Leitungen als Aufforderung zur Vergrößerung des Füllungsgrades des Puffers, und er wählt die andere Leitung als Aufforderung zur Verringerung des Füllungsgrades des Puffers auf der Basis der Übertragungsrichtung (Eingabe oder Ausgabe) gegenüber dem Prozessormodul.

Die zur Vergrößerung des Füllungsgrades des Puffers gewählte Leitung wird auch benutzt, um Daten aus den betreffenden Datenleitungen 249 oder 217 nach Fig. 22 über die Leitung 259 dem Eingabepuffer 231 einzugeben.

Der Kanal und der Geräteanschluß können gleichzeitig Zugriff zu dem Puffer 189 nehmen, und die Puffersteuerlogik 243 erfüllt diese Forderungen nacheinander. Hierbei wählt die Puffersteuerlogik 243 eine der Leitungen zum Zweck der Bedienung, während die andere Leitung unbedient bleibt, bis die Puffersteuerlogik die erste Aufforderung erfüllt hat, woraufhin sie die andere Aufforderung erfüllt.

Die Erfüllung einer Aufforderung durch die Puffersteuerlogik 243 spielt sich in der nachstehend beschriebenen Weise ab.

Zunächst ermittelt die Logik die Richtung der Übertragung (Eingabe oder Ausgabe) beim dem Pufferspeicher 233, und sie führt ein Signal der an den Multiplexer 241 angeschlossenen Leitung 261 zu, um nach Bedarf über den Multiplexer 241 den Eingabezähler 237 oder den Ausgabezähler 239 zu wählen.

Zweitens führt bei einer Ausgabeanforderung die Puffersteuerlogik 243 der Leitung 263 ein Signal zu, um drei Vorgänge durchzuführen.

• A. Das Wort wird aus dem Eingabepuffer 231 dem Pufferspeicher 233 an der Stelle eingegeben, die durch den Eingabezähler 237 und den Multiplexer 241 bestimmt wird.
• B. Der Beanspruchungszähler 247 wird weitergeschaltet.
• C. Die Puffersteuerlogik 243 schaltet den Eingabezähler 237 weiter.

Drittens läßt bei einer Ausgabeübertragung die Puffersteuerlogik 243 ein Signal in der Leitung 265 erscheinen, um die nachstehenden drei Vorgänge durchzuführen.

• A. Die Puffersteuerlogik 243 gibt dem Ausgabepuffer 235 das Wort ein, das dem Pufferspeicher 233 entnommen und durch den Ausgabezähler 239 und den Multiplexer 241 bestimmt wird.
• B. Die Puffersteuerlogik 243 schaltet den Beanspruchungszähler 247 abwärts.
• C. Die Puffersteuerlogik 243 schaltet den Ausgabezähler 239 weiter.

Der Beanspruchungszähler 247 bestimmt, ob der Puffer 189 gefüllt ist (D), oder ob er sich an der Schwellenwerttiefe T befindet, wie es in Fig. 22 bei den Ausgabeleitungen angegeben ist.

Das Ausgangssignal des Beanspruchungszählers 247 wird decodiert, und jeder beliebige der decodierten Werte kann benutzt werden, um anzugeben, daß sich der Puffer an der Schwellenwerttiefe befindet. Bei der bevorzugten Ausführungsform werden Schaltdrähte verwendet, um jeweils einen von sechzehn möglichen Beanspruchungswerten zu wählen, und an den Kanal 109 wird eine Wiederanschlußaufforderung gerichtet, wenn die Beanspruchung des Puffers 189 diesen Wert erreicht.

Der Steuerteil 187 des Geräteanschlusses benutzt diese drei Signale, die den Angaben in Fig. 23 entsprechen, um Wiederanschlußaufforderungen und Abschaltaufforderungen über die betreffenden Leitungen 145 bzw. 159 nach Fig. 14 und 12 zu stellen.

Das Eingabestoppsignal STI, das durch die Leitung 159 übertragen wird und in Fig. 14 und 12 dargestellt ist, steht in Beziehung zur Puffertiefe D, dem Füllungs- oder Leerungszustand des Puffers und der Übertragungsrichtung; das Eingabe-Wiederanschlußsignal RCI in der Leitung 145 nach Fig. 14 und 12 steht in Beziehung zu der Schwellenwert-Tiefenanzeige T des Beanspruchungszählers 247 nach Fig. 22. Somit erscheint das Eingabestoppsignal STI, wenn der Puffer 189 den Zustand der geringsten Beanspruchung (bei der Ausgabe gefüllt bzw. der Eingabe leer) erreicht. Das Signal STI meldet dem Kanal 109, daß der Geräteanschluß 41 beabsichtigt, die Datenbündelübertragung zu beenden. Wenn der Puffer seinen Schwellenwert durchläuft, läßt er das Signal RCI in der Leitung 145 erscheinen, um dem Kanal 109 anzuzeigen, daß der Puffer ein Datenbündel zu übertragen wünscht.

Fig. 26 zeigt Einzelheiten des Multiplexers 245, der Puffersteuerlogik 243 und des Beanspruchungszählers 247, die zu dem Puffer 189 nach Fig. 22 gehören.

Gemäß Fig. 26 gehören zu dem Mulitplexer 245 zwei Sätze von Gattern 245A und 245B, Anforderungs-Kippschaltungen 267A und 267B, eine Taktkippschaltung 269, Anforderungs-Synchronisationskippschaltungen 271A und 271B, eine Prioritätsauflösungsgatter 273 und Anforderungs-Durchführungsgatter 275A und 275B.

Der Beanspruchungszähler 247 weist einen Zählerteil 247A und einen Decodiererteil 247B auf, wie es aus Fig. 26 ersichtlich ist.

Gemäß Fig. 26 haben die beiden Sätze von Gattern 245A und 245B das in der Leitung 215 erscheinende Kanalanforderungssignal, das in der Leitung 257 erscheinende Geräteanschluß-Anforderungssignal und die Lese- und Schreibsignale verwendet, um zu bestimmen, welcher Kanal bzw. welcher Geräteanschluß dem Puffer 189 Daten eingibt bzw. ihm Daten entnimmt.

Die Anforderungskippschaltungen 267A und 267B speichern die Anforderungen, bis die Steuerlogik der Anforderung entsprochen hat.

Die Taktkippschaltung 269 erzeugt ein zweiphasiges Taktsignal, das durch die Anforderungs-Synchronisationskippschaltungen 271A und 271B sowie die Anforderungs-Ausführungsgatter 275A und 275B benutzt wird.

Die Anforderungs-Synchronisationskippschaltungen 271A und 271B synchronisieren die Anforderung mit der Taktgeneratorkippschaltung 269 und stabilisieren die Anforderung zur Durchführung.

Das Prioritätsauflösungsgatter 273 wählt jeweils eine der Anforderungen zur Durchführung und veranlaßt, daß die andere Anforderung zurückgehalten wird.

Die Anforderungs-Durchführungsgatter 275A und 275B führen die Anforderungen in Abhängigkeit von der synchronisierten Anforderung durch.

Jedes Ausgangssignal in den Leitungen 263 und 265 erfüllt die weiter obengenannten Aufgaben (Aufwärts- und Abwärtsschalten des Beanspruchungszählers, Aktualisieren des Pufferspeichers oder des Ausgabepuffers und Aktualisieren des Eingabe- bzw. des Ausgabezählers).

Außerdem löscht jedes Signal die zugehörige Anforderungskippschaltung gemäß Fig. 26 über die Leitungen 277A und 277B.

Wie erwähnt, veranschaulichen Fig. 15, 16 und 17 die drei Betriebsfolgen des Ein-Ausgabesystems.

Beim Betrieb des Ein-Ausgabe-Systems gehört zu der normalen Datenübermittlung zwischen einem Prozessormodul 33 und einem bestimmten Geräteanschluß bzw. einer Vorrichtung, z. B. einer Platte 45 nach Fig. 1, eine Folge EIO nach Fig. 15 zur Einleitung der Übermittelung.

Der EIO-Befehl wählt den betreffenden Geräteanschluß 41 und die Vorrichtung, und er bestimmt die durchzuführende Operation.

Der Geräteanschluß 41 leitet den Ein-Ausgabe-Vorgang zwischen sich und der betreffenden Vorrichtung ein.

Der Geräteanschluß 41 schließt sich periodisch wieder an den Kanal 109 an und übermittelt Daten zwischen sich und dem Kanal. Dieser periodische Wiederanschluß kann dazu dienen, Daten vom Kanal zum Geräteanschluß oder vom Geräteanschluß zum Kanal zu übermitteln.

Ist die Datenübermittlung abgeschlossen, unterbricht der Geräteanschluß 41 den Betrieb der Zentraleinheit 105, die dadurch reagiert, daß sie eine IIO- oder eine HIIO-Folge ausgibt.

Die IIO-Folge bestimmt die Identität der die Unterbrechung bewirkenden Vorrichtung und die Bedingungen, unter denen die Übertragung zu Ende geführt wird.

Die HIIO-Folge ähnelt der IIO-Folge, doch wird sie in Abhängigkeit von einer Ein-Ausgabe-Unterbrechung von hoher Priorität ausgegeben.

Der Ein-Ausgabe-Ausführungsbefehl EIO der Zentraleinheit wird durch die aus Fig. 15 ersichtlichen Zustandsänderungen der T-Schiene definiert.

Bei dem am linken Ende von Fig. 15 dargestellten ersten Zustand NOP handelt es sich um den Ruhe- oder Leerlaufzustand. Die übrigen Zustände sind die gleichen wie die in Fig. 18 durch Abkürzungen bezeichneten, d. h., es handelt sich um den Befehl "Adresse und Befehl laden" (LAC), den Befehl "Parameter laden" (LPRM), den Befehl "Zustand der Vorrichtung lesen" (RDST), den Befehl "Abschalten" (DSEL) und den Befehl "Abbrechen" (ABTI).

Ebenso wie bei den in Fig. 6, 7 und 8 dargestellten Zustandsänderungen bezeichnen die voll ausgezogenen Pfeile jeweils eine Zustandsänderung, und ein gestrichelter Pfeil bezeichnet einen Zustand, der eintreten muß, bevor eine Zustandsänderung stattfinden kann.

Der EIO-Befehl und seine Durchführung nach Fig. 15 stehen unter der direkten Steuerwirkung des Mikroprozessors 113 (Fig. 12) und der Zentraleinheit 105.

Das Einleitungssignal der Zentraleinheit wird der Zustandsmaschine nach Fig. 15 entsprechend dem gestrichelten Pfeil 117 zugeführt; das Einleitungssignal wird nur aufgenommen, wenn sich die T-Schiene im Leerlaufzustand befindet.

Sobald das Einleitungssignal der Zentraleinheit zugeführt wird, geht die T-Schiene aus dem Leerlaufzustand NOP in den Zustand LAC über.

Beim LAC-Zustand wird ein Wort dem oberen Ende des Registerstapels 112 der Zentraleinheit 105 (Fig. 12) entnommen und gemäß Fig. 14 der D-Schiene 161 zugeführt.

Wie erwähnt, wird dieses Wort dazu benutzt, einen bestimmten Geräteanschluß 41 und eines der Peripheriegeräte 45, 47, 49, 51 und 53 nach Fig. 1 zu wählen; außerdem dient dieses Wort dazu, die durchzuführende Operation zu benennen.

Beim nächsten T-Schienenzyklus geht die T-Schiene in den Zustand LPRM über.

Bei diesem Zustand zum Laden des Parameters wird das Wort, das sich gerade unter dem oberen Ende des Registerstapels 112 der Zentraleinheit 105 befindet, gemäß Fig. 14 durch den Eingabe-/Ausgabekanal 109 der T-Schiene 161 zugeführt und zu dem Geräteanschluß 41 weitergeleitet, der während des vorausgegangenen LAC-Zustandes gewählt wurde.

Am Ende des in Fig. 15 durch einen gestrichelten Pfeil bezeichneten Austauschzyklus geht die T-Schiene in den Zustand RDST über. Bei diesem Zustand meldet der Geräteanschluß 41 seinen Zustand, d. h den Zustand einer bestimmten Vorrichtung, die gewählt worden ist, und zu dem der den Zustand der Vorrichtung bezeichneten Satz von Signalen gehört, zurück, und die Signale werden dem oberen Ende des Registerstapels 112 der Zentraleinheit 105 eingegeben.

Während des Parameterlade- und Vorrichtungslesezustandes können verschiedene Fehler aufgetreten sein. Hierzu gehören ein Paritätsfehler, der Ablauf des Austausches sowie eine Anzeige eines bei dem Zustandswort vorhandenen Fehlers. Ist tatsächlich ein Fehler aufgetreten, geht die T-Schienen-Maschine 143 nach Fig. 13 aus dem Zustand RDST in den Zustand ABTI (Befehl abbrechen) über.

Der Zustand ABTI veranlaßt den Geräteanschluß 41, die Informationen LAC und LPRM zu ignorieren, die ihm vorher durch den Ein-Ausgabe-Kanal 109 zugeführt worden sind, und dann kehrt die T-Schiene bzw. der Kanal in den Leerlaufzustand NOP zurück.

Wenn jenseits des Zustandes RDST kein Fehler nachgewiesen wurde, wie es in Fig. 15 durch den gestrichelten Pfeil 114 angedeutet ist, geht die T-Schiene in den Abschaltzustand DSEL über.

Befindet sich die T-Schiene im Abschaltzustand, löscht der Geräteanschluß 41 seine Wählverriegelungseinrichtung 173, und er reagiert auf den ihm erteilten Befehl, der ihm während des Zustandes LAC zugeführt wurde, und die T-Schiene kehrt in den Leerlaufzustand NOP zurück.

Beim Betrieb des Ein-Ausgabe-Systems können mehrere Vorrichtungsanforderungssignale asynchron auftreten. Beispielsweise kann nach einer EIO-Folge ein Wiederanschlußsignal erzeugt werden, um zu fordern, daß der Kanal Daten zum Geräteanschluß überträgt. Ferner kann der Geräteanschluß 41 unter verschiedenen Bedingungen ein Signal einer Unterbrechungsanforderungsleitung zuführen, z. B. um den Abschluß einer EIO-Folge oder einen ungewöhnlichen Zustand bei einem Peripheriegerät zu melden.

Die Vorrichtungsanforderungsleitungen sind allen Geräteanschlußzugängen 43 gemeinsam, die an eine bestimmte Ein-/Ausgabeleitung 39 angeschlossen sind.

Der Kanal 109 spricht auf Wiederanschlußanforderungen an, die über die Leitung RCI bzw. 145 nach Fig. 14 gestellt werden, und die Zentraleinheit 105 spricht auf Anforderungen an, die über die Leitung LIRQ bzw. 147 nach Fig. 14 gestellt werden, und zwar mit einer IIO-Folge, sowie auf eine über die Leitung HIRQ bzw. 149 eintreffende Anforderung mit einer HIIO-Folge.

Der erste Vorgang, den der Kanal 109 oder die Zentraleinheit 105 in Abhängigkeit von einem Vorrichtungsanforderungssignal durchführt, besteht in der Bestimmung der Identität des Geräteanschlusses 41 mit der höchsten Priorität, von dem die Anforderung stammt. Mit anderen Worten, dem Kanal 109 können gleichzeitig Anforderungen von mehreren Geräteanschlüssen 41 aus zugeführt werden, und der Kanal wählt dann einen bestimmten Geräteanschluß entsprechend einem vorher festgelegten Prioritätsplan.

Bei einer bestimmten Ausführungsform der Erfindung können an einen einzigen Kanal 109 bis zu 32 Geräteanschlüsse 41 angeschlossen sein.

Die 32 Geräteanschlüsse bilden zu Abrufzwecken eine Sternschaltung, bei der die 16-Bit-Datenschiene 161 verwendet wird. Eine zusätzliche Leitung 151 (Fig. 14) dient dazu, die 32 Geräteanschlüsse in zwei Gruppen zu je 16 Anschlüssen zu unterteilen. Einer Gruppe von 16 Geräteanschlüssen wird Priorität gegenüber der anderen Gruppe zuerkannt; außerdem sind die 16 Geräteanschlüsse jeder Gruppe nach ihrer Priorität geordnet. Der Geräteanschluß, der auf das Bit 0 aus der D-Schiene während einer Abruffolge anspricht, hat die höchste Priorität innerhalb eines Rangs, und dem Geräteanschluß, der auf das Bit 15 anspricht, kommt die niedrigste Priorität zu.

Einleitend sei erwähnt, daß bei dem nachstehend beschriebenen Abrufvorgang die in Fig. 16 und 17 dargestellten Zustandsbeschreibungen unter Einschluß desjenigen Austausches eine Rolle spielen, der während des Wählzustandes SEL abläuft.

Gemäß Fig. 16 und 17 setzt der Kanal 109 die Rangleitung auf Null und präsentiert dann gemäß Fig. 1 99999 00070 552 001000280000000200012000285919988800040 0002002740056 00004 998806 die T-Schienen-Funktion RPOL, wenn die Reaktion auf eine Wiederanschlußanforderung erfolgt, während die Zentraleinheit 105 gemäß Fig. 17 eine T-Schienen-Funktion LPOL präsentiert, wenn die Zentraleinheit mit einer IIO-Folge reagiert, oder eine T-Schienen-Funktion HPOL, wenn die Zentraleinheit mit einer HIIO-Folge reagiert. Bezüglich des Abrufvorgangs besteht hierin der einzige größere Unterschied zwischen Fig. 16, wo die Reaktion des Kanals dargestellt ist, und Fig. 17, die für das Ansprechen der Zentraleinheit gilt.

Gemäß Fig. 16 und entsprechend der Reaktion des Kanals 109 auf das Erscheinen eines Signals in der RCI-Leitung 145 nach Fig. 14 ist zu bemerken, daß alle Geräteanschlüsse, bei denen eine Wiederanschlußanforderung ansteht, und die auf den Rang Null ansprechen würden, der D-Schiene ein Bit zuführen. Mit anderen Worten, alle diese Geräteanschlüsse besetzen bei der D-Schiene 161 eine Leitung, die ihrer Priorität innerhalb der Gruppe entspricht.

Gemäß Fig. 13 überträgt der Kanal 109 das Signal aus der D-Schiene zu dem Prioritätsauflösungsregister 135, dessen Ausgangssignal bestimmt, welchem Geräteanschluß die höchste Priorität entsprechend dem weiter oben behandelten Schema zukommt, und das das entsprechende Bit zur D-Schiene 161 zurückleitet, wenn die angeschlossenen Geräteanschlüsse ein Bit im Rang Null liefern.

Wenn ein oder mehrere Geräteanschlüsse beim Rang Null auf ein Signal des Prioritätsauflösungsregisters reagieren, wird das Ausgangssignal dieses Registers allen damit verbundenen Geräteanschlüssen zusammen mit dem Wählsignal SEL in der T-Schiene zugeführt, woraufhin der Geräteanschluß, dessen Priorität beim Rang Null dem Ausgangssignal des Prioritätsauflösungsregisters entspricht, gemäß Fig. 19 sein Wählbit 173 setzt, so daß der betreffende Zugang auf nachfolgende Zustände innerhalb der Folge anspricht. Diese Wirkungsweise ist in Fig. 16 durch den voll ausgezogenen Pfeil veranschaulicht, der von dem Zustand RPOL mit dem Rang Null zu dem Zustand SEL verläuft.

Wenn das Prioritätsauflösungsregister 135 feststellt, daß beim Signal Null in der Rangleitung kein Geräteanschluß angesprochen hat, stellt der Kanal 109 die Rangleitung auf 1 um und gibt erneut den T-Schienen-Befehl RPOL. Wenn dann das Prioritätsauflösungsregister feststellt, daß beim Rang 1 ein Ansprechen erfolgt ist, bringt der Kanal die T-Schienen-Wählfunktion wie zuvor zur Wirkung.

Stellt jedoch das Prioritätsauflösungsregister 135 fest, daß beim Rang 1 kein Ansprechen erfolgte, kehrt der Kanal gemäß Fig. 16 in den Leerlaufzustand NOP zurück.

Dieser letztere Vorgang ist ein Beispiel für ein Versagen, das bei einem Zugang 43 auftreten könnte, und das dazu führen würde., daß das System 31 über den anderen Zugang 43 Zugriff zu dem betreffenden Geräteanschluß 41 nimmt.

Wie erwähnt, ist die Wirkungsweise des Prioritätsauflösungsregisters 135 unter dem Einfluß einer durch die Zentraleinheit 105 eingeleiteten IIO- oder HIIO-Folge die gleiche wie sein Ansprechen auf eine Wiederanschlußfolge, die durch den Kanal in Abhängigkeit von einem Wiederanschlußsignal eingeleitet wird, das der Leitung 145 durch einen Geräteanschluß 41 zugeführt wird.

Gemäß Fig. 16 beginnt die Wiederanschlußfolge mit der vorstehend beschriebenen Abruffolge zum erneuten Anschließen des Geräteanschlusses 41 mit der höchsten Priorität, der eine Anforderung stellt.

Der nächste Schritt der Wiederanschlußfolge dient dazu, die Nummer des Geräteanschlusses festzustellen, die in dem Adressenkomparator 193 enthalten ist. Wie erwähnt, sind bei dem Adressenkomparator 193 Schaltleitungen vorhanden, die die Nummer eines physikalischen Geräteanschlusses bestimmen. Hierbei handelt es sich um die gleichen Schaltleitungen, die bei der Funktion LAC der T-Schiene während einer EIO-Folge verwendet werden, um einen bestimmten Zugang festzulegen. Bei der Wiederanschlußfolge wird die durch diese Schaltleitungen bestimmte Adresse dem Ein-Ausgabe-Kanal über die D-Schiene während des Zustandes RAC der T-Schiene wieder zugeführt, um Zugriff zu einer Tabelle zu nehmen, welche den Pufferbereich für den Geräteanschluß bestimmt.

Ferner ist es erforderlich, die Richtung der Übertragung zu bestimmen (Ein- oder Ausgabeübertragung bei dem Prozessormodul). Zur Bestimmung der Richtung der angeforderten Übertragung und der Adresse des Geräteanschlusses bringt der Kanal die T-Schiene in den RAC-Zustand, und der Geräteanschluß 41 meldet die Adresse des Geräteanschlusses und die Übertragungsrichtung zurück.

Der Kanal verwendet die durch den Geräteanschluß 41 zurückgemeldete Adresse des Anschlusses, um gemäß Fig. 12 Zugriff zu einem Zweiworteintrag 142 einer Ein-Ausgabe-Steuertabelle IOC bzw. 140 zu nehmen, durch den ein Pufferbereich 138 im Speicher 107 für den betreffenden Geräteanschluß und die Vorrichtung bestimmt wird.

In Fig. 12 ist im unteren Teil das Format eines Zweiworteintrags 142 vergrößert dargestellt, um die Einzelheiten der Felder der beiden Wörter erkennbar zu machen.

Ein Zweiworteintrag 142 ist in der IOC-Tabelle 140 für jeden der acht möglichen der 32 Geräteanschlüsse 41 vorhanden, die mit einer Ein-Ausgabe-Schiene 39 verbunden sind, welche einem bestimmten Prozessormodul 33 zugeordnet sind, und zu jedem Prozessormodul gehört eine eigene IOC-Tabelle.

Jeder Zweiworteintrag beschreibt die Pufferstelle im Hauptspeicher und die verbleibende Länge, die in jedem bestimmten Zeitpunkt bei einer bestimmten Datenübertragung zu einer bestimmten Vorrichtung übertragen werden muß. Gemäß Fig. 12 gibt das obere Wort des Eintrags 142 die Übertragungsadresse an, zu oder von welcher die Übertragung eines Datenbündels erfolgt, und das untere Wort gibt das Bytes-Zählergebnis an, das der verbleibenden Länge des Pufferbereichs und dem Übertragungszustand entspricht.

Das den Zustand der Übertragung repräsentierende Feld enthält ein Schutzbit P und ein Kanalfehlerfeld CH ERR. Zu dem letzteren Feld gehören drei Bits, die gesetzt werden können, um jeweils einen Fehler von bis zu sieben numerierten Fehlern anzuzeigen.

Die Übertragungsadresse und das Byte-Zählergebnis werden in der IOC-Tabelle 140 am Ende jeder Wiederanschluß- und Datenübertragungsfolge (Datenbündel) aktualisiert. Die Übertragungsadresse wird aufwärts gezählt, und das Byte-Zählergebnis wird am Ende jedes Bündels abwärts gezählt. Der Betrag gibt die Anzahl der innerhalb des Bündels übertragenen Bytes an.

Das zweite Wort enthält erstens ein Feld, in dem jeder während einer Wiederanschluß- und Datenübertragungsfolge auftretende Fehler zur späteren Untersuchung festgehalten werden kann, sowie zweitens ein Schutzbit, das angibt, daß der Pufferbereich im Speicher 107 gelesen, jedoch nicht beschrieben werden kann.

Das Schutzbit dient dazu, den Speicher 107 gegen eine Störung bei dem Geräteanschluß 41 zu schützen. Mit anderen Worten, wenn der Geräteanschluß 41 die Übertragungsrichtung zu dem Kanal 109 während T-Schienen-Funktion RAC (Adresse und Befehl lesen) zurückmeldete, könnte eine Störung bei dem Geräteanschluß 41 diesen veranlassen, fälschlicherweise eine Eingabeübertragung anzugeben. Dann würde der Kanal in den Eingabezustand übergehen und Daten aus dem Geräteanschluß in den Speicher übertragen, wodurch im Puffer 138 enthaltene Daten verlorengehen würden. Das Schutzbit ermöglicht es dem Programm anzugeben, daß der Kanal diesem Pufferbereich keine Daten eingeben darf; dies bedeutet, daß die Vorrichtung nur eine Ausgabeübertragung benennen kann.

Die Übertragungsadresse gibt gemäß Fig. 12 den logischen Weg 139B an.

Gemäß Fig. 13 überführt der Kanal die Übertragungsadresse in das Kanalspeicher-Adressenregister 129 und gibt das Byte-Zähl­ ergebnis dem Zeichenzählregister 131 ein.

Je nach der Übertragungsrichtung, die der Kanal dem Geräte­ anschluß während des RAC-Zustandes nach Fig. 16 entnommen hat, bringt der Kanal die T-Schiene entweder in den Eingabezustand oder den Ausgabezustand, so daß Daten zwischen dem Gerätean­ schluß 41 und dem Speicher 107 übertragen werden, wobei das Kanalspeicher-Adressenregister 129 nach Fig. 13 benutzt wird, um den logischen Weg 139C nach Fig. 12 vorzuschreiben. Das Kanalspeicher-Adressenregister 129 und das Zeichenzählregister 131 werden mit jedem Wort aktualisiert, das während der Daten­ bündelübertragung übertragen wird, um die nächste Adresse im Puffer und die Anzahl der noch zu übertragenden Zeichen anzu­ geben. Am Ende eines Datenbündels wird der Inhalt des Kanal­ speicher-Adressenregisters 129 und des Zeichenzählregisters 131 der IOC-Tabelle 140 nach Fig. 12 eingegeben.

Während des Betriebs übernimmt der Kanal 109 für jedes von dem Geräteanschluß bei einer Eingabeübertragung übertragene Wort dieses Wort mit Hilfe des weiter oben beschriebenen Aus­ tauschvorgangs, um das Wort gemäß Fig. 13 in das Ein-Ausgabe- Datenregister 127 zu überführen, woraufhin das Wort gemäß Fig. 12 über den logischen Weg 139C dem Pufferbereich im Spei­ cher 107 eingegeben wird.

Bei einer Ausgabeübertragung entnimmt der Kanal 109 dem Puffer­ bereich ein Wort über den logischen Weg 139C und überträgt das Wort zu dem Kanalspeicherdatenregister 125 nach Fig. 13. Dann überträgt der Kanal das Wort gemäß Fig. 13 zu dem Ein-Ausgabe- Datenregister 127 und führt einen Austausch mit dem Gerätean­ schluß durch, der das Wort in sein Schnittstellen-Datenregister 213 nach Fig. 21 übernimmt.

Die hohe Arbeitsgeschwindigkeit des Ein-Ausgabe-Kanals wird durch die Verwendung mehrerer Leitungen erzielt, wobei das Wort im Ein-Ausgabe-Datenregister 127 mit dem Geräteanschluß ausgetauscht wird, während der Kanal bei der Übertragung aus demSpeicher 107 gleichzeitig das nächste Wort anfordert, über­ nimmt und es dem Kanalspeicher-Datenregister 125 eingibt. Da es gerade ebenso lange dauert, dem Geräteanschluß ein Wort zu entnehmen, wie die Übernahme eines Wortes aus dem Speicher für den Geräteanschluß dauert, können die beiden Operationen über­ lappt werden.

Während der Übertragung eines Datenbündels hat der Kanal das Zählergebnis des Zeichenzählregisters 131 für jedes übertra­ gene Wort um 2 Einheiten verkleinert, da jedes Wort zwei Bytes enthält.

Die Übertragung eines Datenbündels kann auf zweierlei Weise erfolgen. Mit anderen Worten, die Übertragung eines Datenbün­ dels kann auf normale Weise abgeschlossen werden, oder sie kann mit einem Fehlerzustand enden. Im Normalfall bestehen zwei Möglichkeiten.

Bei einem ersten Betriebszustand kann das Zeichenzählregister 131 ein Zählergebnis erreichen, bei dem noch ein oder zwei Bytes zu übertragen sind. Unter diesen Umständen aktiviert der Kanal gemäß Fig. 14 die EOT-Leitung 165, um anzuzeigen, daß das Ende der Übertragung erreicht ist. Erreicht das Zähl­ ergebnis den Wert 1, aktiviert der Kanal die EOT-Leitung 165 und die Auffülleitung 167, um das Ende der Übertragung durch ein ungeradzahliges Byte anzuzeigen.

Erreicht das Zeichenzählergebnis den Wert 2, aktiviert der Kanal die Leitung EOT, doch wird die Auffülleitung 167 nach Fig. 14 nicht benötigt, da beide Bytes in der Schiene gültig sind.

In jedem Fall spricht der Geräteanschluß 41 an, indem er ge­ mäß Fig. 14 in der Leitung 159 das Eingabestoppsignal STI er­ scheinen läßt; außerdem läßt der Geräteanschluß 41 in der Leitung 169 das Auffüllsignal PADI erscheinen, wenn der Kanal das Auffüllausgabesignal PADO geliefert hat.

In diesem ersten Fall der normalen Beendigung wird die gesamte Übertragung und nicht nur diejenige eines Datenbündels durch den Kanal 109 beendet.

Der andere normale Abschluß findet statt, wenn der Geräte­ anschluß 41 das Datenbündel dadurch beendet, daß er in Abhängig­ keit von dem Signal SVO (Ausgabebedienung) das Eingabestopp­ signal STI liefert. Dies zeigt gemäß Fig. 19 an, daß der Puffer 189 den Zustand der geringsten Beanspruchung erreicht hat, was dem Punkt 229 in Fig. 23 entspricht.

Das Eingabestoppsignal STI kann sowohl bei einer Ausgabeüber­ tragung als auch bei einer Eingabeübertragung auftreten.

Wenn bei einer Eingabeübertragung der Geräteanschluß 41 sowohl die Übertragung als auch das Datenbündel abzuschließen wünscht, kann er das Eingabestoppsignal STI erzeugen, und um beim letz­ ten Wort ein ungeradzahliges Byte zu liefern, kann er außerdem das Auffüllsignal PADI erscheinen lassen.

Wenn gemäß Fig. 16 die Übertragung durch einen fehlerfreien Zustand (STI oder EOT) bei einer Ausgabe- oder Eingabeübertra­ gung abgeschlossen wird, wie es in Fig. 16 durch die mit OUT bzw. IN bezeichneten Kreise angedeutet ist, aktualisiert der Kanal 109 die IOC-Tabelleneingänge in der beschriebenen Weise, und er kehrt gemäß Fig. 16 in den Leerlaufzustand NOP zurück.

Wie erwähnt, kann die Übertragung auch durch einen Fehlerzu­ stand abgeschlossen werden.

Während der Übertragung eines Datenbündels können verschie­ dene nachstehend behandelte Fehler auftreten.

Erstens kann der Geräteanschluß 41 eine Eingabeübertragung zu einem Puffer anfordern, dessen Schutzbit P in der IOC-Tabelle in der beschriebenen Weise gesetzt worden ist.

Zweitens ist es möglich, daß der Geräteanschluß 41 nicht in Abhängigkeit von einem Auffüll-Ausgabesignal PADO des Kanals 109 ein Auffüllungs-Eingabesignal PADI zurückleitet.

Drittens kann der Kanal 109 bei der D-Schiene 161 einen Pari­ tätsfehler nachweisen.

Viertens ist es möglich, daß der Geräteanschluß 41 nicht auf ein Bedienungsausgabesignal SVO des Kanals 109 innerhalb der zugewiesenen Zeit anspricht, wie es weiter oben bezüglich der Austauschvorgänge beschrieben ist.

Fünftens kann der durch die IOC-Tabelleneingänge vorgeschrie­ bene Pufferbereich in eine Seite übertreten, die durch ihre Karte als nicht vorhanden bezeichnet wird (siehe die Beschrei­ bung des Abbildungsplans des Speichersystems).

Sechstens kann ein Paritätsfehler nachgewiesen werden, wenn Zugriff zu der Karte genommen wird, während im Verlauf einer Wiederanschlußeingabe- und Datenübertragungsfolge Zugriff zum Speicher genommen wird (siehe die Beschreibung der Paritäts­ fehlerprüfung beim Speichersystem).

Siebtens kann das Speichersystem einen nicht korrigierbaren Paritätsfehler nachweisen, wenn der Kanal 109 Zugriff zum Speicher nimmt (siehe die Beschreibung der Paritätsfehlerprü­ fung beim Speichersystem).

Wenn sich ein beliebiger dieser Fehlerzustände einstellt, geht der Kanal 109 gemäß Fig. 16 in den ABTD-Zustand (Abbrechen der Datenübertragung) über. Hierdurch wird der Geräteanschluß 41 davon informiert, daß ein Fehler aufgetreten ist und daß die Datenübertragung abgebrochen werden muß. Hierauf geht der Kanal 109 wieder in den Leerlaufzustand NOP nach Fig. 16 über.

Sobald ein Fehler auftritt, aktualisiert der Kanal 109 die IOC-Tabelleneinträge, und er verzeichnet eine Fehlernummer, die einen der vorstehend beschriebenen sieben Fehler bezeich­ net, im Fehlerfeld des zweiten Wortes des vorstehend beschrie­ benen IOC-Tabelleneintrags.

Wenn ein einzelner Fehler auftritt, wird somit die Nummer die­ ses Fehlers im Fehlerfeld des IOC-Tabelleneintrags vermerkt.

Treten mehrere Fehler auf, wählt der Kanal 109 denjenigen Feh­ ler, bei dem eine Erholung am wenigsten zu erwarten ist, und er vermerkt nur die Nummer dieses Fehlers im Fehlerfeld des IOC-Tabelleneintrags.

Ferner kann ein Fehler einer weiteren Art auftreten. Der Ge­ räteanschluß 41 kann versuchen, sich wieder an den Kanal anzu­ schließen, wenn das Zählwort in der IOC-Tabelle eine Null ist. In diesem Fall macht es der Kanal dem Geräteanschluß unmög­ lich, sich wieder anzuschließen, und der Kanal durchläuft die vorstehend anhand von Fig. 16 beschriebene Folge, doch wenn der Kanal feststellt, daß das Zählwort in der IOC-Tabelle eine Null ist, geht er unmittelbar in den ABTD-Zustand (Abbruch) über. Hierin besteht ein wichtiges Merkmal der Erfindung, denn es schützt den Prozessorspeicher gegen ein Überschreiben durch einen gestörten Geräteanschluß.

Wenn im Byte-Zählergebnis des zweiten Wortes im IOC-Tabellen- Eintrag 142 nach Fig. 12 bei einem bestimmten Geräteanschluß eine Null ist, und wenn der Geräteanschluß versucht, sich wieder mit dem Kanal 109 zu verbinden, führt der Kanal dem Geräteanschluß ein ABTD-Signal (Abbruch) zu, wobei im Kanal­ fehlerfeld des Zweiworteintrags 142 eine Null verbleibt.

In Abhängigkeit von der T-Schienenfunktion ABTD (Datenabbruch) stellt der Geräteanschluß 41 an den Kanal 109 gemäß Fig. 14 eine Unterbrechungsanforderung über die Leitung HIRQ bzw. 149 oder die Leitung LIRQ bzw. 147.

Die Geräteanschlüsse 41 können über diese beiden Leitungen jederzeit eine Unterbrechung anfordern.

Eine Unterbrechung zeigt gewöhnlich an, daß eine Datenübertra­ gung durch ein Abbruchsignal ABTD des Kanals abgeschlossen oder beendet worden ist, oder daß dies durch einen Fehlerzu­ stand bei dem Geräteanschluß 41 oder der betreffenden Vor­ richtung bewirkt worden ist, oder daß sich bei dem Geräte­ anschluß oder der damit verbundenen Vorrichtung ein besonderer Zustand eingestellt hat. Wenn z. B. Strom zugeführt wird und die Stromversorgungsschaltung anzeigt, daß die Spannung den erforderlichen Pegel hat, unterbricht der Geräteanschluß den Betrieb des Prozessormoduls, um anzuzeigen, daß sein innerer Zustand dem Rücksetzzustand entspricht, da kein Strom zuge­ führt wurde, oder da die Stromzufuhr ausgefallen war, so daß der Modul durch die Stromversorgungsschaltung 182 zurückge­ setzt wurde.

In Abhängigkeit von einer Unterbrechung gibt das im Prozessor­ modul 33 ablaufende Programm einen Ein-Ausgabe-Abfragebefehl IIO oder einen Ein-Ausgabe-Abfragebefehl mit hoher Priorität (HIIO) über die Ein-Ausgabe-Schiene 39 aus.

Der Befehl IIO wird in Abhängigkeit von einer Ein-Ausgabe­ unterbrechung von niedriger Priorität ausgegeben, d. h. einem Befehl, der gemäß Fig. 14 in der LIRQ-Leitung 147 erscheint.

Der HIIO-Befehl wird in Abhängigkeit von einer Ein-Ausgabe­ unterbrechung von hoher Priorität ausgegeben, d. h. einem Befehl, der gemäß Fig. 14 über eine Unterbrechungsanforderungs­ leitung HIRQ bzw. 149 mit hoher Priorität angefordert wird.

Gemäß Fig. 12 führt der Mikroprozessor 113 die Befehle EIO, IIO oder HIIO aus, indem er die Steuerung der Kanalsteuer­ logik 141 und der Datenweglogik 123 übernimmt.

Die Folge für diese Befehle ist in Fig. 17 dargestellt; wie erwähnt, beginnt diese Folge mit einer Abruffolge.

Der IIO-Befehl führt den Abrufvorgang mittels einer Folge durch, bei der die T-Schienen-Funktion mit dem Unterbrechungs­ abruf LPOL von niedriger Priorität arbeitet, während der HIIO-Befehl den Abruf mittels einer Folge durchführt, bei der die T-Schienen-Funktion mit dem Unterbrechungsabruf HPOL von hoher Priorität arbeitet.

Gemäß Fig. 17 endet die ebenfalls weiter oben beschriebene Abruffolge damit, daß der betreffende Geräteanschluß 41 mit Hilfe der T-Schienen-Funktion SEL (Wählen) gewählt wird.

Es wird jeweils derjenige Geräteanschluß 41 gewählt, dem die höchste Priorität zukommt und der eine Unterbrechungsanfor­ derung stellt.

Die Folge setzt sich gemäß Fig. 17 mit dem Zustand RIC (Ur­ sache der Leseunterbrechung) fort. Der Geräteanschluß 41 rea­ giert, indem er den vorrichtungsabhängigen Zustand gemäß Fig. 14 über die D-Schiene 161 zurückmeldet.

Gemäß Fig. 12 liest der Mikroprozessor 113 den Zustand der D-Schiene 161 ab und gibt ihn dem oberen Ende des Register­ stapels 112 ein.

Dann wird die Folge gemäß Fig. 17 mit der T-Schienen-Funktion RIST (Lesen des Unterbrechungszustandes) fortgesetzt. Hierauf spricht der Geräteanschluß 41 dadurch an, daß er die Nummer des Geräteanschlusses, die Einheitsnummer und vier reservierte Zustandsbits über die D-Schiene zurückmeldet.

Bei dem Zustandsfeld mit vier Bits bezeichnen je zwei Bits jeweils den Abbruch ABTD bzw. den Paritätsfehler, welch letz­ terer während einer Wiederanschluß- und Datenübertragungsfolge aufgetreten sein kann.

Der Mikroprozessor 113 nach Fig. 12 kopiert den Inhalt der D-Schiene, d. h. die Nummer des Geräteanschlusses, die Nummer der Vorrichtung und den Unterbrechungszustand, und überführt diesen Inhalt in den oberen Teil des Registerstapels 112.

Wenn während der Folge kein Fehler aufgetreten ist, wird die Folge mit dem Abschaltzustand DSEL fortgesetzt, bei dem der Geräteanschluß 41 abgeschaltet wird, und dann geht die Folge in den Leerlaufzustand NOP über, wie es in Fig. 17 längs des oberen Randes durch eine Vollinie angedeutet ist.

Wenn tatsächlich ein Fehler aufgetreten ist, bei dem es sich um einen durch den Kanal festgestellten Paritätsfehler oder um die Beendigung eines Austausches handeln kann, geht der Kanal gemäß Fig. 17 aus dem Zustand RIST in den Zustand ABTI (Abbruchfehler) über. Hierdurch wird der Geräteanschluß 41 ab­ geschaltet, und dann kehrt der Kanal 109 in den Leerlaufzustand NOP zurück, wie es in Fig. 17 durch die Vollinie am unteren Rand angedeutet ist.

Wie erwähnt, besteht ein Ein-Ausgabevorgang zwischen einem Prozessormodul und einer Ein-Ausgabevorrichtung in einem typi­ schen Fall aus einer Gruppe von Folgen, z. B. einer EIO-Folge, auf die eine gewisse Anzahl von Wiederanschluß- und Datenüber­ tragungsfolgen folgen, wobei eine IIO-Folge den Abschluß bil­ det. Hierbei können Folgen, die sich aus verschiedenen Ein- Ausgabevorgängen ergeben, zeitlich miteinander verzahnt werden, so daß sich bei mehreren Vorrichtungen die Ein-Ausgabevorgänge scheinbar gleichzeitig abspielen. Somit ist ein gleichzeitiger Zugriff zu einer großen Anzahl von Vorrichtungen möglich, wo­ bei sich die genaue Anzahl nach der Bandbreite des Kanals und der tatsächlichen Bandbreite richtet, mit der jede Vorrichtung arbeitet.

Das vorstehend beschriebene Ein-Ausgabesystem mit jeweils zwei Zugänge aufweisenden Geräteanschlüssen bietet in Verbindung mit der beschriebenen Betriebsweise mehrere wichtige Vorteile.

Hierzu gehören a) eine hohe Flexibilität, die ein Zusammenar­ beiten mit zahlreichen verschiedenen Vorrichtungen ermöglicht, b) eine maximale Ausnutzung der Systemteile, c) ein Systemaufbau, der bei einem Multiprozessorsystem den Zugriff zu Peripherie­ geräten auf eine solche Weise ermöglicht, daß sich im Fall einer Störung allenfalls eine Verlangsamung des Betriebs ergibt, d) die Möglichkeit, das Multiprozessorsystem während des Betriebs in­ standzusetzen und zu erweitern, sowie e) ein maximaler Durchsatz des Systems (im Gegensatz zu einer Betonung lediglich des Prozes­ sordurchsatzes oder des Durchsatzes des Ein-Ausgabesystems) bei einem direkt betreibbaren Transaktionssystem, bei dem eine große Anzahl von gleichzeitig ablaufenden Vorgängen durch das Ein-Ausgabesystem und die Zentraleinheit verarbeitet werden muß.

Die Möglichkeit des flexiblen Zusammenarbeitens mit den ver­ schiedensten Vorrichtungen wird dadurch erreicht, daß bei dem erfindungsgemäßen System nicht von der Annahme ausgegangen wird, daß Vorrichtungen einer bestimmten Art bestimmte Merkmale auf­ weisen. Vielmehr bietet die Erfindung einen Systemaufbau und eine Arbeitsweise, die den Einsatz der verschiedensten Vor­ richtungen ermöglichen.

Die Erfindung gestattet eine maximale Ausnutzung der System­ teile, und zwar in erster Linie dadurch, daß die Speicherband­ breite maximal ausgenutzt wird. Bei jeder Vorrichtung wird mit einer möglichst kleinen Speicherbandbreite gearbeitet. Dies er­ möglicht es, einer bestimmten Ein-Ausgabe-Schiene eine relativ große Anzahl von Vorrichtungen zuzuordnen. Wegen der konstruk­ tiv gegebenen Arbeitsgeschwindigkeit der Ein-Ausgabeschiene und der erfindungsgemäßen Puffertechnik wird jede einzelne Übertra­ gung mit einer relativ hohen Geschwindigkeit durchgeführt, die nur durch die Speichergeschwindigkeit begrenzt wird. Da die Übertragung bündelweise erfolgt, ergeben sich für jede Über­ tragung nur minimale Gemeinkosten. Hierdurch wird die Aus­ nutzung der Kanalbandbreite auf ein Maximum gebracht, und außer­ dem wird die Benutzung schnell arbeitender Vorrichtungen er­ möglicht.

Die Erfindung ermöglicht einen störungsfreien Zugriff zu den Peripheriegeräten. Zu jedem Peripheriegerät führen redundante Datenwege, und das Auftreten von Störungen wird jeweils auf einen bestimmten Datenweg begrenzt. Das Versagen eines be­ stimmten Moduls innerhalb eines Datenwegs führt nicht zu einer Beeinträchtigung des Betriebs eines Moduls, der zu einem ande­ ren zu der Vorrichtung führenden Weg gehört.

Es stehen umfassende Fehlerprüfungen zur Verfügung, um die Vollständigkeit der Daten innerhalb eines Weges, Folgefehler und Zeitsteuerfehler zu prüfen.

Schutzmerkmale verhindern, daß ein Peripheriegerät seinen eige­ nen Puffer oder den Speicher des Systems kontaminiert. Zu diesen Schutzmerkmalen gehören ein gesondertes Zählwort in jeder IOC-Tabelle und ein Schutzbit in dieser Tabelle. Die Tabelle ist für den Kanal, jedoch nicht für den Geräteanschluß zugänglich. Hierbei handelt es sich um eine zweite Schutzstufe, die den Gerätenanschluß daran hindert, sich Zugang zu irgend­ einem ihm nicht zugeteilten Speicher zu verschaffen.

Gemäß der Erfindung benötigt man bei der Ein-Ausgabe-Schiene nur eine kleine Anzahl von Leitungen, um einen flexiblen und leistungsfähigen Betrieb des Ein-Ausgabe-Systems zu ermögli­ chen.

Der Betrieb des Geräteanschlusses wird scharf abgegrenzt, wenn die Stromquelle an- oder abgeschaltet wird, um die Ein-Ausgabe- Schiene während dieser Zeit gegen fehlerhafte Signale zu schützen und um während des Betriebs sowohl Wartungsarbeiten als auch eine Erweiterung des Systems zu ermöglichen.

Gemäß der Erfindung wird von der Beanspruchung Gebrauch ge­ macht, um es den Puffern zu ermöglichen, zusammenzuarbeiten, ohne miteinander zu verkehren.

Die Überlappung von Übertragungs- und Verarbeitungsvorgängen ermöglicht die Schaffung eines direkt betreibbaren Trans­ aktionssystems.

Der direkte Speicherzugriff über mehrere Kanäle ermöglicht eine zeitlich verzahnte Übertragung von Datenbündeln bei sich überlappenden Übertragungsvorgängen und minimalen Wartezeiten bezüglich des Zugriffs zu einer Vorrichtung. Für jedes Daten­ bündel ist nur eine minimale Speicherkapazität erforderlich, und der Prozessor kann den Speicher maximal ausnutzen. Diese Kombination ermöglicht eine maximale Ausnutzung der Ein-Ausgabe- Bandbreite bei minimaler Belegung des Prozessors.

Stromversorgungs- bzw. -verteilungssystem

Zu dem Multiprozessorsystem nach der Erfindung gehört ein Stromverteilungssystem, bei dem mehrere Probleme vermieden sind, die bei den bis jetzt bekannten Systemen auftreten.

Bei vielen bekannten Stromverteilungssystemen ist es erforder­ lich, das Prozessorsystem außer Betrieb zu setzen, wenn an einem Teil des Systems Wartungsarbeiten ausgeführt werden müssen. Ferner ist es bei vielen bekannten Systemen möglich, daß eine Störung bezüglich der Stromversorgung zur Außerbe­ triebsetzung des gesamten Prozessorsystems führt.

Zu dem erfindungsgemäßen Stromverteilungssystem gehören meh­ rere getrennte unabhängige Spannungsquellen, und das System verteilt die Spannung der Spannungsquellen derart auf die Prozessormodule und die Geräteanschlüsse, daß eine Wartung während des Betriebs möglich ist, und daß die Spannung jedem Geräteanschluß auf redundante Weise zugeführt wird.

Im folgenden wird der Ausdruck "Direktbetrieb" benutzt, um auszusagen, daß dann, wenn sich ein Teil des Systems im Direkt­ betrieb befindet, dieser Teil nicht nur mit Strom versorgt und eingeschaltet ist, sondern daß er auch nutzbare Arbeit leistet.

Somit bedeutet der Ausdruck "Wartung während des Betriebs", daß Wartungsarbeiten an einem Teil des Systems durchgeführt werden, und zwar unter Einschluß periodischer präsentiver Wartungs- oder Instandsetzungsarbeiten, während sich die übrigen Teile des Systems im Direktbetrieb nach der vorste­ henden Definition befinden.

Gemäß der Erfindung kann jeder Prozessormodul oder jeder Ge­ räteanschluß abgeschaltet werden, so daß während des Betriebs des Systems eine Wartung beim abgeschalteten Zustand des Pro­ zessormoduls oder eines Geräteanschlusses möglich ist, während der Direktbetrieb des Multiprozessorsystems im übrigen weiter­ läuft. Diese Wartung während des Direktbetriebs kann unter vollständiger Erfüllung der Sicherheitsvorschriften der Ver­ sicherungsgesellschaften durchgeführt werden.

Ferner ist bei dem Spannungsverteilungssystem nach der Erfin­ dung jeder Geräteanschluß so angeschlossen, daß ihm die Be­ triebsspannung von zwei getrennten Spannungsquellen aus über eine Diodenschalteinrichtung zugeführt wird, die es ermöglicht, den Geräteanschluß von zwei Spannungsquellen aus zu versorgen, wenn sich beide Spannungsquellen in Betrieb befinden und ihn von der einen oder anderen Spannungsquelle aus zu versorgen, wenn eine der Spannungsquellen ausfällt; im Fall des Versagens einer der Spannungsquellen erfolgt die Umschaltung zügig und ohne jede Unterbrechung oder Pulsation der Spannung, so daß beim Versagen einer der beiden Spannungsquellen bei einem Ge­ räteanschluß niemals eine Unterbrechung erforderlich ist.

Ein Spannungsversorgungssystem mit einer primären Spannungs­ quelle und einer alternativ einzusetzenden Spannungsquelle für jeden einzelnen Geräteanschluß 41 mit je zwei Zugängen ist in Fig. 30 dargestellt und insgesamt mit 301 bezeichnet.

Das Spannungsversorgungssystem 301 gewährleistet, daß für je­ den Geräteanschluß 41 mit zwei Zugängen sowohl eine primäre Spannungsquelle als auch eine Ersatzspannungsquelle zur Ver­ fügung steht. Da für jeden Geräteanschluß zwei getrennte unab­ hängige Spannungsquellen vorhanden sind, bewirkt der Ausfall der primären Spannungsquelle für einen bestimmten Gerätean­ schluß nicht, daß dieser Geräteanschluß zusammen mit den damit verbundenen Vorrichtungen betriebsunfähig wird. Vielmehr be­ wirkt gemäß der Erfindung eine Schalteinrichtung eine automa­ tische Umschaltung auf die Ersatzspannungsquelle, so daß der Betrieb des Geräteanschlusses fortgesetzt werden kann. Somit arbeitet das Spannungsverteilungssystem mit dem Doppelzugangs­ system des Geräteanschlusses zusammen, um einen ununterbroche­ nen Betrieb und einen Zugriff zu den Vorrichtungen für den Fall zu gewährleisten, daß entweder ein einzelner Zugang oder eine einzelne Spannungsquelle ausfällt.

Das Spannungsverteilungssystem 301 nach Fig. 30 bietet den weiteren Vorteil, daß für jeden Prozessormodul 33 und die zugehörige Zentraleinheit 105 sowie den Speicher 107 eine gesonderte unabhängige Spannungsquelle verfügbar ist. Bei dieser Anordnung beschränkt sich die Wirkung eines Versagens irgendeiner Spannungsquelle oder der manuellen Abschaltung einer Spannungsquelle zu Instandsetzungs- oder Wartungszwecken in Verbindung mit der Spannungsquelle oder dem zugehörigen Prozessormodul daher auf nur den betreffenden Prozessormodul, so daß der Betrieb irgendeines der übrigen Prozessormodule des Multiprozessorsystems nicht beeinträchtigt wird.

Das Spannungsverteilungssystem 301 nach Fig. 30 arbeitet somit mit den einzelnen Prozessormodulen und den Gerätean­ schlüssen mit je zwei Zugängen zusammen, um zu gewährleisten, daß das Versagen oder Abschalten irgendeiner Spannungsquelle nicht zur Außerbetriebsetzung des gesamten Systems führt, oder daß irgendwelche Vorrichtungen wirkungslos werden.

Zu dem Spannungsverteilungssystem 301 gehören mehrere getrennte unabhängige Spannungsquellen 303, und jede Spannungsquelle weist gemäß Fig. 33 eine sich aus mehreren Leitungen zusammen­ setzende Schiene 305 auf, die zur Versorgung der Zentralein­ heit und des Speichers eines bestimmten Prozessormoduls dient.

Jeder Geräteanschluß 41 ist zwei der Spannungsquellen 303 über eine Primärleitung 307 und eine Ersatzleitung 309 sowie einen automatischen Schalter 311 zugeordnet.

Ferner gehört zu jedem Geräteanschluß 41 ein manuell betätig­ barer Schalter 313 zwischen dem Geräteanschluß und den Lei­ tungen 307 und 309.

Die Schalter 311 und 313 sind in Fig. 31 mit weiteren Einzel­ heiten dargestellt.

Fig. 32 zeigt weitere Einzelheiten des Aufbaus einer Spannungs­ quelle 303.

Gemäß Fig. 32 weist jede Spannungsquelle 303 einen Eingangs­ anschluß 315 zum Zuführen von Netzstrom auf. Der Anschluß 315 ist mit einem Gleichrichter 317 verbunden, und in der Aus­ gangsleitung 319 des Gleichrichters erscheint eine unterbrech­ bare Spannung IPS von 5 V, mit der die Zentraleinheit 105, der Speicher 107 und der Geräteanschluß 41 gemäß Fig. 33 gespeist wird.

Der Gleichrichter 317 liefert ferner an einer zweiten Aus­ gangsleitung 321 eine Gleichspannung von 60 V, die gemäß Fig. 32 einem Gleichspannungswandler 323 zugeführt wird.

Der Gleichspannungswandler 323 läßt in einer Leitung 325 eine Spannung von 5 V und in einer Leitung 327 eine Spannung von 12 V erscheinen.

Bei den in den Leitungen 325 und 327 erscheinenden Ausgangs­ spannungen handelt es sich bei dem erfindungsgemäßen System um nicht unterbrechbare Ausgangsspannungen, d. h., diese Lei­ tungen sind mit der Zentraleinheit und dem Speicher verbunden, wobei Halbleiterspeicher verwendet werden. Bei einem Halblei­ terspeicher darf die Spannungszufuhr nicht unterbrochen werden, denn beim Verlust der Spannung gehen sämtliche in dem Halblei­ terspeicher gespeicherte Daten verloren.

Die Spannungszufuhr über die Leitung 319 mit 5 V wird als unterbrechbare Spannungsquelle betrachtet, denn diese Spannung wird Teilen des Multiprozessorsystems zugeführt, bei denen eine Unterbrechung der Spannungszufuhr zulässig ist. Die unterbrechbare Spannung von 5 V wird Teilen der Zentralein­ heit zugeführt, bei denen es sich nicht um Halbleiterspeicher handelt, und nur solchen Teilen des Speichers, die als Kern­ speicher ausgebildet sind, so daß ein Spannungsverlust nicht zu einem Verlust an gespeicherten Daten führt, und der im folgenden näher beschriebene Geräteanschluß wird im Fall des Versagens der primären Spannungsquelle durch eine Ersatz­ spannungsquelle versorgt.

Da die Spannungszufuhr über die Leitungen 325 und 327 nicht unterbrochen werden darf, ist gemäß der Erfindung eine Hilfs­ batterie auf der Eingangsseite des Gleichspannungswandlers 323 vorhanden. Hierzu gehört ein Batterie- und Lademodul 329, der über eine Leitung 331 und eine Diode 333 an den Gleich­ spannungswandler 323 angeschlossen ist.

Bei einer bestimmten Ausführungsform der Erfindung führt die Batterie dem Spannungswandler 323 eine Spannung von 48 V zu, die im Eingangsbereich dieses Wandlers liegt.

Die Diode 333 gewährleistet, daß die Batteriespannung dem Wandler 323 zugeführt wird, wenn die Spannung in der Leitung 321 unter 48 V zurückgeht. Ferner unterbricht die Diode 333 den Stromfluß von der Batterie über die Leitung 331, wenn die Ausgangsspannung des Gleichrichters 317 in der Leitung 321 48 V überschreitet.

Ferner gehört zu jeder Spannungsquelle 303 eine Warnschaltung 335, mittels welcher bei dem Wechselstromnetzanschluß 315 ein Zustand nachgewiesen wird, der dazu führen würde, daß den Aus­ gangsleitungen 319, 325 und 327 keine ausreichende Spannung zugeführt wird. Die Warnschaltung 335 führt über eine Leitung 337 der betreffenden Zentraleinheit 105 ein Warnsignal zu, das eine unzureichende Spannung anzeigt.

Wegen der Kapazitätsspeicherung in der Spannungsquelle 303 steht zwischen dem Warnsignal und dem Verlust der unterbrech­ baren Spannung von 5 V in der Leitung 319 genügend Zeit zur Verfügung, so daß die Zentraleinheit ihren Zustand sichern kann, bevor die Spannung ausbleibt.

Jedoch darf die nicht unterbrechbare Spannung in den Leitungen 325 und 327 auch nicht für einen Augenblick unterbrochen wer­ den; die Hilfsbatterie nach Fig. 2 gewährleistet, daß die Spannungszufuhr über die Leitungen 325 und 327 nicht unter­ brochen wird, wenn die Versorgung über die Eingangsleitung 315 ausfällt.

Es ist möglich, daß eine bestimmte Spannungsquelle 303 aus irgendeinem Grund ausfällt, während die übrigen Spannungs­ quellen betriebsfähig bleiben. In einem solchen Fall begrenzt das erfindungsgemäße Spannungsverteilungssystem 301 die Wirkung des Versagens einer Spannungsquelle 303 auf den Ver­ lust einer bestimmten zugehörigen Zentraleinheit und des be­ treffenden Speichers, und der automatische Schalter 311 be­ wirkt eine automatische Umschaltung von der ausgefallenen Spannungsquelle auf die Ersatzspannungsquelle, um den zuge­ hörigen Geräteanschluß 41 in Betrieb zu halten. Der vorher mit der ausgefallenen Spannungsquelle verbundene Gerätean­ schluß 41 kann somit weiterhin mit den übrigen Prozessormodu­ len und den Teilen des Multiprozessorsystems zusammenarbeiten, da er automatisch durch die Ersatzspannungsquelle versorgt wird.

Gemäß Fig. 31 gehören zu jedem automatischen Schalter 311 zwei Dioden, und zwar eine der Primärleitung 307 zugeordnete Diode 341 und eine der Ersatzleitung 309 zugeordnete Diode 343.

Die Dioden 341 und 343 haben die Aufgabe, die Versorgung eines Geräteanschlusses 41 mit Spannung entweder über die Primärleitung 307 von der betreffenden Spannungsquelle aus oder über die Ersatzleitung 309 von der zugehörigen Spannungs­ quelle aus zu ermöglichen und die Spannungsquellen gleichzei­ tig gegeneinander zu isolieren. Hierdurch wird verhindert, daß eine ausgefallene Spannungsquelle zum Ausfallen der betreffen­ den anderen Spannungsquelle führt.

Beim normalen Betrieb läßt jede Diode eine bestimmte Strom­ menge durch, so daß jeder Geräteanschluß 41 praktisch jeweils sowohl durch die primäre Spannungsquelle als auch die Ersatz­ stromquelle gespeist wird.

Wenn eine der Spannungsquellen versagt, wird die vollständige Versorgung durch die andere Spannungsquelle übernommen, und dieser Übergang erfolgt ohne jede Spannungsunterbrechung.

Da an den Dioden 341 und 343 ein geringer Spannungsabfall stattfindet, muß die Spannung in den Leitungen 307 und 309 entsprechend höher sein als 5 V, damit dieser Spannungsabfall ausgeglichen und dem Geräteanschluß 41 eine Spannung von genau 5 V zugeführt wird. Die Leitungen 305 nach Fig. 30 verlaufen parallel zu den Leitungen 307 und 309, und die Spannung, die tatsächlich dem Speicher der Zentraleinheit zugeführt wird, muß ebenfalls 5 V betragen; daher sind in die Leitungen 305 Ausgleichsdioden 339 eingeschaltet, um zu gewährleisten, daß die Spannung jenseits dieser Dioden, die jeder Zentraleinheit zugeführt wird, genau 5 V beträgt.

Der Schalter 313 ermöglicht es, einen Geräteanschluß 41 von beiden zugehörigen Spannungsquellen abzuschalten, wenn dies zu Wertungszwecken erforderlich ist.

Die Einzelheiten des Schalters 313 sind aus Fig. 31 ersichtlich. Gemäß Fig. 31 gehören zu dem Schalter 313 ein Handschalter 345, ein Transistor 347, ein Kondensator 348 und Widerstände 350 und 352.

Der Handschalter 345 wird geschlossen, um den Transistor 347 einzuschalten, der dann die Spannung dem Geräteanschluß 31 zuführt.

Es ist wichtig, daß sowohl das Einschalten als auch das Ab­ schalten der Spannungsquellen gegenüber dem Geräteanschluß 41 zügig erfolgt, ohne daß Schwankungen auftreten, durch die die Spannungsverteilungsschaltung 182 mehr als einmal getriggert werden könnte. Der Rückkopplungskondensator 348 kommt in Ver­ bindung mit dem Widerstand 352 zur Wirkung, um die erforder­ liche zügige rampenförmige Steigerung der Spannung herbeizu­ führen, wenn der Schalter 345 geschlossen wird, um den Transi­ stor 347 einzuschalten.

Wird der Transistor 347 durch Öffnen des Schalters 345 ausge­ schaltet, kommt der Rückkupplungskondensator 348 in Verbindung mit dem Widerstand 350 zur Wirkung, damit die Spannung gleich­ mäßig zurückgeht.

Bei einer bevorzugten Ausführungsform der Erfindung handelt es sich bei sämtlichen Dioden 341, 343 und 339 um Schottky- Dioden, bei denen in der Vorwärtsrichtung ein sehr geringer Spannungsabfall stattfindet, wodurch die Energieverluste ver­ ringert werden.

Wie weiter oben bei der Beschreibung des Ein-Ausgabe-Systems und der Geräteanschlüsse 41 mit je zwei Zugängen erwähnt, ge­ hört zu jedem Geräteanschluß 41 eine Spannungsüberwachungs­ schaltung 182, die anspricht, wenn nicht die erforderliche Spannung von 5 V zugeführt wird. Die in Fig. 25 mit weiteren Einzelheiten dargestellte Spannungsüberwachungsschaltung 182 setzt den Geräteanschluß 41 zurück, um ihn von jedem äußeren Einfluß freizuhalten und ihn in einem bekannten Zustand zu halten, wenn die Spannungszufuhr durch den Schalter 313 unter­ brochen wird. Ferner gibt die Spannungsüberwachungsschaltung 182 den Geräteanschluß frei und setzt ihn wieder in Betrieb, nachdem die Spannungszufuhr über den Schalter 313 wieder auf­ genommen worden ist, so daß der Geräteanschluß mit der vorge­ schriebenen Spannung von 5 V versorgt wird.

Weitere Einzelheiten der Spannungsüberwachungsschaltung 182 nach Fig. 25 sind bereits weiter oben in Verbindung mit dem Ein-Ausgabe-System und den Geräteanschlüssen mit je zwei Zu­ gängen beschrieben worden.

Gemäß Fig. 33 wird die Spannung von jeder Spannungsquelle 303 aus einer zugehörigen Zentraleinheit 105 über eine senkrechte Schiene 305 zugeführt, und zu jeder senkrechten Schiene gehört eine geschichtete Anordnung mit fünf Schichten von elektri­ schen Leitern.

Gemäß Fig. 33 gehören zu jeder senkrechten Schiene 305 zwei verschiedene geerdete Leiter.

Einer dieser Leiter bildet die Erdungsleitung sowohl für die unterbrechbare Spannung IPS von 5 V als auch für die nicht unterbrechbare Spannung UPS von 5 V.

Ein gesonderter weiterer Leiter bildet die Erdungsleitung für die Speicherspannung. Diese Leitung gewährleistet, daß die relativ starken Schwankungen des dem Speicher zugeführten Stroms keinen Einfluß auf die Spannungen IPS und UPS von 5 V ausüben, die der Zentraleinheit 105 zugeführt werden.

Zu der waagerechten Schiene 305, 397 gehören gemäß Fig. 30 die Primärleitung 307 und die Ersatzleitung 309. Bei einer bestimmten Ausführungsform der Erfindung handelt es sich bei der Schiene 305, 307 tatsächlich um eine aus neun Lagen aufgebaute Schiene, zu der eine einzige Erdungsleitung und acht Spannungsschichten V1-V8 nach Fig. 33 gehören.

Jede Potentiallage der Schiene ist mit dem Ausgang einer anderen Spannungsquelle 303 für die unterbrechbare Spannung von 5 V verbunden. Somit ist gemäß Fig. 33 die Schicht V1 bei 351 mit der Spannungsquelle 303 und dem zugehörigen Prozessor­ modul am linken Ende von Fig. 3 verbunden; die Schicht V2 ist bei 353 an die Spannungsquelle 303 des Prozessormoduls im mittleren Teil von Fig. 33 angeschlossen usw.

Da somit die acht Lagen V1-V8 und eine gemeinsame Erdungs­ leitung GRD für jeden Geräteanschluß in der waagerechten Schiene zur Verfügung stehen, ermöglichen es nach oben ragende senkrechte Anzapfungen 355, die bei diesen acht Lagen in Abständen längs der waagerechten Schiene verteilt sind, jeden Geräteanschluß 41 zwei beliebigen Spannungsquellen 303 zuzu­ ordnen, wozu es lediglich erforderlich ist, die Primärleitung 307 und die Ersatzleitung 309 mit einem bestimmten Satz von Anzapfungen zu verbinden. Beispielsweise ist der Gerätean­ schluß 41 im linken Teil von Fig. 33 mit den Anzapfungen V1 und V2 verbunden, während der Geräteanschluß im rechten Teil von Fig. 33 mit den Anzapfungen V2 und V3 verbunden ist.

Somit kann jeder Geräteanschluß 41 mit zwei beliebigen Span­ nungsquellen 303 verbunden werden, von denen die eine die primäre Spannungsquelle und die andere die Ersatzspannungs­ quelle bildet.

Somit bietet das erfindungsgemäße Spannungsverteilungssystem mehrere wichtige Vorteile.

Das Spannungsverteilungssystem ermöglicht die Durchführung von Wertungsarbeiten während des Direktbetriebs, da ein Prozessor­ modul oder ein Geräteanschluß abgeschaltet werden kann, während alle übrigen Teile des Multiprozessorsystems betriebsfähig bleiben.

Das Spannungsverteilungssystem entspricht in jeder Hinsicht den Sicherheitsforderungen der Versicherungsgesellschaften für die Durchführung von Wartungsarbeiten an einem abgeschal­ teten Systemteil, während sich der verbleibende Teil des Multi­ prozessorsystems im Betrieb befindet.

Jeder Geräteanschluß ist zwei getrennten Spannungsquellen zu­ geordnet, so daß das Versagen einer Spannungsquelle nicht zu einer Unterbrechung des Betriebs des Geräteanschlusses führt. Vielmehr ermöglicht die elektronische Schaltanordnung nach der Erfindung einen zügigen Übergang von der Versorgung durch die beiden Spannungsquellen auf die Versorgung durch nur eine Spannungsquelle, so daß der Geräteanschluß ohne Unterbrechung in Betrieb gehalten wird.

Das Speichersystem

Gemäß Fig. 1 enthält jeder Prozessormodul 33 des Multipro­ zessorsystems 31 einen Speicher 107, der in Fig. 34 mit weite­ ren Einzelheiten dargestellt ist.

Der Speicher 107 jedes Prozessormoduls 33 ist sowohl der Zentraleinheit 105 als auch dem Eingabe-/Ausgabekanal 109 des Moduls zugeordnet. Der Speicher ist für die Zentraleinheit und den Kanal über zwei Zugänge zugänglich. Mit anderen Worten, gemäß Fig. 1 und 34 kann die Zentraleinheit 105 Zugriff zu dem Speicher nehmen, um Programmangaben oder Daten zu erhalten, und der Ein-Ausgabe-Kanal 109 kann ebenfalls mit dem Speicher direkt zusammenarbeiten, und zwar unter Umgehung der Zentral­ einheit, um Datenübertragungen zu und von einem Geräteanschluß 41 durchzuführen. Dieser doppelte Zugriff zu dem Speicher nach Fig. 34 wird im folgenden näher erläutert.

Ein Vorteil dieses doppelten Zugriffs zum Speicher besteht darin, daß die Zugriffe durch die Zentraleinheit und den Kanal zeitlich miteinander verzahnt werden können. Somit braucht weder die Zentraleinheit noch der Kanal zu warten, um Zugriff zum Speicher zu erhalten, abgesehen von Fällen, in denen sowohl die Zentraleinheit als auch der Kanal genau im gleichen Zeit­ punkt versuchen, sich Zugang zum Speicher zu verschaffen. Daher können die Zentraleinheit und der Kanal ihre getrennten Funtkionen gleichzeitig ausüben, wobei die Zentraleinheit oder der Kanal nur gelegentlich warten muß, wenn einer dieser Systemteile einen Zugriff zum Speicher genau in dem Zeitpunkt ausführt, in dem der andere Teil einen Zugriff versucht.

Der Zugriff über zwei Zugänge gestattet außerdem Hintergrunds- Ein-Ausgabe-Arbeiten. Die Zentraleinheit 105 braucht mit dem Kanal 109 nur bei der Einleitung und Beendigung von Ein-Aus­ gabe-Datenübertragungen zusammenzuarbeiten. Während der eigentlichen Ein-Ausgabe-Datenübertragung kann die Zentral­ einheit andere Aufgaben erfüllen.

Zu dem Speicher 107 nach Fig. 34 gehört ein physikalischer Speicher für bis zu 262 144 Wörter zu je sechzehn Datenbits.

Zusätzlich zu den sechzehn Datenbits enthält jedes Wort im Speicher ein Paritätsbit, wenn es sich um einen Kernspeicher handelt, oder sechs Fehlerkorrekturbits, wenn der Speicher als Halbleiterspeicher ausgebildet ist.

Das Paritätsbit ermöglicht es, einzelne Bitfehler nachzu­ weisen.

Die sechs Fehlerkorrekturbits ermöglichen den Nachweis und die Korrektur von Einzelbitfehlern sowie den Nachweis sämtli­ cher Doppelbitfehler.

Der physikalische Speicher ist begrifflich in aneinander an­ grenzende Blöcke zu je 1024 Wörtern unterteilt, die im folgen­ den als Seiten bezeichnet werden. Die Seiten im physikalischen Speicher sind mit Null beginnend fortlaufend numeriert, wobei mit dem physikalischen Speicherplatz Null begonnen wird. Bei einer Ausführungsform der Erfindung erfordert der Adressenbe­ reich des physikalischen Speichers, der sich von Null bis 262 143 erstreckt, 18 physikalische Adresseninformationsbits.

Wie aus der folgenden Beschreibung ersichtlich, ist jedoch das erfindugsgemäße Multiprozessorsystem grundsätzlich so aufge­ baut, daß mit 20 physikalischen Adresseninformationsbits ge­ arbeitet werden kann.

Bei einer Ausführungsform der Erfindung ist der physikalische Speicher physikalisch in physikalische Module zu je 32 768 Wör­ tern unterteilt. Somit stehen bei acht Modulen die genannten 262 143 Wörter zur Verfügung.

Sämtliche Speicherzugriffe werden zu einer von vier logischen Adressen durchgeführt, und zwar zu Benutzerdaten, Systemdaten, Benutzercodes und Systemcodes. Alle Befehle der Zentraleinheit arbeiten ausschließlich mit diesen logischen Adressen im Unter­ schied zu physikalischen Adressen. Daher braucht sich ein Pro­ grammierer nicht mit einer tatsächlichen physikalischen Adresse zu befassen, sondern er kann ein Programm schreiben, das aus­ schließlich auf logischen Adressen beruht, und die logischen Adressen werden durch den Kartenteil des Speichersystems in physikalische Adressen übersetzt.

Der Adressierbereich umfaßt bei jeder gegebenen logischen Adressenzone den Bereich einer logischen Adresse von 16 Bits, d. h. den Bereich von 0 bis 65 535. Somit umfaßt jeder logische Adressenbereich 64 logische Seiten zu je 1024 Wörtern.

Bei dem erfindungsgemäßen Speichersystem braucht keine be­ stimmte Entsprechung zwischen einer logischen Seite und einer physikalischen Seite zu bestehen. Somit brauchen die verschie­ denen logischen Seiten, die ein Betriebssystemprogramm oder ein Anwenderprogramm bilden, nicht in aneinander angrenzenden phy­ sikalischen Seiten vorhanden zu sein. Außerdem ist es nicht erforderlich, daß sich die logischen Seiten im physikalischen Hauptspeicher befinden; vielmehr können sie in einem sekundä­ ren Speicher, z. B. einer Platte, enthalten sein.

Auf diese Weise ist es möglich, eine virtuelle Speicherung zu verwirklichen, die zwei Vorteile bietet.

Erstens ermöglicht die virtuelle Speicherung die Benutzung eines physikalischen Hauptspeicherraums, der kleiner ist, als es die logischen Adressenbereiche erfordern würden, denn der physikalische Speicher kann durch einen sekundären physikali­ schen Speicher ergänzt werden.

Zweitens ermöglicht es die virtulelle Speicherung, Adressenräume mehrerer Benutzer (Mehrprogrammbetrieb) gemeinsam dem physikali­ schen Speicher zuzuordnen, und die einzelnen Benutzer brauchen sich nicht mit der Zuteilung physikalischer Speicherteile zwi­ schen dem Betriebssystem, sich selbst oder anderen Benutzern zu befassen.

Das erfindungsgemäße Speichersystem bietet den Benutzern beim Mehrprogrammbetrieb einen gegenseitigen Schutz dadurch, daß es sicherstellt, daß ein Benutzerprogramm den Speicherraum eines anderen Benutzerprogramms nicht lesen oder ihm Daten ein­ geben kann. Dies wird durch das verwendete Seiten- und Karten­ system erreicht. Wenn ein Benutzerprogramm abläuft, gibt die Karte für dieses Programm nur Hinweise auf die Speicherseiten des betreffenden Benutzerprogramms, zu denen bis zu 64 Code­ seiten und 64 Datenseiten gehören. Das betreffende Benutzerpro­ gramm kann keine Adressierung außerhalb seines eigenen logischen Adressenraums durchführen, und daher ist es ihm unmöglich, den Speicherraum eines anderen Benutzerprogramms zu Lese- oder Schreib­ zwecken zu benutzen.

Außerdem verhindert die Tatsache, daß die Codeseiten unveränder­ bar sind, daß sich ein Benutzerprogramm selbst zerstört.

Somit sind beim Mehrprogrammbetrieb zwei Schutzstufen vorhanden, nämlich die Tatsache, daß jede Benutzerkarte nur Hinweise auf die im Speicher enthaltenen eigenen Seiten gibt, sowie die Tat­ sache, daß sich die Codeseiten nicht verändern lassen. Ferner wird gemäß der Erfindung dieser Schutz erreicht, ohne daß es erforderlich ist, Schutzbegrenzungsregister oder Sicherungstasten bekannter Art zu verwenden.

Die erforderliche Umsetzung einer logischen Adresse mit sechzehn Bits in eine physikalische Adresse mit achtzehn Bits wird durch ein Kartensystem bewirkt. Als Bestandteil dieses Kartensystems wird eine physikalische Seitennummer durch einen Nachschlagevor­ gang innerhalb einer Karte gewonnen. Diese physikalische Seiten­ nummer wird dann mit der Adresse innerhalb einer Seite kombiniert, um die vollständige physikalische Speicheradresse zu bilden.

Hierbei wird nur die Seitennummer übersetzt. Beim Aufstellen der Karten wird die Versetzung oder Adresse innerhalb einer Seite niemals geändert.

Gemäß der Erfindung sind vier Kartenteile vorhanden, von denen jeder einem der vier logischen Adressenbereiche entspricht, die Benutzerdaten, Systemdaten, dem Benutzercode und dem Systemcode vorbehalten sind.

Die Unterteilung der logischen Adressen in diese vier getrenn­ ten Bereiche bietet wesentliche Vorteile.

Die genannte Trennung ermöglicht eine Isolierung von Programmen gegenüber den Daten, so daß die Programme niemals verändert werden. Ferner ermöglicht die Unterteilung eine Isolierung von Systemprogrammen und Daten von Benutzerprogrammen und -daten, und hierdurch wird das Betriebssystem gegen Fehler der Benutzer geschützt.

Die vier Kartenteile tragen die nachstehend erläuterten Be­ zeichnungen.

Karte 0: Benutzerdatenkarte. Mittels dieser Karte werden alle Adressen für variable Benutzerdatenbereiche übersetzt.

Karte 1: Systemdatenkarte. Diese Karte ähnelt der Benutzer­ datenkarte, und außerdem bezeichnen alle Bezugnahmen auf den Speicher durch den Ein-Ausgabe-Kanal, das Handhabungsmikropro­ gramm für die Interprozessorschiene und das Unterbrechungs­ handhabungs-Mikroprogramm diese Karte. Die Systemdatenkarte bietet einen Kanalzugang zum gesamten physikalischen Speicher, und zwar lediglich über ein Adressenwort mit sechzehn Bits.

Karte 2: Benutzercodekarte. Diese Karte definiert das aktive Benutzerprogramm. Sämtliche Benutzerbefehle und konstanten Daten werden über diese Benutzercodekarte gewonnen.

Karte 3: Systemcodekarte. Diese Karte definiert das Betriebs­ systemprogramm. Sämtliche Betriebssystembefehle und konstanten Daten werden über die Systemcodekarte gewonnen.

Jeder Kartenteil weist 64 Eingänge auf, die den 64 möglichen Seiten in jedem logischen Adressenbereich entsprechen. Jeder Eintrag enthält die nachstehend aufgeführten Informationen.

• 1. Das Feld für die physikalische Seitennummer, deren Wert zwischen 0 und 255 liegen kann.
• 2. Ein ungeradzahliges Paritätsbit für den Karteneintrag, das immer dann durch die Kartenlogik erzeugt wird, wenn ein Karten­ eintrag geschrieben wird.
• 3. Ein Feld für die Geschichte der Bezugnahme. Dieses Feld um­ faßt Bezugsbits, und das höchste dieser Bits wird auf 1 gesetzt, wenn jeweils von der dem Karteneintrag entsprechenden Seite Ge­ brauch gemacht wird.
• 4. Ein schmutziges Bit. Dieses schmutzige Bit wird auf 1 ge­ setzt, wenn ein Schreibzugriff zu der entsprechenden Speicher­ seite erfolgt.
  Die Bezugsbits und das schmutzige Bit werden durch die Speicher­ verwaltungsfunktion des Betriebssytems benutzt, um zum Wählen einer Seite zur Überlagerung beizutragen. Ferner bietet das schmutzige Bit eine Möglichkeit, unnötige Umlagerungen von Da­ tenseiten in den sekundären Speicher zu vermeiden.
• 5. Ein Abwesenheitsbit. Ein solches Abwesenheitsbit wird anfäng­ lich durch das Betriebssystem auf 1 gesetzt, um die Tatsache zu bezeichnen, daß eine Seite im Hauptspeicher fehlt. Ein Zugriff zu einer Seite, bei der dieses Bit auf 1 gesetzt ist, bewirkt eine Unterbrechung bei der Seitenfehler-Unterbrechungseinrich­ tung des Betriebssystems, um bei dem Betriebssystem die Verwal­ tungsfunktion des virtuellen Speichers zu aktivieren. Das Ab­ wesenheitsbit wird außerdem als Schutzeinrichtung verwendet, um einen fälschlichen Zugriff durch ein Programm außerhalb des vorgesehenen logischen Adressenbereichs für den Code oder für Daten zu verhindern.

Durch das Betriebssystem werden in Verbindung mit der Karte drei Befehle mit den Bezeichnungen SMAP, RMAP und AMAP ver­ wendet.

Der Befehl SMAP (Karteneintrag setzen) wird durch die Speicher­ verwaltungsfunktion des Betriebssystems benutzt, um einen Kar­ teneintrag einzufügen. Bei diesem Befehl werden zwei Parameter benötigt, und zwar die Karteneintragadresse und die einzufügen­ den Daten.

Der Befehl Rmap (Karteneintrag lesen) wird durch die Speicher­ verwaltungsfunktion des Betriebssystems benutzt, um einen Kar­ teneintrag zu lesen. Dieser Befehl erfordert einen Parameter, und zwar die Karteneintragadresse, und das durch den Befehl zurückgemeldete Ergebnis ist der Inhalt des Karteneintrags.

Der Befehl AMAP (Alterung des Karteneintrags) bewirkt, daß das Bezugsnahmgeschichtefeld eines Karteneintrags um eine Stelle nach rechts versetzt wird. Dieser Befehl wird durch die Speicherverwaltungsfunktion des Betriebssystems benutzt, um Bezugnahmegeschichteinformationen bereitzuhalten, die als Hilfs­ mittel beim Wählen einer Seite für die Überlagerung verwendet werden.

Eine Seitenfehlerunterbrechung, die durch ein Abwesenheitsbit bewirkt wird, erfolgt, wenn eine Bezugnahme auf eine Seite durchgeführt wird, die sich im jeweiligen Augenblick nicht im Hauptspeicher befindet, oder die nicht einen Bestandteil des logischen Adressenraums des Programms oder seiner Daten bildet. Wird ein Seitenfehler festgestellt, bewirkt die Seitenfehler­ unterbrechungseinrichtung des Betriebssystems eine Unterbrechung.

Zu einer Seitenfehlerunterbrechungsfolge gehören die nachste­ hend genannten Vorgänge.

• 1. Eine Adressenbezugnahme wird zu einer Seite durchgeführt, die im physikalischen Speicher fehlt (Abwesenheitsbit gleich 1).
• 2. Die Seitenfehlerunterbrechung findet statt. Der Mikrocode der Unterbrechungseinrichtung bringt einen Unterbrechungs­ parameter, der die Kartennummer und die logische Seiten­ nummer bezeichnet, in eine dem Betriebssystem bekannte Speicherstelle ein. Dann wird der gegenwärtige Zustand in einem Unterbrechungsstapelmarkierer im Speicher zwischen­ gespeichert.
• 3. Die Seitenfehlerunterbrechungseinrichtung tritt in Tätig­ keit. Wenn der Seitenfehler infolge einer Bezugnahme außer­ halb des logischen Adressenraums des Programms aufgetreten ist, wird das Programm mit einem Fehlerzustand beendet. Ist der Seitenfehler dagegen aufgetreten, da die logische Seite im physikalischen Hauptspeicher fehlte, während sie im sekundären Speicher vorhanden war, läuft ein Prozeß des Betriebssystems ab, um die fehlende Seite aus dem sekundä­ ren Speicher auszulesen, bei dem es sich gewöhnlich um eine Platte handelt, wobei die Daten in eine verfügbare Seite des primären Speichers überführt werden. Diese Informa­ tionen der physikalischen Seite und ein Abwesenheitsbit 0 werden in den Karteneintrag eingefügt. Wenn diese Speicher­ verwaltungsfunktion abgeschlossen ist, wird der Zustand, der zu dem Seitenfehler führte, wieder hergestellt.
• 4. Der Befehl, der vorher den Seitenfehler verursachte, wird erneut durchgeführt. Da das Abwesenheitsbit im Kartenein­ trag der logischen Seite jetzt auf 0 gesetzt worden ist, tritt kein Seitenfehler auf, die Seitenadresse wird in die physikalische Seite übersetzt, die gerade aus dem sekundären Speicher entnommen wurde, und die Durchführung des Befehls wird abgeschlossen.

Wie erwähnt, kann der Ein-Ausgabe-Kanal über seinen eigenen Zugang Zugriff zum Speicher nehmen.

Datenübertragungen zum und vom Speicher durch den Ein-Ausgabe- Kanal erfolgen über die Systemdatenkarte. Mit anderen Worten, die durch den Ein-Ausgabe-Kanal bereitgestellten logischen Adressen mit sechzehn Bits werden mit Hilfe der Systemdaten­ karte jeweils in eine physikalische Adresse mit 18 Bits über­ setzt.

Somit gewährt der Kartenplan einen Ein-Ausgabe-Zugriff zu mehr Wörtern des physikalischen Speichers, als es der zugehörige Adressenzähler normalerweise zulassen würde.

Bei einer bestimmten Ausführungsform der Erfindung sind 262 144 Wörter des physikalischen Speichers (bei einer Adresse mit 18 Bits) unter Benutzung der Karte über eine logische Adresse mit nur sechzehn Bits zugänglich. Die zusätzliche Adresseninformation (die Information über die physikalische Seite) ist in der Karte enthalten und wird durch das Betriebs­ system bereitgestellt, bevor jeweils eine Ein-Ausgabe-Übertra­ gung eingeleitet wird.

Wie im folgenden näher erläutert, läßt sich die Erfindung auch leicht auf eine physikalische Adresse mit 20 erweitern.

Fig. 34 zeigt in einem Blockschaltbild Einzelheiten des Spei­ chers 107 eines Prozessormoduls 33 sowie Verbindungen von dem Speicher zu der Zentraleinheit 105 und dem Eingabe-/Ausgabekanal 109 des Prozessormoduls.

Gemäß Fig. 34 besitzt das Speichersystem 107 Zugriffzugänge sowohl für die Zentraleinheit 105 als auch für den Eingabe-/Ausgabe- Kanal 109, und der Kanal 109 wird daher für einen Zugriff zum Speicher über die Zentraleinheit 105 nicht benötigt.

Zu dem Speicher 107 gehört gemäß Fig. 34 eine Kartenspeicher­ steuerlogik 401, die das Einleiten und die Beendigung des Zu­ griffs zu physikalischen Speichermodulen 403 steuert.

Der Speicher 107 weist ferner einen Datenwegteil 405 auf, der gemäß Fig. 34 noch zu beschreibende Register enthält, die im Speicher zu schreibende Daten liefern und aus dem Speicher aus­ gelesene Daten festhalten.

Ferner ist bei dem Speicher 107 ein Kartenteil 407 vorhanden, zu dem logische Adressenregister für die Zentraleinheit und den Kanal sowie ein Kartenspeicher 409 zum Entnehmen physikalischer Seitennummern gehören.

Somit enthält der Kartenteil 407 ein Prozessorspeicheradressen­ register PMA bzw. 411 und ein Kanalspeicheradressenregister CMA bzw. 129.

Diese beiden Register sind an einen Adressenwähler 415 ange­ schlossen.

Der Adressenwähler 415 ist mit der Karte 409 durch eine logische Seitenadressenschiene 417 sowie unmittelbar mit den Speicher­ modulen durch eine Seitenversetzungsschiene 419 verbunden.

Wie in Fig. 34 durch die Zahlen 8 und 10 bei den Schienen 417 und 419 angedeutet, überträgt die logische Seitenadressenschiene 417 die acht höchsten Bits zu der Karte 409, damit sie in eine physikalische Seitennummer übersetzt werden, und die Seitenver­ setzungsschiene 419 überträgt die 10 untersten Bits einer dem Adressenwähler 415 entnommenen Seitenadresse mit 18 Bits zu den Speichermodulen 403.

Eine Ausgabeschiene 421 führt die physikalische Seitenadresse den Modulen 403. Über die Ausgabeschiene 421 werden die übersetzten acht höchsten Bits für die Adresse der physikalischen Seite übertragen.

Der Datenwegteil 405 enthält die folgenden Register: Ein Prozes­ sorspeicherdatenregister PMD bzw. 423, ein Kanalspeicherdaten­ register CMD bzw. 425, ein Register NI bzw. 431 für den nächsten Befehl, ein Speicherdatenregister MD bzw. 433 sowie ein Kanal­ datenregister CD bzw. 125.

Die Ausgangssignale der Register 423 und 425 werden einem Da­ tenwähler 427 zugeführt, dessen Ausgabeschiene 429 die Daten liefert, welche dem Speicher in den Modulen 403 eingegeben wer­ den sollen.

Einem der Speichermodule 403 entnommene Daten werden über eine Schiene 437 jeweils einem der drei Datenregister NI, MD und CD eingegeben.

Gemäß Fig. 34 ist die Kartenspeicher-Steuerlogik 401 über eine Schiene 439 auch mit jedem der Speichermodule 403 verbunden, und zu dieser Schiene gehören Befehlsleitungen zum Einleiten von Lese- und Schreiboperationen zur Übertragung von Vollzugs­ signalen aus den Speichermodulen sowie zum Abgeben von Fehler­ anzeige- oder -kennzeichnungssignalen.

Gemäß Fig. 35 gehören zu dem Kartenteil 407 ferner die Karte 409, ein Kartenseitenregister 441, eine Kartenausgabe-Verriege­ lungseinrichtung 443, ein Kartenspeicherdatenregister MMD bzw. 445, ein Kartendatenwähler 447, ein Kartenparitätsgenerator 449, ein Kartenparitätsprüfer 451, eine Bezugsbitlogik 453 und eine Logik 455 für das schmutzige Bit.

Gemäß Fig. 35 ist die Kartenspeicher-Steuerlogik 401 dem Karten­ teil 407 über Steuersignalleitungen 457 zugeordnet.

Die Kartenspeicher-Steuerlogik 401 steuert das Laden von Re­ gistern und das Wählen von Registern durch die Wähler, sie steuert in Verbindung mit Kartenabwesenheits- und Paritäts­ fehler-Ausgangssignalen die Einleitung von Operationen der Speichermodule 403, und sie führt der Zentraleinheit 105 Unter­ brechungssignale zu, wie es in Fig. 35 für Seitenfehler- und Kartenparitäts-Fehlerunterbrechungssignale angegeben ist; hier­ auf wird im folgenden eingegangen.

Bei einer bestimmten Ausführungsform der Erfindung arbeitet das Speichersystem nach Fig. 34 und 35 mit einem physikalischen Seitenadressenfeld von acht Bits und einer Seitenversetzung von zehn Bits, so daß insgesamt 18 Bits verwendet werden. Wie oben erwähnt, stehen die in Fig. 34 und 35 bei bestimmten Schienenleitungen nicht in Klammern gesetzten Zahlen 8, 10, 12, 13, 14 und 18 in Beziehung zu dieser speziellen mit 18 Bits arbeitenden Ausführungsform. Jedoch läßt sich das Speichersy­ stem leicht auf eine mit 20 Bits arbeitende Ausführungsform erweitern, und zwar mit einer physikalischen Seitenadresse von 10 Bits, und dies ist in Fig. 35 bei den gleichen Schienenlei­ tungen durch die Angaben (10), (12), (14), (15), (16) und (20) angedeutet.

Fig. 36 veranschaulicht den Aufbau des logischen Speichers, zu dem vier getrennte logische Adressenbereiche 459, 461, 463 und 465 gehören; hierbei handelt es sich um einen Benutzerda­ tenbereich 459, einen Systemdatenbereich 461, einen Benutzer­ codebereich 463 und einen Systemcodebereich 465.

Ferner zeigt Fig. 36 die vier den logischen Adressenbereichen entsprechenden Kartenteile.

Somit entspricht der Benutzerdaten-Kartenteil 467 dem logi­ schen Benutzerdaten-Adressenbereich 459, der Systemdaten-Karten­ teil 469 dem logischen Systemdaten-Adressenbereich 461, der Benutzercode-Kartenteil 471 dem logischen Benutzercode-Adressen­ bereich 463 und der Systemcode-Kartenteil 473 dem logischen Systemcode-Adressenbereich 465.

Gemäß Fig. 36 gehören zu jedem Kartenteil 64 logische Seiten­ einträge (Seite 0 bis Seite 63), und jeder Karteneintrag ent­ hält 16 Bits, wie es in Fig. 36 für einen einzelnen Kartenein­ trag vergrößert dargestellt ist.

Wie in Fig. 36 bei dem vergrößerten Karteneintrag angegeben, gehören zu jedem Karteneintrag ein physikalisches Seitennummer­ feld mit 10 Bits, ein einzelnes Paritätsbit P, ein Bezugnahme- Geschichtefeld mit drei Bits R, S und T, ein einzelnes schmutzi­ ges Bit D und ein einziges Abwesenheitsbit A.

Das durch die 10 höchsten Bits gebildete Feld für die physikali­ sche Seitennummer liefert die physikalische Seitennummer, die der durch das Programm abgerufenen logischen Seite entspricht.

Das Paritätsbit P wird stets als ungerades Paritätsbit erzeugt, um eine Datenvollständigkeitsprüfung bei dem Inhalt der Karten­ einträge zu ermöglichen.

Die Bits R, S und T des Feldes für die Bezugnahmegeschichte werden durch die Speicherverwaltungsfunktion des Betriebssystems benutzt, um die Informationen über die Bezugnahmegeschichte auf dem laufenden zu halten, mittels welcher jeweils die am längsten nicht mehr benutzte Seite zur Überlagerung gewählt wird.

Das Bit R wird durch jeden Lese- oder Schreibvorgang in Verbin­ dung mit der logischen Seite auf 1 gesetzt.

Bei den Bits S und T handelt es sich um Speicherbits, die durch einen Karteneintrag-Alterungsbefehl AMAP gehandhabt werden.

Das schmutzige Bit D wird durch einen Schreibzugriff zu der logischen Seite auf 1 gesetzt. Das Betriebssystem verwendet das schmutzige Bit, um festzustellen, ob eine Datenseite abge­ ändert worden ist, seitdem sie das letzte Mal dem sekundären Speicher entnommen wurde.

Das Abwesenheitsbit A wird durch das Betriebssystem auf eine 1 festgesetzt, um eine logische Seite zu kennzeichnen, die im Hauptspeicher fehlt, jedoch im sekundären Speicher vorhanden ist, oder um eine Seite zu kennzeichnen, sie sich außerhalb des logischen Adressenbereichs des betreffenden Benutzers be­ findet.

Die in Fig. 36 dargestellten beiden höchsten Bits für den Kar­ teneintrag werden bei der dargestellten Ausführungsform der Er­ findung nicht verwendet, doch wird von diesen beiden Bits Ge­ brauch gemacht, wenn bei den physikalischen Adressen mit der vollen Zahl von 20 Bits gearbeitet wird.

Wie erwähnt, verwendet das Betriebssystem in Verbindung mit der Karte die drei Befehle SMAP, RMAP und AMAP.

Der Befehl SMAP wird durch die Speicherverwaltungsfunktion des Betriebssystems benutzt, um Daten in einen Karteneintrag ähnlich demjenigen nach Fig. 36 einzufügen.

Der Befehl SMAP wird gemäß Fig. 12 in der Zentraleinheit 105 durch das Mikroprogramm 115 realisiert, das mit der Kartenspei­ cher-Steuerlogik 401 nach Fig. 34 zusammenarbeitet, um erstens mit Hilfe des ersten Befehlsparameters eine Stelle in der Karte 409 zu wählen und dann zweitens an dieser Stelle den zweiten Be­ fehlsparameter, d. h. die neuen Karteneintragdaten, einzufügen.

Während des Betriebs gibt gemäß Fig. 3 das Mikroprogramm 115 beim ersten Schritt der Folge die neuen Karteneintragdaten dem Prozessorspeicherdatenregister PMD bzw. 423 ein.

Beim nächsten Schritt der Folge wird das Prozessorspeicher- Adressenregister PMA bzw. 411 mit der Kartenadresse geladen, zu der zwei höchste Bits für die Kartenwahl gehören.

In diesem Zeitpunkt sind die beiden Befehlsparameter, welche die Karteneintragadresse und die einzufügenden Daten enthalten, den zugehörigen Registern 411 und 423 eingegeben worden.

Als nächstes leitet das Mikroprogramm 115 in der Zentraleinheit 105 eine Kartenschreiboperation der Kartenspeicher- Steuerlogik 401 ein. Diese Folge wird eingeleitet, nachdem alle vorherigen Speicheroperationen abgeschlossen sind.

Die vorstehend beschriebenen Schritte der Operationsfolge sind sämtlich durch das Mikroprogramm (die Firmware) durchgeführt worden.

Die verbleibenden Aktionen entsprechend dem Befehl SMAP werden unter der Steuerwirkung der Kartenspeicher-Steuerlogik durchge­ führt, und zwar sämtlich auf automatischem Wege durch die Hardware.

Bei der Kartenschreib-Operationsfolge wird die Kartenadresse von dem Register PMA durch den Adressenwähler 415 über die Schiene 417 zu der Karte 409 übertragen. Bei dieser Operation werden nur die acht höchsten Bits verwendet, d. h. die Karten­ wählbits und die Kartenadressenbits.

Die beiden höchsten Bits bestimmen die Kartenwahl, d. h. Benutzer­ daten, Systemdaten, Benutzercode oder Systemcode.

Die 10 untersten Bits der logischen Adressenschiene aus dem Adressenwähler ASEL bzw. 415, die innerhalb einer Seite versetzt sind und dazu dienen, einen Speicher zum Lesen oder Schreiben zugänglich zu machen, werden bei dieser Operation nicht ver­ wendet.

Während die Karte in der beschriebenen Weise adressiert wird, werden die neuen Kartendaten von dem Register PMD bzw. 423 aus über den Kartendatenwähler 427 zu dem Kartenparitätsgenerator 449 und zu der Karte 409 nach Fig. 35 übertragen. Der Karten­ paritätsgenerator berechnet eine ungerade Parität für die neuen Kartendaten und führt dieses Paritätsbit der Karte zu.

An diesem Punkt erzeugt die Kartenspeicher-Steuerlogik 401 ein Kartenschreibabtastsignal, das gemäß Fig. 35 über eine der Leitungen 457 der Karte 409 zugeführt wird und bewirkt, daß die neuen Daten und die Parität in den gewählten Kartenteil bei dem Karteneintrag eingeschrieben werden, der durch die logische Seitenadresse über die Leitung 417 gewählt worden ist.

Hiermit ist die SMAP-Befehlsfolge abgeschlossen.

Sobald dieser SMAP-Befehl durchgeführt ist, ist der richtige Kartenteil gewählt worden, der betreffende logische Seitenein­ trag dieses Kartenteils ist gewählt worden, die Daten und die berechnete ungerade Parität sind der Karte zugeführt worden, und das Kartenschreibabtastsignal hat bewirkt, daß die Daten bei dem gewünschten Karteneintrag geschrieben worden sind.

Der Befehl SMAP wird durch das Betriebssystem benutzt, um nach Bedarf jeden logischen Seiteneintrag bei jedem der vier Karten­ teile einzuleiten.

Eine der Aufgaben des gesetzten Kartenbefehls besteht somit darin, eine physikalische Seitenadresse für eine logische Seite einzusetzen, um die Übersetzung logischer Seitennummern in phy­ sikalische Seitennummern zu bewirken, nachdem eine Seite aus dem sekundären Speicher umgelagert worden ist.

Eine weitere Aufgabe des gesetzten Kartenbefehls besteht darin, ein Abwesenheitsbit für eine logische Seite zu setzen, die aus dem sekundären Speicher umgelagert worden ist.

Der Kartenlesebefehl RMAP wird durch die Speicherverwaltungsfunktion des Betriebssystems benutzt, um den Inhalt eines Karteneintrags zu prüfen.

Bei dem Befehl RMAP arbeitet das Mikroprogramm 115 in der Zentraleinheit 105 mit der Kartenspeicher-Steuerlogik 401 zusammen, um mit dem Befehlsparameter eine Stelle in der Karte 409 zu wählen und entsprechend dem Inhalt des Karteneintrags zu dem Registerstapel 112 nach Fig. 12 zurückzukehren.

Bei der Durchführung des Kartenlesebefehls RMAP bewirkt gemäß Fig. 35 das Mikroprogramm 115, daß die Kartenadresse einschließlich der beiden höchsten Bits für die Kartenwahl dem Register PMA bzw. 411 eingegeben wird. Dann leitet das Mikroprogramm 115 eine Kartenleseoperationsfolge der Kartenspeicher-Steuerlogik 401 ein.

Diese Folge wird dann durch die Hardware durchgeführt, und bei dieser Folge wird die Kartenadresse vom Register PMA bzw. 411 aus über den Adressenwähler 415 zu der Karte 409 übertragen. Auch in diesem Fall werden nur die Kartenwähl- und Seitenadressenbits verwendet.

Der Inhalt des gewählten Karteneintrags wird gemäß Fig. 35 von der Karte 409 aus zu dem Kartenparitätsprüfer 451 und der Kartenausgangs- Verriegelungseinrichtung 443 übertragen. Der Prüfer 451 vergleicht das Paritätsbit aus dem Karteneintrag mit dem für die Daten berechneten ungeraden Paritätsbit.

Ist die Parität falsch, wird das Kartenseitenregister 441 mit der Kartenadresse geladen, und das Kartenparitätsfehlersignal setzt ein Fehlerkennzeichen, das bewirkt, daß der Betrieb der Zentraleinheit 105 durch einen Kartenparitätsfehler unterbrochen wird.

Anderenfalls werden bei richtiger Parität die Karteneintragsdaten aus der Kartenausgangs-Verriegelungseinrichtung 443 in das Kartenspeicherdatenregister MMD bzw. 445 überführt.

Schließlich überträgt infolge des Befehls das RMAP-Befehlsmikroprogramm die Daten aus dem Kartenspeicher-Datenregister 445 wieder dem Registerstapel 112 nach Fig. 12 zu.

Am Ende des Kartenlesebefehls RMAP ist der in Frage kommende Kartenteil gewählt worden, der betreffende logische Seiteneintrag des Kartenteils ist gewählt worden, und der Inhalt des Karteineintrags ist aus der Karte ausgelesen und als Befehlsergebnis zum Registerstapel der Zentraleinheit zurückgeleitet worden.

Der RMAP-Befehl wird in der nachstehend erläuterten Weise verwendet.

Die Hauptaufgabe des Kartenlesebefehls besteht darin, es dem Betriebssystem zu ermöglichen, das Bezugsnahmegeschichtsfeld und das schmutzige Bit eines Karteneintrags mit dem aus Fig. 36 ersichtlichen Format zu prüfen, um eine zu überlagernde Seite in der nachstehend erläuterten Weise zu bestimmen.

Ferner dient der Kartenlesebefehl RMAP zu Diagnosezwecken, um festzustellen, ob die Kartenspeicherung einwandfrei arbeitet.

Der Kartenalterungsbefehl AMAP wird durch die Speicherverwaltungsfunktion des Betriebssystems verwendet, um in der Karte nützliche Informationen über die Benutzungsgeschichte bereitzuhalten. Diese Informationen werden in der Karte durch Karteneinträge, d. h. die Bits R, S und T des Karteneintragformats nach Fig. 36 innerhalb eines Kartenteils bereit gehalten, und es wird eine typische "Alterung" jeweils dann durchgeführt, wenn in dem Kartenteil eine Unterbrechung infolge eines Seitenfehlers stattgefunden hat.

Der Befehl AMAP weist nur einen einzigen Parameter auf, bei dem es sich um die Kartenadresse handelt, welche die zu alternde Kartenstelle angibt.

Bei der Ausführung des Kartenalterungsbefehls AMAP wählt das Mikroprogramm 115 in der Zentraleinheit 105 eine Kartenstelle mit dem Kartenadressenparameterbefehl. Das Mikroprogramm 115 gibt den Kartenadressenparameter dem Register PMA ebenso ein wie bei dem Befehl RMAP.

An diesem Punkt wird eine Kartenleseoperationsfolge der Kartenspeicher- Steuerlogik 401 eingeleitet, und diese Folge läuft ebenso ab wie bei dem vorstehend beschriebenen Befehl RMAP.

Das Mikroprogramm 115 nach Fig. 12 liest den Inhalt des Karteneintrags aus dem Register NMD bzw. 445 nach Fig. 35 aus, entnimmt das die Benutzungsgeschichte bezeichnende Feld, d. h. gemäß Fig. 36 die Bits R, S und T bzw. 10, 11 und 12, verschiebt das Feld um eine Stelle nach rechts und fügt das Feld wieder ein, um die neuen Karteneintragdaten zu bilden. Hierbei wird bei dem Bit R eine Null eingesetzt, das Bit R wird auf den Platz des Bits S verschoben, das Bit S wird auf den Platz des Bits T verschoben, und das alte Bit T geht verloren.

Nunmehr bewirkt das Mikroprogramm 115, daß gemäß Fig. 34 das Register PMD bzw. 423 mit Hilfe des abgeänderten Karteneintrags mit diesen neuen Daten geladen wird, und daß die neuen Karteneintragdaten ähnlich wie bei der Folge SMAP erneut in den gewählten Karteneintrag eingeschrieben werden.

Auf diese Weise wird die Durchführung des Kartenalterungsbefehls AMAP abgeschlossen.

Aufgrund des Kartenalterungsbefehls AMAP ist ein Karteneintrag aus der Karte ausgelassen worden, das Feld für die Benutzungsgeschichte ist verschoben worden, und dieser abgeänderte Eintrag ist erneut in die gewählte Kartenstelle eingefügt worden.

Wie erwähnt, wird das Bit R jedesmal auf 1 gesetzt, wenn irgendein Speicher auf die entsprechende logische Seite Bezug nimmt, so daß dann, wenn dieses Bit eine 1 ist, diese Tatsache anzeigt, daß diese Seite seit dem letzten Kartensetzbefehl SMAP oder dem letzten Kartenalterungsoperationsbefehl AMAP benutzt worden ist.

Dieses Setzen des Bits R in Verbindung mit dem Kartenalterungsbefehl AMAP ermöglicht die Bereithaltung von Benutzungshäufigkeitsinformationen im Feld für die Kartenbenutzungsgeschichte.

Die Felder für die Benutzungsgeschichte sämtlicher Karteneinträge einer bestimmten Karte werden auf typische Weise gealtert, nachdem eine Seitenfehlerunterbrechung aufgetreten ist. Somit ist der Wert des drei Bits enthaltenden Feldes bei einem Karteneintrag ein Zeichen für die Zugriffshäufigkeit nach den drei vorausgegangenen Seitenfehlerunterbrechungen.

Beispielsweise zeigt der binäre Wert 7, bei dem alle drei Benutzungsbits auf 1 gesetzt sind, Zugriffe während jedes der Intervalle zwischen den vorausgegangenen Seitenfehlerunterbrechungen an.

Der binäre Wert 4 im Feld für die Benutzungsgeschichte, wobei das Bit R auf 1 und die Bits S und T auf 0 gesetzt sind, zeigt einen Zugriff in dem Intervall seit der letzten Seitenfehlerunterbrechung an und läßt erkennen, daß in dem Intervall vor der letzten Seitenfehlerunterbrechung keine Zugriffe stattgefunden haben.

Schließlich zeigt der binäre Wert 0 für das Feld damit den drei Bits an, daß während keines der drei Intervalle seit den drei letzten Seitenfehlerunterbrechungen kein Zugriff zu dieser logischen Seite erfolgt ist.

Je höher die binäre Zahl ist, die durch die drei Bits des Feldes für die Benutzungsgeschichte repräsentiert wird, desto höher ist die Häufigkeit der zuletzt erfolgten Zugriffe zu der logischen Seite.

Diese Informationen über die Benutzungsgeschichte bleiben erhalten, so daß dann, wenn es erforderlich ist, eine Seite zur Überlagerung zu wählen, eine Seite, die während der jüngsten Vergangenheit nur selten benutzt wurde, zu identifizieren. Bei einer Seite, zu der während der jüngstgen Vergangenheit nur selten Zugriff genommen wurde, dürfte auch weiterhin diese Eigenschaft beibehalten, und daher wird es wahrscheinlich nicht erforderlich sein, diese Seite nach der Überlagerung wieder in den Speicher zurückzuführen.

Diese Geschichte der Benutzungshäufigkeit wird durch die Speicherverwaltungsfunktion des Betriebssystems benutzt, um nur selten benutzte Seiten für die Überlagerung auszuwählen, so daß eine Umlagerung aus dem sekundären Speicher möglichst selten erforderlich ist und ein wirtschaftliches virtuelles Speichersystem realisiert wird.

Wie erwähnt, können sowohl die Zentraleinheit als auch das Ein-Ausgabe-System Zugriff zum Speicher nehmen.

Im folgenden wird die Wirkungsweise des Speichersystems und der Karte während einer Folge beschrieben, bei der die Zentraleinheit Zugriff zum Speicher nimmt. Diese Zugriffsfolge ist für die verschiedenen Zugriffe der Zentraleinheit zum Speicher ähnlich und gilt z. B. für das Schreiben von Daten, das Lesen von Daten und das Auslesen von Befehlen aus dem Speicher.

Die Zentraleinheit-Speicher-Zugriffsfolge wird entweder durch das Mikroprogramm 115 der Zentraleinheit oder die Befehlsabruflogik der Zentraleinheit eingeleitet. In beiden Fällen bewirkt die Zentraleinheit 105, daß das Register PMA bzw. 411 mit einer logischen Adresse mit 18 Bits geladen wird, um eine Datenlese-, Datenschreib- oder Befehlsleseoperationsfolge bei der Kartenspeicher- Steuerlogik 401 einzuleiten.

Zu der logischen Adresse mit 18 Bits gehören zwei höchste logische Adressenraumwählbits und 16 untergeordnete Bits zum Angeben einer Stelle innerhalb des logischen Adressenraums. Die beiden Wählbits können durch das Mikroprogramm 115 der Zentraleinheit bestimmt werden, oder sie können in der Zentraleinheit automatisch erzeugt werden, und zwar auf der Basis des Inhalts des Befehlsregisters I und des Umgebungsregisters E.

Die logische Adresse mit 18 Bits enthält zusätzlich zu den zwei höchten Bits zum Wählen der logischen Adresse sechs weitere Bits zum Benennen der logischen Seite innerhalb der gewählten Karte sowie 10 untergeordnete Bits zum Bestimmen der Versetzung innerhalb der Seite der gewählten Karte.

Nachdem alle vorausgegangenen Karten- oder Speicheroperationen abgeschlossen sind, wird bei der Datenlese-, Datenschreib- oder Befehlsleseoperationsfolge der Kartenspeicher-Steuerlogik 401 die gemäß Fig. 35 im Registger PMA bzw. 411 enthaltene Adresse mit 18 Bits durch den Adressenwähler 415 zu den Schienen 417 und 419 übertragen.

Die Schiene 419 überträgt den Seitenversetzungsteil der Adresse, der durch die Schiene 419 direkt zu den physikalischen Speichermodulen 403 nach Fig. 34 übertragen wird.

Die Schiene 417 überträgt den logischen Seitenadressenteil, der in eine physikalische Seitenadresse übersetzt werden muß, zu der Karte 409.

Der durch die logische Seitenadresse gewählte Karteneintrag wird gemäß Fig. 34 aus der Karte 409 ausgelesen und in die Kartenspeicher-Steuerlogik 401, den Kartenparitätsprüfer 451 (Fig. 35) und die Kartenausgabe-Verriegelungseinrichtung 443 überführt.

Ist das Abwesenheitsbit eine 1, wird das Kartenseitenregister 441 mit der logischen Seitenadresse geladen, zur Zentraleinheit 105 wird ein Seitenfehler-Unterbrechungssignal übertragen, und die Kartenspeicher-Steuerlogik 401 beendet die Speicherzugriffsfolge.

Wenn der Paritätsprüfer 451 bei dem Karteneintrag eine unrichtige Parität feststellt, wird das Kartenseitenregister 441 mit der logischen Seitenadresse geladen, zur Zentraleinheit wird ein Kartenparitätsfehlersignal übertragen, und die Speicherzugriffsfolge wird abgeschlossen.

Ist kein Fehler vorhanden, wird die physikalische Seitenadresse von der Kartenausgangs-Verriegelungseinrichtung 443 aus über die Schiene 421 zu den physikalischen Speichermulden 403 übertragen, und die Kartenspeicher-Steuerlogik 401 gibt über die Schiene 439 einen Befehl aus, um den gewählten Speichermodul 403 zu veranlassen, eine Lese- oder Schreiboperation durchzuführen.

Während der Speichermodul diese Lese- oder Schreiboperation ausführt, bewirkt die Kartenspeicher-Steuerlogik 401, daß die Karteneintragdaten modifiziert und neu geschrieben werden.

Die Karteneintragdaten werden ohne das Paritätsbit P bzw. das Bezugsbit R gemäß Fig. 35 von der Kartenausgangsverriegelungseinrichtung 443 aus zu der Logik 455 für das schmutzige Bit und zu dem Kartendatenwähler 447 übertragen.

Bei dieser Operation werden das physikalische Seitenfeld eines Karteneintrags, wie es im rechten unteren Teil von Fig. 36 vergrößert dargestellt ist, sowie die Bits S und T des Bezugsfeldes und das Abwesenheitsbit stets ohne Veränderung neu geschrieben.

Wenn bei der Zentraleinheit eine Datenschreiboperation abläuft, wird das dem Kartendatenwähler zugeführte schmutzige Bit D durch die zugehörige Logik 455 nach Fig. 35 auf 1 gesetzt. Anderenfalls wird das schmutzige Bit nicht verändert.

Das dem Kartendatenwähler durch die Bezugsbitlogik 453 zugeführte Bit R wird sowohl bei einer Leseoperation als auch bei einer Schreiboperation auf 1 gesetzt.

Wie erwähnt, bleiben das Feld für die physikalische Seite sowie die Bits S, T und A unverändert.

Der Kartendatenwähler 447 führt diese neuen Kartendaten dem Paritätsgenerator 449 und der Karte 409 zu.

Gemäß Fig. 35 erzeugt der Paritätsgenerator 449 aus den neuen Daten ein ungeradzahliges Pairätsbit P.

Hierauf bewirkt ein Kartenschreib-Abtastsignal der Kartenspeicher- Steuerlogik 401, daß die neuen Daten und die Parität in dem Karteneintrag geschrieben werden, der durch die Schiene 417 für die logische Seitenadresse gewählt worden ist.

Somit ist jetzt die logische Seite durch den Karteneintrag übersetzt worden, und der Karteneintrag ist neu geschrieben worden, wobei die Paritäts- und Bezugsbits sowie das schmutzige Bit aktualisiert worden sind.

Sobald der physikalische Speichermodul 403 seine Lese- oder Schreiboperation abschließt, führt er gemäß Fig. 34 über die Schiene 439 der Kartenspeicher-Steuerlogik 401 ein Abschlußsignal zu.

Bei einem Lesevorgang führt der Speichermodul 403 gemäß Fig. 34 die Speicherdaten der Schiene 437 zu.

Bei einer Datenleseoperationsfolge wird gemäß Fig. 34 das Register MD bzw. 433 mit den Daten geladen, die durch die Zentraleinheit 105 verwendet werden sollen.

Bei einer Befehlslese-Operationsfolge wird gemäß Fig. 34 das Register NI bzw. 431 mit den Daten geladen, die danach durch die Zentraleinheit 105 verarbeitet werden sollen.

Somit werden die Zugriffe zum Speicher der Zentraleinheit beim Lesen bzw. Schreiben von Daten sowie beim Lesen des Befehls in der beschriebenen Weise abgeschlossen.

Ein Zugriff des Ein-Ausgabe-Kanals zum Speicher zum Lesen oder Schreiben von Daten läuft ähnlich ab wie ein Zugriff zum Speicher einer Zentraleinheit, wobei jedoch die nachstehenden Ausnahmen gelten.

Das Kanalspeicheradressenregister CMA bzw. 129 nach Fig. 34 liefert die logische Adresse, und dieses Register benennt stets die Systemdatenkarte 469 nach Fig. 35.

Das Kanalspeicherdatenregister CMD bzw. 425 nach Fig. 34 liefert bei einer Schreiboperation Daten für den Speicher.

Das Kanaldatenregister CD bzw. 125 nach Fig. 34 dient zum Aufnehmen von Daten aus dem Speicher bei einer Leseoperation.

Bei einem Zugriff des Eingabe-/Ausgabekanals 109 zum Speicher handelt es sich stets um einen Speicherzugriff, bei dem Daten gelesen oder geschrieben werden, und im Gegensatz zu einem Zugriff zur Zentraleinheit erfolgt kein Zugriff zum Lesen eines Befehls.

Außerdem werden Kartenparitäts- und Abwesenheitssignale dem Eingabe-/Ausgabekanal 109 zugeführt, wenn sie bei einem Zugriff des Eingabe-/Ausgabekanals zum Speicher auftreten.

Wie vorstehend mehrfach erwähnt, werden bei den Speichermodulen 403 Halbleiterspeicher oder Kernspeicher verwendet.

Bei der Verwendung von Kernspeichern werden Fehler mit Hilfe eines Paritätsfehler-Nachweissystems festgestellt, das bei Kernspeichermodulen alle Einzelbitfehler nachweist. Da bekannte Verfahren zum Erzeugen von Paritätsfehlersignalen und zur Prüfung angewendet werden, dürfte sich eine Erläuterung der Einzelheiten der Kernspeicher erübrigen.

Die Wahrscheinlichkeit des Auftretens von Störungen bei Halbleiterspeichern ist genügend hoch, um die Verwendung eines Systems zum Nachweisen und Korrigieren von Fehlern zu rechtfertigen, und gemäß der Erfindung wird daher ein Nachweis- und Korrektursystem verwendet, bei dem für jedes Datenwort mit 16 Bits ein Prüffeld mit sechs Bits vorhanden ist. Fig. 37 bis 41 sowie die Tabelle am Ende der Beschreibung zeigen die Einzelheiten eines Fehlernachweis- und -korrektursystems, wie es verwendet wird, wenn die Speichermodule 403 als Halbleiterspeicher ausgebildet sind.

Wie nachstehend erläutert, ist das erfindungsgemäße Fehlernachweis- und -korrektursystem, bei dem mit einem Prüffeld mit sechs Bits gearbeitet wird, geeignet, alle Einzelbitfehler nachzuweisen und zu korrigieren und außerdem sämtliche Doppelbitfehler nachzuweisen. Ferner werden die meisten Fehler nachgewiesen, die drei oder mehr Bits betreffen.

Zwar wird das Fehlernachweis- und -korrektursystem im folgenden bezüglich eines Halbleiterspeichers beschrieben, doch sei bemerkt, daß sich die Anwendbarkeit dieses Systems nicht auf Halbleiterspeicher beschränkt, und daß es auch bei beliebigen anderen Einrichtungen zum Speichern ober Übertragen von Daten anwendbar ist.

Ein wichtiger Vorteil des erfindungsgemäßen Fehlernachweis- und -korrektursystems ergibt sich daraus, daß nicht nur Einzelbitfehler korrigiert werden, sondern daß auch alle nachfolgenden Zweibitfehler zuverlässig nachgewiesen werden, nachdem ein Fehler bei einem Einzelbit aufgetreten ist.

Daher ist das Multiprozessorsystem mit dem erfindungsgemäßen Fehlernachweis- und -korrektursystem für Einzelfehler tolerant, und es läßt sich beim Auftreten von Einzelbitfehlern bei einem Halbleiterspeicher betreiben, bis ein Zeitpunkt erreicht ist, an dem es zweckmäßig ist, den Speicher instandzusetzen.

Bei dem Fehlernachweis- und -korrektursystem wird ein systematischer linearer binärer Code mit dem Hamming-Abstand 4 verwendet. Bei diesem Code bildet jedes Prüfbit eine lineare Kombination von acht Datenbits, wie es in Fig. 38 gezeigt ist. Außerdem setzt sich gemäß Fig. 38 jedes Datenbit aus genau drei Prüfbits zusammen. Ein Vorteil dieses Codes besteht darin, daß eine gleichmäßige Erfassung der Datenbits durch die Prüfbits gewährleistet ist.

Zu dem Fehlernachweis- und -korrektursystem gehört ein Syndromdecodierer, bei dem die Logik mit hoher Geschwindigkeit arbeitet, und der aus einer kleinen Anzahl von Elementen besteht.

Einleitend sei bemerkt, daß bei dem erfindungsgemäßen Fehlernachweis- und -korrektursystem jedem gespeicherten Datenwort sechs Prüfbits beigefügt werden. Wird danach ein Datenwort aus dem Speicher ausgelesen, wird der Prüffeldteil des gespeicherten Wortes benutzt, um den Informationsverlust zu identifizieren oder nachzuweisen, den das Wort seit seiner Speicherung erlitten hat.

Bei einem Halbleiterspeicher bestehen zwei Möglichkeiten für die Entstehung von Informationsverlusten bzw. Fehlern. Im einen Fall handelt es sich um einen harten Fehler bei einer Speichervorrichtung, der dazu führt, daß die Vorrichtung vollständig ausfällt und keine Informationen mehr festhalten kann; im anderen Fall handelt es sich um einen weichen Fehler, bei dem ein elektrisches Rauschen zu einem Informationsverlust infolge von Einschwingvorgängen führen kann.

Zum Nachweisen von Fehlern dient ein Prüfbitkomparator, der ein Syndromsignal mit sechs Bits erzeugt. Bei dem Syndromsignal hande 28828 00070 552 001000280000000200012000285912871700040 0002002740056 00004 28709lt es sich um die Differenz zwischen dem aus dem gespeicherten Wort entnommenen Prüffeld und dem Prüffeld, das normalerweise dem Datenfeld des gespeicherten Wortes entsprechen würde.

Dieses Syndrom wird dann analysiert bzw. decodiert, um festzustellen, ob ein Fehler ausgetreten ist, und um dann, wenn dies der Fall ist, die Art der erforderlichen Korrektur zu bestimmen.

Bei einzelnen Datenbitfehlern veranlaßt das Ausgangssignal des Syndromdecodierers eine Datenbit-Komplementiereinrichtung, das fehlerhafte Bit umzukehren, woraufhin die korrigierten Daten als Ausgangssignal des Speichermoduls ausgegeben werden.

Wenn der Syndromdecodierer einen Mehrfachfehler anzeigt, wird das Vorhandensein dieses Fehlers dem Kartenspeicher-Steuerteil mit Hilfe einer der Steuer- und Fehlerleitungen gemeldet, um bei der Zentraleinheit eine Unterbrechung herbeizuführen.

Gemäß Fig. 37 gehören zu dem Speichermodul 403 ein logischer Zeitgeber- und Steuerteil 475 und eine Halbleiterspeicheranordnung 477, welch letztere es ermöglicht, 32 768 Wörter zu je 22 Bits zu speichern. Gemäß Fig. 37 gehören zu jedem Wort ein Datenfeld mit 16 Bits und ein Prüffeld mit sechs Bits.

Gemäß Fig. 37 gehören ferner zu jedem Halbleiterspeichermodul 403 eine Ausgabeverriegelungseinrichtung 479, ein Prüfbitgenerator 481, ein Prüfbitkomparator 483, ein Syndromdecodierer 485 und eine Datenbit-Komplementiereinrichtung 487.

Der Speichermodul 403 arbeitet mit den übrigen Teilen des Systems über die in Fig. 37 dargestellten Signal- und Datenwege zusammen. Zu diesen eine Schiene 429 zum Zuführen von Daten zum Speicher, Steuer- und Fehlerleitungen 439, die zu dem Kartenspeicher- Steuerteil 401 führen, Schienen 419 und 421 für die physikalischen Adressen sowie eine Schiene 437 zum Übernehmen von Daten aus der Speicherschiene. Diese Signal- und Datenwege sind auch in Fig. 34 dargestellt.

Gemäß Fig. 37 wird der Inhalt der Ausgabeverriegelungseinrichtung 479 über eine Schiene 489 dem Prüfbitkomparator 483 und dem Datenbitkomparator 487 zugeführt.

Die Ausgangssignale des Prüfbitkomparators 483 werden über eine Syndromschiene 491 zum Syndromdecodierer 485 und zu dem logischen Zeitgeber- und Steuerteil 475 übertragen.

Die Ausgangssignale des Syndromdecodierers 485 werden der Datenbit- Komplementiereinrichtung 487 über eine Schiene 493 zugeführt.

Weitere Ausgangssignale des Syndromdecodierers 485 werden durch Leitungen 495 und 497 zu dem logischen Zeitgeber- und Steuerteil 475 übertragen. Die Leitung 495 überträgt jeweils ein Einzelfehlersignal für einen korrigierbaren Fehler, während die Leitung 497 ein Mehrfachfehlersignal für einen nicht korrigierbaren Fehler überträgt.

Der logische Zeitgeber- und Steuerteil 475 gibt Steuersignale über eine Steuerschiene 499 an die Halbleiterspeicheranordnung 477 und die Ausgabe-Verriegelungseinrichtung 479 ab.

Das Ausgangssignal des Prüfbitgenerators 481 wird über eine Schiene 501 der Speicheranordnung 477 zugeführt.

Gemäß Fig. 38 gehören zu dem Prüfbitgenerator 481 sechs getrennte Paritätsbäume 503 mit je acht Bits.

Gemäß Fig. 39 sind bei dem Prüfbitkomparator 483 sechs getrennte Paritätsbäume 505 mit je neun Bits vorhanden.

Gemäß Fig. 40 gehören zu dem Syndromdecodierer 485 ein Decodiererteil 507 und ein Paritätsbaum 509 mit sechs Bits.

Gemäß Fig. 40 werden die Ausgangssignale des Decodiererteils 507 und des Paritätsbaums 509 mit sechs Bits in einer Fehleridentifizierungslogik 511 miteinander kombiniert.

Gemäß Fig. 41 sind bei der Bitkomplementiereinrichtung 437 sechzehn Exklusiv-ODER-Gatter 513 vorhanden.

Während des Betriebs wird das Datenwort mit sechzehn Bits über die Schiene 429 der Speicheranordnung 477 und dem Prüfbitgenerator 481 zugeführt, wie es in Fig. 37 gezeigt ist.

Gemäß Fig. 38 erzeugt der Prüfbitgenerator 481 sechs Prüfbits C0 bis C5 mit Hilfe der sechs 8-Bit-Paritätsbäume 503.

Gemäß Fig. 38 erzeugt der am weitesten links angeordnete 8-Bit- Paritätsbaum 503 das Prüfbit C0 bzw. Null entsprechend der logischen Gleichung für C0 im unteren Teil von Fig. 38. Daher ist das Prüfbit C0 das Komplement der Modulo-2-Summe der Datenbits 8 bis 15.

Das Prüfbit C3 wird durch einen 8-Bit-Paritätsbaum 503 entsprechend der logischen Gleichung für C3 im unteren Teil von Fig. 38 erzeugt. Das Prüfbit C3 ist die Modulo-2-Summe der Datenbits 0, 1, 2, 4, 7, 9, 10 und 12 entsprechend den Verbindungen zwischen dem 8-Bit-Paritätsbaum und den zugehörigen Datenbitleitungen des logischen Diagramms im oberen Teil von Fig. 38.

Entsprechend wird jedes der übrigen Prüfbits durch eine Modulo- 2-Addition von acht Datenbits erzeugt, wie es aus dem logischen Diagramm im oberen Teil von Fig. 38 ersichtlich ist.

Um eine Speicherschreiboperation durchzuführen, werden diese sechs durch den Prüfbitgenerator 481 erzeugten Prüfbits und die sechzehn Datenbits aus der Datenschiene 429 einer bestimmten Speicherstelle in der Speicheranordnung 477 eingegeben. Gemäß Fig. 37 gelangen die sechs Prüfbits und die sechzehn Datenbits unter der steuernden Wirkung der Zeitgeber- und Steuerlogik 475 und der Information über die physikalische Adresse aus den Schienen 419 und 421 zu der Speicheranordnung 477.

Zu jedem von der Speicheranordnung 477 aufgenommenen Wort gehört ein Prüffeld mit sechs Bits, das für dieses Wort auf ähnliche Weise erzeugt worden ist. Dieses Prüffeld wird zusammen mit dem gespeicherten Wort in der Speicheranordnung 477 festgehalten, bis danach bei einer Leseoperation Zugriff zu der Speicheranordnung genommen wird.

Soll ein bestimmtes Wort aus der Speicheranordnung 477 ausgelesen werden, bewirken die Zeitgeber- und Steuerlogik 475 und die Adresse aus den Schienen 419 und 421 für die physikalische Adresse, daß die Ausgabeverriegelungseinrichtung 479 mit dem Inhalt der gewählten Speicherstelle geladen wird. Die Ausgabeverriegelungseinrichtung hat eine Breite von 22 Bits, um die sechzehn Datenbits und das Prüffeld mit sechs Bits unterbringen zu können.

Aus der Ausgabeverriegelungseinrichtung 479 werden die sechzehn Datenbits und das Prüffeld mit sechs Bits durch eine Schiene 489 zu dem Prüfkomparator 483 nach Fig. 37 übertragen.

Gemäß Fig. 39 erzeugt der Prüfbitkomparator 483 sechs Syndrombits S0 bis S5.

Jedes Syndrombit ist das Ausgangssignal eines 9-Bit-Paritätsbaums 505, bei dessen Eingangssignalen es sich um acht Datenbits und ein Prüfbit handelt. Jedes Syndrombit steht in Beziehung zu einem entsprechend numerierten Prüfbit. Somit wird das Prüfbit Null nur zum Berechnen des Syndrombits 0 verwendet, das Prüfbit 1 dient nur zum Berechnen des Syndrombits 1 usw.

Beispielsweise ist das Syndrombit Null bzw. S0 das Komplement der Modulo-2-Summe des Prüfbits Null und der Datenbits 8 bis 15 gemäß der logischen Gleichung im unteren Teil von Fig. 39.

Entsprechend wird jedes der Syndrombits S1 bis S5 aus der Modulo- 2-Summe eines entsprechenden Prüfbits und acht der Datenbits erzeugt, wie es im oberen Teil von Fig. 39 durch die Verbindungen zu den betreffenden Datenbitleitungen für jedes Syndrombit dargestellt ist.

Das Vorhandensein oder Nichtvorhandensein von Fehlern wird ebenso wie ggf. die Art des Fehlers dadurch identifiziert, daß der Wert der sechs Syndrombits aus der Schiene 491 interpretiert wird.

In der nachstehenden Tabelle sind die 64 möglichen Werte des 6-Bit-Syndromcodes zusammen mit der Bedeutung jedes möglichen Wertes angegeben.

Syndromcodes

Somit hat die Anzahl der Einsen im Syndrom die nachstehende Bedeutung:

0 Bits:
kein Fehler
1 Bit:	Prüfbitfehler
2 Bits:	Doppelfehler
3 Bits:	Datenbit- oder Mehrfachfehler
4 Bits:	Doppelfehler
5 Bits:	Mehrfachfehler
6 Bits:	Doppelfehler

Wenn z. B. alle Syndrombits S0 bis S5 den Wert Null haben, ist weder im Datenfeld noch im Prüffeld ein Fehler vorhanden. Dieser Zustand ist in der Tabelle an ihrem Anfang links oben dargestellt.

Die Fälle, in denen Fehler vorhanden oder nicht vorhanden sind, sowie die Art der auftretenden Fehler sind am unteren Ende der Tabelle zusammengestellt.

Wie erwähnt, ist kein Fehler vorhanden, wenn alle sechs Syndrombits den Wert Null haben.

Wenn nur eines der sechs Syndrombits ansteht, zeigt dies einen Fehler bei dem entsprechenden Prüfbit an. Es sei bemerkt, daß es sich bei den Prüfbitfehlern um Einzelbitfehler handelt, die keine Korrektur des Datenwortes erfordern.

Gemäß der Zusammenstellung am unteren Ende der Tabelle zeigt das Anstehen von zwei Bits einen Doppelbitfehler an; hierbei könnte es sich um einen Fehler bei einem Datenbit und einen Fehler bei einem Prüfbit oder um zwei Fehler bei den Datenbits oder um zwei Fehler bei den Prüfbits handeln.

Stehen in dem 6-Bit-Syndromcode drei Bits an, kann dieser Zustand entweder einem einzelnen Datenbitfehler oder einem Mehrfachfehler entsprechen.

Um ein Beispiel für einen Einzelbitfehler bei einem Datenbit zu geben, sei gemäß dem rechten unteren Teil der Tabelle auf den Syndromcode 111 000 verwiesen, der einen Einzelbitfehler bei dem Datenbit D15 anzeigt. Wie nachstehend erläutert, bewirkt der Syndromdecodierer 485 nach Fig. 37 und 40, daß der falsche Wert des Datenbits 15 invertiert und hierdurch korrigiert wird.

Der Syndromdecodierer 485 erfüllt zwei Aufgaben. Erstens gibt er bei Einzeldatenbitfehlern gemäß Fig. 37 an den Datenbitkomplementierer 487 ein Eingangssignal ab, das veranlaßt, daß das fehlerhafte Bit in dem Datenbitkomplementierer invertiert wird.

Zweitens liefert der Syndromdecodierer 485 bei einem Fehler eines von zwei Fehlersignalen.

Über die Einzelfehlerleitung 495 wird der Zeitgeber- und Steuerlogik 475 ein Einzeldaten- oder Einzelprüfbitfehlersignal zugeführt.

Ein Mehrfachfehlersignal wird der Zeitgeber- und Steuerlogik 475 über die Mehrfachfehlerleitung 497 zugeführt.

Ein Mehrfachfehlersignal wird bei allen Doppelbitfehlern und den meisten Drei- oder Mehrbitfehlern erzeugt. Gemäß Fig. 34 bewirkt dieses Mehrfachfehlersignal, wie erwähnt, bei der Zentraleinheit 105 eine Unterbrechung.

Der Aufbau des Syndromdecodierers 485 geht aus Fig. 40 hervor. Zu dem Syndromdecodierer gehören ein Decodierer 507, ein 6-Bit- Paritätsbaum 509 und eine Fehleridentifizierungslogik 511.

Der Decodierer 507 decodiert fünf der sechs Syndrombits, d. h. die Bits S1 bis S5, um ausreichende Informationen in Form von 32 Ausgangssignalen zu liefern, mittels welcher sowohl die Signale für die Art der Fehler (Einzelfehler bzw. Doppel- oder Mehrfachfehler) als auch Signale für die sechzehn Ausgabeleitungen erzeugt werden, die für die Inversion von Datenbitfehlern bei den sechzehn Datenbits benötigt werden. Diese sechzehn Ausgabeleitungen für die Inversion von Datenbitfehlern sind in Fig. 40 in Form der Schiene 493 dargestellt und mit den Bezeichnungen T0 bis T15 versehen.

Die Ausgabeleitungen des Decodierers 507, die nicht an das ODER-Gatter 512 angeschlossen sind, entsprechen den Fehlern bei den sechs Prüfbits. Diese letzteren Fehler brauchen nicht korrigiert zu werden, da es sich nicht um Datenbitfehler handelt, und daher werden diese Ausgangssignale des Decodierers nicht verwendet.

Die übrigen an das ODER-Gatter 512 angeschlossenen Ausgabeleitungen repräsentieren Doppel- oder Mehrfachfehler und sind in Fig. 40 entsprechend bezeichnet. Alle diese Fälle werden durch das ODER-Gatter 512 gesammelt und bilden einen Bestandteil des Mehrfachfehlersignals in der Leitung 497 am Ausgang der Fehleridentifizierungslogik 511.

Gemäß Fig. 40 gehört zu dem Syndromdecodierer 485 ein Paritätsbaum 509, der die Modulo-2-Summe der Syndrombits S0 bis S5 bildet.

Das resultierende geradzahlige oder ungeradzahlige Ausgangssignal des Paritätsbaums 509 entspricht den am unteren Ende der vorstehenden Tabelle genannten Fehlerarten.

Somit entspricht die Ausgangsleitung 514 für geradzahlige Signale Syndromen, bei denen kein Bit ansteht, oder bei denen zwei oder vier oder sechs Bits anstehen.

Das geradzahlige Syndromsignal, das auftritt, wenn keine Bits anstehen, d. h. wenn kein Fehler vorhanden ist, wird aus dem in der Leitung 497 erscheinenden Mehrfachfehlersignal durch ein UND-Gatter 515 ausgeschlossen, das den Fall des Syndroms 0, d. h. das andere Eingangssignal des Decodierers 507 für das Gatter 515, ausschließt.

Syndrome, bei denen zwei, vier oder sechs Bits anstehen, stellen somit die einzigen verbleibenden geradzahligen Syndrome dar, die in Kombination mit dem Mehrfachsignal Mehrfachfehlersignale bilden, welche über die Mehrfachfehler-Ausgangsleitung 497 übertragen werden.

Nur bei Einzelbitfehlern ist es erwünscht, daß ein Ausgangssignal in der Einzelfehler-Anzeigeleitung 495 erscheint. Da das ungeradzahlige Ausgangssignal in der Leitung 510 des Paritätsbaums 509 der Tatsache entspricht, daß ein Bit ansteht (Prüfbitfehler) oder daß drei Bits anstehen (Datenbitfehler oder Mehrbitfehler) oder daß fünf Bits anstehen (Mehrbitfehler), wie es am Ende der Tabelle für das 6-Bit-Syndrom angegeben ist, muß das ungeradzahlige Ausgangssignal der Leitung 510 so qualifiziert werden, daß nur Einzelbitfehler über die Logik 511 zu der Leitung 495 übertragen werden. Diejenigen Drei-Bit-Syndromcodes, welche Mehrbitfehlern entsprechen, sowie sämtliche 5-Bit- Syndromcodes müssen daher ausgeschlossen werden, so daß nur die Einzelbitfehlersignale durch die Leitung 495 übertragen werden. Zu diesem Zweck sind gemäß Fig. 40 ein Inverter 517 und ein UND-Gatter 519 vorhanden.

Ein Einzelfehler-Ausgangssignal wird der Leitung 495 für Syndromcodes zugeführt, die ein einziges 1-Bit enthalten (Prüfbitfehler) sowie für diejenigen Syndromcodes, welche drei 1-Bits enthalten und Datenbitfehlern entsprechen. Wie erwähnt, zeigt das ungeradzahlige Ausgangssignal des Paritätsbaus 509 Syndrome an, bei denen ein, drei oder fünf Bits anstehen. Der Inverter 517 und das UND-Gatter 519 schließen Mehrfachfehler-3- Bit-Syndrom und alle 5-Bit-Syndrome aus. Somit gehören zu den Einzelfehler-Ausgangssignalen in der Leitung 495 nur Einzelprüfbitfehler und Einzeldatenbitfehler. Einzelprüfbitfehler brauchen nicht korrigiert zu werden, und Einzeldatenbitfehler werden durch die Bitkomplementiereinrichtung 487 nach Fig. 37 korrigiert.

Die vorstehend beschriebenen Operationen sind im unteren Teil von Fig. 40 durch die logischen Gleichungen für Mehrfach- und Einzelfehler dargestellt.

Es gibt einige Fehler mit drei oder mehr Bits, die nicht als Mehrfachfehler identifiziert werden und tatsächlich fälschlicherweise als Nichtfehler oder als Einzelbitfehler, d. h. als korrigierbare Fehler, identifiziert werden. Jedoch spielt sich die Fehlersignalerzeugung normalerweise so ab, daß eine Verschlechterung der Speicherung normalerweise nachgewiesen wird, bevor drei Bitfehler auftreten. Beispielsweise würde beim normalen Ablauf der Verschlechterung der Speicherung zuerst ein Einzelbitfehler aufgrund von Rauschen oder eines Versagens eines Schaltungselements auftreten, dann würde ein Doppelbitfehler durch eine zusätzliche Störung hervorgerufen werden usw., und die Doppelbitfehler würden nachgewiesen, bevor Fehler bei drei oder mehr Bits auftreten könnten.

Die Datenbit-Komplementiereinrichtung 487 nach Fig. 37 hat die Aufgabe, die durch den Syndromdecodierer 485 nachgewiesenen Datenbitfehler zu invertieren.

Fig. 41 zeigt die Einzelheiten des Aufbaus der Bitkomplementiereinrichtung 487, die sich aus Exklusiv-ODER-Gatter 513 zusammensetzt, von denen jedes ein bestimmtes Datenbit aus einer Leitung 489 invertiert, wenn in einer Leitung 493 ein entsprechendes Decodierer-Ausgangssignal erscheint.

Das korrigierte Ausgangssignal wird dann über eine Ausgangsleitung 437 der Komplementiereinrichtung 487 als Ausgangssignal des physikalischen Speichermoduls ausgegeben.

Hiermit ist die Beschreibung des Fehlernachweis- und -korrektursystems abgeschlossen.

Das erfindungsgemäße Speichersystem weist mehrere wichtige Merkmale auf.

Erstens sind bei der Speicherkarte vier getrennte logische Adressenbereiche für den Systemcode, Systemdaten, den Benutzercode und Benutzerdaten vorhanden, und innerhalb dieser Adressenbereiche werden logische Adressen in physikalische Adressen übersetzt.

Durch die Unterteilung des logischen Speichers in die vier Adressenbereiche werden die Systemprogramme gegenüber den Aktionen der Benutzerprogramme isoliert, so daß die Systemprogramme gegen alle Fehler seitens der Benutzer geschützt sind. Ferner ermöglicht es die Unterteilung in vier logische Adressenbereiche, den Code und die Daten sowohl bezüglich des Benutzercodes und der Benutzerdaten als auch bezüglich des Systemcodes und der Systemdaten voneinander getrennt zu halten. Hieraus ergibt sich der Vorteil, daß mit nicht modifizierbaren Programmen gearbeitet werden kann.

Innerhalb jedes Karteneintrags stehen spezielle Felder für diese Seitenadressenübersetzung sowie für andere spezielle Bedingungen zur Verfügung.

Ein Feld ermöglicht es, logische Seitenadressen in physikalische Seitenadressen zu übersetzen.

Ein weiteres Feld liefert eine Abwesenheits- oder Fehlanzeige in Form eines Abwesenheitsbits, das die Realisierung eines virtuellen Speicherplans ermöglicht, wenn sich logische Seiten in einem sekundären Speicher befinden können.

Bei einem weiteren Feld handelt es sich um das Feld für die Benutzungsgeschichte, das es ermöglicht, die Häufigkeit der Benutzung bestimmter Informationen zum Gebrauch durch die Speicherverwaltungsfunktion des Betriebssystems zu verfolgen, so daß sich das virtuelle Speichersystem wirtschaftlich ausnutzen läßt. Häufig benutzte Seiten werden im primären Speicher festgehalten, und nur selten benutzte Seiten werden für erforderlich werdende Überlagerungen gewählt.

In jedem Eintrag der Systemdatenkarte wird ein Feld für ein schmutziges Bit und die Benutzerdatenkarte bereitgehalten, so daß nicht modifizierte Datenseiten identifiziert werden können. Die so identifizierten nicht modifizierten Datenseiten werden nicht aus dem sekundären Speicher umgelagert, da eine gültige Kopie einer solchen Datenseite bereits im sekundären Speicher vorhanden ist.

Zu dem Speichersystem gehört eine Kartenspeicher-Steuerlogik, die automatisch die Bezugsinformationen und das schmutzige Bit festhält, wenn die Zentraleinheit und der Ein-Ausgabe-Kanal Zugriff zum Speicher nehmen.

Bei dem erfindungsgemäßen Speichersystem kann mit drei Befehlen der Zentraleinheit, d. h. den Befehlen SMAP, RMAP und AMAP, gearbeitet werden, die durch die Speicherverwaltungsfunktion des Betriebssystems verwendet werden, um die Informationen in der Karte auf dem laufenden zu halten und zu benutzen.

Bei dem erfindungsgemäßen Speichersystem ist der Speicher über zwei Zugänge zugänglich. Hierbei sind getrennte Zugriffe zum Speicher durch die Zentraleinheit und den Ein-Ausgabe-Kanal möglich. Um einen Zugriff zum Speicher durch den Ein-Ausgabe- Kanal durchzuführen, wird die Zentraleinheit nicht benötigt, so daß die Zentraleinheit andere Aufgaben erfüllen kann, während ein Ein-Ausgabe-Kanal Daten zu oder aus dem Speicher überträgt.

Das Vorhandensein von zwei Zugängen zum Speicher bedingt eine Entscheidung durch die Kartenspeicher-Steuerlogik für den Fall, daß sowohl die Zentraleinheit als auch der Ein-Ausgabe-Kanal gleichzeitig einen Zugriff zum Speicher versuchen. In einem solchen Fall erhält der Ein-Ausgabe-Kanal die Priorität, und die Zentraleinheit wartet, bis der jeweilige Zugriff durch den Ein-Ausgabe-Kanal abgeschlossen ist.

Der physikalische Speicher läßt sich durch Hinzufügen physikalischer Speichermodule erweitern.

Im Fall eines Halbleiterspeichers ist bei den physikalischen Speichermodulen unter bestimmten Bedingungen der Nachweis und die Korrektur von Fehlern möglich. Einzelfehler werden nachgewiesen und korrigiert, so daß der Betrieb der Zentraleinheit und des Ein-Ausgabe-Kanals auch dann fortgesetzt werden kann, wenn zeitweilige oder bleibende Störungen beim physikalischen Speichermodul auftreten. Bei dem Fehlernachweis- und -korrektursystem wird mit einem 22-Bit-Wort im Speichermedium gearbeitet. Hierbei repräsentieren 16 Bits die Daten, während sechs Bits ein Fehlernachweis- und -korrektur- bzw. -prüffeld bilden. Das Prüffeld mit sechs Bits ermöglicht den Nachweis und die Korrektur sämtlicher Einzelfehler sowie den Nachweis aller Doppelfehler.

Der Kernspeicher enthält Paritätssignale für den Nachweis von Einzelfehlern.

Bei dem erfindungsgemäßen Multiprozessorsystem ist jeder Prozessormodul mit einem eigenen primären Speichersystem versehen.

Da bei jedem Prozessormodul ein eigenes Speichersystem vorhanden ist, werden bei dem Multiprozessorsystem die Probleme vermieden, die sich bei einem mehrfach ausgenutzten Speicher ergeben können.

Zu den Problemen, die sich bei einem Multiprozessorsystem mit einem mehrfach ausgenutzten Speicher ergeben können, gehört die Tatsache, daß wegen des Konkurrenzbetriebs für einen bestimmten Prozessor nur eine verringerte Speicherbandbreite zur Verfügung steht, was sich um so schwerwiegender auswirkt, wenn zusätzliche Zentraleinheiten mit einem mehrfach ausgenutzten Speicher zusammengeschaltet werden.

Ferner werden gemäß der Erfindung die Probleme der Verriegelung beim Verkehr zwischen Zentraleinheiten durch Bereiche innerhalb eines gemeinsam benutzten Speichers vermieden, denn es ist kein solcher gemeinsam benutzter Speicher vorhanden, und der Verkehr zwischen den Prozessormodulen wird durch ein Interprozessorschienensystem vermittelt.

Bei einem gemeinsam benutzten Speicher besteht ein weiteres Problem darin, daß eine Störung bei diesem Speicher zu einem gleichzeitigen Versagen einiger oder sämtlicher Zentraleinheiten des Systems führen kann. Mit anderen Worten, bei einem System mit einem mehrfach ausgenutzten Speicher kann eine einzige Speicherstörung zu einer Unterbrechung des Betriebs eines Teils des Systems oder des gesamten Systems führen; bei dem erfindungsgemäßen Multiprozessorsystem tritt jedoch eine solche Folge bei einer Speicherstörung nicht ein.

Gemäß der Erfindung ermöglichen es die getrennten Adressenregister und die getrennten Datenregister, Daten zum und vom Speicher zu übertragen, da der Speicher für die Zentraleinheit und den Ein-Ausgabe-Kanal über zwei Zugänge zugänglich ist.

Zu der Zentraleinheit gehört ein spezielles NI-Register, das zum Aufnehmen von Befehlen aus dem Speicher dient und ein überlappendes Abrufen des nächsten Befehls während der Durchführung des laufenden Befehls ermöglicht, bei welch letzterer Daten aus dem Speicher ausgelesen werden können. Daher kann am Ende eines laufenden Befehls der nächste Befehl sofort eingeleitet werden, ohne daß ein Befehlsabruf abgewartet zu werden braucht.

Die Karte ist so aufgebaut, daß ein Zugriff zu ihr erheblich schneller möglich ist als zum physikalischen Hauptspeicher. Hieraus ergeben sich mehrere Vorteile bezüglich des Übersetzens von Adressen durch die Karte.

Beispielsweise kann bei dem erfindungsgemäßen Speichersystem die Karte in der Zeit neu geschrieben werden, während der Zugriff zum physikalischen Speicher abgewickelt wird.

Da sich das erneute Schreiben so schnell abspielt, führt das erneute Schreiben der Karte nicht zu einer Verlängerung der Zykluszeit des Speichers.

Ferner führt die hohe Geschwindigkeit, mit der Zugriff zur Karte genommen werden kann, zu einer Verkürzung der Gesamtzeit einschließlich der für einen Speicherzugriff erforderlichen Seitenübersetzung.

Die Parität wird bei der tatsächlichen Kartenspeicherung aufrechterhalten und geprüft. Somit werden sämtliche Fehler bei der Kartenspeicherung sofort angezeigt, bevor ein fehlerhafter Betrieb bei dem Prozessormodul möglich ist.

Claims (23)

1. Fehlertolerantes Multiprozessorsystem (31), mit

• - wenigstens zwei getrennten Prozessormodulen (33), von denen jedes eine zentrale Verarbeitungseinheit (Zentraleinheit 105), einen Speicher (107) und einen Eingabe-/Ausgabekanal (109) aufweist;
• - einem Interprozessor-Bussystem, um Befehle und Daten zwischen den Prozessormodul (33) auszutauschen;
• - wenigstens zwei, zwischen den Prozessormodulen (33) angeordnete und für den Anschluß von Peripheriegeräten (45, 47, 49, 51, 53) vorgesehenen Geräteanschlüssen (41), die den Datenaustausch zwischen den einzelnen Prozessormodulen und den zugehörigen Peripheriegeräten steuern;
• - wenigstens zwei von dem Interprozessor-Bussystem getrennte Ein-/Ausgabe-Leitungen (39), die jeweils zwischen dem Eingabe-/Ausgabekanal (109) eines der Prozessormodule (33) und den Geräteanschlüssen (41) verlaufen, um diese Geräteanschlüsse (41) mit wenigstens zwei Prozessormodulen zu verbinden;

dadurch gekennzeichnet, daß

• - das Interprozessor-Bussystem wenigstens zwei parallele Interprozessor-Schienen (35) umfaßt, von denen jede mit den einzelnen Prozessormodulen (33) verbunden ist;
• - Steuereinrichtungen (37) vorgesehen sind, die dem Interprozessor-Bussystem und den Prozessormodulen (33) zugeordnet sind und den Austausch von Befehlen und Daten zwischen den jeweils zwei Prozessormodulen (33) über die eine oder die andere Interprozessor-Schiene (35) steuern;
• - jeder Geräteanschluß (41) wenigstens zwei getrennte Zugänge (43) für die Verbindung mit zwei Prozessormodulen (33) und wenigstens zwei getrennte Anschlüsse (111) für Peripheriegeräte (45, 47, 49, 51, 53) aufweist.

2. Fehlertolerantes Multiprozessorsystem nach Anspruch 1, dadurch gekennzeichnet, daß jedes Prozessormodul (33) eine Interprozessor-Steuereinrichtung (55) aufweist.

3. Fehlertolerantes Multiprozessorsystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede einzelne Interprozessor-Schiene (35) in Verbindung mit der zugehörigen Leitungssteuereinheit (Leitungssteuer-, Schienen-Steuereinrichtung 37) und der Interprozessor-Steuereinrichtung (55) eines der Prozessormodule (33) ein selektives Mehrfach-Verbindungssystem von jedem beliebigen Prozessormodul zu jedem beliebigen anderen Prozessormodul bildet.

4. Fehlertolerantes Multiprozessorsystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß für jedes Prozessormodul (33) und für jeden Geräteanschluß (41) zumindest zwei unabhängige Spannungsquellen (303) vorgesehen sind.

5. Fehlertolerantes Multiprozessorsystem nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß

• - jede einzelne Interprozessor-Schiene (35) eine synchron arbeitende Mehrfachleitung ist und
• - die Leitungssteuereinheiten (Leitungssteuer-, Schienen-Steuereinrichtungen 37) einen Schienentaktgeber (91) zur Zeitsynchronisation enthält.

6. Fehlertolerantes Multiprozessorsystem nach Anspruch 5, dadurch gekennzeichnet, daß die zentralen Verarbeitungseinheiten (105) der Prozessormodule (33) mit einer zur Taktfrequenz der Schienentaktgeber (91) unterschiedlichen Taktfrequenz arbeiten.

7. Fehlertolerantes Multiprozessorsystem nach Anspruch 6, dadurch gekennzeichnet, daß die Taktfrequenz der Schienentaktgeber (91) höher ist als diejenige der zentralen Verarbeitungseinheiten (105).

8. Fehlertolerantes Multiprozessorsystem nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Interprozessor-Steuereinrichtungen (55) wenigstens zwei Eingabe-Warteschlangenteile (65), je eines für jede vorhandene Interprozessor-Schiene (35), und ein mehrfach genutztes Ausgabe-Warteschlangenteil (67) enthalten.

9. Fehlertolerantes Multiprozessorsystem nach Anspruch 8, dadurch gekennzeichnet, daß jedes Eingabe-Warteschlangenteil (65) eine Schienenfüllzustands-Logik (93), ein Senderregister (95), einen Eingabewarteschlangenpuffer (97), einen Eingabewarteschlangenzähler (99) und eine Prozessorleerzustands-Logik (101) enthält.

10. Fehlertolerantes Multiprozessorsystem nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das Ausgabe-Warteschlangenteil (67) ein Empfangsregister (71), eine Prozessorfüllzustands-Logik (73), eine Schienenleerzustands-Logik (75), einen Ausgabewarteschlangenzähler (77), einen Ausgabewarteschlangenpuffer (69) und einen Ausgabewarteschlangenzähler (79) enthält.

11. Fehlertolerantes Multiprozessorsystem nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Eingabe-/Ausgabekanal (109) eines jeden Prozessormoduls (33) einen Mikroprozessor (119), eine Datenweglogik (123) und eine Steuerlogik (141) enthält.

12. Fehlertolerantes Multiprozessorsystem nach Anspruch 11, dadurch gekennzeichnet, daß die Datenweglogik (123) ein Kanalspeicherdatenregister (125), ein Ein-/Ausgabe-Datenregister (127), ein Kanalspeicheradressenregister (129), ein Zeichenzählregister (131), ein Adressenregister (133), ein Prioritätsauflösungsregister (135) sowie eine Paritätserzeugungs- und Prüflogik (137) enthält.

13. Fehlertolerantes Multiprozessorsystem nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Geräteanschlüsse (41) eine gemeinsame Schnittstellenlogik (181) umfassen, welche über Verbindungsleitungen (179) mit den Zugängen (43) verbunden sind.

14. Fehlertolerantes Multiprozessorsystem nach Anspruch 13, dadurch gekennzeichnet, daß die gemeinsame Schnittstellenlogik (181) eine Eigentumsverriegelung (185) enthält, welche die Verbindung der Schnittstellenlogik (181) mit einem der Zugänge (43) bestimmt.

15. Fehlertolerantes Multiprozessorsystem nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß jeder Geräteanschluß (41) einen mit der gemeinsamen Schnittstellenlogik (181) verbundenen Steuerteil Steuerteil der Geräteanschlußlogik, (187) umfaßt.

16. Fehlertolerantes Multiprozessorsystem nach Anspruch 15, dadurch gekennzeichnet, daß das Steuerteil (187) einen Puffer (189) enthält.

17. Fehlertolerantes Multiprozessorsystem nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, daß jeder Zugang (43) ein Paritätsprüfregister (177), eine Wahlverriegelung (173) und eine Freigabeverriegelung (175) umfaßt.

18. Fehlertolerantes Multiprozessorsystem nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß jeder Geräteanschluß (41) über eine Primärleitung (307), eine Ersatzleitung (309) und einen automatischen Schalter (311) an die wenigstens zwei unabhängigen Spannungsquellen (303) angeschlossen ist.

19. Fehlertolerantes Multiprozessorsystem nach Anspruch 18, dadurch gekennzeichnet, daß der automatische Schalter (311) eine der Primärleitung (307) zugeordnete Diode (341) und eine der Ersatzleitung (309) zugeordnete Diode (343) umfaßt.

20. Fehlertolerantes Multiprozessorsystem nach Anspruch 18 oder 19, dadurch gekennzeichnet, daß zwischen dem Geräteanschluß (41) und den Leitungen (307, 309) zusätzlich ein manuell betätigter Schalter (313) vorgesehen ist.

21. Fehlertolerantes Multiprozessorsystem nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß zu jedem Geräteanschluß (41) eine Spannungsüberwachungsschaltung (182) gehört.

22. Fehlertolerantes Multiprozessorsystem nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, daß der Speicher (107) eines jeden Prozessormoduls (33) über zwei Zugänge sowohl der zentralen Verarbeitungseinheit (105) als auch dem Eingabe-/Ausgabekanal (109) zugeordnet ist.