DE2813080A1

DE2813080A1 - Einrichtung zur speicheradressierung

Info

Publication number: DE2813080A1
Application number: DE19782813080
Authority: DE
Inventors: Dale Arthur Heuer
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1977-04-12
Filing date: 1978-03-25
Publication date: 1978-10-26
Also published as: JPS53128235A; IT1109957B; BR7802246A; IT7821205A0; FR2387477A1; FR2387477B1; GB1598575A; US4130868A; JPS5925254B2

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

te / sue
Einrichtung zur Speicheradressierung

Die Erfindung betrifft eine Einrichtung zur Speicheradressierung nach dem Oberbegriff des Hauptanspruchs.

Physikalisch kleine Mikroprozessoren werden in immer größerem Maße dazu verwendet, programmierbare Funktionen (manchmal als "Intelligenz" bezeichnet) in Enclgeräte eines Datenverarbeitungssystems oder in andere elektronische Bauteile einzubauen. Prozessoren für derartige Funktionen sind dabei nicht nur verkleinerte und langsamere Versionen herkömmlicher Rechner; in mancher Hinsicht übertreffen diese Mikroprozessoren ihre Vorgänger sogar an Geschwindigkeit und Leistungsfähigkeit. Eines dieser Gebiete betrifft die Übertragung von Datenwortblöcken zu und von einer Speichereinheit. Viele : gegenwärtige und zukünftige Anwendungen von Mikroprozessoren verlangen sowohl Vielseitigkeit als auch Leistungsfähigkeit in Operationen wie beispielsweise dem Verschieben einer Vielzahl benachbarter Speicherworte aus einem Eingangspuffer zu einem Ausgangspuffer oder bei der Durchführung arithmetischer oder logischer Operationen an einander entsprechenden ■ Datenblöcken in verschiedenen Speichergebieten. In bisher bekannt gewordenen Prozessorkonfigurationen wurden diese Faktoren zwar zum Teil erkannt, die vorgeschlagenen Lösungen ^: waren jedoch immer nur ad hoc auf das spezielle Problem ausgerichtet und konnten so keine allgemeine Gültigkeit beanspruchen. !

Die vorliegende Erfindung stellt sich daher die Aufgabe, ^: eine Einrichtung zur Speicheradressierung, insbesondere für Mikroprozessoren, anzugeben, die bei den verschiedenen Adressieranforderungen eine effiziente Adressierung RO 977 007

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gewährleistet, ohne daß für diese Vielseitigkeit ein zu ■hoher Preis an Schaltungsmitteln zu entrichten ist.

Diese Aufgabe wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst; Ausgestaltungen der Erfindung sind in den ünteransprüchen gekennzeichnet.

Die technische Lehre der Erfindung läßt sich folgendermaßen kurz zusammenfassen: In einem Mikroprozessor mit einer gemeinsamen Datensammelleitung, die an ein Speicherdatenregister angeschlossen ist, sind zwei verschiedene Speicheradreßregister und ein Speichersteuerregister vorgesehen. Die Datenregister übertragen Daten von und zu einer Speichereinheit, die von diesem Adreßregister adressiert ist und durch eine Torschaltung ausgewählt wird. Die Adreßregister können unabhängig voneinander inkrementiert und dekrementiert werden und führen entweder eine Lese- oder eine Schreiboperation durch. Alle diese Funktionen werden durch Signale gesteuert, die von einem Steuerwort in der Speichersteuereinheit erzeugt !werden.

In einem derartigen Mikroprozessor mit einer internen Daten-ISammelleitung, an die eine Reihe von Registern und anderen jFunktionseinheiten angeschlossen ist, werden Übertragungsvorgänge durch herkömmliche Steuersignale bekannter [Zeit- und Instruktionsdekodierschaltkreise gesteuert. Im I Instruktionssatz des Dekodierers ist eine Instruktion "Speichersteuerinstruktion MCI" enthalten, durch die insgesamt ein oder mehrere Datenwörter zwischen einer adressierbaren Speichereinheit und einem Speicherdatenregister (SDR) übertragen werden, das an die Mikroprozessor-Datensairanelleitung angeschlossen ist, und zwar in einer oder in beiden Richtungen; außerdem werden dabei eines oder mehrere der Speicheradreßregister (SAR), die an der Übertragung beteiligt sind, verändert (z. B. inkrementiert und/oder

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dekrementiert). Alle diese Operationen werden durch ein Steuerwort in der Speichersteuereinheit bestimmt. Diese Einheit ist ebenso wie SDR und SAR mit der Datensammelleitung des Mikroprozessors verbunden und kann dabei in gleicher Weise wie jedes andere Register geladen oder gelesen werden. Die Allgemeingültigkeit des Steuerworts und die gegenseitige Unabhängigkeit der von ihm gesteuerten Operationen ermöglichen ganz neue Betriebsweisen für Mikroprozessoren. Die Anzahl der für eine Speicheroperation erforderlichen Instruktionen wird durch die Erfindung verringert; daraus ergibt sich eine beträchtliche Geschwindigkeitssteigerung des Prozessors.

Ein Ausführungsbeispiel der Erfindung wird nun anhand von Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines digitalen Daten

prozessors gemäß dem Ausführungsbeispiel der Erfindung,

Fig. 2 Einzelheiten der Speichersteuereinheit von

Fig. 1,

Fig. 3 ein Zeitdiagramm zur Erklärung der Betriebs

weise des Datenprozessors.

Fig. 1 zeigt einen digitalen Datenprozessor mit einer gemeinsamen internen Datensammelleitung, an die verschiedene Register und andere Funktionseinheiten angeschlossen sind.

Zur Erläuterung des Ausführungsbeispiels genügt es, den Prozessor mit seinen beiden Hauptbestandteilen, der oder den Speichereinheiten 100 und einem Mikroprozessor 200 zu betrachten. Der Speicher 100 hat wie üblich eine große Anzahl adressierbarer Speicherplätze, zu denen mittels Signalen auf einer Adreßsamme!leitung 110 zugegriffen werden kann. Die RO 977 007

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Daten werden dann vom oder zum adressierten Speicherplatz über die Speicherdatensammelleitung 120 übertragen. Die Speichersteuers ammelleitung 130 synchronisiert und steuert den Betrieb des Speichers 100 und des Mikroprozessors 200. Jede Speicheroperation beginnt mit einer "Bit-Anforderung BIT-ANF", Leitung 131, mit der dem Speicher 100 mitgeteilt wird, daß Mikroprozessor 200 einen Zyklus anfordert. (Die Anforderungsleitungen 132 und 133 erfüllen denselben Zweck für nicht gezeichnete Funktionseinheiten, die mit dem Speicher 100 verbunden sein können.) Die Speichereinheit 100 antwortet mit einem Signal "Geräteauswahl GER-AUSW" auf Leitung 134. (Die Leitungen 136 und 136 uählen die anderen oben erwähnten Einheiten aus.) Nach erfolgter Auswahl für eine Speicheroperation leitet das Signal "Speicheranforderung SP.ANF." auf Leitung 137 einen Speicherzyklus ein; wenn dieser Zyklus abgeschlossen ist, erfährt dies der Mikroprozessor 200 durch ein Signal "Zeit beendet TCOMP" auf Leitung 138. Ein Signal "Lesen/Schreiben RW" auf Leitung 139 gibt die Richtung des Datenflusses auf der Sammelleitung 120 für den durch das Signal SB.-ANF. eingeleiteten Zyklus an.

Der Mikroprozessor 200 enthält im allgemeinen als wesentliches Organisationselement eine gemeinsame interne Datensammelleitung 210, die eine Anzahl von auswählbaren Registern und anderen Funktionseinheiten miteinander verbindet, von denen jede Daten von oder zur Datenleitung 210 überträgt,

jund zwar aufgrund von Signalen auf einer Steuersammelleitung 220. Die für die vorliegende Erfindung wesentlichen Register [sind in Fig. 1 einzeln gezeichnet, während die übrigen Bau-Iteile im Block 201 zusammengefaßt sind. Zu diesem Block gehören beispielsweise die üblichen Zeitschaltkreise, eine arithmetisch-logische Einheit (ALU) usw. Im Block 201 ist auch eine übliche Instruktionsdekodiereinheit zur Erzeugung von Steuersignalen enthalten, mit denen die Ausführung der verschiedenen Instruktionen eines vordefinierten Instruktions-

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satzes angestoßen wird. Die einzelnen Leitungen 131, 134 und 137 bis 139 der Speichersteuersammelleitung 130 erscheinen : ebenfalls in der Steuersammelleitung 220 für den Mikroprozessor. :

Eines der auswählbaren Register im Mikroprozessor 200 ist das Speicherdatenregister (SDR) 230. Signale auf der Sammelleitung 220 veranlassen dieses Register, seinen Inhalt an die interne Sammelleitung 210 zu übertragen oder die Daten von der Sammelleitung zu übernehmen. Außerdem veranlassen ; andere Steuersignale, darunter Signal RW 139 Datenübertragungsvorgänge von oder zu der Speichereinheit 100 über die Sammelleitung 120. Das Speicherdatonregister 230 ist dann die einzige Schnittstelle zwischen der internen Datensammel- '

leitung 210 und der Speicherdatensammelleitung 120. j

Die Speicheradreßregister (SAR1, SAR2) 240 und 250 sind in derselben Weise mit den Sammelleitungen 210 und 220 verbunden; d. h. Signale auf der Sammelleitung 22O können eines der beiden Register zur übertragung seines Inhalts an die Sammelleitung 210 oder zur Übernahme der Daten von der Sammelleitung 210 auswählen. Diese Register bestehen in Wirklichkeit aus konventionellen Zählerschaltkreisen, die herauf- oder herabzählen. Steuersignale, die an die Eingänge 241 und 251 angelegt werden, bewirken deshalb nicht nur eine Datenübertragung, sondern inkrementieren auch den Inhalt der Register 240 bzw. 250. In ähnlicher Weise dekrementieren Signale an den Eingängen 242 und 252 diese Register. Die Inkrement- und Dekrementfunktionen können auch außerhalb der Register 240 und 250 erfolgen, wenn dies gewünscht wird; in der hier besprochenen Ausführungsform ist es jedoch zweckmäßiger, diese Funktionen in situ durchzuführen. Die Signale INC1, DEC1 und INC2, DEC2 können als allgemeine Adreß-Modiifikationssignale aufgefaßt werden. Beispielsweise kann eine einzelne Leitung angeben, ob eine Inkrementierung oder eine

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Dekrementierung stattfinden soll, es können aber auch weitere (nicht gezeigte) Signalleitungen andere Operationen mit den Registerinhalten spezifizieren, beispielsweise Addition oder Subtraktion.

Die Register 240 und 250 sind auch über Torschaltungen 260 mit dem Speicher 100 verbunden. Wenn das Freigabeeingangssignal 261 aktiviert ist, gibt die herkömmlich aufgebaute
Torschaltung 262 den Inhalt von SAR1 240 auf die Speicheradreßsamme1leitung 110; ein Freigabesignal 264 koppelt in
gleicher Weise Register SAR2 250 an die Sammelleitung 110.

Die Speichersteuereinheit 270 erzeugt Signale zur Steuerung des Prozessorbetriebs, wenn davon der Speicher 100 betroffen ist. Im wesentlichen reagiert die Steuereinheit auf Steuersignale, die besondere Befehle und den gegenwärtigen Zustand des Speichers 100 betreffen, um daraus zu den
richtigen Zeitpunkten Signale zu erzeugen, die an die
^Register 240 und 250, die Torschaltungen 260 und den
Speicher 100 gegeben werden.

JFig. 2 zeigt nähere Einzelheiten der Speichersteuereinheit |27O. Diese Einheit empfängt ein Signal auf Leitung 221 der isteuersarnmelleitung 220 und lädt damit über einen konveni

:tionellen "Lade LD"-Eingang ein aus 8 Bit bestehendes Steuerwort von der internen Datensammelleitung 210 in das Register 1271. Dieses Register kann beispielsweise aus zwei 4-Bit-Registern QO bis Q3 und Q4 bis Q7 bestehen, wobei je eines für die Speicheradreßregister 240 und 250 in Fig. 1 vorgesehen ist. UND-Glieder, die mit den Eingängen "Zurücksetzen-Niedrigstellig RL" und "Zurücksetzen-Hochsteilig RH" verbunden sind, können die Register QO bis Q3 und Q4 bis Q7 getrennt auf Null setzen. Die Bedeutung der einzelnen Bits ist im
wesentlichen:

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QO - nicht benutzt

Q1 - Lese (O) oder Schreibe (1) die von SAR1 adressierte Speicherstelle

Q2 - Inkrementiere SAR1
Q3 - Dekrementiere SAR1
Q4 - nicht benutzt

Q5 - Lese (O) oder Schreibe (1) die von SAR2 adressierte Speicherstelle

Q6 - Inkrementiere SAR2
Q7 - Dekrementiere SAR2

Die Kombinationen 00 und 11 von Q2 und Q3 lassen beide den Inhalt von SAR1 240 unverändert. Diese beiden Fälle werden aber verschieden interpretiert, da 00 bedeutet, daß SAR1 überhaupt nicht benutzt ist, während 11 angibt, daß SAR1 zur Adressierung des Speichers verwendet wird, sein Inhalt jedoch weder inkrementiert noch dekrementiert wird; entsprechendes gilt für Q6 und Q7 in bezug auf SAR2«,

Im einzelnen aktiviert das ODER-Glied 272 für Anforderungen die Leitung 131 BIT-ANF., sobald das gegenwärtige Steuerwort anzeigt, daß entweder SAR1 oder SAR2 einen Speicherzyklus benötigt. Der Wellenzug 310 in Fig. 3 stellt dieses Signal dar. Hat SAR2 einen Zyklus angefordert, so bewirkt das ODER-Glied der Freigabelogik 273, daß eine Verriegelungsschaltung vom Typ D (die den Eingangspegel des Signals fixiert) durch die Anstiegsflanke des Signals MCI 221 an ihrer Takteingabeklemme gesetzt wird. Dadurch wird das untenliegende UND-Glied der Logikschaltung 273 veranlaßt, auf Leitung 264 das Signal EN2 abzugeben, nachdem der Speicher 100 auf der Leitung 134 das Signal GER-AUSW. •zurückgibt. Die entsprechenden Wellenformen 320 und sind in Fig. 3 dargestellt. Die Logikschaltungen innerhalb ;des Blocks 201 von Fig. 1 erzeugen dann das Signal SP-ANF« !entsprechend dem Wellenzug 350 in Fig, 3_β (SPoANF. kann als :ODER-Funktion der Signale ENl 261 und EN2 264 aufgefaßt werden

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Das Signal EN2 264 koppelt über die Torschaltung 274 den Ausgang Q5 an die RW-Leitung 139, so daß die SAR2-Adresse entweder zum Lesen (RW=O) oder zum Schreiben (RW=D eines Datenbytes verwendet werden kann.

Sobald der Speicher 100 diesen Zyklus beendet hat, setzt das bei 360 in Fig. 3 dargestellte Signal TCOMP 138 asynchron die Verriegelungsschaltung in der Freigabelogik 273 zurück; außerdem werden über das mit dem Register 271 verbundene UND-Glied die Positionen Q4 bis Q7 zurückgesetzt. Eine konventionell aufgebaute Dekodierlogik 275 erzeugt das Inkrementiersignal INC1 241, wenn Q2 angesetzt ist, Q3 dagegen nicht; das Signal DEC1 wird im umgekehrten Fall angesetzt. In ähnlicher Weise ist INC2 251 aktiv, wenn Q6 eingeschaltet ist und Q7 ausgeschaltet, sowie DEC2 252, wenn Q6 ausgeschaltet und Q7 eingeschaltet ist. Das tatsächliche Inkrementieren oder Dekrementieren des Registers SAR2 250 erfolgt bei der Abstiegsflanke 331 von EN2.

Steht eines der Bits Q2 oder Q3 nicht auf Null, so fordert !SARI 240 einen Speicherzyklus an. Die Logik 273 erzeugt dann ein Signal EN1 261, da die Verriegelungsschaltung zurückgesetzt wurde, so daß der Inverter I das obere UND-Glied aktivieren kann. Entsprechend der Darstellung bei 320 ist das Signal GER.-AUSW. noch vorhanden, da ODER-Glied 272 das Signal BIT-ANF. 131 noch nicht zum Verschwinden gebracht hat (unter der Annahme, daß entweder Q2 oder Q3 ungleich Null ist). Das Signal EN1 261 überführt damit den Inhalt von iSARi 240 über die Torschaltung 262 in Fig. 1 zur Speicheradreßsammelleitung 110. EN1 ist in Fig. 3 mit dem Bezugszeichen 340 versehen. Das Signal SP-ANF. 350 leitet dann wiederum einen SpeieherZyklus ein, dessen Beendigung durch den Impuls TCOMP 362 angezeigt wird. Der untere Dekodierblock 275 liefert das Signal INC2, wenn Q6 an und Q7 aus ist, sowie das Signal DEC2 252 für den umgekehrten Fall. Diese

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Signale bewirken, daß sich der Inhalt von SAR1 bei der ' abfallenden Kante 341 des Wellenzuges EN1 340 ändert. Das I obere UND-Glied des Registers 271 setzt QO bis Q3 zurück, da EN1 261 gesetzt ist.

Während dieser MCI-Instruktion treten keine weiteren Zyklen auf, das Bits QO bis Q7 zurückgesetzt sind und somit das : ODER-Glied 272 ausgeschaltet ist. Die bisherige Beschreibung betraf eine Doppel-ZyklusInstruktion; SAR1 240 kann aber auch selbst als Adresse benutzt werden, wenn die Bits Q6 und Q7 beide Null sind, da dann die Verriegelung in 273 nie gesetzt wird. SAR2 250 kann ebenfalls für eine Einzyklus-Speicheroperation verwendet werden; obwohl EN1 261 gesetzt : wird, nachdem der SAR2-Zyklus abgeschlossen ist, veranlassen ; die Nullen in den Bits Q2 und Q3 das Verschwinden des j Signals BIT-ANF. 131, da nach dem Zurücksetzen von Q4 bis j Q7 das ODER-Glied 272 nicht mehr freigegeben ist. Aus ' diesem Grund wird kein zweiter Zyklus eingeleitet. Die einzige verbotene Kombination ist ein Doppelzyklus, in dem SAR1 vor SAR2 benutzt wird. Aber auch diese Arbeitsschrittfolge läßt sich leicht realisieren, wenn es in einer besonderen Anwendung wünschenswert ist.

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Claims

PATENTANSPRÜCHE

\\J Einrichtung zur Speicheradressierung in Digitalrechnern, dadurch gekennzeichnet, daß ein erstes (SART, Fig. 1) und ein zweites Adreßregister (SAR2) vorgesehen sind, die unter Steuerung einer Speichersteuereinheit (270) selektiv über Torschaltungen (262, 263) mit der Speichereinheit (100) verbindbar sind und deren Inhalt unabhängig voneinander inkrementierbar und dekrementierbar ist.
2. Speichersteuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Speicheradreßregister selbst Inkrementier- und Dekrementier-Eigenschaft besitzen.
3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speichersteuereinheit (270) ein Doppelregister (271, Fig. 2) zur Aufnahme je eines Speicheradreßsteuerworts (Q0-Q3, bzw. Q4-Q7) aufweist, an das Dekodierkreise (275) und Steuerschaltungen (272, 273) zur Erzeugung der Auswahl- und Steuersignale (241, 242, 251, 252, 261, 262) für die Adreßregister (SAR1, SAR2) angeschlossen sind.
4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Speichersteuereinheit (270) durch einen Mikrobefehl (MCI) aktiviert wird und die Speicheradreßsteuerwörter (Q0-Q7) aus der Datensammelleitung (210) des Digitalrechners übernimmt.
5. Einrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß bei Beendigung eines ersten Speicherzyklus mit der Adresse des einen Adreßregisters (SAR2) das zugehörige Speicheradreßsteuerwort (Q4-Q7) automatisch zurückgesetzt wird und ein zweiter Speieherzyklus mit der Adresse des anderen Adreßregisters (SAR2) eingeleitet wird_o

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6. Einrichtung nach Anspruch 3 bis 5, dadurch gekennzeichnet, daß zur Durchführung eines einzelnen Speicherzyklus nur das Speicheradreß-Steuerwort in die Speichersteuereinheit geladen wird, das dem gewünschten Adreßregister entspricht und das andere Steuerwort nur Nullen enthält.
7. Einrichtung nach Anspruch 1 bis 6, dadurch gekennzeichnet, daß die Speicheradreß-Register (SAR1, SAR2) vom Prozessor (200) als Arbeitsregister benutzt werden.

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