DE2822219A1

DE2822219A1 - Integrierte logikschaltung

Info

Publication number: DE2822219A1
Application number: DE19782822219
Authority: DE
Inventors: John Martin Birkner; Hua-Thye Chua
Original assignee: Monolithic Memories Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1977-05-23
Filing date: 1978-05-22
Publication date: 1978-11-30
Also published as: FR2392550B1; GB1604945A; NL7805164A; US4124899B1; FR2392550A1; GB1604947A; GB1604946A; JPS5416952A; JPS5948574B2; US4124899A; NL190040C; DE2822219C2; NL190040B

Description

Hintergrund der Erfindung

Schmelzbare Verbindungsglieder, die in bipolaren PROMs (programmierbaren Festwertspeichern) verwendet werden, haben dem Entwerfer eines Digitalsystems die Möglichkeit gegeben, "auf Silicium zu schreiben". In etwas mehr als einigen Sekunden kann ein Algorithmus, ein Prozess oder eine Boole'sehe Transferfunktion permanent in der regulären Struktur eines als integrierte Schaltung (IC) aufgebauten Festwertspeichers vorgesehen werden.

PROMs sind für viele Zwecke brauchbar, einschließlich Mikroprogrammspeicherung für sehr schnelle Prozessoren und Steuerungen, nicht flüchtige Programmspeicher für Minicomputer und Mikroprozessoren, und sehr schnelle Zeichengeneratoren und Nachschlagetabellen.

Neuerdings sind programmierbare integrierte Schaltungen auf Logikschaltungsanordnungen ausgedehnt worden. Diese werden manchmal als PLAs (programmierbare Logikanordnungen) und FPLAs (Field Programmable Logic Arrays = vom Benutzer programmierbare Logikanordnungen) bezeichnet. FPLAs können, im Gegensatz zu früheren durch Hasken programmierbaren Schaltungen, fern von der Stelle programmiert werden, an der sie hergestellt sind. Irgendwelche Probleme in einem programmierten Entwurf, die entdeckt werden, können einfach dadurch korrigiert werden, daß ein neues FPLA programmiert wird und das alte weggeworfen wird. Wenn die spezielle Anwendung ein ausreichend hohes Volumen ergibt, um die Kosten zu rechtfertigen, kann anschließend eine Maske entworfen werden, so daß mit Masken programmierbare Anordnungen hergestellt werden können.

PLAs werden bei der Implementierung von Zufalls-Logik-Netzwerken, Datenlei tweglenkung, Kodekonvertern, Befehlsdekodierern, Zustandsfolgen und einer Vielzahl anderer Funktionen verwendet. Eine allgemeine Diskussion

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von PLAs und FPLAs ist enthalten in Electronic Design, Bd. 18, 1. Sept. 1976 ¹¹PLAs or uPs? At Times They Compete, and At Other Times They Cooperate", Seiten 24 - 30.

Vorhandene FPLAs bestehen aus einer Anordnung von logischen UND- und ODER-Gattern, die für eine spezielle Funktion programmiert werden können. Jede Ausgangsfunktion ist die Summe (logisches ODER) von ausgewählten Produkten (logischen UNDs), wobei jedes Produkt das Produkt von ausgewählten Polaritäten ausgewählter Eingänge ist.

FPLAs können so programmiert werden, daß (1) jede Eingangs leitung mit jedem UND-Gatter-Eingang verbunden werden kann, und (2) jedes der Produkte (UNDs) kann durch jedes der ODER-Gatter summiert werden. Das wird dadurch erreicht, daß für eine programmierbare Anordnung oder Matrix (1) zwischen den Schaltungseingängen und den UND-Gatter-Eingängen und (2) zwischen dem Ausgang der UND-Gatter und den Eingängen der ODER-Gatter gesorgt wird. Das FPLA wird dann dadurch programmiert, daß die schmelzbaren Verbindungsglieder, die die Leiter der beiden Anordnungen verbinden, durchgebrannt oder nicht durchgebrannt werden, etwa in der gleichen Weise wie PROMs programmiert werden. Beispiele solcher FPLAs sind Signetic Models 82S100 und 82S101.

Vorhandene FPLAs, wie sie oben beschrieben sind, sind zwar in vielen Anwendungsfällen nützlich, haben jedoch gewisse Nachteile. Zunächst ist die Größe des IC-Chips sehr groß, und zwar durch die Verwendung von zwei programmierbaren Anordnungen pro FPLA. Das bedeutet geringere Ausbeute, größere Kosten und größere IC-Packungen.

Zweitens ist die Flexibilität solcher FPLAs begrenzt. Sie sind hinsichtlich der Anzahl der Eingänge, der Geschwindigkeit, und, vielleicht am wichtigsten, der Architektur begrenzt. Vorhandene FPLAs sind sehr begrenzt hinsichtlich der logischen und arithmetischen Operationen, die sie durchführen können.

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Zusammenfassung der Erfindung

Aufgabe der Erfindung ist es, verbesserte vom Benutzer programmierbare Schaltungsanordnungen verfügbar zu machen.

Weiter soll durch die Erfindung eine verbesserte vor Benutzer programmierbare Logikschaltungsanordnung verfügbar gemacht werden, die kleinere Chip-Größe hat und billiger herzustellen und in ein Gehäuse einzusetzen ist.

Weiter sollen durch die Erfindung verbesserte vom Benutzer ρrogranmierbare Logikschaltungsanordnungen mit verbesserter Architekturkonstruktion und -funktion verfügbar gemacht werden.

Weiter soll durch die Erfindung eine Familie von vom Benutzer ρroηrammierbaren Logikanordnungen verfügbar gemacht werden, um eine maximale Flexibilität für den Schaltungsentwurf und die Implementierung zu erhalten.

Ferner sollen durch die Erfindung vom Benutzer programmierbare Schaltungsanordnungen verfügbar gemacht werden, die arithmetische ebenso wie logische Schaltungsfunktionen erlauben.

Gemäß der Erfindung besteht ein verbessertes FPLA, im folgenden als PAL (programmable array logic = Logik in programmierbarer Anordnung) bezeichnet, aus einer einzigen programmierbaren Anordnung oder Matrix von Schaltungseingängen und den Eingängen zu einer Vielzahl von UND-Gattern (Produktgliedern). Ausgänge von Untergruppen von UND-Gattern sind ihrerseits nicht programmierbar als Eingänge für einzelne, spezifizierte ODER-Gatter geschaltet (Summe der Produkte).

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Dadurch, daß die UND-Gatter-Eingänge programmierbar gemacht werden, d. h. vom Entwerfer auswählbar sind, während die ODER-Gatter-Eingänge nicht programmierbar sind, wird Entwurfsflexibilität in gewissem Umfang geopfert. Die Verringerung der IC-Chip-Größe für das PAL überkompensiert jedoch die geringe Herabsetzung der Flexibilität. Eine kleinere Chip-Größe bedeutet größere Ausbeute und damit geringere Kosten. Eine kleinere Chip-Größe bedeutet auch, daß ein kleineres, bequemeres Gehäuse verwendet werden kann. Beispielsweise ist eine Gehäusegröße von etwa 300 mil (7,62 mm) Breite und 1000 mil (25,4 mm) Länge mit 20 Stiften leicht zu erreichen. Es ist zu vergleichen mit der Gehäusegröße 600 mil mal 1400 mil (15,24 mm mal 35,56 mm)und 28 Stiften für vorhandene FPLAs mit vergleichbaren Schaltungskomponenten und -funktion.

Gemäß einem anderen Aspekt der Erfindung werden PALs verfügbar gemacht, die eine größere Entwurfs- und Betriebs-Flexibilität haben als vorhandene FPLAs. Das wird durch einen verbesserten Architektur-Entwurf erreicht.

Ein verbessertes Architektur-Merkmal ist die Verwendung von registrierten Ausgängen mit Rückkopplung. An den ODER-Gatter-Ausgängen sind Register vorgesehen, die eine zeitweilige Speicherung der ODER-Gatter-Ausgänge erlauben. Zusätzlich ist ein Rückkopplungsweg von jedem dieser Register zur UND-Gatter-Anordnung vorgesehen. Diese Kombination bildet eine Zustandsfolgeanordnung, die so programmiert werden kann, daß sie elementare Folgen ausführen kann, wie aufwärtszählen, abwärtszählen, verschieben, überspringen und verzweigen.

Gemäß einem v/eiteren Merkmal der Erfindung ist ein Rückkopplungsweg von den Ausgängen der ODER-Gatter zurück zur UND-Gatter-Anordnung vorgesehen. Das erlaubt es, die ODER-Gatter-Ausgänge zur UND-Gatter-Anordnung zur gleichen Zeit zurückzuschicken, zu der sie an den Ausgangsstiften erscheinen. Zusätzlich sind programmierbare Einrichtungen vorgesehen, um

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die ODER-Gatter-Ausgänge selektiv freizugeben oder zu sperren. Wenn freigegeben, ist der ODER-Gatter-Ausgang der PAL-Ausgang. Wenn gesperrt, kann der Ausgangstift als Eingangstift verwendet werden und der Rückkopplungsweg dient als weiterer PAL-Eingang für die UND-Gatter-Anordnung .

Die Verwendung von internen PAL-Rückkopplungswegen gibt dem Entwerfer Flexibilität. Sie reduziert auch die Anzahl von externen PAL-Anschlüssen. Das hat den günstigen Effekt, daß die Anzahl der Eingänge für die Produktglieder erhöht wird, ohne daß die Anzahl der Stifte erhöht wird.

Das Merkmal der Freigabe/Sperre des ODER-Gatters erlaubt eine größere Flexibilität bei der Schaffung des Verhältnisses von Eingängen und Ausgängen. Im statischen Fall werden durch Sperren von ODER-Gattern mehr Eingänge für das PAL geschaffen. Im dynamischen Fall ergibt dieses Merkmal einen bidirektionalen Stift für solche Operationen wie Verschieben.

Gemäß einer weiteren Aufgabe der Erfindung ist das PAL nach der Erfindung mit einer Kombination von AUSSCHLIESSLICH-ODER-Gattern (EXOR) und einer zusätzlichen ODER-Logikschaltung am Eingang zur UND-Gatter-Anordnung ausgestattet. Das erlaubt der PAL-Schaltung, arithmetische sowie logische Schaltoperationen durchzuführen.

Die Erfindung soll anhand der Zeichnungen näher erläutert werden; es zeichen:

Fig. 1 schematisch eine Ausführungsform einer unprogrammierten

und unvollständigen Logikschaltung mit programmierbarer Anordnung (PAL) nach der Erfindung;

Fig. 2 ein detaillierteres Schema der PAL-Schaltung nach Fig. 1;

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Fig. 3A ein übliches Schema eines UND-Gatters mit vier

Eingängen; Figur 3B das gleiche UND-Gatter nach Figur 3Λ in neuer Darstellungsweise und Figur 3C schematisch die schmelzbare Verbindung, die in einer programmierbaren Anordnung verwendet wird.

Fig. 4 in der neuen Darstellungsweise die UND-Gatter-Schaltung

nach Figur 2;

Fig. 5A ein Logikschaltungs-Diagramm für eine bestimmte Trans

fer-Funktion und Figur 5B eine programmierte Version der Schaltung nach Figur 4 zur Erzielung der Transfer-Funktion nach Figur 5A;

Fign.6A - 61 die unvollständige PAL-Schaltung nach Figur 1 in verschiedenen Konfigurationen;

Fig. 7 schematisch eine andere unvollständige PAL-Schaltungs-

Konfiguration;

Fig. 8 schematisch einen Teil der PAL-Schaltung nach Figur 7;

Fig. 9 schematisch einen anderen Teil der PAL-Schaltung nach

Figur 7;

Fign.lOA - IOD die unvollständige PAL-Schaltung nach Figur 7 in verschiedenen Konfigurationen; und

Fig. 11 eine Teil-PAL-Schaltung mit Einrichtungen zur Durchführung

von arithmetischen Operationen.

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Figur 1 ist eine schematische Darstellung einer Ausführungs form einer unprogrammierten und unvollständigen Logik mit programmierbarer Anordnung (PAL) 30 nach der Erfindung. Wie noch erläutert wird, kann diese Grundanordnung dazu verwendet werden, eine ganze Reihe von Schaltungskonfigurationen zu schaffen, von denen jede ihrerseits vom Benutzer individuell programmierbar ist. PAL 30 ist allgemein so angeordnet, wie sie körperlich in einer tatsächlichen, in ein Gehäuse eingesetzten integrierten Schaltung konfiguriert ist. 20 Stifte, mit Blöcken 1-20 identifiziert, ergeben Eingänge und Ausgänge für das PAL 30.

Eine programmierbare Matrix oder Anordnung 32 besteht aus Eingangsleitungen und Leitern 36, die Eingänge für eine Vielzahl von logischen UND-Gattern bis 53 sind. Eingangstreiber 54 liefern zwei Ausgänge: einen invertierten Ausgang 56 und einen nicht invertierten Ausgang 58.

Eine Vielzahl von OR-Gattern 60 bis 67 ist als nicht mit den Ausgängen der UND-Gatter 38 bis 53 dargestellt. Die Art und Weise ihrer Verbindung mit den UND-Gattern 38 bis 53 wird später besprochen. Es ist jedoch wichtig, daß, im Endfertigungszustand zur Verwendung durch den Schaltungsentwerfer jeder Ausgang von jedem der UND-Gatter 38 bis 53 direkt und nicht programmierbar mit einem einzelnen der ODER-Gatter 60 bis 67 verbunden ist. Die grundlegende Architektur des PAL 30 besteht also aus einer programmierbaren UND-Gatter-Anordnung, die einen festen Satz ODER-Gatter speist.

Figur 2 ist ein detaillierteres Schema eines Teils der PAL-Schaltung 30 nach Figur 1 mit den UND-Gattern 38 und 39, deren Ausgänge als Eingänge zu ODER-Gatter 60 geschaltet sind. Eingänge I₁ und I₂ sind an die Stifte 1 und 2 gelegt. Der Ausgang 0, des ODER-Gatters 60 liegt an Stift 19. Jeder der Eingänge 36 zu den UND-Gattern 38 und 39 ist über eine Sicherung mit einer Eingangs leitung 34 verbunden. Es sind also Sicherungen f, - f. für das UND-Gatter 38 und Sicherungen f_g - f_g für das UND-Gatter 39 vorgesehen. Indem einzelne der Sicherungen fi~fo durchgebrannt oder nicht

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durchgebrannt werden, können verschiedene Eingänge am Eingang der UND-Gatter 38 und 39 vorgesehen werden.

Im Schema der Figur 2 ist der Ausgang die bekannte Produktensumme und kann angeschrieben werden als

₁-

[((I₁.

wobei bedeuten: Sicherung durchgebrannt: f = 0

Sicherung nicht durchgebrannt: f = 1

Wenn genügend Produkte vorhanden sind, kann die Summe der Produkte alle Boole'schen Transfer-Funktionnen ausdrucken.

Logik wird allgemein durch Logikdiagramme und Wahrheitstafeln definiert und nicht durch die umständliche Gleichung wie oben. Aus diesem Grunde ist auch die zur Beschreibung der vorliegenden Erfindung benutzte Form ein Logikdiagramm. Statt des Logikdiagramms in Figur 2 wird jedoch eine bequemere Bezeichnungsweise verwendet.

Figur 3 A zeigt die konventionelle Art einer schematischen Darstellung von vier Eingängen A-D zu einem UND-Gatter 61. Figur 3B zeigt das gleiche UND-Gatter 61 mit den gleichen vier Eingängen A-D in der neuen Darstellungsweise, die im folgenden verwendet wird. Das "x" repräsentiert einen Transistor Q, und eine Sicherung, wie in Figur 3C dargestellt, wobei die Basis des Transistors Q, mit einer Eingangsleitung 34 verbunden ist, der Kollektor mit der Betriebsspannungsversorgung und der Emitter und die Sicherung mit den UND-Gattern. Wenn die Sicherung durchgebrannt ist, dann ist kein "x" vorhanden. Mit anderen

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Worten, das Vorhandensein eines "x^M zeigt an, daß der Eingang zu einem UND-Gatter vorgesehen ist, und das Fehlen eines ^Mx" zeigt das Gegenteil an.

Figur 4 zeigt die gleiche Schaltung wie Figur 2 in der neuen Darstellungsweise, wobei alle Sicherungen intakt sind.

Um die Art und Weise zu illustrieren, in der die PAL-Schaltung 30 programmiert wird, wird eine Illustration vorgesehen, wobei die Teil-PAL-Schaltung nach Figur 4 als Beispiel verwendet wird. Es soll angenommen werden, daß die gewünschte Transfer-Funktion ist:

= ^I1*^I2^+I1*^I2

Das Logik-Schaltbild für die Transferfunktion ist in Figur 5A dargestellt. Figur 5B ist eine programmierte Version von Figur 4, um diese Transferfunktion zu erhalten.

Das unvollständige PAL 30 nach Figur 1 kann komplettiert werden, um eine Familie von PALs mit einer Vielzahl von Verhältnissen Eingängen zu Ausgängen zu konfigurieren, und entweder als ODER- oder als NOR-Ausgang. Figuren 6A-6I zeigen die Grundstruktur des PAL 30 nach Figur 1 in einer Vielzahl von Konfigurationen. Jede dieser Konfigurationen wird vom IC-Hersteller gemacht, im Gegensatz zum Schaltungsentwerfer. Mit anderen Worten, die Differenzen zwischen den Schaltungen nach Figuren 6A - 61 sind normalerweise nicht vom Benutzer programmierbar. Der Klarheit halber sind die "x", die eine schmelzbare Verbindung zwischen den Eingangs leitungen 34 und den UND-Gatter-Eingängen 36 andeuten, weggelassen. Zur Unterstützung der Erläuterung von Figuren 6A - 61 wird Bezug genommen auf die ersten neun Eingänge der Tabelle I.

../U 809848/0929

-Ji-

<f3

Tabelle I

PAL-Familie

Produkt- Anzahl von Fig. Anzahl Anzahl Anzahl Ausgangs- glieder Produkt- Anzahl

Eingänge Ausgänge E/A type EXOR pro Ausgang gliedern Sicherungen

6A	10	8	-	NOR	2	16	320
6B	10	8	-	OR	2	16	320
6C	12	6	-	NOR	2.4	16	384
6D	12	6	-	OR	2.4	16	384
6E	14	4	-	NOR	4	16	448
6F	14	4	-	OR	4	16	448
6G	16	2		NOR	8	16	512
6H	16	2	-	OR	8	16	512
61	16	2	6	OR/NOR	16	16	512
1OA	10	2	4	NOR	8	64	2048
1OB	8	4	2	NOR	8	64	2048
IOC	8	6		NOR	6	64	2048
IOD	8	8	NOR	8	64	2048

Zum Beispiel die Schaltung nach Figur 6A hat zehn Eingänge. Stifte 1-9 und Sie hat acht Ausgänge, Stifte 12 - 19. Es sind 16 UND-Gatter vorgesehen, so daß sich Insgesamt 16 Produktglieder ergeben, oder zwei Produktglieder pro Ausgang. An Sicherungen, nicht dargestellt, sind insgesamt 320 vorgesehen. Jedes NOR-Gatter hat einen Kreis am Ausgangsende. Dieser deutet an, daß der ODER-Gatter-Ausgang mit einem Inverter (nicht dargestellt) invertiert wird.

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Das ergibt NOR-Ausgänge für diest Schaltung. Figur 6B ist die gleiche Konfiguration wie 6A₁ nur daß ODER-Ausgänge vorgesehen sind.

Figuren 6C und 6D sind identisch, nur daß die erstere NOR-Ausgänge und die letztere ODER-Ausgänge hat. In beiden Fällen sind 12 Eingänge vorgesehen: Stifte 1 bis 9, 11 bis 12; und sechs Ausgänge: Stifte 13 bis 18. Gatter 61 und 66 haben vier UND-Gatter-Eingänge, der Rest hat jeweils zwei.

Figuren 6E und 6F sind identisch, nur daß die erstere NOR-Ausgänge und die letztere ODER-Ausgänge hat. Beide haben 14 Eingänge, Stifte

I bis 9, 11 bis 13 und 18 bis 19, und beide haben vier Ausgänge, Stifte 14 bis 17.

Figuren 6G und 6H sind identisch, nur daß die erstere NOR-Ausgänge und die letztere ODER-Ausgänge hat. Beide haben 16 Eingänge, Stifte 1 bis 9,

II bis 14 und 17 bis 19, und beide haben zwei Ausgänge, Stifte 15 bis Es ist zu beachten, daß die Ausgänge NOR-(ODER-)Gatter 64 und 65 sind. Das ODER-Gatter 64 hat UND-Gatter 38 bis 45 als Eingänge und ODER-Gatter 65 hat UND-Gatter 46 bis 53 als Eingänge. Der Bequemlichkeit bei der Darstellung wegen sind vier unbezeichnete zusätzliche ODER-Gatter als Eingänge für die ODER-Gatter 64 und 65 dargestellt. Tatsächlich sind diese zusätzlichen vier ODER-Gatter körperlich nicht vorhanden, logisch sind die beiden jedoch äquivalent.

Figur 61 weist ein einziges ODER-Gatter 64 auf. Ein ODER-Ausgang liegt an Stift 16 und ein NOR an Stift 15. Es sind 16 Eingänge vorhanden.

In Figuren 6A bis 61 ist Stift 20 flir die Betriebsspannungsversorgung ^Vcc ^vor9^esenen» ^und Stift 10 für Masse.

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Figur 7 ist ein Schema einer anderen PAL-Schaltungs-Konfiguration 70 und ist, wie Figur I₁ nicht programmiert und nicht vervollständigt. Figuren 1OA bis IOD, ebenfalls in Tabelle I aufgeführt,zeigen vervollständigte Schaltungskonfigurationen der PAL-Schaltung 7O₁ die im folgenden beschrieben werden.

Zusätzlich zu den UND- und ODER-Gattern des PAL 30 nach Figuren 1 und 6A bis 61 weist das PAL 70 Serienregister vom D-Typ 72 bis 79 auf, die den Ausgang der ODER-Gatter 60 bis 67 zeitweilig speichern. Das ist in den vervollständigten Schaltungen nach Figuren 1OB bis IOD dargestellt. Es ist auch in einem isolierten Schema eines ODER-Gatters 67 in Figur 8 dargestellt.

Jedes der in Figuren 7 und 8 dargestellten Register, beispielsweise Register 79, lädt seine Produktensumme an der ansteigenden Flanke eines Taktimpulses, der auf Leitung 80 kommt. Der Q-Ausgang jedes Registers wird zum Ausgangsstift durch einen aktiven, niedrigen Freigabe-Puffer 82 mit drei Zustanden gegattert. Zusätzlich wird der Q-Ausgang jedes Registers 72 bis 79 über Leitung 84 zu den Eingangs leitungen 34 über Treiber 54 geschickt.

Die Rückkopplungsanordnung gemäß Figur 8, in Kombination mit Register 72 bis 79, bildet eine Zustands-Folgesteuerung, die so programmiert werden kann, daß sie elementare Folgen ausführt, beispielsweise aufwärtszählen, abwärtszählen, verschieben, überspringen und verzweigen. Beliebige/Steuerfolgen, wie/Zustands-Folgesteuerung, werden wirksam mit PAL 70 durchgeführt.

Gemäß Figur 1OB und Tabelle I werden in der PAL 70" vier Register 74 bis 77 verwendet, von denen jedes intern über Leitung 84 zu den Eingangsleitungen 34 zurückgekoppelt ist. In der PAL-Schaltung 70"' gemäß Figur IOC werden sechs Register 73 bis 78 verwendet. Und in der PAL-Schaltung 70"" gemäß Figur IOD werden alle acht Register verwendet.

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PAL 70 nach Figur 7 kann auch so konfiguriert werden, daß sie dem Entwerfer die Wahl läßt (1) die Summe von einem ODER-Gatter rückzukoppeln, während gleichzeitig ein Ausgang am Ausgangstift steht, oder (2) das ODER-Gatter vom Ausgangsstift zu trennen, so daß ein weiterer Eingang für die UND-Gatter-Anordnung auf Kosten eines Ausgangsstiftes möglich ist. Das ist in den vervollständigten Schaltungen in Figuren 1OA, 1OB und IOC dargestellt. Es ist auch ein isoliertes Schema eines ODER-Gatters 67 in Figur 9 dargestellt, das jetzt beschrieben werden soll.

Gemäß Figur 9 wird eines der Produktglieder, UND-Gatter 86, dazu verwendet, direkt den Puffer 82 mit drei Zuständen über Leitung zu steuern, um die Summe der Produkte von ODER-Gatter 67 zum Ausgangsstift 12 zu gettern. Wenn das Gatter 82 "ein" ist, d. h. ODER-Gatter 67 freigegeben ist, steht der Ausgang vom ODER-Gatter am Stift 12. Wenn Gatter 82 ^Maus" ist, d. h. ODER-Gatter 67 gesperrt ist, kann der Stift 12 als Eingangsstift verwendet werden. Im letzteren Falle läuft ein Eingangssignal von Stift 12 über die "Rückkopplungs"-Leitung 84 zu den Eingangs leitungen 34.

Im statischen Fall wird dieses programmierbare E/A-Merkmal dazu verwendet, das Verhältnis von Eingangsstiften zu Ausgangsstiften zuzuteilen. "Statischer Fall" soll bedeuten, daß das Gatter 82 mit dem UND-Gatter 86 permanent entweder "ein" oder "aus" getrieben ist. Im dynamischen Fall ergibt dieses Merkmal einen bidirektionalen Stift für Operationen wie Verschieben. Unter "dynamischen Fall" wird der Fall verstanden, daß das Gatter 82 je nach Zustand des UND-Gatters entweder "ein" oder "aus" sein kann.

Unter zusätzlicher Bezugnahme auf Tabelle I ist das E/A-Merkmal bei der PAL-Schaltung 70' nach Figur 1OA für alle acht ODER-Gatter 60 bis 67, Stifte 12 bis 19, vorgesehen. Bei der PAL-Schaltung 70" nach

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- Vs-

Figur 1OB ist das E/A-Merkmal für OR-Gatter 60 bis 6l und 66 bis 67 vorgesehen. Das entspricht Stift 20, 19, 13 bzw. 12. Bei der PAL-Schaltung 70'" nach Figur IOC sind die ODER-Gatter 60 und 67 mit dem E/A-Merkmal ausgestattet.

Ein anderes Merkmal der PAL-Schaltungs-Familie ist in Figur 11 dargestellt. Figur 11 zeigt einen Teil der unvollständigen PAL-Schaltung 70 nach Figur 7, nämlich zwei der ODER-Gatter 66 und 67. Die Schaltung nach Figur 11 ist, wie noch erläutert wird, besonders nützlich bei der Ausführung von arithmetischen Operationen, wie Addition, Subtraktion, größer als und kleiner als.

Figur 11 besteht aus einer Stufe einer mehrstufigen arithmetischen Summierschaltung. Summierschaltungen sind bekannt und brauchen hier nicht näher erläutert zu werden. Es genügt zu sagen, daß eine Charakteristik eines arithmetischen Addierers die Verwendung von AUSSCHLIESSLICH-ODER-Gattern und Übertragsschaltung ist.

Gemäß Figur 11 ist ein AUSSCHLIESSLICH-ODER-Gatter zwischen dem Register 79 und den ODER-Gattern 67 und 68 vorgesehen. Mit anderen Worten, der Ausgang von den Gattern 66 und 67 bildet den Eingang zu einem AUSSCHLIESSLICH-ODER-Gatter 90.

In Figur 11 ist auch die Hinzufügung eines weiteren ODER-Gatters 92 dargestellt, das als Eingänge den Q-Ausgang des Registers 79 und einen Eingang zur PAL-Schaltung hat. Der Ausgang des ODER-Gatters geht zu einem Treiber 94, der, wie Treiber 54, einen invertierten Ausgang 96 und einen nicht invertierten Ausgang 98 hat. Der Ausgang vom ODER-Gatter 94 geht über die Eingangsleitungen 34 zur UND-Anordnung.

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Es kann gezeigt werden, daß, zusätzlich zur AUSSCHLIESSLICH-ODER-Funktion, die vom AUSSCHLIESSLICH-ODER-Gatter 90 durchgeführt wird, eine Kombination von UND-Gattern der UND-Gatteranordnung und ODER-Gattern 66 und 67 zusätzlich in der Weise arbeiten kann, daß die gleiche logische Funktion ausgeführt wird wie ein AUSSCHLIESSLICH-ODER-Gatter 90. Mit anderen Worten, die Kombination der UND-Anordnung und der ODER-Gatter 67 und 68 mit dem AUSSCHLIESSLICH-ODER-Gatter 90 bildet ein paar von in Serie geschalteten AUSSCHLIESSLICH-ODER-Gattern. Diese Kombination ist das Herz einer arithmetischen Summierschaltung.

Die Hinzufügung des ODER-Gatters 92 ergibt zusätzliche Logikschaltung, die für Übertragoperationen schneller Addierer erforderlich ist, die in jeder Summierstufe zu bilden sind. Wieder ist die Notwendigkeit zusätzlicher ODER-Gatter für die Übertragsfunktionen eines Addierers bekannt und brauchtnicht mehr erläutert zu werden.

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Claims

M22-P1 D

Patentansprüche

(Iy Programmierbare Anordnung einer integrierten Logikschaltung, gekennzeichnet durch eine Vielzahl von UND-Gattern, von denen jedes mehrere Eingänge und einen Ausgang hat, einer programmierbaren Matrix bestehend aus einer Vielzahl von Eingangsleitunnen und den Eingängen der UND-Gatter, einer Vielzahl von ODER-Gattem, und nicht programmierbarer elektrischer Verbindungen zwischen den Ausgängen von Untermengen der UND-Gatter und vorbestimmten und ausgewählten einzelnen der ODER-Gatter.
2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch Registereinrichtungen, die mit dem Ausgang wenigstens eines der ODER-Gatter verbunden sind, um den logischen Zustand des ODEP-Gatters zu speichern, an das sie angeschlossen ist.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Ausgang von jeder der Registereinrichtungen mit ausgewählten der Eingangsleitungen verbunden ist.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch Gattereinrichtungen, die mit den Ausgang wenigstens eines der ODER-Gatter verbunden sind, Rückkopplungseinrichtungen, mit denen der Ausgang jeder der Gattereinrichtungen mit ausgewählten der Eingangsleitungen verbunden ist, und Einrichtungen, mit denen jede der Gatterei nrichtungen so gegattert wird, daß das ODEP-Gatter gesperrt oder freigegeben wird, wobei die Rückkopplungseinrichtung als Eingangsleitung betreibbar ist, wenn das ODER-Gatter gesperrt ist.

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5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens eine der Gattereinrichtungen permanent so gegattert ist, daß das ODER-Gatter entweder freigegeben oder gesperrt ist.
6. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens eine der Gattereinrichtungen zeitweilig so gegattert ist, daß das ODER-Gatter freigegeben oder gesperrt wird.
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine Vielzahl von AUSSCHLIESSLICH-ODER-Gattern, deren Eingänge aus wenigstens zwei der OUER-Gatter bestehen, Registereinrichtungen, die mit dem Ausgang wenigstens eines der AUSSCHLIESSLICH· ODER-Gatter verbunden sind, um den logischen Zustand des AUS-SCHLIESSLICH-ODER-Gatters zu speichern, an das sie angeschlossen ist, und Obertrag-Logik-Schaltung mit je zwei Eingängen, von denen einer mit der Registereinrichtung und einer von einem externen Eingang geschaltet ist, um Übertrag-Signal-Information zu den UiID-Gatter-Eingängen zu liefern.
8. Schaltungsanordnung nach Anspruch 2 oder 3, und 4, dadurch gekennzeichnet, daß die Registereinrichtung mit dem Ausgang wenigstens eines der ODER-Gatter verbunden ist, an das eine Gattereinrichtung nicht angeschlossen ist.
9. Schaltungsanordnungen nach Anspruch 4, dadurch gekennzeichnet, daß die Gattereinrichtung mit dem Ausgang wenigstens eines der ODER-Gatter verbunden ist, an das eine Registereinrichtung nicht angeschlossen ist.