DE2822219C2 - Auf einem Chip integrierte Logikschaltungen - Google Patents

Description

gekennzeichnetdurchdie Kombination folgender Merkmale

4) die Logikschakung weist mehrere ODER-Gatter auf;

5) die Ausgänge jeweils einer Untermenge der UND-Gatter sind mit den Eingängen eines einzelnen der ODER-Gatter verbunden und diese Verbindungen sind bei der Herstellung, aber nicht vom Benutzer, programmierbar;

6) an den Ausgang wenigstens eines ODER-Gatters ist eine Registereinrichtung angeschlossen;

7) eine Rückkopplungseinrichtung verbindet den Ausgang einer Registereinrichtung mit einer der Eingangsleitungen.

2. Auf einem Chip integrierte Logikschakung mit

1) einer Anzahl UND-Gatter,

2) einer vom Benutzer einmalig programmierbaren Matrix, bestehend aus den Eingängen der UND-Gatter und den Eingangsleitungen der Logikschaltung und

3) einem an die Ausgänge der UND-Gatter angeschlossenen ODER-Gatter,

gekennzeichnet durch die Kombination folgender Merkmale

4) die Logikschaltung weist mehrere ODER-Gatter auf;

5) die Ausgänge jeweils einer Untermenge der UND-Gatter sind mit den Eingängen eines einzelnen der ODER-Gatter verbunden und diese Verbindungen sind bei der Herstellung, aber nicht vom Benutzer, programmierbar;

6) an den Ausgang wenigst· .is eines ODER-Gatters ist eine Registereinrichtung angeschlossen;

7) die Ausgänge von wenigstens zwei ODER-Gattem sind über ein EXKLUSIV-ODER-Gatter mit der Registereinrichtung verbt- "Jen.

3. Logikschaitung nach Anspruch 2, dadurch gekennzeichnet, daß ein Eingang einer UBERTRAG-Logik-Schaltung mit der mit dem EXKLUSIV-ODER-Gatter verbundenen Registereinrichtung verbunden ist, deren anderer Eingang und deren Ausgang mit je einer der Eingangsleitungen verbunden ist.
4. Auf einem Chip integrierte Logikschaltung mit

1) einer Anzahl UND-Gatter,

2) einer vom Benutzer einmalig programmierbaren Matrix, bestehend aus den Eingängen der UND-Gatter und den Eingangsleitungen der Logikschaltung und

3) einem an die Ausgänge der UND-Gatter angeschlossenen ODER-Gatter,

gekennzeichnet durch die Kombination folgender Merkmale

4) die Logikschaitung weist mehrere ODER-Gatter auf;

5) die Ausgänge jeweils einer Untermenge der UND-Gatter sind mit den Eingängen eines einzelnen der

ODER-Gatter verbunden und diese Verbindungen sind bei der Herstellung, aber nicht vom Benutzer, programmierbar;

6) mit dem Ausgang wenigstens eines ODER-Gatters ist, gegebenenfalls über eine angeschlossene Registereinrichtung, eine Sperrgattereinrichtung verbunden.

5. Logikschaltung nach Anspruch 4, dadurch gekennzeichnet, daß der Sperreingang der Sperrgattereinrichtung an den Ausgang eines der UND-Gatter angeschlossen ist.

6. Logikschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß eine Rückkopplungseinrichtung den Ausgang der Sperrgattereinrichtung mit einer der Eingangsleitungen verbindet.

Die Erfindung betrifft auf einem Chip integrierte Logikschaltungen nach dem Oberbegriff der Ansprüche 1,2 und 4.

Solche Logikschaltungen sind bekannt (US-PS 38 18 252).

Aufbauend auf der Entwicklung von Festwertspeichern sind auch Logikschaltungen in integrierten Schaltungen imDlementiert worden, wofür sich die Bezeichnung »Logikarrays« eingeführt hat. Analog zu der Entwick-

lung der Festwertspeicher wurden zunächst die zu implementierenden Logikfunktionen fest als Gatter auf einem Chip Implementiert (Carr und Mize »MOS/LSI Design and Application«, McGraw-Hill Book Company, 1972, Seiten 229 bis 258. insbesondere Seiten 229 bis 231). Die nächste Stufe der Entwicklung isi durch das Stichwort »Programmierbares Logikarray« charakterisiert (vergl. a.a.O. Seiten 232 bis 235). Bei diesen integrierten Schaltungen, für die sich die Bezeichnung PLA eingeführt hat, muß bei einer Korrektur oder kleineren Änderung der zu implementierenden Logik nicht mehr der ganze Chip neu entworfen werden, sondern es genügt, eine einzige der vielen bei der Herstellung eines Chips benötigten Masken zu ändern. Für diese Entwurfsstrategie hat sich später der Ausdruck »Maskenprogrammierung« eingeführt.

Für die Entwurfs- und Testphase einer Entwicklung, die letztlich zu einem solchen maskenprogrammierten Logikarray fünren soll, sind solche Konstruktionen nicht brauchbar, da sie im betriebsfertigen Zustand nicht mehr veränderbar sind.

In Anwendungsfälien, in denen einen größere Flexibilität erforderlich ist, also insbesondere natürlich die Entwurfs- und Testphase einer Entwicklung, sind demgegenüber »beschreibbare« Logikarrays bekannt geworden, bei denen bestimmte Verbindungen »langsam geschrieben« werden können, mit anderen Worten also die implementierte Logikfunktion jederzeit auch wieder geändert werden kann, was natürlich für die Entwurfs- und Testphase sinnvoll ist, so daß die mit einer solchen Konstruktion verbundenen Nachteile in Kauf genommen werden können (US-PS 39 83 538).

Für die Kleinserienfertigung ist der hiermit verbundene Aufwand in vielen Fällen zu groß, es sind deshalb vom Benutzer programmierbare Logikanordnungen bekannt geworden, für die sich der Ausdruck »FPLA« (von »Field Programmable Logic Array«) eingeführt hat. Solche FPLAs können, im Gegensatz zu den oben erwähnten. durch maskenprogrammierbare Arrays, fern von der Stelle programmiert werden, an der sie ·. irrgestellt sind. Irgendwelche Probleme in einem programmierten Entwurf, die entdeckt werden, können einfach dadurch korrigiert werden, daß ein neues FPLA programmiert wird und das alte weggeworfen wird. Wenn die spezielle Anwendung ein ausreichend hohes Volumen ergibt, um die Kosten zu rechtfertigen, kann anschließend eine Maske entworfen werden, so daß ein maskenprogrammierbares Array hergestellt werden kann.

Grundsätzlich besteht ein Logikarray aus einer Anordnung von ^logischen UND- und ODER-Gattern, wobei jede Ausgangsfunktion die Summe (logisches ODER) von ausgewählten Produkten (logischen UNDs) ist, wobei jedes Produkt das Produkt von ausgewählten Polaritäten ausgewählter Eingänge ist.

Bei der eingangs genannten auf einem Chip integrierten Logikschaltung (US-PS 38 18 252) war auf einem Chip eine Anzahl UND-Gatter mit einem an die Ausgänge der UND-Gatter angeschlossenen ODER-Gatter vereinigt, wobei die Eingänge der UND-Gatter über eine vom Benutzer einmalig programmierbare Matrix mit den Eingangsleitungen der Logikschaltung verbindbar waren. Normalerweise werden für ein Logikarray, wie erwähnt, mehrere ODER-Gatter benötigt, und dazu wurde eben eine entsprechende Anzahl Chips benötigt. Die gewünschte Ausgangsfunktion ergab sich dann durch die Zusammenschaltung der Chips und die Benutzerprogrammierung der Matrix aus Schaltungseingängen und UND-Gatter-Eingängen.

Bei der erwähnten Anordnung, die mehrfach »langsam beschreibbar« war (US-PS 39 83 538), waren deshalb getrennte UN D-Array- und ODER-Array-Sektionen vorgesehen, damit in der gewünschten Weise alle Funktionen »langsam geschrieben« werden konnten. Wenn durch Fortschritte der Herstellungstechnik die eingangs genannte auf einem Chip integrierte Logikschaltung in dem Sinne ergänzt werden könnte, daß mehrere ODER-Gatter auf ''em gleichen Chip untergebracht werden könnten, würde also ebenfalls eine vom Benutzer programmierbare ODER-Matrix vorzusehen sein.

Die Benutzerprogrammierbarkeit von solchen UND- unu ODER-Matrizen wird dadurch erreicht, daß schmelzbare Verbindungsglieder in der Matrix durchgebrannt oder nicht durchgebrannt werden, so daß die gewünschte Logikfunktion realisiert wird.

Ein solches FPLA ist zwar in vielen Anwendungsfällen nützlich, hat jedoch gewisse Nachteile. Zunächst muß der verwendete Chip sehr groß sein und zwar wegen der Verwendung von zwei programmierbaren Anordnungen pro Logikarray. Das bedeutet geringere Ausbeute, größere Kosten und größere IC-Packungen. Trotz dieser Größe sind solche Anordnungen hinsichtlich der Zahl der Eingänge, der Geschwindigkeit und vor allem hinsichtlich der Architektur begrenzt. Solche FPLAs sind deshalb hinsichtlich der logischen und arithmetischen Operationen sehr begrenzt, di ? durchgeführt werden können.

Bei maskenprogrammierbaren Logikarrays steht nämlich auf dem Chip einer integrierten Schaltung noch Raum für zusätzliche Schaltelemente zur Verfügung, wozu insbesondere Register, Sperrgatter und zugehörige Rückkopplungen gehören. Die Benutzerprogrammierbarkeit bringt einen so großen Platzbedarf mit sich, daß diese zusätzlichen Funktionen neben einer UND- und einer OLtR-Matrix nicht mehr auf dem gleichen Chip untergebracht wcvden können.

Aufgabe der Erfindung ist es deshalb, die eingangs genannte auf einem Chip integrierte Logikschaltuny in der Weise weiterzuentwickeln, daß bei im wesentlichen unveränderter Entwurfsflexibilität die Möglichkeit geschaffen wird, die bei maskenprogrammierbaren Arrays möglichen Ergänzungen verfügbar zu machen, um die reine Logikfunktion durch Registereinrichtuwgen, Puffer und Rückkopplungseiniirhtungen ergänzen zu können, so daß weitergehende logische und arithmetische Operationen verwirklicht werden können, die zur Abwicklung mehrere Takte benötigen.

Überraschenderweise wird diese Aufgabe grundsätzlich dadurch gelöst, daß die eingangs genannte integrierte Logikschaltung um eine feste (gegebenenfalls maskenprogrammierbare) Verbindung jeweils einer Untermenge der UND-Gatter mit Eingängen eines einzelnen, bestimmten ODER-Gatters von mehreren verbunden wird. Durch die feste, gegebenenfalls maskenprogrammierbare Verbindung jeweils einer Untermenge der UND-Gatter mit Eingängen eines einzelnen, bestimmten ODER-Oatters wird der Platz für eine ODER-Matrix eingespart, und je nach Wunsch ka^n dann die Logikschaltung durch zusätzliche Schaltungselemente ergänzt werden.

Speziell wird deshalb die Erfindung durch die in den Kennzeichenteilen der Ansprüche. 1,2 und 4 aufgeführten

Maßnahmen gelöst.

Durch die feste Zuordnung von UND- und ODER-Gattern wird zwar in gewissem Umfang Entwurfsflexibilität geopfert, dieser Nachteil machtsich jedoch praktisch nicht bemerkbar und wird im übrigen bei weitem durch die Ergänzungsmöglichkeiten überkömpensiert.

Überraschenderweise hat sich überdies gezeigt, daß erfindungsgemäße integrierte Logikschaltungen gegenüber FPLAs noch drei für die Praxis eminent wichtige Vorteile mit sich bringen. Zunächst einmal kann eine erfindungsgemäße Anordnung mit den für die bekannten programmierbaren Festwertspeicher üblichen Programmiergeräten vom Benutzer programmiert werden, im Gegensatz zu FPLAs. Trotz der Ergänzung durch zusätzliche Schaltungselemente brajuchen erfindungsgemäße Schaltungsanordnungeri immer noch weniger ίο Platz als FPLAs mit programmierbarer UND- und ODER-Matrix, so daß sie in kleineren Gehäusen untergebracht werden können. Das gilt nallürlich insbesondere auch für die Zahl der Anschlußstifte, da bei einer erfindungsgemäßen Schaltung keine Anschlußstifte speziell für die Programmierung benötigt werden. Wenn keine programmierbare ODER-Matrix vorgesehen ist, wird darüber hinaus auch keine entsprechende Dekodierschaltung benötigt. Der Wegfall der Dekodiereinrichtung bringt nun nicht nur eine Einsparung an Anschlußstifts ten mit sich, sondern auch eine Verringerung des Leistungsbedarfs und eine Erhöhung der möglichen Arbeitsgeschwindigkeit.

Spt7ielle Ausgestaltungen der verschiedenen Varianten der erfindungsgemäßen Logikschaltung ergeben sich aus den Ansprüchen 3,5 und 6.

Die Erfindung soll anhand der Zeichnung näher erläutert werden; es zeigt F i g. 1 ein Detail-Schema einer PAL-Schaltung; ■

F i g. 2A ein übliches Schema eines UND-Gatters mit vier Eingängen; F i g. 2B das gleiche UND-Gatter wie F i g. 2A in neuer Darstellungsweise;

Fig.2C schematisch die schmelzbare Verbindung, die in einer programmierbaren Anordnung verwendet wird;
F i g. 3 in der neuen Darstellungsweise die PAL-Schaltung nach Fig. 1; F i g. 4A ein Logikschaltungs-Diagramm für eine bestimmte Transfer-Funktion;

Fig.4B eine programmierte Version der Schaltung nach Fig.3 zur Erzielung der Transfer-Funktion nach Fig.4A;

F i g. 5 schemalisch eine unvollständige PAL-Schaltungskonfigurdtion; F i g. 6 schematisch einen Teil der F'AL-Schaltung nach F i g. 5;

F i g. 7 schematisch einen anderen Teil der PAL-Schaltung nach F i g. 5;

F i g. 8A bis 8D die unvollständige PAL-Schaltung nach F i g. 5 in verschiedenen Konfigurationen; und F i g. 9 eine Teil-PAL-Schaltung mit: Einrichtungen zur Durchführung von arithmetischen Operationen. Fig. 1 ist ein detailliertes Schema eines Teils einer PAL-Schaltung mit UND-Gattern 38 und 39, deren Ausgänge als Eingänge eines ODER-Gatters 60 geschaltet sind. Eingänge I\ und I₂ sind an getrennte Stifte einer körperlich in ein Gehäuse eingesetzten integrierten Schaltung mit zum Beispiel 20 Stiften für Eingänge und Ausgänge des PAL gelegt. Der Ausgang O\ des ODER-Gatters 60 liegt an einem weiteren Stift. Jeder der Eingänge 36 zu den UND-Gattern 3ii und 39 ist über eine Sicherung mit einer Eingangsieitung34 verbunden. Es sind also Sicherungen f\—f₄ für das UND-Gatter 38 und Sicherungen h—h für das UND-Gatter 39 vorgesehen. Indem einzelne der Sicherungen /| — h durchgebrannt oder nicht durchgebrannt werden, können verschiedene Eingänge am Eingang der UN D-Gatter 38 und 39 vorgesehen werden. Im Schema der F i g. 1 ist der Ausgang die bekannte Produkterisumme und kann angeschrieben werden als

O, = [((/, · /i ) + /,)· ((/, · h) + T₂) ■ ((I₂ ■ h) + Ä) · ((T₂ ■ A) + Ä)l + [({/, · h) + h) ■ ((/, · 4) + T₆) ■ ((I₂ ■ fj) + T₇) ■ ((T₂ ■ h) + h)]

wobei bedeuten:

Sicherung durchgebrannt: /=0

Sicherung nicht durchgebrannt: /=1

Wenn genügend Produkte vorhanden sind, kann die Summe der Produkte alle Booleschen Transfer-Funktionen ausdrucken. ψ

Logik wird allgemein durch Logikdiagramme und Wahrheitstafeln definiert und nicht durch die umständliche |

Gleichung wie oben. Aus diesem Grunde ist auch die zur Beschreibung der vorliegenden Erfindung benutzte f

Form ein Logikdiagramm. Statt des I.ogikdiagramms in F i g. 1 wird jedoch eine bequemere Bezeichnungsweise g

verwendet. %

Fig. 2A zeigt die konventionelle Art einer schematischen Darstellung von vier Eingängen A—D zu einem I

UND-Gatter 61. F i g. 2B zeigt das gleiche UND-Gatter 61 mit den gleichen vier Eingängen A —D in der neuen \

Darstellungsweise, die im folgenden verwendet wird. Das » χ« repräsentiert einen Transistor Q\ und eine |

Sicherung, wie in F i g. 2C dargestellt, wobei die Basis des Transistors Q\ mit einer Eingangsleitung34 verbunden j

ist, der Kollektor mit der Betriebsspannungsversorgung und der Emitter und die Sicherung mit den UND-Gat- f

tern. Wenn die Sicherung durchgebrannt ist, dann ist kein » χ « vorhanden. Mit anderen Worten, das Vorhanden- I

sein eines » χ « zeigt an, daß der Eingang zu einem UND-Gatter vorgesehen ist, und das Fehlen eines » χ « zeigt I

das Gegenteil an. f

F i g. 3 zeigt die gleiche Schaltung wie F i g. i in der neuen Darsteiiungsweise, wobei aiie Sicherungen intakt |

sind. I

Um die Art und Weise zu illustrieren, in der die PAL-Schaltung 30 programmiert wird, wird eine Illustration J

vorgesehen, wobei die Teil-PAL-Schaltung nach Fig.3 als Beispiel verwendet wird. Es soll angenommen werden, daß die gewünschte Transfer-Funktion ist

Das Logik-Schaltbild für die Transferfunktion ist in Fig.4A dargestellt. Fig.4B ist eine programmierte Version von Fi g. 3, um diese Transferfunktion zu erhalten.

F>g. 5 ist eine schematische Darstellung einer Ausführungsform einer unprogrammierten und unvollständigen LvJgik mit programmierbarer Anordnung (PAL) 70. Wie noch erläutert wird, kann diese Grundanordnung dazu verwendet werden, eine ganze Reihe von Schaltungskonfigurätionen zu schaffen, von denen jede ihrerseits vom Benutzer individuell programmierbar ist. PAL 70 ist allgemein so angeordnet, wie sie körperlich in einer tatsächlichen, in ein Gehäuse eingesetzten integrierten Schaltung konfiguriert ist. 20 Stifte, mit Blöcken 1—20 identifiziert, ergeben Eingänge und Ausgänge für das PAL 30. Das unvollständige PAL 70 nach Fig.5 kann komplettiert werden, um eine Familie von PALs mit einer Vielzahl von Verhältnissen Eingängen zu Ausgängen zu konfigurieren, und entweder als ODER- oder als NOR-Ausgang. F i g. 8A—8D zeigen die Grundstruktur des PAL 70 nach F i g. 5 in einer Vielzahl von Konfigurationen. Jede dieser Konfigurationen wird vom IC-Hersteller gemacht, im Gegensatz zum Schaltungsentwerfer. Mit anderen Worten, die Differenzen zwischen den Schaltungen nach Fig. 8A—8D sind normalerweise nicht vom Benutzer programmierbar. Der Klarheit halber sind die » y. «,die eine schmelzbare Verbindung zwischen den Eingangs!?iumg?n 34 und den IJND-Gatter-Eingängen 36 andeuten, weggelassen. Zur Unterstützung der Erläuterung von Fig.8A—8D wird Bezug genommen auf Tabelle I.

Tabelle I	Anzahl	Anzahl	Anzahl	Ausgangs	EXOR	Produkl-	Anzahl	Anzahl
	Eingänge	Ausgänge	E/A	type		glieder	von	Sicherungen
PA L-Familie						pro	Produkt
Fig.						Ausgang	gliedern
	10	2	6	NOR		8	64	2048
	8	4	4	NOR	_	8	64	2048
	8	6	2	NOR	—	6	64	2048
8A	8	8		NOR		8	64	2048
8B
8C
8D

Zusätzlich zu den oben diskutierten UND- und ODER-Gattern weist das PAL 70 Serienregister vom D-Typ 72 bis 79 auf, die den Ausgang der ODER-Gatter 60 bis 67 zeitweilig speichern. Das ist in den vervollständigten Schaltungen nach F i g. 8B bis ED dargestellt. Es ist auch in einem isolierten Schema eines ODER-Gatters 67 in F i g. 6 dargestellt.

J edes der in F i g. 5 und 6 dargestellten Register, beispielsweise Register 79, lädt seine Produktensumme an der ansteigenden Flanke eines Taktimpulses, der auf Leitung 80 kommt. Der Q-Ausgang jedes Registers wird zum Ausgangsstift durch einen aktiven, niedrigen Freigabe-Puffer 82 mit drei Zuständen gegattert. Zusätzlich wird der (^-Ausgang jedes Registers 72 bis 79 über Leitung 84 zu den Eingangsleitungen 34 über Treiber 54 geschickt.

Die Rückkopplungsanordnung gemäß F i g. 6, in Kombination mit Register 72 bis 79, bildet eine Zustands-Folgesteuerung, die so programmiert werden kann, daß sie elementare Folgen ausführt, beispielsweise aufwärtszählen, abwärtszählen, verschieben, überspringen und verzweigen. Beliebige (random) Steuerfolgen, wie mit Zustands-Folgesteuerung, werden wirksam mit PAL 70 durchgeführt.

Gemäß F i g. 8B und Tabelle J werden in PAL 70" vier Register 74 bis 77 verwendet, von denen jedes intern über Leitung 84 zu den Eingangsleitungen 34 rückgekoppelt ist. In der PAL-Schaltung 70'" gemäß Fig. 8C werden sechs Register 73 bis 78 verwendet. Und in der PAL-Schaltung 70"" gemäß Fig.8D werden alle acht Register verwendet.

PAL 70 nach Fig.5 kann auch so konfiguriert werden, daß sie dem Entwerfer die Wahl läßt, (1) die Summe von einem ODER-Gatter rückzukoppeln, während gleichzeitig ein Ausgang am Ausgangsstift steht, oder (2) das ODER-Gatter vom Ausgangsstifi zu trennen, so daß ein weiterer Eingang für die UND-Gatter-Anordnung auf Kosten eines Ausgangsstiftes möglich ist. Das ist in den vervollständigten Schaltungen in Fig.8A, 8B und 8C dargestellt Es ist auch ein isoliertes Schema eines ODER-Gatters 67 in F i g. 7 dargestellt, das jetzt beschrieben werden soll.

Gemäß F i g. 7 wird eines der Produktglieder, UND-Gatter 86, dazu verwendet, direkt den Puffer 82 mit drei Zuständen über Leitung 88 zu steuern, um die Summe der Produkte von ODER-Gatter 67 zum Ausgangsstift 12 zu gattern. Wenn das Gatter 83 »ein« ist, das heißt ODER-Gatter 67 freigegeben ist, steht der Ausgang vom OD ER-Gatter 67 am Stift 12. Wenn Gatter 82 »aus« ist, das heißt ODER-Gatter 67 gesperrt ist, kann der Stift 12 als Eingangsstift verwendet werden. Im letzteren Falle läuft ein Eingangssignal von Stift 12 über die »Rückkopp-Iungs«-Leitung 84 zu den Eingaagsleitungen 34.

Im statischen Fall wird dieses programmierbare E/A-Merkmal dazu verwendet, das Verhältnis von Eingangsstiften zu Ausgangsstiften zuzuteilen. »Statischer Fall« soll bedeuten, daß das Gatter 82 mit dem UND-Gatter 86 permanent entweder »ein« oder »aus« getrieben ist. Im dynamischem Fall ergibt dieses Merkmal einen bidirektionalen Stift für Operationen wie Verschieben. Unter »dynamischer Fall« wird der Fall verstanden, daß das Gatter 82 je nach Zustand des UND-Gatters 86 entweder »ein« oder »aus« sein kann.

Unter zusätzlicher Bezugnahme auf Tabelle I ist das E/A-Merkmal bei der PAL-Schaltung 70' nach F i g. 8A für alle acht ODER-Gatter 60 bis 67, Stifte 12 bis 19, vorgesehen. Bei der PAL-Schaltung 70" nach F i g. 8B ist das E/A-Merkmal für OR-Gatter 60 bis 61 und 66 bis 67 vorgesehen. Das entspricht Stift 20,19,13 bzw. 12. Bei der PAL-Schaltung 70'" nach F i g. 8C sind die ODER-Gatter 60 und 67 mit dem E/A-Merkmal ausgestattet.
Ein anderes Merkmal der PAL-Schaltungs-Familieist in Fig.9 dargestellt. Fig.9 zeigt einen Teil der unvollständigen PAL-Schaltung 70 nach F i g. 5, nämlich zwei der ODER-Gatter 66 und 67. Die Schaltung nach F i g. 9 ist, wie noch erläutert wird, besonders nützlich bei der Ausführung von arithmetischen Operationen, wie Addition, Subtraktion, größer als und kleiner als.
Fig.9 besteht aus einer Stufe einer mehrstufigen arithmetischen Summierschaltung. Summierschaltungen

ίο sind bekannt und brauchen hier nicht näher erläutert zu werden. Es genügt zu sagen, daß eine Charakteristik feines arithmetischen Addierers die Verwendung von EXKLUSIV-ODER-Gattem und Übertragsschaltung ist.

Gemäß F i g. 9 ist ein EXKLUSIV-ODER-Gatter 90 zwischen dem Register 79 und den ODER-Gattern 67 und 68 vorgesehen. Mit anderen Worten, der Ausgang von den Gattern 66 und 67 bildet den Eingang zu einem EXKLUSIV-ODER-Gatter 90.

In Fig.9 ist auch die Hinzufügung eines weiteren ODER-Gatters 92 dargestellt, das als Eingänge den Q-Ausgang des Registers 79 und einen Eingang zur PAL-Schaltung hat. Der Ausgang des ODER-Gatters 92 geht zu einem Treiber 94, der, wie Treiber 54, einen invertierten Ausgang 96 und einen nicht invertierten Ausgang 98 hat. Der Ausgang vom ODER-Gatter 94 geht über die Eingangsleitungen 34 zur UND-Anordnung.

Es kann gezeigt werden, daß zusätzlich zur EXKLUSIV-ODER-Funktion, die vom EXKLUSIV-ODER-Gatter 90 durchgeführt wird, eine Kombination von UND-Gattern der UND-Gatterar.ordp.'jng und QDER-Gattern 66 und 67 zusätzlich in der Weise arbeiten kann, daß die gleiche logische Funktion ausgeführt wird wie ein EXKLUSIV-ODER-Gatter 90. Mit anderen Worten, die Kombination der UND-Anordnung und der ODER-Gatter 67 und 68 mit dem EXKLUSIV-ODER-Gatter 90 bildet ein paar von in Serie geschalteten EXKLUSIV-ODER-Gattern. Diese Kombination ist das Herz einer arithmetischen Summierschaltung.

Die Hinzufügung des ODER-Gatters 92 ergibt zusätzliche Logikschaltung, die für Übertragoperationen schneller Addierer erforderlich ist, die in jeder Summierstufe zu bilden sind. Wieder ist die Notwendigkeit zusätzlicher ODER-Gatter für die Übertragsfunktionen eines Addierers bekannt und braucht nicht näher erläutert zu werden.

Hierzu 7 Blatt Zeichnungen

Claims (3)

Patentansprüche: 1. Auf einem Chip integrierte Logikschaltung mit

1) einer Anzahl UND-Gatter,

2) einer vom Benutzer einmalig programmierbaren Matrix, bestehend aus den Eingängen der UND-Gatter und den Eingangsleitungen der Logikschaltung und

3) einem an die Ausgänge der UND-Gatter angescnlossenen ODER-Gatter,