DE2832388A1 - Verfahren zum herstellen einer integrierten mehrschichtisolator-speicherzelle in silizium-gate-technologie mit selbstjustierendem, ueberlappenden polysilizium-kontakt - Google Patents

Verfahren zum herstellen einer integrierten mehrschichtisolator-speicherzelle in silizium-gate-technologie mit selbstjustierendem, ueberlappenden polysilizium-kontakt

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DE2832388A1 DE19782832388 DE2832388A DE2832388A1 DE 2832388 A1 DE2832388 A1 DE 2832388A1 DE 19782832388 DE19782832388 DE 19782832388 DE 2832388 A DE2832388 A DE 2832388A DE 2832388 A1 DE2832388 A1 DE 2832388A1
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Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA
78 P 7 O δ 8 BRQ
Verfahren zum Herstellen einer integrierten Mehrschichtisolator-Speicherzelle in Silizium-Gate-Technologie mit selbst.justierendem, überlappenden Polysilizium-Kontakt.
Die Erfindung betrifft ein Verfahren zum Herstellen einer integrierten Mehrschichtisolator-Speicherzelle in Silizium-Gate-Technologie mit selbstjustierendem, überlappenden Polysilizium-Kontakt.
Zur Herstellung von MOS-Bauelementen, insbesondere zur Herstellung von Speicherschaltungen, wird heute bevorzugt die Polysilizium-Gate-Technik eingesetzt. Bei dieser Technik werden die Gate-Elektroden von Feldeffekttransistoren sowie Leiterbahnen zum Anschluß solcher Elektroden aus Polysilizium gebildet. Die wesentlichen Vorteile dieser Technologie bestehen gegenüber einer Technik, bei der diese Elektroden und Leiterbahnen aus Aluminium bestehen, darin, daß die störenden Gate-Source- und Gate-Drain-Überlappungskapazitäten sehr klein gehalten werden können und daß in Gestalt des Polysilizium eine zusätzliche "Leiterbahn"-Ebene vorhanden ist.
Edt 1 PIr / 10.7.1978
030007/0017
- /- VPA 78 P 7 O 5 6 BRD
Der Aufbau eines MNOS-Bauelementes unterscheidet sich vom MOS-Bauelement dadurch, daß das Gatedielektrikum aus zwei Schichten besteht, nämlich einer oberen Schicht aus Siliziumnitrid (Si,N^) und einer unteren Schicht aus Siliziumdioxid (SiO2). Die MNOS-Technologie wird für elektrisch umprogrammierbare Festwertspeicher verwendet. Diese Speicher sind kleiner und benötigen nur einen Transistor pro Speicherzelle, wodurch sich eine hohe Packungsdichte ergibt.
·
Aus der Zeitschrift IEEE Transactions on Electron Devices, Vol. ED-24, No. 5, May 1977 ist auf der Sei-. te 584 eine Si-Gate-MNOS-Struktur am Beispiel einer, in einem P-Silicium-Substrat erzeugten Kapazität zu entnehmen. Bei dieser Anordnung wird durch die Erzeugung einer Oxinitridschicht durch Oxidation der Siliziumnitridoberfläche eine unerwünschte Ladungsträgerinjektion von der Silizium-Gate-Elektrode verhindert, was zu einem Abbau bzw. teilweisen Löschen der gespeicherten Information führen würde. Diese Schicht wird im folgenden als "Sperrschicht" bezeichnet.
Die Erfindung mächt sich diese Erkenntnis für die Herstellung einer EAROM (electrically alterable read only memory)-Speicheranordnung zu Nutze und löst daneben die Aufgabe der Herstellung einer Speicherschaltung mit möglichst großer Packungsdichte in möglichst wenigen Prozeßschritten durch ein Verfahren der eingangs genannten Art, dadurch, daß die Gate-Oxidation der peripheren Transistoren nach der Aufbringung der aus Speicher- und "Sperrschicht" bestehenden Mehrschichtisolatorschichten durchgeführt wird.
Besondere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen. So werden gemäß einem Ausführungsbeispiel nach der Lehre der Erfindung beispielsweise
030007/0017
folgende Verfahrensschritte durchgeführt:
a) Herstellen von strukturierten SiOp-Schichten auf einem Halbleitersubstrat zur Trennung der aktiven Transistorbereiche nach dem sogenannten LOCOS- oder Isoplanarverfahren,
b) ganzflächige Aufoxidation einer als Tunneloxid wirkenden SiO2-Schicht,
c) Herstellen einer strukturierten Siliziumnitridschicht (Si-,Ν-) im Bereich des Speichertransistors und des überlappenden Kontaktes,
d) Aufoxidation der Gateoxidschicht unter gleichzeitiger Überführung der Siliziumnitridschichtoberfläche in eine als "Sperrschicht" wirkende Oxinitridschicht,
e) Abscheidung einer ganzflächigen Polysiliziumschicht und anschließende Strukturierung der Polysiliziumschicht,
f) Erzeugung der Source-Drain-Bereiche,
g) Abscheidung einer als Zwischenoxid wirkenden Siliziumdioxidschicht,
h) Herstellen von Kontaktlöchern zu den Source-Drain-Bereichen und der Polysiliziumschicht über dem Dickoxid, und
i) ganzflächige Metallabscheidung und Strukturierung der Metallschicht.
Es liegt im Rahmen des Erfindungsgedankens, die Source-Drain-Bereiche im Substrat durch Ionenimplantation zu erzeugen. Es ist aber ebenso möglich, einen Diffusionsprozeß durchzuführen.
Besondere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Durch das Verfahren nach der Lehre der Erfindung wird durch die Oxidation nach der Speichernitridbeschichtung,
030007/0017
78 P 7 0 66 BRD
welche wie eine zweite lokale Oxidation wirkt und das Gateoxid für die peripheren, normalen Transistoren bildet, ein Maskierungsprozeß gegenüber der konventionellen Si-Gate-MNOS-Strukturierung eingespart, bei der das Gate-5 oxid vor der Nitridbeschichtung gebildet wird. Dadurch, wird das Verfahren nach der Lehre der Erfindung wirtschaftlicher gestaltet, weil Fehlerquellen durch zusätzliche Prozeßschritte ausgeschaltet und dadurch die Ausbeuteverluste vermindert werden. Außerdem entfällt der Zeitaufwand und die Kosten für zusätzliche Verfahrensschritte.
Weitere Einzelheiten und Vorteile der Erfindung werden anhand eines Ausführungsbeispiels und der Figuren 1 bis noch näher beschrieben. Dabei zeigen die Figuren 1 bis den Herstellungsgang einer integrierten n-Kanal-MNOS-Speicherzelle in Siliziumgate-Technik und die Figur 7 die fertige Anordnung als Aufsicht mit Schnitt A-B durch Figur 6.
In Figur 1 wird von einem p-dotierten (10O)- orientierten Siliziumsubstrat 11 ausgegangen, welches durch ein Isoplanarverfahren - auch LOCOS (local oxidation of silicon)-Verfahren genannt - mit strukturiertem SiOg-Schichten zur Trennung der aktiven Transistorbereiche versehen ist. Bei diesem Verfahren wird, wie in den Figuren nicht dargestellt ist, das p-dotierte Siliziumsubstrat 11 zunächst mit einer 100 nm dicken Siliziumoxidschicht und einer 200 nm dicken Siliziumnitridschicht versehen. Nach der Strukturierung wird auf das Siliziumsubstrat eine als Dickoxid wirkende 1000 nm dicke SiO2-Schicht 12 aufoxidiert. Im Anschluß daran wird die Siliziumnitridschicht wieder entfernt. In einem weiteren Verfahrensschritt wird dann, wie in Figur 2 dargestellt ist, ganz- flächig eine 3 nm dicke, als Tunneloxid wirkende SiO2-Schicht 13 abgeschieden. Dann wird die sogenannte
030007/0017
Speichernitridschicht 14 und 24 in einer Schichtdicke von ca. 50 im aufgebracht und mittels Maskentechnik so strukturiert, daß sie im Bereich des Speichertransistors 14 und an den Orten 24 des später herzustellenden PoIy-Si-Metallkontakts stehen bleibt.
In Figur 3 "wird eine als Gateoxid 15 wirkende 50 nm dicke SiOp-Schicht aufgebracht, wobei der Bereich über der Siliziumnitridschichtoberfläche in eine ca. 20 nm dicke Oxinitridschicht 16 übergeht. Anstelle der Oxinitridschicht kann aber auch eine als Sperrschicht wirkende SiOp-Schicht aufgebracht werden.
Dann erfolgt, wie in Figur 4 dargestellt ist, die Abscheidung der Polysiliziumschicht 17 in einer Schichtdicke von ca. 500 nm und deren Strukturierung. Der besseren Übersicht wegen werden die beiden SiOp-Schichten 13 und 15 als eine Schicht 15 dargestellt. Ansonsten gelten in den Figuren immer die gleichen Bezugszeichen. Der in Figur 4 mit der strichpunktierten Linie C umrissene Bereich stellt dabei den Teilbereich des Speichertransistors dar, während die Linie D den normalen Transistor der Anordnung umschließt.
Zur Erzeugung der Source-Drain-Bereiche erfolgt nun eine
-ic. 2 Arsen-Ionen-Implantation von z. B. 5 x 10 As cm bei 150 KeV (angedeutet durch die Pfeile 18), wodurch die n+-Bereiche 19 entstehen (Figur 5).
Nach erfolgter Ausheilung der Implantation wird das Zwischenoxid 20 in einer Dicke von 500 nm aufgebracht und zur Erzeugung von Kontaktlochern, wie in Figur β dargestellt ist, strukturiert. Unter Anwendung einer Metallmaske werden im Bereich der Kontaktlöcher die Kontaktmetallschichten 21 aufgebracht und die gesamte Anordnung abschließend mit einer Schutzoxidmaske, z. B. aus Phosphor-
030007/0017
-/- VPA 78 P 7 0 66 BRO
glas, bedeckt (in den Figuren nicht dargestellt).
Wie aus dem gesamten Prozeßablauf zu entnehmen ist, wird durch die Herstellung des Gateoxids nach dem Speichernitrid gegenüber einem normalen Silikongate-MNOS-Prozeß ein Maskierungsschritt eingespart. Durch das Überlappen der Pqlysiliziumschicht über das oxidierte Speichernitrid (siehe Bereich C in Figur 4) entsteht wegen der unterschiedlichen Isolator-Schichtdicken eine sogenannte Split-Gate-Struktur, die unerwünschte Drain-Substrat-Durchbrüche verhindert, und eine höhere Betriebssicherheit gewährleistet.
Der Polysiliziumbereich 17 für den Poly-Si/Metall-Kontakt über dem Dickoxid 12 (Mitte Figuren 4 bis 6) liegt nicht wie üblich auf dem SiO2, sondern auf der Si,N,-Schicht Eine Unterätzung des Polysiliziums 17 bei der Kontaktlochätzung 21 (Mitte Figur 6), der zu einem Kantenabriß der Metallbahnen führen kann, tritt nicht mehr auf, da die Nitridschicht (24, 16) als Ätzstop wirkt. Dadurch wird die Möglichkeit für einen selbstjustierenden überlappenden Polysiliziumkontakt mit übergroßem Kontaktloch geschaffen.
In Figur 7 ist in Aufsicht die Lage der einzelnen Bahnen zueinander im Schnitt A-B der Figur 6 dargestellt. Der mit der gestrichelten Linie 22 umschriebene Bereich stellt dabei den selbstjustierenden, überlappenden Kontakt dar. Dieser selbstjustierende überlappende Kontakt mit dem übergroßen Kontaktloch kann zu einer erheblichen Steigerung der Integrationsdichte der Speicherschaltung führen. Ansonsten gelten die gleichen Bezugszeichen wie in Figur 1 bis 6. Die eingezeichneten Bereiche 23 fixieren die LOCOS-Wannen der Anordnung. Der Bereich 25 markiert die
Kontaktlöcher. .
14 Patentansprüche
7 Figuren ,030007/0017

Claims (14)

  1. VPA 78 ρ 7 0 66 BRQ
    Patentansprüche.- ·
    Verfahren zinn Herstellen einer integrierten Mehrschichtisolator-Speicherzelle in Silizium-Gate-Technologie mit selbstjustierendem, überlappenden Polysiliziumkontakt, dadurch gekennzeichnet, daß die Gate-Oxidation (15) der peripheren Transistoren (D) nach der Aufbringung der aus Speicher (13, 14, 24) und "Sperrschicht" (16) bestehenden Mehrschichtisolator-Schichten (13, 14, 24, 16) durchgeführt wird (Fig. 3).
  2. 2. Verfahren nach Anspruch 1, dadurch g e kennz e i chnet , daß als Speicherschicht eine über einer als Tunneloxid wirkenden 1,5 mn bis 12 nm dicken SiO2-Schicht (13) liegende Siliziumnitridschicht (14, 24) mit einer Schichtdicke von 20 nm bis 60 nm erzeugt wird (Fig. 2).
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet , daß als Speicherschicht anstelle der Siliziumnitridschicht eine Oxinitridschicht verschiedener Zusammensetzung (six°v N z) erzeugt wird.
  4. 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß als Speicherschicht eine über einer als Tunneloxid wirkenden 1,5 nm bis 12 mn dicken AIpO-*-Schicht liegende Siliziumnitridschicht mit einer Schichtdicke von 20 nm bis 60 nm erzeugt wird.
  5. 5. Verfahren nach Anspruch 4, dadurch gekenn ζ e i c h η e t. , daß anstelle der Siliziumnitridschicht eine Si,N^-Al20--Doppelschicht erzeugt, wird.
  6. 6. Verfahren nach Anspruch 4, d a d u r c.,.h gekennzeichnet, daß anstelle der Silizium-
    030007/OÖ17 ?
    ORIGINAL INSPECTED
    283*388
    - 2 - VPA 78 P 7 O 6 6 BRD
    nitridschicht eine AIN-Si-Ji^-Doppelschicht erzeugt wird.
  7. 7. Verfahren nach mindestens einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Herstellung der "Sperrschicht" (16) so erfolgt, daß während der Gateoxidation (15) von 50 bis 100 mn gleichzeitig durch Oxidation der Si,N^-Schicht (14) eine Oxinitridschicht (16) von 5 bis 30 nm gebildet wird (Fig. 3).
  8. 8. Verfahren nach mindestens einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Herstellung der "Sperrschicht" (16) so erfolgt, daß nach der Nitridabscheidung anstelle der Oxinitridschicht (16) eine SiOp-Schicht von 5 bis 30 nm aufgebracht wird.
  9. 9. Verfahren nach Anspruch 1, gekennzeichnet durch die folgenden Verfahrensschritte:
    a) Herstellen von strukturierten SiO2-ScMchten (12) auf einem Halbleitersubstrat (11) zur Trennung der aktiven Transistorbereiche (23) nach dem sogenannten LOCOS- oder Isoplanarverfahren,
    b) ganzflächiges Aufoxidieren einer als Tunneloxid wirkenden SiO2-Schicht (13),
    c) Herstellen einer strukturierten Siliziumnitridschicht (14, 24) (SiJN^) im Bereich des Speichertransistors (C) und des überlappenden Kontaktes (22),
    d) Aufoxidation der Gateoxidschicht (15) unter gleichzeitiger Überführung der Siliziumnitridschichtoberfläche (14) in eine als "Sperrschicht" wirkende Oxinitridschicht (16),
    e) Abscheidung einer ganzflächigen Polysiliziumschicht (17) und anschließende Strukturierung der Polysiliziumschicht (17),
    f) Erzeugung der Source-Drain-Bereiche (19),
    g) Abscheidung einer als Zwischenoxid wirkenden Silizium-
    030007/O017
    . 3 - VPA 78 P 7 0 66 BRD
    dioxidschicht (20),
    h) Herstellen von Kontaktlöchern (25) zu den Source-Drain-Bereichen (19) und der Polysiliziumschicht (17) über
    dem Dickoxid (12),
    i) ganzflächige Metallabscheidung und Strukturierung der Metallschicht (21) (Fig. 1 bis 6).
  10. 10. Verfahren nach Anspruch 1 bis 9, dadurch g erkenn zeichnet, daß die Source-Drain-Bereiche (19) durch Ionenimplantation (18) erzeugt werden (Fig. 5).
  11. 11. Verfahren nach Anspruch 1 bis 10, dadurch gekennzeichnet , daß die Polysiliziumschicht (17) mit einer Schichtdicke von 100 bis 1000 nm abgeschieden wird (Fig. 4).
  12. 12. Verfahren nach Anspruch 1 bis 11, dadurch gekennzeichnet , daß von einem p-leitenden (100)-orientierten Siliziumsubstrat (11) mit einem spezifischen Widerstand von 2 bis 20-Ω- .cm ausgegangen wird und daß die η-dotierten Bereiche (19) durch Arsen-Ionenimplantation (18) von 1 χ 1015 As+Cm"2 bis 1 χ 1016 As+cm~2 bei 20 - 300 KeV erzeugt werden (Fig. 5).
  13. 13. Verfahren nach Anspruch 1 bis 12, dadurch
    g e k e n.n* zeichnet, daß gleichzeitig mindestens ein peripherer, normaler MOS-Transistor (D) hergestellt wird (Fig. 4).
  14. 14. Integrierte MNOS-Speicherzelle in Silizium-Gate Technologie mit selbstjustierendem, überlappenden Polysilizium-Kontakt hergestellt nach mindestens einem Verfahren nach Anspruch 1 bis 13.
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