DE2838937A1 - Rom-speicheranordnung mit feldeffekttransistoren - Google Patents

Rom-speicheranordnung mit feldeffekttransistoren

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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Description

DR.-ING. FRIEDRICH B. FfSCHEU ίΌου KGLN r-n
PATtHTAHWAlT - S~ - SAARSTRASSE 71
Fnirchild Camera and Instrument
Corporation
464 Ellis Street
Mountain View, California 94040, V.St.A. F 7840
ROM-Speicher anordnung rr.it Felde/: feiet transistoren
Die Erfindung betrifft Auslesecpeicher (ROM), programmierbare Avislesespeicher (PROM), löschbare programmierbare Auslesespeicher (EPRO1M) und insbesondere Auslesespeicher, die aus Feldeffekttransistoren mit isolierter Torelektrode hergestellt sind, bei welchen Informationen durch das Phänomen der Heißelektronenanlagerung gespeichert v/erden.
Ein Speicher mit wahlfreiem Zugriff (random access memory - RAH) ist eine Anordnung von Verriegelungen (latches), von denen jede eine eindeutige Adresse besitzt, deren Adressenstruktur gerneinsam sowohl für das Lesen als auch für das Schreiben ist. In einer RAM-Anordnung gespeicherte Daten sind flüchtig, da sie nur solange gespeichert sind, wie der RAM-Anordnung Leistung zugeführt wird.
Ein Auslesespeicher (read-only memory - FiOM) ist eine Schaltung, in welcher Informationen fest, also nicht-flüchtig, gespeichert sind; das bedeutet, daß die gespeicherte Information selbst dann bestehen bleibt, wenn der Schaltung keine Leistung zugeführt v/ird. Im technischen Sprachgebrauch ist eine ROM-Anordnung eine Schaltung, bei der Informationen durch geeignete Veränderungen während der Herstellung oder der Bearbeitung des Halbleiterplattchens gespeichert sind, während ein programmierbarer Auslesespeicher (programmable read-only memory - PROM) eine Speicheranordnung darstellt, bei der die Inf ormaüonaa gespeichert worden sind., nachdem die Anordnung hergestellt und eingekapselt (packaged) worden ist. Löschbare programmierbare Auslesespeicher (erasable programmable read-only memories - EPROM) sind PROMs, welche vollständig gelöscht und wieder programmiert v/erden können. EPROMs werden im allgemeinen aus Anordnungen von MOS-Transistoren hergestellt.
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Elektrisch programmierbare ROMs, welche unter Verwendung von Feldeffekttransistoren tr.it isolierter Steuerelektrode (insulated gnte field-effect transistors - IGFET) hergestellt worden sine', stehen in zwei Typen zur Verfügunci. Ein Typ einer elektrisch programmierbaren ROM ist die Metall—Nitrid—Oxyd-Halbleiteranordnung (metal nitride oxide semiconductor - MMOS). Anordnungen dieser Art beruhen auf dem Phänomen der Ladunqstunnelungj sie sind in zahlreichen Veröffentlichungen beschrieben worden, z.B. "IKEE Transactions on Electron Devices", Mai 1977, Bd. ED 24, Nr. 5 (es handelt sich hier um ein Sonderheft über nicht-flüchtige Halbleiterspeicher).
Ein Ausführungsbeispiel einer MNOS-Anordnung ist in Fig. 1 dargestellt. Bei einer solchen Anordnung wird eine sehr dünne Schicht aus Isoliermaterial, vorzugsweise Siliaiumdioxyd, verwendet, um ein Silisiumnitridgebiet und eine Torelektrode (gEite electrode) von dem Kanal (channel) des Bauelements zu trennen. MNOS-Bauelernente v/erden dadurch programmiert, daß man ein positives Potential an die Torelektrode anlegt, während die Quelle (source), die Senke (drain) und das Substratgebiet auf einem niedrigen Potential gehalten werden. Dies veranlaßt Elektronen, in dem Substratgebiet und dem Kanalgebiet vertikal durch die Oxydschicht einen "Tunnel" zu bilden und sich in der Nitridschicht anzulagern.
Damit die Elektronen durch das Oxyd tunneln können, muß die Oxydschicht sehr dünn sein, im Regelfall in der Größenordnung von 20 bis 30 Angström. Außerdem muß das elektrische Feld in dem Torisoliergebiet sehr hoch sein, damit eine wirksame und wirtschaftliche Tunnelung erfolgen kann. Das entsprechend starke elektrische Feld erfordert die Anwendung von hohen Spannungen und einer verhältnismäßig dünnen Nitridschicht, im Regelfall in der Größenordnung von 500 Angström.
Eine genaue Kontrolle und Steuerung der Stärke der dünnen Siliziumdioxydschicht bereitet in der Herstellung Schwierigkeiten, und das Gleiche ist der Fall hinsichtlich der Eigenschaften des Siliziumnitridfilms. Auch kann das für die Tunnelung erforderliche
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starkelektrische Feld bei den Speicherzellen oder bei peripheren Schaltungen leicht permanenten Schaden verursachen, so daß die Ausbringung an Einrichtungen dieser Art verringert wird und ihre Kosten sich erhöhen. Außerdem kann die Bewegung von Ladung innerhalb des Nitrids und die"Rücktunnelung" der in der Nitridschicht angelagerten Elektronen durch das dünne Oxyd die in dein Bauelement gespeicherte Information andern oder zerstören und damit ihre Wirksamkeit vernichten.
Bei MNOS-Strukturen werden im allgemeinen epitaktische Substrate und Isolationsdiffusionen benutzt, um jede einzelne Speicherzelle oder Gruppen von Speicherzellen, je nach der gewünschten Anordnungsart, gegenüber benachbarten Zellen oder anderen peripheren Schaltungen zu isolieren. Da der Tunneleffekt über die volle Breite der Torelektrode (gate electrode) gleichmäßig ist, werden die in dem Nitrid angelagerten Elektronen fast gleichmäßig über die Breite der Siliziumnitridschicht verteilt. Dies führt zu einer elektrisch symmetrischen Arbeitsweise des Bauelements, da die Arbeit des Bauelements nicht durch Quellen- und Senken-Austausch beeinträchtigt wird.
Eine weitere Art von Speicherelementen, welche bei der Ausbildung elektrisch programmierbarer ROM-Anordnungen verwendet wird, ist die MOS-Transistoranordnung mit änderbarem Feld (field alterable MOS transistor structure), die auch als flotierende Gatteranordnung (floting gate structure) bezeichnet wird. Für diese Transistoren wird auch die Kurzbezeichnung FAMOS benutzt. Anordnungen dieser Art sind bekannt. In diesem Zusammenhang wird auf die US-PS 3 500 142 mit der Bezeichnung "Field Effect Semiconductor Apparatus with Memory Involving Entrapment of Charge Carriers" verwiesen; Erfinder ist D. Kahng. Ein Beispiel einer FAMOS-Anordnung ist in Fig. 2 dargestellt. Bei FAMOS-Anordnungen benutzt man die Erscheinung der Ladungsinjektion, wobei Steuertor- und Senkenelektrode eine Vorspannung erhalten, damit der Elektronenfluß zwischen Quelle und Senke von dem Substrat fortgelangt und sich auf der flotierenden Torelektrode sammelt. Der Elektronen-
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impuls (electrons' momentum) von der Quelle zur Senke bewirkt, daß die meisten Elektronen in den Teil der f lotirr enden Torelektrode injiziert werden, v/elcher der Senke am nächsten liegt. De1 die flotiercnde Torelektrode leitfähig ist, verteilen sich die Elektronen auf dem flotierenden Tor, da sie einander abstoßen, so daß gegenüber den Quellen- und Senkenanschlüssen die elektrische Symmetrie erhalten bleibt.
Dabei ist jedoch zu beachten, daß die FAMOS-Strukturen verschiedene Nachteile haben. Insbesondere ist es erforderlich, daß eine verhältnismäßig dünne Schicht aus Oxyd oder Isoliermaterial zwischen der flotierenden Torelektrode und der Steuerelektrode ausgebildet wird. Dies erfordert einen sorgfältig überwachten und gesteuerten Herstellungsprozeß, so daß geringere Ausbringung und höhere Kosten die Folge sind. Zusätzlich erfordert die Programmierung der FAMOS-Anordnungen verhältnismäßig hohe Spannungen, beispielsweise in der Größenordnung von 25 bis 30 Volt. Derart hohe Spannungen können zu übermäßigen parasitären Leitungserscheinungen und/oder zu Brüchen der an anderer Stelle auf dem Halbleiterplättchen ausgebildeten dünnen Filme führen. Auch führen die erforderlichen hohen Spannungen zu einer komplexeren Struktur des Bauelements, da Quelle und Senke mit sorgfältig überwachten und gesteuerten Konzentrationsprofilen ausgebildet werden müssen,um den Durchbruch des pn-Übergangs bei den gewünschten hohen Spannungen sicherzustellen.
Es wurde festgestellt und als Nachteil der IGFET-Bauart erkannt, daß unter bestimmten Vorspannungsverhältnissen der Elektronenfluß zwischen der Quelle und der Senke eines IGFET ausreichend Energie annehmen kann, um in das Isoliermaterial zwischen der Torelektrode und dem Kanal injiziert zu werden. Einige der injizierten Elektronen werden in dem Isoliermaterial nahe der Senke eingeschlossen, und verändern dadurch das Strom-Spannungs-Verhalten des IGFET; auch führen sie zu einer elektrisch asymmetrischen Struktur, . welche auf Auswechselungen der Quellen/Senken-Anschlüsse empfindlich reagiert. Dieser Effekt ist in einem Aufsatz "N-Channel IGFET Design Limitations Due to Hot Electron Trapping" von S. A. Abbas
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und R. C. Dockerty beschrieben, der im Jahre 1975 in den IEDM-proceedings, Washington D.C, veröffentlicht wurde. Abbasund Dockerty erläiatern darin, daß die zwischen der Quelle und der Senke eines IGFET fließendein Elektronen unter bestimmten Bedingungen randornizierende, zur willkürlichen Verteilung führende Zerstreuungsbewegungen ausführen, welche zur Folge haben, daß sie in Richtung auf die Trennschicht zwischen dem Silizium-Substrat und der daraufliegenden Siliziumdioxydschicht bewegt werden. Ein Teil der Elektronen, die an dieser Grenzschicht ankommen, haben ausreichende Energie, um in das Isoliermaterial injiziert und angelagert zu werden, so daß sie eine Änderung der Betriebskenngrößen des jeweiligen Transistors bewirken. Abbas und Dockerty bemerken, daß die Änderung der betrieblichen Kenngrößen besonders evident ist, wenn der Transistor im Rückwärtsbetrieb arbeitet, wenn also Quelle und Senke vertauscht sind.
Die vorliegende Erfindung beruht auf der Erkenntnis, daß die Erscheinung der Anlagerung von Heißelektronen (hot electron trapping) benutzt werden kann, um IGFET-Speicherzellenanordnungen herzustellen, die besonders vorteilhafte Eigenschaften haben. Eine Zelle einer solchen Anordnung kann unter Verwendung der bekannten MOS-Technologie hergestellt und elektrisch programmiert werden, indem geeignete Potentiale an die Quellen-, Senken- und Torelektroden angelegt werden. Dadurch, daß der IGFET in das Abschnürungsgebiet ( inch-off region) vorgespannt wird, werden Heißelektronen erzeugt, welche von dem Kanal in das Torisoliermaterial injiziert nicht aber getunnelt werden, wo sie angelagert werden* Die angelagerten Elektronen bewirken eine Verschiebung der Strom-Spannungseigenschaften des IGFET, welche am größten ist, wenn der IGFET im einen Sinne programmiert ist und im entgegengesetzten Sinne betrieben wird, also wenn Quellen- und Senken—Klemmen umgepolt sind. Die Änderung der Strom-Spannungs-Eigenschaften einzelner Zellen kann für die betreffende Information repräsentativ sein.
Eine Zelle der erfindungsgemäß vorgesehenen Anordnung kann durch einfache Anwendung bekannter MOS-Herstellungsverfahren hergestellt werden. Da die Speicherzelle einfach aufgebaut ist, verbraucht sie
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nur einen verhältnismäßig kleinen Anteil der Oberfläche des Halbleitorplättchens, so daß große, verhältnismäßig dichte Anordnungen hergestellt werden können. Auch sind im Gegensatz zu bekannten
MMOS- und FAMOS-Bauelementen keine besonders dünnen Gebiete
aus Isoliermaterial erforderlich. Dies ermöglicht höhere Ausbringungen, niedrigere Kosten und eine größere Zuverlässigkeit der
hergestellten Bauelemente.
Gemäß der Erfindung können die Speicherzellen in verschiedener
Weise angeordnet werden, um ROM-, PROM- und EPROM-Anordnungen
herzusbellen. Bei einer bevorzugten Ausführungsform der Erfin- :
dung sind mehrere IGFETs vorgesehen, die jeweils eine Quelle :
haben, die mit einer einzelnen gemeinsamen Leitung verbunden ist,
sowie ein Tor, das mit einer von mehreren x-Leitungen und eine
Senke, die mit einer von mehreren y-Leitungen verbunden ist.
Durch Anlegen geeigneter Signale an die gemeinsame Leitung und
die x- und y-Leitungen können Informationen in jedem gewünschten
IGFET gespeichert und später wieder gelesen werden.
Bei einer anderen bevorzugten Ausführungsform der Erfindung ist
bei mehreren IGFETs jeweils ein Gatter mit einer von mehreren .
i-Leitungen, eine Quelle mit einer von mehreren j-Leitungen und !
eine Senke mit einer von mehreren k-Leitungen verbunden. Durch ;
Anlegen eines geeigneten Signals an die i-, j- und k-Leitungen f
können Informationen in jeder gewünschten Zelle gespeichert und ;
später wieder gelesen werden. :
Ausführungsbeispiele der Erfindung sowie weitere Vorteile der ! einzelnen Zellen und Zellenanordnungen gemäß der Erfindung wer- [ den nachfolgend anhand der Zeichnungen näher beschrieben. ;
Fig. 1 zeigt einen Querschnitt einer bekannten MNOS-Anordnung. ; Fig. 2 zeigt einen Querschnitt einer bekannten FAMOS-Anordnung. j Fig. 3 zeigt einen Schnitt einer IGFET-Anordnung, in der schema- | tisch dargestellt ist, daß.Elektronen, welche zwischen
Quelle und Senke fließen, hinreichend Energie aufnehmen '. können, um in das Torisoliermaterial injiziert und dort angelagert zu werden. 909813/0783
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Fig. 4 zeigt im Diagramm, wie das Strom-Spannungsverhalten des IGFET durch Anlagerung von Heißelektronen geändert werden kann.
Fig. 5 zeigt schematisch eine einzelne IGFET-Anordnung mit den Potentialen, die an Quelle, Senke und Tor angelegt werden, um den IGFET zu programmieren und betrieblich zu benutzen.
Fig. Ga bis Gd zeigen ein Verfahren zur Ausbildung der in Fig. Ge dargestellten Struktur.
Fig. 6e zeigt vereinfacht im Schnitt eine bevorzugte Ausführungsform einer IGFET-Speicherzelle mit Quellen-, Tor- und Senkenelektroden.
Fig. 7 zeigt schematisch eine Anordnung mehrerer Speicherzellen der in Fig. 5 oder 6e dargestellten Art.
Fig. 8 zeigt schematisch eine andere Anordnung von Speicherzellen der in den Fig. 5 und 6e dargestellten Art..
Fig. 1 zeigt vereinfacht eine Schnittansicht einer MNOS-Struktur bekannter Art. Bei dieser Struktur ist eine sehr dünne Oxydschicht, deren Stärke großenordnungsmaßig etwa zwischen 20 und 30 Angstrom liegt, über dem Kanalgebiet des Transistors und unter der Torelektrode ausgebildet. Ein in der Regel etwa 500 Angström starkes Gebiet aus Siliziumnitrid ist auf der oberen Fläche des sehr dünnen Oxyds ausgebildet. Um die MNOS-Zelle von anderen auf dem gleichen Substrat ausgebildeten Zellen zu isolieren, muß ein in Fig. 1 dargestellter pn-übergang die Speicherzellen umgeben. Die Nachteile einer solchen Bauart sind bereits dargelegt worden.
Fig. 2 zeigt vereinfacht einen Querschnitt einer bekannten FAMOS-Anordnung. Bei dieser FAMOS-Anordnung wird ein flotierendes Tor, also ein dünnes, leitendes Gebiet, welches sowohl gegenüber dem Kanal als auch gegenüber der Steuertorelektrode isoliert ist, zur Speicherung einer Ladung verwendet, welche später abgefühlt werden kann. Die Nachteile der FAMOS-Strukturen sind ebenfalls bereits beschrieben worden.
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Fig. 3 zeigt in vereinfachter Darstellung eine Schnittansicht eines IGFET. Der Transistor enthält ein Substrat 12, ein Qüellengebiet.15,.ein Senkengebiet 16, Isolierschichten 18 und 20 und eine Torelektrode 14. MOS-Transistoren der in Fig. 3 dargestellten Art sind bereits bekannt. Solche Transistoren können mit einem p-Substrat 12, einem n-Quellengebiet 15 und einem n-Senkengebiet 16 hergestellt werden. Isolierschichten 18 und 20 können aus einem beliebigen geeigneten Material bestehen, jedoch wird im Regelfall die Schicht 18 aus Siliziumdioxyd und die Schicht 20 aus Siliziumnitrid bestehen. Torelektrode 14 besteht aus einem elektrisch leitfähigen Material, beispielsweise polykristallinen-! Silizium oder Metall.
Bs wurde nun festgestellt, daß durch Vorspannen der in Fig. 3 dargestellten IGFET-Transistorstruktur durch Anlegen einer positiven Spannung an die Senke 16, einer im wesentlichen gleichen oder stärkeren positiven, vorzugsweise pulsierenden, Spannung an die Torelektrode 14 und einer niedrigeren Spannung, im allgemeinen Erdpotential, an die Quelle 15, erreicht wurde", daß die zwischen Quelle und Senke fließenden Elektronen hinreichend Energie aufnehmen können, um in die Torisolationsgebiete 18 und injiziert werden zu können. Abbas und Dockerty berichten in der obenangegebenen Literaturstelle, daß die zwischen Quelle 15 und Senke 16 fließenden Elektronen vermutlich einer richtungsrandomizierenden Zerstreuungswirkung ausgesetzt sind, welche einige von ihnen dazu veranlaßt, sich in Richtung der Grenzschicht zwischen der Siliziumdioxydschicht 18 und dem Substrat 12 zu bewe gen. Einige sich in dieser Richtung bewegende Elektronen besitzen eine ausreichende Energie, um von dem Siliziumsubstrat 12 in die Torisoliermaterialien 18 und 20 zu gelangen, in denen sie angelagert werden. Diese Wirkung ist in Fig. 3 schematisch durch den Pfeil und durch Minuszeichen angedeutet, um den Weg eines Elektrons bzv/. die Anlagerungsstelle früher angelagerter Elektronen darzustellen. Die Zahl der eingefangenen Elektronen hängt von zahlreichen Faktoren ab, wie von Abbas und Dockerty festgestellt worden ist. Hauptfaktoren sind jedoch die Zahl der injizierten Elektronen, die Zahl der für das Einfangen zur Verfugung stehenden Gitterplätze und ihr Einfangquerschnitt. Es ist
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bekannt, daß Siliziumnitrid 20 eine wesentlich größere Einfangwirksamkeit hat als die Siliziumdioxydschicht 18, und dementsprechend werden sich die meisten der in die das Tor isolierenden Schichten 18 und 20 injizierten Elektronen in.der Siliziumnitridschicht 20 anlagern. Der Elektronenimpuls (momentum of the electron) bewirkt, daß die meisten der Elektronen näher der Senke 16 als der Quelle 15 angelagert werden. Fig. 3 zeigt schematisch durch die "-" -zeichen, daß die meisten Elektronen in der Schicht 20 nahe der Senke 16 eingefangen und angelagert sind.
Die genaue Zahl der Elektronen, die eingefangen werden müssen, ist nicht kritisch, solange die Zahl ausreicht, um zu ermöglichen, daß die Differenz zwischen dem programmierten und dem unprograinmierten Zustand elektrisch festgestellt werden kann. Für die Programmierung verwendbare Schwellenspannungsänderungen können in Abständen in der Größenordnung von Millisekunden erhalten werden, wobei die Tor- und Senken-Spannungen in der Größenordnung von 15 bis 20 Volt liegen. Für die anschließende praktische Arbeit der Schaltung reichen 5 Volt aus.
Die Wirkung der eingeschlossenen und angelagerten Elektronen auf die Betriebseigenschaften des IGFET ist in Fig. 4 dargestellt. Die Strom/Spannungs-Kurve für den nicht programmierten IGFET, bei dem also keine Elektronen in dessen Torisoliergebiete 18 und injiziert worden sind, ist in Fig. 4 durch die mit "ursprünglich unprogrammiert" bezeichnete Kurve dargestellt. Wenn nach Programmierung der Struktur durch Injizierung von Elektronen in die Torisoliergebiete 18 und 20 der IGFET in der gleichen Richtung betrieben wird, wie er programmiert, ist, so verschiebt sich die Beziehung zwischen Strom und Spannung geringfügig nach rechts. Das bedeutet, daß- eine gegebene Spannung einen etwas kleineren Strom als bei einem unprogrammierten Bauelement hervorruft. Dies zeigt Fig. 4 durch die mit "Normalbetrieb nach Programmierung" bezeichnete Kurve. Die Verschiebung der Strom/Spannung-Eigenschaften nach Programmierung kfcnn jedoch sehr ausgeprägt sein, wenn der IGFET im Umkehrbetrieb arbeitet, also die Polaritäten von Quelle
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und Senke vertauscht sind. Diese Wirkung ist auch in Fig. 4 dargestellt, in der die Strom/Spannung-Beziehung für das Bauelement nach Programmierung bei Umkehrbetrieb durch die mit "Umkehrbetrieb nach Programmierung" bezeichnete Kurve dargestellt ist. Bei der Arbeit des Bauelements im Umkehrbetrieb nach Programmierung ist eine wesentlich größere Spannung erforderlich, um einen gegebenen Strom zu erzeugen, als dies in der "ursprünglich unprogramrnierten" Arbeitsweise oder dem "Normalbetrieb nach Programmierung" der Fall ist. Diese wesentliche Änderung in der Strom/ Spannung-Beziehung kann zur Änderung des "Zustands" gewählter Transistoren innerhalb eines Speichers benutzt werden, um Informationen für den späteren Abruf beim "Lesen" des Speichers zu speichern.
Eine vereinfachte Darstellung eines nach einem Ausführungsbeispiel der Erfindung programmierten und arbeitenden IGFETs zeigt im Querschnitt Fig. 5. In dieser Figur ist ein IGFET dargestellt, welcher eine Torelektrode 14, ein Quellengebiet 15, ein Senkengebiet 16 und Torisoliergebiete 18 und 20 aufweist. Quelle und Senke haben einen Leitfähigkeitstyp, während das Substrat die entgegengesetzte Leitfähigkeit besitzt. Eine Struktur der in Fig. 5 dargestellten Art kann eine Einzelzelle eines ROM, eines PROM oder eines EPROM darstellen. Um die in Fig. 5 dargestellte Speicherzelle zu programmieren, werden gewählte Spannungen an die Quelle- und Torelektrode angelegt, während eine niedrigere Spannung an die Senke angelegt wird. Die an das Tor angelegte Spannung ist bei einigen Ausführungsformen pulsierend. Die angelegten Spannungen bewirken, daß Elektronen von der Senke 16 durch den Kanal 17 in Substrat 12 und in Richtung auf die Quelle 15 fließen. In der bereits beschriebenen Weise werden einige der Elektronen in die Torisoliergebiete 18 und 20 injiziert. Wenn Gebiet 18 Siliziumdioxyd und Gebiet 20 Siliziumnitrid ist, so werden aufgrund der Einfangeigenschaften dieser beiden Materialien die meisten der injizierten Elektronen in dem Siliziumnitridgebiet 20 eingefangen werden. Da die Elektronen außerdem in Richtung auf Quelle 15 fließen, werden die meisten in der Nähe dieses Endes der SELisium-
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nitridschlcht 20 eingefangen und angelagert werden. Die in der Zelle gespeicherte Information kann durch Änderung der Polarität von Quelle und Senke abgefühlt v/erden, also durch Vorspannen der Senke 16 auf eine höhere Spannung als Quelle 15 und anschließende Feststellung der Verschiebung der Strom/Spannung-Eigenschaften. Der Halbleiterfachmann wird erkennen, daß die Zelle dadurch programmiert werden kann, daß eine höhere Spannung an die Senke 16 als an die Quelle 15 gelegt wird, und dieser Zustand wird dann für den Lesevorgang umgekehrt. Die. Entscheidung, welches Gebiet die Quelle und welches Gebiet die Senke sein soll, ist eine Sache der Vereinbarung.
Die Programmierung der Zelle in der gegenüber der Arbeitsweise entgegengesetzten Richtung hat wenigstens zwei Vorteile. Wenn die Zelle nicht mit einer Polarität programmiert wäre, die der der normalen Leseoperation entgegengesetzt ist, würde die Schweilenspannungsverschiebung klein und schwer abzutasten sein. Dies ergibt sich aus Fig. 4 durch die relative gegenseitige Nähe der beiden Kurven "ursprünglich unprogrammiert" und "Normalbetrieb nach Programmierung". Zweitens werden durch Vermeiden der Umkehrung der Vorspannungsspannung die Bauelemente in der peripheren Steuerschaltung für eine gemäß der Erfindung aufgebaute Speicheranordnung nicht den Nachteil unerwünschter Änderungen ihrer Betriebseigenschaften haben.
Fig. 6e zeigt in vereinfachter Darstellung einen Querschnitt einer bevorzugten Ausführungsform eines einseinen IGFET, welcher als ROM-, PROM- oder EPROM-ZeIIe verv/endet werden kann. Die in Fig. 6e dargestellte Struktur enthält ebenso wie die in den Fig. 3 und 5 dargestellten Strukturen ein Substrat 30, einen Kanal 33, eine Quelle 31 und eine Senke 32. Auch sind Torisoliergebiete aus Siliziumdioxyd 37 und Siliziumnitrid 38,.Torelektrode 41, ein ohmscher Kontakt 42a zur Quelle 31, ein Kontakt 42b zur Senke 32 und ein Kontakt 42c zur Elektrode 41 dargestellt. Da die in Fig. 6e abgebildete Struktur unter Anwendung konventioneller Halbleiterherstellverfahren hergestellt werden kann, wird die Art der Herstellung lediglich kurz beschrieben.
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Ein Verfahren zur Herstellung der in Fig. 6e dargestellten Halbleiterstruktur ist. in den Fig. 6a bis 6d dargestellt. Gemäß diesem Verfahren wird ein Isoliergebiet 46, beispielsweise ein ein Mikrometer starkes thermisch erzeugtes Siliziumdioxyd, auf der oberen Fläche eines Halbleitersubstrats 30 ausgebildet. Bei einer bevorzugten Ausführungsform besteht das Substrat 30 aus Halbleitermaterial mit p-Leitfähigkeit und 5 Ohm je Zentimeter spezifischem Widerstand. Die starke Isolierschicht wird unter Anwendung bekannter fotolithografischer Verfahren und Ätztechniken mit einem geeigneten Muster versehen. Wie aus Fig. 6a hervorgeht, ist ein Teil des Isoliermaterials 46 entfernt worden, so daß zwei kleinere Gebiete 46a und 46b aus Isoliermaterial zurückbleiben. Das Gebiet des Substrats 30 zwischen den Isoliergebieten 46a und 46b wird zur Ausbildung einer Ausführungsform der Speicherzelle gemäß der Erfindung benutzt. Wie in Fig. 6b dargestellt ist, v/erden als nächstes für das Tor dielektrische Gebiete 37 und 38 ausgebildet. Eine Möglichkeit zur Herstellung des Tordielektrikums ist, eine Schicht aus Siliziumdioxyd 37 auszubilden, auf dessen Oberseite eine Schicht aus/Siliziumnitrid 38 gebildet wird, ebenfalls vorzugsweise etwa 350 Angström stark, welche zur Stabilisierung wärmebehandelt werden kann. Die Siliziumnitridschicht 38 verzögert od£r verhindert die Ausbildung von weiterem Siliziumdioxyd 37 unter ihr während nachfolgender Herstellungsphasen.. Dann wird eine polykristalline Silizium__schicht 41, welche vorzugsweise-eine Stärke von etwa 5000 Angström hat, auf die Oberseite der Siliziuranitridschicht 38 aufgebracht. Durch Ausbildung einer weiteren Oxydschicht (nicht dargestellt) auf der Oberfläche des polykristallinen Siliziums und Bemusterung der Oxydschicht kann dann eine Maske ausgebildet werden. Nunmehr können ausgewählte chemische Ätzlösungen verv/endet werden, um unerwünschte Teile der polykristallinen Siliziumschicht 41, der Siliziumnitridschicht 38 und des Siliziumoxyds 37 zu entfernen. Die sich dann ergebende Struktur ist in Fig. 6d dargestellt, in welcher die Torisolationsgebiete 37 und.38 und die Elektrode 41 ein solches Muster erhalten haben, daß Quellengebiet 31 und Senkengebiet 32 in zwei nicht benachbarten Gebieten des Substrats 30 ausgebildet werden können.
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Wie aus Fig. 6c hervorgeht, werden dann Störstoffe mit n-Leitfähigkeit in die freigelegten Gebiete des Substrats 30 und der polykristallinen Siliziumschicht 41 eindifffundiert, implantiert oder in anderer geeigneter Weise eingebracht. Diese n-Gebiete bilden das Quellengebiet 31 .und das Senkengebiet 32. Die Störstoffe bewirken auch, daß das polykristalline Silizium 41-elektrisch leitfähig wird.
Wie nun in Fig. 6d gezeigt ist, ist eine dicke Isolierschicht 48, vorzugsweise aus Siliziumdioxyd, die im allgemeinen phosphordotiert und etwa ein r-fficrometer 'dick ist, über der Oberfläche der Halbleiterstruktur ausgebildet, und es werden durch bekannte Halbleiterbearbeitungsverfahren Öffnungen ausgebildet, so daß ohmsche Verbindungen zu der Quelle 31, der Senke 32 und der Elektrode 41 aus polykristallinem Silizium hergestellt werden können. Man erkennt in Fig. 6d Gebiete 48a, 48b, 48c und 48d der Schicht 48. Schließlich wird eine leitfähige Schicht 42, vorzugsweise eine Metallschicht, bis zu einer bevorzugten Schichtstärke von 1 Mikrometer aufgebracht und auf der Oberfläche der Struktur so abgegrenzt, daß Gebiete 42a, 42b und 42c entstehen, welche ohmsche Kontakte zur Quelle 31, zur Senke 32 und zur Torelektrode 41 bilden.
Gemäß einem weiteren Ausführungsbeispiel der Erfindung wird ein IGFET vom Sperrschichttyp (depletion-mode IGFET) dadurch ausgebildet, daß ein Störstoff von der gleichen Leitfähigkeit wie der der Quelle und der Senke in den Kanal eingeführt wird. Ein solcher Sperrschicht-IGFET kann in der gleichen Weise programmiert und abgetastet werden, wie der IGFET vom Anreicherungstyp (enhancementmode IGFET), welcher bereits beschrieben wurde, jedoch differieren die erforderlichen Spannungen.
Bei einigen Ausführungsformen kann die in der Speicherzelle gemäß der Erfindung gespeicherte Information entfernt oder gelöscht werden, so daß die Herstellung von EPROMs möglich ist» Die in der Struktur gespeicherte Information (Anwesenheit oder Nichtanwesenheit eingefangener und.angelagerter Elektronen) kann dadurch
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entfernt werden, daß die' angelagerten Elektronen aus der Siliziumnitridschicht 20 entfernt werden. Diese angelagerten Elektronen können durch beliebige geeignete Verfahren entfernt werden; eines dieser Verfahren besteht darin, die Torelektrode zu erden und ein hinreichendes Potential an die Senke.anzulegen, um einen Lawinendurchbruch zu bewirken. Die Leichtigkeit, mit der der Lawinendurchbruch .in dem Bauelement eingeleitet werden kann, kann dadurch erhöht werden, daß ein stark dotierter Störstoff von der gleichen Leitfähigkeit wie das Substrat in den Kanal 33 zwischen dem Quellengebiet 31 und dem Senkengebiet 32 implantiert, eindiffundiert oder in anderer Weise eingeführt wird, um einen selektiv niedrigeren Durchbruch zu erhalten. Beispielsweise kann ein p+ Störstoff bei einem p-Substrat verwendet werden, während ein n+ Störstoff im Zusammenhang mit einem η-Substrat verwendet v/erden kann. Die Anwesenheit dieses Störstoffes kann auch die Effektivität der Elektroneninjektion in die Gatterisolation, beispielsweise Siliziumdioxydschicht 37 und SiliziumnxtridschicH: 38, verbessern.
Bei einer weiteren bevorzugten Ausführungsform der Erfindung wird ein ausgewählter Störstoff in das Torisoliergebiet eingebettet, um die Einfangfähigkeit des Torisolationsgebiets zu erhöhen. Dabei können Einfanggitterplätze zusätzlich geschaffen werden, indem die Einfangdichte und /oder der Einfangquerschnitt des Torisolationsgebietes erhöht werden. Man kann dies durch zusätzliche Einbringung eines Störstoffs in den Torisolator erreichen, so beispielsweise durch polykristallines Silizium, Molybdän oder andere Materialien, die mit den nachfolgenden Verfahrensschritten der Bearbeitung kompatibel sind«, Die Menge des zugefügten Störstoffs wird nicht ausreichen, um einen leitfähigen Film zu bilden, wie beispielsweise in einer FAMOS-Struktür, sondern lediglich genügen, um die Dichte der Fangstellen in dem Isoliermaterial zu erhöhen und dadurch dessen Einfangfähigkeit zu verbessern. Eine schematische Darstellung einer Anordnung 70 von IGFET-Speicherzellen der in den Fig. 5 und 6e dargestellten Art zeigt-Fige 7= Obwohl Fig. 7
13/0
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nur eine Anordnung 70 mit vier IGFETs zeigt, kann die Anordnung auf jede gewünschte Größe von m.Reihen und η Spalten erweitert werden, wobei m und η positive ganze Zahlen sind.
Im allgemeinen wird eine Anordnung von willkürlicher Größe, welche so aufgebaut ist wie die Anordnung 70, dadurch programmiert, daß elektrische Signale angelegt werden an (1) eine gemeinsame Leitung (nicht dargestellt, welche jedoch die geerdeten Klemmen der Zellen T11, T12, ... T1n, ^2I' T22 **' T2n' *" Tml' Tm2»
... T verbindet), (2) die x-Leitungen und (3) die y-Leitungen. mn
Die elektrischen Signale werden gewöhnlich in einer Reihenfolge angelegt, welche zunächst die unbeabsichtigte Programmierung der gewünschten Zelle verhindert und dann die Programmierung der gewünschten Zelle vornimmt. Der Schritt zur Verhinderung einer unbeabsichtigten Programmierung nicht gewünschter Zellen wird nachfolgend als Herstellung eines "sicheren" Zustandes ("safe" condition) bezeichnet.
Der Fachmann der Halbleitertechnik wird erkennen, daß für jede gegebene Speicheranordnung mehrere Verfahren zur Herstellung des "sicheren" Zustandes zur Verfügung stehen. Beispielsweise befindet sich Anordnung 70 in einem sicheren Zustand, wenn die beiden folgenden Bedingungen nicht gleichzeitig existieren:
1. Quelle und Senke befinden sich auf verschiedenen Potentialen.
2. Das Torpotential ist gleich oder höher als das größere des Quellen- oder Senkenpotentials.
Bei einigen Ausführungsformen der Erfindung können jedoch kurze Perioden eines unsicheren Zustands zugelassen werden. Beispielsweise kann bei bestimmten Ausführungsformen der in Fig. 6e dar^ gestellten Speicherzelle, wo verlängerte hohe Spannungen oder zahlreiche wiederholte Impulse zur Programmierung der Zelle an die Torelektrode angelegt werden müssen, über einen geeigne *■*" kurzen Zeitraum hinweg ein unsicherer Zustand bestehen daß die Zelle programmiert wird.
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Bei einer bevorzugten A.usführungsforrri des Verfahrens zur Programmierung einer Zelle in einer Anordnung, welche entsprechend der Anordnung 70 in Fig. 7 aufgebaut ist, sind die folgenden Verfahrensschritte vorgesehen:
1. Versetze zunächst alle Leitungen auf ein niedriges Potential oder Erdpotential, wobei alle Zellen in einen sicheren Zustand versetzt werden.
2. Lege ein hohes Potential, beispielsweise V , an die gemeinsame Leitung an, welche alle Quellen verbindet.
3. Lege ein hohes Potential, beispielsweise V , an oder laß alle nicht gewählten y-Leitungen flotieren.
4. Lege ein hohes Potential, welches ein pulsierendes Signal sein kann, und größer oder gleich dem bei Schritt 2 angelegten Signal ist, an die gewählten x-Leitungen.
Die genannten Schritte bewirken, daß nur diejenige Zelle, welche mit den gewählten x- und y- Leitungen in der Anordnung 70 verbunden ist, programmiert wird. Der erste Schritt versetzt alle Zellen innerhalb der Anordnung 70 in einen sicheren Zustand und verhindert dadurch, daß nicht gewählte Zellen unbeabsichtigt programmiert werden. Der zweite Schritt ermöglicht, daß jede Zelle innerhalb der Anordnung programmiert werden kann. Der dritte Schritt verhindert die Programmierung aller Transistoren in der Anordnung außer denjenigen, welche mit der gewünschten y-Leitung verbunden sind. (Dieser Schritt ermöglicht auch, daß die mit der gewünschten y-Leitung verbundenen Transistoren programmiert v/erden können, je nach dem Potential, welches an ihre "entsprechenden Torelektroden angelegt wird.) Schließlich führt das Anlegen eines hohen Potentials an die gewählte x-Leitung zu der beabsichtigten Programmierung eines einzelnen Transistors T innerhalb der Anordnung 70. Das beschriebene Vorgehen kann mehrfach wiederholt werden, um jede gewünschte Zahl von Transistoren in einer Anordnung 70 von willkürlicher Größe zu programmieren.
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Zum Lesen der Information in einer gewählten Zelle oder einem gewählten Transistor innerhalb der Anordnung kann wie folgt vorgegangen werden:
1. Lege ein niedriges Potential oder Erdpotential an die Quellen aller Transistoren an, und
2. hebe eine einzelne x-Leitung und eine einzelne y-Leitung auf das gewünschte hohe Potential an.
In diesem Fall wird erreicht, daß ein Strom auf der y-Leitung erscheint, und zwar abhängig von der vorherigen Programmierung, und dieser Strom kann festgestellt und als eine logische 0 oder eine logische 1 interpretiert werden.
Eine weitere bevorzugte Ausführungsform einer Anordnung von IGFETs, die gemäß der Erfindung programmiert und betriebsmäßig benutzt werden kann, ist in Fig. 8 dargestellt. Fig. 8 zeigt eine Anordnung 80 mit 8 IGFETs, und diese Anordnung kann auch als ROM-Anordnung mit virtueller Erde (virtual ground read-only memory arrangement) bezeichnet werden.
Die in Fig. 8 dargestellten j-Leitungen werden als virtuelle E.rdl eitungen bezeichnet, weil sie selektiv geerdet oder auf einem niedrigen Potential gehalten sind, wenn die Speicheranordnung 80 gelesen wird. Die k-Leitungen der Anordnung 80 werden als die Abtastleitungen bezeichnet, und bei dem in Fig. 8 dargestellten Ausführungsbeispiel wechseln sie sich ab mit j-Leitungen. Die Tore der Zellen der Anordnung 80 sind mit den i-Leitungen verbunden, während die Quellen und Senken mit den j- bzw. k-Leitungen verbunden sind.
Bei einer bevorzugten Ausführungsform des Verfahrens kann eine Information in einen Transistor, beispielsweise Cp^, innerhalb einer Anordnung entsprechend der Anordnung 80 in Fig. 8 durch die folgenden Verfahrensschritte einprogrammiert v/erden:
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1. Bridge zu Anfang alle i-, j- und k~Lcitungen auf ein niedriges Potential oder auf Erdpotential, wobei alle Zellen in einen sicheren Zustand versetzt werden.
2. Lege ein hohes Potential, beispielsweise V , an die virtuelle Erdleitung j an, welche mit der gewünschten Zelle verbunden ist, '/,. B. j ρ.
3. Lasse alle j- und k-Leitungen, welche sich auf der gleichen Seite der mit der gewünschten Zelle verbundenen k-Lcitung befinden, wie die in Stufe 2 gewählte j-Leitung, z.B. j. und k^, flotieren oder lege ein hohes Potential an sie an.
4. Lasse alle j- und k-Leitungen, welche sich auf derselben Seite der mit der gewünschten Zelle verbundenen j-Leitung befinden wie die mit der gewünschten Zelle verbundene k-Leitung, z.B. i_, flotieren oder lege ein niedriges Potential oder Erdpotential an sie an.
5. Lege ein hohes Potential, welches pulsierend sein kann und das wenigstens dem in Stufe 2. angelegten Potential gleich ist, beispielsweise V , an die mit der gewünschten Zelle verbundene i-Leitung an, z.B. i„.
Das hohe Potential auf den Leitungen i„ und j~ zusammen mit dem Erdpotential bzw. dem niedrigen Potential auf Leitung k2 veranlassen, daß Elektronen in das Torisolationsgebiet von Zelle C„., injiziert werden, so daß eine Programmierung dieser Zelle in der beschriebenen Weise erfolgt.
Die in einer einzelnen Zelle der Anordnung 80 gespeicherte Information kann in ähnlicher Weise wiedergefunden oder gelesen werden. Dabei kann beispielsweise anhand der folgenden Verfahrensschritte vorgegangen werden:
1. Versetze zu Anfang alle i-, j- and k-Leitungen auf ein niedriges Potential oder Erdpotential.
2. Hebe die mit der gewünschten Zelle verbundene i-Leitung auf ein gewähltes hohes Potential an.
3. Lasse alle j- und k-Leitungen, die auf der Seite der Zeile, v/elche der j-Leitung gegenüberliegt, mit der Zelle verbunden sind, flotieren.
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4. Hebe die gewählte Abtastleitung k auf ein gewähltes hohes Potential, beispielsweise V .
Die in der gewählten Zelle gespeicherte Information kann dadurch abgetastet werden, daß der auf der gewählten Abtastleitung j auftretende Strom festgestellt und als eine logische 1 oder eine logische 0 interpretiert wird.
Die Erfindung ist nicht auf- die dargestellten und beschriebenen Ausführungsbeispiele beschränkt, insbesondere können die Leitfähigkeitstypen, die verwendeten Materialien und die benutzten Verfahren im Rahmen fachmännischen Handelns und im Bereich der Äquivalente in zweckmäßiger Weise abgeändert und ausgestaltet werden.
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Claims (18)

  1. dining. F=RItOKICH B. FiSCHKK 500ύ KÖLN so
    PATENTAKWAtT SAAIiSTE AS SK Π
    FairenUd Camera and Instrument 2838937
    C C) r ρ ο r a t i ο η
    464 EUiE Street
    Mountain Viev/S California 94040, V.St.A. F 7840
    Ansprüche
    il.' Halbleiterspeicheranordnung mit wahlfreiem Zugriff (RAM) gekennzeichnet durch eine gemeinsame Leitung, mehrere x-Leitungen, mehrere y-Leitungen, mehrere Feldeffekttransistoren mit isoliertem Gatter (IGFETs), welche jeweils mit wenigstens einer der x-Leitungen, einer der y-Leitungen sowie der gemeinsamen . Leitung derart verbunden sind, daß bei Anlegen eines elektrischen Signals an die gemeinsame Leitung und an die x- und y-Leitungen Informationen in ausgewählte IGFETs der Anordnung durch Heißelektronenanlagerung einprogrammiert werden können.
  2. 2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeder IGFET eine Quelle (source), eine Senke (drain) und ein Tor (gate) aufweist, daß jeweils eine der Quellen und der Senken eines jeden IGFETs mit einer der y-Leitungen verbunden ist, daß die andere der Quellen und der Senken jedes IGFETs mit der gemeinsamen Leitung verbunden ist und daß das Tor jedes IGFETs mit einer der x-Leitungen verbunden ist.
  3. 3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Tor aus polykristallinen» Silizium besteht und sowohl die Quelle als auch die Senke aus einem Material eines ersten Leitfähigkeitstyps bestehen.
  4. 4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß ein Torisoliergebiet das Tor von einem Substrat trennt und das Torjsoliergebiet aus einer Schicht aus Siliziumdioxyd und einer Schicht aus Siliziumnitrid gebildet ist, welche auf der Siliziumdioxydschicht angeordnet ist.
  5. 5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die gemeinsame Leitung mit einem gewählten niedrigen.Potential selektiv gekoppelt werden kann.
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    ORlGtNAL INSPECTED
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  6. 6« Verfahren ?:ur Programüiierung einer Halbleiter-RAM-Anordnung mit eine).' gemeinsamen Lei Lung, einer Anzahl m von x-Lextungen, einer Anzahl η von y-Leitungen und einer Anzahl von IGFETs, wobei ieder der IGFKTs mit einer x—Leitung und einer y—Leitung verbünde η ist5 di:rnrt, dnii ein Transistor T , , welcher mit Leitung α und b derart verbunden ist, daß 0 <C a <ζ_ m und 0 < b <^ η mit Hilfe der folgenden Schritte programmiert wird: Anlegen eines ersten Potentials an die gemeinsame Leitungs die x-Leitungen und die y-Leitungen,
    Anlegen eines zweiten Potentials an die gemeinsame Leitung, Anlegen eines dritten Potentials an alle y-Leitungen außer Leitung b,
    Anlegen eines vierten Potentials an .Leitung a, derart, daß Elektronen veranlaßt werden, in die Torisolation des Transistors T , injiziert zu werden.
  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Quelle jedes IGFET mit der gemeinsamen Leitung, die Senke jedes IGFET mit einer y-Leitung und das Tor jedes IGFET mit einer x-Leitung verbunden sind.
  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das zweite, das dritte und das vierte Potential jeweils höher sind als das erste Potential.
  9. 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das vierte Potential wenigstens so hoch wie das zweite und das dritte Potential ist.
  10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das vierte Potential ein pulsierendes Signal ist, dessen maximales Potential größer als das zweite und das dritte Potential ist.
  11. 11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß das erste Potential Erdpotential ist und das zweite und das dritte Potential gleich sind.
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    2838337
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  12. 12. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die in Transistor T , gespeicherte Information dadurch abgetastet wird, daß ein.niedriges Potential an die gemeinsame Leitung und an alle x- und y-Leitungen und ein hohes Potential an die a- und b-Leitungen angelegt v/erden.
  13. 13. Verfahren zur Programmierung einer Halbleiter-RAM-Anordnung mit einer Anzahl r von i-Leitungen, einer Anzahl s von j-Leitungen, einer Anzahl t von k-Leitungen und einer Anzahl von IGFEts, wobei das Tor jedes IGFETs verbunden ist'mit einer i-Leitung, die Quelle jedes IFGETs verbunden ist mit einer j-Leitung und die Senke jedes IGFEts verbunden ist mit einer k-Leitung, wobei Transistor T d , welcher mit Leitung c, Leitung d und Leitung e verbunden
    ist, wobei 0 < c< r, 0 <! d < s und 0 < e <_ t ist, durch die folgenden Schritte programmiert wird:
    Anlegen eines ersten Potentials an alle i-, j- und k-Leitungen, Anlegen eines zweiten Potentials an Leitung d, Anlegen eines dritten Potentials an alle j- und k-Leitungen, welche sich auf der gleichen Seite der Leitung d befinden wie Leitung e,
    Anlegen eines vierten Potentials an alle j- und k-Leitungen, welche sich auf der gleichen Seite der Leitung e befinden wie Leitung d,
    Anlegen eines fünften Potentials an Leitung c, derart, daß Elektronen in die Torisolation des Transistors T , injiziert werden.
  14. 14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß das zv/eite, das vierte und das fünfte Potential größer sind als das erste und das dritte Potential.
  15. 15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß das erste Potential und das dritte Potential Erdpotentiale sind.
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  16. 16. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß wenigstens das dritte und/oder dc-.s vierte Potential dadurch erh?lten werden, daß die Leitungen, an die sie angelegt sind,
    fIotieren.
  17. 17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das fünfte Potential wenigstens so hoch ist wie das zweite und dos vierte Potential.
  18. 18. Verfahren nach Anspruch 17,' dadurch gekennzeichnet, daß das fünfte Potential ein pulsierendes Signal ist, dessen maximales Potential höher als das zweite und das vierte Potential
    ist.
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