DE2919522C2 - - Google Patents

Info

Publication number
DE2919522C2
DE2919522C2 DE2919522A DE2919522A DE2919522C2 DE 2919522 C2 DE2919522 C2 DE 2919522C2 DE 2919522 A DE2919522 A DE 2919522A DE 2919522 A DE2919522 A DE 2919522A DE 2919522 C2 DE2919522 C2 DE 2919522C2
Authority
DE
Germany
Prior art keywords
channel
zone
zones
component according
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE2919522A
Other languages
English (en)
Other versions
DE2919522A1 (de
Inventor
Jaroslav Richardson Tex. Us Hynecek
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of DE2919522A1 publication Critical patent/DE2919522A1/de
Application granted granted Critical
Publication of DE2919522C2 publication Critical patent/DE2919522C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66946—Charge transfer devices
    • H01L29/66954—Charge transfer devices with an insulated gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/04—Shift registers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823406—Combination of charge coupled devices, i.e. CCD, or BBD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H01L29/76833—Buried channel CCD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H01L29/76866—Surface Channel CCD

Description

Das Folgende betrifft ein ladungsgekoppeltes Halbleiterbauelement mit einphasiger Ladungsübertragung sowie Verwendungen eines solchen Bauelements und Verfahren zu seiner Herstellung.
Ein ladungsgekoppeltes Halbleiterbauelement, im Folgenden auch Ladungsübertragungs-Bauelement genannt gemäß dem Oberbegriff von Anspruch 1 ist aus US-PS 40 47 215 bekannt. Es ist als Oberflächenkanal- CCD ausgebildet, was bedeutet, daß die Signalpakete längs der Oberfläche des Bauelements weitertransportiert werden. Der Ladungsübertragungswirkungsgrad von Ladungsübertragungs- Bauelementen kann verbessert werden, wenn sie so ausgebildet sind, daß die Signalpakete in einem vergrabenen Kanal transportiert werden. Ein derartiges Bauelement, ein sogenanntes BCCD mit einphasiger Ladungsübertragung ist aus US-PS 40 65 847 bekannt.
Der Erfindung liegt die Aufgabe zugrunde, ein Ladungsübertragungs- Bauelement, das bei einfachem Aufbau Ladungsträger sicher und mit hohem Wirkungsgrad übertragen kann, sowie Verwendungen für ein solches Bauelement und Verfahren zu seiner Herstellung anzugeben.
Das erfindungsgemäße Ladungsübertragungs-Bauelement ist durch die Merkmale von Anspruch 1 gegeben. Vorteilhafte Weiterbildungen und Ausgestaltungen des Bauelements sind Gegenstand abhängiger Ansprüche 2-4. Verwendungen sind durch Ansprüche 5-9 gegeben. Die Ansprüche 10 und 11 betreffen vorteilhafte Herstellverfahren.
Das erfindungsgemäße Bauelement ist durch seine Ausgestaltung für einphasige Ladungsübertragung einfach aufgebaut. Hoher Ladungsübertragungswirkungsgrad wird durch die Ausgestaltung als BCCD erzielt. Sichere Ladungsübertragung ist durch die im Anspruch angegebene besondere Potentialverteilung in den vier Zonen einer jeden Zelle im Kanal gewährleistet. Von besonderer Bedeutung für die Potentialverteilung ist die Zonenschicht über den beiden letzten Zonen, die als Inversionsschicht ausgebildet ist und die daher die Zonen gegen das Gatepotential abschirmt.
Der Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigt
Fig. 1 ein Ausführungsbeispiel eines Ladungsübertragungs-Bauelements nach der Erfindung in einer stark vergrößerten perspektivischen Schnittansicht mit weggeschnittenen Bereichen in Längsrichtung und senkrecht zur Kanalzone,
Fig. 2a bis 2d Diagramme der Potentialprofile jeder der vier Zonen innerhalb jeder Zelle für den "Aus"-Zustand und den "Ein"-Zustand der Gate-Elektrode,
Fig. 3a, 3b die Störstoffkonzentrationsprofile für jede der vier Zonen in jeder Zelle des Bauelements von Fig. 1,
Fig. 4 ein Diagramm der Potentialsenken, die beim Betrieb des Bauelements auftreten,
Fig. 5a bis 5e eine Folge von Verfahrensschritten zur Herstellung eines Ausführungsbeispiels des erfindungsgemäßen Bauelements,
Fig. 6a bis 6e eine zweite Folge von Verfahrensschritten zur Herstellung eines weiteren Ausführungsbeispiels des erfindungsgemäßen Bauelements und
Fig. 7 ein Diagramm des maximalen Potentials jeder Zone der Zelle in Abhängigkeit von der Gate-Spannung.
In Fig. 1 ist ein Ausführungsbeispiel des erfindungsgemäßen einphasigen Ladungsübertragungs- Bauelements in einem Schnitt längs des Kanals und in einem zweiten Schnitt senkrecht zum ersten Schnitt dargestellt. Der Kanal des Bauelements ist in einem Siliziumsubstrat 11 mit P-Leitung gebildet, das eine Dotierungsdichte aufweist, die beträchtlich größer als 1×10¹⁵ cm-3, vorzugsweise größer als 1×10¹⁶ cm-3, jedoch nicht größer als 10¹⁸ cm-3 ist. Die Oberfläche des Substrats 11 ist nach Fig. 1 mit einer typischerweise aus Siliziumdioxid bestehenden Isolierschicht 12 überzogen, die sich mit gleichmäßiger Dicke in Richtung eines N- Kanal-Bereichs erstreckt. Längs des Kanalbereichs erstreckt sich eine durchgehende Gate-Elektrode 13, die an eine Taktimpulsquelle angeschlossen ist. In Längsrichtung des Kanals liegen im Abstand voneinander mehrere Zellen, die jeweils eine P-Inversionsschicht 14 an der Oberfläche der Zonen III und IV jeder Zelle aufweisen; diese Inversionsschicht wirkt als virtuelle Elektrode, die diesen Abschnitt jeder Zelle gegenüber einer von der Gate-Elektrode hervorgerufenen Potentialänderung abschirmt. Unmittelbar unterhalb der Inversionsschicht werden die Potentialmaxima im vergrabenen Kanal in den Zonen III und IV durch selektive Donator-Implantate 15 und 16 bestimmt. Jede Zelle enthält auch Zonen I und II, in denen die Potentialmaxima von den Gate-Potentialen und den Störstoffprofilen einschließlich eines Donator-Implantats 17 in Zone II bestimmt werden. Jede Zelle ist also durch vier charakteristische Potentialmaxima gekennzeichnet, von denen zwei vom Gate-Potential beeinflußt werden, während zwei von diesem Potential nicht beeinflußt werden.
Die in Fig. 1 dargestellte Struktur enthält auch eine (nicht dargestellte) Eingabevorrichtung mit einer ersten N⁺-Zone innerhalb des Kanalbereichs mit einem ohmschen Kontakt für den Empfang einer Signalspannung. Im Abstand von der ersten N⁺-Zone liegt eine zweite, potentialmäßig nicht festgelegte N⁺-Zone, die unter einem Abschnitt der Gate- Elektrode über der ersten Zelle der Struktur liegt. Eine Elektrode auf der Isolierschicht überlappt die Abschnitte beider N⁺-Zonen für den Empfang von Abtastimpulsen. Während jeder "Ein"-Periode der Taktimpulsfolge wird an die Elektrode ein Abtastimpuls angelegt, der die potentialmäßig nicht festliegende N⁺-Zone auf einen von der Amplitude der an die N⁺-Eingabezone angelegten Signalspannung bestimmten Pegel auflädt. Während der "Aus"-Perioden der Taktimpulsfolge wird Ladung als Minoritätsträgerpaket von der nichtfestgelegten N⁺-Zone in den vergrabenen Kanal unter die Gate-Elektrode über der ersten Zelle zur Zone II übertragen. Das Ladungspaket und auch nachfolgende Ladungspakete werden dann zum Ausgabeende des Kanals weitertransportiert, indem die Taktimpulse an die Gate-Elektrode angelegt werden.
Die (nicht dargestellte) Ausgabestruktur enthält zwei im Abstand voneinander liegende N⁺-Zonen; die erste N⁺-Zone wird von der Gate-Elektrode über der letzten Zelle des Kanals überlappt. Zwischen den N⁺-Zonen erstreckt sich auf der Isolierschicht eine Elektrode, die die beiden Zonen überlappt. Eine ohmsche Kontaktverbindung zur zweiten N⁺-Zone ermöglicht das Anlegen einer Bezugsspannung, während eine ohmsche Kontaktverbindung an der ersten N⁺-Zone mit der Gate-Elektrode eines eine isolierte Gate-Elektrode aufweisenden Feldeffekttransistors verbunden ist, der als Source- Folger mit einem Lastwiderstand geschaltet ist und die Ausgangssignale des Bauelements abgibt. Die beschriebenen Eingabe- und Ausgabe-Strukturen sind nur als Beispiel angegeben. Sie sind in der US-PS 40 47 215 beschrieben. Es können jedoch auch andere Eingabe- und Ausgabe-Strukturen, beispielsweise potentialmäßig nicht festgelegte Elektroden, an ihrer Stellle verwendet werden.
Der in Fig. 1 dargestellte, senkrecht zum Kanal verlaufende Schnitt zeigt eine P⁺-Kanalbegrenzungszone 18, die eine der seitlichen Grenzen des Ladungsübertragungskanals festlegt. Eine weitere (nicht dargestellte) P⁺-Kanalbegrenzungszone legt die andere seitliche Grenze des Kanals fest; jede Zelle des Kanals enthält eine P⁺-Inversionsschicht 14, die die Übertragungszone von weiteren, von der Gate- Elektrode hervorgerufenen Potentialänderungen abschirmt. Anstelle einer der P⁺-Kanalbegrenzungszonen können auch als Strukturen zum Verhindern von Überbelichtungen ausgebildete Kanalbegrenzungszonen (blooming control structures) verwendet werden.
In Fig. 2 ist das Potentialprofil für jede der vier Zonen des vergrabenen Kanals in jeder Zelle für ein gegebenes Gate-Potential in Abhängigkeit vom Abstand von der Oberfläche desHalbleiterkörpers dargestellt. Aus diesen Profilen ist zu erkennen, wie ein Ladungspaket von einer Zelle zu einer anderen Zelle übertragen wird. In Fig. 2a sind die Potentialprofile der Zonen I und II für den "Aus"-Zustand der Gate-Elektrode (weniger negativ oder geringfügig positiv) dargestellt. Diese Profile werden beispielsweise durch eine Phosphoriumplantation und eine Phosphordiffusion in den Zonen I und II und durch eine flache Arsenimplantation nur in der Zone II erzielt. In Fig. 2 sind die Potentialprofile der Zone III und IV für den "Aus"-Zustand der Gate-Elektrode dargestellt. In Fig. 2c sind die Potentialprofile der Zone I und II für den "Ein"-Zustand der Gate-Elektrode dargestellt. In Fig. 2d sind die Potentialprofile der Zonen III und IV für den "Ein"-Zustand an der Gate-Elektrode dargestellt. Die Potentialprofile der Zonen III und IV werden beispielsweise durch eine relativ geringe Phosphorimplantierung in der Zone III und eine stärkere Phosphorimplantierung in der Zone IV und eine anschließende Diffusion sowie eine Kombination mit einer gleichen flachen Borimplantierung in den beiden Zonen III und IV erzielt.
In Fig. 3a ist der Verlauf der Störstoffkonzentration in den Zonen I und II dargestellt. Die Phosphordotierung ist in beiden Zonen gleich, während die Arsendotierung nur in der Zone II vorhanden ist.
In Fig. 3b ist der Verlauf der Störstoffkonzentration in den Zonen III und IV dargestellt. Die Bordotierung ist in beiden Zonen gleich, während die stärkere Phosphordotierung in ausgewählter Weise in der Zone IV liegt. Die Phosphordotierung in den Zonen I und II ist geringer als die in der Zone III.
Unter Bezugnahme auf Fig. 2 wird angenommen, daß für den "Aus"-Zustand der Gate-Elektrode folgende Bedingung gilt:
ΦmaxII<ΦmaxI<ΦmaxIV<ΦmaxIII
Für den "Ein"-Zustand an der Gate-Elektrode gilt folgende Bedingung:
ΦmaxIV<ΦmaxIII<ΦmaxII<ΦmaxI
Die Ladungsübertragung wird erzielt, wenn die Gate- Spannung vom "Aus"-Zustand auf den "Ein"-Zustand abgesenkt und wieder auf den "Aus"-Zustand angehoben wird. Zur Veranschaulichung diesesVorgangs sei ein in der Zone II gespeichertes Ladungspaket betrachtet. Diese Zone hat den höchsten Potentialwert Φmax, so daß die Elektronenladung auf diese Zone beschränkt bleibt. Wenn die Gate-Spannung auf den "Ein"-Zustand abgesenkt wird, sinken die Potentialwerte ΦmaxII und ΦmaxI. Die Potentialwerte ΦmaxIII und ΦmaxIV bleiben jedoch im wesentlichen konstant, da die Maximalpotentiale dieser Zonen von der Inversionsschicht an der Oberfläche festgelegt sind. Dies bedeutet, daß Löcher aus den Kanalbegrenzungszonen momentan zur Oberfläche des Kanals gezogen werden, so daß die Zonen III und IV gegenüber dem Gate-Potential abgeschirmt werden. Die Signalladung wird dabei in die Zone IV übertragen, da diese Zone das größte Potentialmaximum hat. Die kleine Löcherschicht, die den angegebenen Raum besetzt, bildet eine von der Kanalbegrenzung ausgehende virtuelle Elektrode. Die Bildung dieser virtuellen Elektrode durch Ladungsträger der entgegengesetzten Polarität und ihre Funktion bei der Erzielung der Signalladungsübertragung ist ein Schlüsselmerkmal der beschriebenen Bauelemente.
Durch Anheben des Gate-Potentials aus den "Aus"-Zustand fließt die Ladung zur Zone II der nächsten Zelle.
In Fig. 4 ist das Maximalpotential Φmax für jede Zone durch ein treppenstufenartiges Muster aus Potentialsenken angegeben. Der "Aus"-Zustand der Gate-Elektrode erzeugt ein Potentialsenkenmuster, das durch die ausgezogene Linie angegeben ist, also ein aus vier Stufen bestehendes Potential, das von links nach rechts beginnend mit der Zone III abnimmt und den tiefsten Wert an der Zone II erreicht. Beim "Ein"-Zustand der Gate-Elektrode beginnt das in vier Stufen nach abwärts verlaufende Muster bei der Zone I, und es nimmt schrittweise bis zur Zone IV ab. Eine an die einzige Elektrode angelegte Impulsfolge führt daher zur erforderlichen Fortbewegung von Ladungspaketen zu den aneinander angrenzenden Zellen.
Ein Verfahren zur Herstellung des beschriebenen Bauelements ist in den Fig. 5a bis 5e dargestellt. Nach Fig. 5a beginnt das Verfahren mit der Verwendung eines monokristallinen Siliziumplättchens 41 mit P-Leitung und einer Dotierungsdichte von 1×10¹⁵ cm-3 bis 5×10¹⁶ cm-3, in dem eine vergrabene Kanalzone durch N-Dotierung und durch die Bildung von P⁺-Kanalbegrenzungszonen gebildet worden ist. Eingabe- und Ausgabe-Vorrichtungen sind an den beiden Enden des Kanals gebildet worden. Durch Aufwachsen wird dann eine Gate-Oxidschicht 42 mit einer Dicke von beispielsweise 100 nm erzeugt. Auf der Oxidschicht wird dann ein Photoresist 43 gemustert, worauf in selektiver Weise Donatorstörstoffe wie Arsen, Phosphor oder Antimon in die Oxidschicht implantiert werden, damit sie bei einem späteren Verfahrensschritt in die Siliziumoberfläche diffundieren.
Die Photoresistmaske wird dann von der Oberfläche entfernt und auf dem Oxid wird eine Schicht aus dotiertem polykristallinem Silizium 44 gebildet. Das polykristalline Silizium wird so gemustert, wie in Fig. 5b dargestellt ist, damit Öffnungen entstehen, die sowohl einen Abschnitt der implantierten Zone als auch einen Abschnitt der gegenüber der Implantierung mittels der Maske 43 abgeschirmten Zone freigelegt werden. Das Gate-Oxid in den Fenstern wird dann in bekannter Weise abgeätzt. Das freigelegte Siliziumplättchen wird dann gleichzeitig mit der Bildung einer Oxidschicht über der dotierten Siliziummaske 44 einer Oxydation unterzogen. Im Anschluß daran wird eine zweite Photoresistmaske 45 gemäß Fig. 5d gemustert, die jede der Öffnungen und den angrenzenden Abschnitt jedes oxidierten Bereichs aus polykristallinem Silizium bedeckt. An diesem Punkt werden zusätzliche Donatorstörstoffe durch das Oxid direkt in den Siliziumkanal implantiert. Die Photoresistmaske 45 wird dann entfernt und zusätzliche Donatorstörstoffe werden durch das Oxid direkt in den Siliziumkanal implantiert, wie Fig. 5e zeigt. Dadurch ist die Implantierung aller Donatorstörstoffe beendet, die für die Herstellung des Bauelements erforderlich ist. In einer anschließenden Wärmebehandlung werden die implantierten Störstoffe tiefer in das Silizium diffundiert, wie es zur Bildung der richtigen Potentialprofile erforderlich ist, während die im Oxid befindlichen Störstoffe in das Silizium diffundieren.
Im Anschluß daran werden durch die gleiche Öffnung Akzeptorstörstoffe wie Bor, Gallium oder Indium durch das Oxid direkt in den Siliziumkanal implantiert. An diese Implantation schließt sich eine Wärmebehandlung an, damit Implantierungsbeschädigungen geheilt werden und die implantierten Störstoffe aktiviert werden. Die zur Erzielung der erforderlichen Störstoffprofile zur Erzeugung der richtigen Potentialprofile notwendige Herstellungsfolge ist damit beendet.
Zur Fertigstellung des Bauelements werden dann Kontakte gebildet, wobei Bereich 44 aus dotiertem polykristallinem Silizium als Gate-Elektrode dienen.
Ein weiteres Verfahren zur Herstellung des Bauelements ist in Fig. 6 dargestellt. Nach Fig. 6 beginnt das Verfahren mit einem monokristallinem P-Siliziumplättchen 51 mit dem gleichen spezifischen Widerstand wie zuvor, wobei dieses Plättchen ebenfalls einen N-leitenden vergrabenen Kanal aufweist, der vorher mit Hilfe von P⁺-Kanalbegrenzungszonen gebildet worden ist. Das Plättchen enthält außerdem die wesentlichen Eingabe- und Ausgabestrukturen, die bereits bekannt sind. Diese Strukturen können jedoch natürlich auch erst nach der Fertigstellung des Verfahrens hinzugefügt werden.
Eine Oxidschicht 52 mit einer Dicke von beispielsweise 80 nm wird durch thermische Oxidation gebildet. Danach wird auf der Oxidschicht eine Schicht 53 aus Siliziumnitrid mit einer Dicke von etwa 40 nm angebracht. Anschließend wird eine zweite Oxidschicht 54 mit einer Dicke von beispielsweise etwa 300 nm gebildet und so gemustert, daß in ausgewählter Weise die Bereiche des Kanals freigelegt werden, die die Zonen III und IV werden sollen. Durch das freigelegte Nitrid und die darunterliegende Oxidschicht werden dann Donatorstörstoffe mit einer Energie implantiert, die ausreicht, daß sie in die Siliziumfläche eindringen können. Nach Fig. 6b wird dann auf der Oberseite der Struktur eine Photoresistmaske 55 gebildet, die einen Teil jeder Öffnung und den angrenzenden Abschnitt der zuvor gemusterten Oxidmaske bedeckt. Dann wird eine zweite Implantation von Donatorstörstoffen mit einer Energie durchgeführt, die ausreicht, daß diese Störstoffe die Isolierschichten durchdringen und in die Siliziumoberfläche eindringen. Der Photoresist wird dann entfernt, und die Implantate werden durch thermische Diffusion tiefer in den Halbleiter eingebracht. Daran schließt sich eine Akzeptorionenimplantation erneut unter Verwendung der zuvor gemusterten Oxidmaske nach Fig. 6c an. Es wird eine neue Photoresistschicht aufgebracht und gemustert, damit eine zweite Photoresistmaske entsteht, die im wesentlichen das gleiche Muster wie die zuvor gebildete Photoresistmaske hat. Durch einen selektiven Ätzschritt wird die zuvor gebildete Oxidmaske dann neu geformt, indem ein Teil jedes Segments entfernt wird, damit zusätzlich der Abschnitt der Nitridschicht 53 freigelegt wird, der die Zone I jeder in Fig. 6d dargetellten Zelle bedeckt. Die zweite Photoresistschicht wird dann entfernt, und es wird eine zweite Implantation von Akzeptorstörstoffen mit Energiewerten durchgeführt, die ausreichen, daß ein Durchdringen der Nitridschicht und der darunter liegenden Oxidschicht und ein Eindringen in die Siliziumoberfläche an den Zonen I, II und IV stattfindet. Die Struktur wird dann zur Aktivierung der Störstoffe thermisch behandelt, damit die Bildung der Störstoffprofile geändert wird, die zur Erzeugung der richtigen Potentialprofile innerhalb jeder Zellenstruktur notwendig ist. Die gemusterte Oxidschicht und die gemusterte Nitridschicht werden dann entfernt und durch eine durchgehende Leiterschicht 56 beispielsweise aus Aluminium oder Zinnoxid zur Bildung der Einphasen-Taktelektrode 56 gemäß Fig. 6e ersetzt.
Die in Fig. 3 angegebenen Störstoffprofile gelten für die in Fig. 5e dargestellte Struktur. Die aus dem Verfahren von Fig. 6 resultierenden Störstoffprofile erzeugen mit einer entsprechenden Verschiebung der Gate-Gleichspannung die gleichen Potentialprofile, die an Hand von Fig. 2 erläutert wurden.
In dem Diagramm von Fig. 7 ist das maximale Pontential jeder Zone der Zelle in Abhängigkeit von der Gate- Spannung dargestellt. Zur Beurteilung des Verhaltens des Bauelements können die dargestellten Kurven betrachtet werden, aus denen sich ergibt, daß im Vergleich zu ähnlichen Kurven für bekannte Bauelemente ein geringerer Spannungshub ausreichend ist, um den Weitertransport der Signalladungspakete zu nachfolgenden Zellen zu verursachen. Die maximalen Potentiale der Zonen III und IV sind unabhängig von der Taktspannung, während die Potentiale der Zonen I und II zyklisch betätigt werden. Eine im "Aus"-Zustand der Gate-Elektrode in der Zone II gespeicherte Ladung bleibt in der Zone II, wenn sich die Spannung in negativer Richtung verschiebt, bis das maximale Potential der Zone II unter das Potential der Zone III fällt (Punkt B), wobei an diesem Zeitpunkt die Ladung durch die Zone III unmittelbar in die Zone IV übertragen wird, da die Zone IV stets ein größeres maximales Potential als die Zone III aufweist. Durch Rückführung der Gate- Elektrode in ihren "Aus"-Zustand wird die Ladung in die Zone II der nächsten Zelle übertragen, worauf der Zyklus wiederholt wird.
Die oben beschriebenen Herstellungsverfahren sind nur bevorzugte Ausführungsbeispiele für die Herstellung des erfindungsgemäßen Bauelements. Es ist offentsichtlich, daß die Polaritäten zur Erzielung eines P-Kanal-Bauelements umgekehrt werden können, indem von einem N-Siliziumsubstrat ausgegangen wird. Es können auch Verbindungshalbleiter einschließlich von III-V-Verbindungen und II-VI-Verbindungen wie Indiumantimonid oder Quecksilber-Cadmiumtellurid verwendet werden.
Für den Fachmann ist erkennbar, daß das beschriebene Bauelement für die Bildung von Ladungskopplungs-Bildabtastern einschließlich solcher mit Vollbildspeicherung und Zeilenadressierung, in Analogprozessoren, in Speichern, in linearen Schieberegistern und in Speichersystemen mit Serien-, Serien-Parallel-Serien- oder Direktzugriffsorganisation verwendet werden kann. In allen diesen Ausführungsbeispielen können auch Überbelichtungs-Steuerstrukturen (blooming control structures) angewendet werden.
Mit Hilfe des in Fig. 5 dargestellten Verfahrens wurde ein Ladungskopplungs-Bildabtaster aufgebaut. Die Fläche des Halbleiterplättchens betrug 73 mm² (117 000 mils²), und die Matrix bestand aus 245×338 Zellen. Bei der Implantation wurden folgende Energiewerte und Dosierungen angewendet:
  • 1. As 80 keV 1,3×10¹³ cm-2
  • 2. P 180 keV 1,0×10¹² cm-2
  • 3. P 180 keV 2,0×10¹² cm-2
  • 4. B 31 keV 1,2×10¹³ cm-2
Der fertige Bildabtaster hat die folgenden Eigenschaften:
Dunkelstrom: 4 nA/cm²
Ladungsübertragungswirkungsgrad: 99,99%
Kapazität der Ladungsquelle: 154 000 Elektronen.

Claims (12)

1. Ladungsgekoppeltes Halbleiterbauelement mit einphasiger Ladungsübertragung, mit
  • - einem Substrat (11),
  • - mindestens einem Kanal mit Kanalbegrenzungen (18) und mit in Ladungsübertragungsrichtung aufeinanderfolgenden Zellen mit jeweils vier Zonen (I-IV) mit unterschiedlichen Dotierungsprofilen,
  • - einer Zonenschicht (14) mit einer Leitfähigkeit, die derjenigen des Kanals entgegengesetzt ist, über zweien der vier Zonen,
  • - einer Isolationsschicht (12) auf jedem Kanal,
  • - und einer Gateelektrode (13) auf jedem Kanal über der Isolationsschicht,
dadurch gekennzeichnet, daß
  • - der Kanal entgegengesetzten Leitfähigkeitstyp wie das Substrat (11) aufweist, das ladungsgekoppelte Halbleiterbauelement also als BCCD ausgebildet ist;
  • - und die Dotierungsprofile in den vier Zonen (I-IV) in jeder Zelle so gewählt sind, daß
    • -- die erste Zone (I) ein höheres Potential aufweist als die zweite Zone (II),
    • -- die beiden letzten Zonen (III, IV) die Zonenschicht (14) aufweisen, wodurch das Potential dieser Zellen von der Gatespannung unabhängig ist,
    • -- und die dritte Zone (III) ein höheres Potential aufweist als die vierte Zone (IV), wobei die Dotierungsprofile zum Einstellen der Potentiale aller vier Zonen so gewählt sind, daß bei ausgeschaltetem Gate das Potential der zweiten Zone (II) unter dem der dritten Zone (III) liegt, aber durch Anlegen einer üblichen Gatespannung das Potential der zweiten Zone (II) über das der dritten Zone (III) hebbar ist.
2. Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (11) aus Silizium mit P-Leitung besteht und der vergrabene Kanal N-Leitung aufweist.
3. Bauelement nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß das Substrat (11) aus Silizium, Germanium, einer III-V- oder einer II-VI-Verbindung besteht.
4. Bauelement nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß mindestens eine Kanalbegrenzung längs eines Kanals als Struktur zum Verhindern von Überbelichtungen ausgebildet ist.
5. Verwendung des Bauelements nach einem der Ansprüche 1-4 als Vollbild-Bildabtaster.
6. Verwendung des Bauelements nach einem der Ansprüche 1-4 als Speicheranordnung mit Serien-, Serien- Parallel-Serien- oder Direktzugriffsorganisation.
7. Verwendung des Bauelements nach einem der Ansprüche 1-4 als lineares Schieberegister.
8. Verwendung des Bauelements nach einem der Ansprüche 1-4 als Vollbild-Abtaster mit Bildspeicherung.
9. Verwendung des Bauelements nach einem der Ansprüche 1-4 als zeilenadressierbarer Vollbild-Abtaster.
10. Verfahren zur Herstellung eines Bauelements, nach einem die Ansprüche 1-4, dadurch gekennzeichnet,
  • (a) daß ein Halbleiterkörper aus monokristallinem Halbleitermaterial eines Leitungstyps gebildet wird, der einen Kanal des entgegengesetzten Leitungstyps aufweist, auf dem eine Isolierschicht angebracht ist,
  • (b) daß mehrere, im Abstand voneinander liegende Zonen in der über dem Kanal befindlichen Isolierschicht in ausgewählter Weise mit Störstoffionen mit der gleichen Polarität wie der Kanal dotiert werden,
  • (c) daß eine Gate-Elektrode aufgebracht und zur Bildung von Segmenten gemustert wird, die teilweise die dotierten Zonen der Isolierschicht bedecken,
  • (d) daß diejenigen Abschnitte der Isolierschicht, die nicht von den Elektrodensegmenten bedeckt sind, selektiv entfernt werden,
  • (e) daß über den Elektrodensegmenten und den freigelegten Abschnitten des Kanals eine zweite Isolierschicht gebildet wird,
  • (f) daß in ausgewählter Weise in den Kanal Störstoffionen mit der gleichen Polarität wie der Kanal zur Erhöhung ihrer Konzentration in dem Kanal an ausgewählten Abschnitten jeweils an der Stelle zwischen den Elektrodensegmenten implantiert werden,
  • (g) daß dann in ausgewählter Weise zusätzliche Störstoffionen mit der gleichen Polarität längs der gesamten Strecke zwischen Elektrodensegmenten in dem Kanal implantiert werden,
  • (h) daß die Struktur dann auf eine Diffusionstemperatur für eine Zeitdauer erwärmt wird, die ausreicht, daß Störstoffe aus der ersten Isolierschicht in den Kanal diffundieren und damit die Eindringtiefe der Störstoffe in den Kanal vergrößert wird und
  • (i) daß in ausgewählter Weise dann Störstoffionen der entgegengesetzten Polarität längs der ganzen Strecke zwischen den Elektrodensegmenten in den Kanal mit geringerer Tiefe als die Tiefe, in die die vorherigen Störstoffe diffundiert worden sind, implantiert werden, so daß dadurch die Störstoffprofile für jede der vier Zonen in jder Zelle fertiggestellt werden.
11. Verfahren zur Herstellung eines Bauelements nach einem der Ansprüche 1-4, dadurch gekennzeichnet,
  • (a) daß ein Halbleiterkörper aus monokristallinem Halbleitermaterial mit einem Leitungstyp gebildet wird, der einen Kanal mit dem entgegengesetzten Leitungstyp aufweist, auf dem eine Isolierschicht angebracht ist,
  • (b) daß in mehrere, im Abstand voneinander liegende Zonen des Kanals in ausgewählter Weise Störstoffionen mit der gleichen Polarität wie der Kanal implantiert werden,
  • (c) daß in einen Abschnitt jeder der im Abstand voneinander liegenden Stellen in ausgewählter Weise zusätzliche Störstoffionen des gleichen Typs implantiert werden,
  • (d) daß die Störstoffe thermisch in eine größere Tiefe in den Kanal diffundiert werden,
  • (e) daß Störstoffionen vom entgegengesetzten Typ an den ersten, im Abstand voneinander liegenden Stellen in ausgewählter Weise implantiert werden und
  • (f) daß zusätzliche Störstoffionen des entgegengesetzten Typs in ausgewählter Weise an im Abstand voneinander liegenden Stellen einschließlich der Stellen mit dem ersten Implantat und an einer zusätzlichen, benachbarten Gruppe von Stellen in den Kanal implantiert werden, so daß die Störstoffprofile mehrerer Gruppen aus vier Zonen fertiggestellt werden, die den vier Zonen jeder Zelle des Kanals entsprechen.
DE19792919522 1978-05-16 1979-05-15 Ladungsuebertragungs-bauelement Granted DE2919522A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/906,385 US4229752A (en) 1978-05-16 1978-05-16 Virtual phase charge transfer device

Publications (2)

Publication Number Publication Date
DE2919522A1 DE2919522A1 (de) 1979-11-22
DE2919522C2 true DE2919522C2 (de) 1992-06-25

Family

ID=25422352

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19792919522 Granted DE2919522A1 (de) 1978-05-16 1979-05-15 Ladungsuebertragungs-bauelement

Country Status (5)

Country Link
US (1) US4229752A (de)
JP (2) JPS596072B2 (de)
DE (1) DE2919522A1 (de)
GB (1) GB2021313B (de)
HK (1) HK97887A (de)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994875A (en) * 1978-05-16 1991-02-19 Texas Instruments Incorporated Virtual phase charge transfer device
JPS5834673Y2 (ja) * 1980-02-01 1983-08-04 株式会社東芝 マグネトロン
JPS5780764A (en) * 1980-11-10 1982-05-20 Sony Corp Solid state image pickup element
DE3266598D1 (en) * 1981-03-02 1985-11-07 Texas Instruments Inc Clock controlled anti-blooming for virtual phase ccd's
US4593303A (en) * 1981-07-10 1986-06-03 Fairchild Camera & Instrument Corporation Self-aligned antiblooming structure for charge-coupled devices
JPS5848455A (ja) * 1981-09-17 1983-03-22 Canon Inc 電荷転送素子
US4499496A (en) * 1981-09-17 1985-02-12 Canon Kabushiki Kaisha Solid state image sensing device
JPS5847378A (ja) * 1981-09-17 1983-03-19 Canon Inc 撮像素子
US4603354A (en) * 1982-06-09 1986-07-29 Canon Kabushiki Kaisha Image pickup device
US5317455A (en) * 1982-07-07 1994-05-31 Canon Kabushiki Kaisha Recording system which can record signals from two fields for the composition of one picture
GB8301974D0 (en) * 1983-01-25 1983-02-23 Alcan Int Ltd Aluminium fluoride from scrap
FR2551919B1 (fr) * 1983-09-13 1986-10-10 Thomson Csf Dispositif photosensible a transfert de ligne
DE3501138A1 (de) * 1984-01-18 1985-07-18 Canon K.K., Tokio/Tokyo Bildaufnahmevorrichtung
US4779124A (en) * 1984-06-08 1988-10-18 Texas Instruments Incorporated Virtual phase buried channel CCD
EP0167756A1 (de) * 1984-06-08 1986-01-15 Texas Instruments Incorporated Mit virtueller Phase betriebene ladungsgekoppelte Vorrichtung mit vergrabenem Kan al
US4679212A (en) * 1984-07-31 1987-07-07 Texas Instruments Incorporated Method and apparatus for using surface trap recombination in solid state imaging devices
DD231896A1 (de) * 1984-08-21 1986-01-08 Werk Fernsehelektronik Veb Ladungsgekoppeltes bauelement (ccd)
US4577232A (en) * 1984-08-31 1986-03-18 Texas Instruments Incorporated Line addressed charge coupled imager
DD236625A1 (de) * 1985-01-22 1986-06-11 Werk Fernsehelektronik Veb Ccd-matrix mit spaltentransfer und punktweisem anti-blooming
US4906584A (en) * 1985-02-25 1990-03-06 Tektronix, Inc. Fast channel single phase buried channel CCD
US4725872A (en) * 1985-02-25 1988-02-16 Tektronix, Inc. Fast channel single phase buried channel CCD
US4613402A (en) * 1985-07-01 1986-09-23 Eastman Kodak Company Method of making edge-aligned implants and electrodes therefor
US4642877A (en) * 1985-07-01 1987-02-17 Texas Instruments Incorporated Method for making charge coupled device (CCD)-complementary metal oxide semiconductor (CMOS) devices
US4821081A (en) * 1985-08-27 1989-04-11 Texas Instruments Incorporated Large pitch CCD with high charge transfer efficiency
US4668971A (en) * 1985-08-27 1987-05-26 Texas Instruments Incorporated CCD imager with JFET peripherals
US4673963A (en) * 1985-08-27 1987-06-16 Texas Instruments Incorporated High well capacity CCD imager
US4746622A (en) * 1986-10-07 1988-05-24 Eastman Kodak Company Process for preparing a charge coupled device with charge transfer direction biasing implants
US4807004A (en) * 1986-11-26 1989-02-21 Texas Instruments Incorporated Tin oxide CCD imager
US4814844A (en) * 1986-12-12 1989-03-21 The United States Of America As Represented By The Secretary Of The Air Force Split two-phase CCD clocking gate apparatus
US4742016A (en) * 1987-03-30 1988-05-03 Eastman Kodak Company Method of manufacture of a two-phase CCD
US4732868A (en) * 1987-03-30 1988-03-22 Eastman Kodak Company Method of manufacture of a uniphase CCD
US4900688A (en) * 1987-06-25 1990-02-13 The United States Of America As Represented By The Secretary Of The Air Force Pseudo uniphase charge coupled device fabrication by self-aligned virtual barrier and virtual gate formation
US5134087A (en) * 1987-12-17 1992-07-28 Texas Instruments Incorporated Fabricating a two-phase CCD imager cell for TV interlace operation
US4995061A (en) * 1987-12-17 1991-02-19 Texas Instruments Incorporated Two-phase CCD imager cell for TV interlace operation
US5252509A (en) * 1988-03-15 1993-10-12 Texas Instruments Incorporated Ccd imager responsive to long wavelength radiation
US5159419A (en) * 1988-03-15 1992-10-27 Texas Instruments Incorporated CCD imager responsive to long wavelength radiation
US5114833A (en) * 1988-08-29 1992-05-19 Eastman Kodak Company Charge-coupled device and process of making the device
US4908518A (en) * 1989-02-10 1990-03-13 Eastman Kodak Company Interline transfer CCD image sensing device with electrode structure for each pixel
JPH0779163B2 (ja) * 1989-02-28 1995-08-23 松下電器産業株式会社 半導体装置およびその製造方法
US5325412A (en) * 1989-05-23 1994-06-28 U.S. Philips Corporation Charge-coupled device, image sensor arrangement and camera provided with such an image sensor arrangement
US4992392A (en) * 1989-12-28 1991-02-12 Eastman Kodak Company Method of making a virtual phase CCD
US5151380A (en) * 1991-08-19 1992-09-29 Texas Instruments Incorporated Method of making top buss virtual phase frame interline transfer CCD image sensor
US5436476A (en) * 1993-04-14 1995-07-25 Texas Instruments Incorporated CCD image sensor with active transistor pixel
US5402459A (en) * 1993-05-10 1995-03-28 Texas Instruments Incorporated Frame transfer image sensor with electronic shutter
US5369047A (en) * 1993-07-01 1994-11-29 Texas Instruments Incorporated Method of making a BCD low noise high sensitivity charge detection amplifier for high performance image sensors
US5449908A (en) * 1993-12-30 1995-09-12 Texas Instruments Incorporated Hybrid CCD imaging
US5502318A (en) * 1994-02-14 1996-03-26 Texas Instruments Incorporated Bipolar gate charge coupled device with clocked virtual phase
US5430481A (en) * 1994-03-30 1995-07-04 Texas Instruments Incorporated Multimode frame transfer image sensor
US5491354A (en) * 1994-08-19 1996-02-13 Texas Instruments Incorporated Floating gate charge detection node
JPH0883901A (ja) * 1994-08-29 1996-03-26 Texas Instr Inc <Ti> Ｃｃｄの電荷検出装置
US5516716A (en) * 1994-12-02 1996-05-14 Eastman Kodak Company Method of making a charge coupled device with edge aligned implants and electrodes
US5556801A (en) * 1995-01-23 1996-09-17 Eastman Kodak Company Method of making a planar charge coupled device with edge aligned implants and interconnected electrodes
US5652150A (en) * 1995-06-07 1997-07-29 Texas Instruments Incorporated Hybrid CCD imaging
US5719075A (en) * 1995-07-31 1998-02-17 Eastman Kodak Company Method of making a planar charge coupled device with edge aligned implants and electrodes connected with overlying metal
US5825840A (en) * 1996-04-23 1998-10-20 Eastman Kodak Company Interline sensor employing photocapacitor gate
US5837563A (en) * 1996-08-26 1998-11-17 Texas Instruments Incorporated Self aligned barrier process for small pixel virtual phase charged coupled devices
US5963251A (en) * 1997-02-03 1999-10-05 Trw Inc. Frame transfer readout correction
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US6465820B1 (en) 1998-09-16 2002-10-15 Dalsa, Inc. CMOS compatible single phase CCD charge transfer device
US6369413B1 (en) * 1999-11-05 2002-04-09 Isetex, Inc. Split-gate virtual-phase CCD image sensor with a diffused lateral overflow anti-blooming drain structure and process of making
US6680222B2 (en) * 1999-11-05 2004-01-20 Isetex, Inc Split-gate virtual-phase CCD image sensor with a diffused lateral overflow anti-blooming drain structure and process of making
US6870207B2 (en) 2000-04-24 2005-03-22 The University Of Connecticut III-V charge coupled device suitable for visible, near and far infra-red detection
US7247892B2 (en) * 2000-04-24 2007-07-24 Taylor Geoff W Imaging array utilizing thyristor-based pixel elements
US7235824B1 (en) * 2000-08-09 2007-06-26 Dalsa, Inc. Active gate CCD image sensor
US7265397B1 (en) 2000-08-30 2007-09-04 Sarnoff Corporation CCD imager constructed with CMOS fabrication techniques and back illuminated imager with improved light capture
US6818483B2 (en) * 2002-07-16 2004-11-16 Fairchild Imaging Large area, fast frame rate charge coupled device
US20040012689A1 (en) * 2002-07-16 2004-01-22 Fairchild Imaging Charge coupled devices in tiled arrays
US20040012688A1 (en) * 2002-07-16 2004-01-22 Fairchild Imaging Large area charge coupled device camera
US20040012684A1 (en) * 2002-07-16 2004-01-22 Fairchild Imaging Image reconstruction techniques for charge coupled devices
US20050029553A1 (en) * 2003-08-04 2005-02-10 Jaroslav Hynecek Clocked barrier virtual phase charge coupled device image sensor
US7541627B2 (en) * 2004-03-08 2009-06-02 Foveon, Inc. Method and apparatus for improving sensitivity in vertical color CMOS image sensors
US7851822B2 (en) * 2006-06-27 2010-12-14 Eastman Kodak Company Full frame ITO pixel with improved optical symmetry
US8264577B2 (en) 2007-03-30 2012-09-11 Panasonic Corporation Image pickup device, spatial information detecting apparatus using the same device and method for taking out received-light output from the same device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3796932A (en) * 1971-06-28 1974-03-12 Bell Telephone Labor Inc Charge coupled devices employing nonuniform concentrations of immobile charge along the information channel
NL181766C (nl) * 1973-03-19 1987-10-16 Philips Nv Ladingsgekoppelde halfgeleiderschakeling, waarbij pakketten meerderheidsladingsdragers door een halfgeleiderlaag evenwijdig aan de halfgeleiderlaag kunnen worden overgedragen.
US3852799A (en) * 1973-04-27 1974-12-03 Bell Telephone Labor Inc Buried channel charge coupled apparatus
NL7311600A (nl) * 1973-08-23 1975-02-25 Philips Nv Ladingsgekoppelde inrichting.
US4065847A (en) * 1974-01-04 1978-01-03 Commissariat A L'energie Atomique Method of fabrication of a charge-coupled device
US3918997A (en) * 1974-12-06 1975-11-11 Bell Telephone Labor Inc Method of fabricating uniphase charge coupled devices
US4047215A (en) * 1975-01-31 1977-09-06 Texas Instruments Incorporated Uniphase charge coupled devices
US4035906A (en) * 1975-07-23 1977-07-19 Texas Instruments Incorporated Silicon gate CCD structure

Also Published As

Publication number Publication date
US4229752A (en) 1980-10-21
HK97887A (en) 1987-12-31
GB2021313A (en) 1979-11-28
GB2021313B (en) 1982-09-02
JPS5511394A (en) 1980-01-26
JPS608634B2 (ja) 1985-03-04
JPS596072B2 (ja) 1984-02-08
DE2919522A1 (de) 1979-11-22
JPS57164567A (en) 1982-10-09

Similar Documents

Publication Publication Date Title
DE2919522C2 (de)
DE2745857C2 (de)
DE2352762C2 (de) Verfahren zur Herstellung einer monolithischen Halbleiterschaltungsanordnung mit komplementären Feldeffekt-Transistoren
DE4116690C2 (de) Elementisolationsaufbau einer Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE2524263C2 (de) Verfahren zum Herstellen einer komplementären Feldeffekt-Transistoranordnung mit isoliertem Gate
DE2512373B2 (de) Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone
DE2756855A1 (de) Verfahren zum herstellen einer matrix aus speicherzellen mit hoher speicherkapazitaet
DE2547828B2 (de) Verfahren zur Herstellung eines Speicherelements mit einem Doppelgate-Isolierschicht-Feldeffekttransistor
DE2816795C2 (de)
DE2809233A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE19531629C1 (de) Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE19747777A1 (de) Verfahren zum Herstellen eines Halbleiterbauteils
DE2932043C2 (de) Feldgesteuerter Thyristor und Verfahren zu seiner Herstellung
DE3813665A1 (de) Transistor mit ueberlappendem gate/drain und doppelschicht-gatestrukturen
DE2719314A1 (de) Isolierschicht-feldeffekttransistor
DE4013643A1 (de) Bipolartransistor mit isolierter steuerelektrode und verfahren zu seiner herstellung
DE2734694A1 (de) Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung
DE1514038C3 (de) Verfahren zum Herstellen eines Feldeffekt-Transistors mit isolierter Steuerelektrode
DE3030385A1 (de) Mos-halbleitervorrichtung und verfahren zur herstellung derselben
DE10310537A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE4208537A1 (de) Mos-fet-struktur
DE2160462C2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE2926334C2 (de)

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8128 New person/name/address of the agent

Representative=s name: PRINZ, E., DIPL.-ING. LEISER, G., DIPL.-ING., PAT.

D2 Grant after examination
8364 No opposition during term of opposition