DE2929078A1

DE2929078A1 - Faksimile-uebertragungseinrichtung

Info

Publication number: DE2929078A1
Application number: DE19792929078
Authority: DE
Inventors: Eiichi Adachi
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1978-07-18
Filing date: 1979-07-18
Publication date: 1980-01-31
Also published as: JPS5514704A; JPS6310632B2; US4270148A; DE2929078C2

Description

DR. BERG DIPL.-ING. STAPF DIPL.-ING. SCHWABE DR. DR. SANDMAIR

PATENTANWÄLTE 2 $ 2 9 Q 7

Postfach 860245 · 8000 München 86

Anwaltsakte: 30 278 ^g Juli 1979

Ricoh Company, Ltd. Tokyo/Japan

Faksimile-Übertragungseinrichtung

vii/xx/La 909885/0847

K089) 988272 Telegramme: Bmkkonten: Hype-Bank Manchen 44101228SO

988273 BERGSTAFFPATENT München (BLZ 70020011) Swift Code: HYPO DE MM

988274 TELEX: Biyet Vereinstank München 453100(BLZ 70020270) 983310 0524560 BEROd Postscheck Manchen 65343-«· (BLZ 70010080)

Anwaltsakte: 30 278

Beschreibung

Die Erfindung betrifft eine Faksimile-Übertragungseinrichtung
gemäß dem Oberbegriff des Anspruchs 1.

In einem Faksimilesystem werden Daten von einer Abtasteinrichtung spurlängenkodiert, moduliert und an einen entfernt angeordneten Empfänger übertragen, welcher die Daten zur Wiedergabe einer Vorlage moduliert und dekodiert, welche mittels des
Gebers abgetastet wurde. Vorteilhafterweise wird eine Spurlängenkodierung Zeile für Zeile entsprechend dem orthogonalen Abtastmuster der Vorlage durchgeführt.

Damit im Empfänger ein preisweiter Eingangspufferspeicher mit
kleinem Fassungsvermögen verwendet werden kann, sollte das System so ausgelegt sein, daß die Zeit, die zur übertragung
einer Zeile von kodierten oder verdichteten Daten erforderlich ist, kürzer als die Zeit ist, die zum Dekodieren der Daten und zum Wiedergeben der entsprechenden Zeile erforderlich ist. Auf diese Weise ist die Geschwindigkeit, mit welcher Daten aus dem Eingangspuffer im Empfänger herausgeschoben werden, höher als
die Geschwindigkeit, mit welcher Daten zugeführt werden, und

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(ο

die Pufferkapazität kann klein sein.

Um sicherzustellen, daß die Übertragungszeit länger dauert als die Betriebszeit im Empfänger, sind Einrichtungen vorgesehen, welche sicherstellen, daß jede Zeile von kodierten oder verdichteten Daten zumindest eine vorbestimmte Anzahl Bits aufweist. Da der Kode zum Abtasten eines vollkommen leeren (linearen) Bereichs beispielsweise der Vorlage nur aus wenigen Bits besteht, hat diese Einrichtung die Aufgabe, genug Füllbits,die üblicherweise aus Nullen bestehen, zu dem Kode hinzuzufügen, um die Gesamtanzahl an Bits auf eine vorbestimmte Zahl zu erhöhen. Ein Synchronisierkode wird am Ende der Füllbits hinzugefügt, um dem Empfänger anzuzeigen, daß das Ende der laufenden Zeile erreicht worden ist. Wenn die Anzahl an Bits bei kodierten Daten die vorbestimmte Anzahl überschreitet, sind keine Füllbits notwendig, und es wird nur der Synchronisierkode hinzugefügt.

Herkömmliche Einrichtungen zum Hinzufügen von Füllbits weisen im allgemeinen einen Zähler zum Zählen der Anzahl Bits der kodierten Daten, eine Subtrahiereinrichtung, um die gezählte Anzahl an Bits von der vorbestimmten Zahl zu subtrahieren, und einen Füllbit-Generator auf, der eine Anzahl Füllbits abgibt, die gleich dem Ausgang der Subtrahiereinrichtung ist. Eine derartige Schaltungsanordnung ist kompliziert und durch sie werden die Kosten der Einrichtung unnötig erhöht.

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ORIGINAL INSPECTED

Die Erfindung soll daher eine Faksimile-übertragungseinrichtung mit einer verbesserten, aber vereinfachten Einrichtung zum Erzeugen von Füllbits schaffen, um dadurch den Aufbau und die Arbeitsweise einer Faksimile-Übertragungseinrichtung zu vereinfachen und zu verbessern. Darüber hinaus soll eine Schaltungsanordnung geschaffen werden, bei deren Verwendung eine Faksimile-Übertragungseinrichtung weniger kompliziert und preiswerter erstellt werden kann, als dies bisher möglich ist. Gemäß der Erfindung ist dies bei einer Faksimile-Übertragungseinrichtung nach dem Oberbegriff des Anspruchs 1 durch die Merkmale im kennzeichnenden Teil des Anspruchs 1 erreicht.

Gemäß der Erfindung hat ein Eingangspuffer die Aufgabe, eine Datenzeile von einer Abtasteinrichtung zu speichern, während die vorhergehende Zeile in einen Spurlängenkodierer verschoben wird. Die verdichteten Daten werden von dem Spurlängenkodierer einem Ausgangspufferspeicher mit einem fest vorgegebenen Fassungsvermögen zugeführt. Die verdichteten Daten werden dem Ausgangspuffer intermittierend zugeführt, während sie für eine Modulation und Übertragung fortlaufend aus dem Ausgangspuffer herausgeschoben werden. Entsprechend einem Startsignal, das anzeigt, daß eine Datenzeile in dem Eingangspuffer gespeichert worden ist, werden Füllbits dem Ausgangspuffer mit hoher Geschwindigkeit zugeführt, bis ein Signal "voll" abgegeben wird, das anzeigt, daß der Ausgangspuffer voll ist. Dann wird dem Ausgangspuffer im Anschluß an die verdichtetenDaten von dem Spurlängenkodierer

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ein Synchronisiersignal zugeführt. Somit ist durch die Erfindung eine insgesamt verbesserte Faksimile-Ubertragungseinrichtung geschaffen.

Nachfolgend wird die Erfindung anhand einer bevorzugten Ausführungsform unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen beschrieben. Es zeigen:

Fig.1 ein Blockschaltbild einer Faksimile-Übertra

gungseinrichtung gemäß der Erfindung;

Fig.2 ein Zeitdiagramm, in welchem die Dateneingabe

und -verdichtung dargestellt ist; und

Fig.3 eine schematische Darstellung des verdichteten

Datenausgangs.

In Fig.1 weist eine in ihrer Gesamtheit mit 11 bezeichnete Faksimile-Ubertragungseinrichtung gemäß der Erfindung eine Abtasteinrichtung 12 auf, mit welcher eine nicht dargestellte Vorlage in einem orthogonalen Abtastzeilenmuster abgetastet wird. Der Ausgang der Abtasteinrichtung 12 wird über einen Puffer 13 einer Verarbeitungseinheit 14 zugeführt.

Die Verarbeitungseinheit 14 weist einen Eingangspuffer 16 auf, welcher, obwohl es im einzelnen nicht dargestellt ist, zwei

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oder mehrere Pufferspeicher aufweist. Wenn der Puffer 16 zwei Pufferspeicher aufweist, wird eine Zeile Datenbits, die einer Abtastzeile der Vorlage entspricht, in einem der Speicher gespeichert, während eine vorhergehende Datenzeile aus dem anderen Speicher als Datensignale d in einen Spurlängenkodierer 17 verschoben werden. In dem Kodierer werden die Daten spurlängenkodiert und dadurch verdichtet. Die verdichteten Daten c werden über ein ODER-Glied 18 einem Ausgangspuffer 19 zugeführt.

Wenn eine Datenzeile in dem Puffer 16 gespeichert ist, wird ein Signal SOL abgegeben und einem Startsignal-Detektor 21 zugeführt. Entsprechend dem Signal SOL gibt der Detektor 21 ein Startsignal sO ab, welches einem Steuersignalgenerator 22 zugeführt wird.

Der Ausgangspuffer bzw. Speicher 19 hat ein vorbestimmtes Fassungsvermögen, von beispielsweise 256 Bytes. Wenn eine vorherige Zeile verdichteter Daten von dem Spurlängenkodierer 17 über das ODER-Glied 18 in dem Puffer 19 gespeichert worden ist, ist der Puffer 19 entweder ganz voll oder enthält eine bestimmte Anzahl Bits ,was von der Anzahl Bits abhängt, die erforderlich ist, um die vorherige Datenzeile von der Abtasteinrichtung 12 zu kodieren. Die Daten werden intermittierend an den Puffer 19 angelegt, während die Daten entsprechend Modem-Taktimpulsen CLK aus dem Puffer 19 gelesen oder herausgeschoben werden. Die

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A)

verdichteten oder kodierten Daten werden von dem Puffer 19 aus einem nicht dargestellten Modem zur Modulation und übertragung an einen entfernten Empfänger zugeführt. In dem nicht dargestellten Empfänger werden die Datensignale demoduliert und dekodiert und dementsprechend die Vorlage wiedergegeben.

Entsprechend dem Startsignal sO gibt der Steuersignalgenerator 22 ein Signal si an einen Füllbit-Generator 23 ab, welcher Füllbits a erzeugt und diese über das ODER-Glied 18 an den Puffer 19 abgibt. Die Füllbits bestehen üblicherweise aus logisch niedrigen oder Nullbits. Die Füllbits werden mit hoher Geschwindigkeit dem Puffer 19 zugeführt und an fortlaufend höheren Speicherstellen auf dieselbe Weise, aber schneller, wie verdichtete Daten von dem Kodierer 17 gespeichert. Wenn der Puffer 19 vollständig gefüllt ist, wird ein Signal "voll" erzeugt und an den hierfür vorgesehenen Detektor 24 abgegeben. Dementsprechend gibt der Detektor 24 ein Signal f an den Steuersignalgenerator 22 ab, welcher das Signal si beendet und ein Signal s2 erzeugt, welches einem Synchronisierkode-Generator 26 zugeführt wird.

Entsprechend dem Signal s2 gibt der Generator 26 einen Synchronisierkode b über das ODER-Glied 18 an den Puffer 19 ab. üblicherweise besteht der Synchronisierkode aus einer Anzahl von Nullbits (die den Füllbits entsprechen), auf die ein einziges logisch hohes oder Einsbit folgt. Nachdem der Synchronisierkode dem Puffer 19 zugeführt ist, wird das Signal s2 niedrig und der

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Generator 22 gibt ein Signal s3 ab, welches dem Kodierer 17 zugeführt wird. Dementsprechend gibt dann der Kodierer 17 die verdichteten Datensignale c über das ODER-Glied 18 an den Puffer 19 ab.

Die Aufgabe des Eingangspuffers 16 besteht darin, die Abtastgeschwindigkeit, welche konstant ist, an die Spurlängen-Kodiergeschwindigkeit anzupassen, welche veränderlich ist. Die Aufgabe des Ausgangspuffers 19 ,welcher eine asynchrone Eingabe/Ausgabe-Einrichtung ist, besteht darin, die durchschnittliche Spurlängen-Kodiergeschwindigkeit, welche veränderlich ist, an die übertragungsgeschwindigkeit anzupassen, welche konstant ist. Die übertragungsgeschwindigkeit ist gleich oder höher als die Abta stge schwindigke it.

Die grundsätzliche Arbeitsweise der Erfindung ist in den Fig.2 und 3 dargestellt. Hierbei sind in Fig.2 die Eingabe- und Kodieroperationen dargestellt. Die erste Datenzeile d1 soll in einem der Pufferspeicher B1 in dem Eingangspuffer 16 gespeichert sein. Diese Operation wird zu einem Zeitpunkt ti beendet, an welchem dann das erste Signal SOL, das mit SOL1 bezeichnet ist, erzeugt wird. Das Startsignal sO wird zum selben Zeitpunkt wie das Signal SOL1 erzeugt. Die zweite Datenzeile d2 wird in dem anderen Pufferspeicher B2 in dem Puffer 16 gespeichert, womit zum Zeitpunkt ti begonnen wird. Ebenfalls zum Zeitpunkt ti wird damit begonnen, die erste Datenzeile von dem Puffer B1 des Puf-

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fers 16 dem Spurlängenkodierer 17 zuzuführen und dort zu verdichten. Die Spurlängenkodierung oder -verdichtung ist zum Zeitpunkt t2 beendet. Diese entspricht einer Zeile mit einer niedrigen Informationsdichte, da die Verdichtung zu einem Zeitpunkt t2 beendet ist, welche früher als ein Zeitpunkt t3 liegt, an welchem die Speicherung der zweiten Datenzeile d2 in dem Puffer B2 des Puffers 16 beendet ist.

Das zweite Signal SOL2 wird zum Zeitpunkt t3 erzeugt, an welchem die zweite Zeile d2 aus dem Puffer B2 herausgeschoben wird, während die dritte Datenzeile d3 in dem Puffer B1 gespeichert wird. Die Verdichtung der zweiten Zeile d2 ist zum Zeitpunkt t4 beendet, welcher früher als ein Zeitpunkt t5 liegt, an welchem die Speicherung der Zeile d3 in dem Puffer B1 abgeschlossen ist.

Das Signal SOL3 wird zum Zeitpunkt t5 erzeugt, nach welchem die Daten d3 aus dem Puffer B1 herausgeschoben werden, während die nächste Datenzeile d4 in dem Puffer B4 gespeichert wird. Die Datenzeile d3 hat jedoch eine hohe Informationsdichte und die Spurlängenkodierung dauert länger als die Zeit, die erforderlich ist, um die nächste Zeile d4 in dem Puffer B2 zu speichern. Die Speicherung der Zeile d4 ist zum Zeitpunkt t6 beendet. Die Verdichtung der Zeile d3 ist jedoch bis zu einem Zeitpunkt t7 noch nicht beendet. Foglich wird das nächste Signal SOL4 nicht bis zum Zeitpunkt t7 erzeugt, zu welchem Zeitpunkt

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Jib

die Zeile d4 aus dem Puffer B2 herausgeschoben wird, während die nächste Zeile d5 in dem Puffer B1 gespeichert wird.

Der Ausgang des Puffers 19 ist in Fig.3 dargestellt. Die Daten e2 entsprechen der zweiten Datenzeile d2. Da die Verdichtung der Zeile d2 schneller durchgeführt wurde als die Speicherung der Zeile d3,reichen die verdichteten Daten c2 nicht aus, um den Puffer 19 zu füllen. Infolgedessen bestehen die Ausgangsdaten e2 aus einem Sychronisierkode b2, Daten c2 und Füllbits a3. Die Ausgangsdaten e3 bestehen aus einem Synchronisierkode b3 und Datenbits c3. Da die verdichteten Daten e3 den Puffer 19 gefüllt haben, gibt es keine Füllbits a4. Die nächste Zeile e4 besteht aus einem Synchronisierkode b4 und Daten c4, auf welche nicht dargestellte Füllbits a5 folgen.

Der Synchronisierkode besteht üblicherweise aus elf Nullbits, auf welche ein einziges Einsbit folgt. Folglich sind die elf Nullbits dieselben wie Füllbits, während das Einsbit als ein Synchronisierbit betrachtet werden kann. Obwohl es im einzelnen nicht dargestellt ist, weist der Synchronisierkode-Generator 26 einen Zähler und Verknüpfungsglieder zum Zählen der Anzahl der Füllbits auf, die dem Puffer 19 von dem Füllbit-Generator 23 zugeführt werden. Damit der Synchronisierkode von dem Empfänger richtig gefühlt wird, müssen die Ausgangssignale e mindestens elf Nullbits aufweisen, auf welche ein Einsbit folgt. Wenn mindestens elf Füllbits hinzugefügt worden sind,

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ist es überflüssig, weitere elf Nullbits hinzuzufügen, auf welche das Einsbit folgt, und zwar deswegen, da der Synchronisierkode unabhängig von der Anzahl Nullen über elf gefühlt wird, da die letzten elf Nullbits, auf welche das Einsbit folgt, als Synchronisierkode gefühlt werden.

Der Zähler zählt die Anzahl der Füllbits, die von dem Füllbit-Generator 23 erzeugt werden. Wenn die Anzahl der Nulloder Füllbits gleich oder größer als elf ist, besteht der Synchronisierkode ,der dem Ausgangspuffer 19 von dem Synchronisierkode -Generator 26 zugeführt wird, nur aus einem Einsbit oder einem Synchronisierbit. Wenn die Anzahl der Füllbits kleiner als elf ist, besteht der Synchronisierkode, der dem Ausgangspuffer 19 von dem Synchronisierkode-Generator 26 zugeführt wird, aus einer Anzahl Nullbits, die gleich dem Unterschied zwischen elf und der Anzahl Füllbits ist, auf welche ein Einsbit folgt. Wenn beispielsweise fünf Füllbits durch den Füllbit-Generator 23 hinzugefügt wurden, addiert der Synchronisierkode-Generator 26 zusätzliche sechs Nullbits hinzu, auf welche ein Einsbit folgt.

Der Puffer 19 ist üblicherweise ein Speicher mit direktem Zugriff, der durch einen Eingangsadressenzeiger und einen Ausgangsadressenzeiger in der Weise adressiert worden ist, daß die Speicherstellen von der niedrigsten zur höchsten und dann zurück zu der niedrigsten nacheinander adressiert werden. Das

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Signal "voll" kann erzeugt werden, wenn der Eingangsadressenzeiger auf dieselbe Adresse zeigt wie der Ausgangsadressenzeiger. Zu einem derartigen Zeitpunkt wird dann die Spurlängenkodierung zeitweilig unterbrochen, um zu verhindern, daß die Eingabeoperation die Ausgabeoperation überholt. Die Eingabeoperation wird wieder aufgenommen, sobald eine leere Speicherstelle in dem Puffer 19 verfügbar wird.

Durch die Erfindung sind somit die Nachteile der herkömmlichen Einrichtungn überwunden und es ist eine Füllbit-Erzeugung mit einer stark vereinfachten Schaltungsanordnung geschaffen. Im Rahmen der Erfindung sind verschiedene Abwandlungen möglich. Beispielsweise kann, obwohl die Verarbeitungseinheit 14 als aus einzelnen Bauelementen aufgebaut dargestellt ist, sie in Form von Software in einem Mikrokomputer ausgeführt sein.

Ende der Beschreibung

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Claims

DR. BERG D7PL.-ING. STAPF DIPL.-ING. SCHWABE DR. DR. SANDMAIR Postfach 86 02 45 · 8000 München 86 Anwaltsakte: 30 278 Patentansprüche

1. Faksimile-Übertragungseinrichtung mit einer Abtasteinrichtung, einer Verdichtungseinrichtung, einem Eingangspuffer, um zwei Datenzeilen von der Abtasteinrichtung in der Weise zu speichern, daß eine Zeile herausgeschoben wird, während eine nächste Zeile gespeichert wird, und mit einem Ausgangspufferspeicher mit einem vorbestimmten Fassungsvermögen, um intermittierend verdichtete Daten von der Verdichtungseinrichtung zu speichern, während fortlaufend die verdichteten Daten herausgeschoben werden, gekennzeichnet durch einen Startdetektor (21), welcher fühlt, wann das Speichern einer Datenzeile in dem Eingangspuffer (16) beendet ist und welcher dementsprechend ein Startsignal (sO) abgibt; durch einen weiteren Detektor (24), welcher den vollen Zustand des Ausgangspuffers (16) feststellt und dann ein Signal "voll" abgibt; durch einen Füllbit-Generator (23); durch einen Synchronisiersignal-Generator (26) und durch eine Steuereinrichtung (22), die entsprechend dem

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f (089) 988272 Telegramme: Bankkonten: Hypo-Bank München 4410122850

988273 BERGSTAPFPATENT München (BLZ 70020011) Swift Code: HYPO DE MM

988274 TELEX: Bayet Vereinsbank München 453100 (BLZ 70020270) 983310 0524560BERGd Postscheck München 65343-808 (BLZ 7ÜO10080)

Startsignal (sO) den Füllbit-Generator (23) steuert, um FÜ11-bits dem Ausgangspuffer (19) zuzuführen, bis das Signal "voll" erzeugt wird, die dann den Synchronisiersignal-Generator (26) steuert, um das Synchronisiersignal dem Ausgangspuffer (19) zuzuführen und schließlich die Verdichtungseinrichtung (17) steuert, um verdichtete Daten dem Ausgangspuffer (19) zuzuführen.

2. übertragungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verdichtungseinrichtung einen Spurlängenkodierer (17) aufweist.

3. übertragungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Synchronisierkode-Generator (26) eine Einrichtung zum Zählen einer Anzahl Füllbits aufweist, die dem Ausgangspuffer (19) von dem Füllbit-Generator (23) zugeführt werden, und um, wenn die kodierten Zahlen gleich oder größer als eine vorbestimmte Zahl sind, nur ein Synchronisierbit dem Ausgangspuffer (19) zuzuführen, und um, wenn die gezählte Zahl kleiner als die vorbestimmte Zahl ist, eine Anzahl Füllbits, die gleich der vorbestimmten Anzahl minus der gezählten Anzahl sind,auf welche das Synchronisierbit folgt, dem Ausgangspuffer (19) zuzuführen.

4. Übertragungseinrichtung nach Anspruch 3, dadurch g e kenn ze ichnet, daß der Füllbit-Generator (23) und der Synchronisierkode-Generator (26) entsprechend ausgelegt

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sind, um die Füllbits als logisch niedrige Bits und das Synchronisierbit als ein logisch hohes Bit zu erzeugen.

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