DE2934641A1 - Schaltungsanordnung zur steuerung der sperrvorspannung von halbleiterbauelementen - Google Patents

Schaltungsanordnung zur steuerung der sperrvorspannung von halbleiterbauelementen

Info

Publication number
DE2934641A1
DE2934641A1 DE19792934641 DE2934641A DE2934641A1 DE 2934641 A1 DE2934641 A1 DE 2934641A1 DE 19792934641 DE19792934641 DE 19792934641 DE 2934641 A DE2934641 A DE 2934641A DE 2934641 A1 DE2934641 A1 DE 2934641A1
Authority
DE
Germany
Prior art keywords
connection
terminal
output terminal
substrate
switching component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19792934641
Other languages
English (en)
Other versions
DE2934641C2 (de
Inventor
Austin Charles Dumbri
Walter Rosenzweig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
Western Electric Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co Inc filed Critical Western Electric Co Inc
Publication of DE2934641A1 publication Critical patent/DE2934641A1/de
Application granted granted Critical
Publication of DE2934641C2 publication Critical patent/DE2934641C2/de
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails

Description

BLUMBACH -WESER · BERGEN · KRAMER ZWIRNER · BREHM
PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN -6-
Patentconsult Radeckostraße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Palonlconsull Palentconsul! Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186 23? Telegramme Palenlconsull
WESTERN ELECTRIC COMPANY Dumbri, A.C. 3-7
INCORPORATED
NEW YORK (N. Y.) 10038, USA
Schaltungsanordnung zur Steuerung der Sperrvorspannung von Halbleiterbauelementen
Die Erfindung betrifft eine Schaltungsanordnung zur Steuerung der Sperrvorspannung von Halbleiterbauelementen in einem Halbleitersubstrat mit einer Gatterschaltung.
Viele heute übliche, statische n-Kanal-MOS-Speicher als integrierte Schaltungen verwenden nur eine einzige Versorgungsspannung, aus der das Substratpotential mittels eines auf dem Halbleiterplättchen angeordneten Substrat-Spannungsgenerators erzeugt wird. Das Substratpotential ist das am meisten negative Potential für den Speicher und führt zu einer Gate-Sperrvorspannung der MOS-Transistoren, die die Schwellenspannungen stabilisiert und damit Leckströme begrenzt, die durch eine Stromleitung unterhalb des Schwellenwertes verursacht werden. Die hier verwendete Angabe
München: R. Kramer Dipl.-Ing. · W. Wosor Dip! -Pliys. Dr. rer. noil. · H. P. Brehm Dipl.-Chem. Dr. phil. nat. Wiesbaden: P. G. Blumbacl' Dipl.-Ing. . P. Bergen Dipl Ing Dr. jur. ■ G. Zwirner DIpI -Ing. Dipl.-W.-Ing
030Ö12/071A
"Gate-Sperrvorspannung" läßt sich definierten als Spannung zwischen dem Substrat und dem Source-Bereich eines MOS-Transistors. Eine Begrenzung der Stromleitung unterhalb des Schwellenwertes ist besonders wichtig für Speicherzellen, deren Leistungsverbrauch im Subnanowatt-Bereich liegt. Ein Ausfall der Versorgungsspannung bewirkt, daß aucl, das Substratpotential ausfällt. In typischer Weise wird eine Hilfsversorgungsspannung, beispielsweise eine Batterie, automatisch anstelle der Hauptversorgungsspannung eingeschaltet, wenn diese einen Ausfall zeigt. Die Hilfsversorgungsspannung hält die gespeicherten Informationen im Speicher aufrecht, und, wenn der Substratspannungsgenerator ebenfalls mit der Batterie verbunden ist, wird auch die Gate-Sperrvorspannung aufrecht erhalten.
Üblicherweise werden jedoch nur die Speicherzellen mit der Batterie verbunden,und die anderen Schaltungen einschließlich des Substratspannungsgenerators werden zur Verringerung der Batteriebelastung abgetrennt.
Bei statischen MOS-Speichern mit sehr kleinem Leistungsverbrauch kann ein Ausfall der Gate-Sperrvorspannung zu einer Erhöhung der Leckströme aufgrund einer erhöhten Stromleitung unterhalb des Schwellenwertes führen, die in ihrer Größe mit dem Ruhestrom der Speicherzellen vergleichbar ist. Im Ergebnis können die gespeicherten Informationen verloren gehen. Die Verbindung der Batterie mit dem Substratspannungsgenerator bei Ausfall der Hauptversorgungsspannung könnte das
030012/0714
Problem in Verbindung mit der Stromleitung unterhalb des Schwellenwertes verbessern, aber die Belastung der Batterie würde dann wesentlich erhöht.
Der Erfindung liegt demgemäß die Aufgabe zugrunde, die Gate-Sperrvorspannung von Halbleiterbauteilen einer integrierten Schaltung aufrecht zu erhalten, wenn die Hauptversorgungsspannung ausfällt. Zur Lösung der Aufgabe geht die Erfindung aus von einer Schaltungsanordnung der eingangs genannten Art und ist dadurch gekennzeichnet, daß die Gatterschaltung zwei Eingangsanschlüsse und einen Ausgangsanschluß aufweist , daß der erste Eingangsanschluß der Gatterschaltung an eine erste Versorgungsspannungsquelle anschaltbar ist, daß der zweite Eingangsanschluß der Gatterschaltung an das Substrat anschaltbar ist, daß der AusgangsanSchluß der Gatterschaltung an einen Anschluß der Bauelemente anschaltbar ist, deren Sperrvorspannung gesteuert werden soll, daß, wenn der Potentialpegel des Substrats und der ersten Versorgungsspannungsquelle innerhalb vorgewählter Bereiche ist, das Potential des Ausgangsanschlusses der Gatterschaltung auf einem ersten Pegel ist, und daß, wenn eines der oder beide Potentiale der Versorgungsspannungsquelle oder des Substrats außerhalb der vorgewählten Bereiche sind, das Potential des Ausgangsanschlusses der Gatterschaltung sich auf einen zweiten Wert ändert, der größer ist als der erste Wert.
Entsprechend einem Merkmal ist die Schaltung nach der vorliegenden Erfindung im wesentlichen ein logisches NAND-Gatter mit zwei Eingängen, das das Potential einer Hauptversor-
03Ö012/O7U
gungsspannung als einen Eingangsspannungs-Signalpegel und das Potential des Halbleitersubstrats als zweiten Eingangsspannungs-Signalpegel benutzt. Das Potential des Ausgangsanschlusses der Schaltung, das den Wert eines Bezugspotentials hat, wenn die Hauptversorgungsspannung und die Substratspannung beide innerhalb normaler Betriebes^r-annungsgrenzen sind, wird impulsförmig auf einen Wert gebracht, der genügend groß ist, um eine Gate-Sperrvorspannung für MOS-Transistoren zu liefern, die an den Ausgangsanschluß angekoppelt sind, wenn die Hauptversorgungsspannung oder das Substratpotential außerhalb der vorgewählten Spannungsbereiche liegt. Der Leistungsverbrauch des Sperrspannungsgenerators ist verhältnismäßig niedrig, so' daß die Belastung einer Hilfsstromversorgung (typischerweise einer Batterie) niedrig ist, wenn die Hauptversorgungsspannung ausfällt.
Nachfolgend wird die Erfindung anhand der Zeichnung beschrieben. Es zeigen:
Fig. 1 eine Sperrvor spannungsgenerator schaltung als Ausführungsbeispiel der Erfindung mit angeschlossenen, weiteren Schaltungen;
Fig. 2 eine weitere Sperrvor spannungsgenerator schaltung als Ausführungsbeispiel der Erfindung.
In Fig. 1 ist innerhalb eines strichpunktierten Rechtecks A eine Sperrvorspannungs-Generatorschaltung dargestellt, die Lastelemente Q1, Q2, Q3 und MOS-Transistoren Q4, Q5, Q6 und
03U012/07U
Q7 enthält. Die Elemente Q1, Q2 und Q3 sind als MOS-Transistoren dargestellt und bei diesem Ausführungsbeispiel n-Kanal-MOS-Transistoren vom Verarmungstyp, wobei Gate und Source jedes Transistors miteinander verbunden sind. Die Transistoren Q4, Q5, Q6 und Q7 sind bei diesem Ausführungsbeispiel n-Kanal-MOS-Transistoren vom Anreicherungstyp. Q1, Q2 und Q3 wirken im wesentlichen als Lastelemente und könnten durch passive Widerstände ersetzt werden. Die Sperrvorspannungs-Generatorschaltung im Kästchen A ist als Beispiel mit einer Speicherzelle verbunden, die sich innerhalb des strichpunktierten Rechtecks B befindet, sowie mit einer Substratspannungs-Generatorschaltung C und zwei Dioden D1, D2.
Der Drain-Anschluß von Q2 ist mit einem Anschluß einer Versorgungsspannung VCC verbunden. Die Drain-Anschlüsse von QI und Q3 sind zusammen an einen Anschluß VCCA angeschaltet, der außerdem mit den Kathoden der Dioden D1 und D2 verbunden ist. Die Anode der Diode D1 ist mit der Versorgungsspannung VCC verbunden und die Anode der Diode D2 mit einem Batterieanschluß VBAT. VCC ist normalerweise positiver als VBAT, so daß VCCA normalerweise dem Potential von VCC folgt. Wenn VCC ausfällt (auf ein Potential unterhalb von VBAT abfällt), dann folgt der Anschluß VCCA dem Potential von VBAT.
Der Anschluß VCCA ist außerdem mit Widerständen R1 und R2 einer als Beispiel dargestellten, statischen MOS-Speicherzelle im strichpunktierten Rechteck B verbunden, die außer-
030012/0714
dem kreuzgekoppelte n-Kanal-MOS-Transistoren Q8 und Q9 vom Anreicherungstyp enthält. Der Gate-Anschluß von Q8 ist mit R2 , dem Drain-AnSchluß von Q9 und einem Anschluß 20 verbunden. Der Gate-Anschluß von Q9 ist mit R1, dem Drain-Anschluß von Q8 und einem Anschluß 18 verbunden. Der Source-Anschluß von Q8 und Q9 sind miteinander und mit rinem Anschluß 16 verbunden, der als Ausgangsanschluß der Sperrspannungs-Generator schaltung im strichpunktierten Rechteck A dient. Q8 und Q9 sollen repräsentativ für Transistoren sein, deren Gate-Sperrspannung entsprechend der Erfindung, gesteuert werden soll.
In der Speicherzelle sind logische Informationen abhängig vom Vorhandensein oder Nichtvorhandensein eines Stromflusses durch R1 oder R2 gespeichert. Wenn ein Strom durch R1 fließt, dann ist der Anschluß 20 auf niedrigem (L) Potential entsprechend einer "0". Dementsprechend fließt im wesentlichen kein Strom durch R2, mit Ausnahme eines Sperrstromes, so daß der Anschluß 18 auf hohem (H) Potential entsprechend einer "1" ist. Eine übliche Substratspannungs-Generatorschaltung C benutzt VCC als Eingangsspannung und erzeugt daraus ein Potential VSUB, das mit dem Halbleitersubstrat der Speicherzelle und dem Source-Anschluß von Q4 verbunden ist. Ein typisches Ausführungsbeispiel einer Substratspannungs-Generatorschaltung ist in der US-PS 3 806 741 beschrieben.
Eine Vielzahl von Speicherzellen des innerhalb des Rechtecks B gezeigten Typs wird in typischer Weise gleichzeitig
030012/07U
auf einem einzigen Halbleitersubstrat hergestellt, zusammen mit Zugriffs-, Eingangs/Ausgangs-, Lese- und Schreibschaltungen (alle nicht gezeigt), sowie einer Substratspannungs-Generatorschaltung C, um einen statischen MOS-Speicher mit wahlfreiem Zugriff (RAM) zu bilden. Das Substratpotential ist im allgemeinen das am meisten negative Potential für den Speicher und ergibt eine Gate-Sperrvorspannung für Q8 und Q9.
Wie sich später im Laufe der Beschreibung ergeben wird, kann die Sperrvorspannungs-Generatorschaltung A eine Ausgangsspannung am Anschluß 16 liefern, die im wesentlichen gleich einem Bezugspotential VSS (typisch Erdpotential) ist, wenn VCC und VSUB innerhalb vorgegebener Spannungsgrenzen sind. Der Anschluß 16 nimmt ein Potential an, das gleich der Schwellenspannung von Q7 oberhalb von VSS ist, wenn VCC oder VSUB sich auf Pötentialwerte außerhalb der vorgegebenen Grenzen ändert. Dies führt zu der gewünschten Gate-Sperrvorspannung für Q8 und Q9, wenn VCC und/oder VSUB ausfallen sollten.
Wenn VCC ausfällt, zieht dies ein Ausfallen von VSUB nach sich. Demgemäß geht, wenn man das Vorhandensein der Sperrvorspannungs-Generatorschaltung nach der vorliegenden Erfindung außer Acht läßt, die Gate-Sperrvorspannung für Q8 und Q9 auf Null, und die Schwellenspannungen von Q8 und Q9 nehmen ab, wenn VCC ausfällt. Dies führt zu einer Zunahme der Stromleitung des leitenden (eingeschalteten) Transistors der Speicherzelle und verursacht einen zusätzlichen Leckstrom aufgrund eines erhöhten Stromflusses unterhalb des
Ö3Ö012/07U
Schwellenwertes durch den anderen Transistor, der als nicht leitend (ausgeschaltet) angenommen wird. Die Erhöhung des über den ausgeschalteten Transistor fließenden Leckstroms kann dazu führen, daß der über diesen Transistor fließende Gesamtstrom im wesentlichen gleich dem Ruhestrom ist, der eine gespeicherte "1" angibt. In diesem Fall hat die Speicherzelle die gespeicherte Information verloren. Die Sperrvorspannungs-Generatorschaltung bewirkt eine Erhöhung des Potentials am Anschluß 16 auf einen Wert, der um eine Schwellenwertspannung oberhalb von VSS liegt, wenn 1VCC oder VSUB ausfällt. Dies ergibt eine Gate-Sperrvorspannung für Q8 und Q9, die wenigstens gleich der Schwellenwertspannung von Q7 ist. Diese Gate-Sperrvorspannung unterstützt die Verhinderung einer Stromleitung unterhalb des Schwellenwertes und unterstützt damit die Aufrechterhaltung der in der Speicherzelle gespeicherten Information, wenn VCC und/oder VSUB ausfallen.
Der Gate- und Source-Anschluß von Q1, der Drain-Anschluß von Q4 und der Gate-Anschluß von Q5 liegen zusammen am Anschluß 12. Der Gate-Anschluß von Q4 und der Source-Anschluß von Q5, Q6 und Q7 sind zusammen an das Bezugspotential VSS angeschlossen. Der Gate- und Source-Anschluß von Q2, der Drain-Anschluß von Q5 und der Gate-Anschluß von Q6 liegen zusammen an einem Anschluß 14. Der Gate- und Source-Anschluß von Q3, der Gate- und Drain-Anschluß von Q7 und der Drain-Anschluß von Q6 liegen zusammen am Ausgangsanschluß 16. Der Source-Anschluß
030Ö12/0714
von Q4 ist mit dem Potential VSUB verbunden. Der Source-Anschluß von Q4 kann ebenfalls mit dem Substrat des Speichers verbunden sein.
In einem Fall tytischer Betriebsbedingungen sind VCC = +5,0 V, VBAT = +3,6 V, D1 und D2 sind Schottkey-Dioden mit einer Durchlaßspannung von je +0,4 V, die erzeugte Substratspannung beträgt etwa -2,8 V und VCCA liegt auf einem Potential von etwa 4,5 V mit VCC = +5,0 V. Wenn VCC ausfällt (auf einen Wert von kleiner als +3,6 V abfällt), dann nimmt VCCA ein Potential von etwa +3»2 V an und der Ausgang der Substratspannungs-Generatorschaltung C fällt auf einen Wert nahe Erdpotential ab.
Das Verhältnis der geometrischen Abmessungen der Transistoren Q1 bis Q4, Q2 bis Q5 und Q3 bis Q6 ist so gewählt, daß im wesentlichen das an die Source-Anschlüsse von Q4, Q5 und Q6 angeschaltete Potential an den Drain-Anschlüssen erscheint, wenn Q4, Q5 und/oder Q6 betätigt (eingeschaltet) sind. Unter allen Betriebsbedingungen sind Q1, Q2 und Q3 so vorgespannt, daß eine Stromleitung zwischen dem Drain- und Source-Anschluß erleichtert ist. Unter den obenbeschriebenen Betriebsbedingungen sind Q1 und Q4 eingeschaltet, und der Anschluß 12 nimmt ein Potential von VSUB (etwa -2,8 V) an. Dadurch bleibt Q5 ausgeschaltet, so daß der Anschluß 14 auf das Potential von etwa VCC (+5,0 V) gelegt ist. Dadurch wird Q6 eingeschaltet,und das Potential des Anschlusses 16 nimmt
030012/0714
einen Wert dicht bei VSS (O V) an. Zu diesem Zeitpunkt ist Q7 ausgeschaltet. Das Substrat hat ein Potential von -2,8 V, und der Source-Anschluß von Q8 und Q9 liegt auf 0 V. Es ist demgemäß eine Gate-Sperrvorspannung von 3,8 V für Q8 und Q9 vorhanden.
Wenn VCC auf 0 V geht, gelangt der Anschluß 14 auf 0 V und schaltet demgemäß Q6 aus. Das Potential des Anschlusses 16 steigt an, bis es einen Wert entsprechend der Schwellenwertspannung von Q7 oberhalb VSS erreicht. Q7 wird dann eingeschaltet und dient als Spannungsregler, der ein weiteres Ansteigen der Spannung am Anschluß 16 begrenzt.
Wenn VSUB auf 0 V geht, dann schaltet Q4 aus, und das Potential des Anschlusses 12 steigt auf VCCA (etwa+3,2 bis +3,6 V) an. Dadurch wird Q5 eingeschaltet, wodurch wiederum das Potential des Anschlusses 14 auf VSS (0 V) abfällt und dadurch Q6 ausgeschaltet wird. Das Potential des Anschlusses 16 steigt an, bis es einen Wert entsprechend der Schwellenwertspannung von Q7 oberhalb VSS erreicht. Q7 wird dann eingeschaltet und dient als Spannungsregler, der ein weiteres Ansteigen der Spannung am Anschluß 16 begrenzt.
Wenn demgemäß VCC oder VSUB auf 0 V gehen, nimmt der Anschluß 16 ein Potential von VSS zuzüglich der Schv/ellenwert spannung /von Q7 an. Dies führt zu einer Sperrvorspannung zwischen dem Source-Anschluß von Q8 und Q9 sowie dem Substrat mit einem
030012/07U
Wert gleich der Schwellenwertspannung von Q7. In typischer Weise beträgt die Schwellenwertspannung von Q7 1 V.
Wenn VCC und VSUB beide die richtigen, vorgewählten Potentialpegel annehmen, dann ist Q4 eingeschaltet , und der Anschluß 12 nimmt ein Potential von etwa -2,8 V an. Dadurch wird Q5 ausgeschaltet,und der Anschluß 14 nimmt das Potential von VCC an. Dadurch wiederum schaltet Q6 ein, wodurch der Anschluß 16 ein Potential von etwa VSS annimmt. R1 und R2 liegen beide auf VCC -0,4 V, der Source-Anschluß von Q8 und Q9 ist auf VSS und das Substrat liegt auf -2,8 V. Dies sind die normalen Betriebspotentiale der Speicherzelle.
Die Sperrvorspannungs-Generatorschaltung in dem gestrichelt umrahmten Kästchen A in Fig. 1 ist auf dem gleichen Halbleitersubstrat wie ein statischer n-Kanal-MOS-RAM mit 4096 Bit hergestellt worden. Der gesamte Leüungsverbrauch zur Aufrechterhaltung der gespeicherten Informationen in allen 4096 Speicherzellen liegt bei etwa 2 χ 10 W. Der Leistungsverbrauch de r Sperrvorspannungs-Generatorschaltung A beträgt typisch 5 x 10 W. Dem steht eine typische Substrat· spannungs-Generatorschaltung C gegenüber, die einen um drei Größenordnungen höheren Leistungsverbrauch hat. Bei bekannten Schaltungen muß, wenn die Sperrvorspannung bei einem Ausfall der Hauptspannungsversorgung aufrecht erhalten>werden soll, die Substratspannungs-Generatorschaltung C gespeist werden. Erfindungsgemäß wird demnach der Leistungs-
03ÜQ12/G7U
verbrauch herabgesetzt, da die Substratspannungs-Generatorschaltung unter solchen Umständen nicht gespeist werden muß und als einziger Verlust die für die Sperrvorspannungsgeneratorschaltung A erforderliche Leistung auftritt.
Man erkennt, daß die Sperrvorspannungs-Generator~chaltung A in Fig. 1 im wesentlichen als Gatter mit zwei Eingängen wirkt, wobei der erste Eingang VCC und der zweite Eingang VSUB sind. Wenn VCC und VSUB innerhalb der normalen Betriebsspannungsbereiche sind, werden Eingangswerte "1" angelegt,und das Ausgangspotential des Anschlusses 16 liegt auf einem Bezugspegel, nämlich dem Ausgangswert "0". Venn VCC und/oder VSUB außerhalb der normalen Betriebsspannungsbereiche sind, dann ergeben sich ein Eingangswert "1" und ein Eingangswert "0" oder zwei Eingangswerte "0", und das Potential am Anschluß steigt auf einen Wert größer als das Bezugspotential an, nämlich einen Ausgangswert "1". Ein Typ eines logischen Gatters mit den oben beschriebenen Eigenschaften ist in Fig. 2 als ein NAND-Gatter 24 mit zwei Eingängen dargestellt. VCC und VSUB dienen als die beiden Eingänge, und der Ausgang ist der Anschluß 16. Eine Versorgungsspannung wird dem NAND-Gatter 24 über die Anschlüsse VCCA und VSS zugeführt.
Es sei darauf hingewiesen, daß das NAND-Gatter 24 auf viele Arten mit einer Vielzahl unterschiedlicher Schaltungen verwirklicht werden kann, die verschieden von dem speziellen Ausführungsbeispiel gemäß Fig. 1 sind.
03Ö012/07U
Manche integrierte Halbleiterschaltungen verwenden eine ge~ trennte, externe Spannungsversorgung, die an das Substrat angeschaltet ist, statt einer auf dem gleichen Substrat angeordneten Spannungsgeneratorschaltung. Die externe Spannungsversorgung ist zusätzlich zu wenigstens einer weiteren externen Versorgung vorhanden, die die Schaltung speist. Die Schaltungsanordnung nach der vorliegenden Erfindung ist funktionsfähig sowohl dann, wenn das Substratpotential auf dem Halbleiterplättchen erzeugt wird, als auch wenn es von einer externen Spannungsversorgung kommt.
Wenn VCC und VSUB beide von getrennten Spannungsversorungen geliefert werden und ein Schwellenwert von 1 V für-04.,. Q5, Q6 und Q7 angenommen wird, dann kann VCC von +5 V auf +1 V abfallen und VSUB von -2,8 V auf -1 V ansteigen, wobei der Anschluß 16 auf im wesentlichen VSS (OV- Erdpotential) bleibt. Generell gilt, daß , wenn VCC zur Erzeugung von VSUB benutzt wird, und wenn VCC positiver wird, VSUB negativeres Potential annimmt. Die Schaltungsanordnung nach der vorliegenden Erfindung bleibt funktionsfähig, wenn VCC positiver als +5 V und/oder VSUB negativer als -2,8 V wird.
Die hier beschriebenen Ausführungsbeispiele sollen lediglich die Grundgedanken der Erfindung verdeutlichen. Zahlreiche Abänderungen sind möglich. Beispielsweise können die Lastelemente pn-Dioden, n-Kanal-MOS-Transistören vom Anreicherungstyp mit verbundenen Gate- und Drain-Anschlüssen oder Widerstände sein. Weiterhin können p-Kanal-MOS-Transistoren
030012/07U
vom Anreicherungstyp anstelle der η-Kanal-MOS-Transistoren vom Anreicherungstyp und p-Kanal-MOS-Transistoren vom Verarmungs- oder Anreicherungstyp anstelle der n-Kanal-MOS-Transistoren vom Verarmungstyp benutzt werden, falls die Spannungspolaritäten entsprechend geändert werden. Darüberhinaus kann der Transistor Q7 durch eine pn-Diodp oder durch einen Widerstand ersetzt werden. Das Verhältnis des Widerstandes zum Widerstand von Q3 kann so gewählt werden, daß der Anschluß 16 ein Potential von etwa 1 oder 2 V annimmt, wenn Q6 ausgeschaltet ist. Schließlich kann die Schaltungsanordnung nach der vorliegenden Erfindung von der integrierten Schaltung mit dem oder den Schaltbauteil bzw. Bauteilen getrennt sein, die gegen einen Ausfall der Sperrvorspannung geschützt werden sollen. Schließlich läßt sich die Schaltungsanordnung nach der Erfindung in Verbindung mit Schaltungen verwenden, die keine Speicher sind.
030012/0714
, -20-
Leerseite

Claims (9)

  1. BLUMBACH . WESER · BERGEN · KRAMER ZW.RNER. BREHM
    PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN
    Patentconsult RadedrestraSe 43 8000 München 60 Telefon (089)883603/883604 Telex 05-212313 Telegramme Patenlconsult Palentconsult Sonnenberger Straße 43 6700 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Palenlconsult
    WESTERN ELECTRIC COMPANY Dumbri, A.C. 3-7
    INCORPORATED
    NEW YORK (N.Y.) 10038, USA
    Patentansprüche
    "Ί.} Schaltungsanordnung zur Steuerung der Sperrvorspannung von Halbleiterbauelementen in einem Halbleitersubstrat mit einer Gatterschaltung,
    dadurch gekennzeichnet, daß die Gatterschaltung (A, 24) zwei Eingangsanschlüsse und einen Ausgangsanschluß (16) aufweist, daß der erste Eingangsanschluß der Gatterschaltung (A, 24) an eine erste Versorgungsspannungsquelle (VCC) anschaltbar ist,
    daß der zweite Eingangsanschluß der Gatterschaltung (A, 24) an das Substrat anschaltbar ist,
    daß der Ausgangsanschluß (16) der Gatterschaltung (A, 24) an einen Anschluß der Bauelemente anschaltbar ist, deren Sperrvorspannung gesteuert werden soll,
    München: R. Kramer Dipl.-ing. . W. Weser O'pl.-Phys. Dr. re'. nat. . H. P. Brehm Dipl.-Chem. Dr. phil. nal. Wiesbaden; P. G. Blumbach Dipl.-Ing. . P. Bergen Dipl.-Ing. Dr.jur. . G. Zwirrrer Dipl.-Ing. Dipl.-W.-Ing
    0S0Ö12/O7U
    daß, wenn der Potentialpegel des Substrats und der ersten VersorgungsSpannungsquelle (VCC) innerhalb vorgewählter Be~ reiche ist, das Potential des Ausgangsanschlusses (i6)der Gatterschaltung (A, 24) auf einem ersten Pegel ist, und daß, wenn eines der oder beide Potentiale der Versorgungsspannungsquelle (VCC) oder des Substrats (VSUB) außerhalb der vorgewählten Bereiche sind, das Potential des Ausgangsanschlusses (16) der Gatterschaltung (A, 24) sich auf einen zweiten Wert ändert, der größer ist als der erste Wert.
  2. 2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch
    eine Substrat-Generatorschaltung (C), die auf dem Halbleitersubstrat gebildet ist, an die erste Versorgungsspannungsquelle anschaltbar ist und ein Potential (VSUB) erzeugt, das an das Substrat angelegt ist.
  3. 3. Schaltungsanordnung nach Anspruch 2,
    dad. u r c h gekennzeichnet, daß
    die Gatterschaltung (A, 24) ein NAND-Gatter (A, 24) mit zwei Eingängen aufweist.
  4. 4. Schaltungsanordnung nach Anspruch 3,
    dadurch gekennzeichnet, daß
    die Gatterschaltung (A) auf einem gemeinsamen Substrat gebildet ist und erste, zweite und dritte Schaltbauteile (Q4,
    030012/07U
    Q5, Go) mit je einem Steueranschluß und einem ersten und zweiten Ausgangsanschluß sowie erste, zweite und dritte Lastelemente (Q1, Q2, Q3) mit je einem ersten und zweiten Anschluß aufweist,
    daß der erste Ausgangsanschluß des ersten Schaltbauteils (Q4) mit dem ersten Anschluß des ersten Lastelementes (Q1) und dem Steueranschluß des zweiten Schaltbauteils (Q5) sowie einem ersten Anschluß (12) verbunden ist,
    daß der erste Ausgangsanschluß des zweiten Schaltbauteils (Q5) mit dem Steueranschluß des dritten Schaltbauteils (Q6), dem ersten Anschluß des zweiten Lastelementes (Q2) und einem zweiten Anschluß (14) verbunden ist, daß der erste Ausgangsanschluß des dritten Schaltbauteils (Q6) mit dem ersten Anschluß des dritten Lastbauteils (Q3) und einem dritten Anschluß (16) verbunden ist, daß eine Spannungsbegrenzungseinrichtung (Q7) mit dem dritten Anschluß (16) verbunden ist,
    daß der zweite Anschluß des ersten und dritten Lastelementes (Q1, Q3) mit einem vierten Anschluß (VCCA) verbunden ist, daß der zweite Anschluß des zweiten Lastelementes (Q2) an einen fünften Anschluß (VCC) angeschaltet ist, der nicht direkt mit dem vierten Anschluß (VCCA) verbunden ist, daß der zweite Ausgangsanschluß des zweiten und dritten Schaltbauteils (Q5, Q6) mit einem sechsten Anschluß (VSS) verbunden ist,
    und daß der zweite Ausgangsanschluß des ersten Schaltbauteils (Q4) mit dem Substrat verbunden ist.
    030012/0714
  5. 5. Schaltungsanordnung nach Anspruch 4,
    dadurch gekennzeichnet, daß die Spannungsbegrenzungseinrichtung (Q7) ein viertes Schaltbauteil mit einem Steueranschluß und einem ersten Ausgangsanschluß, die beide mit dem dritten Anschluß (16) verbunden sind, und einem zweiten Ausgangsanschluß ist, der mit dem sechsten Anschluß (VSS) verbunden ist.
  6. 6. Schaltungsanordnung nach Anspruch 4,
    dadurch gekennzeichnet, daß
    das erste, zweite, dritte und vierte Schaltbauteil (Q4, Q5, Q6, Q7) n-Kanal-MOS-Transistoren sind.
  7. 7. Schaltungsanordnung nach Anspruch 4,
    dadurch gekennzeichnet, . \ daß das erste, zweite und dritte Lastelement (Q 1, Q2, Q3) getrennte Schaltbauteile sind, die je einen Steueranschluß, einen ersten Ausgangsanschluß und einen zweiten Ausgangsanschluß aufweisen,
    daß der Steueranschluß und der erste Ausgangsanschluß des ersten Schaltbauteil-Lastelementes (Q1) mit dem ersten Anschluß (12) verbunden ist,
    daß der Steueranschluß und der erste Ausgangsanschluß des zweiten Schaltbauteil-Lastelementes (Q2) mit dem zweiten Anschluß (14) verbunden sind,
    und daß der Steueranschluß und der erste Ausgangsanschluß des dritten Schaltbauteil-Lastelements (Q3) mit dem dritten An-
    030012/0714
    schlui3 (16) verbunden sind.
  8. 8. Schaltungsanordnung nach Anspruch 7,
    d«a durch gekennzeichnet, daß
    das erste, zweite, dritte und vierte Schaltbauteil (Q4, Q5, Q6, Q7) und das erste, zweite und dritte Schaltbauteil-Lastelement (Q1, Q2, Q3) erste , zweite, dritte, vie? 'e, fünfte, sechste und siebte MOS-Transistoren (Q4, Q5, Q6, Q7, Qi, Q2, Q3) sind.
  9. 9. Schaltungsanordnung nach Anspruch 8,
    dadurch gekennzeichnet, daß
    der erste, zweite, dritte und vierte MOS-Transistor (Q4, Q5, Q6, Q7) n-Kanal-Transistoren vom Anreicherungstyp sind und daß der fünfte, sechste und siebte MOS-Transistor (Q1, Q2, Q3) n-Kanal-Transistoren vom Verarmungstyp sind.
    030012/0714
DE19792934641 1978-08-30 1979-08-28 Schaltungsanordnung zur steuerung der sperrvorspannung von halbleiterbauelementen Granted DE2934641A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/937,951 US4260909A (en) 1978-08-30 1978-08-30 Back gate bias voltage generator circuit

Publications (2)

Publication Number Publication Date
DE2934641A1 true DE2934641A1 (de) 1980-03-20
DE2934641C2 DE2934641C2 (de) 1987-11-19

Family

ID=25470621

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19792934641 Granted DE2934641A1 (de) 1978-08-30 1979-08-28 Schaltungsanordnung zur steuerung der sperrvorspannung von halbleiterbauelementen

Country Status (7)

Country Link
US (1) US4260909A (de)
JP (1) JPS5534499A (de)
DE (1) DE2934641A1 (de)
FR (1) FR2435166A1 (de)
GB (1) GB2032717B (de)
IT (1) IT1122514B (de)
NL (1) NL191159C (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3826745A1 (de) * 1987-08-07 1989-02-16 Mitsubishi Electric Corp Verfahren und vorrichtung zum verringern des strombedarfs einer halbleiterspeichereinrichtung

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4356412A (en) * 1979-03-05 1982-10-26 Motorola, Inc. Substrate bias regulator
DE2966592D1 (en) * 1979-03-05 1984-03-01 Motorola Inc Substrate bias regulator
DE3002894C2 (de) * 1980-01-28 1982-03-18 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierte Halbleiterschaltung mit Transistoren
JPS5789119A (en) * 1980-11-20 1982-06-03 Nec Corp Terminal device
US4481430A (en) * 1982-08-02 1984-11-06 Fairchild Camera & Instrument Corp. Power supply threshold activation circuit
JPS5968891A (ja) * 1982-10-12 1984-04-18 Toshiba Corp 半導体メモリ
US4473758A (en) * 1983-02-07 1984-09-25 Motorola Inc. Substrate bias control circuit and method
JPS6177421A (ja) * 1984-08-21 1986-04-21 ラテイス・セミコンダクター・コーポレーシヨン Ｃｍｏｓデバイスのラツチアツプを防止する回路と方法
US4698789A (en) * 1984-11-30 1987-10-06 Kabushiki Kaisha Toshiba MOS semiconductor device
US5254880A (en) * 1988-05-25 1993-10-19 Hitachi, Ltd. Large scale integrated circuit having low internal operating voltage
US5179539A (en) * 1988-05-25 1993-01-12 Hitachi, Ltd., Hitachi Vlsi Engineering Corporation Large scale integrated circuit having low internal operating voltage
CA2011287A1 (en) * 1989-04-07 1990-10-07 Honeywell Inc. Circuit to automatically power down a cmos device which is latched up
US7089515B2 (en) * 2004-03-09 2006-08-08 International Business Machines Corporation Threshold voltage roll-off compensation using back-gated MOSFET devices for system high-performance and low standby power
US20100329157A1 (en) * 2009-06-25 2010-12-30 Nanoamp Solutions Inc. (Cayman) Even-Order Harmonics Calibration

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3609414A (en) * 1968-08-20 1971-09-28 Ibm Apparatus for stabilizing field effect transistor thresholds
US3794862A (en) * 1972-04-05 1974-02-26 Rockwell International Corp Substrate bias circuit
US3806741A (en) * 1972-05-17 1974-04-23 Standard Microsyst Smc Self-biasing technique for mos substrate voltage
US3805095A (en) * 1972-12-29 1974-04-16 Ibm Fet threshold compensating bias circuit
US3975648A (en) * 1975-06-16 1976-08-17 Hewlett-Packard Company Flat-band voltage reference
US4016434A (en) * 1975-09-04 1977-04-05 International Business Machines Corporation Load gate compensator circuit
US4004164A (en) * 1975-12-18 1977-01-18 International Business Machines Corporation Compensating current source
US4049980A (en) * 1976-04-26 1977-09-20 Hewlett-Packard Company IGFET threshold voltage compensator
DE2644401C2 (de) * 1976-10-01 1978-08-24 Standard Elektrik Lorenz Ag, 7000 Stuttgart Elektronischer Schalter
US4115710A (en) * 1976-12-27 1978-09-19 Texas Instruments Incorporated Substrate bias for MOS integrated circuit
US4142114A (en) * 1977-07-18 1979-02-27 Mostek Corporation Integrated circuit with threshold regulation

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NICHTS-ERMITTELT *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3826745A1 (de) * 1987-08-07 1989-02-16 Mitsubishi Electric Corp Verfahren und vorrichtung zum verringern des strombedarfs einer halbleiterspeichereinrichtung

Also Published As

Publication number Publication date
FR2435166A1 (fr) 1980-03-28
GB2032717A (en) 1980-05-08
JPS5534499A (en) 1980-03-11
NL7906496A (nl) 1980-03-04
IT1122514B (it) 1986-04-23
US4260909A (en) 1981-04-07
FR2435166B1 (de) 1981-04-17
GB2032717B (en) 1982-11-03
DE2934641C2 (de) 1987-11-19
IT7925310A0 (it) 1979-08-28
NL191159C (nl) 1995-02-16
NL191159B (nl) 1994-09-16
JPH0115956B2 (de) 1989-03-22

Similar Documents

Publication Publication Date Title
DE69632098T2 (de) MOSFET Schaltung und ihre Anwendung in einer CMOS Logikschaltung
DE2807531A1 (de) Ausgangsschaltung
DE2623507C3 (de) Schaltungsanordnung für binäre Schaltvariable
DE2934641A1 (de) Schaltungsanordnung zur steuerung der sperrvorspannung von halbleiterbauelementen
DE1246807B (de) Schaltungsanordnung zur Durchfuehrung der logischen Funktionen EXCLUSIV-ODER und EXCLUSIV-NICHTODER
DE19900859B4 (de) CMOS-Schaltung geringer Leistung
DE3805811C2 (de)
DE2510604C2 (de) Integrierte Digitalschaltung
EP0217065B1 (de) Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator
DE2946025C2 (de)
DE3141555C2 (de) Halbleiterspeicher
DE2809966C2 (de) Feldeffekttransistorschaltung mit verbesserten Betriebseigenschaften
DE19813707C2 (de) Spannungspegelumformschaltung
EP2184854A1 (de) Pegelschieber mit Natural-Transistoren
DE19502116C2 (de) MOS-Schaltungsanordnung zum Schalten hoher Spannungen auf einem Halbleiterchip
DE3615690C2 (de) Integriertes Schutzelement, insbesondere für Eingänge in MOS-Technologie von integrierten Schaltungen
DE3147870A1 (de) Cmos-schaltkreis mit mindestens zwei speisespannungsquellen
DE3729926A1 (de) Cmos-ausgangsstufe
DE3717758A1 (de) Sourcevorspannungsgenerator fuer natuerliche transistoren in digitalen integrierten mos-schaltungen
DE1803175A1 (de) Flip-Flop
DE2525690B2 (de) Logische DOT-Verknüpfungsschaltung in Komplementär-Feldeffekttransistor-Technik
DE2552849A1 (de) Logische schaltung
DE4135148C2 (de) Substratvorspannungsgenerator mit Spannungsstabilisierung
DE102005040072B4 (de) Vorrichtung zum verpolungssicheren Versorgen einer elektronischen Komponente mit einer Zwischenspannung aus einer Versorgungsspannung
DE3541038A1 (de) Direktgekoppelte halbleiterlogikschaltung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8128 New person/name/address of the agent

Representative=s name: BLUMBACH, P., DIPL.-ING., 6200 WIESBADEN WESER, W.

8127 New person/name/address of the applicant

Owner name: AT & T TECHNOLOGIES, INC., NEW YORK, N.Y., US

D2 Grant after examination
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Free format text: BLUMBACH, KRAMER & PARTNER, 65193 WIESBADEN