DE2934641C2 - - Google Patents

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DE2934641C2 DE2934641A DE2934641A DE2934641C2 DE 2934641 C2 DE2934641 C2 DE 2934641C2 DE 2934641 A DE2934641 A DE 2934641A DE 2934641 A DE2934641 A DE 2934641A DE 2934641 C2 DE2934641 C2 DE 2934641C2
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Description

Die Erfindung betrifft eine Schaltungsanordnung zur Steuerung der Sperrvorspannung von Halbleiterbauelementen in einem Halbleitersubstrat.
Viele heute übliche, statische n-Kanal-MOS-Speicher als integrierte Schaltungen verwenden nur eine einzige Versorgungsspannung, aus der das Substratpotential mittels eines auf dem Halbleiterplättchen angeordneten Substrat-Spannungsgenerators erzeugt wird. Das Substratpotential ist das am meisten negative Potential für den Speicher und führt zu einer Gate-Sperrvorspannung der MOS-Transistoren, die die Schwellenspannungen stabilisiert und damit Leckströme begrenzt, die durch eine Stromleitung unterhalb des Schwellenwertes verursacht werden. Die hier verwendete Angabe "Gate-Sperrvorspannung" läßt sich definieren als Spannung zwischen dem Substrat und dem Source-Bereich eines MOS-Transistors. Eine Begrenzung der Stromleitung unterhalb des Schwellenwertes ist besonders wichtig für Speicherzellen, deren Leistungsverbrauch im Subnanowatt-Bereich liegt. Ein Ausfall der Versorgungsspannung bewirkt, daß auch das Substratpotential ausfällt. In typischer Weise wird eine Hilfsversorgungsspannung, beispielsweise eine Batterie, automatisch anstelle der Hauptversorgungsspannung eingeschaltet, wenn diese einen Ausfall zeigt, die Hilfsversorgungsspannung hält die gespeicherten Informationen im Speicher aufrecht, und, wenn der Substratspannungsgenerator ebenfalls mit der Batterie verbunden ist, wird auch die Gate-Sperrvorrichtung aufrecht erhalten.
Üblicherweise werden jedoch nur die Speicherzellen mit der Batterie verbunden, und die anderen Schaltungen einschließlich des Substratspannungsgenerators werden zur Verringerung der Batteriebelastung abgetrennt.
Bei statischen MOS-Speichern mit sehr kleinem Leistungsverbrauch kann ein Ausfall der Gate-Sperrvorrichtung zu einer Erhöhung der Leckströme aufgrund einer erhöhten Stromleitung unterhalb des Schwellenwertes führen, die in ihrer Größe mit dem Ruhestrom der Speicherzellen vergleichbar ist. Im Ergebnis können die gespeicherten Informationen verlorengehen. Die Verbindung der Batterie mit dem Substratspannungsgenerator bei Ausfall der Hauptversorgungsspannung könnte das Problem in Verbindung mit der Stromleitung unterhalb des Schwellenwertes verbessern, aber die Belastung der Batterie würde dann wesentlich erhöht.
Der Erfindung liegt demgemäß die Aufgabe zugrunde, die Gate-Sperrvorrichtung von Halbleiterbauteilen einer integrierten Schaltung aufrecht zu erhalten, wenn die Hauptversorgungsspannung ausfällt. Die Lösung der Aufgabe ist im Patentanspruch 1 angegeben.
Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
Man kann sich die Schaltungsanordnung nach der vorliegenden Erfindung im wesentlichen als ein logisches NAND- Gatter mit zwei Eingängen vorstellen, das das Potential einer Hauptversorgungsspannung als einen Eingangsspannungs-Signalpegel und das Potential des Halbleitersubstrats als zweiten Eingangsspannungs- Signalpegel benutzt. Das Potential des Ausgangsanschlusses der Schaltung, das den Wert eines Bezugspotentials hat, wenn die Hauptversorgungsspannung und die Substratspannung beide innerhalb normaler Betriebsspannungsbegrenzen sind, wird impulsförmig auf einen Wert gebracht, der genügend groß ist, um eine Gate-Sperrvorrichtung für MOS-Transistoren zu liefern, die an den Ausgangsanschluß angekoppelt sind, wenn die Hauptversorgungsspannung oder das Substratpotential außerhalb der vorgewählten Spannungsbereiche liegt. Der Leistungsverbrauch des Sperrspannungsgenerators ist verhältnismäßig niedrig, so daß die Belastung einer Hilfsstromversorgung (typischerweise einer Batterie) niedrig ist, wenn die Hauptversorgungsspannung ausfällt.
Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Zeichnung beschrieben. Es zeigt
Fig. 1 eine Sperrvorspannungs-Generatorschaltung als Ausführungsbeispiel der Erfindung mit angeschlossenen, weiteren Schaltungen,
Fig. 2 eine weitere Sperrvorspannungs-Generatorschaltung als Ausführungsbeispiel der Erfindung.
In Fig. 1 ist innerhalb eines strichpunktierten Rechtecks A eine Sperrvorspannungs-Generatorschaltung dargestellt, die Lastelemente Q 1, Q 2, Q 3 und MOS-Transistoren Q 4, Q 5, Q 6 und Q 7 enthält. Die Elemente Q 1, Q 2 und Q 3 sind als MOS-Transistoren dargestellt und bei diesem Ausführungsbeispiel n-Kanal- MOS-Transistoren vom Verarmungstyp, wobei Gate und Source jedes Transistors miteinander verbunden sind. Die Transistoren Q 4, Q 5, Q 6 und Q 7 sind bei diesem Ausführungsbeispiel n-Kanal-MOS-Transistoren vom Anreicherungstyp. Q 1, Q 2 und Q 3 wirken im wesentlichen als Lastelemente und könnten durch passive Widerstände ersetzt werden. Die Sperrvorspannungs- Generatorschaltung im Kästchen A ist als Beispiel mit einer Speicherzelle verbunden, die sich innerhalb des strichpunktierten Rechtecks B befindet, sowie mit einer Substratspannungs- Generatorschaltung C und zwei Dioden D 1, D 2.
Der Drain-Anschluß von Q 2 ist mit einem Anschluß einer Versorgungsspannung VCC verbunden. Die Drain-Anschlüsse von Q 1 und Q 3 sind zusammen an einen Anschluß VCCA angeschaltet, der außerdem mit den Kathoden der Dioden D 1 und D 2 verbunden ist. Die Anode der Diode D 1 ist mit der Versorgungsspannung VCC verbunden und die Anode der Diode D 2 mit einem Batterieanschluß VBAT. VCC ist normalerweise positiver als VBAT, so daß VCCA normalerweise dem Potential von VCC folgt. Wenn VCC ausfällt (auf ein Potential unterhalb von VBAT abfällt), dann folgt der Anschluß VCCA dem Potential von VBAT.
Der Anschluß VCCA ist außerdem mit Widerständen R 1 und R 2 einer als Beispiel dargestellten, statischen MOS-Speicherzelle im strichpunktierten Rechteck B verbunden, die außerdem kreuzgekoppelte n-Kanal-MOS-Transistoren Q 8 und Q 9 vom Anreicherungstyp enthält. Der Gate-Anschluß von Q 8 ist mit R 2, dem Drain-Anschluß von Q 9 und einem Anschluß 20 verbunden. Der Gate-Anschluß von Q 9 ist mit R 1, dem Drain-Anschluß von Q 8 und einem Anschluß 18 verbunden. Der Source- Anschluß von Q 8 und Q 9 sind miteinander und mit einem Anschluß 16 verbunden, der als Ausgangsanschluß der Sperrspannungs- Generatorschaltung im strichpunktierten Rechteck A dient. Q 8 und Q 9 sollen repräsentativ für Transistoren sein, deren Gate-Sperrspannung entsprechend der Erfindung gesteuert werden soll.
In der Speicherzelle sind logische Informationen abhängig vom Vorhandensein oder Nichtvorhandensein eines Stromflusses durch R 1 und R 2 gespeichert. Wenn ein Strom durch R 1 fließt, dann ist der Anschluß 18 auf niedrigem (L) Potential entsprechend einer "0". Dementsprechend fließt im wesentlichen kein Strom durch R 2, mit Ausnahme eines Sperrstromes, so daß der Anschluß 20 auf hohem (H) Potential entsprechend einer "1" ist. Eine übliche Substratspannungs-Generatorschaltung C benutzt VCC als Eingangsspannung und erzeugt daraus ein Potential VSUB, das mit dem Halbleitersubstrat der Speicherzelle und dem Source-Anschluß von Q 4 verbunden ist. Ein typisches Ausführungsbeispiel einer Substratspannungs-Generatorschaltung ist in der US-PS 38 06 741 beschrieben.
Eine Vielzahl von Speicherzellen des innerhalb des Rechtecks B gezeigten Typs wird in typischer Weise gleichzeitig auf einem einzigen Halbleitersubstrat hergestellt, zusammen mit Zugriffs-, Eingangs/Ausgangs-, Lese- und Schreibschaltungen (alle nicht gezeigt), sowie einer Substratspannungs- Generatorschaltung C, um einen statischen MOS-Speicher mit wahlfreiem Zugriff (RAM) zu bilden. Das Substratpotential ist im allgemeinen das am meisten negative Potential für den Speicher und ergibt eine Gate-Sperrvorspannung für Q 8 und Q 9.
Wie sich später im Laufe der Beschreibung ergeben wird, kann die Sperrvorspannungs-Generatorschaltung A eine Ausgangsspannung am Anschluß 16 liefern, die im wesentlichen gleich einem Bezugspotential VSS (typisch Erdpotential) ist, wenn VCC und VSUB innerhalb vorgegebener Spannungsgrenzen sind. Der Anschluß 16 nimmt ein Potential an, das gleich der Schwellenspannung von Q 7 oberhalb von VSS ist, wenn VCC oder VSUB sich auf Potentialwerte außerhalb der vorgegebenen Grenzen ändert. Dies führt zu der gewünschten Gate-Sperrvorspannung für Q 8 und Q 9, wenn VCC und/oder VSUB ausfallen sollten.
Wenn VCC ausfällt, zieht dies ein Ausfallen von VSUB nach sich. Demgemäß geht, wenn man das Vorhandensein der Sperrvorspannungs- Generatorschaltung außer Acht läßt, die Gate-Sperrvorspannung für Q 8 und Q 9 auf Null, und die Schwellenspannungen von Q 8 und Q 9 nehmen ab, wenn VCC ausfällt. Dies führt zu einer Zunahme der Stromleitung des leitenden (eingeschalteten) Transistors der Speicherzelle und verursacht einen zusätzlichen Leckstrom aufgrund eines erhöhten Stromflusses unterhalb des Schwellenwertes durch den anderen Transistor, der als nicht leitend (ausgeschaltet) angenommen wird. Die Erhöhung des über den ausgeschalteten Transistor fließenden Leckstroms kann dazu führen, daß der über diesen Transistor fließende Gesamtstrom im wesentlichen gleich dem Ruhestrom ist, der eine gespeicherte "1" angibt. In diesem Fall hat die Speicherzelle die gespeicherte Information verloren. Die Sperrvorspannungs- Generatorschaltung bewirkt eine Erhöhung des Potentials am Anschluß 16 auf einen Wert, der um eine Schwellenwertspannung oberhalb von VSS liegt, wenn VCC oder VSUB ausfällt. Dies ergibt eine Gate-Sperrvorspannung für Q 8 und Q 9, die wenigstens gleich der Schwellenwertspannung von Q 7 ist. Diese Gate-Sperrvorspannung unterstützt die Verhinderung einer Stromleitung unterhalb des Schwellenwertes und unterstützt damit die Aufrechterhaltung der in der Speicherzelle gespeicherten Information, wenn VCC und/oder VSUB ausfallen.
Der Gate- und Source-Anschluß von Q 1, der Drain-Anschluß von Q 4 und der Gate-Anschluß von Q 5 liegen zusammen am Anschluß 12. Der Gate-Anschluß von Q 4 und der Source-Anschluß von Q 5, Q 6 und Q 7 sind zusammen an das Bezugspotential VSS angeschlossen. Der Gate- und Source-Anschluß von Q 2, der Drain-Anschluß von Q 5 und der Gate-Anschluß von Q 6 liegen zusammen an einem Anschluß 14. Der Gate- und Source-Anschluß von Q 3, der Gate- und Drain-Anschluß von Q 7 und der Drain-Anschluß von Q 6 liegen zusammen am Ausgangsanschluß 16. Der Source-Anschluß von Q 4 ist mit dem Potential VSUB verbunden. Der Source-Anschluß von Q 4 kann ebenfalls mit dem Substrat des Speichers verbunden sein.
In einem Fall typischer Betriebsbedingungen sind VCC = +5,0 V, VBAT = +3,6 V, D 1 und D 2 sind Schottky-Dioden mit einer Durchlaßspannung von je +0,4 V, die erzeugte Substratspannung beträgt etwa -2,8 V und VCCA liegt auf einem Potential von etwa 4,5 V mit VCC = +5,0 V. Wenn VCC ausfällt (auf einen Wert von kleiner als +3,6 V abfällt), dann nimmt VCCA ein Potential von etwa +3,2 V an und der Ausgang der Substratspannungs- Generatorschaltung C fällt auf einen Wert nahe Erdpotential ab.
Das Verhältnis der geometrischen Abmessungen der Transistoren Q 1 bis Q 4, Q 2 bis Q 5 und Q 3 bis Q 6 ist so gewählt, daß im wesentlichen das an die Source-Anschlüsse von Q 4, Q 5 und Q 6 angeschaltete Potential an den Drain-Anschlüssen erscheint, wenn Q 4, Q 5 und/oder Q 6 betätigt (eingeschaltet) sind. Unter allen Betriebsbedingungen sind Q 1, Q 2 und Q 3 so vorgespannt, daß eine Stromleitung zwischen dem Drain- und Source-Anschluß erleichtert ist. Unter den oben beschriebenen Betriebsbedingungen sind Q 1 und Q 4 eingeschaltet, und der Anschluß 12 nimmt ein Potential von VSUB (etwa -2,8 V) an. Dadurch bleibt Q 5 ausgeschaltet, so daß der Anschluß 14 auf das Potential von etwa VCC (+5,0 V) gelegt ist. Dadurch wird Q 6 eingeschaltet, und das Potential des Anschlusses 16 nimmt einen Wert dicht bei VSS (0 V) an. Zu diesem Zeitpunkt ist Q 7 ausgeschaltet. Das Substrat hat ein Potential von -2,8 V, und der Source-Anschluß von Q 8 und Q 9 liegt auf 0 V. Es ist demgemäß eine Gate-Sperrvorrichtung von 3,8 V für Q 8 und Q 9 vorhanden.
Wenn VCC auf 0 V geht, gelangt der Anschluß 14 auf 0 V und schaltet demgemäß Q 6 aus. Das Potential des Anschlusses 16 steigt an, bis es einen Wert entsprechend der Schwellenwertspannung von Q 7 oberhalb VSS erreicht. Q 7 wird dann eingeschaltet und dient als Spannungsregler, der ein weiteres Ansteigen der Spannung am Anschluß 16 begrenzt.
Wenn VSUB auf 0 V geht, dann schaltet Q 4 aus, und das Potential des Anschlusses 12 steigt auf VCCA (etwa +3,2 bis +3,6 V) an. Dadurch wird Q 5 eingeschaltet, wodurch wiederum das Potential des Anschlusses 14 auf VSS (0 V) abfällt und dadurch Q 6 ausgeschaltet wird. Das Potential des Anschlusses 16 steigt an, bis es einen Wert entsprechend der Schwellenwertspannung von Q 7 oberhalb VSS erreicht. Q 7 wird dann eingeschaltet und dient als Spannungsregler, der ein weiteres Ansteigen der Spannung am Anschluß 16 begrenzt.
Wenn demgemäß VCC oder VSUB auf 0 V gehen, nimmt der Anschluß 16 ein Potential von VSS zuzüglich der Schwellenwertspannung von Q 7 an. Dies führt zu einer Sperrvorspannung zwischen dem Source-Anschluß von Q 8 und Q 9 sowie dem Substrat mit einem Wert gleich der Schwellenwertspannung von Q 7. In typischer Weise beträgt die Schwellenwertspannung von Q 7 1 V.
Wenn VCC und VSUB beide die richtigen, vorgewählten Potentialpegel annehmen, dann ist Q 4 eingeschaltet, und der Anschluß 12 nimmt ein Potential von etwa -2,8 V an. Dadurch wird Q 5 ausgeschaltet, und der Anschluß 14 nimmt das Potential von VCC an. Dadurch wiederum schaltet Q 6 ein, wodurch der Anschluß 16 ein Potential von etwa VSS annimmt. R 1 und R 2 liegen beide auf VCC -0,4 V, der Source-Anschluß von Q 8 und Q 9 ist auf VSS und das Substrat liegt auf -2,8 V. Dies sind die normalen Betriebspotentiale der Speicherzelle.
Die Sperrvorspannungs-Generatorschaltung in dem gestrichelt umrahmten Kästchen A in Fig. 1 ist auf dem gleichen Halbleitersubstrat wie ein statischer n-Kanal-MOS-RAM mit 4096 Bit hergestellt worden. Der gesamte Leistungsverbrauch zur Aufrechterhaltung der gespeicherten Informationen in allen 4096 Speicherzellen liegt bei etwa 2 × 10-6 W. Der Leistungsverbrauch der Sperrvorspannungs-Generatorschaltung A beträgt typisch 5 × 10-6 W. Dem steht eine typische Substratspannungs- Generatorschaltung C gegenüber, die einen um drei Größenordnungen höheren Leistungsverbrauch hat. Bei bekannten Schaltungen muß, wenn die Sperrvorspannung bei einem Ausfall der Hauptspannungsversorgung aufrecht erhalten werden soll, die Substratspannungs-Generatorschaltung C gespeist werden. Erfindungsgemäß wird demnach der Leistungsverbrauch herabgesetzt, da die Substratspannungs-Generatorschaltung unter solchen Umständen nicht gespeist werden muß und als einziger Verlust die für die Sperrvorspannungs-Generatorschaltung A erforderliche Leistung auftritt.
Man erkennt, daß die Sperrvorspannungs-Generatorschaltung A in Fig. 1 im wesentlichen als Gatter mit zwei Eingängen wirkt, wobei der erste Eingang VCC und der zweite Eingang VSUB sind. Wenn VCC und VSUB innerhalb der normalen Betriebsspannungsbereiche sind, werden Eingangswerte "1" angelegt, und das Ausgangspotential des Anschlusses 16 liegt auf einem Bezugspegel, nämlich dem Ausgangswert "0". Wenn VCC und/oder VSUB außerhalb der normalen Betriebsspannungsbereiche sind, dann ergeben sich ein Eingangswert "1" und ein Eingangswert "0" oder zwei Eingangswerte "0", und das Potential am Anschluß 16 steigt auf einen Wert größer als das Bezugspotential an, nämlich einen Ausgangswert "1". Ein Typ eines logischen Gatters mit den oben beschriebenen Eigenschaften ist in Fig. 2 als ein NAND-Gatter 24 mit zwei Eingängen dargestellt. VCC und VSUB dienen als die beiden Eingänge, und der Ausgang ist der Anschluß 16. Eine Versorgungsspannung wird dem NAND- Gatter 24 über die Anschlüsse VCCA und VSS zugeführt.
Es sei darauf hingewiesen, daß das NAND-Gatter 24 auf viele Arten mit einer Vielzahl unterschiedlicher Schaltungen verwirklicht werden kann, die verschieden von dem speziellen Ausführungsbeispiel gemäß Fig. 1 sind.
Manche integrierte Halbleiterschaltungen verwenden eine getrennte, externe Spannungsversorgung, die an das Substrat angeschaltet ist, statt einer auf dem gleichen Substrat angeordneten Spannungsgeneratorschaltung. Die externe Spannungsversorgung ist zusätzlich zu wenigstens einer weiteren externen Versorgung vorhanden, die die Schaltung speist. Die Schaltungsanordnung nach der vorliegenden Erfindung ist funktionsfähig sowohl dann, wenn das Substratpotential auf dem Halbleiterplättchen erzeugt wird, als auch wenn es von einer externen Spannungsversorgung kommt.
Wenn VCC und VSUB beide von getrennten Spannungsversorgungen geliefert werden und ein Schwellenwert von 1 V für Q 4, Q 5, Q 6 und Q 7 angenommen wird, dann kann VCC von +5 V auf +1 V abfallen und VSUB von -2,8 V auf -1 V ansteigen, wobei der Anschluß 16 auf im wesentlichen VSS (0 V - Erdpotential) bleibt. Generell gilt, daß, wenn VCC zur Erzeugung von VSUB benutzt wird, und wenn VCC positiver wird, VSUB negativeres Potential annimmt. Die Schaltungsanordnung nach der vorliegenden Erfindung bleibt funktionsfähig, wenn VCC positiver als +5 V und/oder VSUB negativer als -2,8 V wird.
Die hier beschriebenen Ausführungsbeispiele sollen lediglich die Grundgedanken der Erfindung verdeutlichen. Zahlreiche Abänderungen sind möglich. Beispielsweise können die Lastelemente pn-Dioden, n-Kanal-MOS-Transistoren vom Anreicherungstyp mit verbundenen Gate- und Drain-Anschlüssen oder Widerstände sein. Weiterhin können p-Kanal-MOS-Transistoren vom Anreicherungstyp anstelle der n-Kanal-MOS-Transistoren vom Anreicherungstyp und p-Kanal-MOS-Transistoren vom Verarmungs- oder Anreicherungstyp anstelle der n-Kanal-MOS- Transistoren vom Verarmungstyp benutzt werden, falls die Spannungspolaritäten entsprechend geändert werden. Darüber hinaus kann der Transistor Q 7 durch eine pn-Diode oder durch einen Widerstand ersetzt werden. Das Verhältnis des Widerstandes zum Widerstand von Q 3 kann so gewählt werden, daß der Anschluß 16 ein Potential von etwa 1 oder 2 V annimmt, wenn Q 6 ausgeschaltet ist. Schließlich kann die Schaltungsanordnung nach der vorliegenden Erfindung von der integrierten Schaltung mit dem oder den Schaltbauteil bzw. Bauteilen getrennt sein, die gegen einen Ausfall der Sperrvorspannung geschützt werden sollen. Schließlich läßt sich die Schaltungsanordnung nach der Erfindung in Verbindung mit Schaltungen verwenden, die keine Speicher sind.

Claims (8)

1. Schaltungsanordnung zur Steuerung der Sperrvorrichtung von Halbleiterbauelementen in einem Halbleitersubstrat,
dadurch gekennzeichnet,
daß die Schaltungsanordnung (A) zwei Eingangsanschlüsse und einen Ausgangsanschluß (16) aufweist,
daß der erste Eingangsanschluß an ein erstes Versorgungsspannungspotential (VCC) anschaltbar ist,
daß der zweite Eingangsanschluß an das Substratpotential (VSUB) anschaltbar ist,
daß der Ausgangsanschluß (16) an einen Anschluß der Halbleiterbauelemente (Q 8, Q 9) anschaltbar ist, deren Sperrvorrichtung gesteuert werden soll,
daß, wenn das Substratpotential (VSUB) und das erste Versorgungsspannungspotential (VCC) innerhalb vorgewählter Bereiche sind, das Potential des Ausgangsanschlusses (16) auf einem ersten Pegel ist,
und daß, wenn das Substratpotential (VSUB) und/oder das erste Versorgungsspannungspotential (VCC) außerhalb der vorgewählten Bereiche sind, das Potential des Ausgangsanschlusses (16) sich auf einen zweiten Wert ändert, der größer ist als der erste Wert.
2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine Substratspannungs-Generatorschaltung (C), die auf dem Halbleitersubstrat gebildet ist, an das erste Versorgungsspannungspotential (VCC) anschaltbar ist und das Potential (VSUB) erzeugt, das an das Substrat angelegt ist.
3. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet,
daß die Schaltungsanordnung (A) auf einem gemeinsamen Substrat gebildet ist und erste, zweite und dritte Schaltbauteile (Q 4, Q 5, Q 6) mit je einem Steueranschluß und einem ersten und zweiten Ausgangsanschluß sowie erste, zweite und dritte Lastelemente (Q 1, Q 2, Q 3) mit je einem ersten und zweiten Anschluß aufweist,
daß der erste Ausgangsanschluß des ersten Schaltbauteils (Q 4) mit dem ersten Anschluß des ersten Lastelementes (Q 1) und dem Steueranschluß des zweiten Schaltbauteils (Q 5) sowie einem ersten Anschluß (12) verbunden ist,
daß der erste Ausgangsanschluß des zweiten Schaltbauteils (Q 5) mit dem Steueranschluß des dritten Schaltbauteils (Q 6), dem ersten Anschluß des zweiten Lastelementes (Q 2) und einem zweiten Anschluß (14) verbunden ist,
daß der erste Ausgangsanschluß des dritten Schaltbauteils (Q 6) mit dem ersten Anschluß des dritten Lastbauteils (Q 3) und dem Ausgangsanschluß (16) verbunden ist,
daß eine Spannungsbegrenzungseinrichtung (Q 7) mit dem Ausgangsanschluß (16) verbunden ist,
daß der zweite Anschluß des ersten und dritten Lastelementes (Q 1, Q 3) mit einem vierten Anschluß (VCCA) verbunden ist,
daß der zweite Anschluß des zweiten Lastelementes (Q 2) an das erste Versorgungsspannungspotential (VCC) angeschaltet ist, das nicht direkt mit dem vierten Anschluß (VCCA) verbunden ist,
daß der zweite Ausgangsanschluß des zweiten und dritten Schaltbauteils (Q 5, Q 6) mit einem sechsten Anschluß (VSS) verbunden ist,
und daß der zweite Ausgangsanschluß des ersten Schaltbauteils (Q 4) mit dem Substratpotential (VSUB) verbunden ist.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Spannungsbegrenzungseinrichtung (Q 7) ein viertes Schaltbauteil mit einem Steueranschluß und einem ersten Ausgangsanschluß, die beide mit dem Ausgangsanschluß (16) verbunden sind, und einem zweiten Ausgangsanschluß ist, der mit dem sechsten Anschluß (VSS) verbunden ist.
5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß das erste, zweite, dritte und vierte Schaltbauteil (Q 4, Q 5, Q 6, Q 7) n-Kanal-MOS-Transistoren sind.
6. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet,
daß das erste, zweite und dritte Lastelement (Q 1, Q 2, Q 3) getrennte Schaltelemente sind, die je einen Steueranschluß, einen ersten Ausgangsanschluß und einen zweiten Ausgangsanschluß aufweisen,
daß der Steueranschluß und der erste Ausgangsanschluß des ersten Lastelementes (Q 1) mit dem ersten Anschluß (12) verbunden sind,
daß der Steueranschluß und der erste Ausgangsanschluß des zweiten Lastelementes (Q 2) mit dem zweiten Anschluß (14) verbunden sind,
und daß der Steueranschluß und der erste Ausgangsanschluß des dritten Lastelementes (Q 3) mit dem Ausgangsanschluß (16) verbunden sind.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß das erste, zweite, dritte und vierte Schaltbauteil (Q 4, Q 5, Q 6, Q 7) und das erste, zweite und dritte Lastelement (Q 1, Q 2, Q 3) erste, zweite, dritte, vierte, fünfte, sechste und siebte MOS-Transistoren (Q 4, Q 5, Q 6, Q 7, Q 1, Q 2, Q 3) sind.
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der erste, zweite, dritte und vierte MOS-Transistor (Q 4, Q 5, Q 6, Q 7) n-Kanal-Transistoren vom Anreicherungstyp sind und daß der fünfte, sechste und siebte MOS-Transistor (Q 1, Q 2, Q 3) n-Kanal-Transistoren vom Verarmungstyp sind.
DE19792934641 1978-08-30 1979-08-28 Schaltungsanordnung zur steuerung der sperrvorspannung von halbleiterbauelementen Granted DE2934641A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/937,951 US4260909A (en) 1978-08-30 1978-08-30 Back gate bias voltage generator circuit

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DE2934641A1 DE2934641A1 (de) 1980-03-20
DE2934641C2 true DE2934641C2 (de) 1987-11-19

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Application Number Title Priority Date Filing Date
DE19792934641 Granted DE2934641A1 (de) 1978-08-30 1979-08-28 Schaltungsanordnung zur steuerung der sperrvorspannung von halbleiterbauelementen

Country Status (7)

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US (1) US4260909A (de)
JP (1) JPS5534499A (de)
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GB (1) GB2032717B (de)
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