DE3009434C2

DE3009434C2 -

Info

Publication number: DE3009434C2
Application number: DE3009434A
Authority: DE
Inventors: Ralph William Miller; James Graham Manhattan Beach Calif. Us Peterson
Original assignee: TRW Inc
Current assignee: Northrop Grumman Space and Mission Systems Corp
Priority date: 1979-03-19
Filing date: 1980-03-12
Publication date: 1989-12-07
Also published as: FR2452206B1; GB2047997A; DE3009434A1; FR2452206A1; CA1139447A; SE8002074L; JPS55159626A; US4276543A

Description

Die Erfindung bezieht sich auf einen Analog/Digital-Parallel umsetzer nach dem Oberbegriff des Patentanspruchs 1. Ferner bezieht sich die Erfindung auf ein Verfahren zur Herstellung dieses Analog/Digital-Parallelumsetzers.

Die Parallelumsetzung gewährleistet bekanntlich eine besonders hohe Operationsgeschwindigkeit. Bei der Parallelumsetzung wird ein analoges Eingangssignal gleichzeitig mit einer Anzahl unterschiedlicher Bezugssignale verglichen. Jedes Bezugssignal entspricht einem anderen Bezugsspannungspegel innerhalb des analogen Signalbereichs. Die gleichzeitig vorgenommenen Ver gleichsoperationen werden in den Komparatoren durchgeführt. Ist das analoge Eingangssignal 0, so liefern alle parallelen Komparatoren Ausgangssignale in einem ersten Zustand; wenn der Wert des analogen Eingangssignals zunimmt, entwickelt eine zunehmende Anzahl von Komparatoren Ausgangssignale des entge gengesetzten zweiten Zustands. Auf diese Weise wird das analo ge Eingangssignal quantisiert, d. h. es wird zwischen zwei benachbarte Bezugsspannungspegel im analogen Signalbereich eingeordnet. Die Einordnung erfolgt zwischen 2ⁿ-1 Bezugs spannungspegel, wobei am Ausgang des Parallelumsetzers ein n-Bit-Binärcode entsteht.

Aus der DE-OS 27 02 681 ist ein Hochgeschwindigkeits-Analog/- Digital-Umsetzer der eingangs genannten Gattung bekannt, mit dem die Integration von 16 Komparatoren auf einem einzigen Chip zusammen mit einem 4-Bit-Binärcodierer verwirklicht wur de. Die Auflösung beträgt dabei vier Bits.

Gemäß ELECTRONIC DESIGN, April 1978, SS 66-71, sind der an sich wün schenswerten Herstellung von Analog/Digital-Parallelumsetzern auf einem einzigen Chip praktische Grenzen dort gesetzt, wo eine Stufe vier Bits übersteigt. Die Herstellung großer Chips in integrierter Schaltungstechnik führt unter Verwendung her kömmlicher Fabrikationsmethoden zu einer relativ großen Anzahl von Schaltungsfehlern in jedem Chip. Die Folge sind Fehlanpas sungen der Komparatoren und Ungenauigkeiten des Umsetzers. Eine hohe Fehlerdichte ergibt sich vor allem bei Verwendung herkömmlicher Epitaxiemethoden. Bei den epitaktischen Herstel lungsmethoden treten erhebliche Fehler durch Nadeln auf der epitaktischen Schicht auf. Diese Nadeln können eine Photolack schicht, die üblicherweise auf der epitaktischen Schicht ange bracht ist, durchstoßen und aufreißen und dadurch zu wesentli chen Schaltungsfehlern führen.

Hochgeschwindigkeits-Analog/Digital-Umsetzer mit höheren Auf lösungen beispielsweise entsprechend 8 Bits werden bisher überwiegend durch diskrete Komponenten hergestellt. Ein we sentlicher Nachteil dieser bekannten diskreten Anordnung von Komponenten und Komponentengruppen besteht darin, daß die verschiedenen Komparatorschaltungen nicht ohne weiteres mit ihren Betriebscharakteristiken perfekt aufeinander abgestimmt werden konnten. Außerdem waren die Eingangskapazitäten der Komparatoren relativ hoch, und in vielen Fällen mußte ein kostspieliger Pufferverstärker verwendet werden.

Gemäß ELECTRONIC DESIGN I, 4. Januar 1979, SS 80-66, wurden 8-Bit A/D-Umsetzer mit 20 000 Transistoren und 255 Komparatoren entwickelt. Über die Art der Herstellung wird nichts gesagt.

Die Verwendung von Feldeffekttransistoren in einer monolithi- schen Schaltung hätte den Nachteil, daß aufgrund höherer Fehl anpassungen in den Schwellenwerten von Feldeffekttransistoren Mehrdeutigkeiten in den Komparatorzuständen auftreten können, wodurch sich unzuverlässige Umsetzfunktionen des Analog/Digi tal-Umsetzers ergeben.

Eine weitere Möglichkeit zur Erzielung einer hohen Auflösung bei Analog/Digital-Parallelumsetzern ist die Verwendung mehre rer Kaskadenstufen aus kleineren monolithischen Parallelumset zern. So kann beispielsweise ein erster Vier-Bit-Umsetzer zum Quantisieren des analogen Eingangssignals in einen von sech zehn Pegeln und ein zweiter Vier-Bit-Umsetzer zur Schaffung einer weiteren Vier-Bit-Auflösung verwendet werden. Die Hin tereineinanderschaltung mehrerer Parallelumsetzer verringert die Operationsgeschwindigkeit entsprechend.

Der Erfindung liegt die Aufgabe zugrunde, bei einem gattungs gemäßen Analog/Digital-Parallelumsetzer die Vorzüge der be trieblichen Zuverlässigkeit, der hohen Auflösung sowie der hohen Operationsgeschwindigkeit in bisher nicht erreichter Weise optimal zu vereinigen.

Gelöst wird diese Aufgabe erfindungsgemäß durch die kennzeich nenden Merkmale des Patentanspruchs 1 bzw. die kennzeichnenden Merkmale des Patentanspruchs 5.

Die Dreifach-Diffusionstechnik ist aus der US-PS 39 81 072 an sich bekannt. Bei dem Dreifach-Diffusionsprozeß werden bipola re Transistorelemente in ein Substratmaterial eindiffundiert. Eine epitaktische Schicht gibt es nicht. Es gibt daher auch keine epitaktischen Nadeln, und auch andere die Genauigkeit und Anpassung der Komparatoren beeinträchtigenden Fehler und Störungen sind wesentlicher vermindert. In Anwendung auf Ana log/Digital-Umsetzer wirkt es sich besonders günstig aus, daß sich beim Dreifach-Diffusionsprozeß eine flachere, ebenere Oberfläche herstellen läßt. Es kann ein Schaltungsmuster mit höherer Komponenten-Packungsdichte realisiert werden, das eine entsprechend höhere Auflösung, d. h. eine höhere Bitzahl ermög licht. Außerdem können kleinere Transistoren mit niedrigerer Leistungsaufnahme und niedrigeren Eingangskapazitäten verwen det werden, die dementsprechend niedrigere Eingangsleckströme für eine bessere Komparatoranpassung haben. Die Produktions ausbeute bei einem Acht-Bit-Analog/Digital-Parallelumsetzer liegt bei Verwendung des Dreifach-Diffusionsprozesses über 25%, und dieser nutzbare Anteil ist zumindest für die hier in Betracht stehenden komplizierten Schaltungen annehmbar hoch.

Zweckmäßige Weiterbildungen der Erfindung sind in den Unteran sprüchen gekennzeichnet.

Der erfindungsgemäße Analog/Digital-Parallelumsetzer vereinigt die Vorteile hoher Auflösung, optimal hoher Operationsge schwindigkeit und kompakter Bauweise wegen seines Aufbaus auf einem einzigen integrierten Schaltungschip. Relativ hoch sind auch die erreichbaren Produktionsausbeuten und die betriebli che Zuverlässigkeit. Weitere Vorteile und Einzelheiten der Erfindung ergeben sich aus der folgenden Beschreibung eines in der Zeichnung dargestellten Ausführungsbeispiels. In der Zeichnung zeigt

Fig. 1 ein vereinfachtes Schaltbild, teilweise als Block diagramm, eines Ausführungsbeispiels des neuen Analog/Digi tal-Parallelumsetzers;

Fig. 2a-2c ein Zeitdiagramm, das die Beziehung zwischen einem Taktsignal, einem analogen Eingangssignal und den entsprechenden digi talen Ausgangssignalen veranschaulicht;

Fig. 3 ein genaueres Schaltbild einer bei dem Um setzer gemäß Fig. 1 verwendeten Komparator schaltung;

Fig. 4 ein vereinfachtes Blockdiagramm einer in dem Umsetzer verwendeten Acht-Bit-Kodier schaltung;

Fig. 5 eine Teilschaltung der Fig. 4 mit einer Gruppe von 32 Spalten-ODER-Gattern;

Fig. 6 ein Schema zur Darstellung der Verbindung aller Spalten-ODER-Gatter gemäß Fig. 5;

Fig. 7 ein Schaltbild einer Abgangsschaltung zur Ver wendung bei den Spalten-ODER-Gattern nach den Fig. 5 und 6;

Fig. 8 ein Schaltbild zur Veranschaulichung der Er zeugung von Bezugsspannungen für Pufferschal tungen, die in Verbindung mit den Spalten- ODER-Gattern gemäß den Fig. 5 und 6 verwendet werden;

Fig. 9 ein Schaltbild eines getakteten Puffers, der zur Speicherung der Ausgangssignale der Spal ten-ODER-Gatter gemäß den Fig. 5 und 6 dient;

Fig. 10 eine Schaltung von Teilen einer Gruppe von Ausgangs-ODER-Gattern, die zur Kombination der Ausgangssignale aus den Spalten-ODER-Gattern gemäß den Fig. 5 und 6 dienen;

Fig. 11 eine Ansicht zur Veranschaulichung der Verbin dung aller Ausgangs-ODER-Gatter zur Entwick lung von digitalen Ausgangssignalen;

Fig. 12 ein schematisches Schaltbild einer Abgangsschal tung für die Ausgangssignale aus den Ausgangs- ODER-Gattern gemäß den Fig. 10 und 11;

Fig. 13 ein Schaltbild, das im Detail die Verriegelungs schaltung zur Speicherung der Ausgangssignale aus den Ausgangs-ODER-Gatern gemäß den Fig. 10 und 11 veranschaulicht;

Fig. 13a ein Schaltbild eines Eingangspuffers, der zur Verarbeitung eines an die Verriegelungsschal tung gemäß Fig. 13 angelegten Inversionssteuer signals dient;

Fig. 14 ein Schaltbild einer Taktpufferschaltung zur Erzeugung von Taktsignalen für die Ausgangs pufferschaltung gemäß Fig. 13;

Fig. 14a ein Schaltbild einer Taktpufferschaltung zur Erzeugung von internen Taktsignalen;

Fig. 14b ein Schaltbild einer Taktsignal-Umsetzschaltung zur Erzeugung eines internen Taktsignals aus einem extern zugeführten Taktsignal;

Fig. 15 eine vereinfachte Draufsicht - nicht maßstabs getreu - auf einen Transistor, der mit dem bei der Erfindung benutzten besonderen Drei fach-Diffusionsverfahren hergestellt ist; und

Fig. 16-25 Schnittansichten zur Veranschaulichung der Folge von Verfahrensschritten bei der Durch führung des besonderen Dreifach-Diffusions verfahrens.

Wie die Zeichnungen zeigen, befaßt sich die Erfindung mit einem monolithischen Analog/Digital-Umsetzer, der bei sehr hohen Ge schwindigkeiten betrieben werden kann. Wie weiter oben in der Beschreibung erwähnt wurde, sind die grundsätzlichen Schaltungs elemente, die zum Aufbau des Konverters hoher Auflösung dieser Art benötigt werden, zumindest dem Konzept nach bekannt. Wie in Fig. 1 gezeigt ist, dienen mehrere Komparatoren, die mit dem Bezugszeichen 10 bezeichnet sind, zum Vergleich des Momentan werts eines analogen Eingangssignals auf der Leitung 12 mit mehreren gestuften Bezugssignalen, die von einem Präzisions widerstands-Spannungsteiler 14 gewonnen werden.

Jeder der Komparatoren 10 entwickelt ein Ausgangssignal eines besonderen Zustandes, wenn das analoge Eingangssignal den an diesem Komparator anstehenden Bezugssignalpegel übersteigt, und entwickelt ein Ausgangssignal des entgegengesetzten Zu standes, wenn das analoge Eingangssignal das Bezugssignal nicht übersteigt. Wenn das analoge Eingangssignal daher bei oder nahe Null ist, haben alle Komparatorausgänge denselben Zustand; wenn jedoch das analoge Eingangssignal wertmäßig zunimmt, so ändern immer mehr Komparatoren den Zustand ihrer Ausgangssignale. Auf diese Weise quantisiert die Komparatoranordnung das analoge Eingangssignal in einen von mehreren konkreten Pegeln, und dieser Pegel kann in die Form eines binären Ausgangssignals kodiert werden. Leider ergeben sich jedoch bei Umsetzern mit Binärausgängen von mehr als vier Bits, d. h. für Auflösungen besser als ein Teil pro 16, praktische Schwierigkeiten im Schaltungsaufbau, die die Herstellung eines solchen Umsetzers unter Verwendung herkömmlicher integrierter Schaltungstechno logie praktisch unmöglich machen. Darüber hinaus haben sich äquivalente Schaltungen unter Verwendung diskreter Kompo nenten als außerordentlich kostspielig erwiesen und haben nicht die erforderliche Zuverlässigkeit.

Erfindungsgemäß wird ein Analog/Digital-Parallelumsetzer hoher Operationsgeschwindigkeit zur Verfügung gestellt, bei dessen Herstellung ein Dreifach-Diffusionsverfahren verwendet wird, mit dessen Hilfe die für den Stand der Technik typischen Nachteile ausgeräumt werden, wodurch sich ein zuverlässiger und relativ preisgünstiger Umsetzer auf einem einzigen inte grierten Schaltungschip herstellen läßt. Viele der Schaltungs einzelheiten des beschriebenen Analog/Digital-Umsetzers sind für die Erfindung nicht kritisch. Die Erfindung umfaßt in erster Linie die Verwendung eines vorteilhaften Dreifach- Diffusionsprozesses, der genauer beschrieben werden wird, zur Herstellung eines Analog/Digital-Parallelumsetzers mit einer Auflösung von fünf oder mehr Bits, also einer Auflösung, die bisher in einem preiswerten, einstufigen Umsetzer nicht realisiert werden konnte. Der genauere Schaltungsaufbau eines Acht-Bit-Umsetzers wird im folgenden als Ausführungsbeispiel beschrieben, wobei klar ist, daß die Erfindung nicht auf den beschriebenen Acht-Bit-Umsetzer oder auf andere Schaltungs einzelheiten des beschriebenen Schaltungsaufbaus beschränkt ist.

Wie in Fig. 1 veranschaulicht ist, liegt eine mit V _REF be zeichnete Bezugsspannung an dem Präzisionswiderstandsspannungs teiler 14, durch den eine Vielzahl von Bezugsspannungspegeln geschaffen wird, die an die nicht-invertierenden Anschlüsse der zugehörigen Komparatoren 10 angelegt werden. Die analoge Eingangsspannung auf der Leitung 12 wird an die invertieren den Anschlüsse der Komparatoren 10 angelegt, und ein Takt signal auf der Leitung 16 dient zur Freigabe der Komparatoren. Das Taktsignal wird von einer externen Signalquelle über die Leitung 18 zugeführt. Interne Taktsignale werden von einem Verstärker 20 erzeugt, dessen Eingang mit der Leitung 18 ver bunden ist und der ein invertiertes Ausgangssignal auf die Leitung 22 und ein nicht-invertiertes Ausgangssignal auf die Leitung 22 gibt. Wie weiter unten beschrieben werden wird, dienen die Taktsignale auf diesen Leitungen zur Steuerung einer Ausblendlogik in verschiedenen Teilen der Umsetzerschaltung.

Jeder der Komparatoren 10 erzeugt ein Ausgangssignal in einem Zustand, eine logische Null, wenn die analoge Eingangsspannung die am Komparator anstehende Bezugsspannung übersteigt, und erzeugt ein Ausgangssignal in dem entgegengesetzten Zustand, eine logische Eins, wenn das analoge Eingangssignal niedriger als der Bezugsspannungspegel ist. Jedes der Komparator-Aus gangssignale wird über eine Leitung 25 als ein Eingangssignal an ein zugehöriges UND-Gatter 26 angelegt, wobei jedes UND- Gatter zwei weitere Eingänge besitzt. Jedem der UND-Gatter 26, mit Ausnahme des obersten, d. h. des der höchsten Bezugsspannung zugeordneten UND-Gatters, wird ein zweites Eingangssignal über eine Leitung 28 von dem nächsthöchsten Komparatorausgang zuge führt. In ähnlicher Weise wird jedem UND-Gatter, mit Ausnahme des niedrigsten UND-Gatters, ein drittes Eingangssignal über eine Leitung 30 von dem nächstniedrigeren Komparatorausgang zugeführt. Dieser dritte Eingang wird invertiert. Das zweite Eingangssignal des obersten UND-Gatters ist eine dauernd zuge führte logische Eins, wie bei 32 gezeigt, und das dritte Ein gangssignal für das unterste UND-Gatter ist eine dauernd an stehende logische Null, wie bei 34 gezeigt. Die UND-Gatter 26 werden alle von einem von der Leitung 22 abgeleiteten, über die Leitung 36 zugeführten Taktsignal freigegeben.

Bei dem beschriebenen Ausführungsbeispiel gibt es 256 Komparatoren 10, obwohl, wie einzusehen ist, nur 255 Komparatoren zum Quantisieren eines Analogsignals in einen von 256 bestimmten Pegeln erforderlich sind. Bei Verwendung von 256 Komparatoren und zugehörigen Kompo nenten wird die Symmetrie der Schaltung erhalten und ein Beitrag dazu geleistet, daß das gewünschte Ziel der Anpassung der elektrischen Charakteristiken der Kompara toren erreicht wird.

Zweck der UND-Gatter 26 ist es, ein Signal auf nur einer der 256 Ausgangsleitungen 38 der UND-Gatter zu erzeugen. Die UND-Gatterlogik ist so, daß bei logischen Einsen an den Ausgängen aller Komparatoren das unterste UND-Gatter eine logische Eins am Ausgang entwickelt, alle höheren UND-Gatter ausgangsseitig jedoch eine Null haben. Wenn das Ausgangssignal des untersten Komparators eine Null ist und alle anderen Komparatorausgänge auf einer Eins sind, so entwickelt das unterste UND-Gatter eine Null als Ausgangssignal, das zweite UND-Gatter eine Eins als Aus gangssignal, und alle höheren UND-Gatter entwickeln Nullen als Ausgangssignale. Es ist daher zu sehen, daß generell das Ausgangssignal desjenigen UND-Gatters, das auf dem selben Pegel wie der unterste, eine Eins als Ausgangssignal habende Komparator ist, auch eine Eins ist, während alle anderen UND-Gatter eine Null als Ausgangssignal erzeugen. Wenn alle Komparatorausgänge Null sind, entwickeln alle UND-Gatter eine Null an den Ausgängen.

Die Ausgangssignale der UND-Gatter 26 werden sodann über die Ausgangsleitungen 38 in einen Kodierer 40 eingegeben, der das 1-aus-256-Eingangssignal in einen Acht-Bit-Aus gangscode auf den Leitungen 42 umsetzt. Der Ausgangscode wird dann in eine Acht-Bit-Verriegelungsschaltung 44 ein gegeben, aus der das gewünschte Ausgangssignal über die Ausgangsleitungen 46 abgegeben wird. Der Betrieb des Kodierers 40 wird von Taktsignalen auf der Leitung 24 und der Betrieb der Verriegelungsschaltung 44 von Taktsignalen auf der Lei tung 22 gesteuert.

Fig. 2a, 2b und 2c zeigen die grundsätzlichen Zeitbeziehungen des Umsetzers. Wie in Fig. 2a zu sehen ist, dient ein perio disches Taktsignal zur Zeitabtastung des analogen Eingangs signals, das als Beispiel in Fig. 2b gezeigt ist. Fig. 2c zeigt den zeitlichen Verlauf von möglichen digitalen Einzel bit-Ausgangsänderungen von Null auf Eins oder von Eins auf Null. Es ist aus den Fig. 2a bis 2c zu erkennen, daß eine Zeitverzögerung von etwas mehr als einer Taktperiode zwischen dem Abtasten von analogen Daten und der Erzeugung der ent sprechenden digitalen Daten besteht, die der Übertragungszeit durch die UND-Gatter 26 und die Kodierlogik 40 entspricht.

Bei der Realisierung der Erfindung können verschiedene Kom paratorkonstruktionen verwendet werden. Der bei dem beschrie benen Ausführungsbeispiel der Erfindung verwendete Komparator- Schaltungsmodul ist genauer in Fig. 3 gezeigt. Dieser Schal tungsmodul weist sowohl einen Komparator 10 als auch ein UND- Gatter 26 auf. Es ist zu erkennen, daß sowohl beim Komparator als auch beim UND-Gatter zum überwiegenden Teil eine Differenz schaltung und eine Strombetriebslogik Verwendung finden. Obwohl diese Anordnung eine große Anzahl von Komponenten er fordert, minimiert sie die Anforderunqen an eine sehr genaue Bezugsspannung und an eine enge Folgesteuerung der Komparator- Ausgangspegel, wie sie bei Verwendung eines Eintaktschaltungs schemas wesentlich wären. Der Komparator- und UND-Gatter- Schaltungsmodul gemäß Fig. 3 hat eine V _REF-Eingangsleitung 50, eine Eingangsleitung 12 für die analoge Eingangsspannung V _IN und eine UND-Gatter-Ausgangsleitung 38, deren Ausgangs signal mit dem Signalnamen COMPOUT bezeichnet ist.

Die Komparatorschaltung 10 liefert zwei Ausgangssignalpaare, die mit AOUT, AOUT′ und BOUT, BOUT′ bezeichnet sind. Diese bilden die Ausgangssignale für die Kreuzkopplung zu benach barten UND-Gattern, beaufschlagen also die Leitungen 28 und 30 in Fig. 1. In ähnlicher Weise erhält die UND-Gatterschaltung 26 zwei Paare von Eingangssignalen, die mit AIN, AIN′ und BIN, BIN′ für die Verbindung der UND-Gattereingänge bezeichnet sind. Es ist zu erkennen, daß eine andere UND-Gatterschaltung zur Ver arbeitung der Ausgänge aus den ersten und letzten Komparatoren des Systems verwendet werden muß, da diese eine logische Eins bzw. eine logische Null als ständig anstehendes Signal an den zugehörigen Eingängen erforderlich machen.

Der Komparator-Schaltungsmodul gemäß Fig. 3 weist außerdem inver tierte und nicht-invertierte Taktsignalanschlüsse bei 52 und 52′ auf, an die Signale CLK und CLK′ angelegt werden. Diese internen Taktsignale werden aus dem extern angelegten Taktsignal mit Hilfe der in den Fig. 14a und 14b dargestellten Schaltungen abgeleitet. Der Schaltungsmodul gemäß Fig. 3 hat außerdem einen Betriebs spannungsanschluß 54 und einen Erdanschluß 56. Die ohmschen Werte der Widerstandselemente in der Schaltung sind direkt im Schaltbild angegeben, und die npn-Transistorelemente sind in der nachfolgend im einzelnen beschriebenen Weise hergestellt.

Das Dreifach-Diffusionsverfahren, durch das der erfindungsgemäße Analog/Digital-Umsetzer hergestellt wird, ist in den Fig. 15 bis 25 veranschaulicht. Wie in Fig. 16 gezeigt ist, wird ein Siliziumsubstrat 60 mit einer ersten Oxidschicht 62 beschichtet. Danach wird gemäß Darstellung in Fig. 17 eine rechteckige Zone oder ein Fenster 64 aus der ersten Oxidschicht 62 entfernt und ein n-leitendes Material, in diesem Falle Phosphor, in die später als Kollektorzone 66 (Fig. 19 und 20) des Transistors dienende Zone implantiert.

Der Bereich der Kollektorzone 66 und die Bereiche der anderen Diffusionszonen des Transistors werden insgesamt mit Hilfe eines herkömmlichen Fotolackprozesses geometrisch definiert, wobei dieser Fotolackprozeß in den die Zeichnung begleitenden Legenden mit PR bezeichnet, jedoch nicht genauer veranschaulicht ist. Grundsätzlich wird bei einem derartigen Prozeß ein licht empfindlicher Überzug, der als Fotolack bekannt ist, auf dem Oxid niedergeschlagen und danach selektiv durch eine foto lithografische Maske (nicht gezeigt) mit ultraviolettem Licht belichtet. In dem besonderen Falle der Kollektorzone 66 definiert die Maske das rechteckige Fenster 64. Der belichtete Fensterbereich des Fotolacks wird nachfolgend weggewaschen, worauf die Oxidschicht in dem Fensterbereich mit einer Säure geätzt wird, um das darunterliegende Silizium substrat freizulegen und das Fenster 64 entsprechend der Darstellung in Fig. 17 auszubilden. Das n-leitende Kollektor material 68 kann danach in den Kollektorfensterbereich implan tiert und die restliche Oxidschicht 62 abgezogen werden, um die in Fig. 18 gezeigte Struktur zu schaffen. In einem nach folgenden Diffusionsvorgang wird eine zweite Oxidschicht 70 entsprechend der Darstellung in Fig. 19, gebildet, und das n-leitende Kollektormaterial 68 wird zur Bildung der Kollek torzone 66 in das Substrat 60 eindiffundiert.

Die Kollektor-Diffusionszone 66 hat eine Tiefe von angenähert 3,5 µm, eine Oberflächenkonzentration von 2×10¹⁷ cm^-3 und einen Flächenwiderstand von etwa 500 Ohm pro Quadrat. Der Begriff "Flächenwiderstand" wird bekanntlich üblicherweise für den elektrischen Widerstand einer leitenden oder halblei tenden Schicht verwendet. Der Widerstand gegen einen Strom fluß von einer Ecke eines Flächenquadrats einer solchen Schicht zur entgegengesetzten Ecke ist unabhängig von dessen Flächen.

Als nächstes wird entsprechend der Darstellung in Fig. 20 die zweite Oxidschicht 70 zur Bildung eines Basiszonenfensters 72 selektiv entfernt. Außerhalb der Kollektorzone 66 liegende Teile der Oxidschicht 70 werden ebenfalls entfernt. Danach wird ein p-leitendes Material, in diesem Falle Bor, in das Basiszonenfenster 72 implantiert, wie durch die Schicht 74 veranschaulicht ist. Diese Implantation findet auch an den freigelegten Zonen des Substrats außerhalb der Kollektorzone 66 statt. Danach wird entsprechend der Darstellung in Fig. 21 eine dritte Oxidschicht 76 aufgebracht und das Bor bis auf eine Tiefe von etwa 1,2 µm zur Bildung der Basiszone 78 ein diffundiert. Die Basiszone hat eine Tiefe von angenähert 1,2 µm, eine Oberflächenkonzentration von 1 × 10¹⁹ cm^-3 und einen Flächenwiderstand von 150-200 Ohm pro Quadrat. Das p-leitende Bormaterial wird auch in die umgebende Feld zone außerhalb der Kollektorzone 66 eindiffundiert. Diese Felddiffusionszone 80 erhöht die Oberflächenkonzentration des Substrats 60 und trennt benachbarte Bauelemente wirk sam voneinander.

Als nächstes wird entsprechend der Darstellung in Fig. 22 die dritte Oxidschicht 76 selektiv entfernt, wobei wiederum das Fotolackverfahren verwendet wird. Hierbei wird ein Emitterzonenfenster 82 über der Basiszone 78 und außerdem ein ununterbrochener rechteckiger Streifen 84 (Fig. 15) über der Kollektorzone 66 freigelegt. Ein n⁺-leitendes Phosphormaterial wird zur Bildung der Emitterzone in den freigelegten Zonen niedergeschlagen und bis zu einer Tiefe von etwa 0,9 µm eindiffundiert. Hierbei bildet sich die Emitterzone 86 und außerdem eine durchgehende n⁺-leitende Zone unterhalb des rechteckigen Streifens 84 um die Kollek torzone, über die die Kollektorzone kontaktiert wird. Die Oberflächenkonzentration der Emitterzone 86 beträgt ange nähert 1×10²¹ cm^-3, und der Flächenwiderstand ist etwa 18 bis 25 Ohm pro Quadrat.

Wie in Fig. 23 gezeigt ist, wird eine vierte Oxidschicht 90 über den zuvor gebildeten Schichten angeordnet und zum Freilegen von Kontaktlöchern für die Herstellung eines elektrischen Kontakts mit den verschiedenen Halbleiterzonen selektiv entfernt. Danach werden metallische Kontaktstreifen gebildet, wobei wiederum ein herkömmlicher Fotolackprozeß (nicht im einzelnen gezeigt) verwendet wird. Zuerst wird eine Metall schicht auf der Gesamtstruktur niedergeschlagen, danach wird eine Fotolackschicht auf der Metallschicht angebracht, selek tiv durch eine fotolithografische Maske belichtet und weg gewaschen, um das Fotolackmaterial über vorgegebenenen Metall zonen beizubehalten. Sodann werden die restlichen, nicht maskierten Bereiche der Metallschicht weggeätzt, so daß metallische Verbindungsstreifen (in der Zeichnung nicht gezeigt) stehenbleiben. Wie in Fig. 24 gezeigt ist, gibt es einen Kollektor-Kontaktstreifen 92, der mit der n⁺- Felddiffusionsschicht 84 um die äußere Peripherie der Kollektorzone 66 in Kontakt steht, einen Basiskontakt streifen 94, der mit der Basiszone 78 direkt in Kontakt steht, und schließlich einen Emitterkontaktstreifen 96, der mit dem Zentrum der Emitterzone 86 direkt in Kontakt steht. Der letzte Schritt bei diesem Herstellungsverfahren ist das Aufbringen einer Passivierungsoxidschicht 98 auf der gesamten Struktur.

Die Metallkontaktstreifen 92, 94 und 96 sind Einzelschichten von angenähert 0,8 bis 1,2 µm Dicke. Jede Metallschicht weist einen dünnen ersten Überzug aus Titan bei einer Stärke von angenähert 50 Å und in der restlichen Schichtdicke Kupfer und Aluminium auf. Die Metallstreifen sind wenigstens um 2 µm voneinander beabstandet und haben nach der während des Fabri kationsprozesses erfolgenden Schrumpfung eine Mindestbreite von 5 µm. Alle anderen Teile des Bauelements haben eine Mindestgeometrie von 2 µm, was sowohl für die Breite als auch für den Abstand gilt. Daher kann die beschriebene Schaltung als "Zwei-Mikron-Elementen-Geometrie" bezeichnet werden, was bei einer Draufsicht bedeutet, daß alle Halbleiterzonen eine Mindestabmessung von 2 µm in der Bauelementenebene und einen gegenseitigen Abstand von mindestens 2 µm in derselben Ebene haben. Die Bereiche der Halbleiterzonen können innerhalb dieser geometrischen Grenzen beliebig dimensioniert werden. So kann die Emitterzone 86 entsprechend dem beschriebenen Ausführungsbeispiel eine Breite von etwa 5 bis 6 µm haben, und die Kontaktlöcher können eine Weite von 3 µm haben.

Der Kodierer 40 und die Verriegelungsschaltung 44 gemäß Fig. 1 können irgendeine geeignete Ausbildung haben. In den Fig. 4 bis 14b ist ein Ausführungsbeispiel für einen Acht-Bit- Kodierer dargestellt. Wie in Fig. 4 gezeigt ist, weist die Kodiererlogik 4 ODER-Gatter-Schaltungsmodule 100, die als Spalten-ODER-Gatter bezeichnet werden, und eine Gruppe von Ausgangs-ODER-Gattern 102 auf, die die Ausgänge von den Spalten-ODER-Gattern kombinieren. Jeder der Spalten-ODER- Gatter 100 hat 64 Binäreingänge und erzeugt auf sechs Daten leitungen ein kodiertes Sechs-Bit-Ausgangssignal zusammen mit einem Null-Bit-Ausgangssignal, das anzeigt, wann die sechs Datenbits alle Null sind. Die vier Gruppen von Sieben- Bit-Ausgangssignalen werden über Leitungen 104 zu den Aus gangs-ODER-Gattern 102 geleitet, wo sie logisch kombiniert werden, um ein digitales Acht-Bit-Ausgangssignal zu erzeugen, das zu der Verriegelungsschaltung 44 übertragen wird.

Wie in Fig. 5 gezeigt ist, weist jeder Spalten-ODER-Gatter- Modul 100 eine Vielzahl von npn-Transistoren auf. Es gibt bei dem dargestellten Ausführungsbeispiel 64 Zeilen mit je weils acht solcher Transistoren. Die Kollektoranschlüsse aller Transistoren im Modul sind gemeinsam mit dem Erdan schluß 106 verbunden, und jede der 64 Eingangsleitungen ist mit den Basisanschlüssen einer Transistorreihe verbunden. Vier solcher Leitungen sind als Beispiel in Fig. 5 gezeigt und mit den Signalnamen COMPOUT Nr. 0, 31, 32 und 63 be zeichnet. Außerdem sind in einem Spalten-ODER-Gatter sieben Ausgangsleitungen mit sechs Datenleitungen 108 und der Null leitung 110, an die die Emitteranschlüsse der Transistoren selektiv angeschaltet sind. Eine achte Parallelleitung 112 und eine entsprechende "Spalte" von in Fig. 5 gezeigten Transistoren werden in der Acht-Bit-Konfiguration nicht verwendet.

Eine selektive Verbindung der Ausgangsleitungen 108 und 110 mit den Emitteranschlüssen der Transistoren bewirkt die Um setzung eines von einem Signal auf einer der 64 Eingangslei tungen bezeichneten Signalpegels in einen entsprechenden Binärcode. So ist beispielsweise in der Zeile Nr. 0 der Transistoren nur der Emitteranschluß des in Spalte Nr. 0 angeordneten Transistors mit der "0"-Ausgangsleitung 110 verbunden, während keiner der anderen Transistoren in der Zeile Nr. 0 emitterseitig an eine Ausgangsleitung angeschlossen ist. Wenn daher die Eingangsleitung Nr. 0 zum Spalten-ODER- Gattermodul ein Eingangssignal zuführt, so wird nur die "0" Ausgangsleitung 110 beeinflußt. In der Transistorzeile Nr. 31 sind beispielsweise fünf Transistoren mit den Ausgangs datenleitungen 108 verbunden, die den Datenleitungen das Muster 011111 einprägen; dieses Muster wird als Binärcode für die Dezimalzahl 31 erkannt.

Die Gesamtanordnung der Transistorverbindungen für jeden der Spalten-ODER-Gattermodule 100 ist schematisch in Fig. 6 gezeigt. Die vertikal verlaufenden Leitungen in Fig. 6 sind die Ausgangsleitungen 108 und die Nulleitung 110, und die horizontalen Leitungen mit den Nummern 0 bis 63 stellen die Eingangsleitungen dar. Die Punkte stellen Verbindungspunkte zwischen den Emitteranschlüssen und den Ausgangsleitungen dar. Es ist zu erkennen, daß nicht alle Transistoren in den Spalten-ODER- Gattermodulen benutzt werden und daß die unnötigen Transistoren ganz fortgelassen werden können. Es ist jedoch aus herstellungs technischen Gründen zweckmäßig, die Spalten-ODER-Gattermodule insgesamt in identischer Form herzustellen, also jeweils mit einem voll besetzten Transistormuster, und dann jeden Modul in einem Metallisierungs- bzw. Kontaktierungsschritt durch geeignete Verbindung der Emitteranschlüsse mit den Ausgangs datenleitungen zu "programmieren".

Jede der Ausgangsleitungen 108 und 110 von den Spalten-ODER- Gattern 100 ist mit einer Abtastschaltung der als Beispiel in Fig. 7 gezeigten Art verbunden. Wenn daher ein Transistor in einem der Spalten-ODER-Gatter 100 durch ein an dessen Basis anschluß angelegtes Signal leitend gemacht wird, wird dessen Emitteranschluß mit einer der Ausgangsleitungen 108 verbunden, und der sich ergebende Signalstrom wird in einer Zustands änderung im abgetasteten Ausgangssignal auf der Leitung 120 in Fig. 7 ausgedrückt und erkannt. Die abgetasteten Ausgangs signale, welche alle Ausgangssignale der Spalten-ODER-Gatter darstellen, werden dann zu getakteten Puffern geleitet, von denen einer in Fig. 8 gezeigt ist und deren Ausgangssignale unter Steuerung von internen Taktsignalen auf den Leitungen 52 und 52′ auf Leitungen 122 erzeugt werden. Bezugsspannungen auf Leitungen 124 und 126, die von der getakteten Pufferschal tung gemäß Fig. 8 benutzt werden, werden von einer in Fig. 9 dargestellten Schaltung erzeugt.

Die gepufferten Datenausgangssignale auf den Leitungen 122 der getakteten Pufferschaltungen werden dann zu den Ausgangs- ODER-Gattern 102 geleitet, die in den Fig. 10 und 11 genauer gezeigt sind. Die Ausgangs-ODER-Gatter weisen eine Vielzahl von npn-Transistoren auf, die in acht Zeilen jeweils von 28 Transistoren angeordnet sind. Die Kollektoranschlüsse aller Transistoren sind mit einem gemeinsamen Erdanschluß verbunden, die Basisanschlüsse der 28 Spalten von Transistoren sind je weils mit einer von 28 Eingangsleitungen 122 verbunden, die von den gepufferten Ausgängen der vier Spalten-ODER-Gatter 100 kommen. Acht binäre Datenausgangsleitungen 130, die als Hori zontalleitungen in Fig. 10 erscheinen, sind selektiv mit den Emitteranschlüssen der Transistoren verbunden und entwickeln ein digitales Acht-Bit-Ausgangssignal. Wie sich aus Fig. 11 ergibt, steht jede Gruppe von sechs Datenleitungen, die von den vier Spalten-ODER-Gattern 100 abgeleitet sind, im wesent lichen in einer ODER-Verknüpfung mit sechs entsprechenden am niedrigsten bewerteten Datenausgangsleitungen 130. Außerdem steht jede Dateneingangsleitung 122 in einer selektiven ODER- Verknüpfung mit den beiden am höchsten bewerteten Ausgangs leitungen 130, um einen Zwei-Bit-Code zu schaffen, der angibt, zu welcher Gruppe die Eingangsdatenleitung gehört. Außerdem stehen die "Null-"Leitungen von den Spalten-ODER-Gattern eben falls selektiv in ODER-Verknüpfungen mit den beiden am höchsten bewerteten Datenausgangsleitungen. Die Ausgangs-ODER- Gatter kombinieren die Sechs-Bit-Ausgangssignale der Spalten- ODER-Gatter 100 zur Entwicklung des gewünschten Acht-Bit- Ausgangssignals. Aus Fig. 11 ist zu erkennen, daß die vier Gruppen von Eingangsdatenleitungen mit den beiden am höchsten bewerteten Ausgangsleitungen zur Bildung der Codes 00, 01, 10 und 11 verbunden sind, so daß die geeigneten acht Bits der Ausgangsdaten entwickelt werden.

Eine Abtastschaltung, wie die in Fig. 2 gezeigte Schaltung, ist zum Abtasten des Ausgangssignals auf jeder der Datenlei tungen 130 von den Ausgangs-ODER-Gattern 102 und zur Entwick lung eines abgetasteten Ausgangssignals auf den Leitungen 42 erforderlich. Die Abtastschaltung liefert auch einen mit VR 2 /ORMS bezeichneten Bezugsspannungspegel auf der Leitung 132.

Fig. 13 zeigt ein Beispiel für den schaltungsmäßigen Aufbau einer Ausgangsdatenpufferschaltung, die als Verriegelungs schaltung 44 (Fig. 1) dient. Das Eingangssignal für jede dieser Pufferschaltungen wird über die Leitung 42 von einer zugehörigen Abtastschaltung (Fig. 12) abgeleitet. Interne Taktsignale werden von der in Fig. 14 gezeigten Schaltung über Leitungen 134 und 134′ abgeleitet, und ein weiteres Be zugssignal wird über eine Leitung 136 zugeführt. Ferner werden der Verriegelungsschaltung gemäß Fig. 13 zwei komple mentäre Inversionssignale INV und INV′ über Leitungen 138 bzw. 138′ zugeführt. Die Zustände dieser Inversionssignale bewirken eine selektive Inversion des Signals auf der Lei tung 42 vor der Speicherung in der Verriegelungsschaltung für die Ausgabe auf der Leitung 46.

Der Zustand der der Schaltung gemäß Fig. 13 zugeführten Inver sionssignale wird entweder von einem externen Signal NMINV auf der Leitung 140 (Fig. 13a) für die am höchsten bewertete Stelle oder von einem externen Signal NLINV auf der Leitung 142 (Fig. 14) abgeleitet. Die Inversionssignale können zu Zweier-Kom plement-Operationen verwendet werden, die eine selektive In version des am höchsten bewerteten Bits oder der restlichen Bits bedingen.

Fig. 14a und 14b zeigen eine Taktsignal-Umsetzschaltung und einen Spaltentaktpuffer zur Erzeugung verschiedener Takt signale für den A/D-Umsetzer aus einem über die Leitung 18 zugeführten externen Taktsignal. Die Schaltung gemäß Fig. 14b erzeugt ein zugehöriges Taktsignal mit der Bezeichnung ECLK auf der Leitung 144, und dieses Signal dient in der Schaltung gemäß Fig. 14a zur Erzeugung der internen Takt signale auf Leitungen 52 und 52′ und in der Schaltung gemäß Fig. 14 zur Erzeugung von Taktsignalen auf Leitungen 134 und 134′ für die Verriegelungsschaltung. Zu beachten ist, daß die Schaltungen gemäß den Fig. 13, 13a, 14 und 14b ein Daten- Erd-Signal DGND verwenden, das ebenfalls von einer externen Quelle zugeführt wird.

Der be schriebene Acht-Bit-Umsetzer kann ein analoges Signal mit Geschwindigkeiten von Null bis 30 Megaabtastungen pro Se kunde digitalisieren und Eingangssignale mit Frequenzkom ponenten bis zu 7 MHz verarbeiten.

Claims

1. Analog/Digital-Parallelumsetzer zur Erzeugung eines n-Bit-Binärsignals mit einer aus einer ersten Anzahl 2ⁿ-1 von Komparatoren (10) bestehenden Komparatoranordnung, einer dieser vorgeschalteten Spannungsteilerschaltung (14), die so ausgebildet ist, daß sie eine der ersten Anzahl entsprechende Zahl 2ⁿ-1 von gleichmäßig gestuften Bezugsspannungspegeln erzeugt und jeweils an einen ersten Anschluß (50) jedes der Komparatoren anlegt, und mit einer Eingabeschaltung (12) zur Ankopplung einer analogen Eingangsspannung an einen zweiten Anschluß jedes der Komparatoren, ferner mit einer die Aus gangssignale der Komparatoren in ein äquivalentes Binärsignal umsetzenden Kodierlogik (26, 40) und einen n-Bit-Binärausgang (46), dadurch gekennzeichnet, daß die Bitzahl n des Binärausgangs (46) wenigstens fünf ist, daß der Umsetzer als monolithischer Parallelumsetzer ausgebil det ist und Transistoren aufweist, die in einem Dreifach-Dif fusionsverfahren mit hoher Packungsdichte und hoher geometri scher Auflösung auf einem Substrat (60) hergestellt sind.

2. Parallelumsetzer nach Anspruch 1, dadurch gekennzeichnet, daß die Komparatoren (10) und die Codierlogik (26, 40) eine Vielzahl von npn-Transistoren enthalten, von denen jeder eine n-leitende Kollektorzone, eindiffundiert auf eine Tiefe von etwa 3,5 µm, eine p-leitende Basiszone, eindiffundiert auf eine Tiefe von 1,2 µm in die Kollektorzone und eine n⁺-leitende Emitterzone, eindiffundiert auf eine Tiefe von angenähert 0,9 µm in die Basiszone aufweist.

3. Parallelumsetzer nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß die Komparatoren (10) durch den Dreifach-Diffu sionsherstellungsprozeß auf einem Substrat (60) aufgebaut sind, daß die Spannungsteilerschaltung (14) zur Entwicklung der Bezugsspannungspegel für den Vergleich mit einem umzu setzenden analogen Spannungspegel und die Codierlogik (26, 40, 44) zum Umsetzen der Ausgangssignale der Komparatoren in einen äquivalenten Digitalcode ebenfalls auf dem Substrat (60) auf gebaut sind und daß der Umsetzer eine Auflösung von 1 zu 32 oder besser hat.

4. Parallelumsetzer nach einem der Ansprüche 1 bis 3, da durch gekennzeichnet, daß die Codierlogik eine erste Logik schaltung zur Erzeugung eines den analogen Spannungspegel bezeichnenden 1-aus-n′-Codes mit n′ ≦32 und eine zweite Lo gikschaltung zur Erzeugung eines Mehrfachbit-Binärcodes, der dem 1-aus-n′-Code äquivalent ist, aufweist.

5. Verfahren zur Herstellung eines Analog/Digital-Parallel umsetzers nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Transistoren des Parallelumsetzers auf einem Substrat unter Verwendung eines hoch-dichten Dreifach-Diffusionsverfahrens hergestellt werden.