DE3032952A1 - Hardware/firmware-steuerverfahren sowie steuersystem zur durchfuehrung des verfahrens - Google Patents
Hardware/firmware-steuerverfahren sowie steuersystem zur durchfuehrung des verfahrensInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Hardware/Firmware-Steuerverfahren
nach dem Gattungsbegriff des Anspruches 1, sowie auf ein Logik-Steuersystem zur Durchführung dieses
Verfahrens. Das Steuerverfahren dient der Übertragung von Video-Information aus einem Darstellungsspeicher zu dem Schirm einer
Kathodenstrahlröhe. Hierbei soll die Übertragung von Video-Informationszeilen,
die wahlfrei in dem Darstellungsspeicher abgelegt sind, in einer solchen Weise erfolgen, daß eine dynamisch
auftretende Veränderung einer Darstellungsseite berücksichtigt werden kann/ohne daß die in dem Darstellungsspeicher
gespeicherte Video-Information neu geordnet werden muss.
Bislang werden werden bei Video-Darstellungssystemen im allgemeinen
die Zeilen der Video-Information in Darstellungsspeichern in einer vorbestimmten Reihenfolge gespeichert. Jede Zeile der
Video-Information besitzt eine fest vorgegebene Länge und wird aus der Speichereinheit in der gespeicherten Reihenfolge der
Reihe nach ausgelesen. Um Zeilen von Video-Information in einer Darstellungsseite einzufügen oder zu entfernen.ist im bekannten
Fall eine Neuordnung der Video-Information innerhalb desSpeichers erforderlich.
Es ist die Aufgabe der vorliegenden Erfindung ein Hardware/ Firmware-Steuerverfahren der eingangs genannten Art so auszubilden,
daß eine Neuordnung der in dem Speicher gespeicherten Video-Information bei einer Änderung der Darstellungsseite
nicht erforderlich ist. Die Lösung dieser Aufgabe gelingt gemäß der der im Anspruch 1 gekennzeichneten Erfindung. Ein System
zur Durchführung des erfindungsgemäßen Steuerverfahrens ist im Anspruch 2 gekennzeichnet.
Die vorliegende Erfindung gibt ein Logik-Steuersystem für Bildschirmterminals
an, wobei Video-Informationszeilen wahlfrei inner-
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halb eines Bildspeichers gespeichert sind und vertikal und
horizontal veränderliche Eintrittsstellen aufweisen, die auf
erste Zeichenbytes einer jeden Zeile verweisen, welche Zeilen
miteinander zu verbinden sind.um eine Darstellungsseite zu bilden.
Insbesondere wird ein Verbindungs-Adresszähler unter Firmwaresteuerung
mit einer Speicheradresse geladen, die auf einen Speicherplatz einer Speicherverbindungstabelle verweist. Die
Speicherverbindungstabelle weist gespeicherte Darstellungsspeicheradressen auf, die auf erste Zeichenbytes von Video-Darstellungszeilen
verweisen. Das Logik-Steuersystem überträgt die in dem Speicherplatz der Verbindungstabelle gespeicherte Speicheradresse
zu einem Speicheradresszähler. Der Ausgang des Speicheradresszählers verweist bei einer Initialisierung auf
ein erstes Zeichenbyte einer ersten Zeile der Video-Information einer Darstellungsseite.Der Speicheradresszähler wird erhöht,
um auf nachfolgende Zeichenbytes in einer Darstellungszeile zu verweisen,und der Verbindungsadresszähler wird erhöht,
um auf die Speicheradresse des ersten Zeichenbytes von nachfolgenden
Darstellungszeilen der Darstellungsseite zu verweisen.
Erfindungsgemäß ermöglicht das Logik-Steuersystem die dynamische
Veränderung von Eintrittsstellen der Speicherverbindungstabelle unter Firmwaresteuerung während Datenübertragungen
von dem Darstellungsspeicher,um eine Darstellungsseite durch dynamisches Abtasten des Darstellungsspeichers zu bilden, ohne
daß eine Neuausrichtung der in dem Darstellungsspeicher gespeicherten Video-Information erforderlich wäre.
Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten
Ausführungsbeispieles sei im folgenden die Erfindung näher erläutert.
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Es zeigen:
Fig. 1 ein Blockdiagramm eines Video-Darstellungssystems
gemäß der Erfindung;
Fig.2 eine graphische Darstellung der Buszyklus-Kanalzeittakte
für den Adress- und Datenbus gemäß Figur 1;
Fig.3 eine graphische Darstellung der Videoinformation-Zeilenverbindung
gemäß der Erfindung;
Fig.4 teilweise ein funktionelles Blockdiagramm
und teilweise eine graphische Darstellung der Videoinformation -Zeilenverbindung gemäß
der Erfindung;
Fig.5 bis 8 eine detailliertes elektrisches Schaltungsschema des Logik-Steuersystems gemäß der
Erfindung; und
Fig.9 ein Zeittakt-Diagramm der Zeittakt-Steuersignale,
wie sie beim Betrieb des Logik-Steuersystems gemäß den Figuren 5 bis 8 verwendet werden.
Figur 1 zeigt ein Blockdiagramm eines Video-Terminals mit einem Zeittakt und Steuersystem 10, einer Zentraleinheit CPU-11,
einer Speichereinheit 12 und einem Kathodenstrahlröhren (CRT) Steuersystem 13. Der Dialog zwischen den Geräten des Video-Terminals
erfolgt über einen bidirektionalen Datenbus 14, einen Adressbus 15 und einen Steuerbus 16.
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Die nachstehend beschriebene Erfindung ist in dem CRT-Steuersystem
13 enthalten.
Das Zeittakt- und Steuersystem 10 erzeugt die zyklischen Zeittakte
für den Datenbus 14, den Adressbus 15 und den Steuerbus 16. Der Systembus-Zeittakt ist in eine Adressphase und eine
Datenphase unterteilt, wobei beide Phasen gegeneinander verschoben sind. Der Systembus-Zeittakt ist ferner in abwechselnde
CPU-Zyklen und direkte Speicherzugriffszyklen (DMA-Zyklen)
unterteilt. Die DMA-Zyklen werden von peripheren Subsystemen benutzt,
um einen Dialog mit der Speichereinheit 12 auszuführen. Die Zentraleinheit CPü-11 ist während CPU-Zyklen tätig, während
das CRT-Steuersystern 13 während DMA-Zyklen betrieben wird.
Die Speichereinheit 12 umfaßt einen Speicher mit wahlfreiem Zugriff RAM und einen Festwertspeicher ROM. Mikroprogrammierte
Subroutinen sind in dem Festwertspeicher ROM gespeichert,um
den Betrieb des gesamten Systems zu steuern. Abschnitte des Speichers mit wahlfreiem Zugriff RAM werden jedoch bereitgestellt
um als Register, Puffer und Wortbereiche während des Betriebs des Systems benutzt zu werden. Die Speichereinheit
ist sowohl während CPU- als auch während DMA-Zyklen wirksam. Wenn eine Speicheradresse durch die Speichereinheit 12 von
der Zwntraleinheit CPU-11 über den Adressbus 15 während eines Speicher-Lesezyklus empfangen wird, so wird ein Datenwort
von der Speichereinheit 12 an den Datenbus 14 geliefert. Während eines Speicher-Schreibzyklus wird von der Zentraleinheit CPU-11
über den Datenbus 14 ein Datenwort dem Speicher zugeführt und in diesen an einem Speicherplatz eingeschrieben, der durch die
über den Adressbus 15 von der Zentraleinheit CPU-11 vorgegebene Adresse festgelegt ist.
Die Zentraleinheit CPU-11 wirkt somit sowohl mit dem Datenbus
als auch mit dem Adressbus 15 während CPU-Zyklen zusammen.
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Während des Systembetriebs kann die Zentraleinheit CPU-11
in den Speicher RAM der Speichereinheit 12 Information einschreiben oder aus diesem auslesen. Die Zentraleinheit CPU-11
steuert ferner den Gesamtbetrieb des Systems durch Zugriff auf eine mikroprogrammierte Subroutine, die in dem Festwertspeicher
ROM'der Speichereinheit 12 gespeichert ist.
Das CRT-Steuersystem 13 ist während DMA-Zyklen wirksam, wobei es Speicheradresssignale an die Speichereinheit 12 über
den Adressbus 15 liefert. Hierdurch wird Steuerinformation und Datenzeichen für jede Informationszeile adressiert, die von
der Speichereinheit 12 über den Datenbus 14 an das Steuersystem
13 geliefert wird.
Nachfolgend sei eine kurze Beschreibung der Steuersignale gegeben,
die von dem Zeittakt- und Steuersystem 10 über den Steuerbus 16 während des Systembetriebs erzeugt und empfangen
werden:
CPUADR-OO CPU-Adressensteuerung
Dieses Signal definiert den DMA- und CPU-Buszyklus-Zeittakt des Adressbus 15. Wenn das Signal den niedrigen Pegel aufweist,
so werden die CPU-Adressleitungen auf den Adressbus 15 geschaltet. Wenn das Signal den hohen Pegel aufweist, so werden
die DMA-Adressleitungen auf den Adressbus 15 geschaltet.
CPUDAT-OO CPU-Datensteuerung
Dieses Signal definiert die DMA- und CPU-Buszyklus-Zeittakte. Wenn das Signal den niedrigen Pegel besitzt, so steuert die
Zentraleinheit CPU den Datenbus 14. Wenn das Signal den hohen Pegel aufweist, so steuern die DMA-Geräte den Datenbus 14.
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BUSRWC-i-OO Bus-Lese/Schreibsteuerung
Dieses Signal definiert den Typ der Datenübertragung auf dem Datenbus 14. Es ist während des CPUADR-Zeittaktes für diese
Phase des Buszyklus gültig. Wenn das Signal den hohen Pegel während eines CPU-Zyklus aufweist, so werden Daten von einem
Gerät wie beispielsweise der Speichereinheit 12 in die Zentraleinheit
CPU-11 über den Datenbus 14 gelesen. Wenn das Signal den niedrigen Pegel aufweist, so werden Daten von der Zentraleinheit
CPU-11 in die Speichereinheit 12 über den Datenbus geschrieben. Wenn das Signal den hohen Pegel während eines
DMA-Zyklus aufweist, so werden Daten von der Speichereinheit in das CRT-Steuersystem 13 über den Datenbus 14 gelesen. Wenn
das Signal den niedrigen Pegel aufweist, so werden von dem Steuersystem 13 Daten zu der Speichereinheit 12 über den Datenbus
15 gesendet.
DMAREQ DMA-Anförderung
Das Anforderungssignal DMAREQ+01 ist dem CRT-Steuersystem
zugeordnet. In dem hier beschriebenen bevorzugten Ausführungsbeispiel gibt es vier DMA-Buszyklus-Zeittaktschlitze: DMA1,
DMA2, DMA3 und DMA4. Ein Subsystem fordert einen zugeordneten DMA-Buszyklus an, indem es das Signal DMAREQ auf den niedrigen
Pegel setzi.
DMAKXO- DMA-Bestätigung
Die vier DMA-Bestätigungssignale DMAK10-, DMAK2O-, DMAK30-
und DMAK4O- definieren entsprechende Zeittaktschlitze auf dem Steuerbus 16fwenn sie auf den niedrigen Pegel gesetzt
sind.
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BRESET-OO Bus-Rückstellung
Dieses Signal wird von der Zentraleinheit CPU-11 verwendet/
um Register zu löschen und Flip-Flops in dem Video-Terminal system zurückzustellen. Die Systemrückstellung tritt auf,
wenn das Signal auf den niedrigen Pegel umschaltet.
Figur 2 zeigt in einem Diagramm die Aufspaltung der Systembus-Zeittaktperioden
in abwechselnde CPU-Zyklen und DMA-Zyklen.
Gemäß Figur 2 sind die Adressbus- und Datenbus-Zykluszeittakte in DMA- und CPUSykluskanäle unterteilt. Die DMA-Zyklen treten
in der Reihenfolge DMA1, DMA2, DMA3 und DMA4 auf. Jeder der DMA-Zyklen wird ungefähr alle 4μsbei dem hier beschriebenen
bevorzugten Ausführungsbeispiel wiederholt. Die Zentraleinheit GPÜ ist während jedes CPU-Zyklus wirksam, der auf dem Datenbus
14 oder dem Adressbus 15 auftritt. Das CRT-Steuersystem 13 gemäß Figur 1 ist ausschließlich so ausgelegt, daß es während
DMA1-Zyklen wirksam ist, um eine CRT-Video-Darstellung mit kontinuierlicher Informationsauffrischung durch die Speich^reinheit
12 zu erzeugen.
In Figur 3 ist schematisch die Wirkungsweise der Erf iiui-.ino
dargestellt. Ein 16 Bit-Verbindungsadresszähler 20 wrisi (Eingespeicherte
Verbindungsadresse auf. Das 16-Bit-Avi.^oar.o::s-.vr.ial
des Zählers 20 verweist auf eine Speicherverbindum^-ii λΚΊ lc
21, die 16 Bit-Adressen aufweist, welche auf «Mstr rpu-Iim
von Darstellungszeilen verweist, die in oinom VpiImu^v.ujsadressteil
der Speichereinheit 12 in Fiqui 1 >jppp<=i«-hcM t
sind. Jede Zeichenadresse umfaßt pin IioUpp ».lippsbvif n-.it
8 Bit und ein niedriges Adressbylo mit P tM t pnfr-jMfii-tioini
dem signifikantesten Byte und dom am u-eniopfpn jmou t f ikanten
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ORIGINAL
Byte einer Speicheradresse.
Eine Darstellungsseite umfaßt im allgemeinen 25 Zeilen von Darstellungszeichen und der Umfang einer Darstellungszeile
umfaßt im allgemeinen 8 Zeichen. Die vorliegende Erfindung gestattet
die Adressierung irgendeine . Zeichens innerhalb der Speichereinheit 12 als ein erstes Darstellungszeichen in einer
Darstellungszeile. Beispielsweise kann eine erste 16-Bit-Adresse in der Verbindungstabelle 21 auf ein viertes Zeichenbyte
22 in einer Zeile 23 von Zeichenbytesverweisen, die in der Speichereinheit 12 gespeichert sind. Eine zweite 16-Bit-Adresse
in der Verbindungstabelle 21 kann auf ein erstes Zeichenbyte 24 in einer Zeile 25 verweisen und eine letzte 16-Bit-Adresse
kann auf das sechste Zeichenbyte in der letzten Zeile 27 von Zeichenbytes in .der Speichereinheit 12 verweisen. Die Erfindung
schafft somit nicht nur eine vertikale Aufwicklung des Speichers durch wahlfreie Auswahl der gespeicherten Darstellungszeilen
in der darzustellenden Reihenfolge, sondern auch eine horizontale Aufwicklungj indem ein erstes Zeichen einer
Darstellungszeile sich an irgendeinem Speicherplatz im Speicher befinden kann. Das erste darzustellende Zeichen in einer Darstellungszeile
muß nicht das erste Zeichen einer Speicherzeile sein.
In Figur 4 ist die Wirkungsweise der Erfindung in detailierterer Weise dargestellt. Der Verbindungsadresszähler 20 umfaßt einen
8-Bit-Aufwärtszähler 20a und einen 8-Bit-Aufwärtszähler 20b. Die Zähler werden mit einer 16-Bit-Adresse auf dem Datenbus
aufgrund von Steuersignalen der Zentraleinheit CPU-It auf den
Steuerleitungen 30 und 31 geladen. Die 16 Bit-Adresse verweist
auf einen Speicherplatz in der Speicherverbindungstabelle 21.
Jedesmal.wenn Information aus einem adressierten Speicherplatz
in der Verbindungstabelle 21 ausgelesen wird, werden die Zähler 2Oa und 20b aufgrund eines Logikimpulses mit dem
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hohen Pegel,der von dem Zeittaktsteuersystem 10 in Figur 1
an die Leitung 32 ausgegeben wird,erhöht. Der Erhöhungseingang
des Zählers 20b ist mit dem Übertragsausgang des Zählers 20 a verbunden. Die 16 Bit der aus der Verbindungstabelle 21
ausgelesenen Information werden in 8 Bit-Aufwärtszähler 33 und 34 aufgrund von Ladeanweisungen der Zentraleinheit CPU-11
auf den Leitungen 35 und 36 geladen. Die Zähler 33 und 34 geben eine 16 Bit-Adresse vor, die auf einen Speicherplatz
verweist, der ein erstes Zeichenbyte einer Zeile mit Video-Information
speichert. Die Video-Information umfaßt sowohl Bytes für Darstellungszeichen als auch Bytes für visuelle
Zusatzzeichen. Der Zähler 33 wird durch ein Zeitsteuer-Taktsignal auf einer Steuerleitung 37 erhöht, um auf folgende
Bytes von Darstellungszeichen in der Darstellungszeile zu verweisen. Wenn das letzte Darstellung-Zeichenbyte in der Darstellungszeile
aus der Speichereinheit 12 ausgelesen worden ist, werden die Zähler 20a und 20b. erhöht,um auf eine nächste
Eintrittsstelle in der Speicherverbindungstabelle 21 zu verweisen. Die Zähler 33 und 34 werden danach mit der 16 Bit-Adresse
geladen, die an der angegebenen Eintrittsstelle der Speicherverbindungstabelle gespeichert ist, um auf das erste
Zeichenbyte einertnächsten Darstellungszeile einer Darstellungsseite in der Speichereinheit 12 zu verweisen. Die Zähler 33
und 34 werden danach erhöhtem auf nachfolgende Zeichenbytes
in der Darstellungszeile zu verweisen. Hierdurch wird die in der Speichereinheit 12 gespeicherte Video-Information dem
Systemdatenbus 14 zugeführt, der zu einem CRT-Steuerchip führt.
In den Figuren 5 bis 8 ist in detaillierter Form die Schaltungsanordnung
des Logiksteuersystems gemäß der Erfundung dargestellt. Bei dem Schaltungsdiagramm gemäß den Figuren 5 bis 8
bedeutet da s Auftreten eines kleinen Kreises am Eingang einer
Logikkomponente, daß der entsprechende Eingang durch ein Logiksignal mit dem niedrigen Pegel freigegeben wird. Ferner
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bedeutet ein kleiner Kreis am Ausgang eines Logikelementes, daß bei Erfüllung der logischen Bedingungen für diese Komponente
dieser Ausgang ein Logiksignal mit dem niedrigen Pegel liefert.
Eine CRT-Steuereinheit 40 empfängt Daten von der Speichereinheit 12 in Figur 1 über den Datenbus 14#der ein Byte auf einmal
überträgt. Der Bestätigungseingang ACK der Steuereinheit ist an eine Steuerleitung 41 angeschlossen, die von einem
Gatter des Logiksteuersystems kommt, was noch näher erläutert
wird. Der Takteingang der Steuereinheit ist an eine Steuerleitung 42 angeschlossen, die von dem Steuerbus 16 in Figur 1
kommt. Der Schreib-Freigabeeingang WR der Steuereinheit ist an eine Steuerleitung 40a des Steuerbus angeschlossen und der
Ausgang BO ist mit einer Steuerleitung 40b verbunden, die zu dem Steuerbus 16 führt. Der Chip-Auswahleingang CS der Steuereinheit
ist an eine Steuerleitung 40c angeschlossen, die von einem Decodierer des Logiksteuersystems kommt, was noch näher
erläutert wird.
Die CRT-Steuereinheit 40 wird als programmierbare Steuerung des Typs 8275 von der Firma Intel Corporation in Santa Clara,
Californien hergestellt und vertrieben.
Der Ausgang des Gatters 42 ist auf den Eingang J eines JK-Flip-Flops
45 geführt. Der Takteingang des Flip-Flops 45 ist an eine SteuerTeitung 46 angeschlossen, die von dem Steuerbus
16 kommt und der Eingang K des Flip-Flops ist mit dem Ausgang eines NAND-Gatters 47 verbunden. Der Ausgang Q des Flip-Flops
ist mit einem Eingang eines Gatters 47, dem Takteingang eines D-Flip-Flops 48 und mit einer Steuerleitung 49 verbunden.
Ein zweiter Eingang des Gatters 47 ist an den Ausgang eines UlsiD-Gatters 50 angeschlossen, welches mit einem ersten Eingang
an eine Steuerleitung 51 angeschlossen
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ist, die von dem Steuerbus 16 kommt. Ein zweiter Eingang
des Gatters 50 ist mit dem Ausgang eines NAND-Gatters 52 verbunden und ein erster Eingang ist an eine Steuerleitung
53 angeschlossen. Ein zweiter Eingang des Gatters 52 ist an den Ausgang eines Inverters angeschlossen, dessen Eingang
an den Ladeeingang eines 4 Bit-AufwärtsZählers 54, den Ladeeingang
eines 4 Bit-Aufwärtszählers 55 und an den Ausgang eines NAND-Gatters 56 angeschlossen ist.
Die Erhohungseingange der Zähler 54 und 55 sind an eine Steuerleitung
57 angeschlossen. Der Dateneingang DIN der Zähler 54 und 55 ist an Masse angeschlossen. Die Rückstelleingänge der
Zähler 54 und 55 sind mit der Leitung 51 verbunden. Der Ausgang für das Bit Ί(B1)des Zählers 54 ist mit einem Eingang
Gatters 56 verbunden, dessen Ausgang an eine Steuerleitung angeschlossen ist. Der Ausgang für das Bit 2(B2) des Zählers 54 ist
an die beiden Eingänge eines NAND-Gatters 59 angeschlossen, dessen Ausgang mit dem Rückstelleingang des Flip-Flops 48 verbunden
ist. Der Übertragsausgang CO des Zählers 54 ist mit dem Zähler-Freigabeeingang CEN des Zählers 55 verbunden. Der Ausgang
für dasBit6(B6) des Zählers 55 ist an einen Eingang-eines
UND-Gatters 60 angeschlossen, dessen Ausgang mit einem zweiten Eingang des Gatters 56 verbunden isf. Der Ausgang für dasBit8(B8)
des Zählers 55 ist mit einem zweiten Eingang des Gatters 60 verbunden.
Der Eingang D des Flip-Flops 48 ist über einen Widerstand 61 an eine Spannungsquelle von + 5V angeschlossenem ein Signal
mit dem hohen Logikpegel an den Eingang D zu liefern. Der Ausgang Q des Flip-Flops 48 ist auf eine Steuerleitung 62 geschaltet
und der Ausgang Q des Flip-Flops ist mit einer Steuerleitung 63 verbunden.
Gemäß Figur 6 ist ein NAND-Gatter 70 mit einem Eingang an
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die Steuerleitung 49 in Figur 5 angeschlossen und mit den
Rückstelleingängen von JK-Flip-Flops 71 und 72 verbunden.
Ein zweiter Eingang des Gatters 70 ist an den Ausgang eines NAND-Gatters 73 angeschlossen und ein dritter Eingang des
Gatters 70 ist mit dem Ausgang eines NAND-Gatters 74 verbunden.
Ein vierter Eingang des Gatters 70 ist an den Ausgang Q des Flip-Flops 71 angeschlossen und der Ausgang des Gatters
ist auf den Eingang K des Flip-Flops 72 geführt.
Der Eingang J des Flip-Flops 71 ist mit dem Ausgang eines UND-Gatters 75 verbunden und der Eingang K des Flip-Flops 71
ist an den Ausgang Q des Flip-Flops 72 angeschlossen. Der Takteingang des Flip-Flops 71 ist mit einer Steuerleitung 76
verbunden, die von dem Steuerbus 16 in Figur 1 kommt und dieser Eingang ist ferner an den Takteingang des Flip-Flops
angeschlossen. Der Ausgang Q des Flip-Flops 71 ist mit dem Eingang J des Flip-Flops 72 verbunden. Der Ausgang Q des
Flip-Flops 72 wird ferner einem Eingang eines OPER-Gatters 77 zugeführt und den beiden Eingängen eines NAND-Gatters 73
aufgeschaltet* Der Ausgang Q des Flip-Flops 72 ist ferner mit einem ersten Eingang des Gatters 75 und mit einem ersten
Eingang eines weiteren UND-Gatters 78 verbunden.
Der Ausgang des Gatters 78 ist auf einen Eingang eines NAND-Gatters
79 und auf die beiden Eingänge eines NAND-Gatters 80 geführt. Ein zweiter Eingang des Gatters 79 ist mit einer
Steuerleitung 81 verbunden, die von dem Steuerbus 16 in Figur kommt und er ist ferner auf einen zweiten Eingang des Gatters
75 geführt. Der Ausgang des Gatters 79 ist an eine Steuerleitung 82 angeschlossen und der Ausgang des Gatters 80 ist
mit einer Steuerleitung 83 verbunden. Der Ausgang des Gatters 73 ist ebenfalls an eine Steuerleitung 84 angeschlossen und der
Ausgang des Gatters 77 ist mit einer Steuerleitung 85 verbunden.
Bin zweiter Eingang des Gatters 77 ist an zwei Eingänge eines
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NAND-Gatters 86 angeschlossen, dessen Ausgang auf zwei Eingänge des Gatters 74, auf einen dritten Eingang des Gatters
und auf einen zweiten Eingang des Gatters 78 geführt ist.
Die Eingänge des Gatters 86 sind ferner an eine Steuerleitung 87 des Steuerbusses 16 angeschlossen und der Ausgang des
Gatters 78 ist mit einer Steuerleitung 88 verbunden.
Gemäß Figur 7 ist der Ladeeingang eines 8 Bit-Registers 90
an die Steuerleitung 76 in Figur 6 angeschlossen und der Eingang DIN des Registers ist mit dem Datenbus 14 verbunden. Die
signifikantesten 4 Bit des Registers 90 werden den hohen Adresseingängen AH der 16 Bit-Zähler 91 und 92 zugeführt, während
die am wenigsten signifikanten 4 Bit des Registers 90 den
niedrigen Adresseingängen AL der Zähler 91 und 92 zugeführt werden. Der Ladeeingang LH für die hohen Bits des Zählers 91
ist an eine Steuerleitung 93 angeschlossen und der Ladeeingang LL für die niedrigen Bits des Zählers 91 ist an eine Steuerleitung
94 angeschlossen. Die Steuerleitungen 93 und 94 können ihren Logikzustand unter Steuerung durch die Zentraleinheit
CPU während eines CPU-Zyklus ändern. Der Erhöhungseingang des Zählers 91 ist mit dem Ausgang eines NAND-Gatters 95 verbunden,
wobei ein erster Eingang dieses Gatters an die Steuerleitung 62 angeschlossen ist, die von dem Ausgang Q des Flip-Flops
in Figur 5 kommt. Ein zweiter Eingang des Gatters 95 ist an die Steuerleitung 88 in Figur 6 angeschlossen. Ein dritter
Eingang des Gatters 95 ist mit der Steuerleitung 81 in Figur
verbunden.
Der Erhöhungseingang des Zählers 92 ist mit dem Ausgang eines ODER-Gatters 96 verbunden, von welchem ein Eingang an eine
Steuerleitung 97 angeschlossen ist. Der Eingang LH des Zählers 92 ist an eine Steuerleitung 98 angeschlossen und der Eingang
LL des Zählers 92 ist mit einer Steuerleitung 99 verbunden.
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Die Steuerleitungen 98 und 99 können ihren Logikzustand nur während eines DMA-Zyklus ändern. Das 16 Bit-Ausgangssignal
des Zählers 92 wird dem Eingang A2 eines 2:1-Multiplexers 100
zugeführt, dessen Eingang A1 an den Ausgang des Zählers 91 angeschlossen ist. Das Ausgangssignal des Multiplexers 100 wird
über eine Treiberlogikeinheit 101 dem System-Adressbus 15 in Figur 1 zugeführt. Der erste Auswahleingang SEL1 des Multiplexers
100 ist an die Steuerleitung 62 angeschlossen, die von dem Ausgang Q des Flip-Flops 48 in Figur5 kommt und dieser
Eingang ist ferner mit einem Eingang eines ODER-Gatters 102 verbunden. Einzweiter Eingang des Gatters 102 ist an die Steuerleitung
83 angeschlossen, die von dem Ausgang des Gatters 80 in Figur 6 kommt und der Ausgang des Gatters 102 ist auf einen
zweiten Eingang des Gatters 96 geführt. Der zweite Auswahleingang SEL2 des Multiplexers 100 ist über einen Widerstand 103
an eine Spannungsquelle von + 5V angeschlossen,um diesem Eingang ein Signal mit dem hohen Logikpegel zuzuführen.
Der Freigabeeingang der Treiberlogikeinheit 101 ist mit der Steuerleitung 82 verbunden, die von dem Ausgang des Gatters 79
in Figur 6 kommt.
Gemäß Figur 8 ist der Eingang DIN eines 8 Bit-Decodierers 110 an den Systemadressbus 15 angeschlossen. Der Freigabeeingang
des Decodierers ist mit einer Steuerleitung 111 verbunden, die zu dem Steuerbus 16 in Figur 1 führt. Der Ausgang B1 des Decodieres
wird einem Eingang eines ODER-Gatters 112 zugeführt und
der Ausgang B2 des Decodierers ist auf einen Eingang eines ODER-Gatters 113 geführt. Der Ausgang B3 des Decodieres ist an die
Steuerleitung 40c angeschlossen, die zu dem Chip-Auswahleingang der Steuereinheit 4O in Figur 5 führt. Der Decodierer 110
wird unter der Typnummer 74LS138 von der Firma Texas Instruments
Inc., Dallas, Texas hergestellt und vertrieben.
Ein zweiter Eingang des Gatters 113 ist mit einem zweiten Eingang
des Gatters 112 verbunden und an den Ausgang eines NAND-
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Gatters 114 angeschlossen. Der Ausgang des Gatters 112 ist
mit der Leitung 93 verbunden, die zu dem Eingang LH des Zählers 91 in Figur 7 führt, und der Ausgang des Gatters 113 ist mit der
Leitung 94 verbunden, die zu dem Eingang LL des Zählers 91 führt.
Ein Eingang des Gatters 114 ist mit einer Steuerleitung
verbunden, die zu dem Steuerbus 16 in Figur 1 führt, und ein zweiter Eingang des Gatters 114 ist an die Steuerleitung
angeschlossen, die mit einem Eingang des Gatters 96 in Figur verbunden ist. Ein dritter Eingang des Gatters 114 ist an den
Ausgang eines UND -Gatters 116, einen Eingang eines ODER-Gatters 117 und einen Eingang eines ODER-Gatters 118 angeschlossen.
Eine Steuerleitung 119 von dem Steuerbus 16 in Figur 1 ist an
die zwei Eingänge eines KAND-Gatters 120 angeschlossen. Der
Ausgang des Gatters 120 ist mit dem Eingang einer Verzögerungsleitung
121 verbunden;die zehn Ausgänge aufweist, deren Signale
jeweils gegeneinander um 20ns verschoben sind. Der 20ns-Ausgang D1 der Verzögerungsleitung 121 wird einem Eingang eines
ODER-Gatters 122 zugeführt und ein zweiter Eingang dieses Gatters ist mit dem 160ns-Ausgang DS der Verzögerungsleitung
verbunden. Der 4Cns Ausgang D2 der Verzögerungsleitung ist auf einen Eingang eines UND-Gatters 123 geführt. Der 80ns-Ausgang
D4 der Verzögerungsleitung ist mit den beiden Eingängen des Gatters 116 verbunden. Der 120 ns-Ausgang D6 der Verzögerungsleitung
121 ist an einen zweiten Eingang des Gatters 123 angeschlossen.
uer Ausgang des Gatters 122 wird auf die beiden Eingänge eines
NAKD-Gatters 124 geführt, dessen Ausgangssignal einer Steuerleitung
125 aufgeschaltet wird. Der Ausgang des Gatters 123
wird einem Eingang des ODER-Gatters 126 zugeführt, dessen Ausgang auf die Leitung 57 geschaltet ist, welche zu den Erhöhungs-
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eingängen der Zähler 54 und 55 in Figur 5 führt. Der zweite Eingang des Gatters 126 ist mit dem Ausgang eines NAND-Gatters
127 und dem Freigabeeingang eines 2 Bit-Decodierers 128 verbunden.
Ein erster Eingang des Gatters 127 ist mit dem Ausgang eines Inverters 129 verbunden, der seinerseits mit einem Eingang
an die Leitung 81 in Figur 6 angeschlossen ist. Ein zweiter Eingang des Gatters 127 ist an eine Steuerleitung 130 angeschlossen,
die von dem Ausgang Q des Flip-Flops 171 in Figur kommt. Der Eingang A1 des Decodieres 128 ist an eine Steuerleitung
131 angeschlossen, die von dem Ausgang D1 des Zählers 54 in Figur 5 kommt und der Eingang A2 des Decodieres 128 ist
an die Leitung 63 angeschlossen,die von dem Ausgang Q des Flip-Flop
48 in Figur 5 kommt. Der Ausgang BO des Decodieres 128 ist an einen zweiten Eingang des Gatters 117 angeschlossen und der
Ausgang B1 des Decodierers ist mit einem zweiten Eingang des Gatters 118 verbunden. Der Ausgang B2 des Decodierers 128 ist
mit einem ersten Eingang eines ODER-Gatters 132 verbunden. Der Decodierer 128 wird von der Firma Texas Instruments Inc. Dallas,
Texas unter der Typnummer 74S139 hergestellt und vertrieber,.
Der Ausgang des Gatters 117 ist an die Leitung 98 angeschlossen, die zu dem Eingang LH des Zählers 92 in Figur 7 führt,und der
Ausgang des Gatters 118 ist mit der Leitung 99 verbunden, die zu dem Eingang LL des Zählers 92 führt. Ein zweiter Eingang des
Gatters 132 ist mit dem Ausgang des Gatters 127 und mit einem zweiten Eingang des Gatters 133 verbunden. Der Ausgang des Gatters
132 ist an die Leitung 41 angeschlossen, die zu dem Eingang HCK der CRT-Steuereinheit 40 in Figur 5 führt,und dieser
Ausgang ist ferner auf einen Eingang des ODER-Gatters 133 geführt. Ein zweiter Eingang des Gatters 132 ist mit dem Ausgang
des Gatters 114 verbunden. Das Ausgangssignal des Gatters 133 wird der Steuerleitung 40a zugeführt, die zu dem Schreib-Freigabeveingang
BR der Steuereinheit 40 in Figur 5 führt.
1! iS ff "ti
Zum Zeitpunkt der Systemeinschaltung tritt das Logiksteuersystem
gemäß den Figuren 5-8 in einen Initialisierungszyklus ein. Insbesondere wird ein Rückstellsignal durch die Zentraleinheit
CPU-11 an die Leitung 51 angelegt, um die Zähler 54 und 55 zurückzustellen und das Gatter 50 zu sperren. Das Ausgangssignal
des Gatters 47 schaltet daraufhin auf den hohen Logikpegel um. Aufgrund dessen wird das Flip-Flop 45 beim
nächsten Auftritt eines Impulses mit hohem Pegel in dem 20MHz-Taktsignal
zurückgestellt, wobei dieses Taktsignal durch das Zeittakt-Steuersystem 10 an die Steuerleitung 46 angelegt wird.
Das Gatter 133 gibt unter Steuerung durch die Zentraleinheit CPU ein Schreibsignal auf der Leitung 40a an den Schreib-Freigabeeingang
der CRT-Steuereinheit 40 ab und die Zentraleinheit CPU11 überträgt Firmwarebefehle von der Speichereinheit 12 über
den Datenbus 14 zu dem Dateneingang der Steuereinheit. Firmwarebefehle
werden hierbei in Anweisungsregister der CRT-Steuereinheit geladen,die anschließend in einer vorbestimmten Reihenfolge
bearbeitet werden.
Es sei darauf verwiesen, daß die CRT-Steuereinheit 40 entweder unter DMA- oder CPU-Steuerung geladen werden kann. In dem Fall,
wo beispielsweise ein Signal mit niedrigem Logikpegel auf der Leitung 40c von dem Decodierer 110 in Figur 8 empfangen wird,
wird die Steuereinheit unter CPU-Steuerung ausgewähltem Video-Darstellungs-Steuerinformation
an die Steuereinheit zu liefern. Wenn ein niedriger Logikpegel auf der Leitung 41 empfangen wird,
die zu dem Bestätigungseingang ACK der Steuereinheit führt, so können Video-Informationszeilen Zeichen für Zeichen unter
DMA-Steuerung von der Speichereinheit 12 in die Steuereinheit 40 über den Datenbus 14 geschrieben werden.
Alternativ hierzu kann die Steuereinheit 40 ein Steuersignal mit. hohem Pegel auf der Leitung 40c empfangen, wodurch sie
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der DMA-Steuerung unterstellt wird. In diesem Fall können Daten in die Steuereinheit 40 unter DMA-Steuerung beim Empfang
eines Schreib-Freigabesignales auf der Leitung 40a von dem
Gatter 133 in Figur 8 beschrieben werden. In jedem Fall werden die Dateneingangssignale durch das Taktsignal auf der Leitung
42 synchronisiert, wobei diese Leitung von einem Ausgang des Zeittakt-Steuersystems 10 in Figur 1 kommt.
Die vorliegende Erfindung betrifft ein Logiksteuersystem für die Auswahl erster Zeichenb.ytes von in der Speichereinheit
12 gespeicherten Video-Informationszeilen. Die Steuereinheit 40 wird somit während des Betriebs des Logiksteuersystemsunter DMA-Steuerung gestellt.
Bei beendeter Programmierung der CRT-Steuereinheit gibt die Zentraleinheit CPU-11 ein Signal mit hohem Pegel auf der Leitung
44 aus , um das Gatter 43 freizugeben. Eie Zentraleinheit
CPU-11 bezweckt ferner die Übertragung einer Verbindungsadresseninformation von der Speichereinheit 12 in Figur 1 in
das Register 90. Unter CPU-Steuerung wird sodann ein Signal mit niedrigem Pegel an die Steuerleitung 93 angelegt/ die zu
dem Adressen-Ladeeingang des Zählers 91 führt. Die 8 Bit in dem Register 90 werden hierdurch in den hohen Adressteil des Zählers
91 geladen. Die Zentraleinheit CPU-11 lädt danach eine zweite 8 Bit-Verbindungsadresse in das Register 90 und bei einem
nachfolgenden Logikimpuls mit niedrigem Pegel auf der Steuerleitung 94 wird die zweite Verbindungsadresse in den niedrigen
Adressteil des Zählers 91 geladen. Der Ausgang des Zählers 91 liefert daraufhin eine 16 Bit-Adresse , die auf einen Speicherplatz
in einer Speicherverbindungstabelle, wie beispielsweise der Tabelle 21 in Figur 3 verweist.
Wenn die Steuerleitung 62 ein Signal mit hohem Pegel führt,
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so wird'der Multiplexer 100 für das Ausgangssignal des Zählers
ausgewählt. Wenn die Treiberlogikeinheit 101 freigegeben wird, was noch näher erläutert wird, so wird das 16 Bit-Ausgangssignal
des Zählers über die Treiberlogikeinheit 101 dem Systemadressbus 15 zugeführt. Das Freigabe-Steuersignal auf der
Leitung 82 ist ein Synchronisations-Steuersignal, das dazu dient, die DMA-Adresseninformation von dem Multiplexer 100 an den
Systembus während eines DMA-Zyklus anzulegen.
Die Verbindungsadresseninformation wird der Speichereinheit 12 zugeführt und die an dem adressierten Speicherplatz gespeicherte
Information wird dem Datenbus 14 zugeführt und in der zuvor beschriebenen
Weise in das Register 90 geladen. Unter Steuerung durch das Logiksteuersystem gemäß der Erfindung schaltet die Leitung
98 auf den niedrigen Pegel um, um den hohen Adressteil des Zählers 92 zu laden. Die Steuerleitung 99 schaltet danach auf
einen niedrigen Pegel um, um die zweiten 8 Bit der Adresseninformation
in den niedrigen Adressteil des Zählers 92 zu laden. Der Zähler 92 liefert daraufhin an seinem Ausgang eine 16 Bit-Speicheradresse,
die auf eine Zeile von Video-Information in der Speichereinheit 12 verweist.
Während der Zeit,in der der hohe Adressteil des Zählers 92 geladen
wird, wird der hohe Adressteil des Zählers 91 um eins erhöht. Während der Zeit in der der niedrige Adressteile des
Zählers 92 geladen wird, wird ferner der Zähler 91 erneut eradressiert
höht. Der Zähler 91*daraufhin einen nächsten Speicherplatz in
höht. Der Zähler 91*daraufhin einen nächsten Speicherplatz in
einer Speicherverbindungstabelle.
Nachdem der Zähler 92 geladen ist, schaltet die Steuerleitung auf den niedrigen Pegel um, wie dies noch näher erläutert wird,
um den Multiplexer 100 an den Ausgang des Zählers 92 anzuschalten. Wenn die Steuerleitung 82 auf den niedrigen Pegel umschaltet,
um anzuzeigen, daß ein DMA-Zyklus dem Logiksteuersystem ge-
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mäß den Figuren 5-8 zugeordnet ist, so wird die Adresseninformation
des Zählers 92 über die Treiberlogikeinheit 101 dem Systemadressbus zugeführt. Die Adresseninformation auf
dem Bus 15 verweist zu diesem Zeitpunkt auf die Adresse eines
ersten Zeichenbytes in einer ersten Video-Darstellungszeile von Information in der Speichereinheit 12.
Die Zentraleinheit CPU-11 lädt danach eine Startanweisung
mittels des Datenbusses 14 in die CRT-Steuereinheit 40. Der
Ausgang BO der CRT-Steuereinheit schaltet danach auf den hohen Pegel um, um eine direkte Speicherzugriffsanforderung DMA auf
der Leitung 40b auszugeben, wobei diese Anforderung von dem Zeittakt-Steuersystem 10 aufgenommen wird. Aufgrund dieser Anforderung
schaltet das Zeittakt-Steuersystem eine Speicheradresse auf den Adressbus, was noch erläutert wird. Darstellungs-Datenzeichenbytes
und visuelle Zusatzbytes werden danach aus der Speichereinheit 12 durch das erfindungsgemäße Logiksteuersystem
ausgelesen und dem Datenbus 14 für die Speicherung in einem Datenpuffer der CRT-Steuereinheit zugeführt.
Aufgrund der DMA-Anforderung schaltet das Ausgangssignal des
Gatters 43 auf den hohen Pegel um, welcher dem Eingang J des Flip-Flops 45 zugeführt wird. Beim Auftritt eines nächsten
Impulses mit hohem Pegel in dem 20MHz-Taktsignal auf der Leitung 46 schaltet der Ausgang Q des Flip-Flops 45 auf einen
hohen Pegel um. Der Ausgang Q eines Flip-Flops 48 schaltet daraufhin
auf einen hohen Logikpegel um, der über die Steuerleitung 62 dem Auswahleingang SEL1 des Multiplexers 100, dem
NAND-Gatter 95 und dem ODER-Gatter 102 in Figur 7 zugeführt wird. Der Ausgang Q des Flip-Flops 48 dient somit der Anzeige,
daß das Logiksteuersystem gemäß den Figuren 5-8 einen DMA-Zyklus sucht.
Beim Auftritt eines nächsten DMA-Zyklus auf dem Adressbus 15,
was durch die Steuerleitung 82 angezeigt wird, soll das Aus-
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gangssignal des Zählers 92 über den Multiplexer 100 und die lreiberlogikeinheit 1Od dem Adressbus zugeführt werden.
Gemäß Figur 5 erzeugt jedesmal, wo ein DMA-Zyklus auf dem Adressbus 15 auftritt, was durch die Steuerleitung 82 in Figur
angezeigt wird, das Logiksteuersystem ein Logiksignal mit niedrigem Pegel auf der Steuerleitung 57^ um den Zählstand des
Zählers 54 zu erhöhen und die DMA-Zyklen zu zählen. Das Ausgangssignal
B2 des Zählers 54 wird über das Gatter 59 angelegtem das Flip-Flop 48 bei der Beendigung von 2 DMA-Zyklen
zurückzustellen. Zu diesem Zeitpunkt enthält während des Systembetriebs der DMA-Adresszähler 92 in Figur 7 die Adresse des
ersten Darstellungszeichens der Darstellungszeile.
Das Ausgangssignal B1 des Zählers 54 zeigt den Auftritt eines jeden DMA-Zyklus an und es wird benutzt, um die EingangssignaleLH
und LL für den Zähler 92 in Figur 7 zu erzeugen. Das Ausgangssignal B1 wird ferner dem Gatter 56 zugeführt. Wenn
der ÜDertragsausgang des Zählers 54 den Zähler 55 freigibt, werden nachfolgend jeweils die Zählstände der Zähler 54 und
55 erhöht, wenn ein DMA-Zyklus auftritt. Die Ausgangssignale B6 und B8 des Zählers 55 werden über das Gatter 60 an das Gatter
56 angelegt. Der Ausgang des Gatters 56 zeigt somit an, wenn ein DMA-Zählstand von 161 aufgetreten ist. Zu diesem Zeitpunkt
schaltet der Ausgang des Gatters 56 auf den niedrigen Logikpegel um, um den Ladeeingang der Zähler 54 und 55 freizugeben.
Beim nächsten Auftritt eines Erhöhungsimpulses auf der Steuerleitung 57 werden die Zähler 54 und 55 mit dem Zählstand
0 geladen. Der Ausgang des Gatters 56 schaltet daraufhin auf den hohen Logikpegel um, um die Ladeeingänge der Zähler
zu sperren.
Wenn der DMA-Zykluszählstand den Wert 161 erreicht undder Ausgang des Gatters 56 auf den niedrigen Logikpegel umschaltet,
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so schaltet der Ausgang des Gatters 52 auf einen niedrigen Logikpegel um, wenn ein nächster DMA-Zyklus bestätigt wird, was
durch die Steuerleitung 53 angezeigt wird, welche von der Steuerleitung
88 in Figur 6 kommt. Das Ausgangssignal der Gatter 50 und 57 schaltet daraufhin auf den niedrigen Logikpegel um, der
dem Eingang K des Flip-Flops 45 zugeführt wird. Zu diesem Zeitpunkt befindet sich der Eingang J des Flip-Flops 45 auf dem
niedrigen Logikpegel. Beim nächsten Auftritt eines Taktimpulses
mit hohem Logikpegel auf der Leitung 46 schaltet somit der Ausgang Q des Flip-Flops 45 auf einen niedrigen Logikpegel um, um
anzuzeigen, daß eine vollständige Zeile von Video-Information in der Speichereinheit 12 gelesen worden ist.
Wenn gemäß Figur 8 die Zentraleinheit CPU Speicheradresseninformation
dem Adressbus 15 zuführt, so gibt die Zentraleinheit CPU einen Impuis mit hohem Pegel auf der Leitung 111 aus, um
aen Decodierer 11O freizugeben. Die Adresseninformation wird
daraufhin decodiert,um Eingangssignale an die ODER-Gatter 112
und 113 zu liefern. Insbesondere schalten die Ausgangssignale
B1 und B2 des Decodierers abwechselnd von dem niedrigen auf den hohen Logikpegel um. Wenn ein Signal mit niedrigem Logikpegel
dem Gatter 112 zugeführt und der Ausgang des Gatters den niedrigen Logikpegel besitzt, so schaltet der Ausgang des
Gatters 112 auf den niedrigen Logikpegel um, um den Eingang LH des Zählers 91 während eines CPÜ-Zyklus freizugeben. Wenn der
Ausgang B2 des Decodierers 11o auf einen niedrigen Logikpegel umschaltet und der Ausgang des Gatters 114 den niedrigen Logikpegel
besitzt,schaltet der Ausgang des Gatters 113 auf den niedrigen Logikpegel um, um den Eingang LL des Zählers 91 freizugeben.
Wenn die Zentraleinheit CPU eine LH- und LL-Signalfolge
beendet hat, so enthält der Zähler 91 die Adresse, wobei die hochwertige Hälfte der Adresse des ersten Darstellungszeichens der ersten Zeile gespeichert ist.
Das Gatter 114 spricht auf die Signale der Steuerleitungen 97,
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115 und 119 an.Die Zentraleinheit CPU-11 schaltet die Steuerleitung
115 auf den hohen Logikpegel um, wenn das Logiksteuersystem
sich in einem Schreibstatus befindet, und sie schaltet diese Leitung auf den niedrigen Logikpegel um, wenn sich das
System in einem Lesestatus befindet. Zusätzlich schaltet das Zeittakt-Steuersystem 10 die Leitung 97 auf einen hohen Logikpegel
während eines CPU-Zyklus und auf einen niedrigen Logikpegel während eines DMA-Zyklus um. Das Zeittakt-Steuersystem
liefert ferner ein Signal mit 2,0 MHz an die Steuerleitung 119
am Eingang des Gatters 120 und an die Verzögerungsleitung 121. Wenn der 80ns-Ausgang D4 der Verzögerungsleitung auf den hohen
Logikpegel umschaltet, so schaltet der Ausgang des Gatters 116 ebenfalls auf den hohen Logikpegel um. Während eines Schreibstatus
,der während eines CPU-Zyklus auftritt, soll somit der
Ausgang des Gatters 114 auf einen niedrigen Logikpegel umschalten(wenn
der Ausgang des Gatters 116 auf den hohen Logikpegel umschaltet.
Ein Zeittaktsignal von 1,0 Mhζ wird durch das Zeittakt-Steuersystem
10 während eines DMA-Zyklus an die Steuerleitung 81 angelegt. Wenn ferner ein DMA-Zyklus durch das Logiksteuersystem
angenommen wird, so schaltet die Steuerleitung 130 ihr Signal auf den hohen Logikpegel um, wie dies noch näher beschrieben wirdf
und der Ausgang des Gatters 127 schaltet auf den niedrigen Logikpegel um, um den Decodierer 128 freizugeben. Die Ausgangssignale
des Decodierers werden an die ODER-Gatter 117, 118 und 132 angelegt. Wenn das Ausgangssignal BO des Decodierers und
das Ausgangssignal des Gatters 116 den niedrigen Logikpegel aufweisen,
so schaltet das Ausgangssignal des ODER-Gatters 117 auf den niedrigen Logikpegel um, um den Eingang LH des Zähler 92
in Figur 7 freizugeben. Wenn das Ausgangssignal B1 des Decodierers 128 und das Ausgangssignal des Gatters 116 den niedrigen
Logikpegel aufweisen, so wird der Eingang LL des Zählers 92 freigegeben. Der Ladeeingang der CRT-Steuereinheit 40 in Figur
wird durch das Gatter 132 freigegeben, wenn sowohl das Aus-
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gangssignal D2 des Decodierers 128 als auch das Ausgangssignal des Gatters 127 den niedrigen Logikpegel aufweist.
Das ODER-Gatter 12b spricht auf die Signale der Gatter 123 und 127 an und liefert Erhöhungsanweisungen über die Leitung
an die Zähler 54 und 55 in Figur 5. Jedesmal wenn das Logiksteuersystem
gemäß den Figuren 5-8 einen DMA-Zyklus annimmt und ein Zeittaktimpuls durch das Gatter 126 von dem Gatter
empfangen wird, so wird der Zählstand der Zähler 54 und 55 erhöht, um die Anzahl der gelesenen Zeichenbytes zu zählen,
die sich in einer Zeile von in der Speichereinheit 12 gespeicherter Video-Information befinden.
Wenn gemäß Figur 7 das Logiksteuersystem die ersten zwei DMA-Zyklen
einer Zeile sucht, was durch den hohen Logikpegel auf der Steuerleitung 62 angezeigt wird,und wenn ein DMA-Zyklus
durch das Steuersystem angenommen worden ist, was durch den hohen Logikpegel auf der Steuerleitung 88 während eines DMA-Zyklus
angezeigt wird, so schaltet der Ausgang des Gatters beim Auftritt eines hohen Logikpegels des Signales mit 1,OMHz
auf den niedrigen Logikpegel um, wobei das Signal mit 1,OMHz von dem Zeittakt-Steuersystem auf der Leitung 81 zugeführt wird.
Der Zählstand des Zählers 91 wird daraufin erhöht. Die Steuerleitung
62 wird auf den niedrigen Logikpegel gesetzt, wenn zwei DMA-Anforderungszyklen vervollständigt worden sind. Der
Erhöhungseingang des Zählers 91 wird daraufhin gesperrt, bis eine nächste Zeilenverbindung ausgelöst wird.
Nach Vervollständigung von zwei DMA-Zyklen wird die Steuer— leitung 62 auf den niedrigen Pegel gesetzt. Das Ausgangssignal
des Zählers 92 wird über den Bustreiber 101 dem Adressbus zugeführt, wenn ein nachfolgender DMA-Zyklus auftritt. Wenn
das Logik-Steuersystem einen DMA-Zyklus annimmt, was durch den niedrigen Logikpegel auf der Steuerleitung 83, die zu dem
Eingang des Gatters 102 führt(angezeigt wird, so schaltet die
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Leitung 97 auf den niedrigen Logikpegel um, wie dies auch das
Ausgangssignal des Gatters 3 02 tut. Wenn sich das Logiksteuersysteni
in einem DMA-Zyklus befindet, so schaltet die zu dem Gatter 96 führende Steuerleitung 97 auf den niedrigen Logikpegel
um und der Ausgang des Gatters 96 bewirkt mit seinem niedrigen Pegel eine Erhöhung des Zählstandes des Zählers 92.
Gemäß Figur 6 wird ein freischwingendes Signal mit 25OKHz von
dem Zeittakt-Steuersystera 10 auf der Leitung 87 den beiden Eingängen
des Gatters 86 und einem ODER-Gatter 77 zugeführt. Wenn die Leitung 87 ein Signal mit niedrigem Logikpegel führt, so
schaltet das Ausgangssignal des Gatters 86 auf den hohen Logikpegel um und veranlaßt das Ausgangssignal des Gatters 74 zur
Umschaltung auf den niedrigen Logikpegel. Das Ausgangssignal des Gatters 70 schaltet seinerseits auf einen hohen Logikpegel um,
der dem Eingang K des Flip-Flops 72 zugeführt wird. Das Gatter 102 empfängt ferner ein Eingangssignal von dem Gatter 73, welches
anzeigt, ob das Logiksteuersystem einen DMA-Zyklus angenommen hat oder nicht. Wenn das Logiksteuersystem einen DMA-Zyklus
angenommen hat, so befindet sich das Ausgangssignal des Gatters 73 auf aem niedrigen Logikpegel, der ebenfalls dem Gatter 70
zugeführt wird. Ein dritter Eingang des Gatters 70 wird über die Steuerleitung 49 zugeführt, die von dem Ausgang Q des Flip-Flops
45 in Figur 5 kommt. Ein vierter Eingang des Gatters ist an den Ausgang Q des Flip-Flops 71 angeschlossen.
Zum Zeitpunkt der Systeminitialisierung schaltet der Ausgang des Gatters 70 auf einen niedrigen Logikpegel um, wenn das Flip-Flop
45 bei der ersten Annahme eines DMA-Zyklus gesetzt wird. Das Ausgangssignal mit niedrigem Logikpegel des Gatters 70 wird
dem Eingang K des Flip-Flops 72 zugeführt, dessen Eingang J zu diesem Zeitpunkt mit dem niedrigen Logikpegel beaufschlagt
wird. Beim Auftritt eines Impulses mit hohem Logikpegel in dem Signal von 1,0 MHz, das von dem Zeittakt-Steuersystem an die
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Leitung 16 geliefert wirä,schaltet der Ausgang Q des Flip-Flops
■-■ 72 auf einen höhen Logikpegel um, der den Gattern : 77,"'
73, "75 und-: 78 zugeführt wird. - :
Der Ausgang Q des Flip-Flops 7 2 wird ebenfalls dem Eingang K
des Flip-Flops 71 zugeführt. Wenn sich das Logiksteuersystem in einem DMA-Zyklus befindet und ein hoher Logikpegel auf der
Leitung 81 auftritt, die zu den zweiten Eingängen der Gatter und 79 führt·, so schaltet der Ausgang des Gatters 75 auf einen
hohen Pegel-um, der dem Eingang J des Flip-Flops 71 zugeführt
wird. Beim-nächsten Taktimpuls-mit hohem Logikpegel auf der
Steuerleitung 76 schaltet der Ausgang Q des Flip-Flops 71 auf den-höhen'Logikpegel um, der dem Eingang J des Flip-Flops 72
fünrt wirü-Beim nächsten Auftritt eines Taktimpulses mit zugehohem
Logikpegel auf der Steuerleitung 76 schaltet der-Ausgang
Q des Flip-Flops 7 2 auf den niedrigen Logikpegel um. Beim nächsten Auftritt eines Taktimpulse's mit hohem Logikpegel auf
der Steüerleitung 76 schaltet der Ausgang Q des Flip-Flops 71
auf einen niedrigen Logikpegel um. Wenn" das Flip-Flop 71 zurückgestellt'
wird,- so ist" ein DMA-Zyklus vervollständigt.
Während der Zeitperiode, in der die Fl-ip-Flops 71 und 72 zurückgestellt
sind, befindet sich das Ausgangssignal des Gatters auf dem hohen Logikpegel, wenn das Ausgangssignal des Gatters
86 und der Ausgang Q des Flip-Flops 72 den hohen Logikpegel aufweist. Der Ausgang des Gatters 7 8 wird mit dem Signal von
1,OMHz auf der Steuerleitung 81 in dem Gatter 72 einer UND-Verknüpfung
unterzogen und der Ausgang dieses Gatters schaltet auf den niedrigen Logikpegel um, wenn eine Speicheradresse auf
dem Adressbus des Systems während eines DMA-Zyklus ausgegeben werden soll.
Wenn somit das Ausgangssignal des Gatters 78 den hohen Logikpegel aufweist, so liefert das Logiksteuersystem die Adressen-
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information an den Adressbus 15 des Systems. Zu diesem Zeitpunkt
befindet sich das Ausgangssignal des Gatters 80 auf dem niedrigen Logikpegel, um anzuzeigen, daß das Logiksteuersystem
sich in einem DMA-Zyklus befindet.
Wenn der Ausgang des Gatters 78 auf den niedrigen Pegel umschaltet,
so schaltet der Ausgang des Gatters 80 auf den hohen Pegel um, um den Zählstand eines der Zähler 91 bzw.92 in-Figur
zu erhöhen.
Wenn das Zeittakt-Steuersystem eine DMA-Anforderung von dem
Gatter 73 über die Steuerleitung 84 empfängt, so bestätigt das Zeittaktsteuersystem diesen Empfang durch Anlegen eines Signales
mit niedrigem Logikpegel an die Leitung 87. Wenn in einen
DMA-Zyklus eingetreten wird, wie dies durch den hohen Logikpegel
am Ausgang Q des Flip-Tlöps 12 angezeigt wird, so schältet das
Ausgangssignal des Gatters 77 auf einen hohen Logikpegel um, um zu verhindern, daß das Bestätigüngssignal an andere Einheiten
weitergeschaltet wird, die an den Adressbus 15 angeschlossen sind. Die Rückstellung der Flip-Flops 71 und 72 hindert
jedoch das Logiksteuersystem an der Annahme zweier aufeinanderfolgender DMA-Zyklen, wenn irgendeine andere Einheit an
aem Adressbus einen DMA-Zyklus anfordert.
Figur 9 zeigt ein Zeittaktdiagramm für das Logiksteuersystem
gemäß den Figuren 5-8. Ein Impulszug 140 veranschaulicht das Signal von 1MHz, das den Auftritt von DMA- und CPU-Zyklen auf
dem Adressbus 15 und dem Steuerbus 16 anzeigt. Die DMA- und
CPU-Zyklen weichsein sich innerhalb der vier DMA-Kanal-Zeittaktperioden ab. Die DMA-Kanal-Zeittaktperioden treten in
sich wiederholenden Folgen auf und sind mit DMA1, DMA2, DMÄ3
und DMA4 bezeichnet. -
Ein Impulszug 141 veranschaulicht durch Impulse mit niedrigem
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Logikpegel 141a-l41e den Auftritt einer DMA1-Kanal-Zeittaktperiode,
in der ein DMA-Zyklus in der ersten Hälfte der Zeittaktperiode und ein CPU-Zyklus in der zweiten Hälfte der Zeittaktperiode
auftritt. Ein Impulszug 142 veranschaulicht durch Impulse mit dem niedrigen Logikpegel 142a-142d den Auftritt einer
DMA4-Kanal-Zeittaktperiodej innerhalb der in der gleichen Reihenfolge
DMA- und CPü-Zyklen auftreten. Ein Impulszugzug 143 veranschaulicht das Ausgangssignal BO der Steuereinheit 4O
in Figur 5und ein Impulszug 144 veranschaulicht das Ausgangssignal Q des JK-Flip-Flops 45 in Figur 5. Ein Impulszug 145
veranschaulicht das Ausgangssignal Q des D-Flip-Flops 148 in Figur 5. Ein Impulszug 146 veranschaulicht die Zählstandserhöhung
der Zähler 91 und 92 und die Übertragung der Adresseninformation von diesen Zählern zu dem Adressbus 15. Ein Impulszug
147 veranschaulicht das Laden der Information von dem Register 90 in Figur 7 in den Zähler 92. Impulszüge 148 und
veranschaulichen die Betriebsweise der Zähler 91 und 92. Ein Impulszug 150 veranschaulicht das Schreib-Freigabesignal BR am
Eingang der Steuereinheit 40 in Figur 5 und ein Impulszug 151 veranschaulicht das Ausgangssignal des Gatters 126 in Figur
Schließlich veranschaulicht ein Impulszug 152 das Ausgangssignal des Gatters 56 in Figur 5.
Während der Zeitperiode| in der sich das Ausgangssignal BO der
Steuereinheit 40 in Figur 5auf dem hohen Logikpegel befindet, wie dies durch den Impulszug 143 veranschaulicht ist, ist das Logiksteuersystem
gemäß den Figuren 5-8 in Betrieb. Insbesondere treten die DMA-Kanäle 1 und 4 in der Weise auf, wie dies durch die
Impulszüge 141 und 142 veranschaulicht ist. Wenn das DMA-Anforderung ssign al am Ausgang BO der Steuereinheit 40 auf den
hohen Logikpegel umschaltet, wie dies der Impulszug 143 zeigt,
so ist das Logiksteuersystem gemäß den Figuren 5-8 während der DMA-Hälfte der DMA-Zeittaktperioden des Kanales 1 und des Kanales
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4 in Betrieb.
Wenn das Ausgangssignal BO auf den hohen Logikpegel umschaltet, wie cmrch den Impulszug 142 veranschaulicht wird, so wird
dieser Logikpegel am Ausgang Q des Flip-Flops 46 gemäß dem Impulszug 144 verriegelt. Während der Zeitperiode t in der sich
der Impulszug 144 auf dem hohen Logikpegel befindet, wird eine vollständige Zeile von Video-Information von der Speichereinheit
12 zu dem Logiksteuersystem gemäß den Figuren 5-8 übertragen.
Wenn der Ausgang Q des Fiip-Flops 45 auf den hohen Logikpegel
umschaltet, so schaltet der Ausgang des Flip-Flops 48 gemäß Figur 5 ebenfalls auf einen hohen Logikpegel um, was durch den
Impulszug 145 veranschaulicht ist. Während der Zeitperiodefin der
sich der Ausgang Q des Flip-Flops 48 auf dem hohen Logikpegel befindet, wird die in dem Zähler 91 gespeicherte Verbindungsadresseninformation
zu dem Adressbus 15 übertragen. Insbesondere wird die von dem Zähler 91 zu dem Adressbus 15 übertragene
Adresseninformation benutzt, um auf die in der Speichereinheit 12 gespeicherte Verbindungstabelleninformation Zugriff zu nehmen.
Da der Datenbus 14 für 8 Bit ausgelegt ist, sind zwei aufeinanderfolgende Speicher-Leseoperation erforderlichjum Adressbytes
von 16 Bit aufzusuchen. Das 16 Bit-Adressbyte wird von der Verbindungstabelle der Speichereknheit 12 in zwei aufeinanderfolgenden
DMA-Zyklen ausgelesenf und die Verbindungsinformation wird
in dem Zähler 92 gespeichert.
Die ersten 8 Bit werden während des ersten DMA-Halbzyklus der DMA-Kanal-Zeittaktperiode übertragen, wie dies durch den niedrigen Logikimpuls 146a des Impulszuges 146 dargestellt ist. Der
Zählstand des Zählers 91 wird mit der abfallenden Kante des Impulses 146a erhöht und die zweiten 8 Bit werden von dem Zähler
während des DMA-HaIbzyklus einer DMA4-Kanal-Zeittaktperiode
übertragen, wie dies durch den niedrigen Logikimpuls 146b dar-
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gestellt ist. Der Zählstand des Zählers 91 wird sodann erneut mit der abfallenden Flanke des Impulses 146b erhöht.
Nachdem die ersten 16 Bit der Verbindungsadresseninformation,
die auf eine Verbindungstabelle in der Speichereinheit 12 verweisen,
von dem Zähler 91 zu dem Adressbus 15 übertragen worden sind, werden die ersten 8 Bit der in der adressierten Verbindungstabelle
gespeicherten Speicheradresse in den hochwertigen Teil des Zählers 92 während des CPU-Halbzyklus einer DMA-1-Kanalzeittaktperiode
geladen, wie dies durch den Impuls 147a mit niedrigem Pegel des Impulszuges 147 veranschaulicht ist.
Die zweiten 8 Bit der Speicheradresse werden in den niedrigwetigen Teil des Zählers 92 während des CPU-Halbzyklus einer
DMA4-Kanal-Zeittaktperiode geladen, wie dies durch den Impuls
147b mit niedrigem Pegel in dem Impulszug 147 veranschaulicht ist. Der Inhalt des Zählers 92 verweist zu diesem Zeitpunkt
auf ein erstes Zeichenbyte einer Zeile von Video-Information, die in der Speichereinheit 12 gespeichert ist. Beim
Laden der zweiten 8 Bit in den niedrigwertigen Teil des Zählers 92 schaltet der Ausgang Q des Flip-Flops 48 auf den niedrigen
Logikpegel um, wie dies durch den Impulszug 145 veranschaulicht ist. Danach wird jedesmal,wenn die Speicheradresse durch
den Zähler 92 zugeführt wird, der Zählstand des Zählers erhöht f
um ein neues Zeichenbyte zu adressieren, wie dies durch den Impulszug 146 gezeigt wird. Der Zähler 92 steuert hierdurch
die Aufnahme und Übertragung der Video-Information, die in einer
Informationszeile in der Speichereinheit 12 gespeichert ist. Insbesondere wird ein erstes Zeichenbyte einer Video-Informationszeile
durch den Zähler 92 während des DMA-Halbzyklus einer DMA1-Kanal-Zeittaktperiode adressiert, wie dies der Impuls 146c
mit niedrigem Pegel des Impulszuges 146 zeigt. Der Zählstand des Zählers 92 wird sodann mit der abfallenden Flanke des Impulses
146c erhöht,um auf ein nächstes Zeichenbyte in der Video-Informationszeile zu verweisen. Das nächste Zeichenbyte
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wird während des DMA-Halbzyklus einer DMA4-Kanal-Zeittaktperiode
adressiert, wie dies der Impuls 146d mit niedrigem Pegel veranschaulicht. Der Zählstand des Zählers 92 wird mit der abfallenden
Flanke des Impulses 146ü erhöht und das zuvor beschriebene.
Verfahren wiederholt sich bis eine vollständige Zeile von Video-Information ,.die Zeichenbytes und visuelle Zusatzbytes umfaßt,
durch den Zähler 92 adressiert ist.
Die Arbeitsweise der Zähler 91 und 92 wird weiter durch die Impulszüge
148 und 149 veranschaulicht. Während der durch die Zeitperiode 148a des Impulszuges 148 angedeuteten Zeit wird der
Zänler 91 mit der hochwertigen Hälfte einer Speicheradresse geladen, die in der VerbindungstabeHe gespeichert ist und über
den Adressbus 15 zugeführt wird. Während der Zeitperiode 148b wird der Zählstand des Zählers 91 erhöht, um auf die niedrigwertige
Kälfte der Verbindungstabellenadresse zu verweisen. Der Zählstand
des Zählers 91 wird danach erhöht, um auf die Adresse einer nächsten Verbindungstabelle einer nächsten Video-Informationszeile
zu verweisen. In einer Hinsicht gestattet die Betriebsweise der Zähler 91 und 92 im Zusammenhang mit einer in
der Speiehereinheit 12 gespeicherten Verbindungstabelle die dynamische
Veränderung der Eintrittsstellen der Verbindungstabelle unter Firmwaresteuerung während einer Informationsübertragung
durch das Logiksteuersystem gemäß der Figuren 5-8 zu dem Adressbus 15. Der Bildspeicher kann dadurch abgetastet werden;
um eine sich dynamisch ändernde Bildseite zu bilden, ohne daß eine Neuordnung der in dem Bildspeicher gespeicherten Video-Information
,erforderlich wäre.
Gemäß dem Impulszug 149 wird der Zähler 92 während des Anfanges der Zeittaktperiode 149a mit der hochwertigen Hälfte einer
Speicheradresse eines ersten Informationsbytes, wobei das Informationsbyte einer in der Speichereinheit 12 gespeicherten
Video-Informationszeile zugeordnet ist. Dies ist die in der VerbindungstabeHe gespeicherte Speicheradresse, die durch den
Zähler 91 während der Zeittaktperiode 148a adressiert wird.
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Während der Zeittaktperiode 149b wird der Zähler 92 mit der
unteren Hälfte der Speicheradresse geladen, die in der Verbindungstabelle gespeichert ist und durch den Zähler 9.1 während
der Zeittaktperiode 148b adressiert wird. Während der Zeittaktperiode 149b enthält somit der Zähler 92 die vollständige
Adresse eines ersten Zeichenbytes einer Video-Informationszeile
in aer Speichereinheit 12. Durch die Zuführung des Inhalts des Zählers 92 zu dem Adressbus 15 während der Zeittaktperiode
149b wird ein erstes Zeichenbyte/ welches in dem bevorzugten Ausführungsbeispiel ein visuelles Zusatzbyte einer Video-Informationszeile
ist, von der Speichereinheit 12 empfangen und in die Steuereinheit 40 gemäß Figur 5 eingeschrieben, wobei dies
während der Zeittaktperiode erfolgt, die durch den Impuls 150a mit niedrigem Pegel des Impulszuges 150 vorgegeben ist. Der
Zählstand des Zählers 92 wird danach mit der abfallenden Flanke des Impulses 146c des Impulszuges 146 erhöht,um auf ein nächstes
Zeichenbyte der Video-Informationsze.ile zu verweisen, welches
in dem bevorzugten Ausführungsbeipiel ein Darstellungs-Zeichenbyte
ist. Das Darstellungs-Zeichenbyte wird in die Steuereinheit
40 während der Zeittaktperiode eingeschrieben, die durch den Impuls 15Ob mit niedrigem Pegel vorgegeben ist. Die vorstehend
beschriebenen Schritte werden solange wiederholt, bis eine vollständige Video-Informationszeile durch den Zähler 92 adressiert
ist.
Die Zähler 54 und 55 gemäß Figur 5 zeigen an, wenn eine vollständige
Zeile von Video-Information von der Speichereinheit 12 angenommen worden ist. Die ersten beiden Zählstandserhöhungen
der Zähler 54 und 55 treten auf,, wenn auf die Verbindungstabellen
zugegriffen wird. Das Ausgangssignal des Gatters 126 in Figur 8, das durch die Impulse 151a und 151b mit niedrigem Pegel des
Impulszuges 151 vorgegeben ist, erhöht somit den Zählstand der Zähler 54 und 55 zweimal während der Zeitperiode, in der der Impulszug
145 den hohen Logikpegel aufweist. Während dieser beiden ersten Zählstände der Zähler 54 und 55 wird der Inhalt des
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Zählers 91 dem Adressbus 15 zugeführtj um in der Speichereinheit
12 die erste in den Zähler 92 zu ladende Verbindungstabellenadresse
aufzusuchen. Die Aufnahme und die Übertragung der Daten wird danach durch den Zähler 92 gesteuert und der
Zugriff auf die Speichereinheit 12 wird durch.die verbleibenden
Impulse mit niedrigem Pegel des Impulszuges 151 veranscnaulicht. Bei jedem Auftritt eines Speicherzugriffes wird der
Zählstand der Zähler 54 und 55 erhöht und die Zähler 54 und 55 werden durch das Gatter 56 in Figur 5 decodiert,um anzuzeigen,
daß eine vollständige Informationszeile für die Darstellung in der Speichereinheit 12 aufgesucht worden ist, wobei
das Ausgangssignal des Gatters 45 auf den niedrigen Logikpegel umschaltet, was durch den Impulszug 152 angezeigt ist.
Der Auftritt des Impulses 152a mit niedrigem Pegel innerhalb des Impulszuges 152 veranlaßt die Rückstellung der Zähler 54
und 55.
Die vorliegende Erfindung ist auf ein Logiksteuersystem für Video-Bildschirmterminals gerichtet, wobei Video-Informationszeilen
beliebig in einem Bildspeicher gespeichert sind und vertikal und horizontal veränderliche Eintrittsstellen auf
erste Zeicnenbytes einer jeden Zeile, verweisen, die zur Bildung einer Bildseite miteinander zu verbinden sind.
Insbesondere wird ein Verbindungsadresszähler unter Firmwaresteuerung
mit einer Speicheradresse geladen, die auf einen Speicherplatz einer Speicherverbindungstabelle verweist. Die
Speicherverbindungstabelle speichert Bildspeicheradressen die auf erste Zeichenbytes von Video-Bildzeilen verweisen. Das
Logiksteuersystem überträgt die in dem angegebenen Speicherplatz der Verbindungstabelle gespeicherte Speicheradresse
in einen Speicheradresszähler. Das Ausgangssignal des Speicheradresszählers verweist bei einer Initialisierung auf ein
erstes Zeichenbyte einer ersten Zeile von Video-Information
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einer Bildseite. Der Zählstand des Speicheradresszählers wird erhöhtjUm auf nachfolgende Zeichenbytes in einer Bildzeile
zu verweisen und der Zählstand des Verbindungsadresszählers wird erhöht, um auf die Speicheradresse des ersten
Zeichenbytes von nachfolgenden Bildzeilen einer Bildseite zu verweisen.
Das Logiksteuersystem gemäß der Erfindung erleichtert somit ein vertikales und horizontales Aufrollen der Speichereinheit
12. Da die auf einer Kathodenstrahlröhre dargestellte Information
in dem speziell hier beschriebenen Ausführungsbeispiel so formatiert ist, daß sie 80 Zeichen per Zeile und
25 Zeilen per Bildseite aufweist, kann die in der Speichereinheit 12 für die Darstellung auf der Kathodenstrahlröhre
gespeicherte Video-Information in 80 Zeichen per Zeile oder mehr und 25 Zeilen oder mehr per Bildseite formatiert sein.
Die zu irgendeinem Zeitpuntk auf der Kathodenstrahlröhre dargestellte Information ist somit ein Segment der in der Speichereinheit
12 gespeicherten darstellbaren Seite.
Eine Verbindungstabelle^ die ebenfalls in dem Systemspeicher
gespeichert ist, entnält Adresseninformation, die die Speicher-Startadresse einer jeden Bildzeile definiert. Da die Verbindungstabelle
in der Speichereinheit 12 gespeichert ist, kann auf sie durch die Zentraleinheit CPU zugegriffen werden
und sie kann dynamisch zu jedem Zeitpunkt durch die Zentraleinheit CPU fortgeschrieben werden,um den Speicherinhalt sowohl
vertikal als auch horizontal zu durchrollen.
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Claims (2)
1) Hardware/Firmware-Steuerverfahren zum Adressieren von
Zeichenbytes von wahlfrei in einer Speichereinheit gespeicherten Video-Informationszeilen, um eine Darstellungsseite für die Übertragung zu einem visuellen Darstellungssystem zu bilden und um die Speichereinheit sowohl horizontal
als auch vertikal zu durchlaufen und die Darstellungsseite aufzufrischen, gekennzeichnet durch
a) Adressierung eines ersten Speicherplatzes einer in der Speichereinheit gespeicherten Speicherverbindungstabelle
unter Steuerung durch eine Zentraleinheit, um eine Einweisadresse für ein erstes Zeichenbyte einer ersten Video-Informationszeile
zu liefern, wobei das erste Zeichenbyte in irgendeinem Speicherplatz der Speichereinheit auftreten
kann;
b) Zuführung einer in dem ersten Speicherplatz der Speicherverbindungstabelle
gespeicherten Adresseninformation zu der Speichereinheit, um ein erstes Zeichenbyte der ersten
Video-Informationszeile an das visuelle Darstellungssystem zu liefern;
c) sequentielle Adressierung aufeinanderfolgender Zeichenbytes der ersten Video-Informationszeile in der Speichereinheit,
um eine erste Darstellungszeile einer Darstellungs-
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seite an das visuelle Darstellungssystem zu liefern;
d) Adressierung aufeinanderfolgender Speicherplätze der
Speicherverbindungstabelle, um erste Zeichenbytes aufeinanderfolgender
Video-Informationszeilen der Darstellungsseite zu liefern und Wiederholung der Schritte b) und c)
für jede der aufeinanderfolgenden Video-Informationszeilen; und
e) dynamische Veränderung der Eintrittsstellen in die Speicher-Verbindungstabe
He, um sowohl eine horizontale als auch eine vertikale Aufrollung der Speichereinheit zu bewirken
und die Darstellungsseite aufzufrischen.
2. Hardware/Firmwarelogik-Steuersystem zur Durchführung des Verfahrens
nach Anspruch ί, wobei das Logik-Steuersystem, ein Kathodenstrahlenröhren-Steuersystem, eine Zentraleinheit, ein
Zeittakt-Steuersystem und die Speichereinheit ein Video-Darstellungssystem bilden, dadurch gekennzeichnet,
daß das Logik-Steuersystem umfaßt:
a) einen Verbindungs-Adresszähler, dem eine Verbindungs-Adresseninformation
unter Steuerung durch" die Zentraleinheit von der Speichereinheit zugeführt wird und der auf das Zeittakt-Steuersystem
anspricht, um einen Speicherplatz in einer in der Speichereinheit gespeicherten Speicher-Verbindungstabelle
zu adressieren, wobei Eintrittsstellen in die Verbindungstabelle von der Zentraleinheit dynamisch verändert werden
können, um eine horizontale und vertikale Aufrollung der Speichereinheit zu bewirken;
b)einen auf das Zeittakt-Steuersystem ansprechenden Speicheradresszähler,
dem von der Speichereinheit die in dem Speicherplatz der Verbindungstabelle gespeicherte Speicheradresseninformation
zugeführt wird, um ein erstes und nachfolgende Zeichenbyte s einer wahlfrei in der Speichereinheit gespei-
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cherten Video-Informationszeile zu adressieren, wobei sich
das erste Zeichenbyte an irgendeinem Speicherplatz in der Speichereinheit befinden kann;
c) eine auf die Zentraleinheit ansprechende DMA-Zyklus-Anforderungseinrichtung,
um einen DMA-Zyklus von dem Zeittakt-Steuersystem anzufordern, während welchem Video-Information
zwischen der Speichereinheit und dem Logik-Steuersystem übertragen werden kann; und
d) eine auf die Zentraleinheit und ein DMA-Zyklus-Bestätigungssignal
von dem Zeittakt-Steuersystem ansprechende DMA-Zyklus-Steuereinrichtung
zum Laden und Erhöhen des Verbindungsadresszählers und des Speicheradresszählers, um entsprechende
aufeinanderfolgende Speicherplätze in der Speicherverbindungstabelle und erste und nachfolgende Zeichenbytes
einer jeden in der Speichereinheit gespeicherten Video-Informationszeile zu adressieren und eine Darstellungseite
für die Darstellung durch das Kathodenstrahlröhren -te-'ersystem
zu bilden.
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Legal Events
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| 8139 | Disposal/non-payment of the annual fee |