DE3033333C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine elektrisch programmierba­ re, nichtflüchtige, einen MOS-Transistor aufweisende Speicher­ zelle gemäß dem Oberbegriff des Patentanspruchs 1.

Eine Speicherzelle dieser Art ist aus "IEEE Transactions on Electron Devices, Vol. ED-24, Nr. 5, Mai 1977, S. 600 bis 610 bekannt.

Nichtflüchtige Halbleiterspeicher sind insofern sehr nützlich, als die darin gespeicherte Information nicht verlorengeht, wenn die Stromversorgung fortfällt. MOS-ROMs ermöglichen die Speicherung von Informationen, die bei der Herstellung durch eine Gate-Niveau-Maske oder Graben-Maske dauerhaft fixiert werden, wie in der US-PS 35 41 543 beschrieben ist. Bei den meisten Rechnern und Mikroprozessorsystemen werden derartige ROMs verwendet, um ein Programm zu speichern, das aus einer großen Anzahl von Befehlswörtern besteht. Es ist jedoch gün­ stiger, die ROM-Speichervorrichtungen nach der Herstellung statt während der Herstellung programmieren zu können, um Speichervorrichtungen herzu­ stellen, die alle gleich sind, ohne daß besondere Masken erforderlich sind, so daß eine spezifisch programmierte Speichervorrichtung in wenigen Minuten hergestellt werden kann, anstatt eine Zykluszeit von Wochen zu benötigen. Es wurden bereits verschiedene elektrisch programmierbare ROM-Speichervorrichtungen entwickelt, z. B. gemäß US-PS 39 84 822, der US-PS 41 12 504, der US-PS 41 22 544 und der US-PS 40 37 242.

Diese Speicher­ vorrichtungen sind Zweilagen-Polysilicium-MOS-ROMs mit nichtkontaktierten Gates, sogenannten "Floating Gates, die durch Injektion von Elektronen aus dem Kanal geladen werden. Bei anderen Halbleitervorrichtungen dieser Art wird Ladungsspeicherung auf einer Nitrid-Oxid-Grenzfläche ange­ wandt. Es wurden auch bereits elektrisch veränderbare ROMs entwickelt, vergleiche US-PS 38 81 180 und 38 82 469.

Speicherzellen der Art, wie sie in den obigen Druckschriften und insbesondere in dem genannten Auszug aus "IEEE Trans­ actions on Electron Devices" beschrieben sind, müssen üblicher­ weise in einem (P+)-Gebiet gebildet werden, das in der englisch­ sprachigen Literatur üblicherweise als "P+ tank" bezeichnet wird. Diese Struktur erfordert bei der Herstellung zusätzliche Verfahrensschritte, die die Herstellung aufwendiger gestalten.

Der Erfindung liegt die Aufgabe zugrunde, eine Speicherzelle der eingangs geschilderten Art zu schaffen, deren Herstellung sich ohne Beeinträchtigung ihrer Eigenschaften mit wenigen Verfah­ rensschritten durchführen läßt.

Erfindungsgemäß wird diese Aufgabe mit den im Kennzeichen des Patentanspruchs 1 angegebenen Merkmalen gelöst. Bei der erfin­ dungsgemäßen Speicherzelle ist es nicht notwendig, das bisher erforderliche "P+-Gebiet" im Halbleitersubstrat zu bilden; die Funktion dieses Gebiets wird von der Zone des ersten Leitungs­ typs ausgeübt, die stärker als der Halbleiterkörper dotiert ist.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dar­ gestellt. Es zeigen:

Fig. 1 ein schematisches elektrisches Schaltbild einer Matrix aus Speicherzellen gemäß der Erfindung,

Fig. 2 einen vergrößerten Schnitt einer Speicherzelle aus der Matrix von Fig. 1,

Fig. 3 eine Draufsicht auf einen Teil eines integrierten Halbleiterschaltungsplättchens mit einer Zellen­ matrix nach den Fig. 1 und 2;

Fig. 4a und 4b Schnittansichten längs Linie a-a bzw. b-b in Fig. 3;

Fig. 5a bis 5e sowie 6a bis 6e Schnittansichten entsprechend den Linien 5-5 und 6-6 in Fig. 3, wobei eine erfindungsgemäße Zelle in ver­ schiedenen Stufen des Herstellungsverfahrens gezeigt ist;

Fig. 7 eine Schnittansicht einer weiteren Ausführungsform der Erfindung;

Fig. 8 eine Schnittansicht einer weiteren Ausführungsform der Erfindung; und

Fig. 9 ein Ersatzschaltbild einer EPROM-Zellenstruktur.

Es wird zunächst auf Fig. 1 Bezug genommen. Dort ist eine Speicherzellenmatrix gezeigt, bei der die zu beschreibenden Speicherzelle zur An­ wendung gelangen kann. Jede Zelle weist einen Transistor 10 mit einem nichtkontaktierten, also potentialmäßig nicht fest­ liegenden Gate 13, mit einer Source-Elektrode 11, einer Drain-Elektrode 12 und einem Steuergate 14 auf. Alle Steuer­ gates 14 in einer Zellenzeile sind mit einer Zeilen-Adreß­ leitung 15 verbunden, und alle Zeilen-Adreßleitungen 15 sind mit einem Zeilendecoder 16 verbunden. Alle Source- Elektroden 11 in einer Zellenspalte sind gemeinsam mit einer Source-Spaltenleitung 17 verbunden, bei der es sich um eine Metalleitung handelt, die über einen Metall-Graben-Kontakt 17′ mit den N+-Source-Elektroden verbunden ist. Alle Drain-Elek­ troden 12 sind über Kontakte 18′ mit einer Vss-Leitung 18 verbunden. Die Source-Spaltenleitungen 17 und die Vss- Leitungen 18 sind mit einem Spaltendecoder 19 verbunden. Im Schreib- oder Programmierbetrieb legen der Spalten­ decoder 19 und die zugeordneten Schaltungseinrichtungen entweder eine hohe Spannung Vp (etwa +25 V) oder eine niedrige Spannung (Massepotential bzw. Vss) an jede Source- und Drain-Spaltenleitung 17 bzw. 18 in jeder Spalte an, und zwar ansprechend auf eine Spaltenadresse und eine Daten­ eingabe "0" oder "1". Für Schreib- oder Programmiervorgänge legt der Zeilendecoder 16 eine hohe Spannung Vp an eine der Zeilenleitungen und eine niedrige Spannung Vss an jede der verbleibenden Zeilenleitungen 15 als Reaktion auf eine Zeilenadresse an.

Die Struktur einer der zu beschreibenden Speicherzellen ist stark vergrößert im Schnitt in Fig. 2 gezeigt. Die Zelle ist in einem Halbleiterkörper 20 aus P-Silicium gebildet, um die hier als Ausführungsbeispiel beschriebene Ausführungs­ form von N-Kanal-Silicium-Gate-MOS-Transistoren zu schaffen. Der Transistor 10 der Zelle enthält einen Kanalbereich 21 unter dem nichtkontaktierten Gate 13 und zwischen implantier­ ten Bereichen 22 und 22′, die an die Source-Elektrode 11 bzw. Drain-Elektrode 12 angeschlossen sind. Das nichtkontaktierte Gate 13, das aus mit Arsen oder Phosphor dotiertem poly­ kristallinen Silicium der ersten Lage gebildet ist, ist von dem darunter liegenden Kanalbereich 21 durch eine thermisch gewachsene Gate-Oxidschicht 23 mit einer Dicke von z. B. 0,06 bis 0,08 µm (600 bis 800 Å) isoliert. Das Steuergate 14 bildet die Zeilenleitung 15 und ist gebildet aus einem Streifen aus N+-dotiertem polykristallinen Silicium der zweiten Lage. Das Steuergate 14 kann sich über die Ränder des nichtkontaktierten Gates 13 auf jeder Seite hinauserstrecken, und zwar lediglich zur leichteren Ausrichtung; bei einer anderen Ausführungsform fallen die Ränder zusammen. Das Steuergate 14 ist von dem nichtkontaktierten Gate durch eine thermisch gebildete Oxidschicht 24 isoliert. Bei früheren Zellen dieser Art war der Transistor 10 in einem "P+-Tank"- Bereich gebildet, der einen implantierten Bereich mit höherer Borkonzentration als der Halbleiterkörper 20 bildete und die Aufladung des nichtkontaktierten Gates bei einer niedrigeren Gate-Steuer­ spannung ermöglichte als ohne Verwendung des P+-Bereiches. Eine mit Bor implantierte P+- Zone 25 bzw. 25′ auf beiden Seiten des nichtkontaktierten Gates erfüllt dieselbe Funktion wie der P+-Tank. Diese Zonen sind unter Verwendung des nichtkontaktierten Gates 13 als Maske gebildet, so daß eine getrennte Maske für die Herstellung eines "Tanks" nicht benötigt wird Die geringe Breite der Zone 25 bzw. 25′ gewährleistet, daß die P+-Implantierung die Schwellenspannung nicht verändert, ebenso wie bei her­ kömmlichen Vorrichtungen mit P+-Tank.

Im Betrieb weist die Halbleiterspeichermatrix zwei verschiedene Arbeitszustände auf, nämlich einen zum Einschreiben bzw. Programmieren, wobei hohe Spannungen (20 bis 25 Volt) angewandt werden, und einen anderen zum Auslesen, wobei übliche N-Kanal-Arbeitsspannungen von z. B. +5 Volt und Vss bzw. Masse verwendet werden. Es wird nun ein Transistor 10 einer Zelle betrachtet. Wenn die Source-Elektrode 11 sich auf dem Potential Vss befindet, liegt die Drain-Elektrode 12 auf dem hohen Spannungspegel Vp (25 V), und das Steuergate 14 liegt auf hoher Spannung Vp, die von dem Zeilendecoder 16 geliefert wird, während der Halbleiterkörper 20 sich auf Potential Vss befindet; es sammeln sich dann negative Ladungen auf dem nichtkontaktierten Gate 13 auf­ grund von Elektroneninjektion durch das Oxid 23 hindurch. Dadurch wird die Anordnung zur Speicherung einer "1" program­ miert, denn das aufgeladene Gate 13 schirmt den Kanalbereich 21 von dem Gate 14 ab, so daß der Kanal nicht invertiert werden kann, bis das Gate 14 eine positive Spannung von etwa +8 bis +10 V erhält. Im Programmierbetrieb haben die nicht adressierten Zellenzeilen der Gruppe eine niedrige Spannung Vss an den Gates 14. Die Zeilen-Adreßleitung 15 führt also mit Ausnahme der adressierten Zeile, die auf Vp bzw. +25 V liegt, das Potential Vss. Alle Transistoren in den Zeilen, die nicht adressiert sind, sind unempfind­ lich für Veränderungen, weil ihre Steuergatespannungen niedrig sind. Beim Programmieren werden sowohl die Source- Leitung 17 als auch die Drain-Leitung 18 für die nicht adressierten Spalten auf Vss gelegt, d. h. Leitungen 17 und 18 werden durch die Decoderschaltung 19 auf diesen Pegel gesetzt, mit Ausnahme derjenigen Spalte, welche die zur Programmierung adressierte Zelle enthält. Für die adres­ sierte Spalte befindet sich die Source-Leitung 17 auf Vss, während die Drain-Leitung 18 sich auf Vp befindet, um eine "1" einzuschreiben, oder auf Vss befindet, um eine "0" ein­ zuschreiben.

Im Auslesebetrieb führen die Adreßleitungen 15 der ausgewähl­ ten Zellen +5 V, die durch den Zeilendecoder 16 angelegt werden, während die übrigen Zeilen-Adreßleitungen das Poten­ tial Vss empfangen. Üblicherweise werden alle Ausgangs­ leitungen vor einem Lesezyklus auf +5 V vorgeladen. Alle Source-Leitungen 17 liegen dann auf Vss. Die Ausgangsleitung 18 der ausgewählten Zelle 10 liefert dann ein Ausgangssignal in Abhängigkeit davon, ob die Zelle auf "1" oder auf "0" programmiert wurde.

Es wird nun auf Fig. 3 Bezug genommen, in der ein Teil einer Gruppe von Speicherzellen der beschriebenen Art dargestellt ist. Die Fig. 4a und 4b sind Schnittansichten der in Fig. 3 gezeigten An­ ordnung ähnlich Fig. 2 und zeigen Einzelheiten des Aufbaus.

Die in Fig. 3 gezeigte Fläche hat z. B. eine Größe von nur etwa 0,025 bis 0,05 mm (1 bis 2 Tausendstel Zoll). Die Gruppe kann z. B. 16 384 Zellen oder eine andere Anzahl von Zellen aufweisen, die eine Potenz der Zahl 2 ist. Die Transistoren 10 der gezeigten Zellen sind in parallelen gestreckten senkrechten Gräben 26 gebildet, die von einem dicken Feldoxid 28 auf der Oberseite des Halbleiterkörpers 20 um­ geben sind. N+-diffundierte Bereiche 30 in den Gräben bilden Zwischenverbindungen mit den Source- und Drain-Elektroden der Transistoren. Gestreckte parallele Streifen aus poly­ kristallinem Silicium bilden die Adreßleitungen 15 und die Steuergates 14 der Transistoren. Die nichtkontaktierten Gates 13 sind unter den Streifen 15 vergraben. Parallele vertikale Metallstreifen bilden die Source-Leitung 17 und die Drain- Leitung 18, und diese Leitungen kontaktieren die Source- Elektroden an Kontaktstellen 17′ bzw. Drain-Elektroden an Kontaktflächen 18′, wo das Metall, das die Deckschicht bildet, sich heraberstreckt, um die N+-diffundierten Bereiche der Gräben zu kontaktieren. Jeder Drain-Kontaktbereich wird mit einer angrenzenden Zelle geteilt, so daß im Mittel nur die Hälfte von Drain-Kontaktflächen pro Zelle erforderlich ist. Die Metalleitungen 17 und 18 sind von den polykristallinen Leitungen 15 der zweiten Lage durch eine dicke Oxidschicht 33 isoliert. Für einen gesamten Zellenblock sind nur eine Source-Leitung 17 und ein Source-Kontakt 17′ erforderlich.

Die zur Programmierung erforderliche Spannung Vp ändert sich in Abhängigkeit von verschiedenen Prozeßparametern, liegt jedoch im Bereich von 20 bis 30 V. Bei geeigneter Prozeß­ steuerung, wobei jedoch die Ausbeute geringer werden kann, kann eine niedrigere Spannung im Bereich von 15 V erreicht werden. Eine weitere Variable ist die Änderung der Schwellen­ spannung Vtx des Transistors 10 zwischen einer programmierten "1" und einer "0". Bei einem Ausführungsbeispiel wird eine Änderung der Schwelle von etwa 8 V erreicht.

Bei der in Fig. 3 gezeigten Speichermatrix soll nun ange­ nommen werden, daß ein Bit 10a programmiert werden soll. Die gemeinsamen Source-Elektroden werden über die Leitungen 17 und die Kontakte 17′ auf das Potential Vss gelegt. Die Drain-Elektroden der Transistoren 10a und 10b (sowie sämt­ liche dieser Spalte) werden über Leitung 18 auf Potential Vp gelegt, während alle anderen Drain-Elektroden, z. B. der Transistoren 10c und 10d, über weitere Leitungen 18 auf Potential Vss gelegt werden. Die Leitung 15 über den Tran­ sistoren 10a und 10c wird auf Vp gelegt, und alle weiteren polykristallinen Leitungen 15 der zweiten Lage, z. B. die über den Transistoren 10b und 10d, werden auf Potential Vss gelegt. Unter diesen Bedingungen wird das nichtkontaktierte Gate 13 des Transistors 10a aufgeladen, da seine Source- Elektrode sich auf Potential Vss befindet, seine Drain- Elektrode auf Vp und seine Gate-Elektrode auf Vp. Die an­ deren Transistoren werden nicht beeinflußt. Die Gate- Elektrode des Transistors 10c liegt auf dem Potential Vp, und seine Source-Elektrode sowie seine Drain-Elektrode liegen auf Vss. Das Gate des Transistors 10b liegt auf Vss, sein Drain auf Vp und seine Source-Elektrode auf Vss. Die Source- Elektrode des Transistors 10b liegt auf Vss, seine Drain- Elektrode auf Vss, ebenso wie sein Gate. Das Substrat liegt stets auf Potential Vss.

Die Speichermatrix kann durch Ultraviolettlicht gelöscht werden.

Die Metalleitungen 18 bedecken zwar den größen Teil der Fläche der nichtkontaktierten Gates 13, ein Teil der Flächen liegt jedoch an den Seiten frei, so daß das Ultraviolett­ licht durch das Oxid und das polykristalline Material der zweiten Lage durchdringen kann, um die nichtkontaktierten Gates zu entladen.

Es wird nun auf die Fig. 5a bis 5e sowie 6a bis 6e Bezug genommen, um ein Verfahren zur Herstellung der zuvor beschriebenen Ausführungsformen zu erläutern. Die Fig. 5a bis 5e sind Schnittansichten entsprechend der Schnitt­ ansicht von Fig. 2 im fertiggestellten Zustand, und zwar Schnittansichten längs Linie 5-5 in Fig. 3, währen die Fig. 6a bis 6e der Schnittansicht in Fig. 4b entspricht, und zwar entlang 6-6 in Fig. 3.

Es handelt sich im wesentlichen um ein selbstausrichtendes N-Kanal-Silicium-Gate-Zweilagen-Verfahren zur Herstellung von integrierten MOS-Schaltungen mit polykristallinem Material. Der Ausgangsstoff ist eine Scheibe aus monokristallinem Silicium vom P-Leitungstyp mit einem Durchmesser von z. B. etwa 100 mm (4 Zoll) und einer Dicke von 0,5 mm (20 Tausendstel Zoll), geschnitten in der Ebene < 100 < , wobei es sich um einen P-Leitungstyp handelt, der bei der Züchtung mit Bor dotiert ist, um einen spezifischen Widerstand von etwa 12 bis 15 Ω-cm zu erzeugen. In den Figuren bildet der Halbleiter­ körper 20 einen sehr kleinen Teil der Scheibe, der als typi­ sches Beispiel im Schnitt gezeigt ist. Nach der Reinigung wird die Scheibe oxidiert, indem sie Sauerstoff in einem Ofen bei einer hohen Temperatur von z. B. 1000°C ausgesetzt wird, um eine Oxidschicht 41 mit einer Dicke von etwa 0,1 µm (1000 Å) zu erzeugen. Dann wird eine Schicht 42 aus Siliciumnitrid Si₃N₄ einer Dicke von etwa 0,1 µm (1000 Å) gebildet, und zwar durch Einwirkung einer Atmosphäre aus Dichlorsilan und Ammoniak in einem Reaktor. Ein Überzug 43 aus Photolack wird auf die gesamte Deckfläche aufgebracht und dann mit Ultra­ violettlicht durch eine Maske hindurch belichtet, die das gewünschte Muster erzeugt, und wird dann entwickelt. Dadurch verbleiben Bereiche 44, in denen das Nitrid fortgeätzt werden kann. Dies sind die Bereiche, in denen das Feldoxid 28 ge­ züchtet werden soll. Die Scheibe wird einer Plasmaätzung unterzogen, wodurch der Teil der Nitridschicht 42 entfernt wird, der von dem belichteten Photolack 43 nicht bedeckt ist, wobei jedoch die Oxidschicht 41 nicht entfernt wird und keine Reaktion mit dem Photolack 43 auftritt.

An der Scheibe wird nun eine Ionenimplantation vorgenommen, wodurch Boratome in den Bereichen 44 implantiert werden, die von dem Photolack 43 nicht bedeckt sind, welcher die Implan­ tierung verhindert. Bor ist eine Verunreinigung, die eine P-Leitfähigkeit hervorruft; auf diese Weise wird ein stärker dotierter P+-Bereich 45 in der Oberfläche gebildet. Die Oxid­ schicht 41 verbleibt während der Implantierung, denn sie verhindert, daß die implantierten Boratome während der an­ schließenden Wärmebehandlung aus der Oberfläche herausdiffun­ dieren. Die Borimplantation erfolgt mit einer Dosierung von etwa 4×10¹²/cm² bei 100 keV. Nach der Implantierung wird die Photolackschicht 43 entfernt.

Bei der fertiggestellten Vorrichtung sind die Bereiche 45 nicht in derselben Form vorhanden, weil von diesem Teil der Scheibe bei dem Oxidationsvorgang ein Teil verbraucht wird. Die implantierten Bereiche 45 ergeben letztlich die P+-Kanal- Begrenzungsbereiche 34.

Wie im US-Patent 40 55 444 beschrieben ist, besteht der nächste Schritt des Verfahrens darin, die Scheibe einer Wärmebehandlung oder Glühbehandlung auszusetzen, während welcher sie während etwa 2 Stunden in inerter Atmosphäre aus vorzugsweise Stickstoff auf einer Temperatur von etwa 1000°C gehalten wird. Dadurch wird eine deutliche Veränderung der Borkonzentration erreicht, was zu erwünschten Effekten führt, abgesehen von einer Verminderung der Kristallstruktur­ beschädigung durch die Implantation. Die P+-Bereiche 45 sind nach dem Wärmebehandlungsschritt tiefer in die Siliciumober­ fläche eingedrungen.

Der nun folgende Schritt des Herstellungsverfahrens ist die Bildung des Feldoxids, die erfolgt, indem die Scheiben während etwa 10 Stunden Dampf bzw. einer oxidierenden Atmosphäre von etwa 900°C ausgesetzt werden. Wie aus Fig. 6b ersichtlich ist, wird dadurch ein dicker Feldoxidbereich bzw. eine Feldoxidschicht 28 gezüchtet, und dieser Bereich erstreckt sich in die Siliciumoberfläche hinein, da Silicium beim Oxidieren verbraucht wird. Die Nitridschicht 42 maskiert die Oxidation darunter ab. Die Dicke dieser Schicht 28 beträgt etwa 0,8 bis 1 µm (8000 bis 10000 Å), wovon sich die Hälfte oberhalb und die andere Hälfte unterhalb der ursprünglichen Oberfläche befindet. Der zuvor implantierte und durch die Wärmebehandlung modifizierte, mit Bor dotierte P+-Bereich 45 wird teilweise verbraucht, diffundiert jedoch ebenfalls weiter in das Silicium ein, und zwar vor der Oxidationsfront. Auf diese Weise ergeben sich P+-Bereiche 34, die tiefer und gleichförmiger sind und eine günstige Konzentration an der Oberfläche aufweisen, verglichen mit dem Ergebnis, das ohne den Wärmebehandlungsschritt erreicht würde. Ferner weisen die Bereiche 34 eine weniger starke Kristallstrukturbeschä­ digung auf als für implantierte Anordnungen typisch ist.

Die Nitridschicht 42 und die darunter liegende Oxidschicht 41 werden durch Ätzen entfernt, was in dem nächsten Verfahrens­ schritt geschieht, und auf den freiliegenden Siliciumberei­ chen wird eine weitere dünne Siliciumoxidschicht 23 einer Dicke von etwa 0,08 µm (800 Å) gezüchtet.

Zu diesem Zeitpunkt können dann in der Zeichnung allerdings nicht dargestellte Ionenimplantationen erfolgen, um die ge­ wünschten Schwellwert- bzw. Betriebsparameter der Transisto­ ren in den peripheren Schaltungen zu erzeugen, z. B. in den Decodern, Ausgangspuffern, Eingabe-Halteschaltungen und Eingabe- Puffern, Taktgeneratoren und dergleichen. Zunächst kann eine Borimplantation bei 50 keV mit einer Dosierung von etwa 2,5×10¹¹ Atome/cm² vorgenommen werden, um die Schwell­ wertspannung der Transistoren mit dünnem Oxid und vom Anreicherungstyp einzustellen, so daß keine Substratvor­ spannung erforderlich ist. Dann kann eine Photolackschicht aufgebracht und so gestaltet werden, daß die Kanalbereiche der Lasttransistoren vom Verarmungstyp in den peripheren Schaltungsanordnungen freiliegen. Diese Bereiche erfahren dann eine Phosphorimplantation bei 150 keV mit einer Dosie­ rung von etwa 1×10¹²/cm². Diese Phosphorimplantation ist so gewählt, daß ein Kompromiß zwischen hoher Arbeitsge­ schwindigkeit und geringer Betriebsleistung für die Elemente in den peripheren Schaltungen erreicht wird.

Fenster für die Kontakte des polykristallinen Siliciums der ersten Lage mit dem Halbleiterkörper (in diesen Ansichten nicht dargestellt) werden unter Verwendung von Photolack geformt und geätzt, wobei die Gate-Oxidschicht 23 an ausge­ wählten Stellen entfernt wird. Danach wird eine Schicht aus polykristallinem Silicium über der gesamten Scheibe in einem Reaktor unter Anwendung von üblichen Techniken aufgebracht, z. B. durch Zersetzung von Silan in Wasserstoff bei etwa 930°C, und zwar mit einer Dicke von etwa 1/2 bis 1 Mikron, wodurch das polykristalline Silicium erzeugt wird, das letztlich die nichtkontaktierten Gates 13 bildet. Die poly­ kristalline Schicht erfährt dann eine Phosphorablagerung und Diffusion, um sie hochleitend zu machen. Diese Diffusion dringt nicht in den Halbleiterkörper 20 ein, außer an den Kontakt­ bereichen zwischen polykristallinem Material und Silicium (nicht dargestellt).

Die polykristalline Siliciumschicht und das darunter liegende Gate-Oxid bzw. die dünne Oxidschicht 23 werden als nächstes geformt. Dies erfolgt durch Aufbringen einer Photolackschicht, Belichten mit Ultraviolettlicht durch eine Maske hindurch, die für diesen Zweck geschaffen wird, Entwickeln und Ätzen, wobei der zurückbleibende Photolack bestimmte Flächen des polykristallinen Siliciums maskiert. Die sich ergebende Struktur ist in Fig. 5c gezeigt; ein Teil der verbleibenden polykristallinen Siliciumschicht bildet die spätere freischwebende Gate-Elektrode 13 eines der Transistoren 10.

Die Scheibe erfährt dann eine Deckimplantation aus Arsen mit etwa 10¹³ bis 10¹⁴ Atomen pro cm², wodurch die leicht dotierten implantierten N-Bereiche 22 erzeugt werden. Dann erfolgt eine Borimplantation mit etwa 5×10¹² bis 5×10¹³ Atomen pro cm², um die P-Bereiche 25 und 25′ zu schaffen. Durch Maskierung mit Photolack werden erforderlichenfalls diejenigen Bereiche geschützt, die keine Implantation er­ halten sollen. Diese beiden Implantationen sind sowohl mit dem polykristallinen Gate 13 der ersten Lage als auch dem darunter legenden Oxid 23 ausgerichtet. In einer an­ schließenden Hochtemperatur-Treibstufe diffundiert das Bor wesentlich schneller als das Arsen. Die Stärke des Ein­ treibens wird so gewählt, daß die mit Bor dotierten Bereiche 25 und 25′ eine ausreichende Bordotierung aufweisen, um die Injektion schneller Elektronen in das Oxid zu unterstützen, der mit Bor dotierte Bereich ist jedoch schmal genug, um durch die in Sperrichtung an den N+-P-Übergang angelegte Vorspannung durchbrochen werden zu können.

Danach wird die Schicht 24 aus Siliciumdioxid auf dem polykristallinen Silicium der ersten Lage gezüchtet, wodurch ein Überzug an allen freiliegenden Bereichen des polykristallinen Materials geschaffen wird, wie in Fig. 5d gezeigt ist, einschließlich Oberseite und Seitenbereiche. Die Schicht 24 wird bei einer Temperatur von etwa 1100°C in O₂ während etwa 55 Minuten und in N₂ während 30 Minuten gezüchtet, wodurch eine Dicke von 0,12 µm (1200 Å) geschaf­ fen wird und ein Teil des polykristallinen Siliciums ver­ braucht wird. Wenn in den peripheren Schaltungseinrichtungen Kontakte zwischen dem polykristallinen Material des zweiten Niveaus und dem Silicium benötigt werden, werden Kontakt­ flächen an dieser Stelle geöffnet; in der Speichermatrix werden sie nicht gebraucht.

Das polykristalline Silicium der zweiten Lage wird dann auf der gesamten Deckoberfläche der Scheibe aufgebracht und bedeckt die Oxidschicht 24. Diese zweite polykristalline Schicht erhält durch Photolack ein solches Muster, daß die Steuergates 14 und die Zeilen-Adreßstreifen 15 gebildet werden; sodann wird die Oxidschicht 24 an allen Stellen außer unter den Streifen 15 fortgeätzt. Durch Ablagerung und Diffusion werden nun die stark dotierten N+-Source- und Drain-Bereiche 11 bzw. 12 sowie die Bereiche 30 in den Gräben 26 und die N+-Bereiche unter den Kontaktbereichen 17′ und 18′ geschaffen. Die Diffusionstiefe beträgt etwa 0,8 bis 1,0 µm (8000 bis 10000 Å). Die N+-diffundierten Bereiche wirken als Leiter, welche die verschiedenen Bereiche mit­ einander verbinden, und sie wirken auch als Source- bzw. Drain-Bereiche. Diese Diffusion dotiert ferner alle frei­ liegenden polykristallinen Siliciumbereiche stark, nämlich die Steuergates 14 und die Leitungen 15.

Wie aus den Fig. 5e und 6e ersichtlich ist, wird die Herstellung der Anordnung fortgesetzt, indem eine Schicht 33 aus phosphordotiertem Oxid aufgebracht wird. Dies erfolgt nicht durch Oxidation, sondern durch einen Niedertemperatur- Reaktionsprozeß unter Anwendung einer herkömmlichen chemischen Dampfablagerungstechnik. Eine Schicht 33 mit einer Dicke von etwa 0,6 µm (6000 Å) wird erzeugt, welche die gesamte Scheibe bedeckt. Durch Maskierung mit Photolack werden Fenster in der Oxidschicht 33 in den Bereichen 17′ und 18′ geschaffen, an denen Kontakte von Metall zu dem Graben oder von Metall zu einer polykristallinen Siliciumschicht geschaffen werden sollen (diese sind bei der gezeigten Ausführungsform nicht dargestellt). Es kann ein "Verdichtungsschritt" vorgenommen werden, bei dem die Scheibe auf 1000°C erhitzt wird, um feinste Löcher oder Poren in dem Oxid zu entfernen und Stufen an Kontaktstellen zu glätten. Dann wird eine Aluminiumschicht auf der gesamten Scheibe abgelagert und durch Photolackmas­ kierung so geformt, daß die Metallanschlüsse 17 und 18 usw. gebildet werden.

In Fig. 7 ist eine weitere Ausführungsform gezeigt, bei welcher der P+-Bereich 25′ auf der Source-Elektrodenseite fortgelassen ist, wenn er dort nicht benötigt wird. Hier­ durch wird das Verfahren etwas komplizierter, weil ein weiterer Photolack-Maskierungsschritt erforderlich ist; es wird jedoch eine bessere Vorrichtung mit höherer Verstärkung bzw. höherem Gewinn geschaffen.

Das Verfahren zur Herstellung der in Fig. 7 gezeigten Aus­ führungsform ist dasselbe, so daß die obige Beschreibung unter Bezugnahme auf die Fig. 5a bis 5e ebenfalls gilt, mit der Ausnahme, daß eine Photolackmaske nach der Arsen­ implantation und vor der Borimplantation aufgebracht wird, um die Borimplantation auf allein die Drain-Seite zu begren­ zen.

In Fig. 8 ist eine weitere Ausführungsform gezeigt, bei der das polykristalline Material der ersten und der zweiten Lage gleichzeitig geätzt wird, so daß eine selbsttätige Ausrichtung derselben erfolgt. Dadurch wird eine optimierte Vorrichtung mit hoher Verstärkung bzw. hohem Gewinn geschaf­ fen. Das Herstellungsverfahren ist dasselbe wie bei den Vor­ richtungen nach den Fig. 2 und 3, mit der Ausnahme, daß das nichtkontaktierte Gate durch zwei Ätzschritte festgelegt wird. Die Ätzung des polykristallinen Materials der ersten Lage definiert die Breite des nichtkontaktierten Gates, während die Ätzung des polykristallinen Materials der zweiten Lage gleichzeitig die Länge des nichtkontaktierten Gates definiert, so daß Steuergate und nichtkontaktiertes Gate selbsttätig ausge­ richtet sind. Ferner ist auf der Drain-Seite ein mit Phosphor dotierter N-Bereich hinzugefügt. Dies kann durch eine Phosphor­ implantation unter Verwendung derselben Maske wie für die Borimplantation auf der Drain-Seite erfolgen, gefolgt durch einen Eintreibschritt. Phosphor diffundiert viel schneller als Arsen, so daß dieser Bereich tiefer wird.

Fig. 9 zeigt ein Ersatzschaltbild einer EPROM-Zellenstruktur. Die Kapazitäten Csc und Cdc sind Streukapazitäten zwischen der Source- oder Drain-Elektrode und dem Steuergate 14; diese sind unnütz und sollten minimal gemacht werden, so daß die Überlappung des Steuergates über das nichtkontaktierte Gate hinaus auf die Source- und Drain-Bereiche bei der Ausführungsform nach Fig. 8 entfällt, im Gegensatz zu Fig. 7 oder Fig. 2. Die Kapazität Cfs ist die Koppelkapazität zwischen dem nichtkontak­ tierten Gate und der Source-Elektrode. Dies hat zur Wirkung, daß die Spannung des nichtkontaktierten Gates gesenkt wird, so daß sie minimal gemacht werden sollte, was durch einen flachen, mit Arsen implantierten Bereich 50 auf der Source-Seite erreicht wird. Eine tiefere Phosphordiffusion 51 auf der Drain-Seite vergrößert die Kapazitäten Ccf und Cfd zwischen dem nichtkontak­ tierten Gate und dem Steuergate und der Drain-Elektrode. Je höher diese zwei Kapazitäten sind, eine desto höhere Spannung kann an das nichtkontaktierte Gate angekoppelt werden. Die Kapazität Cf zwischen dem nichtkontaktierten Gate und dem Kanal sollte möglichst klein sein.

Claims (2)

1. Elektrisch programmierbare, nichtflüchtige, einen MOS-Tran­ sistor aufweisende Speicherzelle in einem Halbleiterkörper eines ersten Leitungstyps, mit einem Kanalbereich, einer tie­ fen Source-Zone und einer tiefen Drain-Zone eines zweiten Lei­ tungstyps auf beiden Seiten des Kanalbereichs, einer flachen Source-Zone und einer flachen Drain-Zone des zweiten Leitungs­ typs in der Oberfläche des Halbleiterkörpers angrenzend an die tiefe Source-Zone bzw. die tiefe Drain-Zone auf beiden Seiten des Kanalbereichs, einem über dem Kanalbereich liegenden nichtkontaktierten Gate, das mit der flachen Drain-Zone selbsttätig ausgerichtet ist, und einem Steuergate, das größer als das nichtkontaktierte Gate ist und mit der tiefen Source- Zone und der tiefen Drain-Zone selbsttätig ausgerichtet ist, gekennzeichnet durch eine Zone (25, 25′) des ersten Leitungs­ typs, die stärker als der Halbleiterkörper (20) dotiert ist und angrenzend an den Kanal (21) sowie wenigstens unterhalb der flachen Drain-Zone (22, 22′) liegt, wobei das nichtkontak­ tierte Gate (13) mit der Zone (25, 25′) des ersten Leitungs­ typs selbsttätig ausgerichtet ist.

2. Elektrisch programmierbare, nichtflüchtige, einen MOS- Transistor aufweisende Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß das Steuergate (14) und das nichtkontak­ tierte Gate (13) bezüglich zueinander selbsttätig ausgerichtet sind.