DE3038187A1 - Halbleiter-speichervorrichtung - Google Patents

Halbleiter-speichervorrichtung

Info

Publication number
DE3038187A1
DE3038187A1 DE19803038187 DE3038187A DE3038187A1 DE 3038187 A1 DE3038187 A1 DE 3038187A1 DE 19803038187 DE19803038187 DE 19803038187 DE 3038187 A DE3038187 A DE 3038187A DE 3038187 A1 DE3038187 A1 DE 3038187A1
Authority
DE
Germany
Prior art keywords
layer
insulating layer
gate insulating
substrate
storage device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19803038187
Other languages
English (en)
Other versions
DE3038187C2 (de
Inventor
Masaharu Aoyama
Shunichi Hiraki
Toshio Yonezawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE3038187A1 publication Critical patent/DE3038187A1/de
Application granted granted Critical
Publication of DE3038187C2 publication Critical patent/DE3038187C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Description

-3- 303818?
Halbleiter-Speichervorrichtung
Die Erfindung "betrifft eine Halbleiter-Speichervorrichtung zur Speicherung von Daten unter Ausnutzung der Ladungsträgeranlagerung an der Zwischenschicht oder Trennfläche von doppelten Gate-Isolierschichten.
Es gibt zwei Möglichkeiten zum Einschreiben von Daten des Pegels "1" und des Pegels "O" in einen PET bzw. Feldeffekttransistor» der als leistungsloses Speieherelement benutzt wird. Bei der ersten Möglichkeit wird eine Spannung zwischen Gate-Elektrode und Halbleiter-Substrat angelegt, um einen sog. Tunneleffekt herbeizuführen. Die ladungsträger im Substrat werden dabei durch die Barriere oder Grenzschicht injiziert und in der Schicht niedriger Energie» d.h. Niedrigfeldschicht, eingefangen. Beim zweiten Verfahren wird zur Herbeiführung eines Lawineneffekts eine Hochspannung zwischen Source- und Drain-Elektrode angelegt. Dabei werden die Ladungsträger im Substrat durch die Grenzschicht injiziert und in der Niedrigfeldschicht eingefangen. Bei einem FET zur Speicherung von Daten unter Ausnutzung des Tunneleffekts werden die Ladungsträger hauptsächlich an und in der Nähe der Trennfläche der Doppelisolierschichten aus einer Siliziumnitrid- bzw. Si5N.-Schicht oder einer Aluminiumoxid- bzw. AlgO^-Schicht und einer dünnen Siliziumdioxid- bzw. SiO2-ScMcht eingefangen bzw. angelagert.
130017/0762
8187
Bei einem den lawineneffekt ausnutzenden FET für Datenspeicherung wird in die SiOg-Schicht eingebettetes polykristallines Silizium, als erdfreie (floating) O-ate-llektrode, als die Niederfeldschicht sur Speicherung der ladungsträger benutzt.
Bei einem Vergleich zwischen einem mit dem Tunneleffekt und einem mit dem lawineneffekt arbeitenden FET zeigt sich eine Überlegenheit des den Tunneleffekt ausnutzenden PETs, weil sich bei ihm die Daten leichter löschen lassen und er eine höhere Packdichte (Integrationsdichte) zuläßt.
Fig. 1 zeigt Kennlinien zur Verdeutlichung der Beziehung zwischen der Gate-Spannung VG- und der Schwellenwertspannung Vth eines I1ETs herkömmlichen Aufbaus, welcher den Tunneleffekt ausnutzt.
In Fig. 1 steht die Kurve A für die Kennlinie eines MAOS- bzw. Metallaluminiumoxid-Halbleiter-FETs, während die Kurve B die Kennlinie eines MNOS- bzw. Metallnitridoxid-Halbleiter-FETs darstellt. Bei ersterem bestehen die doppelten Gate-Isolierschichten aus einer auf dem Substrat gebildeten SiOg-Schicht und einer auf letzterer ausgebildeten Aluminiumoxid- bzw. AlgO^-Schieht. Beim MNOS-FET besteht die doppelte Gate-Isolierschicht aus einer SiO2-Schicht auf dem Substrat und einer auf letzterer Schicht ausgebildeten Siliziumnitrid- bzw. SixN.-Schicht.
ο 4
Wie aus den Kennlinien von Fig. 1 ersichtlich ist, muS im Fall des MAOS-FETs (Kurve A) eine Gate-Spannung von über etwa -40 V und im Fall des MNOS-FETs (Kurve B) eine solche von über +10 V und unter -20 V angelegt werden, um die Schwellenwertspannung Vth zu ändern. Dies bedeutet, daß das Einschreiben und löschen der Daten erst dann erfolgen
130017/0782
~5~ 3Q38187
kann, wenn eine ziemlich hohe Gate-Spannung angelegt worden ist.
Der bisherige PET ist damit mit dem Nachteil behaftet, daß zum Einschreiben und Löschen von Daten eine außerordentlich große Gate-Spannung angelegt werden muß.
Aufgabe der Erfindung ist damit insbesondere die Ausschaltung der Nachteile des Standes der Technik durch Schaffung einer Halbleiter-Speichervorrichtung, bei welcher die für das Einschreiben und Löschen von Daten erforderliche Gate-Spannung auf ein Mindestmaß verringert ist.
Diese Aufgabe wird bei einer solchen Halbleiter-Speichervorrichtung erfindungsgemäß gelöst durch ein Halbleiter-Substrat eines ersten Leit(ungs)typs» durch im Substrat ausgebildete Source- und Drain-Zonen eines zweiten Leittyps, durch eine auf dem Substrat ausgebildete erste Gate-Isolierschicht aus Siliziumdioxid und durch eine auf der ersten Gate-Isolierschicht ausgebildete zweite Gate-Isolierschicht aus Siliziumcarbid.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:
fig. 1 Kennlinien der Beziehung zwischen der Gate-Spannung VG und der Schwellenwertspannung Vth bei einem bisherigen Tunneleffekt-PET bzw. -Feldeffekttransistor,
Pig. 2 eine in vergrößertem Maßstab gehaltene Teilschnittansicht einer Halbleiter-Speichervorrichtung mit Merkmalen nach der Erfindung»
130017/0762
Fig. 3 eine Kennlinie der Beziehung zwischen der Gate-Spannung VG und der Schwellenwertspannung Vth bei der Speichervorrichtung nach Fig. 2,
Fig. 4A bis 4N schematische Schnittdarstellungen der Fertigungsgänge bei der Herstellung der Speichervorrichtung nach Fig. 2,
Fig. 5 eine Fig. 2 ähnelnde Darstellung einer anderen Ausführungsform der Erfindung und
Fig. 6 eine den Fig. 2 und 5 ähnelnde Darstellung noch einer anderen Ausführungsform der Erfindung.
Fig.1 ist eingangs bereits erläutert worden.
Fig. 2 veranschaulicht den Aufbau einer Speichervorrichtung (FET) mit der erfindungsgemäßen doppelten Gate-Isolierschichtkonstruktion zur Speicherung von Daten unter Ausnutzung des Tunneleffekts.
In einem n-Typ-Siliziumsubstrat 1 sind eine p+-Sourcezone 2 und eine p+-Drainzone 3 ausgebildet. Eine Gate-Isolierschicht 4 aus z.B. Siliziumdioxid (SiO2) ist auf dem Kanalbereich des Substrats 1, d.h. zwischen p+-Sourcezone 2 und -Drainzone 3» ausgebildet. Die SiO9-Schicht 4 besitzt vorzugsweise eine Dicke von nur etwa 50 - 100 A, und auf ihr ist eine Gate-Isolierschicht 5 aus Siliziumcarbid (SiC)
mit einer Dicke von vorzugsweise etwa 1000 A ausgebildet. Die Oberfläche der SiC-Schicht 5» mit Ausnahme ihrer Hauptfläche, ist von einer SiOg-Schicht 6 umgeben. Auf der SiC-Schicht 5 ist eine Gate-Elektrode 7 aus Aluminium vorgesehen. Eine Source-Slektrode 8 und eine Drain-Elektrode 9 aus Aluminium sind auf der Sourcezone 2 bzw. der Drainzone
130017/0782
ausgebildet. Beim Packungsvorgang (packaging process) werden eine Gate-Zuleitung 10, eine Source-Zuleitung 11 und eine Drain-Zuleitung 12 auf Gate-Elektrode 7» Source-Elektrode 8 bzw. Drain-Elektrode 9 geformt. Weiterhin enthält die Vorrichtung eine mit der Isolierschicht 6 geformte Eeldoxidationsschicht 13 und eine Passivierungsschicht 14.
Wenn bei einem Feldeffekttransistor mit dem Aufbau gemäß Fig. 2 eine positive Spannung an die Gate-Elektrode 7 angelegt wird, werden im Leitungsband des Substrats 1 enthaltene Elektronen aufgrund des funneleffekts in die eine Dicke von etwa 50 - 100 A besitzende SiOg-Schicht injiziert und dabei hauptsächlich an der Zwischenschicht oder Trennfläche der SiOg-Sehieht 4 und der SiC-ScMcht 5 sowie in der Iahe derselben eingefangen bzw. angelagert. Infolgedessen verschiebt sich die Schwellenwertspannung Yth des FEEs in positiver Richtung.
Dasselbe gilt für die Mangelstellen bei Anlegung einer negativen Spannung. Wenn an die Gate-Elektrode 7 eine negative Spannung angelegt wird, werden die im Leitungsband des Substrats 1 vorhandenen Elektronenmangelstellen durch die SiO2-Schicht 4 injiziert und hauptsächlich an der Zwischenschicht oder Trennfläche zwischen SiOg-Sehicht 4 und SiC-Schicht 5 sowie in deren Nähe aufgrund des Tunneleffekte eingefangen bzw. angelagert. Infolgedessen verschiebt sich die Schwellenwertspannung des PETs in negativer Richtung.
Wie erwähnt, beträgt bei der Speichervorrichtung gemäß Pig.2 die Dicke der SiOg-Sehicht 4 vorzugsweise etwa 50 - 100 A. Diese Dicke wird gewählt, um die Implantations- bzw. Spickwirksamkeit beim Implantieren von Ladungsträgern vom Substrat 1 in die SiC-Schicht 5 unter Erleichterung ihrer Injektion durch die SiOg-Schicht 4 zu verbessern.
130017/0762
Die SiOp-Schicht 6 ist vorgesehen, um das Entweichen, der zwischen SiC^-Schicht 4 und SiC-Schieht 5 eingefangenen ladungsträger über die Souree-Elektrode 8 und die Drain-Elektrode 9 nach außen zu verhindern.
Die die Beziehung zufisehen Gate-Spannung VG- und Schvrellenwertspannung Vth des IFETs gemäß fig. 2 angebende Kennlinie ist in Fig. 3 veranschaulicht.
Wie aus dieser Kennlinie ersichtlich ists kann die Schwellenwert spannung Vth mit kleinen Gate-Spannungen von weniger als +10 V variiert werden. Infolgedessen ist das Einschreiben und Löschen von Daten mit einer niedrigeren Gate-Spannung als beim bisherigen S1ET möglich. Der Grund dafür» weshalb sich die Schwellenwertspannung Yth mit einer kleinen Spannung ändern läßt» ist dem Umstand zuzuschreiben, daß die SiC-Schicht 5 mit hoher Wirksamkeit Elektronen und Elektronenmangelsteilen ("Löcher") an der Trennflache zwischen SiC-Schicht 5 und SiO2-Schicht 4 aowie in deren Nähe einfängt.
Wie weiterhin aus Pig. 3 hervorgeht, umschließt der Änderungsbereich der Schwellenwertspannung Vth des FETs gemäß Pig. 2 sowohl positive als auch negative Wertes und der Pegel, an dem die Schwellenwertspannung Null beträgt, befindet sich praktisch im Zentrum zwischen der maximalen und der minimalen Schwellenwertspannung auf der Kennlinie. Pur das Auslesen der Daten ist es daher nicht nötig, eine Gate-Spannung anzulegen., um den Pegel der Besugs-Schwellenwertspannung auf die Mitte zwischen maximaler und minimaler Schwellenwertspannung zu verlegen.
Hit der beschriebenen Ausführungsform werden verschiedene Wirkungen erreicht. Aufgrund des doppelten Gate-Isolier-
130017/0762
schichtaufbaus aus der Gate-Isolier-SiC-Schicht 5 und der SiO2-Schicht 4 ist die Einfang- bzw. Anlagerungsfunktion an ihrer Trennfläche größer als bei der bisherigen Konstruktion; außerdem besitzt das Siliciumcarbid selbst Halbleitereigenschaften.
Eine weitere Verbesserung des Spannungswiderstands und der Isolierwirkung der Isolierschicht 5 kann dadurch erreicht werden, daß die SiC-Schicht 5 mit Stickstoff oder Sauerstoff dotiert wird.
Im folgenden ist ein Verfahren zur Herstellung der Halbleiter-Speichervorrichtung gemäß Pig. 2 anhand der Fig. 4A bis 4N beschrieben.
Ein n-Typ-Siliziumsubstrat 1 mit der Kristallorientierung (1 O O) und mit einem spezifischen Widerstand von etwa 3 bis 5 Π -em wird bereitgestellt (vgl. Pig. 4A).
Die Hauptfläche des Substrats 1 wird einer thermischen Oxidation unterworfen, so daß gemäß Fig. 4B eineSiO2-Schicht 13 als Feldisolierschicht geformt wird.
Die SiO2-Schicht 13 wird sodann zur Ausbildung von öffnungen 21 und 22 an den Stellen, welche dem die Source-Zone bildenden feil und dem die Drain-Zone bildenden !Peil des Substrats 1 entsprechen, geätzt (vgl. Fig. 4C)„
Der über die Öffnungen 21 und 22 freigelegte Teil des Substrats 1 wird hierauf gemäß Fig. 4D zur Bildung von SiO2-Schichten 23 und 24 oxidiert.
Danach werden durch die SiOg-Schichten 23 und 24 hindurch Borionen in das Substrat implantiert, um in diesem ge-
130017/0762
3Q381B7
maß Pig. 4E p+-Zonen 2 und 3 auszubilden, die als Source- und Drain-Zonen dienen.
Gemäß Pig. 4P wird der über dem Kanalbereieh (Bereich zwischen p+-Zone 2 und p+-Zone 3) des Substrats 1 befindliche SiO2-PiIm durch Ätzen selektiv abgetragen, so daß gemäß Pig. 4P eine mit dem Kanalbereich, in Verbindung stehende öffnung 25 entsteht.
Das Gebilde wird hierauf in trockener Sauerstoffgasatmosphäre auf 8000C erwärmt, wobei gemäß Pig. 4 auf dem Kanalbereich eine SiO^-Schicht (Gate-Isolierschicht) 4 mit
C- ο
einer Dicke von etwa 50 bis 100 A ausgebildet wird.
Auf der Hauptfläche des Gebildes wird durch Hochfreguenz-Plasmaspruhen Siliziumcarbid (SiC) abgelagert. Sodann wird das Gebilde 10 Minuten lang bei 5000C in einer gasförmigen Stickstoffatmosphäre wärmebehandelt, um gemäß Pig. 4H eine
etwa 1000 A dicke SiC-Schicht 26 entstehen zu lassen.
Die SiC-Schicht 26 wird sodann selektiv geätzt, um gemäß Fig. 41 alle Abschnitte, mit Ausnahme der als Gate-Isolierschicht 5 zu benutzenden, abzutragen.
Gemäß Pig. 4J werden im Anschluß hieran die SiO2-Schichten 23 und 24 geätzt, um Kontaktlöcher 27 und 28 zu bilden und in diesen die Source-Zone 2 und die Drain-Zone 3 freizulegen.
Nach dem Auftragen von Aluminium auf die Hauptfläche des Gebildes erfolgen eine Musterbildung (patterning) sowie eine etwa 30 Minuten dauernde Wärmebehandlung bei etwa 4500C9 um gemäß Pig. 4K die Gate-Elektrode 7» die Source-Elektrode 8 und die Drain-Elektrode 9 auszubilden.
130017/0762
Als nächstes wird durcli chemisches Aufdampfen eine Passivierungsschicht 14 auf die Gesamtfläche des Gebildes aufgebracht (vgl. Fig. 41).
Gemäß Fig. 4M wird hierauf die Passivierungsschicht 14 geätzt, um Kontaktlöcher 29» 30 und 31 auszubilden, die mit Gate-Elektrode 7» Source-Ele&trod® 8 bgw„ Brain-Elelrtrode in Verbindung stehen.
Gemäß Fig. 4M ist das Kontaktloch 29 als in dem über äem Kanalbereich des Substrats 1 befindlichen Abschnitt der Gate-Elektrode 7 ausgebildet veranschaulicht. Tatsächlich ist das Kontaktloch 29 jedoch in einem Abschnitt der Gate-Elektrode 7 vorgesehen» der von dem über dem Kanalbereich befindlichen Abschnitt dieser Elektrode 7 entfernt ist.
Gemäß Fig. 4N werden beim Packungs- bzw. Yerbindungsvorgang eine Gate-Zuleitung 1O9 eine Souree-Zuleitung 11 und eine Drain-Zuleitung 12 durch die Koataktlöeher 29» 30 bzw. 31 hindurch mit Gate-Elektrode 7» Source-Elektrode 8 bzw. Drain-Elektrode 9 verbunden.
Nach dem in Verbindung mit den I?ig. 4A bis 4N beschriebenen Verfahren wird ein erfindungsgemäßer Feldeffekttransistor als Halbleiter-Speichervorriehtung erhalten.
In Fig. 5 ist eine andere Ausführungsform der Erfindung dargestellt, die sich von der vorstehend beschriebenen Ausführungsform nur dadurch unterscheidet» daß die SiO2-ScMcM nicht vorhanden ist. Die den vorher beschriebenen Teilen entsprechenden Teile sind dabei mit denselben Bezugsziffern wie vorher bezeichnet und daher nicht mehr im einzelnen erläutert. Da außerdem die Ladungsträgerinjektion aufgrund des Lawineneffekts praktisch dieselbe (wie beim Tunneleffekt) ist,
130017/0762
kann auf ihre nähere Erläuterung verzichtet werden.
Da bei der Ausführungsform gemäß Fig. 5 die die Seitenflächen bzw. Planken der SiC-Schicht 5 bedeckende SiOo-Schicht 6 (Fig. 2) nicht ausgebildet wird, kann angenommen werden, daß an der Trennfläche zwischen SiO2-Schicht 4 und SiC-Schicht 5 sowie in ihrer Nähe eingefangene bzw. angelagerte Ladungsträger, wenn auch in äußerst geringer Menge, über Source-Elektrode 8 und Drain-Elektrode 9 entweichen können.
Hit dieser abgewandelten Ausführungsform lassen sich jedoch im wesentlichen dieselben Wirkungen wie mit der Ausführungsform gemäß Fig. 2 erzielen.
Fig. 6 veranschaulicht noch eine andere Ausführungsform der Erfindung, bei welcher die SiC-Schicht 5 vollständig von der SiOp-Schicht 4 und einer Isolierschicht 41 umgeben bzw. umschlossen ist. Die SiC-Schicht 5 ist somit von der erdfreien bzw. "schwimmenden" Gate-Konstruktion, bei welcher sie in das Gate-Isolierschichtgebilde aus SiO2-Schicht 4 und Isolierschicht 41 eingebettet ist. Für das Injizieren von Ladungsträgern wird bei dieser Konstruktion, wie im Falle der Ausführungsform nach Fig. 2, eine Gate-Spanne an die Gate-Elektrode 7 angelegt, um die Ladungsträger über die SiOg-Schicht 4 zur SiC-Schicht 5 zu treiben und sie in der Zwischenschicht oder Trennfläche zwischen SiOg-Schicht 4 und SiC-Schicht 5 sowie .in deren Nähe einzufangen bzw. anzulagern.
Da bei dieser Ausführungsform die SiC-Schicht 5 von der SiO2-Schicht 4 und der Isolierschicht 41 umschlossen ist, wird das Entweichen der eingefangenen Ladungsträger über Soürce- und Drain-Elektrode 8 bzw. 9 nach außen verhindert, während
130017/0762
ein Entweichen der Ladungsträger über die Gate-Elektrode 7 ebenfalls verhindert wird, so daß die Fähigkeit der Speichervorrichtung zur Aufrechterhaltung oder Beibehaltung von Daten beträchtlich verbessert wird. Bei dieser Ausführungsform ist die Ausbildung der Isolierschicht 41 einfach; ausserdem wird dabei der Spannungswiderstand verbessert.
Obgleich die Ausführungsformen gemäß den Pig. 2, 5 und 6 in Verbindung mit der Datenspeicherung unter Ausnutzung des Tunneleffekts beschrieben sind, können die Speichervorrichtungen (PETs) gemäß diesen Ausführungsformen ohne jede Änderung des Aufbaus auch für die Anlagerung bzw. das Einfangen von Ladungsträgern unter Ausnutzung des Lawineneffekts benutzt werden. In diesem Pail wird eine negative Spannung an Source-Elektrode 8 und Drain-Elektrode 9 angelegt. Der Lawineneffekt wird an der Berührungsebene zwischen Source-Elektrode 8 und dem Kanalbereich sowie an der Berührungsebene zwischen Drain-Elektrode 9 und Kanalhereich hervorgerufen. Darüber hinaus tritt im Mittelabschnitt des Kanalbereichs der Tunneleffekt auf. Die in die SiOg-Schicht 4 injizierten Elektronen bewegen sich zur SiC-Schicht 5 und werden an der Trennfläche zwischen SiO2-Schicht 4 und SiC-Schicht 5 sowie in ihrer Nähe eingefangen.
Bei den Ausführungsformen gemäß den Pig. 4 und 5 betragen aus den in Verbindung mit Pig. 5 genannten Gründen die Dicke der SiO2-Schicht 4 vorzugsweise 50 bis 100 1 und die Dicke der SiC-Schicht 5 vorzugsweise etwa 1000 A.
Obgleich die Erfindung vorstehend nur in einigen bevorzugten Ausführungsformen dargestellt und beschrieben ist, ist sie keineswegs hierauf beschränkt, sondern innerhalb des erweiterten Schutzumfangs zahlreichen Änderungen und Abwandlungen zugänglich.
130017/0762

Claims (8)

  1. PATENTANSPRÜCHE
    Halbleiter-Speichervorrichtungs gekennzeichnet durch ein Halbleiter-Substrat eines ersten Leit(ungs)typs, durch im Substrat ausgebildete Source- und Drain-Zonen eines zweiten Leittyps, durch eine auf dem Substrat ausgebildete erste G-ate-Isolierschicht aus Siliziumdioxid und durch eine auf der ersten Gate-Isolierschicht ausgebildete zweite Gate-Isolierschicht aus Siliziumcarbid.
  2. 2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gate-Isolierschicht aus mit Stickstoff dotiertem Siliziumcarbid hergestellt ist.
  3. 3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gate-Isolierschicht aus mit Sauerstoff dotiertem Siliziumcarbid hergestellt ist.
  4. 4. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Gate-Isolierschicht eine Dicke von etwa 50 -
    100 A besitzt.
    130017/0762
  5. 5. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gate-Isolierschicht eine
    Dicke von etwa 1000 A besitzt.
  6. 6. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet» daß eine Isolierschicht vorgesehen ist, welche die zweite Gate-Isolierschicht unter Freilassung ihrer Hauptfläche umschließt.
  7. 7. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet» daß eine Isolierschicht vorgesehen ist, welche die zweite Gate-Isolierschicht vollständig umgibt bzw. umschließt.
  8. 8. Speichervorrichtung nach Anspruch 1,6 oder 7» dadurch gekennzeichnet, daß über der zweiten Gate-Isolierschicht aus Siliziumcarbid eine Aluminiumelektrode angeordnet ist.
    130017/07Θ2
DE3038187A 1979-10-13 1980-10-09 Feldeffekt-Speichertransistor Expired DE3038187C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13205979A JPS5656677A (en) 1979-10-13 1979-10-13 Semiconductor memory device

Publications (2)

Publication Number Publication Date
DE3038187A1 true DE3038187A1 (de) 1981-04-23
DE3038187C2 DE3038187C2 (de) 1985-06-20

Family

ID=15072544

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3038187A Expired DE3038187C2 (de) 1979-10-13 1980-10-09 Feldeffekt-Speichertransistor

Country Status (3)

Country Link
US (1) US4507673A (de)
JP (1) JPS5656677A (de)
DE (1) DE3038187C2 (de)

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4893174A (en) * 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
US5266829A (en) * 1986-05-09 1993-11-30 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US4899205A (en) * 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US4823181A (en) * 1986-05-09 1989-04-18 Actel Corporation Programmable low impedance anti-fuse element
US4881114A (en) * 1986-05-16 1989-11-14 Actel Corporation Selectively formable vertical diode circuit element
US5293073A (en) * 1989-06-27 1994-03-08 Kabushiki Kaisha Toshiba Electrode structure of a semiconductor device which uses a copper wire as a bonding wire
US5272361A (en) * 1989-06-30 1993-12-21 Semiconductor Energy Laboratory Co., Ltd. Field effect semiconductor device with immunity to hot carrier effects
US5508543A (en) * 1994-04-29 1996-04-16 International Business Machines Corporation Low voltage memory
US5789764A (en) * 1995-04-14 1998-08-04 Actel Corporation Antifuse with improved antifuse material
US5852306A (en) * 1997-01-29 1998-12-22 Micron Technology, Inc. Flash memory with nanocrystalline silicon film floating gate
US5801401A (en) * 1997-01-29 1998-09-01 Micron Technology, Inc. Flash memory with microcrystalline silicon carbide film floating gate
US5740104A (en) * 1997-01-29 1998-04-14 Micron Technology, Inc. Multi-state flash memory cell and method for programming single electron differences
US5909049A (en) * 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US6746893B1 (en) * 1997-07-29 2004-06-08 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US7196929B1 (en) * 1997-07-29 2007-03-27 Micron Technology Inc Method for operating a memory device having an amorphous silicon carbide gate insulator
US7154153B1 (en) 1997-07-29 2006-12-26 Micron Technology, Inc. Memory device
US5886368A (en) 1997-07-29 1999-03-23 Micron Technology, Inc. Transistor with silicon oxycarbide gate and methods of fabrication and use
US5926740A (en) * 1997-10-27 1999-07-20 Micron Technology, Inc. Graded anti-reflective coating for IC lithography
US6794255B1 (en) 1997-07-29 2004-09-21 Micron Technology, Inc. Carburized silicon gate insulators for integrated circuits
US6936849B1 (en) 1997-07-29 2005-08-30 Micron Technology, Inc. Silicon carbide gate transistor
US6965123B1 (en) * 1997-07-29 2005-11-15 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US6031263A (en) 1997-07-29 2000-02-29 Micron Technology, Inc. DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6232643B1 (en) 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6143655A (en) 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6531751B1 (en) * 1998-12-03 2003-03-11 Agere Systems Inc. Semiconductor device with increased gate insulator lifetime
US6614692B2 (en) * 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US7193893B2 (en) * 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US6804136B2 (en) 2002-06-21 2004-10-12 Micron Technology, Inc. Write once read only memory employing charge trapping in insulators
US7154140B2 (en) * 2002-06-21 2006-12-26 Micron Technology, Inc. Write once read only memory with large work function floating gates
US6996009B2 (en) 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US7847344B2 (en) * 2002-07-08 2010-12-07 Micron Technology, Inc. Memory utilizing oxide-nitride nanolaminates
US7221586B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7221017B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide-conductor nanolaminates
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) * 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US20050269621A1 (en) * 2004-06-03 2005-12-08 Micron Technology, Inc. Flash memory devices on silicon carbide
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060068551A1 (en) * 2004-09-27 2006-03-30 Saifun Semiconductors, Ltd. Method for embedding NROM
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060146624A1 (en) * 2004-12-02 2006-07-06 Saifun Semiconductors, Ltd. Current folding sense amplifier
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
CN1838323A (zh) * 2005-01-19 2006-09-27 赛芬半导体有限公司 可预防固定模式编程的方法
US8330202B2 (en) * 2005-02-23 2012-12-11 Micron Technology, Inc. Germanium-silicon-carbide floating gates in memories
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US20070141788A1 (en) * 2005-05-25 2007-06-21 Ilan Bloom Method for embedding non-volatile memory with logic circuitry
EP1746645A3 (de) * 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Speicherzellenanordnung mit sub-minimalem Wortleitungsabstand und Verfahren zu deren Herstellung
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US20070096199A1 (en) * 2005-09-08 2007-05-03 Eli Lusky Method of manufacturing symmetric arrays
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US20070087503A1 (en) * 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US7352627B2 (en) * 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) * 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US20070173017A1 (en) * 2006-01-20 2007-07-26 Saifun Semiconductors, Ltd. Advanced non-volatile memory array and method of fabrication thereof
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) * 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7692961B2 (en) * 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) * 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
TWI685085B (zh) * 2019-02-26 2020-02-11 華邦電子股份有限公司 記憶元件及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3604988A (en) * 1969-10-03 1971-09-14 Bell Telephone Labor Inc Semiconductor memory apparatus with a multilayer insulator contacting the semiconductor
US3649884A (en) * 1969-06-06 1972-03-14 Nippon Electric Co Field effect semiconductor device with memory function
DE2746234A1 (de) * 1977-10-14 1979-04-19 Itt Ind Gmbh Deutsche Feldeffekt-speichertransistor und speichermatrix

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3455020A (en) * 1966-10-13 1969-07-15 Rca Corp Method of fabricating insulated-gate field-effect devices
US4151537A (en) * 1976-03-10 1979-04-24 Gte Laboratories Incorporated Gate electrode for MNOS semiconductor memory device
US4161743A (en) * 1977-03-28 1979-07-17 Tokyo Shibaura Electric Co., Ltd. Semiconductor device with silicon carbide-glass-silicon carbide passivating overcoat
US4173766A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
US4163985A (en) * 1977-09-30 1979-08-07 The United States Of America As Represented By The Secretary Of The Air Force Nonvolatile punch through memory cell with buried n+ region in channel

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3649884A (en) * 1969-06-06 1972-03-14 Nippon Electric Co Field effect semiconductor device with memory function
US3604988A (en) * 1969-10-03 1971-09-14 Bell Telephone Labor Inc Semiconductor memory apparatus with a multilayer insulator contacting the semiconductor
DE2746234A1 (de) * 1977-10-14 1979-04-19 Itt Ind Gmbh Deutsche Feldeffekt-speichertransistor und speichermatrix

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Cobbold, R.S., Theory and Applications of Field-Effect Transistors, New York 1970, S. 28 *
Solid-State Electronics, Bd. 21, 1978, S. 685-687 *

Also Published As

Publication number Publication date
DE3038187C2 (de) 1985-06-20
US4507673A (en) 1985-03-26
JPS5656677A (en) 1981-05-18

Similar Documents

Publication Publication Date Title
DE3038187A1 (de) Halbleiter-speichervorrichtung
DE102004050641B4 (de) Ladungsfangende Speicherzelle
DE69733630T2 (de) EEPROM-und NVRAM-Niederspannungstransistoren und Verfahren zur Herstellung
DE3326534C2 (de)
DE19752434C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung mit einer p-Typ dotierten Gateelektrode mit schwebendem Potential
DE19747776C2 (de) Flash-Halbleiterspeicher mit Stapelgate und Verfahren zu dessen Herstellung
DE2832388C2 (de) Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat
DE2916843C2 (de)
DE19533956C2 (de) Leistungshalbleitervorrichtung
DE2814973A1 (de) Halbleiterspeichervorrichtung und verfahren zu ihrer herstellung
DE2810597A1 (de) Elektrische bauelementstruktur mit einer mehrschichtigen isolierschicht
DE3942171C2 (de) Nichtflüchtige Halbleiterspeichereinrichtung
DE3029539A1 (de) Nichtfluechtige, programmierbare integrierte halbleiterspeicherzelle
DE3103143A1 (de) Halbleiterspeicher
DE10146013A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19642746B4 (de) Halbleitereinrichtung und ihr Herstellungsverfahren
DE10336876A1 (de) Speicherzelle mit Nanokristallen oder Nanodots
DE4420365A1 (de) Isolierverfahren bei der Herstellung von Halbleiterkomponenten und eine integrierte Schaltung für eine Speicheranordnung
DE19648285A1 (de) Flashspeicher und Verfahren zum Herstellen desselben
DE3139846C2 (de)
DE2432352C3 (de) MNOS-Halbleiterspeicherelement
DE2201028C3 (de) Verfahren zum Betrieb eines Feldeffekttransistors und Feldeffekttransistor zur Ausübung dieses Verfahrens
DE2644832A1 (de) Feldeffekt-transistor und verfahren zu seiner herstellung
DE4407248B4 (de) EEPROM-Flash-Speicherzelle und Verfahren zum Bilden einer EEPROM-Flash-Speicherzelle
DE19946437A1 (de) Ferroelektrischer Transistor

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 29/78

8128 New person/name/address of the agent

Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ

D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8339 Ceased/non-payment of the annual fee